【課題】半導体膜の表面欠陥の発生を抑制する半導体膜蒸着装置および半導体膜蒸着方法を提供する。
【解決手段】
半導体原料を収容するるつぼ２と、るつぼ２と対向して基板５を支持する基板支持器６と、るつぼ２と基板５との間でるつぼ２の開口を覆って配置されるマスク４と、るつぼ２およびマスク４を加熱する加熱器３と、るつぼ２、基板支持器６、およびマスク４を収容する真空チャンバ７とを備える半導体膜蒸着装置。るつぼ２から飛散した半導体分子はマスク４内部を衝突しながら通過することで基板５上に表面欠陥が抑制された状態で成膜される。 （もっと読む）

【課題】プラスチック支持体を用いた半導体装置を提供する。
【解決手段】プラスチック支持体上に形成されたカラーフィルタと、前記カラーフィルタ
上に形成された接着層と、前記接着層上に形成された絶縁膜と、前記絶縁膜上に形成され
た薄膜トランジスタと、前記薄膜トランジスタ上に形成された発光素子とを有する。また
は、プラスチック支持体と、前記プラスチック支持体に対向する対向基板と、前記プラス
チック支持体と前記対向基板との間に保持された液晶とを有し、前記プラスチック支持体
上に形成されたカラーフィルタと、前記カラーフィルタ上に形成された接着層と、前記接
着層上に形成された絶縁膜と、前記絶縁膜上に形成された薄膜トランジスタとを有する。 （もっと読む）

【課題】炭化珪素基板の表面を保護することができる方法を提供する。
【解決手段】炭化珪素基板８０が準備される。２μｇ／ｍ³以上の二酸化窒素濃度を有する雰囲気に炭化珪素基板８０をさらすことによって、炭化珪素基板８０上に酸化膜７０が形成される。 （もっと読む）

【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】第１半導体結晶層に形成された第１チャネル型の第１ＭＩＳＦＥＴの第１ソースおよび第１ドレインと、第２半導体結晶層に形成された第２チャネル型の第２ＭＩＳＦＥＴの第２ソースおよび第２ドレインが、同一の導電性物質からなり、当該導電性物質の仕事関数Φ_Ｍが、数１および数２の少なくとも一方の関係を満たす。
（数１） φ_１＜Φ_Ｍ＜φ_２＋Ｅ_ｇ２
（数２） ｜Φ_Ｍ−φ_１｜≦０．１ｅＶ、かつ、｜（φ_２＋Ｅ_ｇ２）−Φ_Ｍ｜≦０．１ｅＶ
ただし、φ_１は、Ｎ型半導体結晶層の電子親和力、φ_２およびＥ_ｇ２は、Ｐ型半導体結晶層の電子親和力および禁制帯幅。 （もっと読む）

【課題】大きなチャネル移動度を有する半導体装置及びその製造方法を提供する。
【解決手段】基板は、ポリタイプ４Ｈの六方晶の単結晶構造を有する半導体からなる表面ＳＲを有する。基板の表面ＳＲは、面方位（０−３３−８）を有する第１の面Ｓ１と、第１の面Ｓ１につながりかつ第１の面Ｓ１の面方位と異なる面方位を有する第２の面Ｓ２とが交互に設けられることによって構成されている。ゲート絶縁膜は基板の表面ＳＲ上に設けられている。ゲート電極はゲート絶縁膜上に設けられている。 （もっと読む）

【課題】チャネル移動度の低下を抑制しつつ閾値電圧を制御する炭化珪素半導体装置の製造方法の提供を目的とする。
【解決手段】本発明の炭化珪素半導体装置の製造方法は、（ｂ）二酸化珪素膜が形成された炭化珪素基板を窒化処理する工程と、（ｃ）窒化処理された炭化珪素基板を水蒸気を含んだ酸素雰囲気で熱処理する工程とを備える。工程（ｃ）は、（ｃ１）窒化処理された炭化珪素基板を投入した熱処理炉の温度を不活性ガス雰囲気中で昇温又は降温する工程を含む。工程（ｃ１）は、窒化処理直後のチャネル移動度をμ_ch、昇温又は降温開始時刻をｔ＝０、熱処理開始時刻をｔ＝ｔ₁、熱処理終了時刻をｔ＝ｔ₂、熱処理炉からの基板取出時刻をｔ＝ｔ₃、ボルツマン定数をｋ、時刻ｔにおける熱処理炉の温度をＴ（Ｋ）とした場合に、式（１）により求められる炭化珪素基板中のチャネル移動度の低下率が１０％以下となるように昇温速度及び／又は降温速度を決定する。 （もっと読む）

【課題】高性能なＩＩＩ−Ｖ族ＭＩＳＦＥＴの実現を可能にする、より効果的なＩＩＩ−Ｖ族化合物半導体表面のパッシベーション技術を提供する。
【解決手段】エピタキシャル成長により化合物半導体層をベース基板上に形成するステップと、前記化合物半導体層の表面をセレン化合物を含む洗浄液で洗浄するステップと、前記化合物半導体層の上に絶縁層を形成するステップと、を有する半導体基板の製造方法を提供する。前記セレン化合物として、セレン酸化物が挙げられる。前記セレン酸化物として、Ｈ_２ＳｅＯ_３が挙げられる。前記洗浄液が、水、アンモニアおよびエタノールからなる群から選択された１以上の物質をさらに含んでもよい。前記化合物半導体層の表面がＩｎ_ｘＧａ_１−ｘＡｓ（０≦ｘ≦１）からなる場合、前記絶縁層がＡｌ_２Ｏ_３からなるものであることが好ましく、Ａｌ_２Ｏ_３は、ＡＬＤ法により形成されることが好ましい。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体を用いた書き込み用トランジスタ１６２、トランジスタ１６２と異なる半導体材料を用いた読み出し用トランジスタ１６０及び容量素子１６４を含む不揮発性のメモリセルにおいて、メモリセルへの書き込みは、書き込み用トランジスタ１６２をオン状態とすることにより、書き込み用トランジスタ１６２のソース電極（またはドレイン電極）と、容量素子１６４の電極の一方と、読み出し用トランジスタ１６０のゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタ１６２をオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。また、読み出し用トランジスタ１６０として、ｐチャネル型トランジスタを用いて、読み出し電位を正の電位とする。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルからの読み出しのために基準電位より低い電位を出力する機能を有する電位切り替え回路を備えた半導体装置とする。ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】従来の半導体装置においては、シリコンエピタキシャル層に結晶欠陥が生じ易いという問題がある。
【解決手段】半導体装置１は、シリコン基板１０、歪み付与層２０、シリコン層３０、ＦＥＴ４０、および素子分離領域５０を備えている。シリコン基板１０上には、歪み付与層２０が設けられている。歪み付与層２０上には、シリコン層３０が設けられている。歪み付与層２０は、シリコン層３０中のＦＥＴ４０のチャネル部に格子歪みを生じさせる。シリコン層３０中には、ＦＥＴ４０が設けられている。ＦＥＴ４０は、ソース・ドレイン領域４２、ＳＤ ｅｘｔｅｎｓｉｏｎ領域４３、ゲート電極４４およびサイドウォール４６を含んでいる。ソース・ドレイン領域４２と上述の歪み付与層２０とは、互いに離間している。ＦＥＴ４０の周囲には、素子分離領域５０が設けられている。素子分離領域５０は、シリコン層３０を貫通して歪み付与層２０まで達している。 （もっと読む）

【課題】本発明は、結晶欠陥が少なく、キャリア時定数が十分大きい高品質なエピタキシャルウエハの製造方法と、当該エピタキシャルウエハを用いた半導体装置の製造方法の提供を目的とする。
【解決手段】本発明のエピタキシャルウエハの製造方法は、（ａ）３×１０¹⁸ｃｍ^-3以下の不純物濃度を有するＳｉＣ基板１２上に、１×１０¹⁴ｃｍ^-3以上１０¹⁶ｃｍ^-3台以下の不純物濃度を有するエピタキシャル層１３をエピタキシャル成長により形成する工程と、（ｂ）前記工程（ａ）により得られた構造のＳｉＣ基板１２の側から、エピタキシャル層１３のうち所定の厚みを残して、ＳｉＣ基板１２の全部とエピタキシャル層１３の一部とを連続的に除去する工程とを備える。 （もっと読む）

【課題】オン抵抗が低く、かつ、Ｖｔｈ（閾値電圧）が高い窒化物半導体装置の提供。
【解決手段】アクセプタになるアクセプタ元素を含み、窒化物半導体で形成されたバックバリア層１０６と、バックバリア層１０６上に窒化物半導体で形成されたチャネル層１０８と、チャネル層１０８の上方に、チャネル層よりバンドギャップが大きい窒化物半導体で形成された電子供給層１１２と、チャネル層１０８と電気的に接続された第１主電極１１６、１１８と、チャネル層１０８の上方に形成された制御電極１２０と、を備え、バックバリア層１０６は、制御電極１２０の下側の領域の少なくとも一部に、アクセプタの濃度がバックバリア層の他の一部の領域より高い高アクセプタ領域１２６を有する窒化物半導体装置１００。 （もっと読む）

【課題】新規な多層膜構造体及びその形成方法を提供すること。
【解決手段】半導体素子用の多層膜構造体の形成方法であって、シリコンを含む基板上に、ゲルマニウム錫混晶からなる半導体層を形成する半導体層形成工程と、前記半導体層上に表面保護層を形成する表面保護層形成工程と、前記半導体層に熱処理を施すことにより、前記ゲルマニウム錫混晶と前記シリコンを含む基板との固相反応を進め、シリコンゲルマニウム錫混晶からなる半導体歪印加層を形成する半導体歪印加層形成工程と、前記表面保護層を除去する除去工程と、前記半導体歪印加層の上方に、前記除去工程後に、歪半導体層を積層する積層工程とを含むことを特徴とする多層膜構造体の形成方法。 （もっと読む）

【課題】厚膜化が可能で、反りが小さく、かつリーク電流が小さい半導体素子を提供する。
【解決手段】基板と、基板の上方に形成された第１のバッファ領域と、第１のバッファ領域上に形成された第２のバッファ領域と、第２のバッファ領域上に形成された活性層と、活性層上に形成された少なくとも２つの電極とを備え、第１のバッファ領域は、第１半導体層と、第２半導体層とが順に積層した複合層を少なくとも一層有し、第２のバッファ領域は、第３半導体層と、第４半導体層と、第５半導体層とが順に積層した複合層を少なくとも一層有し、第４半導体層の格子定数は、第３半導体層と第５半導体層の間の格子定数を有する半導体素子。 （もっと読む）

【課題】転位密度を低減させるバッファ層を有する半導体素子を提供する。
【解決手段】基板と、基板の上方に形成されたバッファ領域と、バッファ領域上に形成された活性層と、活性層上に形成された少なくとも２つの電極とを備え、バッファ領域は、第１の格子定数を有する第１半導体層と、第１の格子定数と異なる第２の格子定数を有する第２半導体層と、第１の格子定数と第２の格子定数との間の第３の格子定数を有する第３半導体層とが順に積層した複合層を少なくとも一層有する半導体素子。 （もっと読む）

【課題】欠陥を最小限としながら、ＳｉＧｅ−オン−インシュレーター構造を製造するため及びシリコン上に歪み緩和ＳｉＧｅ層を製造するための方法を提供する。
【解決手段】アモルファスＳｉＧｅ層６００が、トリシラン及びＧｅＨ_４からＣＶＤによって、ドーパントの１以下のモノレイヤー上に堆積される。これらのアモルファスＳｉＧｅ層６００は、融解または固相エピタキシー（ＳＰＥ）プロセスによってシリコン上に再結晶される。融解プロセスは、好ましくは、全体のゲルマニウム含量を希釈するようなゲルマニウムの拡散も引き起こし、そして絶縁体の上層のシリコン５００を実質的に消費する。ＳＰＥプロセスは、下地のシリコン５００中へのゲルマニウムの拡散を用いてまたは用いずに実際され得、従って、ＳＯＩ及び従来の半導体基板に適用可能である。 （もっと読む）

【課題】 エッチングによるダメージを抑制しながら、ヘテロ接合面の近傍に負イオンを導入する技術を提供する。
【解決手段】 導入領域８上に保護膜３０を形成する保護膜形成工程と、保護膜形成工程の後に、導入領域８を負イオンを含むプラズマに曝すプラズマ工程を備えている。保護膜３０は、プラズマに対するエッチング速度が導入領域８よりも小さい。保護膜３０には、負イオンを通過させることが可能な材料が用いられている。プラズマ中の負イオンは、保護膜３０を通過し、導入領域８に導入される。 （もっと読む）

【課題】より安定した電気的特性の酸化インジウム亜鉛でなる酸化物半導体膜を提供する。また、当該酸化物半導体膜を用いることにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供する。
【解決手段】酸化インジウム亜鉛でなる酸化物半導体膜において、当該酸化物半導体膜は、ａ−ｂ面が酸化物半導体膜表面に概略平行である六方晶の結晶構造と、ａ−ｂ面が該酸化物半導体膜表面に概略平行である菱面体晶の結晶構造と、を有する酸化物半導体膜である。 （もっと読む）

【課題】複雑な工程を経ることなく、通常の半導体製造装置を使用して、低コストで、半導体装置の、低電圧動作、高集積性を実現する。
【解決手段】次の工程（１）〜（５）で半導体装置を製造する。（１）シリコン結晶製の半導体支持基板の表面を洗浄し、酸化被膜を除去して、結晶面を露出させる工程、（２）該結晶面上に高誘電率非晶質薄膜を低温で堆積する工程、（３）該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、（４）該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から該薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより該高誘電率非晶質薄膜を結晶化して、エピタキシャル薄膜を形成する工程、（５）該エピタキシャル薄膜の上面に半導体結晶の配向膜を形成する工程を有する。 （もっと読む）

【課題】エピタキシャル層表面の付着パーテイクルが少なく、平滑な面取り部の形状を持ち、かつ酸素析出特性にも優れた、先端ＣＭＯＳに好適なエピタキシャルウェーハを、安定的にかつ低コストで製造することができる方法を提供することを目的とする。
【解決手段】シリコン単結晶基板上にエピタキシャル層を成長させることによりエピタキシャルウェーハを製造する方法において、前記シリコン単結晶基板上に、エピタキシャル層を成長させる工程と、該エピタキシャル層を成長させたシリコン単結晶基板を、６５０〜８００℃の温度で１時間以上保持した後に８５０℃以上の温度に昇温して、前記エピタキシャル層の表面に保護酸化膜を形成する工程と、該保護酸化膜を形成したシリコン単結晶基板の面取り部を研磨する工程と、その後、前記保護酸化膜を除去して、仕上げ洗浄を行う工程とを含むエピタキシャルウェーハの製造方法。 （もっと読む）