【課題】 ＰＬＬ回路から出力される異常波形のクロックにより他の機能回路が誤動作すること。
【解決手段】 クロック生成回路５０は、クロックＣＬ１に同期したクロックＣＬ２を出力するＰＬＬ回路１１と、クロックＣＬ１又はクロックＣＬ２を出力するセレクタ１４と、ＰＬＬ回路１１からのクロックＣＬ２で異常波形のパルスが検出されたとき、クロックＣＬ２に代えてクロックＣＬ１を出力させる切替信号をセレクタ１４に出力する切替信号生成回路１３と、切替信号に基づいてセレクタ１４がクロックＣＬ２からクロックＣＬ１に出力クロックを切り替えた後、異常波形のパルスがセレクタ１４に入力されるように、ＰＬＬ回路１１からのクロックＣＬ２を遅延させる遅延回路１２と、を備える。 （もっと読む）

【課題】比較的低速かつ小規模のディジタル回路により精度の高い位相差検出を行う。
【解決手段】トラッキングサーボ回路１０において、入力部のローパスフィルタ（ＬＰＦ）１２〜１８および利得制御増幅器（ＧＣＡ）２０〜２６はアナログ回路であり、Ａ／Ｄ変換器２８〜３４より後段のオフセット・キャンセル回路３６〜４２、イコライザ（ＥＱ）４４〜５０、位相差検出器５２，５４、加算器５６、ＬＰＦ５８、利得制御増幅器（ＧＣＡ）６０およびサーボＤＳＰ１５４はすべてディジタル回路で構成される。両位相差検出器５２，５４は本発明の位相差検出方法にしたがって両入力信号の位相差を検出する。 （もっと読む）

【課題】デューティ補正された遅延固定クロックを生成することができ、１つのＤＬＬだけでもデューティ補正が可能で、かつ、入力されるクロック信号のデューティ比を効率的に補正して出力することができる半導体メモリ装置を提供すること。
【解決手段】遅延固定動作により遅延固定クロックを生成するＤＬＬ回路と、前記遅延固定クロックと、その遅延固定クロックの偶数倍に分周したクロックとを用いて、前記遅延固定クロックのデューティ比を補正するデューティ補正回路とを備える半導体メモリ装置を提供する。 （もっと読む）

【課題】少ない素子数のノイズ除去回路で、入力信号のノイズ除去を行う。
【解決手段】ノイズ除去回路３０には、信号処理部１及びシュミットトリガ回路２が設けられる。信号処理部１には、２入力ＮＯＲ回路ＮＯＲ１、インバータＩＮＶ１、Ｐｃｈ ＭＯＳトランジスタＰＴ１、及びＮｃｈ ＭＯＳトランジスタＮＴ１が設けられ、クロック信号ＣＬＫ及びイネーブル信号ＥＮｂを入力する。シュミットトリガ回路２には、インバータＩＮＶ２、Ｐｃｈ ＭＯＳトランジスタＰＴ２、Ｐｃｈ ＭＯＳトランジスタＰＴ３、Ｎｃｈ ＭＯＳトランジスタＮＴ２、及びＮｃｈ ＭＯＳトランジスタＮＴ３が設けられ、クロック信号ＣＬＫ及び信号処理部１から出力される２つの信号を入力し、ノイズが除去されたクロック信号ＣＬＫを出力信号Ｓｏｕｔとして出力する。 （もっと読む）

【課題】 ゲインリダクションメータとゲインメータに同じ構成のメータ駆動回路を使用しても、ゲインリダクションメータにおいて圧縮率の極小値を明確に認識できること。
【解決手段】 メータ駆動回路４０は、入力されたエンベロープ信号を反転してエンベロープフォロワ部４０ｂに入力することのできる第１の選択部ＳＷａと、エンベロープフォロワ部４０ｂの出力を反転してゲインリダクションメータに供給することのできる第２の選択部ＳＷｂを備えている。 （もっと読む）

【課題】クロックスキューを補償することができるコントローラを備える集積回路を提供する。
【解決手段】第１クロックマッシュに入力される第１クロックと第２クロックマッシュに入力される第２クロックとの間のスキューを調節するためのクロックスキューコントローラを備える。クロックスキューコントローラは、第１出力クロックと第２出力クロックとの間の遅延時間に対応するパルス信号を発生するパルス発生器と、パルス信号のパルス幅に対応するデジタル信号を出力するパルス幅検出器と、デジタル信号に対応する時間だけ、第１及び第２クロックのうちのいずれか一つを遅延させるクロック遅延調節器と、を備えて、クロックマッシュの間のクロックスキューを検出し、該検出されたスキューに対応する遅延時間だけクロックマッシュに供給されるクロック等の遅延時間を調節することができる。 （もっと読む）

【課題】従来のヒステリシス入力回路は等価的にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのインバータ回路のβ比を変えて、ロジックレベルのヒステリシスを作っていたが、この方式では電源電圧が低下するとヒステリシス幅が極端に小さくなった。また、電源電圧の広範囲の変動に対してヒステリシス幅を確保することは難しかった。また、ロジックレベルを形成するのにＰ型とＮ型ＭＯＳＦＥＴを用いるので形状比の設定にやや無理があり、また製造工程でのバラツキの影響を受けやすかった。
【解決手段】入力インバータ回路と正極の電源にＰ型、Ｎ型ＭＯＳＦＥＴ、負極の電源にＮ型、Ｐ型ＭＯＳＦＥＴと、及び前状態を過渡的にでも記憶・遅延する遅延回路を設け、前状態により、前記各ＭＯＳＦＥＴをオン・オフすることにより、ヒステリシス特性を得る。電圧特性が異なるＭＯＳＦＥＴを使い分けることにより、前述の課題が解消できた。 （もっと読む）

【課題】動作が誤発振状態または準安定状態となったことを検出し、誤発振状態または準安定状態から抜け出して正常な発振状態にとすることができるＶＣＯをを提供する。
【解決手段】本発明の電圧制御発振回路は、互いに逆相の差動のクロック信号が入力される差動遅延素子を縦続接続し、バイアス電圧によって差動遅延素子に流れる電流の量を制御することで、該差動のクロック信号の遅延量を制御する差動リングオシレータ型の電圧制御発振回路であり、いずれかの差動遅延素子の差動出力の出力電圧と、異常動作を検出する電圧に設定されたリファレンス電圧とを比較することにより異常発振を検出して検出信号を出力する位相検出部と、差動遅延素子毎に設けられ、検出信号が入力されると、差動出力対間の電位差を増幅するクロスカップル回路とを有している。 （もっと読む）

【課題】ノイズフィルタでは完全には除去することができないようなノイズがクロック信号に発生した場合でも、このクロック信号で動作する回路の誤動作を防止することができるクロック制御回路を提供すること。
【解決手段】クロック制御回路１０は、発振クロック２２の電圧が所定の範囲にあるか否かを判断し、発振クロック２２の電圧が所定の範囲にない時はノイズ検出信号１２８を生成するノイズ検出回路１２０と、ノイズ検出信号１２８に基づいて、少なくとも所定の期間、クロック出力停止信号１３８を生成するクロック出力停止信号生成回路１３０と、発振クロックを所定の時間遅延させた遅延クロック信号１４８を生成する遅延クロック生成回路１４０と、クロック出力停止信号１３８が存在する期間は、遅延クロック信号１４８の外部への出力を停止するように制御するクロック出力停止制御回路１５０と、を含む。 （もっと読む）

【課題】テスト中に所望の位相に対して追随できるテスト回路を備え、安価にDDRifのテストを行うことを目的としている。
【解決手段】本発明における半導体装置は、位相シフト量を決定するDLL２００と、テストモード時に所定位相ずらす演算回路３００と、位相シフト量を設定するレジスタ１１〜１６と、設定した位相にシフトして信号の送受信を行う伝送回路１０とを備える。伝送回路１０は、第１の信号を設定した位相にシフトする位相シフタ１と、テストモード時に第１の信号をループバックする双方向バッファ２１と、双方向バッファ２１から出力された信号の位相をシフトする位相シフタ２と、第３の信号の位相をシフトする位相シフタ３と、テストモード時に第３の信号をループバックする双方向バッファ２２と、双方向バッファ２２から出力された信号の位相をシフトする位相シフタ４と、位相シフタ２，４の出力信号を取り出すFIFO３０とを備える。 （もっと読む）

【課題】連続する複数のサンプリングタイミングで混入する幅狭のノイズを除去する。
【解決手段】フィルタ回路１は入力信号処理回路２と信号レベル判定回路３とを備える。入力信号処理回路２は、クロック信号ＣＬＫでデジタル入力信号Ｄinをサンプリングして保持し、隣り合うサンプリングタイミングの間においてデジタル入力信号Ｄinにレベル変化が生じた場合、その保持した信号を反転する。信号レベル判定回路３は、サンプリング入力信号Ｄｓをクロック信号ＣＬＫで複数段に順次遅延させ、遅延させた各段の信号が全て一致したときに、その一致したレベルを持つ信号Ｄoutを出力する。 （もっと読む）

【課題】 アイドル時の消費電力の削減化が図られた通信仲介デバイスを提供する。
【解決手段】 内部クロック生成回路１５が、ＨＳアイドル検出回路１０による、第１の間隔である１２５μｓよりも短い時間間隔で第２のパケットが到着したことの検出を受けて、４８０ＭＨｚの周波数のクロックＣＬＫ１の生成を開始して、ＨＳＤＬＬ１６，エラスティシティバッファ１７，Ｒｘデータデシリアライザ１８，Ｔｘデータシリアライザ２１に供給し、第１のパケットの到着の時間間隔が１２５μｓに戻ったことの検出を受けて、４８０ＭＨｚの周波数のクロックＣＬＫ１の生成を停止する。 （もっと読む）

【課題】本発明は、Ｓｅｒ／Ｄｅｓ回路において、休眠ステートからパワーアップの状態へ遷移した際の受信エラーを減少できるようにする。
【解決手段】たとえば、受信機２１が、休眠ステートＰ１からパワーアップの状態Ｐ０に遷移したとする。すると、リセット制御回路２１ｍは、ディレイ回路２１ｍ-1によって、ＰＬＬ３１からのシステムクロックのカウントを開始する。そして、ディレイ回路２１ｍ-1がＸサイクルをカウントした後に、リセット制御回路２１ｍは、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆのリセットを解除するように構成されている。 （もっと読む）

【課題】低実装コスト、低消費電力、マルチスタンダード対応のサンプリングレート変換を実現する。
【解決手段】バッファ１４２は、シリアル信号をＬビットのパラレル信号に変換してデシメーションし、ある時刻の入力信号からFIRの次数分だけ遅延した信号までを１グループの入力系列とする。セレクタブロック１４３のセレクタ１５１は、Lビットの入力に対して、後段の加算平均または間引きの係数に対応するNビットの信号が出力されるように、入力信号を選択、補間する。加算処理部１４４の加算または出力選択部１６１は、コントローラ１４１の制御に基づいて、セレクタ１５１のNビットの出力を加算して出力するか、Nビットのうちの１ビットを出力する。デジタルフィルタ１４５は、加算または間引きによって得られた系列とFIRフィルタのタップ係数を用いて、フィルタの演算を実行する。本発明は、受信装置などのデジタルブロックに適用できる。 （もっと読む）

【課題】シングル・イベント・トランジェント効果を緩和するように構成されたレジスタまたはラッチを提供する。
【解決手段】放射線耐性のラッチ、および動作の方法。ＳＥＴ効果を緩和するために、ラッチは、内部に配置されたパルス除去インバータを含む。パルス除去インバータは、入力論理信号を受け取り、それを遅延させ、その遅延された論理信号と入力論理信号とを比較する。入力論理信号と遅延された論理信号とが同等である場合、遅延された論理信号は、パルス除去インバータを通って伝搬することができる。パルス除去インバータが内部に配置されるので、ラッチの上流または内部、あるいはクロック信号で発生するＳＥＴ事象が緩和される。 （もっと読む）

【課題】短い時間で精度良くデータを記録する。
【解決手段】図１の遅延信号生成装置は、光ディスク記録装置に設けられる。検出部１０５は、第２遅延信号と第１遅延信号の遅延量の差が検出用パルス信号のパルス幅となるときの第２遅延セレクト信号を求め、その第２遅延セレクト信号に対応する出力位置と第１遅延セレクト信号に対応する出力位置との間にあるバッファの数を、検出結果として出力する。遅延量制御部１０６は、上記検出結果に基づいて、制御入力信号を求める。記録用ディレイライン１０１は、上記制御入力信号に応じた遅延量だけ記録用クロックを遅延させる。制御入力信号を求める遅延キャリブレーション動作は、記録中に行われる。 （もっと読む）

【課題】半導体集積回路の外部入出力信号のタイミングを自動的に調整する。
【解決手段】半導体集積回路は、内部セルの動作クロック信号に同期して当該内部セルから出力されたデータ信号又は外部から入力されたデータ信号をラッチするフリップフロップ（１０）を有する入出力セル（１）を備えている。 （もっと読む）

【課題】半導体集積回路内でクロックジッタを定量的に測定する。
【解決手段】ｎ個（ｎは２以上の整数）の直列に接続された遅延素子をそれぞれ有し、１段目の遅延素子には同一の入力信号が入力され、ｋ（ｋは１≦ｋ≦ｎ−１をみたす整数）段目の遅延素子の出力信号がｋ＋１段目の遅延素子に入力される第１及び第２の遅延回路１，２と、ｎ個のエッジ検出部Ｅ及び読み出し部２０を有し、第ｊ（ｊは１≦ｊ≦ｎを満たす整数）のエッジ検出部は前記第１の遅延回路のｊ段目の遅延素子の出力信号及び前記第２の遅延回路のｎ−ｊ＋１段目の遅延素子の出力信号が入力され、この２つの信号の立ち上がり又は立ち下がり変化の期間が重なるか否かを検出してその検出回数をカウントし、前記読み出し部が前記カウントされた検出回数を読み出す検出回路３と、を含む。 （もっと読む）

【課題】低コストで電流ピークを効果的に抑制することができる半導体装置を得る。
【解決手段】ステップＳＴ１において、モジュールＡ２１とモジュールＢ２２とのクロック位相を一致させた後、ステップＳＴ２において、モジュールＡ２１からモジュールＢ２２にデータ転送を行う。その後、ステップＳＴ３において、モジュールＡ２１のクロックＣＬＫＡとモジュールＢ２２のクロックＣＬＫＢとのクロック位相差を所定の大きさに設定した後、ステップＳＴ４において、モジュールＡ２１とモジュールＢ２２とがそれぞれ独立に所定の演算処理を行う。そして、ステップＳＴ５において、モジュールＡ２１のクロックＣＬＫＡとＣＰＵ２５のクロックＣＬＫＰとの位相を一致させた後、ステップＳＴ６においてモジュールＡ２１の演算結果をＣＰＵ２５で読み取る。 （もっと読む）

【課題】 クロックの立ち上がり及び立ち下がりに同期した内部クロックを生成するＤＬＬ回路においては、高精度が要求されることから回路規模が大きくなるという問題がある。
【解決手段】 Rise用の遅延調整回路とFall用の遅延調整回路を備え、Fall用の遅延調整回路にはRise用の遅延調整回路でRise側を調整したクロックを入力する。入力されるクロックのRise側が調整されていることから、Fall側の遅延差は非常に小さくなる。そのため、Fall用の遅延調整回路、カウンタの回路規模が大幅に削減できる。その結果少ない回路規模で、高精度のＤＬＬ回路が得られる。 （もっと読む）