【課題】 ディレイラインによるＰＬＬ技術を用いた周波数逓倍回路におけるＥＭＩノイズを抑制する。
【解決手段】 本発明の周波数逓倍回路は、電圧制御遅延回路（Ｄｅｌａｙ）と、Ｎ個のＤｅｌａｙにＣＬＫが入力され、ＣＬＫを位相遅延させてＤＥＬＣＬＫを生成するディレイライン１１ａと、位相ロック状態において所定の電圧をＧＮＶ０に出力する遅延制御回路１２ａと、Ｎ個のＤｅｌａｙにＣＬＫが入力され、当該Ｄｅｌａｙの各出力から異なる位相遅延量を持つＮ個の出力クロック信号（ＯＵＴｎ）を生成するディレイライン１１ｂと、ＧＮＶ０および複数の異なる基準電圧Ｓｎに基づいて、ディレイライン１１ｂの位相遅延量を電圧制御する遅延制御回路１２ｂと、ＯＵＴｎを論理演算し、周波数がＣＬＫの略Ｎ／２倍であるＣＬＫＯＵＴを生成する論理回路１４を有する。 （もっと読む）

【課題】 電源電圧のレベルが低くなっても高周波数の多様なクロック信号を発生することが可能な位相同期ループ及び方法を提供すること。
【解決手段】 位相同期ループ回路は外部クロック信号と帰還クロック信号を受信し、外部クロック信号の位相が帰還クロック信号の位相より先行するとアップ信号を発生し、外部クロック信号の位相が帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、アップ信号に応答して制御電圧が増加し、ダウン信号に応答して制御電圧を減少するループフィルタ回路と、制御電圧を受信してｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する電圧制御発振器回路とを含むこともできる。また、位相同期ループ回路は少なくとも４個のループを含み制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路も含むことができる。 （もっと読む）

【課題】 位相同期ループ回路において周波数エラーを高速で検出できる周波数検出器及び周波数エラーの検出方法を提供する。
【解決手段】 予測されたランレングス信号の予測分布度に基づいて、周波数検出周期の間にサンプルされたＲＦ信号からランレングス信号を検出するランレングス信号検出ユニットと、周波数検出周期の間に、検出されたランレングス信号をカウントする少なくとも一つのカウンタを備えたカウンタユニットと、サンプルされたＲＦ信号のパッシングエッジをカウントして、周波数検出周期を制御するエッジカウンタと、カウンタユニットに含まれたカウンタによりカウントされた値及び所定の基準値を利用して、周波数検出周期の間の周波数エラーを生成する周波数エラー生成ユニットとを備える。 （もっと読む）

【課題】異なる駆動強度を提供しながら、実質的に等しい伝播遅延を有する回路に対するシステム及び方法を開示する。
【解決手段】これらシステム及び方法によって、回路は、随意選択的な強度のフル駆動強度回路において、ある比率の駆動強度を有する。さらに、これら回路は、ベースライン駆動回路に対して、実質的に同一の入力キャパシタンス及びフィードバック電流を有する。このような回路の入力は３つのノードに結合される。その１つは、駆動される論理装置に結合された論理回路であり、２つ目はダミー論理装置であり、３つ目は出力が浮遊状態に置かれている論理回路である。 （もっと読む）

【課題】クロック信号の好適な分配を行うことができる構造化されたＡＳＩＣデバイスを提供する。
【解決手段】構造化されたＡＳＩＣ（１０）デバイスのクロック分配回路構成（２００）は、決定性（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）の部分および複数の設定可能な部分を含む。その決定性の部分は、コンダクタ（４０）セグメントの所定の配置を用い、デバイス上の複数の所定のロケーションへ、クロック信号を分配するために、回路をバッファする。それぞれの所定のロケーションから、クロック分配回路構成の関連される設定可能な部分は、そのクロック信号を、その所定のロケーションから提供された、構造化されたＡＳＩＣ（１０）の所定の領域においてそのクロック信号を必要とする任意のクロック利用回路構成に分配する。 （もっと読む）

【課題】差動入力信号を論理ゲートによりパルス信号へ変換し出力する差動−シングル変換回路において、論理ゲートの閾値電圧の変動に影響されること無く、差動信号を安定したパルス信号に変換することを目的とする。
【解決手段】エッジ検出器３により、差動信号ＩＮを２値レベル信号に変換した信号Ｎ３と、反転させた差動信号／ＩＮを２値レベル信号に変換した信号Ｎ４との立ち上がりエッジを検出し、ＲＳフリップフロップ４により、信号Ｎ３、Ｎ４の変化を記憶するようにしたことで、ＤＵＴＹ比が一定な出力信号ＯＵＴを生成することができる。 （もっと読む）

各回路がノードによって給電される複数の電気回路又は光回路間でタイミング信号を提供又は移送する方法。複数のノードはタイミング信号を互いに転送し合い、少なくとも１つのノードは、少なくとも２つのノードからタイミング信号を受信するまでタイミング信号を送信しないように適合化される。このようにして、ノードと回路間のタイミングのスキューの方向が知られ、回路間のデータ移送はより容易になる。
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【課題】基準クロック信号に従ってデジタル値のシーケンスを生成することのできる信号発生器を提供する。
【解決手段】本発明の一実施形態によれば、基準クロック信号に従ってデジタル値のシーケンスを生成する信号発生器３が提供される。この信号発生器３は、インクリメント信号ＩＮＣ及びオフセット信号Φ１、Φ２を受け取る少なくとも１つの入力端子３２、３３、３４と、オフセット信号Φとインクリメント信号ＩＮＣに基づいてカウンタ開始値を決定するようになっている開始値回路３０２と、開始値に設定されるようになっており、基準クロック信号の各サイクルにおいて、規定の値が達成されるまで、カウンタの位置をインクリメント信号ＩＮＣに従って新しい値に変更するようになっているカウンタと、カウンタ値を出力する出力端子とを備える。 （もっと読む）

【課題】Ｖ−Ｆ変換を利用したＡＤコンバータであって、変換周波数を高めることなく、高精度にＡＤ変換を行うことが可能なものを実現する。
【解決手段】二本のＶＣＯを設け、両ＶＣＯの周期差を利用して主ＶＣＯの周期未満のＶ−Ｆ変換値を求める。ＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数をカウンタ４にて計数することにより、デジタル信号の上位ビットを生成する。一方、下位ビットについては、第３レジスタ１０並びに第２および第３減算器１１，１２により、サンプリング周期ごとに、現在のサンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力の位相一致時点までの間に含まれる、ＢＡＳＥ−ＶＣＯ１の出力のパルス数に基づいて、サンプリング周期内初頭からＢＡＳＥ−ＶＣＯ１の出力のサンプリング周期内最初のパルス発生までの位相差を算出することにより生成する。 （もっと読む）

【課題】 複数の回路ブロックにそれぞれ位相をずらしたクロックを供給する半導体集積回路において、各回路ブロックへ供給する各クロックの位相ずれ量を電源ノイズ波形の周期に基づいて設定することで、位相の異なる電源ノイズ波形を干渉させて電源ノイズを低減させる。
【解決手段】 半導体集積回路（ＩＣ）は、４つの回路ブロックＢＬ１〜ＢＬ４と、各回路ブロックＢＬ１〜ＢＬ４へそれぞれ供給する各クロックＡ〜クロックＤの位相を設定する位相設定回路１０を有する。位相設定回路１０は、ベースクロックをクロックＡとして第１の回路ブロックＢＬ１へ供給し、各外部入力端子Ａ，Ｂ，Ｃに供給される各電圧に基づいて各クロックＢ，Ｃ，Ｄの位相ずれ量（遅延時間）をそれぞれ設定する。 （もっと読む）

【課題】 簡単な構成で高逓倍能力を持ち、高速応答を実現したクロック生成回路を備えた半導体集積回路装置を提供する。
【解決手段】 遅延回路の各段遅延信号をゲート手段で選択し初段側に帰還してリングオシレータを構成する。デコーダにより１つのゲート手段の選択信号を形成して上記ゲート手段を制御する。基準周波数信号の１周期間での上記リングオシレータの発振出力のカウンタ出力とＸ倍指定値との比較結果により第１レジスタで上記デコーダの入力信号を形成する。第１動作モードで上記制御回路の代表比較結果に対応してバイナリスキャンにより上記入力信号を形成する。第２動作モードでは、上記比較結果により上記入力信号に対して＋１又は−１とする。 （もっと読む）

【課題】
周波数の微調整を行うことが可能なパルス幅変調回路及び多相クロック生成回路を提供すること。
【解決手段】
本発明にかかるパルス幅変調回路は、基準クロックに基づいて多相クロック信号を生成する多相クロック生成手段と、入力データと、多相クロック信号とに基づいてパルス幅変調信号を生成するパルス幅変調信号生成手段とを備えたパルス幅変調回路であって、多相クロック生成手段は、位相ロックループ回路を有し、多相クロック信号のうち任意のクロック信号を選択し、帰還クロックとして前記位相ロックループ回路に出力するパルス幅変調回路である。このような構成によれば、多相クロック生成回路の生成する多相クロックのクロック周波数が変更可能となり、クロック周波数及びパルス周波数の微調整を行うことが可能となる。 （もっと読む）

本発明におけるシステム開発目的は、発止させるパルス列の位相をグリッチやスプリアスパルスやデューティサイクルのスプリアス的変化なしで任意に変化させられるようにすることにある。この目的を達成すべく、本ゲート済周期波形発生システムにおいては、可調位相周期波形を発生させる発生器と、この周期波形の位相に基づき遅延イネーブル信号を提供するデバイスと、遅延イネーブル信号及び可調位相周期波形に基づきゲート済周期波形を発生させる論理素子と、を設け、遅延イネーブル信号によりゲート済周期波形をその不要変化なしで発止可能としている。
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【課題】 ジッタ耐性を強化し、かつロックレンジを拡大するデジタル制御型位相合成回路システムを得る。
【解決手段】 位相の異なる２つのクロックと制御信号が入力され、制御信号による重み付けに基づいて、これらのクロックの中間の位相をもつ出力クロックを合成する位相合成回路と、出力クロックの位相と基準クロックの位相とを比較するバイナリ型位相比較回路と、バイナリ型位相比較回路による比較結果に基づいて第１のカウント値をカウントアップ又はカウントダウンし、第１のカウント値の最上位ビットの値を出力し、第１のカウント値にキャリー又はボローが発生した場合にクロックパルスを出力する第１のアップダウンカウンタと、クロックパルスを動作クロックとし、第１のカウント値の最上位ビットに基づいて第２のカウント値をカウントアップ又はカウントダウンし、第２のカウント値を制御信号として出力する第２のアップダウンカウンタとを有する。 （もっと読む）

【課題】 ピーク検出に必要なキャパシタを用いることなく時定数を大幅に小さくできる振幅検出回路を実現する。
【解決手段】 ａに示す入力信号（入力ｉｎ）を折り返してｂに示す折り返し信号を得る。この折り返し信号波形は、入力ｉｎのハイからロウ、ロウからハイへの遷移点で入力の立ち上がり・立下り時間のためへこみｑが生じており、検出した振幅値に誤差が生じる。一方、入力ｉｎを微分してｃに示す微分波形を得、さらにこれを折り返してｄに示す折り返し信号を得る。次に、ｂとｄとを加算することにより、へこみｑがｄにより補正され、ピーク値Ｐに示すような入力ｉｎのピーク値に対応する平坦な出力を得ることができる。即ち、キャパシタを用いないで入力ｉｎの振幅を検出することができる。 （もっと読む）

【課題】 待機モードから通常モードに速やかに復帰することができる半導体集積回路における上記待機モードでの消費電力の低減を図る。
【解決手段】 自走モードと逓倍モードとを備えたクロック生成回路（１０）と、上記クロック生成回路によって生成されたクロック信号に同期動作可能な内部回路（４０）と、基準クロック信号を生成する発振回路（３０）と、通常モードと待機モードとの切り換えを制御可能な動作モード制御回路（２０）とを設ける。上記発振回路の発振動作が安定する前に上記自走モードによるクロック信号が生成されることにより、これに同期して内部回路が通常モードで動作することができ、待機モードから通常モードへの復帰時間が短縮される。そして上記待機モードにおいては、上記発振回路の上記発振動作が停止されることで消費電力が低減される。 （もっと読む）

【課題】 クロックスキューを低減し、動作マージンを十分に確保することが可能な半導体集積回路を提供する。
【解決手段】 遅延回路８による遅延時間ＤＬ１とクロックツリー１１による遅延時間ＤＬ１１との和が、遅延回路９による遅延時間ＤＬ２とクロックツリー１２による遅延時間ＤＬ１２との和と等しくなるように、遅延回路８，９の遅延時間ＤＬ１，ＤＬ２が調整される。このように、予め任意に遅延時間をプログラムすることができるプログラマブル遅延回路８，９を設けたことによって、機能ブロック３，４に供給される内部電源電圧Ｖ１，Ｖ２の差が大きい場合でも、機能ブロック３，４間のクロックスキューを低減することができる。したがって、低消費電力の半導体集積回路において、クロックスキューを低減することができ、動作マージンを十分に確保することが可能になる。 （もっと読む）

【課題】
多数の負荷が接続されているバス線からバス信号を受け取るバスレシーバ回路の対ノイズ特性を確保する。
【解決手段】信号変化検出部２０により、バス信号ｂの１／２周期毎に、当該１／２周期の前端以降の最初の変化が検出されると同時に、ホールド回路４０により、同バス信号ｂの電圧レベルに対応した論理レベルがホールドされ、同１／２周期の後端に達する直前に同ホールドの解除が行われる。このため、バス信号ｂの１／２周期毎に当該１／２周期の前端よりも後かつ後端よりも前の期間に同バス信号ｂに含まれているノイズ（すなわち、正規の変化タイミング以外で発生するノイズ）が除去され、フリップフロップ６０に正しいバス信号ｊが取り込まれる。 （もっと読む）

【課題】 オペアンプや遅延回路を含むシステムの動作速度を変更するには、オペアンプや遅延回路を個別に再設計する必要があった。
【解決手段】 オペアンプ４２は、所定の固定電圧および所定のバイアス電圧を受けて動作する。遅延回路１０は、所定の固定電圧および所定のバイアス電圧を受けて、内部を流れる電流の変動を抑制しながら動作する。クロック生成回路２０は、遅延回路１０にて遅延される前の信号と、遅延回路１０にて遅延された信号を基に、オペアンプ４２に供給するクロック信号を生成する。定電圧発生回路３０は、オペアンプ４２および遅延回路１０に供給するバイアス電圧を生成する。 （もっと読む）

【課題】 より効果的に不要輻射を抑制できる集積回路を提供することを課題とする。
【解決手段】 各グループの電流使用規模がほぼ均一になるようにそれぞれ１以上の回路ブロックが属する複数の回路グループと、前記回路グループの数と同数の、同一周波数でタイミングの異なるクロックを生成するクロック生成部１２とを集積回路に備え、クロック生成部１２は、クロック生成部１２が生成する各クロックの基となる基本クロックを生成するソースクロック生成部１２１と、ソースクロック生成部１２１により生成された基本クロックを１以上の段階に遅延させて、基本クロックと同一周波数でタイミングの異なるクロックを１つ以上生成する遅延回路１２２とを備え、各回路グループにそれぞれ異なるクロックを供給する。 （もっと読む）