【課題】 集積回路の電源から放出されるノイズを効率良く低減することができる集積回路電源ノイズ低減方法および集積回路電源ノイズ低減システムを提供すること。
【解決手段】 トランジスタが作動するときの貫通電流によって発生するＩＣ１の電源ノイズを低減する集積回路電源ノイズ低減方法において、前記ＩＣ１のベースクロックに対して一定周期単位で位相を遅らせたディレイクロックを複数生成するクロック分散手順と、前記複数のディレイクロックにより動作する回路ブロックを複数の回路ブロック１１，１２，１３，１４に分割する回路ブロック分割手順と、各回路ブロック１１，１２，１３，１４により生成された位相のずれたノイズ波形と電源ノイズ波形を干渉させて電源ノイズを低減する電源ノイズ低減手順と、を有する。 （もっと読む）

【課題】入力されるシステムクロック信号と反転されたシステムクロック信号との交差点と、基準信号とが一致するように調整可能な回路を備えた半導体メモリ装置を提供すること。
【解決手段】このため本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成する第１クロック入力部と、システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成する第２クロック入力部と、反転されたシステムクロック信号と基準信号との交差点を基準とする第３クロック信号を生成する第３クロック入力部と、遅延制御信号に対応して第１クロック信号を遅延させ遅延クロック信号として出力する遅延部と、遅延クロック信号と第２クロック信号との位相差又は遅延クロック信号と第３クロック信号との位相差に対応して遅延制御信号を出力するクロック遅延調整部とを備える半導体メモリ装置を提供する。 （もっと読む）

【課題】 スイッチング電流（過渡的な貫通電流）等による瞬間の過渡電流が、内部配線を流れる事による配線からの電磁波の直接輻射、及びその結果生じる内部電源の電圧降下や、急激な電圧変化によって、その信号がＩＯ出力端子に重畳され出力される事で生じる間接輻射による不要輻射が、無視できないレベルとなってきている。
【解決手段】 エーシック内部のクロックのスキュー調整を分散化させそのエーシックを用いたシステムでエーシックで不要輻射が生じないようにする。特に同一のクロック端子に接続されてその端子からのクロックスキューが互いに異なるブロックを少なくとも２つ以上形成させ互いにクロックオンするタイミングがことならせ少なくとも同じ電源ライン間に複数のブロックにまたがって配置してコンタクトで電源接続されていることを特徴とする。 （もっと読む）

【課題】温度、プロセス、電源電圧の変動に強く、安定したスケルチ検出信号を出力することができるスケルチ検出回路を提供する。
【解決手段】スケルチ検出回路は、差動信号の電位振幅が、スケルチレベルを超えているかどうかを検出し、その検出信号を出力するピーク検出回路と、検出信号のパルス幅を、そのパルス幅の時間を含めて、差動信号のデータの１周期分の時間以上の時間だけ延長するパルス幅延長回路とを備える。ここで、ピーク検出回路は、差動信号の電位振幅に応じた電位を持つ第１および第２の信号を出力する入力アンプ回路と、入力アンプ回路と同一構成であり、スケルチレベルに相当するリファレンス電圧に応じた電位を持つ第３および第４の信号を出力するレプリカアンプ回路と、第１および第２の信号に応じて流れる合成電流と第３および第４の信号に応じて流れる固定電流とを比較し、その電流差に応じて、差動信号の電位振幅がリファレンス電圧を超えているかどうかを表す検出信号を出力する電流比較回路とを備える。 （もっと読む）

【課題】位相比較回路の出力矩形波信号の処理する際に、簡単な回路構成を有し、ＰＬＬで引込み可能な周波数幅を拡げ、同期時間を短縮できる位相比較信号処理回路を提供する。
【解決手段】入力矩形波信号を双極性信号に変換する電圧シフタ２、入力矩形波信号のレベル変化時に制御パルス信号を発生する制御パルス信号発生器７、制御パルス信号の到来時に積分値をリセットし、その後双極性信号を積分して積分値を出力する積分回路３、積分値のリセット時のレベル変化分を微分パルスとして出力する微分回路４、制御パルス信号の到来時に微分パルスを出力するゲート回路６、前記保持回路は最新の入力微分パルスレベルを保持し、微分パルスレベルの更新時にその微分パルスレベルが保持されるように保持電圧値が順次変化する保持信号を形成するホールド回路８を備え、この保持信号を次段のループフィルタに供給する。 （もっと読む）

【課題】半導体メモリ装置の遅延固定クロックの出力において、デューティ比を容易に補正して出力可能な遅延固定回路を備える半導体メモリ装置を提供すること。
【解決手段】このため、本発明は、システムクロックを所定の時間遅延させ、遅延固定クロックを出力する遅延固定回路と、該遅延固定クロックのデューティ比を補正して第１クロックを出力するにあたり、前記第１クロックの第２エッジと、前記第１クロックによって生成された第２クロックの第２エッジとのタイミング差に対応して、前記遅延固定クロックのハイレベル区間とローレベル区間との比を調整するデューティ補正回路と、前記第１クロックの第１エッジと前記第２クロックの第１エッジとの位相を合わせるクロック同期回路とを備える半導体メモリ装置を提供する。 （もっと読む）

【課題】 半導体装置における通常モードと特殊モードとの混載をコストの増大および特殊モードへの誤移行の危険性を回避して実現する。
【解決手段】 短パルス除去回路（１１）は、外部制御信号（／ＣＥ）について第１所定時間より短いパルス幅の活性パルスおよび非活性パルスを除去して内部制御信号（／ＣＥＩ）として出力する。短パルス検出回路（１２）は、外部制御信号について第１所定時間より短いパルス幅の活性パルスおよび非活性パルスを検出する。内部回路（１３）は、通常モードおよび特殊モードを有し、外部制御信号に代えて内部制御信号に応じて動作する。内部回路は、短パルス検出回路による活性パルスの検出に応答して通常モードから特殊モードに移行し、短パルス検出回路による非活性パルスの検出に応答して特殊モードから通常モードに移行する。 （もっと読む）

【課題】外部ピンまでのＬ成分と、ＩＣを実装した基板上のＬ成分を介して、ＩＣ外部のバイパス・コンデンサによって流れる過渡電流による電圧変動により引き起こされる放射ノイズの低減を目的とする。
【解決手段】同期式のロジック回路において、基準クロックを分周して周波数が同じで位相の異なる動作クロックを生成して、同期式のロジックを複数のブロックに分割して、それぞれのブロックを前記 位相の異なる動作クロックで駆動するシステムであって、各動作クロックは、立ち上がり、立下り、共に重ならない位相とする。 （もっと読む）

【課題】本発明は、システム全体のスループットを低下させることなく、実動作中の回路誤動作（セットアップ違反）を認識することができる半導体装置を提供することを目的とする。
【解決手段】本発明は、第１レジスタＲ１と、遅延手段Ｂ２と、第２レジスタＲ２と、比較器１とを備える。第１レジスタＲ１は、論理回路（Ｌ１）からのデータをクロック信号の所定のタイミングで取り込む。遅延手段Ｂ２は、クロック信号を遅延させる。第２レジスタＲ２は、第１レジスタＲ１と論理等価であり、遅延手段Ｂ２を経たクロック信号の所定のタイミングで論理回路（Ｌ１）からのデータを取り込む。比較器１は、第１レジスタＲ１の出力Ｑ１と第２レジスタＲ２の出力Ｑ２との比較を行い、第１エラー信号を出力する。 （もっと読む）

【課題】パルス幅を意図的に変化させるＮＲＺ等の信号の伝送において、パルス幅のバラツキの低減を図り、さらにジッタの低減も図った電子回路装置を提供する。
【解決手段】２個のエッジ検出回路１１，１２と、２個の可変遅延回路１３，１４と、ＳＲラッチ回路１５とを備え、可変遅延回路１３，１４のそれぞれの入力にエッジ検出回路１１，１２の出力を接続し、ＳＲラッチ回路のＳ入力およびＲ入力それぞれに可変遅延回路１３，１４の出力を接続する。 （もっと読む）

【課題】ｄｖ／ｄｔ過渡信号による誤動作を防止したパワーデバイスの駆動回路を実現する半導体装置において、試験用にオン信号とオフ信号とを同時に発生させることのできるパルス発生回路を実現する。
【解決手段】第１の論理値および上記第１の論理値と排他的関係にある第２の論理値の間でレベル遷移する第１の入力信号が入力され、さらに第２の入力信号または上記第２の入力信号に加えて第３の入力信号も入力され、上記第１の入力信号が上記第１の論理値から上記第２の論理値へとレベル遷移する際に第１のパルス（オン信号）を出力し、上記第１の入力信号が上記第２の論理値から上記第１の論理値へとレベル遷移する際に第２のパルス（オフ信号）を出力し、上記第２または第３の入力信号が入力された場合には、上記第１および第２のパルスを同時に出力する。 （もっと読む）

特定の時間間隔の間に入力パルスをカウントするための装置および方法が提供される。クロックエッジ復元出力信号は、入力ゲート信号および入力パルスを含むクロック信号に応答して生成される。クロックエッジ復元出力信号は、入力ゲート信号がイネーブル状態にある間および入力ゲート信号がイネーブル状態からディスエーブル状態に遷移するときに生じる、クロック信号の入力パルスの、立ち上がりまたは立ち下がりのいずれかのそれぞれに対して、それぞれ完全なクロックパルスを有する。カウンタ回路は、クロックエッジ復元出力信号に含まれるパルスをカウントする。
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【課題】複数のメモリ素子のための信号バッファリングおよびリタイミング回路を提供する。
【解決手段】複数のメモリ素子のための信号バッファリングおよびリタイミング（ＳＢＲ）回路である。ＰＬＬをベースとするクロック発生器によって、受け取ったホスト・クロック信号から１組の位相シフト・クロック信号セットが生成される。複数の位相選択器の各々によって、前記１組の位相シフト・クロック信号セットからサブセットの連続クロック信号が個々に選択される。個々のサブセットの連続クロック信号が、異なる組の１つまたは複数のバーニヤに印加され、個々のバーニヤによって、複数の連続クロック信号の中から１つのクロック信号が個々に選択される。ＳＢＲ回路は、スキューおよび遅延に関連する比較的厳格な信号タイミング要求事項を満足するように設計することができる。 （もっと読む）

【課題】クロック逓倍してクロック信号を発生するクロック発生回路のロックインタイムを短縮する。
【解決手段】ロックイン状態において、２つの数値データＣｉ，Ｃ（ｉ＋１）を積和演算器が出力し、各数値データに従って発振器１１の発振周期を設定して、その出力クロック信号のパルス数をカウントして第１および第２のカウント値を生成する。これらの２つの数値データと２つのカウント値と周期目標データとに従って、発振器の発振周期を設定する第３の数値データを生成して、発振器の発振周期を設定する。 （もっと読む）

【課題】簡単なデューティサイクル制御と、広い周波数レンジと、簡単な周波数調整構成と、低消費電力を備え、集積回路に組み込まれ、且つ、その集積回路を複雑にすることのない多相出力を有する可変周波数多相発振器を提供する装置および方法を提供すること。
【解決手段】多相信号を供給するための可変周波数多相発振器が開示される。この可変周波数多相発振器は、相関器、複数の遅延セル、およびＮＯＲ回路を備える。上記相関器のそれぞれは、電流供給部、キャパシタ、コンパレータ、スイッチ、及び論理ユニットを備える。上記複数の遅延セルは、大きな周波数レンジの範囲内で相が相関性を有する多相信号を発生させる。上記多相信号の周波数とデューティサイクルは調整可能である。 （もっと読む）

【課題】 どの場所にどれだけスキューを付けられるかを検証して、消費電流が流れるタイミングを時間軸上で分散させることで、ＥＭＩのいずのピークを低減することができる同期回路の設計方法を提供すること。
【解決手段】 本発明に係る同期回路の設計方法は、ネットリストを含む所与の条件を入力して、自動配置配線ツールを用いて同期回路の一次配置配線を実施する第１工程と、配置配線された同期回路のクロックツリーに従って、クロックソースから各末端経路までのクロックの到達時間差であるスキューを解析する第２工程と、解析されたスキューがセットアップ／ホールドタイムに対してマージンを有する複数のモジュールＩ，II，III，IVに分割する第３工程と、分割された複数のモジュールＩ，II，III，IVの少なくとも一つにクロックスキュー設定回路１０を追加挿入する第４工程と、クロックスキュー設定回路１０を追加して、二次配置配線を実施する第５工程と、を有する。 （もっと読む）

【課題】クロック動作回路において電磁干渉を減少させる方法を提供する。
【解決手段】この方法では、クロック回路は、少なくとも第１クロック信号及び第２クロック信号を含む。この方法は、第１クロック信号の第１遷移部が、第２クロック信号の対応する第２遷移部と実質的に合っているときを検出する。この方法は更に、第１遷移部が第２遷移部と実質的に合っている場合、第２クロック信号を所定の時間量だけ遅延する。 （もっと読む）

【課題】短い時間幅の高分解能な計測と長い時間幅の低分解能な計測とを、回路規模を大幅に増大させることなく、いずれも実現させることが可能な時間計測回路を提供する。
【解決手段】駆動電圧ＶＤＤＬに応じた遅延時間で信号を遅延させる遅延ユニットＤＵをＭ（Ｍは正整数）段直列接続してなり、起動用パルスＰＡの入力により起動され、各遅延ユニットＤＵにてパルス信号を順次遅延させながら伝送するパルス遅延回路１０と、計測用パルスＰＢが入力されると、パルス遅延回路１０内でのパルス信号の位置を検出（ラッチ）し、その検出結果を、起動用パルスＰＡの入力から計測用パルスＰＢの入力までの時間Ｔｍ内にパルス信号が通過した遅延ユニットＤＵの段数を表す所定ビットのデジタルデータＤＴに変換して出力するラッチ＆エンコーダ１２と、電圧設定データＤＶに従った大きさの駆動電圧ＶＤＤＬを発生させる駆動電圧設定回路１４とを備える。 （もっと読む）

【課題】位相が異なるクロックを非同期の切替信号に基づき切り替えても出力クロックに、切り替え時の短パルスが発生しないクロック切替回路を提供すること。
【解決手段】クロック切替回路１は、外部クロックＣＬＫＴ、ＣＬＫＢが入力されそれぞれＰＬＬ回路２、３と、ＰＬＬ回路３の出力ＰＬＢかＰＬＬ回路２の出力ＰＬＴの反転信号を選択出力するマルチプレクサ１４と、ＣＬＫＢ、ＰＬＢとは非同期のＬｏｃｋ判定信号１２ａに基づきマルチプレクサ１４を切り替え制御するクロック制御回路１３とを有する。クロック制御回路１３は、Ｌｏｃｋ判定信号１２ａが入力されるとＰＬＢの位相を所定値オフセットさせたオフセットクロックＰＬＱＢに同期してマルチプレクサ１４の出力を切り替えさせる。 （もっと読む）

【課題】 ジッタの低減化が図られたクロック供給回路を提供。
【解決手段】 第１の周波数の第１のクロックで動作する第１の回路ブロック１０と、第１のクロックを２逓倍して第２の周波数の第２のクロックを生成する逓倍回路３０と、第２の周波数と同一の第３のクロックで動作する第２の回路ブロック２０と、第２のクロックと第２の回路ブロック２０を経由した第４のクロックの２つのクロックの周波数と位相が一致するようその周波数が制御された第５のクロックを生成するＰＬＬ回路４０と、第５のクロックを遅延させる遅延回路６０からの遅延クロックで動作するモニタ回路２３と、第２のクロックとモニタ回路２３を経由した第６のクロックとの位相の早遅に応じて第２の回路ブロック２０の第１の周波数に同期したジッタを打ち消すようあらかじめジッタが印加された第３のクロックを生成して第２の回路ブロック２０に供給するジッタキャンセル回路５０とを備えた。 （もっと読む）