【課題】回路規模が増大する問題があった。
【解決手段】複数の回路ブロックと、入力するクロック信号を遅延制御信号に基づいて遅延したクロック信号を対応する前記複数の回路ブロックに供給する複数のクロック遅延回路と、前記複数の回路ブロックの遅延試験を行う制御回路と、前記遅延試験の結果に応じて、前記複数の回路ブロックのうち遅延処理が必要な回路ブロックの情報を記憶する救済グループ記憶回路と、前記遅延試験の結果に応じて、前記複数の回路ブロックのうち遅延処理が必要な回路ブロックの遅延値情報を記憶する、所定数の遅延設定回路と、前記救済グループ記憶回路が記憶した回路ブロックの情報に対応したクロック遅延回路に対し、前記遅延設定回路が記憶した遅延値情報に応じた前記遅延制御信号を割り当てる遅延設定割当制御回路と、を有する半導体集積回路のクロック信号調整回路。 （もっと読む）

【課題】消費電力を増大させることなく、ＴＤＣレスが可能な局部発振器を提供することを目的とする。
【解決手段】発振器制御ワードに応じた発振周波数のＮ倍の周波数の発振信号を出力するデジタル制御発振器と、前記発振信号をＮ分周して、２Ｎ相のクロックを出力する分周器と、前記クロックを前記参照信号でラッチして、第１位相情報として出力する第１のフリップと、前記参照信号を遅延させて、遅延参照信号として出力する可変遅延回路と、前記クロックを遅延参照信号でラッチして、第２位相情報として出力する第２のフリップフロップと、前記可変遅延回路の遅延量を制御する遅延制御手段と、前記１および第２の位相情報に基づいて、発振器整数位相を出力するデータ変換手段と、発振器整数位相と前記発振器分数位相とを加算し、加算値を第３位相情報として出力する加算器とを備えている。 （もっと読む）

【課題】デジタル制御発振器の出力と参照信号とが非同期であっても、安定したＰＬＬ動作を確立できる局部発振器を提供することを目的とする。
【解決手段】デジタル制御発振器の発振信号と前記参照信号との位相差を発振器分数位相として出力し、また、前記発振信号の位相が、前記参照信号の位相に対して、前記発振信号の半周期よりも位相が遅れている場合に「−１」、遅れていない場合に「＋１」の補整情報を出力する時間デジタル変換器と、｜前記補整情報−予測位相情報｜＞｜前記補整情報＋前記第１位相情報−前記予測位相情報｜の場合に、前記第１位相情報に前記補整情報を加算したものを第２位相情報として出力し、｜補整情報−発振器予測位相｜＞｜補整情報＋第１位相情報−発振器予測位相｜でない場合に、前記第１位相情報を第２位相情報として出力する補正部と、を備えている。 （もっと読む）

【課題】発振回路の発振周波数の異常を検出することができる発振異常検出回路を提供することである。
【解決手段】クロック信号ＣＬＫを、直列接続された複数の遅延素子２０〜２５を用いて遅延させる遅延部２と、遅延素子２０〜２５の出力信号であるクロック信号ＣＬＫ０〜ＣＬＫ５から、全体遅延時間ｔｄａ内における、クロック信号ＣＬＫの変化を示す発振信号パターンＤ０〜Ｄ５を取得する信号パターン取得部３と、期待信号パターンＥ０〜Ｅ５を予め記憶する期待値記憶部４と、発振信号パターンＤ０〜Ｄ５と期待信号パターンＥ０〜Ｅ５とを比較する比較部５と、比較部５による比較結果が一致しない場合、発振回路１００に発振異常が生じていると判定する異常判定部６とを備えた。 （もっと読む）

【課題】
位相ノイズが少ない多相クロック生成回路を提供する。
【解決手段】
多相クロック生成回路は，基準クロックを生成する基準クロック生成器と，リング状に接続された複数の遅延回路を有し，前記複数の遅延回路がそれぞれ位相がずれた出力クロックを出力する多相クロック発振器と，前記複数の遅延回路のいずれかの出力端子に前記基準クロックを供給する基準クロック注入回路とを有する。多相クロック発振器のクロックの位相ノイズを低減し周波数変動が抑制できる。 （もっと読む）

【課題】クロック異常を検出する精度を向上させる技術を提供する。
【解決手段】被検査クロックを遅延させる第１の遅延回路の出力と第２の遅延回路の出力よりＬｏｗ期間を決める。定められたＬｏｗ期間に信号変化をカウントする。被検査クロックとカウント値により異常検出する。第１の遅延回路の出力と第２の遅延回路の出力よりＨｉｇｈ期間を決める。定められたＨｉｇｈ期間に信号変化をカウントする。被検査クロックとカウント値により異常検出する。Ｌｏｗ期間の異常とＨｉｇｈ期間の異常を統合する。 （もっと読む）

【課題】シリアルインタフェース回路におけるＣＤＲ回路の位相追従機能を、ループバックテストによって検査する。
【解決手段】本発明による半導体装置において、ＰＬＬ回路２は、周波数変調された参照クロック１に基づいて、受信用クロック２１及び送信用クロック２２を生成する。シリアライザ３は、送信用クロック２２に応じたタイミングでパラレルデータ３３をシリアル化して出力する。ＣＤＲ回路８は、受信用クロック２１に基づいて、受信データ２０に対するクロックデータリカバリを実行し、再生データ２４を生成する。デシリアライザ１４は、再生データ２４をパラレル化する。ループバック回線１９は、シリアライザ７から出力されたシリアルデータ１８を、受信データ２０としてＣＤＲ回路８に入力する。 （もっと読む）

【課題】半導体装置の回路面積の増大を抑制し、かつクロックジッタを低減できるようにする。
【解決手段】基準クロック信号を動作クロックとして動作する回路ブロックと、基準クロック信号をｎ分周したクロック信号を動作クロックとして動作する回路ブロックとを有する半導体装置にて、遅延回路により基準クロック信号に所定の遅延を与えて、セレクタが制御信号に応じて基準クロック信号及び遅延が与えられたクロック信号の内から１つのクロック信号を選択して基準クロック信号を動作クロックとして動作する回路ブロックに出力するようにして、電源ノイズにより生じる位相変化を合わせた基準クロック信号の位相変化量を各周期で等しくしてクロックジッタを低減できるようにする。 （もっと読む）

【課題】多相クロックを使用してデジタル信号処理を行なう場合に、クロック信号の各位相関係を正しく保ったまま高速動作が要求される各デジタル信号処理部まで多相クロックを分配できるようにする。
【解決手段】基準タイミング生成部１１０は、高速信号処理部１４０全体のトグル頻度よりもトグル頻度の低い基準タイミング信号Ｊ０を生成して局所タイミング再生部１２０に供給する。局所タイミング再生部１２０は、高速信号処理部１４０全体のトグル頻度よりもトグル頻度の低いクロック信号であって、高速信号処理部１４０におけるデジタル信号処理の基準となる複数のクロック信号でなる多相タイミング信号Ｊ２を生成して高速信号処理部１４０に供給する。高速信号処理部１４０と局所タイミング再生部１２０を１対１で設け、１つの局所タイミング再生部１２０から複数の高速信号処理部１４０へ多相タイミング信号Ｊ２を分配しないようにする。 （もっと読む）

【課題】本発明の一実施例では、２つの信号間の遅延時間差を信号のエッジに応じて正確に測定する遅延時間差測定回路を提供することを目的とする。
【解決手段】上記課題を解決するため、２本の信号線の伝播遅延時間差を測定する遅延時間差測定回路は、該２本の信号線に接続され、選択信号に応じて一方の信号線を伝播する信号を出力する選択回路と、該選択回路に接続され、該選択回路の出力信号を一定時間遅延させて該選択信号として出力する切替回路と、該選択回路の出力側と該２本の信号線の入力側を接続する帰還経路と、該帰還経路に接続され、該帰還経路を伝播する信号の自己発振周期に基づいて該２本の信号線を伝播する信号の遅延時間の差を算出する制御回路とを有する。 （もっと読む）

【課題】遅延回路のキャパシタの容量を増大させることなく、外来ノイズの影響による出力電圧の誤動作を防止する。
【解決手段】キャパシタと第１のノードを介して接続され、前記キャパシタを充電または放電する定電流源と、入力電圧が第１のレベルに変化したときに前記キャパシタを放電または充電し、入力電圧が第２のレベルに変化したときに前記キャパシタを充電または放電する充放電回路と、前記キャパシタの充放電の開始から、前記第１のノードの電圧が所定の検知電圧を超えるまでの時間遅延して、出力電圧のレベルを第１のレベルから第２のレベルに変化させる電圧検知回路とを有する遅延回路において、前記入力電圧が第２のレベルであって、かつ前記出力電圧が第２のレベルに変化したときに、前記第１のノードの電圧を前記検知電圧を超えるレベルに保持する電圧保持回路を備えることで出力電圧の誤動作を防止する。 （もっと読む）

【課題】 相当量の電力を消費し、かつジッタを生成する分周器回路を必要とせずに、高周波周期出力信号を生成する位相ロックループを提供すること。
【解決手段】 位相検出器回路は、第１および第２周期入力信号の位相を比較して、出力信号を生成する。位相検出器は、第１および第２周期入力信号の２つの異なる組み合わせを作り、第３および第４周期信号を生成する回路を備える。この回路は、第３周期信号を、第１相対位相シフトを付与する、第１周期信号および第２周期信号の第１の組み合わせに基づかせる。この回路は、第４周期信号を、第１周期信号および第２周期信号の第２の組み合わせに基づかせて、異なる相対位相シフトを提供する。位相検出器は、また、第３周期信号の電力の大きさを第４周期信号の電力の大きさと比較して、位相比較出力信号を生成する比較回路も備える。 （もっと読む）

【課題】入力クロックの周波数変化に依存して変調プロファイルが変化しないスペクトラム拡散クロックジェネレータを提供する。
【解決手段】スペクトラム拡散クロックジェネレータは、切替信号に応じて入力クロックを遅延し、出力クロックとして出力する遅延ラインと、入力クロックの周期を計測する入力クロック周期計測部と、入力クロック周期計測部の計測結果に応じて、１変調周期当たりの出力クロックのサイクル数、および、あらかじめ設定された変調度に対応する入力クロックの所定サイクル当たりの出力クロックの周期の変調ステップ幅を算出し、算出されたクロックサイクル数および変調ステップ幅に基づいて切替信号を生成する遅延ライン制御部とを備えている。 （もっと読む）

【課題】ループ帯域幅を安定させる位相周波数比較器を簡易な回路で提供する。
【解決手段】基準クロック１０２とフィードバッククロック１０３とを入力とし、周波数シンセサイザへのアップ信号と周波数シンセサイザへのダウン信号とを出力する位相周波数比較器において、第１位相周波数比較回路１０６と、第２位相比較回路１０７と、前記基準クロック１０２と前記フィードバッククロック１０３とを入力とし、前記第１位相周波数比較回路１０６の入力と前記第２位相比較回路１０７の入力とに、所定の相対的な遅延を与える遅延回路部１０８とを備え、周波数比較を前記第１位相周波数比較回路１０６で行い、位相比較を前記第１位相周波数比較回路１０６とラッチを制御した前記第２位相比較回路１０７とで行う位相周波数比較器。 （もっと読む）

【課題】 従来の送信装置では、クロックとデータとの間のスキューが変動した場合にも高精度の通信を実現することが困難であった。
【解決手段】 Ｎ（Ｎは自然数）ビットの第１のパラレルデータ信号を、基準クロックをＮ逓倍した第１変換クロックでパラレル／シリアル変換を行い、Ｎ×Ｋ（Ｋは自然数）ビットの第２のパラレルデータ信号を、基準クロックをＮ×Ｋ逓倍した第２変換クロックでパラレル／シリアル変換を行う。 （もっと読む）

【課題】半導体装置の外部に出力される信号にハザードが含まれないようにする。
【解決手段】半導体装置において、ＩＯセル２３＿１は、タイミング調整回路５０および出力バッファ７０を含む。出力バッファ７０は、タイミング調整回路５０によってタイミング調整されたデータ信号ＤＯｃおよび出力許可信号ＯＥｃを受ける。タイミング調整回路５０は、出力バッファ７０にデータ信号ＤＯｃおよび出力許可信号ＯＥｃが入力された時点で、出力すべき論理レベルにデータ信号ＤＯｃが変化した後に出力許可信号ＯＥｃが非活性状態から活性状態に切替わり、かつ、出力すべき論理レベルをデータ信号ＤＯｃが保持している間に出力許可信号ＯＥｃが活性状態から非活性状態に切替わるように、ＩＯポート論理回路１８から受けたデータ信号ＤＯおよび出力許可信号ＯＥの少なくとも一方のタイミングを調整する。 （もっと読む）

プログラム可能なサイズのクロック駆動回路及びプログラム可能なデューティサイクルの基準クロックを使用して、共振又は非共振モードで複数のクロック周波数の中の任意の１つの周波数で作動する場合に小さなエネルギ消費で目標クロック立ち上がり時間及びクロック振幅を実現する共振クロック分配ネットワークアーキテクチャが開示さる。一般に、このネットワークは、複数のクロック周波数をもつ半導体デバイス、及び高性能で低電力クロックを必要とするマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等に適用可能である。 （もっと読む）

【課題】差動ペアトランジスタを用いない比較器を備えた遅延発生装置およびこの遅延発生装置を備えた半導体試験装置を提供することを目的とする。
【解決手段】入力信号に対して設定された時間だけ遅延を持たせるための静電容量を有する遅延部１１１と比較基準電圧を生成するためのＤＡコンバータ１１０と遅延部から出力される出力電圧と比較基準電圧とを比較する比較器１とを備える遅延発生装置であって、比較器１は、比較基準電圧Ｖｔｈに基づく閾値と出力電圧とを比較して反転するインバータ回路２Ａと、インバータ回路２Ａの正側電位Ｖｄ１を設定する第１の電圧源５と、インバータ回路２Ａの負側電位Ｖｓ１を設定する第２の電圧源６と、を備えている。 （もっと読む）

【課題】短時間に電源電圧を最適値に制御することが可能な半導体集積回路装置を提供することである。
【解決手段】本発明にかかる半導体集積回路装置１００は、ターゲット回路２と、ターゲット回路２に電源電圧を供給する電圧供給回路４と、電圧供給回路４の出力電圧を制御する制御回路３と、ターゲット回路２に供給される電源電圧の電圧値を予測する目標電圧予測回路１とを備える。制御回路は、ターゲット回路２の要求動作周波数が第１の動作周波数から第２の動作周波数に変化した際に、電圧供給回路４の出力電圧を所定の電圧値だけ変化させる。目標電圧予測回路１は、所定の電圧値の変化にともなうターゲット回路２の動作周波数の変化量を検出すると共に、動作周波数の変化量と所定の電圧値との関係に基づいて目標電圧値を算出する。電圧供給回路４は、ターゲット回路２に目標電圧値の電源電圧を供給する。 （もっと読む）

【課題】使用環境状況の影響を受けずに、ノイズを確実に除去する。
【解決手段】ｎ個のＤ型フリップフロップを直列に接続し、各Ｄ型フリップフロップの出力した信号の論理積を出力とするデジタル・フィルタ２０と、ｍ×２個のプリミティブ素子を有するインバータを直列に接続したディレイ・フィルタ３０を並列に接続する。入力信号ＩＮＰＵＴを両フィルタに入力し、ＡＮＤ回路４０が各フィルタの出力する信号ＤＥＬＡＹと信号ＡＮＤの論理積である信号ＦＩＬＴを出力する。発生期間がクロック信号の周期とＤＦＦ回路の段数に対応する期間より短いノイズをデジタル・フィルタ２０が除去し、インバータ回路の遅延時間より周期の短いノイズをディレイ・フィルタ３０が除去する。 （もっと読む）