局部発振器
【課題】デジタル制御発振器の出力と参照信号とが非同期であっても、安定したＰＬＬ動作を確立できる局部発振器を提供することを目的とする。
【解決手段】デジタル制御発振器の発振信号と前記参照信号との位相差を発振器分数位相として出力し、また、前記発振信号の位相が、前記参照信号の位相に対して、前記発振信号の半周期よりも位相が遅れている場合に「−１」、遅れていない場合に「＋１」の補整情報を出力する時間デジタル変換器と、｜前記補整情報−予測位相情報｜＞｜前記補整情報＋前記第１位相情報−前記予測位相情報｜の場合に、前記第１位相情報に前記補整情報を加算したものを第２位相情報として出力し、｜補整情報−発振器予測位相｜＞｜補整情報＋第１位相情報−発振器予測位相｜でない場合に、前記第１位相情報を第２位相情報として出力する補正部と、を備えている。
【解決手段】デジタル制御発振器の発振信号と前記参照信号との位相差を発振器分数位相として出力し、また、前記発振信号の位相が、前記参照信号の位相に対して、前記発振信号の半周期よりも位相が遅れている場合に「−１」、遅れていない場合に「＋１」の補整情報を出力する時間デジタル変換器と、｜前記補整情報−予測位相情報｜＞｜前記補整情報＋前記第１位相情報−前記予測位相情報｜の場合に、前記第１位相情報に前記補整情報を加算したものを第２位相情報として出力し、｜補整情報−発振器予測位相｜＞｜補整情報＋第１位相情報−発振器予測位相｜でない場合に、前記第１位相情報を第２位相情報として出力する補正部と、を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、局部発振器に関するものである。
【背景技術】
【０００２】
近年、無線ＬＡＮ機器等の無線通信装置では、ＰＬＬ（Phase Locked Loop）回路の制御信号をすべてデジタル化したＡＤＰＬＬ（All Digital PLL）回路が用いられている（例えば特許文献１参照）。ＡＤＰＬＬ回路は、アナログ回路をデジタル回路に置換しているため、プロセスの進歩により省スペース化、省電力化が可能となる。
【０００３】
ＡＤＰＬＬ回路は、デジタルループフィルタ、デジタル制御発振器（DCO：Digitally-Controlled Oscillator）、カウンタ、及び時間デジタル変換器（TDC：Time-to-Digital Converter）を備える。カウンタはＤＣＯの出力ＣＫＶをカウントし、ＤＣＯの出力CKVで同期化した参照信号に基づいてカウント値を出力する。ＴＤＣは、参照信号ＲＥＦに同期して、ＤＣＯの出力ＣＫＶの１周期以下の位相差を取り出す。カウント値と位相差ｄとを加算した値と、位相制御信号との比較結果（差分）がデジタルループフィルタに与えられる。ＤＣＯの発振周波数は、デジタルループフィルタの出力に基づいて制御される。
【０００４】
ＤＣＯの出力ＣＫＶと、参照信号ＲＥＦとは非同期である。すなわち、ＡＤＰＬＬ回路では、同じ回路内に、非同期のクロックで動作する２つの回路（カウンタ及びＴＤＣ）の出力が加算されていることになる。そのため、カウンタの読み出し値がずれて、ＰＬＬ動作が不安定になるおそれがあった。
【０００５】
特に問題となるのは、（１）ＤＣＯの出力ＣＫＶから位相情報を得るための回路が機能の異なる２つの回路（カウンタおよびＴＤＣ）から構成されている点と、（２）カウンタの出力がＤＣＯの出力ＣＫＶで同期化された参照信号ＲＥＦである点である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２１９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、デジタル制御発振器の出力と参照信号とが非同期であっても、安定したＰＬＬ動作を確立できる局部発振器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、発振器制御ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器と、前記発振信号をカウントし、前記発振信号で同期化された参照信号に基づいてカウント値を発振器整数位相として出力するカウンタと、前記発振信号と前記参照信号との位相差を発振器分数位相として出力し、また、前記発振信号の位相が、前記参照信号の位相に対して、前記発振信号の半周期よりも位相が遅れている場合に「−１」、遅れていない場合に「＋１」の補整情報を出力する時間デジタル変換器と、前記発振器整数位相と前記発振器分数位相とを加算し、加算値を第１位相情報として出力する加算器と、１クロック前の周波数制御ワードと第２位相情報との加算出力を発振器予測位相として出力する遅延器と、｜前記第１位相情報−発振器予測位相｜＞｜前記第１位相情報＋補整情報−前記発振器予測位相｜の場合に、前記第１位相情報に前記補整情報を加算したものを第２位相情報として出力し、｜前記第１位相情報−発振器予測位相｜＞｜前記第１位相情報＋前記補整情報−発振器予測位相｜でない場合に、前記第１位相情報を第２位相情報として出力する補正部と、参照位相と前記第２位相情報との差分を平滑化して、前記発振器制御ワードを出力するフィルタと、を備えた局部発振器が提供される。
【発明の効果】
【０００９】
本発明によれば、デジタル制御発振器の出力と参照信号とが非同期であっても、安定したＰＬＬ動作を確立することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本実施の形態に係るＡＤＰＬＬ（All Digital Phased Locked Loop）の概略構成を示す図である。
【図２】図２は、カウンタの期待値ズレを説明するためのタイミングチャートである。
【図３】図３は、ＴＤＣの構成例を示す図である。
【図４】図４は、ＴＤＣコアの構成例を示す図である。
【図５】図５は、ＴＤＣコアの各信号のタイミングチャートの一例を示す図である。
【図６】図６は、実施の形態２に係るＴＤＣの構成例を示す図である。
【図７】図７は、実施の形態２のＴＤＣで誤動作の検出精度を上げることが可能となる理由を説明するための図である。
【図８】図８は、実施の形態３に係るＴＤＣの構成例を示す図である。
【図９】図９は、ＴＤＣコアの構成例を示す図である。
【図１０】図１０は、ＴＤＣコアの各信号のタイミングチャートの一例を示す図である。
【図１１】図１１は、変形例に係るＴＤＣの構成例を示す図である。
【発明を実施するための形態】
【００１１】
以下に、この発明につき図面を参照しつつ詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、下記実施の形態における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。
【００１２】
（実施の形態１）
図１は、本実施の形態に係るＡＤＰＬＬ（All Digital Phased Locked Loop）の概略構成例を示す図である。図２は、カウンタの期待値ズレを説明するためのタイミングチャートである。
【００１３】
図２を参照して、従来の問題であるカウンタの期待値ズレを説明する。上述したように、ＤＣＯの発振信号ＣＫＶと、参照信号ＲＥＦとは非同期であるため、カウンタの読出し値が期待値とずれる可能性がある。図２に示すように、カウンタの期待値ズレは、参照信号ＲＥＦとＤＣＯの発振信号ＣＫＶのエッジが近い時に生じやすい。ＴＤＣから出力される位相差Δφは、カウンタから出力される値Ｎと加算されるべきである。しかし、参照信号ＲＥＦの立ち上がりが、発振信号ＣＫＶの立ち上がりに近い場合、例えば、（ａ）に示すように、参照信号ＲＥＦが発振信号ＣＫＶよりわずかに早く立ち上がっている場合は、カウンタ２の出力ＣＮＴＶがずれて、位相差Δφと、値Ｎ＋１が加算されるおそれがある（正しいデータ：Ｎ＋１＋Δφ、エラーデータＮ＋２＋Δφ）。また、（ｂ）に示すように、参照信号ＲＥＦが発振信号ＣＫＶよりわずかに遅く立ち上がっている場合は、カウンタの出力値ＣＮＴＶがずれて、位相差Δφと、値Ｎが加算されないおそれがある（正しいデータ：Ｎ＋２＋Δφ、エラーデータＮ＋１＋Δφ）。
【００１４】
本実施の形態では、ＤＣＯ１の位相情報そのものと予測値とを複合的に比較することで、位相情報の非同期読み出しにおける誤り率を低減させている。
【００１５】
本実施の形態に係るＡＤＰＬＬは、図１に示すように、ＤＣＯ１、カウンタ２と、フリップフロップ３と、ＴＤＣ４と、アキュムレータ（累算器）５、加算器６と、減算器７と、デジタルフィルタ８と、ゲイン補正器９と、補正部１０と、加算器１１と、遅延器１２とを備えている。
【００１６】
ＤＣＯ１は、発振器制御ワードＯＴＷ（Oscillator Tuning Word）により離散的に発振周波数が制御可能な発振器であり、発振器制御ワードＯＴＷに応じた発振信号ＣＫＶ（Oscillator Output Signal）を出力する。ＤＣＯ１は、例えば複数の（ＭＯＳ）バラクタを２値制御することによって実現される。
【００１７】
フリップフロップ３は、ＤＣＯ１の発振信号ＣＫＶ（Oscillator Output Signal）をクロック入力として、参照信号ＲＥＦの値をラッチして出力する。すなわち、フリップフロップ１１０の出力信号は、ＤＣＯ１の発振信号ＣＫＶで同期化された参照信号ＲＥＦとなる。
【００１８】
カウンタ２は、ＤＣＯ１の発振信号ＣＫＶがクロックとして与えられるアキュムレータ２ａを有する。カウンタ２は、フリップフロップ３の出力信号がクロックとして与えられ、このクロックに同期して、アキュムレータ２ａのカウント値を発振器整数位相φＲＦｉとして、加算器６に出力する。つまり、カウンタ２は、ＤＣＯ１の発振信号ＣＫＶに同期して動作する回路となる。
【００１９】
ＴＤＣ４は、ＤＣＯ１の発振信号ＣＫＶと参照信号ＲＥＦとの位相差を、ＤＣＯ１の発振信号ＣＫＶの１周期より細かい精度で、デジタル表現できる時間計測デバイスである。ＴＤＣ４は参照信号ＲＥＦに同期して動作する回路である。すなわち、ＴＤＣ４は、カウンタ２と非同期のクロックで動作する。ＴＤＣ４は、発振信号ＣＫＶと参照信号ＲＥＦとの位相差を発振器分数位相φＲＦｆとして加算器６に出力する。また、発振信号ＣＫＶの位相が、参照信号ＲＥＦの位相に対して、発振信号ＣＫＶの半周期よりも位相が遅れている場合に「−１」、遅れていない場合に「＋１」の補整情報φＲＦ０を補正部６に出力する。
【００２０】
加算器６は、カウンタ２から出力されるφＲＦｉと、ＴＤＣ３から出力されるφＲＦｆとを加算して、発振器位相（第１位相情報）φＲＦ（Oscillator Phase Data）として補正部１０に出力する。加算器１１は、周波数制御ワードＦＣＷ（Frequency Command Word）と誤差補正発振器位相（第２位相情報）φＲＦｃ（Error Compensated Oscillator Phase Data）を加算して出力する。遅延器１２は、１クロック前のＦＣＷとφＲＦｃの加算出力を、発振器予測位相φＲＦｅｓｔ（Estimated Oscillator Phase Data）として補正部１０に出力する。
【００２１】
補正部６は、φＲＦ０、φＲＦ、φＲＦｅｓｔが入力され、｜φＲＦ−φＲＦｅｓｔ｜＞｜φＲＦ＋φＲＦ０−φＲＦｅｓｔ｜の場合に、φＲＦｃ＝φＲＦ＋φＲＦ０を、｜φＲＦ−φＲＦｅｓｔ｜＞｜φＲＦ＋φＲＦ０−φＲＦｅｓｔ｜でない場合に、φＲＦｃ＝φＲＦを減算器７および加算器１１に出力する。
【００２２】
アキュムレータ５は、ＦＣＷを参照信号ＲＥＦで規格化した値を積分し、積分値を参照位相φＲＥＦ（Reference Phase Data）として減算器７に出力する。減算器７は、参照位相φＲＥＦと、補正部１６０から出力される誤差補正発振器位相φＲＦｃとの差分を算出し、位相誤差φｅ（Phase error data）としてデジタルフィルタ８へ出力する。
【００２３】
デジタルフィルタ８はローパスフィルタとして動作し、与えられた位相誤差φｅを平滑化して、規格化された発振器制御ワードＮＴＷ（Normalized Tuning Word）としてゲイン補正器９に出力する。
【００２４】
ゲイン補正器９は、デジタルフィルタ８の出力値に、係数Ｋを乗算して発振器調整ワードＯＴＷ（Oscillator Tuning Word）を出力する。係数Ｋを乗算することで、ＤＣＯ１が持つ制御値に対する周波数利得分が補正される。
【００２５】
ＤＣＯ１の発振周波数がＦＣＷで設定される値より高く（又は低く）なった場合、減算器７で算出された位相誤差φｅに基づき、デジタルフィルタ８及びゲイン補正器９により、発振周波数を下げる（上げる）よう制御する発振器調整ワードＯＴＷが出力される。このようにしてＤＣＯ１の発振周波数が一定となるような制御が行われる。
【００２６】
カウンタ２とＴＤＣ４が非同期で動作することによって位相差に加算されるカウント値ＣＮＴＶがずれても、補正部１０においてそのずれを補正することができるので、誤動作を防止し、ＰＬＬ動作の安定性を向上できる。また、発振器位相情報（積分値）に対して補整を掛けることで、誤差補整の誤りに対する影響を最小限に抑えることが可能となる。
【００２７】
図３は、ＴＤＣ４の具体的な構成例を示す図である。ＴＤＣ４は、図３に示すように、ＴＤＣコア２１と、入力を２倍出力する乗算器２２と、ＬＰＦ２３と、除算器２５と、判定部２４とを備えている。ＴＤＣコア２１は、参照信号ＲＥＦを使用して、ＤＣＯ１から入力される発振信号ＣＫＶの立ち上がりエッジおよび立ち下がりエッジで検出してカウントし、発振信号ＣＫＶの１周期単位で、Ｒ値（Rise Edge）を判定部２４および除算器２５に出力し、また、Ｄ値（｜Rise Edge−Fall Edge｜）を判定部２４および乗算器２２に出力する。
【００２８】
乗算器２２は、Ｄ値の周波数を２倍にして、Ｄ＊２をＬＰＦ２３に出力する。ＬＰＦ２３は、Ｄ＊２の高周波成分をカットして除算器２５に出力する。除算器２５は、Ｒ／ＡＶＥ（Ｄ＊２）を演算して、ＣＫＶ間隔で規格化されたφＲＦｆを加算器６に出力する。判定部２４は、Ｒ＞Ｄの場合にφＲＦ０＝−１を、Ｒ＞Ｄでない場合に、φＲＦ０＝１を、補正部１０に出力する。
【００２９】
図４は、ＴＤＣコア２１の構成例を示す図である。ＴＤＣコア２１は、直列に接続された複数の遅延回路３１−１〜３１−ｎと、複数の可変遅延回路３１−１〜３１−ｎと１対１で設けられる複数のフリップフロップ３２−１〜３２−ｎと、疑似サーモメータコードエッジ検出部３３と、出力部３２とを備えている。
【００３０】
ＤＣＯ１の発振信号ＣＫＶは、遅延回路３１−１〜３１−ｎの初段遅延回路３１−１に入力される。遅延回路３１−１〜３１−ｎは、ＤＣＯ１の発振信号ＣＫＶを順次遅延させて出力する。遅延回路３１−１〜３１−ｎの遅延時間はそれぞれΔＴである。
【００３１】
フリップフロップ３２−１〜３２−ｎは、それぞれのクロック入力端子に共通に入力される参照信号ＲＥＦに応答して遅延回路３２−１〜３２−ｎの各遅延段の出力を取り込み、Ｑ［１］〜Ｑ［Ｎ」を疑似サーモメータコードエッジ検出回路３３に出力する。
【００３２】
疑似サーモメータコードエッジ検出回路３３は、フリップフロップ３２−１〜３２−ｎの各出力信号Ｑ［１］〜Ｑ［Ｎ」の立ち上がりエッジおよび立ち下がりエッジを検出して、カウントして、カウント値を出力部３４に出力する。出力部３４は、Ｒ値（Rise Edgeのカウント値）を判定部２４および除算器２５に出力し、また、Ｄ値（｜Rise Edgeのカウント値−Fall Edgeのカウント値｜）を判定部２４および乗算器２２に出力する。
【００３３】
図５は、ＴＤＣコア２１の各信号のタイミングチャートの一例を示す図である。同図に示す例では、Ｒ＝２，Ｆ＝６，Ｄ＝｜２−６｜＝４となっている。
【００３４】
以上説明したように、実施の形態１によれば、発振器制御ワードＯＴＷに応じた発振周波数の発振信号ＣＫＶを出力するＤＣＯ１と、発振信号ＣＫＶをカウントし、発振信号ＣＫＶで同期化された参照信号ＲＥＦに基づいてカウント値を発振器整数位相φＲＦｉとして出力するカウンタ２と、発振信号ＣＫＶと参照信号ＲＥＦとの位相差である発振器分数位相φＲＦｆを出力し、また、発振信号ＣＫＶの位相が、参照信号ＲＥＦの位相に対して、発振信号ＣＫＶの半周期よりも位相が遅れている場合に「−１」、遅れていない場合に「＋１」の補整情報φＲＦ0を出力するＴＤＣ４と、発振器整数位相φＲＦｉと発振器分数位相φＲＦｆとを加算し、加算値を発振器位相（第１位相情報）φＲＦとして出力する加算器６と、１クロック前のＦＣＷと誤差補正発振器位相（第２位相情報）φＲＦｃの加算出力を発振器予測位相φＲＦｅｓｔとして出力する遅延器１２と、｜φＲＦ−φＲＦｅｓｔ｜＞｜φＲＦ＋φＲＦ０−φＲＦｅｓｔ｜の場合に、φＲＦｃ＝φＲＦ＋φＲＦ０を、｜φＲＦ−φＲＦｅｓｔ｜＞｜φＲＦ＋φＲＦ０φ−φＲＦｅｓｔ｜でない場合に、φＲＦｃ＝φＲＦを減算器７および加算器１１に出力する補正部１０と、φＲＥＦとφＲＦｃの差分を平滑化してＮＴＷを出力するフィルタ８とを備えているので、ＤＣＯの出力と参照信号ＲＥＦとが非同期であっても、すなわち、カウンタの読み出し値がずれてもＰＬＬ動作を安定化させることが可能となる。
【００３５】
（実施の形態２）
図６は、実施の形態２に係るＴＤＣの構成例を示す図である。実施の形態２のＴＤＣ４では、ＴＤＣ４のφＲＦｆに対して外部より誤差情報（オフセット）を加えて、ＴＤＣ４とカウンタ２の参照信号ＲＥＦに対する回路間の動作タイミングのズレを補整することで、より高精度に誤差を補正する構成である。
【００３６】
図６において、図３と同等機能を有する部位には同一の符号を付し、異なる点についてのみ説明する。実施の形態２に係るＴＤＣ４は、実施の形態１（図３参照）において、ピーク検出器４２、第２判定部４３をさらに備えた構成となっている。
【００３７】
同じＣＫＶで動作するカウンタ２とＴＤＣ４であるが、別系統の回路であるため、回路間で遅延が発生することがある。同図に示す例では、ＣＫＶに遅延がある場合を示している。実施の形態２に係るＴＤＣ４は、ＣＫＶの立ち上がりエッジの情報に、外部から誤差情報（オフセット）Ｒ０を加えることが可能な構成となっている。これにより、ＴＤＣ４の実効的な位相検出位置を変更することが可能となり、異なる位置にある２つの回路、つまりカウンタ２を制御している参照信号ＲＥＦの位相とＴＤＣ４を制御している参照信号ＲＥＦの位相を近づけることができる。これにより実施の形態１よりも誤動作の検出精度を上げることが可能となる。
【００３８】
オフセットを乗せる方式では、オフセット分以下の数字を表現するために、１周期を超えたデータを受け取ったというピーク検出部４２が必要となる。
【００３９】
図６において、ピーク検出部４２は、１周期を超えたデータを受け取ったことを判定するためのものであり、ＴＤＣコア２１から入力されるＲ値のピークを検出して、ピーク値Ｒmaxを第２判定部４３に出力する。第２判定部４３は、Ｒ値、Ｒmax、Ｒ０（Rise Edge Offset：誤差情報）が入力される。第２判定部４３は、（Ｒ＋Ｒ０≧Ｒmax）の場合に、Ｒｎ＝Ｒ＋Ｒ０−Ｒmaxを、（Ｒ＋Ｒ０＜０）の場合に、Ｒn＝Ｒ＋Ｒ０＋Ｒmax、それ以外の場合にＲn＝Ｒを、判定部２４および除算器２５に出力する。
【００４０】
図７は、実施の形態２のＴＤＣで誤動作の検出精度を上げることが可能となる理由を説明するための図であり、（ａ）は、ＣＫＶに遅延がない場合、（ｂ）は、ＣＫＶに遅延があるが正しく検出できる場合、（ｃ）はＣＫＶに遅延があり、実施の形態１では、エラーとなり、実施の形態２ではエラーとならない場合を示している。ここでは、誤差情報Ｒ0＝１、Ｒmax＝８としている。
【００４１】
（ａ）に示す例では、ＣＫＶに遅延がなく、Ｒ＝２，Ｆ＝６，Ｄ＝｜２−６｜＝４となっている。（ｂ）に示す例では、ＣＫＶに遅延があるが、Ｒn＝Ｒ＋Ｒ０＝２，Ｄ＝｜１−５｜＝４となり、正しく検出できる。（ｃ）に示す例では、Ｒn＝Ｒ＋Ｒ０＝で本来ならエラーとなるが、判定部４３は、（Ｒ＋Ｒ０≧Ｒｍａｘ）の場合には、Ｒｎ＝Ｒ＋Ｒ０−Ｒmax＝０を出力するので、誤検出を防止できる。
【００４２】
実施の形態２によれば、ＴＤＣ４のφＲＦｆに対して外部より誤差情報（オフセット）を加えているので、ＴＤＣ４とカウンタ２の参照信号ＲＥＦに対する回路間の動作タイミングのズレを補整することで、より高精度に誤差を補正することが可能となる。
【００４３】
（実施の形態３）
図８は、実施の形態３に係るＴＤＣの構成例を示す図である。実施の形態３のＴＤＣ４では、ＴＤＣでＣＫＶの遅延量を制御することで、ＣＫＶの周期に対して、あるＮという間隔でＲ値を出力する。これにより、周期データを算出して判定する必要がなくなる。
【００４４】
図６において、図３と同等機能を有する部位には同一の符号を付し、異なる点についてのみ説明する。実施の形態２に係るＴＤＣ４は、ＴＤＣコア５１と、判定部５２と、除算器５３とを備えている。ＴＤＣコア５１は、ＤＣＯ１から入力される発振信号ＣＫＶを、参照信号ＲＥＦの立ち上がりエッジで検出してカウントし、ＣＫＶの周期に対して、あるＮという間隔でＲ値を出力する。判定部５２は、Ｒ＞Ｎ／２の場合にφＲＦ０＝−１を、Ｒ＞Ｎ／２でない場合に、φＲＦ０＝１を、補正部１０に出力する。除算器２５は、Ｒ／Ｎを演算して、φＲＦｆを加算器６に出力する。
【００４５】
図９は、ＴＤＣコア５１の構成例を示す図である。図１０は、ＴＤＣコア５１の各信号のタイミングチャートの一例を示す図である。ＴＤＣコア５１は、直列に接続された複数の可変遅延回路６１−１〜６１−ｎと、複数の可変遅延回路６１−１〜６１−ｎと１対１で設けられる複数のフリップフロップ６２−１〜６２−ｎと、疑似サーモメータコードエッジ検出部６３と、出力部６４とを備えている。
【００４６】
ＤＣＯ１の発振信号ＣＫＶは、可変遅延回路６１−１〜６１−ｎの初段遅延回路６１−１に入力される。可変遅延回路６１−１〜６１−ｎは、ＤＣＯ１の発振信号ＣＫＶを順次遅延させて出力する。可変遅延回路６１−１〜６１−ｎの遅延時間ΔＴは、疑似サーモメータコードエッジ検出部６３により設定される。ＣＫＶの周波数ＦＣＫＶ＝１／（Ｎ×ΔＴ）となるように、遅延量ΔＴが設定される。
【００４７】
フリップフロップ６２−１〜６２−ｎは、それぞれのクロック入力端子に共通に入力される参照信号ＲＥＦに応答して可変遅延回路６１−１〜６１−ｎの各遅延段の出力を取り込み、Ｑ［１］〜Ｑ［Ｎ」を疑似サーモメータコードエッジ検出部６３に出力する。
【００４８】
疑似サーモメータコードエッジ検出回路６３は、フリップフロップ６２−１〜６２−ｎの各出力信号Ｑ［１］〜Ｑ［Ｎ」の立ち上がりエッジを検出して、カウントし、カウント値を出力部６４に出力する。出力部６４は、Ｒ値（Rise Edgeのカウント値）を判定部５２および除算器５３に出力する。
【００４９】
図１０は、ＴＤＣコア５１の各信号のタイミングチャートの一例を示す図である。同図に示す例では、ＣＫＶの周期に対して、あるＮという間隔でＲ値が出力され、Ｒ＝３となっている。
【００５０】
上記実施の形態では、位相状態がπより大きいか小さいかで判定しているが、位相変化点付近の任意の値±π／ａ（ａは１以上の任意の数）で判定することにしてもよい。図１１は、図８の変形例に係るＴＤＣ４の構成例を示す図である。図１１において、図８と同等機能を有する部位には同一の符号を付し、異なる点についてのみ説明する。図１１において、判定部７１は、Ｒ＞Ｎ−αの場合にφＲＦ０＝−１を、Ｒ＞Ｎ−αでない場合において、Ｒ＜αの場合は、φＲＦ０＝１を補正部１０に出力する。
【符号の説明】
【００５１】
１ デジタル制御発振器（ＤＣＯ）、２ カウンタ、３ フリップフロップ（リタイミング回路）、４ 時間デジタル変換器（ＴＤＣ）、５ アキュムレータ、６，７ 加算器（デジタル位相比較器）、８ デジタルフィルタ（ループフィルタ）、９ ゲイン補正器、２１ ＴＤＣコア、２２ ２分周器、２３ ＬＰＦ、２４ 判定部 ２５ 除算器 ３１−１〜３１−ｎ 遅延回路、３２−１〜３２−ｎ フリップフロップ、３２ 疑似サーモメータコードエッジ検出部、３３ 出力部
【技術分野】
【０００１】
本発明は、局部発振器に関するものである。
【背景技術】
【０００２】
近年、無線ＬＡＮ機器等の無線通信装置では、ＰＬＬ（Phase Locked Loop）回路の制御信号をすべてデジタル化したＡＤＰＬＬ（All Digital PLL）回路が用いられている（例えば特許文献１参照）。ＡＤＰＬＬ回路は、アナログ回路をデジタル回路に置換しているため、プロセスの進歩により省スペース化、省電力化が可能となる。
【０００３】
ＡＤＰＬＬ回路は、デジタルループフィルタ、デジタル制御発振器（DCO：Digitally-Controlled Oscillator）、カウンタ、及び時間デジタル変換器（TDC：Time-to-Digital Converter）を備える。カウンタはＤＣＯの出力ＣＫＶをカウントし、ＤＣＯの出力CKVで同期化した参照信号に基づいてカウント値を出力する。ＴＤＣは、参照信号ＲＥＦに同期して、ＤＣＯの出力ＣＫＶの１周期以下の位相差を取り出す。カウント値と位相差ｄとを加算した値と、位相制御信号との比較結果（差分）がデジタルループフィルタに与えられる。ＤＣＯの発振周波数は、デジタルループフィルタの出力に基づいて制御される。
【０００４】
ＤＣＯの出力ＣＫＶと、参照信号ＲＥＦとは非同期である。すなわち、ＡＤＰＬＬ回路では、同じ回路内に、非同期のクロックで動作する２つの回路（カウンタ及びＴＤＣ）の出力が加算されていることになる。そのため、カウンタの読み出し値がずれて、ＰＬＬ動作が不安定になるおそれがあった。
【０００５】
特に問題となるのは、（１）ＤＣＯの出力ＣＫＶから位相情報を得るための回路が機能の異なる２つの回路（カウンタおよびＴＤＣ）から構成されている点と、（２）カウンタの出力がＤＣＯの出力ＣＫＶで同期化された参照信号ＲＥＦである点である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２１９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、デジタル制御発振器の出力と参照信号とが非同期であっても、安定したＰＬＬ動作を確立できる局部発振器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、発振器制御ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器と、前記発振信号をカウントし、前記発振信号で同期化された参照信号に基づいてカウント値を発振器整数位相として出力するカウンタと、前記発振信号と前記参照信号との位相差を発振器分数位相として出力し、また、前記発振信号の位相が、前記参照信号の位相に対して、前記発振信号の半周期よりも位相が遅れている場合に「−１」、遅れていない場合に「＋１」の補整情報を出力する時間デジタル変換器と、前記発振器整数位相と前記発振器分数位相とを加算し、加算値を第１位相情報として出力する加算器と、１クロック前の周波数制御ワードと第２位相情報との加算出力を発振器予測位相として出力する遅延器と、｜前記第１位相情報−発振器予測位相｜＞｜前記第１位相情報＋補整情報−前記発振器予測位相｜の場合に、前記第１位相情報に前記補整情報を加算したものを第２位相情報として出力し、｜前記第１位相情報−発振器予測位相｜＞｜前記第１位相情報＋前記補整情報−発振器予測位相｜でない場合に、前記第１位相情報を第２位相情報として出力する補正部と、参照位相と前記第２位相情報との差分を平滑化して、前記発振器制御ワードを出力するフィルタと、を備えた局部発振器が提供される。
【発明の効果】
【０００９】
本発明によれば、デジタル制御発振器の出力と参照信号とが非同期であっても、安定したＰＬＬ動作を確立することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本実施の形態に係るＡＤＰＬＬ（All Digital Phased Locked Loop）の概略構成を示す図である。
【図２】図２は、カウンタの期待値ズレを説明するためのタイミングチャートである。
【図３】図３は、ＴＤＣの構成例を示す図である。
【図４】図４は、ＴＤＣコアの構成例を示す図である。
【図５】図５は、ＴＤＣコアの各信号のタイミングチャートの一例を示す図である。
【図６】図６は、実施の形態２に係るＴＤＣの構成例を示す図である。
【図７】図７は、実施の形態２のＴＤＣで誤動作の検出精度を上げることが可能となる理由を説明するための図である。
【図８】図８は、実施の形態３に係るＴＤＣの構成例を示す図である。
【図９】図９は、ＴＤＣコアの構成例を示す図である。
【図１０】図１０は、ＴＤＣコアの各信号のタイミングチャートの一例を示す図である。
【図１１】図１１は、変形例に係るＴＤＣの構成例を示す図である。
【発明を実施するための形態】
【００１１】
以下に、この発明につき図面を参照しつつ詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、下記実施の形態における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。
【００１２】
（実施の形態１）
図１は、本実施の形態に係るＡＤＰＬＬ（All Digital Phased Locked Loop）の概略構成例を示す図である。図２は、カウンタの期待値ズレを説明するためのタイミングチャートである。
【００１３】
図２を参照して、従来の問題であるカウンタの期待値ズレを説明する。上述したように、ＤＣＯの発振信号ＣＫＶと、参照信号ＲＥＦとは非同期であるため、カウンタの読出し値が期待値とずれる可能性がある。図２に示すように、カウンタの期待値ズレは、参照信号ＲＥＦとＤＣＯの発振信号ＣＫＶのエッジが近い時に生じやすい。ＴＤＣから出力される位相差Δφは、カウンタから出力される値Ｎと加算されるべきである。しかし、参照信号ＲＥＦの立ち上がりが、発振信号ＣＫＶの立ち上がりに近い場合、例えば、（ａ）に示すように、参照信号ＲＥＦが発振信号ＣＫＶよりわずかに早く立ち上がっている場合は、カウンタ２の出力ＣＮＴＶがずれて、位相差Δφと、値Ｎ＋１が加算されるおそれがある（正しいデータ：Ｎ＋１＋Δφ、エラーデータＮ＋２＋Δφ）。また、（ｂ）に示すように、参照信号ＲＥＦが発振信号ＣＫＶよりわずかに遅く立ち上がっている場合は、カウンタの出力値ＣＮＴＶがずれて、位相差Δφと、値Ｎが加算されないおそれがある（正しいデータ：Ｎ＋２＋Δφ、エラーデータＮ＋１＋Δφ）。
【００１４】
本実施の形態では、ＤＣＯ１の位相情報そのものと予測値とを複合的に比較することで、位相情報の非同期読み出しにおける誤り率を低減させている。
【００１５】
本実施の形態に係るＡＤＰＬＬは、図１に示すように、ＤＣＯ１、カウンタ２と、フリップフロップ３と、ＴＤＣ４と、アキュムレータ（累算器）５、加算器６と、減算器７と、デジタルフィルタ８と、ゲイン補正器９と、補正部１０と、加算器１１と、遅延器１２とを備えている。
【００１６】
ＤＣＯ１は、発振器制御ワードＯＴＷ（Oscillator Tuning Word）により離散的に発振周波数が制御可能な発振器であり、発振器制御ワードＯＴＷに応じた発振信号ＣＫＶ（Oscillator Output Signal）を出力する。ＤＣＯ１は、例えば複数の（ＭＯＳ）バラクタを２値制御することによって実現される。
【００１７】
フリップフロップ３は、ＤＣＯ１の発振信号ＣＫＶ（Oscillator Output Signal）をクロック入力として、参照信号ＲＥＦの値をラッチして出力する。すなわち、フリップフロップ１１０の出力信号は、ＤＣＯ１の発振信号ＣＫＶで同期化された参照信号ＲＥＦとなる。
【００１８】
カウンタ２は、ＤＣＯ１の発振信号ＣＫＶがクロックとして与えられるアキュムレータ２ａを有する。カウンタ２は、フリップフロップ３の出力信号がクロックとして与えられ、このクロックに同期して、アキュムレータ２ａのカウント値を発振器整数位相φＲＦｉとして、加算器６に出力する。つまり、カウンタ２は、ＤＣＯ１の発振信号ＣＫＶに同期して動作する回路となる。
【００１９】
ＴＤＣ４は、ＤＣＯ１の発振信号ＣＫＶと参照信号ＲＥＦとの位相差を、ＤＣＯ１の発振信号ＣＫＶの１周期より細かい精度で、デジタル表現できる時間計測デバイスである。ＴＤＣ４は参照信号ＲＥＦに同期して動作する回路である。すなわち、ＴＤＣ４は、カウンタ２と非同期のクロックで動作する。ＴＤＣ４は、発振信号ＣＫＶと参照信号ＲＥＦとの位相差を発振器分数位相φＲＦｆとして加算器６に出力する。また、発振信号ＣＫＶの位相が、参照信号ＲＥＦの位相に対して、発振信号ＣＫＶの半周期よりも位相が遅れている場合に「−１」、遅れていない場合に「＋１」の補整情報φＲＦ０を補正部６に出力する。
【００２０】
加算器６は、カウンタ２から出力されるφＲＦｉと、ＴＤＣ３から出力されるφＲＦｆとを加算して、発振器位相（第１位相情報）φＲＦ（Oscillator Phase Data）として補正部１０に出力する。加算器１１は、周波数制御ワードＦＣＷ（Frequency Command Word）と誤差補正発振器位相（第２位相情報）φＲＦｃ（Error Compensated Oscillator Phase Data）を加算して出力する。遅延器１２は、１クロック前のＦＣＷとφＲＦｃの加算出力を、発振器予測位相φＲＦｅｓｔ（Estimated Oscillator Phase Data）として補正部１０に出力する。
【００２１】
補正部６は、φＲＦ０、φＲＦ、φＲＦｅｓｔが入力され、｜φＲＦ−φＲＦｅｓｔ｜＞｜φＲＦ＋φＲＦ０−φＲＦｅｓｔ｜の場合に、φＲＦｃ＝φＲＦ＋φＲＦ０を、｜φＲＦ−φＲＦｅｓｔ｜＞｜φＲＦ＋φＲＦ０−φＲＦｅｓｔ｜でない場合に、φＲＦｃ＝φＲＦを減算器７および加算器１１に出力する。
【００２２】
アキュムレータ５は、ＦＣＷを参照信号ＲＥＦで規格化した値を積分し、積分値を参照位相φＲＥＦ（Reference Phase Data）として減算器７に出力する。減算器７は、参照位相φＲＥＦと、補正部１６０から出力される誤差補正発振器位相φＲＦｃとの差分を算出し、位相誤差φｅ（Phase error data）としてデジタルフィルタ８へ出力する。
【００２３】
デジタルフィルタ８はローパスフィルタとして動作し、与えられた位相誤差φｅを平滑化して、規格化された発振器制御ワードＮＴＷ（Normalized Tuning Word）としてゲイン補正器９に出力する。
【００２４】
ゲイン補正器９は、デジタルフィルタ８の出力値に、係数Ｋを乗算して発振器調整ワードＯＴＷ（Oscillator Tuning Word）を出力する。係数Ｋを乗算することで、ＤＣＯ１が持つ制御値に対する周波数利得分が補正される。
【００２５】
ＤＣＯ１の発振周波数がＦＣＷで設定される値より高く（又は低く）なった場合、減算器７で算出された位相誤差φｅに基づき、デジタルフィルタ８及びゲイン補正器９により、発振周波数を下げる（上げる）よう制御する発振器調整ワードＯＴＷが出力される。このようにしてＤＣＯ１の発振周波数が一定となるような制御が行われる。
【００２６】
カウンタ２とＴＤＣ４が非同期で動作することによって位相差に加算されるカウント値ＣＮＴＶがずれても、補正部１０においてそのずれを補正することができるので、誤動作を防止し、ＰＬＬ動作の安定性を向上できる。また、発振器位相情報（積分値）に対して補整を掛けることで、誤差補整の誤りに対する影響を最小限に抑えることが可能となる。
【００２７】
図３は、ＴＤＣ４の具体的な構成例を示す図である。ＴＤＣ４は、図３に示すように、ＴＤＣコア２１と、入力を２倍出力する乗算器２２と、ＬＰＦ２３と、除算器２５と、判定部２４とを備えている。ＴＤＣコア２１は、参照信号ＲＥＦを使用して、ＤＣＯ１から入力される発振信号ＣＫＶの立ち上がりエッジおよび立ち下がりエッジで検出してカウントし、発振信号ＣＫＶの１周期単位で、Ｒ値（Rise Edge）を判定部２４および除算器２５に出力し、また、Ｄ値（｜Rise Edge−Fall Edge｜）を判定部２４および乗算器２２に出力する。
【００２８】
乗算器２２は、Ｄ値の周波数を２倍にして、Ｄ＊２をＬＰＦ２３に出力する。ＬＰＦ２３は、Ｄ＊２の高周波成分をカットして除算器２５に出力する。除算器２５は、Ｒ／ＡＶＥ（Ｄ＊２）を演算して、ＣＫＶ間隔で規格化されたφＲＦｆを加算器６に出力する。判定部２４は、Ｒ＞Ｄの場合にφＲＦ０＝−１を、Ｒ＞Ｄでない場合に、φＲＦ０＝１を、補正部１０に出力する。
【００２９】
図４は、ＴＤＣコア２１の構成例を示す図である。ＴＤＣコア２１は、直列に接続された複数の遅延回路３１−１〜３１−ｎと、複数の可変遅延回路３１−１〜３１−ｎと１対１で設けられる複数のフリップフロップ３２−１〜３２−ｎと、疑似サーモメータコードエッジ検出部３３と、出力部３２とを備えている。
【００３０】
ＤＣＯ１の発振信号ＣＫＶは、遅延回路３１−１〜３１−ｎの初段遅延回路３１−１に入力される。遅延回路３１−１〜３１−ｎは、ＤＣＯ１の発振信号ＣＫＶを順次遅延させて出力する。遅延回路３１−１〜３１−ｎの遅延時間はそれぞれΔＴである。
【００３１】
フリップフロップ３２−１〜３２−ｎは、それぞれのクロック入力端子に共通に入力される参照信号ＲＥＦに応答して遅延回路３２−１〜３２−ｎの各遅延段の出力を取り込み、Ｑ［１］〜Ｑ［Ｎ」を疑似サーモメータコードエッジ検出回路３３に出力する。
【００３２】
疑似サーモメータコードエッジ検出回路３３は、フリップフロップ３２−１〜３２−ｎの各出力信号Ｑ［１］〜Ｑ［Ｎ」の立ち上がりエッジおよび立ち下がりエッジを検出して、カウントして、カウント値を出力部３４に出力する。出力部３４は、Ｒ値（Rise Edgeのカウント値）を判定部２４および除算器２５に出力し、また、Ｄ値（｜Rise Edgeのカウント値−Fall Edgeのカウント値｜）を判定部２４および乗算器２２に出力する。
【００３３】
図５は、ＴＤＣコア２１の各信号のタイミングチャートの一例を示す図である。同図に示す例では、Ｒ＝２，Ｆ＝６，Ｄ＝｜２−６｜＝４となっている。
【００３４】
以上説明したように、実施の形態１によれば、発振器制御ワードＯＴＷに応じた発振周波数の発振信号ＣＫＶを出力するＤＣＯ１と、発振信号ＣＫＶをカウントし、発振信号ＣＫＶで同期化された参照信号ＲＥＦに基づいてカウント値を発振器整数位相φＲＦｉとして出力するカウンタ２と、発振信号ＣＫＶと参照信号ＲＥＦとの位相差である発振器分数位相φＲＦｆを出力し、また、発振信号ＣＫＶの位相が、参照信号ＲＥＦの位相に対して、発振信号ＣＫＶの半周期よりも位相が遅れている場合に「−１」、遅れていない場合に「＋１」の補整情報φＲＦ0を出力するＴＤＣ４と、発振器整数位相φＲＦｉと発振器分数位相φＲＦｆとを加算し、加算値を発振器位相（第１位相情報）φＲＦとして出力する加算器６と、１クロック前のＦＣＷと誤差補正発振器位相（第２位相情報）φＲＦｃの加算出力を発振器予測位相φＲＦｅｓｔとして出力する遅延器１２と、｜φＲＦ−φＲＦｅｓｔ｜＞｜φＲＦ＋φＲＦ０−φＲＦｅｓｔ｜の場合に、φＲＦｃ＝φＲＦ＋φＲＦ０を、｜φＲＦ−φＲＦｅｓｔ｜＞｜φＲＦ＋φＲＦ０φ−φＲＦｅｓｔ｜でない場合に、φＲＦｃ＝φＲＦを減算器７および加算器１１に出力する補正部１０と、φＲＥＦとφＲＦｃの差分を平滑化してＮＴＷを出力するフィルタ８とを備えているので、ＤＣＯの出力と参照信号ＲＥＦとが非同期であっても、すなわち、カウンタの読み出し値がずれてもＰＬＬ動作を安定化させることが可能となる。
【００３５】
（実施の形態２）
図６は、実施の形態２に係るＴＤＣの構成例を示す図である。実施の形態２のＴＤＣ４では、ＴＤＣ４のφＲＦｆに対して外部より誤差情報（オフセット）を加えて、ＴＤＣ４とカウンタ２の参照信号ＲＥＦに対する回路間の動作タイミングのズレを補整することで、より高精度に誤差を補正する構成である。
【００３６】
図６において、図３と同等機能を有する部位には同一の符号を付し、異なる点についてのみ説明する。実施の形態２に係るＴＤＣ４は、実施の形態１（図３参照）において、ピーク検出器４２、第２判定部４３をさらに備えた構成となっている。
【００３７】
同じＣＫＶで動作するカウンタ２とＴＤＣ４であるが、別系統の回路であるため、回路間で遅延が発生することがある。同図に示す例では、ＣＫＶに遅延がある場合を示している。実施の形態２に係るＴＤＣ４は、ＣＫＶの立ち上がりエッジの情報に、外部から誤差情報（オフセット）Ｒ０を加えることが可能な構成となっている。これにより、ＴＤＣ４の実効的な位相検出位置を変更することが可能となり、異なる位置にある２つの回路、つまりカウンタ２を制御している参照信号ＲＥＦの位相とＴＤＣ４を制御している参照信号ＲＥＦの位相を近づけることができる。これにより実施の形態１よりも誤動作の検出精度を上げることが可能となる。
【００３８】
オフセットを乗せる方式では、オフセット分以下の数字を表現するために、１周期を超えたデータを受け取ったというピーク検出部４２が必要となる。
【００３９】
図６において、ピーク検出部４２は、１周期を超えたデータを受け取ったことを判定するためのものであり、ＴＤＣコア２１から入力されるＲ値のピークを検出して、ピーク値Ｒmaxを第２判定部４３に出力する。第２判定部４３は、Ｒ値、Ｒmax、Ｒ０（Rise Edge Offset：誤差情報）が入力される。第２判定部４３は、（Ｒ＋Ｒ０≧Ｒmax）の場合に、Ｒｎ＝Ｒ＋Ｒ０−Ｒmaxを、（Ｒ＋Ｒ０＜０）の場合に、Ｒn＝Ｒ＋Ｒ０＋Ｒmax、それ以外の場合にＲn＝Ｒを、判定部２４および除算器２５に出力する。
【００４０】
図７は、実施の形態２のＴＤＣで誤動作の検出精度を上げることが可能となる理由を説明するための図であり、（ａ）は、ＣＫＶに遅延がない場合、（ｂ）は、ＣＫＶに遅延があるが正しく検出できる場合、（ｃ）はＣＫＶに遅延があり、実施の形態１では、エラーとなり、実施の形態２ではエラーとならない場合を示している。ここでは、誤差情報Ｒ0＝１、Ｒmax＝８としている。
【００４１】
（ａ）に示す例では、ＣＫＶに遅延がなく、Ｒ＝２，Ｆ＝６，Ｄ＝｜２−６｜＝４となっている。（ｂ）に示す例では、ＣＫＶに遅延があるが、Ｒn＝Ｒ＋Ｒ０＝２，Ｄ＝｜１−５｜＝４となり、正しく検出できる。（ｃ）に示す例では、Ｒn＝Ｒ＋Ｒ０＝で本来ならエラーとなるが、判定部４３は、（Ｒ＋Ｒ０≧Ｒｍａｘ）の場合には、Ｒｎ＝Ｒ＋Ｒ０−Ｒmax＝０を出力するので、誤検出を防止できる。
【００４２】
実施の形態２によれば、ＴＤＣ４のφＲＦｆに対して外部より誤差情報（オフセット）を加えているので、ＴＤＣ４とカウンタ２の参照信号ＲＥＦに対する回路間の動作タイミングのズレを補整することで、より高精度に誤差を補正することが可能となる。
【００４３】
（実施の形態３）
図８は、実施の形態３に係るＴＤＣの構成例を示す図である。実施の形態３のＴＤＣ４では、ＴＤＣでＣＫＶの遅延量を制御することで、ＣＫＶの周期に対して、あるＮという間隔でＲ値を出力する。これにより、周期データを算出して判定する必要がなくなる。
【００４４】
図６において、図３と同等機能を有する部位には同一の符号を付し、異なる点についてのみ説明する。実施の形態２に係るＴＤＣ４は、ＴＤＣコア５１と、判定部５２と、除算器５３とを備えている。ＴＤＣコア５１は、ＤＣＯ１から入力される発振信号ＣＫＶを、参照信号ＲＥＦの立ち上がりエッジで検出してカウントし、ＣＫＶの周期に対して、あるＮという間隔でＲ値を出力する。判定部５２は、Ｒ＞Ｎ／２の場合にφＲＦ０＝−１を、Ｒ＞Ｎ／２でない場合に、φＲＦ０＝１を、補正部１０に出力する。除算器２５は、Ｒ／Ｎを演算して、φＲＦｆを加算器６に出力する。
【００４５】
図９は、ＴＤＣコア５１の構成例を示す図である。図１０は、ＴＤＣコア５１の各信号のタイミングチャートの一例を示す図である。ＴＤＣコア５１は、直列に接続された複数の可変遅延回路６１−１〜６１−ｎと、複数の可変遅延回路６１−１〜６１−ｎと１対１で設けられる複数のフリップフロップ６２−１〜６２−ｎと、疑似サーモメータコードエッジ検出部６３と、出力部６４とを備えている。
【００４６】
ＤＣＯ１の発振信号ＣＫＶは、可変遅延回路６１−１〜６１−ｎの初段遅延回路６１−１に入力される。可変遅延回路６１−１〜６１−ｎは、ＤＣＯ１の発振信号ＣＫＶを順次遅延させて出力する。可変遅延回路６１−１〜６１−ｎの遅延時間ΔＴは、疑似サーモメータコードエッジ検出部６３により設定される。ＣＫＶの周波数ＦＣＫＶ＝１／（Ｎ×ΔＴ）となるように、遅延量ΔＴが設定される。
【００４７】
フリップフロップ６２−１〜６２−ｎは、それぞれのクロック入力端子に共通に入力される参照信号ＲＥＦに応答して可変遅延回路６１−１〜６１−ｎの各遅延段の出力を取り込み、Ｑ［１］〜Ｑ［Ｎ」を疑似サーモメータコードエッジ検出部６３に出力する。
【００４８】
疑似サーモメータコードエッジ検出回路６３は、フリップフロップ６２−１〜６２−ｎの各出力信号Ｑ［１］〜Ｑ［Ｎ」の立ち上がりエッジを検出して、カウントし、カウント値を出力部６４に出力する。出力部６４は、Ｒ値（Rise Edgeのカウント値）を判定部５２および除算器５３に出力する。
【００４９】
図１０は、ＴＤＣコア５１の各信号のタイミングチャートの一例を示す図である。同図に示す例では、ＣＫＶの周期に対して、あるＮという間隔でＲ値が出力され、Ｒ＝３となっている。
【００５０】
上記実施の形態では、位相状態がπより大きいか小さいかで判定しているが、位相変化点付近の任意の値±π／ａ（ａは１以上の任意の数）で判定することにしてもよい。図１１は、図８の変形例に係るＴＤＣ４の構成例を示す図である。図１１において、図８と同等機能を有する部位には同一の符号を付し、異なる点についてのみ説明する。図１１において、判定部７１は、Ｒ＞Ｎ−αの場合にφＲＦ０＝−１を、Ｒ＞Ｎ−αでない場合において、Ｒ＜αの場合は、φＲＦ０＝１を補正部１０に出力する。
【符号の説明】
【００５１】
１ デジタル制御発振器（ＤＣＯ）、２ カウンタ、３ フリップフロップ（リタイミング回路）、４ 時間デジタル変換器（ＴＤＣ）、５ アキュムレータ、６，７ 加算器（デジタル位相比較器）、８ デジタルフィルタ（ループフィルタ）、９ ゲイン補正器、２１ ＴＤＣコア、２２ ２分周器、２３ ＬＰＦ、２４ 判定部 ２５ 除算器 ３１−１〜３１−ｎ 遅延回路、３２−１〜３２−ｎ フリップフロップ、３２ 疑似サーモメータコードエッジ検出部、３３ 出力部
【特許請求の範囲】
【請求項１】
発振器制御ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器と、
前記発振信号をカウントし、前記発振信号で同期化された参照信号に基づいてカウント値を発振器整数位相として出力するカウンタと、
前記発振信号と前記参照信号との位相差を発振器分数位相として出力し、また、前記発振信号の位相が、前記参照信号の位相に対して、前記発振信号の半周期よりも位相が遅れている場合に「−１」、遅れていない場合に「＋１」の補整情報を出力する時間デジタル変換器と、
前記発振器整数位相と前記発振器分数位相とを加算し、加算値を第１位相情報として出力する加算器と、
１クロック前の周波数制御ワードと第２位相情報との加算出力を発振器予測位相として出力する遅延器と、
｜前記第１位相情報−前記発振器予測位相｜＞｜前記第１位相情報＋前記補整情報−前記発振器予測位相｜の場合に、前記第１位相情報に前記補整情報を加算したものを前記第２位相情報として出力し、｜前記第１位相情報−前記発振器予測位相｜＞｜前記第１位相情報＋前記補整情報−前記発振器予測位相｜でない場合に、前記第１位相情報を前記第２位相情報として出力する補正部と、
前記デジタル制御発振器の発振周波数を設定するための参照位相と前記第２位相情報との差分を平滑化して、前記発振器制御ワードを出力するフィルタと、
を備えたことを特徴とする局部発振器。
【請求項２】
前記時間デジタル変換器から出力される前記発振器分数位相に外部からオフセットを加えたことを特徴とする請求項１に記載の局部発振器。
【請求項１】
発振器制御ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器と、
前記発振信号をカウントし、前記発振信号で同期化された参照信号に基づいてカウント値を発振器整数位相として出力するカウンタと、
前記発振信号と前記参照信号との位相差を発振器分数位相として出力し、また、前記発振信号の位相が、前記参照信号の位相に対して、前記発振信号の半周期よりも位相が遅れている場合に「−１」、遅れていない場合に「＋１」の補整情報を出力する時間デジタル変換器と、
前記発振器整数位相と前記発振器分数位相とを加算し、加算値を第１位相情報として出力する加算器と、
１クロック前の周波数制御ワードと第２位相情報との加算出力を発振器予測位相として出力する遅延器と、
｜前記第１位相情報−前記発振器予測位相｜＞｜前記第１位相情報＋前記補整情報−前記発振器予測位相｜の場合に、前記第１位相情報に前記補整情報を加算したものを前記第２位相情報として出力し、｜前記第１位相情報−前記発振器予測位相｜＞｜前記第１位相情報＋前記補整情報−前記発振器予測位相｜でない場合に、前記第１位相情報を前記第２位相情報として出力する補正部と、
前記デジタル制御発振器の発振周波数を設定するための参照位相と前記第２位相情報との差分を平滑化して、前記発振器制御ワードを出力するフィルタと、
を備えたことを特徴とする局部発振器。
【請求項２】
前記時間デジタル変換器から出力される前記発振器分数位相に外部からオフセットを加えたことを特徴とする請求項１に記載の局部発振器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−２０５３３８（Ｐ２０１１−２０５３３８Ａ）
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願番号】特願２０１０−６９８４６（Ｐ２０１０−６９８４６）
【出願日】平成２２年３月２５日（２０１０．３．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願日】平成２２年３月２５日（２０１０．３．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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