【課題】信号生成装置、フィルタ装置、信号生成方法およびフィルタ方法を提供すること。
【解決手段】信号レベルが第１のレベルと第２のレベルの間で遷移し、各々が同一の周波数および所定の位相の差分を有する複数の基礎信号であって、任意の基礎信号の信号レベルが第１のレベルである期間、および該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号の信号レベルが第１のレベルである期間が重複する複数の基礎信号を生成する多相発振部と、前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点以前に変化させてパルス信号を生成する遷移時点可変部３００と、を備える信号生成装置。 （もっと読む）

【課題】 装置に依存することなく良好なノイズ特性と損失特性を実現することができるスイッチング回路を提供すること。
【解決手段】 フィードバック回路部４１を備える規範電圧波形追従駆動部４によりスイッチング素子を駆動して負荷を作動させるスイッチング回路１において、フィードバック回路部４１を備える規範電圧波形追従駆動部４へ入力する信号波形を、予めノイズ特性と損失特性を設定した波形にして出力する規範電圧波形生成部３を備えた。 （もっと読む）

【課題】動作速度を向上出来る半導体集積回路装置及びデューティ制御方法を提供すること。
【解決手段】第１クロックＣＬＫ１に同期して動作し、該第１クロックＣＬＫ１が“Ｈ”レベルでアクティブとなる第１クリティカルパス１２と、“Ｌ”レベルでアクティブとなる第２クリティカルパス１３とを含むプロセッサコア２と、第２クロックＣＬＫ２のデューティを制御して前記第１クロックＣＬＫ１を生成する第１クロック生成部３と、前記第１クロックＣＬＫ１と、前記第１クリティカルパス１２で生じる遅延時間Δｔｄ１だけ遅れた第３クロックＣＬＫ３との第１位相差ＵＰと、前記第１クロックＣＬＫ１と、前記第２クリティカルパス１３で生じる遅延時間Δｔｄ２だけ遅れた第４クロックＣＬＫ４との第２位相差ＤＮとが最小となるように前記デューティを制御するよう、前記第１クロック生成部３に命令する制御部４とを具備する。 （もっと読む）

【課題】位相比較器および信号発振器をデジタル化することによって短時間に同期を確立し、同期状態を高精度でしかも高安定に保持することができるデジタルシンセサイザあるいはデジタル同期発振器を提供する。
【解決手段】少なくとも、デジタル位相比較器２１と、デジタル制御発振器２２と、分周器２３から構成する。
【効果】通信システムにおいて同じ周波数であることが必須の２つの入力信号の間で短時間に同期を確立し、入力信号が停止した場合あるいは取去られた場合にも、同期状態を高精度でしかも高安定に保持する。 （もっと読む）

【課題】配線のための面積増加なしに各トランジスタの入力信号の強度及び位相を均一にできる並列接続トランジスタを提供する。
【解決手段】並列接続トランジスタ５０は、信号入力端子６０に接続される伝送線路７０、７２と、伝送線路７０及び７２に沿って一列に配列されたトランジスタ８４−１〜８４−８及び８８−１〜８８−８と、伝送線路７０、７２に沿って一列に配列され、伝送線路７０、７２に一端が接続され、トランジスタ８４−１〜８４−８及び８８−１〜８８−８の対応する１つのベース端子に他端が接続された複数の容量素子８２−１〜８２−８及び８６−１〜８６−８とを含み、容量素子８２−１〜８２−８及び８６−１〜８６−８の容量値は、信号入力端子６０からの伝送線路の線路長が大きいほど、小さくなっている。 （もっと読む）

【課題】製造コスト上昇を抑える。
【解決手段】信号処理システムであって、制御端子に与えられた制御信号に応じた遅延を、入力端子に入力された信号に与えて出力端子から出力する第１の遅延回路と、前記第１の遅延回路と同様に構成され、入力端子と出力端子とが接続された第２の遅延回路を有し、発振信号を出力する発振器と、前記発振器の発振信号に応じた信号と基準となる信号との間の位相を比較し、比較結果を示す信号を出力する位相比較回路と、前記位相比較回路の出力信号の低周波成分を、前記第１及び第２の遅延回路の制御信号として用いられるように出力するフィルタ回路とを有する。前記第１の遅延回路の入力端子に与えられ、その出力端子から出力された遅延した信号が、前記基準となる信号として前記位相比較回路に与えられている。 （もっと読む）

【課題】ＬＳＩ化に適し且つ従来のＰＬＬを用いたのと同等の特性を設定できるシリアルデータインターフェースのＣＤＲ回路を提供する。
【解決手段】本発明のＣＤＲ回路は、所定周波数のクロックの周期Ｔ１をＮ分割したＴ２時間ずつずらしたＮ相のクロックを出力する手段、シリアル転送されたデータをＴ２時間毎にサンプリングする手段、サンプリングしたデータを周期Ｔ１毎に第１のＮビットパラレルデータに変換する手段、サンプリングしたデータのデータ変化点を示す第２のＮビットパラレルデータに変換する手段、及び、第２のＮビットパラレルデータを位相情報入力としてシリアルデータのデータ変化点の略中間位置を示す第３のＮビットパラレルデータを出力する手段を有し、第３のＮビットパラレルデータが示したビット位置と同じ、第１のＮビットパラレルデータのビット位置データを復元データとすることを特徴とする。 （もっと読む）

【課題】ＣＤＲ回路側の原因による接続ノード間の同期化の非成立を抑制し、接続失敗を抑制することができる同期損失防止方法及び同期損失防止装置を提供する。
【解決手段】受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路と、受信データの受信開始から同期化検出時間Ｎを経過しても同期化クロックに基づく接続ノード間の同期化が非成立のときに、接続失敗処理を行う接続失敗処理段階（Ｓ１５）と、受信データの受信開始から同期化リトライ判定時間（Ｎ／２）を経過しても同期化クロックに基づく接続ノード間の同期化が非成立のときに、ＣＤＲ回路の動作を補正処理する補正処理段階（Ｓ１３）とを備える。 （もっと読む）

【課題】比較的低速かつ小規模のディジタル回路により精度の高い位相差検出を行う。
【解決手段】トラッキングサーボ回路１０において、入力部のローパスフィルタ（ＬＰＦ）１２〜１８および利得制御増幅器（ＧＣＡ）２０〜２６はアナログ回路であり、Ａ／Ｄ変換器２８〜３４より後段のオフセット・キャンセル回路３６〜４２、イコライザ（ＥＱ）４４〜５０、位相差検出器５２，５４、加算器５６、ＬＰＦ５８、利得制御増幅器（ＧＣＡ）６０およびサーボＤＳＰ１５４はすべてディジタル回路で構成される。両位相差検出器５２，５４は本発明の位相差検出方法にしたがって両入力信号の位相差を検出する。 （もっと読む）

【課題】半導体集積回路の内部でデータ抽出回路のジッタ耐性をテストする。
【解決手段】半導体集積回路１０は、第１のクロックを生成するクロック生成回路１３と、第１のクロックを位相変調し、かつこの変調されたクロックを用いてジッタが付加されたテストデータを生成するテストデータ生成回路１５と、テストデータをサンプリングして再生データを抽出するデータ抽出回路１４と、再生データのエラーを検出する検出回路１６とを具備する。 （もっと読む）

【課題】少ない素子数のノイズ除去回路で、入力信号のノイズ除去を行う。
【解決手段】ノイズ除去回路３０には、信号処理部１及びシュミットトリガ回路２が設けられる。信号処理部１には、２入力ＮＯＲ回路ＮＯＲ１、インバータＩＮＶ１、Ｐｃｈ ＭＯＳトランジスタＰＴ１、及びＮｃｈ ＭＯＳトランジスタＮＴ１が設けられ、クロック信号ＣＬＫ及びイネーブル信号ＥＮｂを入力する。シュミットトリガ回路２には、インバータＩＮＶ２、Ｐｃｈ ＭＯＳトランジスタＰＴ２、Ｐｃｈ ＭＯＳトランジスタＰＴ３、Ｎｃｈ ＭＯＳトランジスタＮＴ２、及びＮｃｈ ＭＯＳトランジスタＮＴ３が設けられ、クロック信号ＣＬＫ及び信号処理部１から出力される２つの信号を入力し、ノイズが除去されたクロック信号ＣＬＫを出力信号Ｓｏｕｔとして出力する。 （もっと読む）

【課題】所望の位相雑音が付加された信号を簡易な構成で生成できるようにする。
【解決手段】２相キャリア信号生成手段２１により９０゜位相が異なる２相のキャリア信号Ｓｃ、Ｓｃ′を生成し、その一方Ｓｃと雑音信号発生器２３から出力される雑音信号θｎとを乗算器２４に入力し、その乗算器２４の出力信号Ａの大きさを可変減衰器２５で調整しＢＰＦ２６で帯域制限して、他方のキャリア信号Ｓｃ′とともに合成器２７に与えて加算合成または減算合成する。この構成で、雑音信号θｎの振幅がキャリア信号Ｓｃの振幅に対して十分小さければ、振幅雑音が極めて少なく、雑音信号θｎに対応した位相雑音が含まれた信号Ｓｎを合成器２７から出力することができる。 （もっと読む）

【課題】入力信号の断、回復状態でも出力の周波数変動を抑制し、周波数精度を維持するＰＬＬ回路の提供。
【解決手段】入力を所望周波数に分周する第１分周手段３と、電圧制御発振器７出力を所望周波数に分周する第２分周手段８と、前記第１分周手段３出力と前記第２分周手段出力８間の第１位相比較手段４と、前記第１分周手段３出力と前記第２分周手段８出力の反転の一方の第１選択手段１１と、前記第２分周手段８出力と前記第１選択手段１１出力間の第２位相比較手段１２と、前記第１位相比較手段４出力と、前記第２位相比較手段１２出力の一方の第２選択手段６と、入力信号監視手段９と、前記入力信号監視手段９からの監視結果に対して一定時間のタイミングを生成するタイミング生成手段１０と、を備え、前記第１選択手段１１及び前記第２選択手段６は、前記タイミング生成手段１０からの信号状態に従って選択する。 （もっと読む）

【課題】波形整形特性の低下を抑制しつつ、立ち上り特性を向上させることができる波形整形回路を提供すること。
【解決手段】入力信号Ｖinを基準信号Ｖrefに基づいて二値波形に整形した出力信号Ｖoutを生成する波形整形回路１において、基準信号Ｖrefを生成する基準信号生成器２と、入力信号Ｖinと基準信号Ｖrefとの比較結果に応じて出力信号Ｖoutを生成する比較器COMP1とを備え、基準信号生成器２は、入力信号Ｖinにおけるピークホールド値（Ｖp）とボトムホールド値（Ｖb）の中間電圧Ｖcを基準信号Ｖrefとして比較器COMP1に出力した後、入力信号Ｖinを積分した電圧を基準信号Ｖrefとして比較器COMP1に出力する。 （もっと読む）

【課題】スキューおよびジッター等が低減されたクロック信号の分配システムおよび方法を提供する。
【解決手段】クロック信号を必要とするコンポーネントを含む電子システム用のクロック回路は、光クロック出力（６）において光クロック信号を発生するための光電気発振器（４）と、光クロック出力（６）を光電気発振器（４）に結合し戻すフィードバックループ（８）とを備える。 （もっと読む）

【課題】クロック信号の立ち上がりエッジを検出するようにして、波形の悪いクロック信号の停止判定を行うことができるようした。
【解決手段】エッジ検出回路１１は、排他的論理和１１ａと、コンデンサと抵抗からなる遅れ回路１１ｂから構成される。このエッジ検出回路１１の入力端にクロック信号１２が入力されると、エッジ検出回路１１は、入力されるクロック信号を排他的論理和１１ａと遅れ回路１１ｂにより、出力には幅の狭いパルス信号１３を送出する。
この幅の狭いパルス信号１３は、ＬＰＦ１４に入力されて処理されると、ＬＰＦ１４の出力には、図示波形の信号１５を得る。この波形の信号１５は、ウィンドウコンパレータ１６で異常判定レベルＨ，Ｌと比較判定される。判定結果がウィンドウコンパレータ１６から出力される。
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【課題】本発明は、Ｓｅｒ／Ｄｅｓ回路において、休眠ステートからパワーアップの状態へ遷移した際の受信エラーを減少できるようにする。
【解決手段】たとえば、受信機２１が、休眠ステートＰ１からパワーアップの状態Ｐ０に遷移したとする。すると、リセット制御回路２１ｍは、ディレイ回路２１ｍ-1によって、ＰＬＬ３１からのシステムクロックのカウントを開始する。そして、ディレイ回路２１ｍ-1がＸサイクルをカウントした後に、リセット制御回路２１ｍは、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆのリセットを解除するように構成されている。 （もっと読む）

【課題】低実装コスト、低消費電力、マルチスタンダード対応のサンプリングレート変換を実現する。
【解決手段】バッファ１４２は、シリアル信号をＬビットのパラレル信号に変換してデシメーションし、ある時刻の入力信号からFIRの次数分だけ遅延した信号までを１グループの入力系列とする。セレクタブロック１４３のセレクタ１５１は、Lビットの入力に対して、後段の加算平均または間引きの係数に対応するNビットの信号が出力されるように、入力信号を選択、補間する。加算処理部１４４の加算または出力選択部１６１は、コントローラ１４１の制御に基づいて、セレクタ１５１のNビットの出力を加算して出力するか、Nビットのうちの１ビットを出力する。デジタルフィルタ１４５は、加算または間引きによって得られた系列とFIRフィルタのタップ係数を用いて、フィルタの演算を実行する。本発明は、受信装置などのデジタルブロックに適用できる。 （もっと読む）

【課題】入力信号をフィルタ処理すると共に処理された信号の初期及び終期の変化における遅延時間に差が生じないようにする。
【解決手段】電源ＶＢと入力端子Ｉ１との間に直列に接続されたコンデンサＣ１及び抵抗Ｒ１からなるローパスフィルタＬＰＦと、そのコンデンサＣ１と並列に時定数切替回路ＣＴを構成するコンデンサＣ２及び抵抗Ｒ２を設け、コンデンサＣ２及び抵抗Ｒ２の入力端子Ｉ１側をダイオードＤ１を介して抵抗Ｒ１及びコンデンサＣ１のノードに接続し、抵抗Ｒ１及びコンデンサＣ１のノードとトランジスタＱ１のベースとをダイオードＤ２を介して接続する。フィルタ回路による初期変化の応答遅れと略同一の応答遅れとなる入力信号の終期変化とすることができ、入力信号処理回路に対する入力信号と出力信号との信号長さを同じにすることができる。 （もっと読む）

【課題】受信電流のパルス幅に応じたほぼ正確なパルス幅を持つ受信信号を出力する受信回路を提供すること。
【解決手段】第１フィルタ回路２４は、電圧信号ＶＡ１を高域通過フィルタを通した第１の成分と、前記電圧信号ＶＡ１の低周波成分もしくは直流成分に基づく第２の成分を含む第１の処理信号Ｓ１を生成する。第２フィルタ回路２５は、第１の処理信号Ｓ１を増幅した電圧信号ＶＡ２を高域通過フィルタを通した成分からなる第２の処理信号Ｓ２を生成する。そして、２値化回路２６は、第２の処理信号Ｓ２を増幅した電圧信号ＶＡ３を２値化して受信信号ＲＸを生成する。 （もっと読む）