信号生成装置、フィルタ装置、信号生成方法およびフィルタ方法
【課題】信号生成装置、フィルタ装置、信号生成方法およびフィルタ方法を提供すること。
【解決手段】信号レベルが第１のレベルと第２のレベルの間で遷移し、各々が同一の周波数および所定の位相の差分を有する複数の基礎信号であって、任意の基礎信号の信号レベルが第１のレベルである期間、および該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号の信号レベルが第１のレベルである期間が重複する複数の基礎信号を生成する多相発振部と、前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点以前に変化させてパルス信号を生成する遷移時点可変部３００と、を備える信号生成装置。
【解決手段】信号レベルが第１のレベルと第２のレベルの間で遷移し、各々が同一の周波数および所定の位相の差分を有する複数の基礎信号であって、任意の基礎信号の信号レベルが第１のレベルである期間、および該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号の信号レベルが第１のレベルである期間が重複する複数の基礎信号を生成する多相発振部と、前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点以前に変化させてパルス信号を生成する遷移時点可変部３００と、を備える信号生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号生成装置、フィルタ装置、信号生成方法およびフィルタ方法に関する。
【背景技術】
【０００２】
無線通信においては、動画データ、静止画データ、音楽データなどの各種データが送受信されている。近年、上記各種データは、精度の向上と共にデータ量も増加する傾向にあるため、無線通信には、より高速な通信速度（送受信性能）が要求されている。一般に、高速な通信速度を得るためには、広範にわたる周波数帯域が必要である。例えば。数百Ｍｂｐｓ〜数Ｇｂｐｓの通信速度を得るためには、無線通信装置は、数百ＭＨｚ〜数ＧＨｚの周波数帯域を利用する必要がある。
【０００３】
また、無線通信装置は、このように広範に渡る周波数帯域を有する広帯域信号に対し、増幅、周波数変換、周波数選択、および利得調整などの信号処理をＣＭＯＳプロセスを用いて適切に行う必要がある。一方、ＣＭＯＳの微細化に伴い、素子間の特性のばらつき、電源電圧の低下などの設計上の制約が生じているため、広帯域信号を取り扱う高性能な回路を実現することが困難になりつつある。特に、周波数選択を行なうフィルタ回路においては、一般に高い素子精度が要求されるため、従来の連続時間アナログ回路に基づく設計法方法では、無線通信装置設計上のボトルネックになりかねない。
【０００４】
かかる事情に鑑みて、フィルタ回路として、周波数特性がリコンフィギュアブルであるチャージドメインフィルタ回路が提案されている（非特許文献１参照。）。チャージドメインフィルタ回路は複数のキャパシタと、各キャパシタと入力端子を制御信号に基づいて導通させ、異なるキャパシタに順次入力信号をサンプリングさせる複数のスイッチを備える。
【０００５】
したがって、各スイッチに供給される制御信号は、オン（信号レベルが第１のレベル）である期間が重複していない必要がある。このような制御信号は、例えば複数のシフトレジスタを駆動することにより生成することができる。
【０００６】
また、非特許文献２には、各々が所定の位相差を有する多相のクロック信号を複数生成することが可能なリングオシレータが記載されている。
【０００７】
【非特許文献１】2006 IEEE International Solid-State Circuits Conference 26.6 「An800MHz to 5GHz Software-Defined Radio Receiver in 90nm CMOS」
【非特許文献２】IEEE Journal of Solid-State Circuits,VOL.36,NO.6,JUNE 2001「A 1.25GHz0.35μm Monolithic CMOS PLL Based on a Multiphase Ring Oscillator」
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上述したように、チャージドメインフィルタ回路に供給する制御信号を生成するために複数のシフトレジスタを駆動するとすれば、取り扱う周波数の向上に伴い、消費電力が増大してしまう。また、上記リングオシレータが生成する多相のクロック信号は、各々がオンである期間が重複するため、チャージドメインフィルタ回路に供給する制御信号として用いることはできなかった。
【０００９】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、消費電力を抑制しつつ、信号レベルが第１のレベルである期間が各々重複しない複数のパルス信号を生成することが可能な、新規かつ改良された信号生成装置、フィルタ装置、信号生成方法およびフィルタ方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明のある観点によれば、各々が同一の周波数を有し、且つ、所定の位相差を有する複数の基礎信号であって、（１）任意の基礎信号、および（２）該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号が、共に第１のレベルに維持される期間が重複する複数の基礎信号を生成する多相発振部と、前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点以前に変化させてパルス信号を生成する遷移時点可変部と、を備える信号生成装置が提供される。
【００１１】
かかる構成においては、多相発振部が複数の基礎信号を生成し、遷移時点可変部が、各基礎信号の第１のレベルから第２のレベルへの遷移時点を、各基礎信号に対して上記所定の位相遅れを有する次の基礎信号の第２のレベルから第１のレベルへの遷移時点以前に変化させる。すなわち、遷移時点可変部は、多相発振部により生成された基礎信号に基づいて、信号レベルが第１のレベルに維持される期間が各々重複しない複数のパルス信号を生成することができる。
【００１２】
前記遷移時点可変部は、前記多相信号生成部により生成された一の基礎信号と、前記一の基礎信号と前記所定の位相差を有する基礎信号の反転信号と、の論理積を演算して一のパルス信号を生成する論理演算部を備えてもよい。かかる構成においては、多数のシフトレジスタを動作させることなく信号レベルが第１のレベルである期間が各々重複しない複数のパルス信号を生成することができるため、消費電力を抑制することができる。
【００１３】
前記遷移時点可変部は、前記多相信号生成部により生成された一の基礎信号の信号レベルが反転され、前記所定の位相差以下の位相が遅延された信号を生成する遅延部と、前記一の基礎信号と、前記遅延部により生成された信号との論理積を演算して一のパルス信号を生成する論理演算部と、を備えてもよい。かかる構成においては、論理演算部は、遅延部により遅延された位相に対応する期間長さだけ信号レベルが第１のレベルであるパルス信号を生成する。したがって、例えば遅延部が上記所定の位相差に満たない位相が遅延された信号を生成することにより、各々の信号レベルが第１のレベルである期間に間隔を設けることができる。
【００１４】
前記多相発振部は、入力された信号の信号レベルが反転され、前記所定の位相だけ遅延された信号を出力する複数の遅延素子を含むリングオシレータであって、前記複数の基礎信号は、前記複数の遅延素子から出力される信号であってもよい。
【００１５】
また、上記課題を解決するために、本発明の別の観点によれば、入力信号を順次異なる第１のキャパシタがサンプリングし、前記サンプリングにより複数の第１のキャパシタに蓄えられた電荷の少なくとも一部を出力するフィルタ装置であって、各々が同一の周波数を有し、且つ、所定の位相差を有する複数の基礎信号であって、（１）任意の基礎信号、および（２）該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号が、共に第１のレベルに維持される期間が重複する複数の基礎信号を生成する多相発振部と、前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点と同一、または遷移時点以前に変化させてパルス信号を生成する遷移時点可変部と、前記複数のパルス信号に基づいて、前記第１のキャパシタの各々に順次入力信号をサンプリングさせるスイッチング部と、備えるフィルタ装置が提供される。
【００１６】
かかる構成においては、多相発振部が複数の基礎信号を生成し、遷移時点可変部が、各基礎信号の第１のレベルから第２のレベルへの遷移時点を、各基礎信号に対して上記所定の位相遅れを有する基礎信号の第２のレベルから第１のレベルへの遷移時点と同一、または該遷移時点以前に変化させる。すなわち、遷移時点可変部は、多相発振部により生成された基礎信号に基づいて、信号レベルが第１のレベルである期間が各々重複しない複数のパルス信号を生成することができる。また、スイッチング部は、遷移時点可変部により生成された複数のパルス信号に基づいて第１のキャパシタの各々に順次入力信号をサンプリングさせる。このように、当該フィルタ装置は、上記パルス信号を生成するために多数のシフトレジスタを動作させる必要がないため、消費電力を抑制することができる。
【００１７】
前記遷移時点可変部は、前記多相信号生成部により生成された一の基礎信号と、前記一の基礎信号と前記所定の位相差を有する基礎信号の反転信号と、の論理積を演算して一のパルス信号を生成する論理演算部を備えてもよい。かかる構成においては、多数のシフトレジスタを動作させることなく信号レベルが第１のレベルである期間が各々重複しない複数のパルス信号を生成することができるため、消費電力を抑制することができる。
【００１８】
前記遷移時点可変部は、前記多相信号生成部により生成された一の基礎信号の信号レベルが反転され、前記所定の位相差以下の位相が遅延された信号を生成する遅延部と、前記一の基礎信号と、前記遅延部により生成された信号との論理積を演算して一のパルス信号を生成する論理演算部と、を備えてもよい。かかる構成においては、論理演算部は、遅延部により遅延された位相に対応する期間長さだけ信号レベルが第１のレベルであるパルス信号を生成する。したがって、例えば遅延部が上記所定の位相差に満たない位相が遅延された信号を生成することにより、各々の信号レベルが第１のレベルである期間に間隔を設けることができる。
【００１９】
前記第１のキャパシタは、前記第１のキャパシタの静電容量を減少させるパルス信号が入力される制御端子を備えてもよい。
【００２０】
また、上記課題を解決するために、本発明の別の観点によれば、各々が同一の周波数を有し、且つ、所定の位相差を有する複数の基礎信号であって、（１）任意の基礎信号、および（２）該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号が、共に第１のレベルに維持される期間が重複する複数の基礎信号を生成するステップと、前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点以前に変化させてパルス信号を生成するステップと、を含む信号生成方法が提供される。
【００２１】
また、上記課題を解決するために、本発明の別の観点によれば、入力信号を順次異なる第１のキャパシタがサンプリングし、前記サンプリングにより複数の第１のキャパシタに蓄えられた電荷の少なくとも一部を出力するフィルタ装置において実行されるフィルタ方法であって、各々が同一の周波数を有し、且つ、所定の位相差を有する複数の基礎信号であって、（１）任意の基礎信号、および（２）該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号が、共に第１のレベルに維持される期間が重複する複数の基礎信号を生成するステップと、前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点と同一、または遷移時点以前に変化させてパルス信号を生成するステップと、前記複数のパルス信号に基づいて、前記第１のキャパシタの各々に順次入力信号をサンプリングさせるステップと、含むフィルタ方法が提供される。
【発明の効果】
【００２２】
以上説明したように本発明にかかる信号生成装置、フィルタ装置、信号生成方法およびフィルタ方法によれば、消費電力を抑制しつつ、信号レベルが第１のレベルである期間が各々重複しない複数のパルス信号を生成することができる。
【発明を実施するための最良の形態】
【００２３】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２４】
また、以下に示す項目の順序にしたがって当該「発明を実施するための最良の形態」を説明する。
〔１〕本実施形態にかかるフィルタ装置の概要
〔２〕本実施形態に関連するクロックパルス生成回路の課題
〔３〕フィルタ装置を構成する制御信号生成部
〔３−１〕遷移時点可変部の第１の構成例
〔３−２〕遷移時点可変部の第２の構成例
〔３−３〕遷移時点可変部の第３の構成例
〔４〕フィルタ装置において実行されるフィルタ方法
〔５〕まとめ
【００２５】
〔１〕本実施形態にかかるフィルタ装置の概要
まず、図１〜図４を参照しつつ、本実施形態にかかるフィルタ装置１００の概要を説明する。
【００２６】
図１は、本実施形態にかかるフィルタ装置１００の構成を示した説明図である。図２は、フィルタ装置１００の動作により得られる出力信号の周波数特性を示した説明図である。図３は、制御信号生成部１０８により生成される制御信号を示した説明図である。
【００２７】
図１に示したように、フィルタ装置１００は、周波数特性設定部１０４と、制御信号生成部１０８と、チャージドメインフィルタ回路１１０とを備える。周波数特性設定部１０４は、チャージドメインフィルタ回路１１０を介して得られる出力信号の周波数特性（図２参照。）を設定する。周波数特性設定部１０４は、ユーザが所望の周波数特性を得るために、ユーザにより操作されるユーザインターフェースを備えてもよい。
【００２８】
制御信号生成部１０８は、周波数特性設定部１０４により設定されたチャージドメインフィルタ回路１１０の周波数特性を実現するような制御信号（パルス信号）を生成し、チャージドメインフィルタ回路１１０に出力する。同一の信号組（φ１ｒ〜φ４、制御信号ψ１ｒ〜制御信号ψ４）に含まれる制御信号は、例えば図３に示したように、互いに所定の位相差を有し、周波数が同一であり、信号レベルがＨである期間が各々重複しない。また、当該制御信号は、チャージドメインフィルタ回路１１０の回路モード（回路構成）を切替えるためのモード切替信号としての機能を有する。
【００２９】
チャージドメインフィルタ回路１１０は、制御信号生成部１０８が生成した図３に示す制御信号に基づいて動作し、入力信号をフィルタリングする。チャージドメインフィルタ回路１１０を構成する後述の第一のフィルタ回路段１２０介して出力される信号は、例えば図２に示したような周波数特性を有する。
【００３０】
図２に示したように、後述の第一のフィルタ回路段１２０介して出力される信号の周波数特性は、制御信号生成部１０８が生成する制御信号の周期に応じて特定される周波数ｆｓと、その整数倍の周波数とがゼロ点あるいはヌル点となるものである。かかる周波数特性はＳＩＮＣ関数と形状が類似するため、このような周波数特性を与えられる回路をＳＩＮＣフィルタ回路と称することもできる。また、かかる周波数特性は、制御信号生成部１０８が生成する制御信号を可変とするのみで変更することができるため、異なる周波数特性を得るために複数のフィルタ回路を設ける必要が無い点で有利である。
【００３１】
次に、チャージドメインフィルタ回路１１０の詳細な回路構成を図４を参照しつつ説明する。
【００３２】
図４は、本実施形態にかかるチャージドメインフィルタ回路１１０の回路構成を示した説明図である。チャージドメインフィルタ回路１１０は、トランスコンダクタ（ｇｍ）１１４と、ＩＩＲキャパシタ１１８と、第一のフィルタ回路段１２０と、第二のフィルタ回路段１６０と、内部または外部に出力キャパシタ１７０とを備える。また、チャージドメインフィルタ回路１１０は、図３に示した制御信号が入力されるものとする。また、以下では、第二のフィルタ回路段１６０で第一のフィルタ回路段１２０の標本化速度を１／２に落とす（デシメーション）場合を例に説明する。
【００３３】
トランスコンダクタ１１４は、入力された信号の電圧を、該電圧に比例する電流に変換して出力する信号電流出力部として機能する。ＩＩＲキャパシタ１１８は、トランスコンダクタ１２と接続され、チャージドメインフィルタ回路１１０にＩＩＲ特性を付与するよう機能する。なお、チャージドメインフィルタ回路１１０にＩＩＲ特性を付与することは、本実施形態の本質でないため、チャージドメインフィルタ回路１１０に必ずしもＩＩＲキャパシタ１１８を設けなくてもよい。
【００３４】
第一のフィルタ回路段１２０は、キャパシタＣ１、Ｃ２、Ｃ３およびＣ４と、スイッチング部としてのスイッチＳ１、Ｓ２、Ｓ３、Ｓ５、Ｓ６、Ｓ７、Ｓ９、Ｓ１０、Ｓ１１、Ｓ１３、Ｓ１４およびＳ１５と、を含む。
【００３５】
キャパシタＣ１、Ｃ２、Ｃ３およびＣ４は、電荷を蓄積する機能を有する。また、本実施形態にかかるキャパシタＣ１、Ｃ２、Ｃ３およびＣ４は、容量が可変であるＭＯＳを用いたバリキャップ（バラクタ）や、可変容量ダイオードなどであってもよい。上記ＭＯＳは、インバージョン・モードで動作するものであっても、アキュムレーション・モードで動作するものであってもよい。
【００３６】
また、本実施形態において、キャパシタＣ１の脇に記載されたφ４は、チャージドメインフィルタ回路１１０に入力される制御信号φ４がＨレベルである間に、キャパシタＣ１の容量値が減少されることを示している。キャパシタＣ２、３および４の脇に記載されたφ２またはφ４も同様である。すなわち、各キャパシタＣは、容量値が減少される制御信号が入力される制御端子を備える。キャパシタＣがＭＯＳキャパシタである場合には、制御端子は、例えばソースおよびドレインに該当する。
【００３７】
スイッチＳ１は、キャパシタＣ１とトランスコンダクタ１１４とを導通、または非導通させるためスイッチである。スイッチＳ１の脇に記載したφ１は、チャージドメインフィルタ回路１１０に入力される制御信号φ１がＨレベルである間、スイッチＳ１が閉じ、キャパシタＣ１とトランスコンダクタ１１４とを導通させることを示している。すなわち、φ１は、チャージドメインフィルタ回路１１０の少なくとも一部の回路モードを切替えるモード切替信号として機能する。制御信号φ２〜φ４、制御信号φ１ｒ〜φ４ｒ、制御信号ψ１〜ψ４および制御信号ψ１ｒ〜ψ４ｒも同様にモード切替信号として機能する。
【００３８】
スイッチＳ２は、キャパシタＣ１と、キャパシタＣ２と、第二のフィルタ回路段１６０のキャパシタＣ５またはＣ７とを導通、または非導通させるためスイッチである。スイッチＳ２の脇に記載したφ４は、チャージドメインフィルタ回路１１０に入力される制御信号φ４がＨレベルである間、スイッチＳ２が閉じ、キャパシタＣ１と、キャパシタＣ２と、第二のフィルタ回路段１６０のキャパシタＣ５またはＣ７とを導通させようとすることを示している。
【００３９】
スイッチＳ３は、キャパシタＣ１をＶｃｏｍと導通、または非導通させるためスイッチである。スイッチＳ３の脇に記載したφ１ｒは、チャージドメインフィルタ回路１１０に入力される制御信号φ１ｒがＨレベルである間、スイッチＳ３が閉じ、キャパシタＣ１とＶｃｏｍとを導通させることを示している。
【００４０】
スイッチＳ１と同様に、スイッチＳ５は制御信号φ２に基づいてキャパシタＣ２とトランスコンダクタ１１４とを導通、または非導通させるためスイッチである。また、スイッチＳ９は制御信号φ３に基づいてキャパシタＣ３とトランスコンダクタ１１４とを導通、または非導通させるためスイッチである。また、スイッチＳ１３は制御信号φ４に基づいてキャパシタＣ４とトランスコンダクタ１１４とを導通、または非導通させるためスイッチである。
【００４１】
スイッチＳ２と同様に、スイッチＳ６は制御信号φ４に基づいてキャパシタＣ１と、キャパシタＣ２と、第二のフィルタ回路段１６０のキャパシタＣ５またはＣ７とを導通、または非導通させるためスイッチである。また、スイッチＳ１０は制御信号φ２に基づいてキャパシタＣ３と、キャパシタＣ４と、第二のフィルタ回路段１６０のキャパシタＣ６またはＣ８とを導通、または非導通させるためスイッチである。また、スイッチＳ１０は制御信号φ４に基づいてキャパシタＣ３と、キャパシタＣ４と、第二のフィルタ回路段１６０のキャパシタＣ６またはＣ８とを導通、または非導通させるためスイッチである。
【００４２】
スイッチＳ３と同様に、スイッチＳ７は制御信号φ２ｒに基づいてキャパシタＣ２をＶｃｏｍと導通、または非導通させるためスイッチである。また、スイッチＳ１１は制御信号φ３ｒに基づいてキャパシタＣ３をＶｃｏｍと導通、または非導通させるためスイッチである。また、スイッチＳ１５は制御信号φ４ｒに基づいてキャパシタＣ４をＶｃｏｍと導通、または非導通させるためスイッチである。
【００４３】
第二のフィルタ回路段１６０は、キャパシタＣ５、Ｃ６、Ｃ７およびＣ８と、スイッチＳ１７、Ｓ１８、Ｓ１９、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２５、Ｓ２６、Ｓ２７、Ｓ２９、Ｓ３０およびＳ３１と、を含む。
【００４４】
キャパシタＣ５、Ｃ６、Ｃ７およびＣ８は、電荷を蓄積する機能を有する。また、本実施形態にかかるキャパシタＣ５、Ｃ６、Ｃ７およびＣ８は、Ｃ１、Ｃ２、Ｃ３およびＣ４容量を可変とすることが可能な、ＭＯＳを用いたバリキャップ（バラクタ）や、可変容量ダイオードなどであってもよい。また、キャパシタＣ５およびＣ６は、チャージドメインフィルタ回路１１０に入力される制御信号ψ４がＨレベルである期間に容量値が減少され、キャパシタＣ７およびＣ８は、チャージドメインフィルタ回路１１０に入力される制御信号ψ２がＨレベルである期間に容量値が減少される。
【００４５】
スイッチＳ１７は、第一のフィルタ回路段１２０のキャパシタＣ１およびＣ２と、キャパシタＣ５とを導通、または非導通させるためのスイッチである。スイッチＳ１７の脇に記載したψ１は、チャージドメインフィルタ回路１１０に入力される制御信号ψ１がＨレベルである間、スイッチＳ１７が閉じ、キャパシタＣ１およびＣ２と、キャパシタＣ５とを導通させようとすることを示している。
【００４６】
スイッチＳ１８は、キャパシタＣ５と、キャパシタＣ６および出力キャパシタ１７０とを導通、または非導通させるためのスイッチである。スイッチＳ１８の脇に記載したψ４は、チャージドメインフィルタ回路１１０に入力される制御信号ψ４がＨレベルである間、スイッチＳ１８が閉じ、キャパシタＣ５およびＣ６と、出力キャパシタ１７０とを導通させようとすることを示している。
【００４７】
スイッチＳ１９は、キャパシタＣ５をＶｃｏｍと導通、または非導通させるためスイッチである。スイッチＳ１９の脇に記載したψ１ｒは、チャージドメインフィルタ回路１１０に入力される制御信号ψ１ｒがＨレベルである間、スイッチＳ１９が閉じ、キャパシタＣ５とＶｃｏｍとを導通させることを示している。
【００４８】
スイッチＳ１７と同様に、スイッチＳ２１は制御信号ψ２に基づいて第一のフィルタ回路段１２０のキャパシタＣ３およびＣ４と、キャパシタＣ６とを導通、または非導通させるためのスイッチである。また、スイッチＳ２５は制御信号ψ３に基づいて第一のフィルタ回路段１２０のキャパシタＣ１およびＣ２と、キャパシタＣ７とを導通、または非導通させるためのスイッチである。また、スイッチＳ２９は制御信号ψ４に基づいて第一のフィルタ回路段１２０のキャパシタＣ３およびＣ４と、キャパシタＣ８とを導通、または非導通させるためのスイッチである。
【００４９】
スイッチＳ１８と同様に、スイッチＳ２２は制御信号ψ４に基づいてキャパシタＣ５と、キャパシタＣ６および出力キャパシタ１７０とを導通、または非導通させるためのスイッチである。また、スイッチＳ２６は制御信号ψ２に基づいてキャパシタＣ７と、キャパシタＣ８および出力キャパシタ１７０とを導通、または非導通させるためのスイッチである。また、スイッチＳ３０は制御信号ψ２に基づいてキャパシタＣ７と、キャパシタＣ８および出力キャパシタ１７０とを導通、または非導通させようとする。
【００５０】
スイッチＳ１９と同様に、スイッチＳ２３は制御信号ψ２ｒに基づいてキャパシタＣ６をＶｃｏｍと導通、または非導通させるためのスイッチである。また、スイッチＳ２７は制御信号ψ３ｒに基づいてキャパシタＣ７をＶｃｏｍと導通、または非導通させるためのスイッチである。また、スイッチＳ３１は制御信号ψ４ｒに基づいてキャパシタＣ８をＶｃｏｍと導通、または非導通させるためのスイッチである。
【００５１】
出力キャパシタ１７０は、例えば、チャージドメインフィルタ回路１１０から出力を取り出すための容量を有する。また、出力キャパシタ１７０はＡ／Ｄ変換器であってもよい。なお、あるキャパシタＣを第１のキャパシタと捉えた場合、該キャパシタＣが含まれるフィルタ回路段の後段のフィルタ回路段に含まれるキャパシタＣを第２のキャパシタと捉えることができる。
【００５２】
〔２〕本実施形態に関連するクロックパルス生成回路の課題
以上、図１〜図４を参照して説明したように、チャージドメインフィルタ回路１１０を動作させるためには、図３に示したような制御信号を制御信号生成部１０８が生成し、チャージドメインフィルタ回路１１０に供給する必要がある。そこで、図３に示したような制御信号を生成可能な本実施形態に関連するクロックパルス生成回路の一例を説明する。
【００５３】
図５は、本実施形態に関連するクロックパルス生成回路１１の構成を示した説明図である。図５に示したように、クロックパルス生成回路１１は、発振部２１と、フリップフロップＤ１〜Ｄ８を備える巡回型のシフトレジスタである。発振部２１は、図６の上段に示した基本クロックφｃｋを生成し、各フリップフロップＤ１〜Ｄ８に供給する。
【００５４】
ここで、各フリップフロップＤ１〜Ｄ８が保持しているデータは、基本クロックφｃｋの立ち上がりのタイミングで次段のフリップフロップＤ１〜８に送られることとなる。したがって、かかるクロックパルス生成回路１１において、一のフリップフロップＤの信号レベルをＨに設定し、且つ、他の全てのフリップフロップＤの信号レベルをＬに設定すると、当該一のフリップフロップＤに設定されたＨデータは、基本クロックφｃｋに従い、順次、次段のフリップフロップＤにシフトし、クロックパルス生成回路１１内を巡回する。
【００５５】
この際、各フリップフロップＤ１〜Ｄ８から出力される信号のタイミングチャートを図６に示す。なお、図６においては、図面の明瞭性の観点から、各フリップフロップＤ１〜Ｄ８から出力される信号のうち、フリップフロップＤ１から出力される出力信号φ１ｒ、および、フリップフロップＤ２から出力される出力信号φ１のみを示し、フリップフロップＤ３〜Ｄ８から出力される出力信号に関しては例示していない。図６に示すように、各々隣接するフリップフロップＤ１〜Ｄ８から出力される出力信号は、各々、基本クロックφｃｋのクロック周期（Δｔ）に応じた位相ズレを持って生成され、各々、制御信号φ１ｒ、φ１、φ２ｒ、φ２、φ３ｒ、φ３、φ４ｒ、φ４として出力されることとなる。この結果、巡回型のシフトレジスタを用いれば、容易に図３上段と同様の制御信号を生成することが可能となり、もって、チャージドメインフィルタ回路１１０を動作させるための制御信号を生成することが可能となる。
【００５６】
ここで、チャージドメインフィルタ回路１１０においては、例えば制御信号φ１は入力信号をキャパシタＣにサンプリングさせるために用いられ、φ１ｒはキャパシタＣに蓄えられている電荷をリセットするために用いられる。
【００５７】
したがって、制御信号φ１およびφ１ｒをはじめ、各制御信号がＨに維持される期間は、回路特性の観点からオーバーラップしないようにしてもよい。この点に関し、クロックパルス生成回路１１が生成する各制御信号は、ＨからＬへの立下りが次の制御信号のＬからＨへの立ち上がりと重複する場合がある。そこで、各制御信号の立ち上がりおよび立下りのタイミングも重複しないクロックパルス生成回路１２の回路構成を図７に示し、クロックパルス生成回路１２により生成されるクロックパルスについて図８に示す。
【００５８】
図７に示したように、クロックパルス生成回路１２は、発振部２２と、フリップフロップＤ１１〜Ｄ２６を備える巡回型のシフトレジスタである。発振部２２は、図８の上段に示した基本クロックφｃｋを生成し、各フリップフロップＤ１１〜Ｄ２６に供給する。
【００５９】
また、上記クロックパルス生成回路１１と同様に、クロックパルス生成回路１２において、初期値として一のフリップフロップＤの信号レベルをＨに設定し、他のフリップフロップＤ全てにＬを設定した場合を想定する。ここで、各フリップフロップＤ１１〜Ｄ２６が保持しているデータは、クロックパルス生成回路１１と同様に、基本クロックφｃｋの立ち上がりのタイミングで次段のフリップフロップＤ１１〜２６に送られる。したがって、上記のように初期値として一のフリップフロップＤの信号レベルをＨに設定すれば、Ｈデータがクロックパルス生成回路１２を巡回する。
【００６０】
このため、フリップフロップＤ１１〜Ｄ２６の出力を一つおきに抽出すれば、図８の中段および下段に示したような、各々がＨである期間が全く重複しない制御信号φ１およびφ１ｒなどを得ることができる。なお、制御信号φ１は、制御信号φ１ｒに対して基本クロックφｃｋの２周期（Δｔ）に対応する位相遅れを有する。また、各制御信号がＨである時間は、基本クロックφｃｋの１周期（Δｗ）に対応する時間である。
【００６１】
ただし、クロックパルス生成回路１２には、クロックパルス生成回路１１と比較して倍の段数のフリップフロップＤを設ける必要がある。また、発振部２２は、発振部２１の２倍の周波数の基本クロックを生成する必要がある。なお、クロックパルス生成回路１１が生成した制御信号の位相調整を担う回路を設けることでも、各制御信号の信号レベルがＨである期間の重複を回避しえる。
【００６２】
ところで、チャージドメインフィルタ回路１１０は、図６または図８に示した各制御信号の時間間隔Δｔに応じた周波数特性を有する。具体的には、チャージドメインフィルタ回路１１０は、図２に示した最初の減衰極（ノッチ）の周波数ｆｓが各制御信号の時間間隔Δｔの逆数である１／ΔｔＨｚとなる。
【００６３】
したがって、発振部２１または発振部２２が生成する基本クロックφｃｋの周波数を高くする事で、チャージドメインフィルタ回路１１０における最初のノッチ周波数１／Δｔを高くする事が可能となる。このように、チャージドメインフィルタ回路１１０の周波数特性は、クロックパルス生成回路１１または１２の基本クロックφｃｋの周波数により調整可能である。
【００６４】
また、より広帯域な信号に対応可能なチャージドメインフィルタ回路１１０を実現するためには、クロックパルス生成回路１１または１２がより高い周波数で動作する必要がある。例えば、ＧＨｚのオーダーの通過域を確保するために最初のノッチ周波数を４ＧＨｚに設定した場合、各制御信号の時間間隔Δｔを２５０ｐｓとする必要がある。すなわち、図５に示したクロックパルス生成回路１１においては発振部２１が４ＧＨｚの基本クロックφｃｋを生成し、図７に示したクロックパルス生成回路１２においては発振部２２が８ＧＨｚの基本クロックφｃｋを生成する必要が生じる。
【００６５】
さらに、図４に示した多段のフィルタ回路段を備えるチャージドメインフィルタ回路１１０において各段間でデシメーションを行なう場合、前段に与える制御信号を生成するクロックパルス生成回路１１または１２をより高い周波数で動作させる必要がある。
【００６６】
例えば、フィルタ回路段が２段カスケード接続されたチャージドメインフィルタ回路１１０において、各段間で１／２のデシメーションをする場合を考える。また、チャージドメインフィルタ回路１１０全体の周波数特性として、最初のノッチ周波数を４ＧＨｚとする。この場合、チャージドメインフィルタ回路１１０の後段のフィルタ回路段には、４ＧＨｚで動作させたクロックパルス生成回路１１が生成した制御信号、または８ＧＨｚで動作させたクロックパルス生成回路１２が生成した制御信号を供給する必要がある。また、１段目と２段目のデシメーション比を１／２とした場合、チャージドメインフィルタ回路１１０の前段のフィルタ回路段には、８ＧＨｚまたは１６ＧＨｚで動作させたクロックパルス生成回路１１または１２が生成した制御信号を供給する必要がある。
【００６７】
このように、本実施形態に関連するクロックパルス生成回路１１または１２では、チャージドメインフィルタ回路１１０にＧＨｚオーダーの信号を扱わせるために、極めて高速な周波数でシフトレジスタ（複数のフリップフロップ）を動作させる必要がある。また、このように高周波数の制御信号を発生させようとする場合、発振部２１または２２、および発振部２１または２２に付属する回路群において消費電力が増大してしまう。
【００６８】
そこで、上記事情を一着眼点にして本実施形態にかかるフィルタ装置１００を創作するに至った。本実施形態にかかるフィルタ装置１００を構成する制御信号生成部１０８は、消費電力を抑制しつつ、チャージドメインフィルタ回路１１０を動作させるための制御信号を生成することができる。以下、図９〜図１８を参照しつつ、当該フィルタ装置１００を構成する制御信号生成部１０８および動作を詳細に説明する。
【００６９】
〔３〕フィルタ装置を構成する制御信号生成部
図９は、制御信号生成部１０８の構成例を示した機能ブロック図である。図９に示したように、制御信号生成部１０８は、多相発振器２００と、遷移時点可変部３００と、を備え、信号生成装置として機能する。
【００７０】
多相発振器２００は、信号レベルがＨ（第１のレベル、または第２のレベル）とＬ（第２のレベル、または第１のレベル）の間で遷移し、各々が同一の周波数を有し、且つ、各々の信号間に所定の位相差を有する複数の基礎信号を生成する。また、多相発振器２００は、任意の基礎信号の信号レベルがＨである期間、および該任意の基礎信号に対して所定の位相遅れを有する次の基礎信号の信号レベルがＨである期間が重複する複数の基礎信号を生成する。多相発振器２００の一例を図１０および図１１を参照しつつ説明する。
【００７１】
図１０は、多相発振器２００の構成例を示した説明図である。図１１は、多相発振器２００が生成する基礎信号を示した説明図である。図１０に示したように、多相発振器２００は、入力信号を遅延、および反転させる複数の遅延反転素子２１０〜２８０を備えるリングオシレータである。
【００７２】
図１０に示す例においては、各遅延反転素子２１０〜２８０は、複数の信号が入力され、複数の信号を出力する場合を示しているが、一の信号の入出力ごとに一の遅延反転素子を設けてもよい。また、各遅延反転素子２１０〜２８０はＣＭＯＳプロセスに基づいて構成されても、複数の入力された信号の差動に基づいて動作してもよい。
【００７３】
このような多相発振器２００からは、図１１に示したように、各々が４５度の位相差を有する８相の基礎信号が得られる。例えば、各基礎信号の周波数が５００ＭＨｚである場合には、隣り合う２つの基礎信号の立ち上がりタイミングの差分は２５０ｐｓとなる。なお、各基礎信号の周波数は、例えば各遅延反転素子２１０〜２８０における遅延量を調整することにより変化させることができる。
【００７４】
しかし、かかる基礎信号は、各々信号レベルがＨである期間が重複するため、チャージドメインフィルタ回路１１０の各フィルタ回路段に供給する制御信号としては利用することが困難である。そこで、多相発振器２００により生成された各基礎信号の立下りタイミングを調整し、制御信号を生成することが可能な遷移時点可変部３００を提案する。以下、かかる遷移時点可変部３００の具体的構成例を挙げる。
【００７５】
〔３−１〕遷移時点可変部の第１の構成例
図１２は、遷移時点可変部３００の第１の構成例を示した説明図である。図１２に示したように、遷移時点可変部３００は、２の基礎信号の論理積を演算する複数の論理演算部３１０、３２０を備える。
【００７６】
例えば、論理演算部３１０には、基礎信号Ａ及び、該基礎信号Ａに対して上記所定の位相差を有する基礎信号／Ｂの反転信号である基礎信号Ｂが入力され、基礎信号Ａと基礎信号Ｂの論理積を演算する。
【００７７】
また、論理演算部３２０には、基礎信号／Ｂ及び、該基礎信号／Ｂに対して上記所定の位相差を有する基礎信号Ｃの反転信号である基礎信号／Ｃが入力され、基礎信号／Ｂと基礎信号／Ｃの論理積を演算する。図１２においては記載を省略しているが、遷移時点可変部３００は、多相発振器２００により生成された各基礎信号Ｃ、／Ｄ、／Ａ、Ｂ、／Ｃ、Ｄを同様に論理演算する論理演算部を備える。
【００７８】
図１３は、図１２に示した遷移時点可変部３００により制御信号が生成される様子を示した説明図である。図１３に示したように、図１２に示した遷移時点可変部３００は、多相発振器２００により生成された基礎信号に基づいて、各々が所定の位相差を有し、信号レベルがＨである期間が重複しない複数の制御信号を生成することができる。なお、図１３に示したＡ・Ｂをφ１ｒに対応させ、／Ｂ・／Ｃをφ１に対応させ、Ｃ・Ｄをφ２ｒに対応させてもよい。
【００７９】
なお、チャージドメインフィルタ回路１１０の周波数特性は、上述したように、各制御信号の時間間隔Δｔ（立ち上がりのタイミング間隔）に依存する部分が大きいため、各制御信号の時間間隔Δｔには高い精度が要求される。一方、各制御信号のパルス幅Δｗは、各フィルタ回路段間で信号を転送する窓区間に相当するパラメータである。したがって、スイッチが閉じ、該スイッチを介して電流が流れ、次段のキャパシタＣ間でチャージシェアが完了するという、一連の段間のチャージの伝達の過渡応答に要する時間さえ確保されていれば、必ずしも制度の高低が問われるものではない。
【００８０】
〔３−２〕遷移時点可変部の第２の構成例
遷移時点可変部３００の第１の構成例においては、ある制御信号と次の制御信号がＨレベルに維持される期間は重複しないものの、ある制御信号の立下りと次の制御信号の立ち上がりの遷移時点が一致する。このように遷移時点が一致する制御信号がチャージドメインフィルタ回路１１０に供給されると、例えば、キャパシタＣによるサンプリングの開始後、所定期間だけ同時にリセットが行なわれてしまうおそれがある。もちろん、回路設計によっては、かかる事態の発生を抑止できるが、各制御信号の立ち上がりおよび立下りのタイミングが一致しないようにすることも有効である。そこで、制御信号の立下りを、次の制御信号の立ち上がりの以前にすることができる点を特徴とする遷移時点可変部３００の第２の構成例を以下に説明する。
【００８１】
図１４は、遷移時点可変部３００の第２の構成例を示した説明図である。図１４に示したように、遷移時点可変部３００は、一の基礎信号の立ち上がりを検出する複数の微分器３４０、３５０を備える。
【００８２】
図１５は、微分器３４０の詳細な構成を示した説明図である。図１６は、図１４に示したように遷移時点可変部３００により制御信号が生成される様子を示した説明図である。図１５に示したように、微分器３４０は、遅延素子３４２と、インバータ３４４と、論理演算部３４６と、を備える。
【００８３】
遅延素子３４２は、入力された基礎信号Ａの位相を上記所定の位相差以下の位相だけ遅延させ、図１６の２段目に示した基礎信号Ａ’としてインバータ３４４に出力する。かかる遅延素子３４２は、例えば、偶数個のＭＯＳインバータ列、容量および抵抗などであってもよい。
【００８４】
インバータ３４４は、遅延素子３４２から出力された基礎信号Ａ’を反転させ、図１６の３段目に示した基礎信号／Ａ’として論理演算部３４６に出力する。なお、遅延素子３４２とインバータ３４４の配置順番は、遅延素子３４２が先であっても、インバータ３４４が先であってもよい。また、必要な遅延量がインバータ３４４における位相の遅延量と大差ない場合、遅延素子３４２を設けなくてもよい。
【００８５】
論理演算部３４６は、基礎信号Ａと、インバータ３４４から出力された基礎信号／Ａ’との論理積を演算し、図１６の４段目に示したＡ・／Ａ’を制御信号として出力する。かかる制御信号のパルス幅は、遅延素子３４２による位相の遅延量に対応する。
【００８６】
図１４においては記載を省略しているが、遷移時点可変部３００は、基礎信号Ｃ、／Ｄ、／Ａ、Ｂ、／Ｃ、Ｄに対して同様の処理をする複数の微分器を備える。その結果、当該遷移時点可変部３００は、多相発振器２００により生成された基礎信号に基づき、信号レベルがＨである期間が重複せず、信号レベルの遷移のタイミングも一致しない複数の制御信号を生成することができる。また、各制御信号のパルス幅は、遅延素子３４２による位相の遅延量を調整することで容易に変更することが可能である。
【００８７】
〔３−３〕遷移時点可変部の第３の構成例
図１７は、遷移時点可変部３００の第３の構成例を示した説明図である。第３の例にかかる遷移時点可変部３００は、第３の例と同様に複数の微分器３４０、３５０を備えるが、各微分器３４０、３５０の構成が異なる。
【００８８】
具体的には、第３の例にかかる遷移時点可変部３００の微分器３４０は、遅延素子３４８と、論理演算部３４９と、を備える。遅延素子３４８には基礎信号Ａが入力されると、基礎信号Ａの位相を遅延させ、基礎信号Ａ’として論理演算部３４９に出力する。
【００８９】
論理演算部３４９は、基礎信号Ａ’と、基礎信号Ａと上記所定の位相差を有する基礎信号／Ｂの反転信号である基礎信号Ｂとの論理積を演算子、制御信号として出力する。当該第３の構成例にかかる遷移時点可変部３００は、上記同様に、複数の基礎信号に基づいて制御信号を生成する微分器を複数備える。
【００９０】
〔４〕フィルタ装置において実行されるフィルタ方法
以上、本実施形態にかかるフィルタ装置１００の構成を説明した。続いて、当該フィルタ装置１００において実行されるフィルタ方法について図１８を参照しつつ説明する。
【００９１】
図１８は、本実施形態にかかるフィルタ装置１００において実行されるフィルタ方法の流れを示したフローチャートである。図１８に示したように、制御信号生成部１０８の多相発振器２００が図１１に示した多相信号を生成する（Ｓ４１０）。続いて、制御信号生成部１０８の遷移時点可変部３００が、多相発振器２００により生成された多相信号に基づいて、例えば図１３に示した制御信号を生成する（Ｓ４２０）。かかる一の制御信号生成部１０８が生成した制御信号は、チャージドメインフィルタ回路１１０の一のフィルタ回路段に供給される。
【００９２】
そして、チャージドメインフィルタ回路１１０のスイッチング部は、供給される制御信号に基づいて回路モードを切り替える。ここで、回路モードは、一のキャパシタＣに関し、
該キャパシタＣに入力信号をサンプリングさせるサンプリングモード、該キャパシタＣにサンプリングにより蓄えられた電荷を出力させる出力モードなどを含む。例えば、Ｓ１、５、９、１３は、各々に供給される制御信号φ１、φ２、φ３、φ４に基づき順次オンされ、キャパシタＣ１、キャパシタＣ２、キャパシタＣ３、キャパシタＣ４の順にサンプリングが行なわれる（Ｓ４３０）。
【００９３】
〔５〕まとめ
以上説明したように、本実施形態にかかるフィルタ装置１００においては、制御信号生成部１０８が、高速に動作するシフトレジスタを用いることなく、相互に信号レベルがＨである期間が重複しない複数の制御信号を生成することができる。その結果、消費電力を抑制しつつ、チャージドメインフィルタ回路１１０を動作させることが可能となる。このようなフィルタ装置１００は、ＣＭＯＳプロセスを用いてチャージドメインフィルタ回路１１０を構成する場合に特に有効である。
【００９４】
なお、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【００９５】
例えば、本明細書のフィルタ装置１００の処理における各ステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むとしてもよい。
【図面の簡単な説明】
【００９６】
【図１】本実施形態にかかるフィルタ装置の構成を示した説明図である。
【図２】フィルタ装置の動作により得られる出力信号の周波数特性を示した説明図である。
【図３】制御信号生成部により生成される制御信号を示した説明図である。
【図４】チャージドメインフィルタ回路の回路構成を示した説明図である。
【図５】本実施形態に関連するクロックパルス生成回路の構成を示した説明図である。
【図６】クロックパルス生成回路により生成されるクロックパルスを示した説明図である。
【図７】本実施形態に関連する他のクロックパルス生成回路の構成を示した説明図である。
【図８】クロックパルス生成回路により生成されるクロックパルスを示した説明図である。
【図９】制御信号生成部の構成例を示した機能ブロック図である。
【図１０】多相発振器の構成例を示した説明図である。
【図１１】多相発振器が生成する基礎信号を示した説明図である。
【図１２】遷移時点可変部の第１の構成例を示した説明図である。
【図１３】図１２に示した遷移時点可変部により制御信号が生成される様子を示した説明図である。
【図１４】遷移時点可変部の第２の構成例を示した説明図である。
【図１５】微分器の詳細な構成を示した説明図である。
【図１６】図１４に示したように遷移時点可変部により制御信号が生成される様子を示した説明図である。
【図１７】遷移時点可変部の第３の構成例を示した説明図である。
【図１８】本実施形態にかかるフィルタ装置において実行されるフィルタ方法の流れを示したフローチャートである。
【符号の説明】
【００９７】
１００ フィルタ装置
１０４ 周波数特性設定部
１０８ 制御信号生成部
１１０ チャージドメインフィルタ回路
２００ 多相発振器
３００ 遷移時点可変部
３１０、３２０、３４６、３４９ 論理演算部
３４０、３５０ 微分器
３４２、３４８ 遅延素子
３４４ インバータ
【技術分野】
【０００１】
本発明は、信号生成装置、フィルタ装置、信号生成方法およびフィルタ方法に関する。
【背景技術】
【０００２】
無線通信においては、動画データ、静止画データ、音楽データなどの各種データが送受信されている。近年、上記各種データは、精度の向上と共にデータ量も増加する傾向にあるため、無線通信には、より高速な通信速度（送受信性能）が要求されている。一般に、高速な通信速度を得るためには、広範にわたる周波数帯域が必要である。例えば。数百Ｍｂｐｓ〜数Ｇｂｐｓの通信速度を得るためには、無線通信装置は、数百ＭＨｚ〜数ＧＨｚの周波数帯域を利用する必要がある。
【０００３】
また、無線通信装置は、このように広範に渡る周波数帯域を有する広帯域信号に対し、増幅、周波数変換、周波数選択、および利得調整などの信号処理をＣＭＯＳプロセスを用いて適切に行う必要がある。一方、ＣＭＯＳの微細化に伴い、素子間の特性のばらつき、電源電圧の低下などの設計上の制約が生じているため、広帯域信号を取り扱う高性能な回路を実現することが困難になりつつある。特に、周波数選択を行なうフィルタ回路においては、一般に高い素子精度が要求されるため、従来の連続時間アナログ回路に基づく設計法方法では、無線通信装置設計上のボトルネックになりかねない。
【０００４】
かかる事情に鑑みて、フィルタ回路として、周波数特性がリコンフィギュアブルであるチャージドメインフィルタ回路が提案されている（非特許文献１参照。）。チャージドメインフィルタ回路は複数のキャパシタと、各キャパシタと入力端子を制御信号に基づいて導通させ、異なるキャパシタに順次入力信号をサンプリングさせる複数のスイッチを備える。
【０００５】
したがって、各スイッチに供給される制御信号は、オン（信号レベルが第１のレベル）である期間が重複していない必要がある。このような制御信号は、例えば複数のシフトレジスタを駆動することにより生成することができる。
【０００６】
また、非特許文献２には、各々が所定の位相差を有する多相のクロック信号を複数生成することが可能なリングオシレータが記載されている。
【０００７】
【非特許文献１】2006 IEEE International Solid-State Circuits Conference 26.6 「An800MHz to 5GHz Software-Defined Radio Receiver in 90nm CMOS」
【非特許文献２】IEEE Journal of Solid-State Circuits,VOL.36,NO.6,JUNE 2001「A 1.25GHz0.35μm Monolithic CMOS PLL Based on a Multiphase Ring Oscillator」
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上述したように、チャージドメインフィルタ回路に供給する制御信号を生成するために複数のシフトレジスタを駆動するとすれば、取り扱う周波数の向上に伴い、消費電力が増大してしまう。また、上記リングオシレータが生成する多相のクロック信号は、各々がオンである期間が重複するため、チャージドメインフィルタ回路に供給する制御信号として用いることはできなかった。
【０００９】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、消費電力を抑制しつつ、信号レベルが第１のレベルである期間が各々重複しない複数のパルス信号を生成することが可能な、新規かつ改良された信号生成装置、フィルタ装置、信号生成方法およびフィルタ方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明のある観点によれば、各々が同一の周波数を有し、且つ、所定の位相差を有する複数の基礎信号であって、（１）任意の基礎信号、および（２）該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号が、共に第１のレベルに維持される期間が重複する複数の基礎信号を生成する多相発振部と、前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点以前に変化させてパルス信号を生成する遷移時点可変部と、を備える信号生成装置が提供される。
【００１１】
かかる構成においては、多相発振部が複数の基礎信号を生成し、遷移時点可変部が、各基礎信号の第１のレベルから第２のレベルへの遷移時点を、各基礎信号に対して上記所定の位相遅れを有する次の基礎信号の第２のレベルから第１のレベルへの遷移時点以前に変化させる。すなわち、遷移時点可変部は、多相発振部により生成された基礎信号に基づいて、信号レベルが第１のレベルに維持される期間が各々重複しない複数のパルス信号を生成することができる。
【００１２】
前記遷移時点可変部は、前記多相信号生成部により生成された一の基礎信号と、前記一の基礎信号と前記所定の位相差を有する基礎信号の反転信号と、の論理積を演算して一のパルス信号を生成する論理演算部を備えてもよい。かかる構成においては、多数のシフトレジスタを動作させることなく信号レベルが第１のレベルである期間が各々重複しない複数のパルス信号を生成することができるため、消費電力を抑制することができる。
【００１３】
前記遷移時点可変部は、前記多相信号生成部により生成された一の基礎信号の信号レベルが反転され、前記所定の位相差以下の位相が遅延された信号を生成する遅延部と、前記一の基礎信号と、前記遅延部により生成された信号との論理積を演算して一のパルス信号を生成する論理演算部と、を備えてもよい。かかる構成においては、論理演算部は、遅延部により遅延された位相に対応する期間長さだけ信号レベルが第１のレベルであるパルス信号を生成する。したがって、例えば遅延部が上記所定の位相差に満たない位相が遅延された信号を生成することにより、各々の信号レベルが第１のレベルである期間に間隔を設けることができる。
【００１４】
前記多相発振部は、入力された信号の信号レベルが反転され、前記所定の位相だけ遅延された信号を出力する複数の遅延素子を含むリングオシレータであって、前記複数の基礎信号は、前記複数の遅延素子から出力される信号であってもよい。
【００１５】
また、上記課題を解決するために、本発明の別の観点によれば、入力信号を順次異なる第１のキャパシタがサンプリングし、前記サンプリングにより複数の第１のキャパシタに蓄えられた電荷の少なくとも一部を出力するフィルタ装置であって、各々が同一の周波数を有し、且つ、所定の位相差を有する複数の基礎信号であって、（１）任意の基礎信号、および（２）該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号が、共に第１のレベルに維持される期間が重複する複数の基礎信号を生成する多相発振部と、前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点と同一、または遷移時点以前に変化させてパルス信号を生成する遷移時点可変部と、前記複数のパルス信号に基づいて、前記第１のキャパシタの各々に順次入力信号をサンプリングさせるスイッチング部と、備えるフィルタ装置が提供される。
【００１６】
かかる構成においては、多相発振部が複数の基礎信号を生成し、遷移時点可変部が、各基礎信号の第１のレベルから第２のレベルへの遷移時点を、各基礎信号に対して上記所定の位相遅れを有する基礎信号の第２のレベルから第１のレベルへの遷移時点と同一、または該遷移時点以前に変化させる。すなわち、遷移時点可変部は、多相発振部により生成された基礎信号に基づいて、信号レベルが第１のレベルである期間が各々重複しない複数のパルス信号を生成することができる。また、スイッチング部は、遷移時点可変部により生成された複数のパルス信号に基づいて第１のキャパシタの各々に順次入力信号をサンプリングさせる。このように、当該フィルタ装置は、上記パルス信号を生成するために多数のシフトレジスタを動作させる必要がないため、消費電力を抑制することができる。
【００１７】
前記遷移時点可変部は、前記多相信号生成部により生成された一の基礎信号と、前記一の基礎信号と前記所定の位相差を有する基礎信号の反転信号と、の論理積を演算して一のパルス信号を生成する論理演算部を備えてもよい。かかる構成においては、多数のシフトレジスタを動作させることなく信号レベルが第１のレベルである期間が各々重複しない複数のパルス信号を生成することができるため、消費電力を抑制することができる。
【００１８】
前記遷移時点可変部は、前記多相信号生成部により生成された一の基礎信号の信号レベルが反転され、前記所定の位相差以下の位相が遅延された信号を生成する遅延部と、前記一の基礎信号と、前記遅延部により生成された信号との論理積を演算して一のパルス信号を生成する論理演算部と、を備えてもよい。かかる構成においては、論理演算部は、遅延部により遅延された位相に対応する期間長さだけ信号レベルが第１のレベルであるパルス信号を生成する。したがって、例えば遅延部が上記所定の位相差に満たない位相が遅延された信号を生成することにより、各々の信号レベルが第１のレベルである期間に間隔を設けることができる。
【００１９】
前記第１のキャパシタは、前記第１のキャパシタの静電容量を減少させるパルス信号が入力される制御端子を備えてもよい。
【００２０】
また、上記課題を解決するために、本発明の別の観点によれば、各々が同一の周波数を有し、且つ、所定の位相差を有する複数の基礎信号であって、（１）任意の基礎信号、および（２）該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号が、共に第１のレベルに維持される期間が重複する複数の基礎信号を生成するステップと、前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点以前に変化させてパルス信号を生成するステップと、を含む信号生成方法が提供される。
【００２１】
また、上記課題を解決するために、本発明の別の観点によれば、入力信号を順次異なる第１のキャパシタがサンプリングし、前記サンプリングにより複数の第１のキャパシタに蓄えられた電荷の少なくとも一部を出力するフィルタ装置において実行されるフィルタ方法であって、各々が同一の周波数を有し、且つ、所定の位相差を有する複数の基礎信号であって、（１）任意の基礎信号、および（２）該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号が、共に第１のレベルに維持される期間が重複する複数の基礎信号を生成するステップと、前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点と同一、または遷移時点以前に変化させてパルス信号を生成するステップと、前記複数のパルス信号に基づいて、前記第１のキャパシタの各々に順次入力信号をサンプリングさせるステップと、含むフィルタ方法が提供される。
【発明の効果】
【００２２】
以上説明したように本発明にかかる信号生成装置、フィルタ装置、信号生成方法およびフィルタ方法によれば、消費電力を抑制しつつ、信号レベルが第１のレベルである期間が各々重複しない複数のパルス信号を生成することができる。
【発明を実施するための最良の形態】
【００２３】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２４】
また、以下に示す項目の順序にしたがって当該「発明を実施するための最良の形態」を説明する。
〔１〕本実施形態にかかるフィルタ装置の概要
〔２〕本実施形態に関連するクロックパルス生成回路の課題
〔３〕フィルタ装置を構成する制御信号生成部
〔３−１〕遷移時点可変部の第１の構成例
〔３−２〕遷移時点可変部の第２の構成例
〔３−３〕遷移時点可変部の第３の構成例
〔４〕フィルタ装置において実行されるフィルタ方法
〔５〕まとめ
【００２５】
〔１〕本実施形態にかかるフィルタ装置の概要
まず、図１〜図４を参照しつつ、本実施形態にかかるフィルタ装置１００の概要を説明する。
【００２６】
図１は、本実施形態にかかるフィルタ装置１００の構成を示した説明図である。図２は、フィルタ装置１００の動作により得られる出力信号の周波数特性を示した説明図である。図３は、制御信号生成部１０８により生成される制御信号を示した説明図である。
【００２７】
図１に示したように、フィルタ装置１００は、周波数特性設定部１０４と、制御信号生成部１０８と、チャージドメインフィルタ回路１１０とを備える。周波数特性設定部１０４は、チャージドメインフィルタ回路１１０を介して得られる出力信号の周波数特性（図２参照。）を設定する。周波数特性設定部１０４は、ユーザが所望の周波数特性を得るために、ユーザにより操作されるユーザインターフェースを備えてもよい。
【００２８】
制御信号生成部１０８は、周波数特性設定部１０４により設定されたチャージドメインフィルタ回路１１０の周波数特性を実現するような制御信号（パルス信号）を生成し、チャージドメインフィルタ回路１１０に出力する。同一の信号組（φ１ｒ〜φ４、制御信号ψ１ｒ〜制御信号ψ４）に含まれる制御信号は、例えば図３に示したように、互いに所定の位相差を有し、周波数が同一であり、信号レベルがＨである期間が各々重複しない。また、当該制御信号は、チャージドメインフィルタ回路１１０の回路モード（回路構成）を切替えるためのモード切替信号としての機能を有する。
【００２９】
チャージドメインフィルタ回路１１０は、制御信号生成部１０８が生成した図３に示す制御信号に基づいて動作し、入力信号をフィルタリングする。チャージドメインフィルタ回路１１０を構成する後述の第一のフィルタ回路段１２０介して出力される信号は、例えば図２に示したような周波数特性を有する。
【００３０】
図２に示したように、後述の第一のフィルタ回路段１２０介して出力される信号の周波数特性は、制御信号生成部１０８が生成する制御信号の周期に応じて特定される周波数ｆｓと、その整数倍の周波数とがゼロ点あるいはヌル点となるものである。かかる周波数特性はＳＩＮＣ関数と形状が類似するため、このような周波数特性を与えられる回路をＳＩＮＣフィルタ回路と称することもできる。また、かかる周波数特性は、制御信号生成部１０８が生成する制御信号を可変とするのみで変更することができるため、異なる周波数特性を得るために複数のフィルタ回路を設ける必要が無い点で有利である。
【００３１】
次に、チャージドメインフィルタ回路１１０の詳細な回路構成を図４を参照しつつ説明する。
【００３２】
図４は、本実施形態にかかるチャージドメインフィルタ回路１１０の回路構成を示した説明図である。チャージドメインフィルタ回路１１０は、トランスコンダクタ（ｇｍ）１１４と、ＩＩＲキャパシタ１１８と、第一のフィルタ回路段１２０と、第二のフィルタ回路段１６０と、内部または外部に出力キャパシタ１７０とを備える。また、チャージドメインフィルタ回路１１０は、図３に示した制御信号が入力されるものとする。また、以下では、第二のフィルタ回路段１６０で第一のフィルタ回路段１２０の標本化速度を１／２に落とす（デシメーション）場合を例に説明する。
【００３３】
トランスコンダクタ１１４は、入力された信号の電圧を、該電圧に比例する電流に変換して出力する信号電流出力部として機能する。ＩＩＲキャパシタ１１８は、トランスコンダクタ１２と接続され、チャージドメインフィルタ回路１１０にＩＩＲ特性を付与するよう機能する。なお、チャージドメインフィルタ回路１１０にＩＩＲ特性を付与することは、本実施形態の本質でないため、チャージドメインフィルタ回路１１０に必ずしもＩＩＲキャパシタ１１８を設けなくてもよい。
【００３４】
第一のフィルタ回路段１２０は、キャパシタＣ１、Ｃ２、Ｃ３およびＣ４と、スイッチング部としてのスイッチＳ１、Ｓ２、Ｓ３、Ｓ５、Ｓ６、Ｓ７、Ｓ９、Ｓ１０、Ｓ１１、Ｓ１３、Ｓ１４およびＳ１５と、を含む。
【００３５】
キャパシタＣ１、Ｃ２、Ｃ３およびＣ４は、電荷を蓄積する機能を有する。また、本実施形態にかかるキャパシタＣ１、Ｃ２、Ｃ３およびＣ４は、容量が可変であるＭＯＳを用いたバリキャップ（バラクタ）や、可変容量ダイオードなどであってもよい。上記ＭＯＳは、インバージョン・モードで動作するものであっても、アキュムレーション・モードで動作するものであってもよい。
【００３６】
また、本実施形態において、キャパシタＣ１の脇に記載されたφ４は、チャージドメインフィルタ回路１１０に入力される制御信号φ４がＨレベルである間に、キャパシタＣ１の容量値が減少されることを示している。キャパシタＣ２、３および４の脇に記載されたφ２またはφ４も同様である。すなわち、各キャパシタＣは、容量値が減少される制御信号が入力される制御端子を備える。キャパシタＣがＭＯＳキャパシタである場合には、制御端子は、例えばソースおよびドレインに該当する。
【００３７】
スイッチＳ１は、キャパシタＣ１とトランスコンダクタ１１４とを導通、または非導通させるためスイッチである。スイッチＳ１の脇に記載したφ１は、チャージドメインフィルタ回路１１０に入力される制御信号φ１がＨレベルである間、スイッチＳ１が閉じ、キャパシタＣ１とトランスコンダクタ１１４とを導通させることを示している。すなわち、φ１は、チャージドメインフィルタ回路１１０の少なくとも一部の回路モードを切替えるモード切替信号として機能する。制御信号φ２〜φ４、制御信号φ１ｒ〜φ４ｒ、制御信号ψ１〜ψ４および制御信号ψ１ｒ〜ψ４ｒも同様にモード切替信号として機能する。
【００３８】
スイッチＳ２は、キャパシタＣ１と、キャパシタＣ２と、第二のフィルタ回路段１６０のキャパシタＣ５またはＣ７とを導通、または非導通させるためスイッチである。スイッチＳ２の脇に記載したφ４は、チャージドメインフィルタ回路１１０に入力される制御信号φ４がＨレベルである間、スイッチＳ２が閉じ、キャパシタＣ１と、キャパシタＣ２と、第二のフィルタ回路段１６０のキャパシタＣ５またはＣ７とを導通させようとすることを示している。
【００３９】
スイッチＳ３は、キャパシタＣ１をＶｃｏｍと導通、または非導通させるためスイッチである。スイッチＳ３の脇に記載したφ１ｒは、チャージドメインフィルタ回路１１０に入力される制御信号φ１ｒがＨレベルである間、スイッチＳ３が閉じ、キャパシタＣ１とＶｃｏｍとを導通させることを示している。
【００４０】
スイッチＳ１と同様に、スイッチＳ５は制御信号φ２に基づいてキャパシタＣ２とトランスコンダクタ１１４とを導通、または非導通させるためスイッチである。また、スイッチＳ９は制御信号φ３に基づいてキャパシタＣ３とトランスコンダクタ１１４とを導通、または非導通させるためスイッチである。また、スイッチＳ１３は制御信号φ４に基づいてキャパシタＣ４とトランスコンダクタ１１４とを導通、または非導通させるためスイッチである。
【００４１】
スイッチＳ２と同様に、スイッチＳ６は制御信号φ４に基づいてキャパシタＣ１と、キャパシタＣ２と、第二のフィルタ回路段１６０のキャパシタＣ５またはＣ７とを導通、または非導通させるためスイッチである。また、スイッチＳ１０は制御信号φ２に基づいてキャパシタＣ３と、キャパシタＣ４と、第二のフィルタ回路段１６０のキャパシタＣ６またはＣ８とを導通、または非導通させるためスイッチである。また、スイッチＳ１０は制御信号φ４に基づいてキャパシタＣ３と、キャパシタＣ４と、第二のフィルタ回路段１６０のキャパシタＣ６またはＣ８とを導通、または非導通させるためスイッチである。
【００４２】
スイッチＳ３と同様に、スイッチＳ７は制御信号φ２ｒに基づいてキャパシタＣ２をＶｃｏｍと導通、または非導通させるためスイッチである。また、スイッチＳ１１は制御信号φ３ｒに基づいてキャパシタＣ３をＶｃｏｍと導通、または非導通させるためスイッチである。また、スイッチＳ１５は制御信号φ４ｒに基づいてキャパシタＣ４をＶｃｏｍと導通、または非導通させるためスイッチである。
【００４３】
第二のフィルタ回路段１６０は、キャパシタＣ５、Ｃ６、Ｃ７およびＣ８と、スイッチＳ１７、Ｓ１８、Ｓ１９、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２５、Ｓ２６、Ｓ２７、Ｓ２９、Ｓ３０およびＳ３１と、を含む。
【００４４】
キャパシタＣ５、Ｃ６、Ｃ７およびＣ８は、電荷を蓄積する機能を有する。また、本実施形態にかかるキャパシタＣ５、Ｃ６、Ｃ７およびＣ８は、Ｃ１、Ｃ２、Ｃ３およびＣ４容量を可変とすることが可能な、ＭＯＳを用いたバリキャップ（バラクタ）や、可変容量ダイオードなどであってもよい。また、キャパシタＣ５およびＣ６は、チャージドメインフィルタ回路１１０に入力される制御信号ψ４がＨレベルである期間に容量値が減少され、キャパシタＣ７およびＣ８は、チャージドメインフィルタ回路１１０に入力される制御信号ψ２がＨレベルである期間に容量値が減少される。
【００４５】
スイッチＳ１７は、第一のフィルタ回路段１２０のキャパシタＣ１およびＣ２と、キャパシタＣ５とを導通、または非導通させるためのスイッチである。スイッチＳ１７の脇に記載したψ１は、チャージドメインフィルタ回路１１０に入力される制御信号ψ１がＨレベルである間、スイッチＳ１７が閉じ、キャパシタＣ１およびＣ２と、キャパシタＣ５とを導通させようとすることを示している。
【００４６】
スイッチＳ１８は、キャパシタＣ５と、キャパシタＣ６および出力キャパシタ１７０とを導通、または非導通させるためのスイッチである。スイッチＳ１８の脇に記載したψ４は、チャージドメインフィルタ回路１１０に入力される制御信号ψ４がＨレベルである間、スイッチＳ１８が閉じ、キャパシタＣ５およびＣ６と、出力キャパシタ１７０とを導通させようとすることを示している。
【００４７】
スイッチＳ１９は、キャパシタＣ５をＶｃｏｍと導通、または非導通させるためスイッチである。スイッチＳ１９の脇に記載したψ１ｒは、チャージドメインフィルタ回路１１０に入力される制御信号ψ１ｒがＨレベルである間、スイッチＳ１９が閉じ、キャパシタＣ５とＶｃｏｍとを導通させることを示している。
【００４８】
スイッチＳ１７と同様に、スイッチＳ２１は制御信号ψ２に基づいて第一のフィルタ回路段１２０のキャパシタＣ３およびＣ４と、キャパシタＣ６とを導通、または非導通させるためのスイッチである。また、スイッチＳ２５は制御信号ψ３に基づいて第一のフィルタ回路段１２０のキャパシタＣ１およびＣ２と、キャパシタＣ７とを導通、または非導通させるためのスイッチである。また、スイッチＳ２９は制御信号ψ４に基づいて第一のフィルタ回路段１２０のキャパシタＣ３およびＣ４と、キャパシタＣ８とを導通、または非導通させるためのスイッチである。
【００４９】
スイッチＳ１８と同様に、スイッチＳ２２は制御信号ψ４に基づいてキャパシタＣ５と、キャパシタＣ６および出力キャパシタ１７０とを導通、または非導通させるためのスイッチである。また、スイッチＳ２６は制御信号ψ２に基づいてキャパシタＣ７と、キャパシタＣ８および出力キャパシタ１７０とを導通、または非導通させるためのスイッチである。また、スイッチＳ３０は制御信号ψ２に基づいてキャパシタＣ７と、キャパシタＣ８および出力キャパシタ１７０とを導通、または非導通させようとする。
【００５０】
スイッチＳ１９と同様に、スイッチＳ２３は制御信号ψ２ｒに基づいてキャパシタＣ６をＶｃｏｍと導通、または非導通させるためのスイッチである。また、スイッチＳ２７は制御信号ψ３ｒに基づいてキャパシタＣ７をＶｃｏｍと導通、または非導通させるためのスイッチである。また、スイッチＳ３１は制御信号ψ４ｒに基づいてキャパシタＣ８をＶｃｏｍと導通、または非導通させるためのスイッチである。
【００５１】
出力キャパシタ１７０は、例えば、チャージドメインフィルタ回路１１０から出力を取り出すための容量を有する。また、出力キャパシタ１７０はＡ／Ｄ変換器であってもよい。なお、あるキャパシタＣを第１のキャパシタと捉えた場合、該キャパシタＣが含まれるフィルタ回路段の後段のフィルタ回路段に含まれるキャパシタＣを第２のキャパシタと捉えることができる。
【００５２】
〔２〕本実施形態に関連するクロックパルス生成回路の課題
以上、図１〜図４を参照して説明したように、チャージドメインフィルタ回路１１０を動作させるためには、図３に示したような制御信号を制御信号生成部１０８が生成し、チャージドメインフィルタ回路１１０に供給する必要がある。そこで、図３に示したような制御信号を生成可能な本実施形態に関連するクロックパルス生成回路の一例を説明する。
【００５３】
図５は、本実施形態に関連するクロックパルス生成回路１１の構成を示した説明図である。図５に示したように、クロックパルス生成回路１１は、発振部２１と、フリップフロップＤ１〜Ｄ８を備える巡回型のシフトレジスタである。発振部２１は、図６の上段に示した基本クロックφｃｋを生成し、各フリップフロップＤ１〜Ｄ８に供給する。
【００５４】
ここで、各フリップフロップＤ１〜Ｄ８が保持しているデータは、基本クロックφｃｋの立ち上がりのタイミングで次段のフリップフロップＤ１〜８に送られることとなる。したがって、かかるクロックパルス生成回路１１において、一のフリップフロップＤの信号レベルをＨに設定し、且つ、他の全てのフリップフロップＤの信号レベルをＬに設定すると、当該一のフリップフロップＤに設定されたＨデータは、基本クロックφｃｋに従い、順次、次段のフリップフロップＤにシフトし、クロックパルス生成回路１１内を巡回する。
【００５５】
この際、各フリップフロップＤ１〜Ｄ８から出力される信号のタイミングチャートを図６に示す。なお、図６においては、図面の明瞭性の観点から、各フリップフロップＤ１〜Ｄ８から出力される信号のうち、フリップフロップＤ１から出力される出力信号φ１ｒ、および、フリップフロップＤ２から出力される出力信号φ１のみを示し、フリップフロップＤ３〜Ｄ８から出力される出力信号に関しては例示していない。図６に示すように、各々隣接するフリップフロップＤ１〜Ｄ８から出力される出力信号は、各々、基本クロックφｃｋのクロック周期（Δｔ）に応じた位相ズレを持って生成され、各々、制御信号φ１ｒ、φ１、φ２ｒ、φ２、φ３ｒ、φ３、φ４ｒ、φ４として出力されることとなる。この結果、巡回型のシフトレジスタを用いれば、容易に図３上段と同様の制御信号を生成することが可能となり、もって、チャージドメインフィルタ回路１１０を動作させるための制御信号を生成することが可能となる。
【００５６】
ここで、チャージドメインフィルタ回路１１０においては、例えば制御信号φ１は入力信号をキャパシタＣにサンプリングさせるために用いられ、φ１ｒはキャパシタＣに蓄えられている電荷をリセットするために用いられる。
【００５７】
したがって、制御信号φ１およびφ１ｒをはじめ、各制御信号がＨに維持される期間は、回路特性の観点からオーバーラップしないようにしてもよい。この点に関し、クロックパルス生成回路１１が生成する各制御信号は、ＨからＬへの立下りが次の制御信号のＬからＨへの立ち上がりと重複する場合がある。そこで、各制御信号の立ち上がりおよび立下りのタイミングも重複しないクロックパルス生成回路１２の回路構成を図７に示し、クロックパルス生成回路１２により生成されるクロックパルスについて図８に示す。
【００５８】
図７に示したように、クロックパルス生成回路１２は、発振部２２と、フリップフロップＤ１１〜Ｄ２６を備える巡回型のシフトレジスタである。発振部２２は、図８の上段に示した基本クロックφｃｋを生成し、各フリップフロップＤ１１〜Ｄ２６に供給する。
【００５９】
また、上記クロックパルス生成回路１１と同様に、クロックパルス生成回路１２において、初期値として一のフリップフロップＤの信号レベルをＨに設定し、他のフリップフロップＤ全てにＬを設定した場合を想定する。ここで、各フリップフロップＤ１１〜Ｄ２６が保持しているデータは、クロックパルス生成回路１１と同様に、基本クロックφｃｋの立ち上がりのタイミングで次段のフリップフロップＤ１１〜２６に送られる。したがって、上記のように初期値として一のフリップフロップＤの信号レベルをＨに設定すれば、Ｈデータがクロックパルス生成回路１２を巡回する。
【００６０】
このため、フリップフロップＤ１１〜Ｄ２６の出力を一つおきに抽出すれば、図８の中段および下段に示したような、各々がＨである期間が全く重複しない制御信号φ１およびφ１ｒなどを得ることができる。なお、制御信号φ１は、制御信号φ１ｒに対して基本クロックφｃｋの２周期（Δｔ）に対応する位相遅れを有する。また、各制御信号がＨである時間は、基本クロックφｃｋの１周期（Δｗ）に対応する時間である。
【００６１】
ただし、クロックパルス生成回路１２には、クロックパルス生成回路１１と比較して倍の段数のフリップフロップＤを設ける必要がある。また、発振部２２は、発振部２１の２倍の周波数の基本クロックを生成する必要がある。なお、クロックパルス生成回路１１が生成した制御信号の位相調整を担う回路を設けることでも、各制御信号の信号レベルがＨである期間の重複を回避しえる。
【００６２】
ところで、チャージドメインフィルタ回路１１０は、図６または図８に示した各制御信号の時間間隔Δｔに応じた周波数特性を有する。具体的には、チャージドメインフィルタ回路１１０は、図２に示した最初の減衰極（ノッチ）の周波数ｆｓが各制御信号の時間間隔Δｔの逆数である１／ΔｔＨｚとなる。
【００６３】
したがって、発振部２１または発振部２２が生成する基本クロックφｃｋの周波数を高くする事で、チャージドメインフィルタ回路１１０における最初のノッチ周波数１／Δｔを高くする事が可能となる。このように、チャージドメインフィルタ回路１１０の周波数特性は、クロックパルス生成回路１１または１２の基本クロックφｃｋの周波数により調整可能である。
【００６４】
また、より広帯域な信号に対応可能なチャージドメインフィルタ回路１１０を実現するためには、クロックパルス生成回路１１または１２がより高い周波数で動作する必要がある。例えば、ＧＨｚのオーダーの通過域を確保するために最初のノッチ周波数を４ＧＨｚに設定した場合、各制御信号の時間間隔Δｔを２５０ｐｓとする必要がある。すなわち、図５に示したクロックパルス生成回路１１においては発振部２１が４ＧＨｚの基本クロックφｃｋを生成し、図７に示したクロックパルス生成回路１２においては発振部２２が８ＧＨｚの基本クロックφｃｋを生成する必要が生じる。
【００６５】
さらに、図４に示した多段のフィルタ回路段を備えるチャージドメインフィルタ回路１１０において各段間でデシメーションを行なう場合、前段に与える制御信号を生成するクロックパルス生成回路１１または１２をより高い周波数で動作させる必要がある。
【００６６】
例えば、フィルタ回路段が２段カスケード接続されたチャージドメインフィルタ回路１１０において、各段間で１／２のデシメーションをする場合を考える。また、チャージドメインフィルタ回路１１０全体の周波数特性として、最初のノッチ周波数を４ＧＨｚとする。この場合、チャージドメインフィルタ回路１１０の後段のフィルタ回路段には、４ＧＨｚで動作させたクロックパルス生成回路１１が生成した制御信号、または８ＧＨｚで動作させたクロックパルス生成回路１２が生成した制御信号を供給する必要がある。また、１段目と２段目のデシメーション比を１／２とした場合、チャージドメインフィルタ回路１１０の前段のフィルタ回路段には、８ＧＨｚまたは１６ＧＨｚで動作させたクロックパルス生成回路１１または１２が生成した制御信号を供給する必要がある。
【００６７】
このように、本実施形態に関連するクロックパルス生成回路１１または１２では、チャージドメインフィルタ回路１１０にＧＨｚオーダーの信号を扱わせるために、極めて高速な周波数でシフトレジスタ（複数のフリップフロップ）を動作させる必要がある。また、このように高周波数の制御信号を発生させようとする場合、発振部２１または２２、および発振部２１または２２に付属する回路群において消費電力が増大してしまう。
【００６８】
そこで、上記事情を一着眼点にして本実施形態にかかるフィルタ装置１００を創作するに至った。本実施形態にかかるフィルタ装置１００を構成する制御信号生成部１０８は、消費電力を抑制しつつ、チャージドメインフィルタ回路１１０を動作させるための制御信号を生成することができる。以下、図９〜図１８を参照しつつ、当該フィルタ装置１００を構成する制御信号生成部１０８および動作を詳細に説明する。
【００６９】
〔３〕フィルタ装置を構成する制御信号生成部
図９は、制御信号生成部１０８の構成例を示した機能ブロック図である。図９に示したように、制御信号生成部１０８は、多相発振器２００と、遷移時点可変部３００と、を備え、信号生成装置として機能する。
【００７０】
多相発振器２００は、信号レベルがＨ（第１のレベル、または第２のレベル）とＬ（第２のレベル、または第１のレベル）の間で遷移し、各々が同一の周波数を有し、且つ、各々の信号間に所定の位相差を有する複数の基礎信号を生成する。また、多相発振器２００は、任意の基礎信号の信号レベルがＨである期間、および該任意の基礎信号に対して所定の位相遅れを有する次の基礎信号の信号レベルがＨである期間が重複する複数の基礎信号を生成する。多相発振器２００の一例を図１０および図１１を参照しつつ説明する。
【００７１】
図１０は、多相発振器２００の構成例を示した説明図である。図１１は、多相発振器２００が生成する基礎信号を示した説明図である。図１０に示したように、多相発振器２００は、入力信号を遅延、および反転させる複数の遅延反転素子２１０〜２８０を備えるリングオシレータである。
【００７２】
図１０に示す例においては、各遅延反転素子２１０〜２８０は、複数の信号が入力され、複数の信号を出力する場合を示しているが、一の信号の入出力ごとに一の遅延反転素子を設けてもよい。また、各遅延反転素子２１０〜２８０はＣＭＯＳプロセスに基づいて構成されても、複数の入力された信号の差動に基づいて動作してもよい。
【００７３】
このような多相発振器２００からは、図１１に示したように、各々が４５度の位相差を有する８相の基礎信号が得られる。例えば、各基礎信号の周波数が５００ＭＨｚである場合には、隣り合う２つの基礎信号の立ち上がりタイミングの差分は２５０ｐｓとなる。なお、各基礎信号の周波数は、例えば各遅延反転素子２１０〜２８０における遅延量を調整することにより変化させることができる。
【００７４】
しかし、かかる基礎信号は、各々信号レベルがＨである期間が重複するため、チャージドメインフィルタ回路１１０の各フィルタ回路段に供給する制御信号としては利用することが困難である。そこで、多相発振器２００により生成された各基礎信号の立下りタイミングを調整し、制御信号を生成することが可能な遷移時点可変部３００を提案する。以下、かかる遷移時点可変部３００の具体的構成例を挙げる。
【００７５】
〔３−１〕遷移時点可変部の第１の構成例
図１２は、遷移時点可変部３００の第１の構成例を示した説明図である。図１２に示したように、遷移時点可変部３００は、２の基礎信号の論理積を演算する複数の論理演算部３１０、３２０を備える。
【００７６】
例えば、論理演算部３１０には、基礎信号Ａ及び、該基礎信号Ａに対して上記所定の位相差を有する基礎信号／Ｂの反転信号である基礎信号Ｂが入力され、基礎信号Ａと基礎信号Ｂの論理積を演算する。
【００７７】
また、論理演算部３２０には、基礎信号／Ｂ及び、該基礎信号／Ｂに対して上記所定の位相差を有する基礎信号Ｃの反転信号である基礎信号／Ｃが入力され、基礎信号／Ｂと基礎信号／Ｃの論理積を演算する。図１２においては記載を省略しているが、遷移時点可変部３００は、多相発振器２００により生成された各基礎信号Ｃ、／Ｄ、／Ａ、Ｂ、／Ｃ、Ｄを同様に論理演算する論理演算部を備える。
【００７８】
図１３は、図１２に示した遷移時点可変部３００により制御信号が生成される様子を示した説明図である。図１３に示したように、図１２に示した遷移時点可変部３００は、多相発振器２００により生成された基礎信号に基づいて、各々が所定の位相差を有し、信号レベルがＨである期間が重複しない複数の制御信号を生成することができる。なお、図１３に示したＡ・Ｂをφ１ｒに対応させ、／Ｂ・／Ｃをφ１に対応させ、Ｃ・Ｄをφ２ｒに対応させてもよい。
【００７９】
なお、チャージドメインフィルタ回路１１０の周波数特性は、上述したように、各制御信号の時間間隔Δｔ（立ち上がりのタイミング間隔）に依存する部分が大きいため、各制御信号の時間間隔Δｔには高い精度が要求される。一方、各制御信号のパルス幅Δｗは、各フィルタ回路段間で信号を転送する窓区間に相当するパラメータである。したがって、スイッチが閉じ、該スイッチを介して電流が流れ、次段のキャパシタＣ間でチャージシェアが完了するという、一連の段間のチャージの伝達の過渡応答に要する時間さえ確保されていれば、必ずしも制度の高低が問われるものではない。
【００８０】
〔３−２〕遷移時点可変部の第２の構成例
遷移時点可変部３００の第１の構成例においては、ある制御信号と次の制御信号がＨレベルに維持される期間は重複しないものの、ある制御信号の立下りと次の制御信号の立ち上がりの遷移時点が一致する。このように遷移時点が一致する制御信号がチャージドメインフィルタ回路１１０に供給されると、例えば、キャパシタＣによるサンプリングの開始後、所定期間だけ同時にリセットが行なわれてしまうおそれがある。もちろん、回路設計によっては、かかる事態の発生を抑止できるが、各制御信号の立ち上がりおよび立下りのタイミングが一致しないようにすることも有効である。そこで、制御信号の立下りを、次の制御信号の立ち上がりの以前にすることができる点を特徴とする遷移時点可変部３００の第２の構成例を以下に説明する。
【００８１】
図１４は、遷移時点可変部３００の第２の構成例を示した説明図である。図１４に示したように、遷移時点可変部３００は、一の基礎信号の立ち上がりを検出する複数の微分器３４０、３５０を備える。
【００８２】
図１５は、微分器３４０の詳細な構成を示した説明図である。図１６は、図１４に示したように遷移時点可変部３００により制御信号が生成される様子を示した説明図である。図１５に示したように、微分器３４０は、遅延素子３４２と、インバータ３４４と、論理演算部３４６と、を備える。
【００８３】
遅延素子３４２は、入力された基礎信号Ａの位相を上記所定の位相差以下の位相だけ遅延させ、図１６の２段目に示した基礎信号Ａ’としてインバータ３４４に出力する。かかる遅延素子３４２は、例えば、偶数個のＭＯＳインバータ列、容量および抵抗などであってもよい。
【００８４】
インバータ３４４は、遅延素子３４２から出力された基礎信号Ａ’を反転させ、図１６の３段目に示した基礎信号／Ａ’として論理演算部３４６に出力する。なお、遅延素子３４２とインバータ３４４の配置順番は、遅延素子３４２が先であっても、インバータ３４４が先であってもよい。また、必要な遅延量がインバータ３４４における位相の遅延量と大差ない場合、遅延素子３４２を設けなくてもよい。
【００８５】
論理演算部３４６は、基礎信号Ａと、インバータ３４４から出力された基礎信号／Ａ’との論理積を演算し、図１６の４段目に示したＡ・／Ａ’を制御信号として出力する。かかる制御信号のパルス幅は、遅延素子３４２による位相の遅延量に対応する。
【００８６】
図１４においては記載を省略しているが、遷移時点可変部３００は、基礎信号Ｃ、／Ｄ、／Ａ、Ｂ、／Ｃ、Ｄに対して同様の処理をする複数の微分器を備える。その結果、当該遷移時点可変部３００は、多相発振器２００により生成された基礎信号に基づき、信号レベルがＨである期間が重複せず、信号レベルの遷移のタイミングも一致しない複数の制御信号を生成することができる。また、各制御信号のパルス幅は、遅延素子３４２による位相の遅延量を調整することで容易に変更することが可能である。
【００８７】
〔３−３〕遷移時点可変部の第３の構成例
図１７は、遷移時点可変部３００の第３の構成例を示した説明図である。第３の例にかかる遷移時点可変部３００は、第３の例と同様に複数の微分器３４０、３５０を備えるが、各微分器３４０、３５０の構成が異なる。
【００８８】
具体的には、第３の例にかかる遷移時点可変部３００の微分器３４０は、遅延素子３４８と、論理演算部３４９と、を備える。遅延素子３４８には基礎信号Ａが入力されると、基礎信号Ａの位相を遅延させ、基礎信号Ａ’として論理演算部３４９に出力する。
【００８９】
論理演算部３４９は、基礎信号Ａ’と、基礎信号Ａと上記所定の位相差を有する基礎信号／Ｂの反転信号である基礎信号Ｂとの論理積を演算子、制御信号として出力する。当該第３の構成例にかかる遷移時点可変部３００は、上記同様に、複数の基礎信号に基づいて制御信号を生成する微分器を複数備える。
【００９０】
〔４〕フィルタ装置において実行されるフィルタ方法
以上、本実施形態にかかるフィルタ装置１００の構成を説明した。続いて、当該フィルタ装置１００において実行されるフィルタ方法について図１８を参照しつつ説明する。
【００９１】
図１８は、本実施形態にかかるフィルタ装置１００において実行されるフィルタ方法の流れを示したフローチャートである。図１８に示したように、制御信号生成部１０８の多相発振器２００が図１１に示した多相信号を生成する（Ｓ４１０）。続いて、制御信号生成部１０８の遷移時点可変部３００が、多相発振器２００により生成された多相信号に基づいて、例えば図１３に示した制御信号を生成する（Ｓ４２０）。かかる一の制御信号生成部１０８が生成した制御信号は、チャージドメインフィルタ回路１１０の一のフィルタ回路段に供給される。
【００９２】
そして、チャージドメインフィルタ回路１１０のスイッチング部は、供給される制御信号に基づいて回路モードを切り替える。ここで、回路モードは、一のキャパシタＣに関し、
該キャパシタＣに入力信号をサンプリングさせるサンプリングモード、該キャパシタＣにサンプリングにより蓄えられた電荷を出力させる出力モードなどを含む。例えば、Ｓ１、５、９、１３は、各々に供給される制御信号φ１、φ２、φ３、φ４に基づき順次オンされ、キャパシタＣ１、キャパシタＣ２、キャパシタＣ３、キャパシタＣ４の順にサンプリングが行なわれる（Ｓ４３０）。
【００９３】
〔５〕まとめ
以上説明したように、本実施形態にかかるフィルタ装置１００においては、制御信号生成部１０８が、高速に動作するシフトレジスタを用いることなく、相互に信号レベルがＨである期間が重複しない複数の制御信号を生成することができる。その結果、消費電力を抑制しつつ、チャージドメインフィルタ回路１１０を動作させることが可能となる。このようなフィルタ装置１００は、ＣＭＯＳプロセスを用いてチャージドメインフィルタ回路１１０を構成する場合に特に有効である。
【００９４】
なお、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【００９５】
例えば、本明細書のフィルタ装置１００の処理における各ステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むとしてもよい。
【図面の簡単な説明】
【００９６】
【図１】本実施形態にかかるフィルタ装置の構成を示した説明図である。
【図２】フィルタ装置の動作により得られる出力信号の周波数特性を示した説明図である。
【図３】制御信号生成部により生成される制御信号を示した説明図である。
【図４】チャージドメインフィルタ回路の回路構成を示した説明図である。
【図５】本実施形態に関連するクロックパルス生成回路の構成を示した説明図である。
【図６】クロックパルス生成回路により生成されるクロックパルスを示した説明図である。
【図７】本実施形態に関連する他のクロックパルス生成回路の構成を示した説明図である。
【図８】クロックパルス生成回路により生成されるクロックパルスを示した説明図である。
【図９】制御信号生成部の構成例を示した機能ブロック図である。
【図１０】多相発振器の構成例を示した説明図である。
【図１１】多相発振器が生成する基礎信号を示した説明図である。
【図１２】遷移時点可変部の第１の構成例を示した説明図である。
【図１３】図１２に示した遷移時点可変部により制御信号が生成される様子を示した説明図である。
【図１４】遷移時点可変部の第２の構成例を示した説明図である。
【図１５】微分器の詳細な構成を示した説明図である。
【図１６】図１４に示したように遷移時点可変部により制御信号が生成される様子を示した説明図である。
【図１７】遷移時点可変部の第３の構成例を示した説明図である。
【図１８】本実施形態にかかるフィルタ装置において実行されるフィルタ方法の流れを示したフローチャートである。
【符号の説明】
【００９７】
１００ フィルタ装置
１０４ 周波数特性設定部
１０８ 制御信号生成部
１１０ チャージドメインフィルタ回路
２００ 多相発振器
３００ 遷移時点可変部
３１０、３２０、３４６、３４９ 論理演算部
３４０、３５０ 微分器
３４２、３４８ 遅延素子
３４４ インバータ
【特許請求の範囲】
【請求項１】
各々が同一の周波数を有し、且つ、所定の位相差を有する複数の基礎信号であって、（１）任意の基礎信号、および（２）該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号が、共に第１のレベルに維持される期間が重複する複数の基礎信号を生成する多相発振部と；
前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点以前に変化させてパルス信号を生成する遷移時点可変部と；
を備えることを特徴とする信号生成装置。
【請求項２】
前記遷移時点可変部は、前記多相信号生成部により生成された一の基礎信号と、前記一の基礎信号と前記所定の位相差を有する基礎信号の反転信号と、の論理積を演算して一のパルス信号を生成する論理演算部を備えることを特徴とする、請求項１に記載の信号生成装置。
【請求項３】
前記遷移時点可変部は、
前記多相信号生成部により生成された一の基礎信号の信号レベルが反転され、前記所定の位相差以下の位相が遅延された信号を生成する遅延部と；
前記一の基礎信号と、前記遅延部により生成された信号との論理積を演算して一のパルス信号を生成する論理演算部と；
を備えることを特徴とする、請求項１に記載の信号生成装置。
【請求項４】
入力信号を順次異なる第１のキャパシタがサンプリングし、前記サンプリングにより複数の第１のキャパシタに蓄えられた電荷の少なくとも一部を出力するフィルタ装置であって：
各々が同一の周波数を有し、且つ、所定の位相差を有する複数の基礎信号であって、（１）任意の基礎信号、および（２）該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号が、共に第１のレベルに維持される期間が重複する複数の基礎信号を生成する多相発振部と；
前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点と同一、または遷移時点以前に変化させてパルス信号を生成する遷移時点可変部と；
前記複数のパルス信号に基づいて、前記第１のキャパシタの各々に順次入力信号をサンプリングさせるスイッチング部と；
備えることを特徴とする、フィルタ装置。
【請求項５】
前記遷移時点可変部は、前記多相信号生成部により生成された一の基礎信号と、前記一の基礎信号と前記所定の位相差を有する基礎信号の反転信号と、の論理積を演算して一のパルス信号を生成する論理演算部を備えることを特徴とする、請求項４に記載のフィルタ装置。
【請求項６】
前記遷移時点可変部は、
前記多相信号生成部により生成された一の基礎信号の信号レベルが反転され、前記所定の位相差以下の位相が遅延された信号を生成する遅延部と；
前記一の基礎信号と、前記遅延部により生成された信号との論理積を演算して一のパルス信号を生成する論理演算部と；
を備えることを特徴とする、請求項４に記載のフィルタ装置。
【請求項７】
前記第１のキャパシタは、前記第１のキャパシタの静電容量を減少させるパルス信号が入力される制御端子を備えることを特徴とする、請求項４に記載のフィルタ回路。
【請求項８】
各々が同一の周波数を有し、且つ、所定の位相差を有する複数の基礎信号であって、（１）任意の基礎信号、および（２）該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号が、共に第１のレベルに維持される期間が重複する複数の基礎信号を生成するステップと；
前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点以前に変化させてパルス信号を生成するステップと；
を含むことを特徴とする、信号生成方法。
【請求項９】
入力信号を順次異なる第１のキャパシタがサンプリングし、前記サンプリングにより複数の第１のキャパシタに蓄えられた電荷の少なくとも一部を出力するフィルタ装置において実行されるフィルタ方法であって：
各々が同一の周波数を有し、且つ、所定の位相差を有する複数の基礎信号であって、（１）任意の基礎信号、および（２）該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号が、共に第１のレベルに維持される期間が重複する複数の基礎信号を生成するステップと；
前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点と同一、または遷移時点以前に変化させてパルス信号を生成するステップと；
前記複数のパルス信号に基づいて、前記第１のキャパシタの各々に順次入力信号をサンプリングさせるステップと；
含むことを特徴とする、フィルタ方法。
【請求項１】
各々が同一の周波数を有し、且つ、所定の位相差を有する複数の基礎信号であって、（１）任意の基礎信号、および（２）該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号が、共に第１のレベルに維持される期間が重複する複数の基礎信号を生成する多相発振部と；
前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点以前に変化させてパルス信号を生成する遷移時点可変部と；
を備えることを特徴とする信号生成装置。
【請求項２】
前記遷移時点可変部は、前記多相信号生成部により生成された一の基礎信号と、前記一の基礎信号と前記所定の位相差を有する基礎信号の反転信号と、の論理積を演算して一のパルス信号を生成する論理演算部を備えることを特徴とする、請求項１に記載の信号生成装置。
【請求項３】
前記遷移時点可変部は、
前記多相信号生成部により生成された一の基礎信号の信号レベルが反転され、前記所定の位相差以下の位相が遅延された信号を生成する遅延部と；
前記一の基礎信号と、前記遅延部により生成された信号との論理積を演算して一のパルス信号を生成する論理演算部と；
を備えることを特徴とする、請求項１に記載の信号生成装置。
【請求項４】
入力信号を順次異なる第１のキャパシタがサンプリングし、前記サンプリングにより複数の第１のキャパシタに蓄えられた電荷の少なくとも一部を出力するフィルタ装置であって：
各々が同一の周波数を有し、且つ、所定の位相差を有する複数の基礎信号であって、（１）任意の基礎信号、および（２）該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号が、共に第１のレベルに維持される期間が重複する複数の基礎信号を生成する多相発振部と；
前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点と同一、または遷移時点以前に変化させてパルス信号を生成する遷移時点可変部と；
前記複数のパルス信号に基づいて、前記第１のキャパシタの各々に順次入力信号をサンプリングさせるスイッチング部と；
備えることを特徴とする、フィルタ装置。
【請求項５】
前記遷移時点可変部は、前記多相信号生成部により生成された一の基礎信号と、前記一の基礎信号と前記所定の位相差を有する基礎信号の反転信号と、の論理積を演算して一のパルス信号を生成する論理演算部を備えることを特徴とする、請求項４に記載のフィルタ装置。
【請求項６】
前記遷移時点可変部は、
前記多相信号生成部により生成された一の基礎信号の信号レベルが反転され、前記所定の位相差以下の位相が遅延された信号を生成する遅延部と；
前記一の基礎信号と、前記遅延部により生成された信号との論理積を演算して一のパルス信号を生成する論理演算部と；
を備えることを特徴とする、請求項４に記載のフィルタ装置。
【請求項７】
前記第１のキャパシタは、前記第１のキャパシタの静電容量を減少させるパルス信号が入力される制御端子を備えることを特徴とする、請求項４に記載のフィルタ回路。
【請求項８】
各々が同一の周波数を有し、且つ、所定の位相差を有する複数の基礎信号であって、（１）任意の基礎信号、および（２）該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号が、共に第１のレベルに維持される期間が重複する複数の基礎信号を生成するステップと；
前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点以前に変化させてパルス信号を生成するステップと；
を含むことを特徴とする、信号生成方法。
【請求項９】
入力信号を順次異なる第１のキャパシタがサンプリングし、前記サンプリングにより複数の第１のキャパシタに蓄えられた電荷の少なくとも一部を出力するフィルタ装置において実行されるフィルタ方法であって：
各々が同一の周波数を有し、且つ、所定の位相差を有する複数の基礎信号であって、（１）任意の基礎信号、および（２）該任意の基礎信号に対して前記所定の位相遅れを有する次の基礎信号が、共に第１のレベルに維持される期間が重複する複数の基礎信号を生成するステップと；
前記各基礎信号の第１のレベルから第２のレベルへの遷移時点を、前記各基礎信号の前記次の基礎信号の第２のレベルから第１のレベルへの遷移時点と同一、または遷移時点以前に変化させてパルス信号を生成するステップと；
前記複数のパルス信号に基づいて、前記第１のキャパシタの各々に順次入力信号をサンプリングさせるステップと；
含むことを特徴とする、フィルタ方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００９−２１８７０（Ｐ２００９−２１８７０Ａ）
【公開日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願番号】特願２００７−１８３４８４（Ｐ２００７−１８３４８４）
【出願日】平成１９年７月１２日（２００７．７．１２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２１年１月２９日（２００９．１．２９）
【国際特許分類】
【出願日】平成１９年７月１２日（２００７．７．１２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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