【課題】ＰＶＴに依存せずに安定した周波数を出力する。
【解決手段】出力する第１の出力信号Ｖｆ１の周波数を第１の制御電圧ＶＣ１で制御する第１の電圧制御発振器１１と、第１の出力信号Ｖｆ１及び基準信号ＣＬＫに基づき第１の出力信号Ｖｆ１の周波数を一定に維持する第１の制御電圧ＶＣ１を生成する制御電圧生成部１３と、を含む位相同期回路１０と、出力する第２の出力信号Ｖｆ２の周波数を第２の制御電圧ＶＣ２で制御する第２の電圧制御発振器２０と、第１の制御電圧ＶＣ１に基づき第２の出力信号Ｖｆ２の周波数を一定に維持する第２の制御電圧ＶＣ２を生成する制御電圧変換部３０と、を含むパルス発生回路１。 （もっと読む）

【課題】ＲＳＳＩを使用したＡＳＫ信号の復調時においても、２値化の閾値と比較される入力信号の振幅を一定に保つ。
【解決手段】ＲＳＳＩ検波器１７にて復調されたＡＳＫ信号はピークホールド回路２３に入力され、ピークホールド回路２３は、充放電部２４に入力される入力信号のピーク値を検出し、クリップ回路２２は、充放電部２４に入力される入力信号のピーク値から一定値以下のレベルをクリップし、充放電部２４は、クリップ回路２２にてクリップされた信号を用いてコンデンサＣ２を急速充放電することで、コンパレータ２７の閾値として用いられる基準電圧Ｖｒｅｆを発生させる。 （もっと読む）

【課題】差動出力信号間のオフセット電圧を充分に抑圧し、出力信号のデューティ比の悪化を防ぐこと。
【解決手段】差動振幅制限増幅器３０と、該差動振幅制限増幅器の出力差動信号をオフセット電圧抑制のために前記差動振幅制限幅器の入力側にフィードバックする差動アクティブ・ローパスフィルタ回路４０とを備える。 （もっと読む）

【課題】通信機などが必要とする発振装置の発振周波数範囲の広帯域化が、簡単な構成で精度よく行えるようにする。
【解決手段】８ＧＨｚから１２ＧＨｚなどの第１の周波数帯域幅の可変範囲を持つ低位相雑音な発振手段と、発振手段の発振出力を分周する周波数分周器とを備える。発振手段が出力する発振信号の周波数と、周波数分周器で分周する分周比を制御して、周波数分周器の出力周波数を、発振手段の発振周波数以下の周波数で、第１の周波数帯域幅と同じかそれ以上の周波数帯域幅で可変設定される所望の周波数とする制御を行う。 （もっと読む）

低電流差分信号活動検出器回路は、１組の差分入力線に付加されるより小さな差分信号を検出しつつ、同一の１組の差分入力線上の大きな同相信号を除去するように、構成され得る。前記検出回路は、トランスリニア・バッファを含み得る。前記トランスリニア・バッファは、前記バッファ入力および前記バッファ出力において前記差分入力信号によって駆動される。これにより前記検出回路の前記入力を駆動する前記差分信号は、前記バッファ出力デバイスを通じて半波整流され得、検出された出力を提供するようにフィルタリングされ得る。同相信号が付加されると、前記バッファの入力および出力は相互に追跡し合い、前記出力デバイス内において整流される電流は無く、これにより、同相信号は除去される。前記検出回路は、２つのバッファと共に構成することもできる。これらの２つのバッファの出力は、共通ノードに連結され、各バッファ入力は、前記差分入力信号のうちそれぞれ１つによって駆動される。これにより前記検出回路の前記入力を駆動する前記差分信号を、前記２つのバッファの前記出力デバイスを通じて全波整流することができ、検出された出力を提供するようにフィルタリングすることができる。前記２つのバッファは、対称構造で構成することができ、これにより、前記バッファの前記出力が共通ノードに連結された際に同相信号を除去することが可能になる。
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【課題】ダイレクトコンバージョン方式や低ＩＦ方式では局部発振器信号の高調波成分によるノイズを低減させる。
【解決手段】位相差がそれぞれ１２０°異なる３相信号を局部発振信号として受信信号と乗算し、それぞれの復調波の同相信号をキャンセルすることで、局部発振信号の高調波成分のうち、第３高調波によるノイズ成分をキャンセルすることができるミキサを提供する。 （もっと読む）

【課題】本発明は、短いロッキングタイムを有しながらも、安定的に動作できる位相同期装置を提供する。
【解決手段】本発明の位相同期装置は、入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるＰＬＬ回路を含むことを特徴とする。 （もっと読む）

【課題】消費電力が大きくなく、位相ノイズが小さく、広い同調範囲のＰＬＬを提供する。
【解決手段】位相検出器３４は、基準信号路３０及び帰還信号路３２から入力の位相差を検出し、位相検出器出力を発生する。発振器３２は、位相検出器出力に応答し且つこの位相検出器出力に基づいた発振出力Ｆoutを発生する。この発振出力Ｆoutが帰還信号路３２に供給される。基準信号路３０内のミキサ７４は、基準信号Ｆrefをダイレクト・デジタル・シンセサイザ７２からの出力と混合する。基準信号路内のスイッチング機構８０は、複数の異なるフィルタの１つを選択的にミキサ及び位相検出器の間に直列に配置する。 （もっと読む）

【課題】半導体装置において、ユーザボードの違いや製造ばらつきがあっても、電源共振ノイズによる問題を回避することができる技術を提供する。
【解決手段】半導体装置内の電源ノイズを観測する電源ノイズ観測回路１と、電源ノイズ観測回路１の出力に基づいて、生成クロック３０１の周波数が変化するクロック生成回路２と、生成クロック３０１が入力される演算回路ブロック３と、を備える。そして、前記電源ノイズ観測回路１によって観測される電源ノイズが低減するように、生成クロック３０１の周波数が調整される。 （もっと読む）

【課題】 セットアップ違反に対するより一般的な検出技術を提供する。
【解決手段】 外部からの入力データを受ける第１のフリップフロップと、前記入力データを受けるラッチと、このラッチの出力と前記第１のフリップフロップの出力との排他的論理和を入力する第２のフリップフロップとを備えた電子回路。また前記第１のフリップフロップの出力を入力とし前記第２のフリップフロップの出力に基づく通知信号を抑制信号入力として用いる電子回路を具備した情報再生装置。 （もっと読む）

【課題】入力信号に含まれるジッタを増幅するジッタ増幅回路１５０。
【解決手段】入力信号に含まれるジッタを増幅するジッタ増幅回路であって、入力信号を受け取り、入力信号の波形を歪ませることにより、入力信号の高調波成分を生じさせる歪回路と、歪回路が出力する歪信号を、ジッタを増幅すべき増幅率に応じた次数の高調波成分以外の成分を除去して通過させるフィルタとを備えるジッタ増幅回路。 （もっと読む）

【課題】発振回路からの連続信号のレベル調整を行う場合であっても、送信電力を制御することが可能な信号変調回路を提供する。
【解決手段】信号変調回路の一例であるパルス生成回路は、発振回路と、制御信号発生回路と、逓倍回路と、フィルタと、制御部からなる。発振回路、及び逓倍回路は能動素子で構成されるアクティブ回路である。発振回路から連続信号が出力されて逓倍回路に入力され、制御信号発生回路から出力される制御信号によって逓倍回路が間欠的に動作することでパルス信号を生成し、制御部からの信号により電力レベルを簡易に調整する。 （もっと読む）

【課題】リングオシレータを利用して基準クロック信号の周波数を逓倍した逓倍クロック信号を生成するクロック信号生成回路において、逓倍クロック信号のジッタを抑制する。
【解決手段】高速クロック発生回路２の主要部であるリングオシレータへの電源供給を時定数がτに設定されたローパスフィルタ２３を介して行い、高速クロック信号ＣＫｒで基準クロック信号ＣＫｓ（周波数ｆｓ）の周期をカウントする周期カウンタ４のカウント値（周期カウント値）ＤＧを、基準クロック信号ＣＫｓに従って動作する逓倍クロック生成回路５が、ｎクロック周期で、逓倍クロック信号ＣＫｏに反映させる。そして、基準クロック発生回路３は、周波数ｆｓがτ＞ｎ／ｆｓを満たす基準クロック信号ＣＫｓを発生させる。 （もっと読む）

【課題】 簡易な構造を有するノイズフィルタ回路等を提供する。
【解決手段】 ノイズフィルタ回路（１０；６０）は、入力信号（ＩＮ）を入力するラッチ回路（１４；６４）を備える。ラッチ回路（１４；６４）は、第１および第２の論理演算回路（たとえば、ＮＡＮＤ回路）を含む。第１および第２のＮＡＮＤ回路のそれぞれにおいて、セット信号（Ｓ）またはリセット（Ｒ）信号を入力するＰ型トランジスタ（Ｐ１）の能力は、セット信号（Ｓ）またはリセット（Ｒ）信号を入力するＮ型トランジスタ（Ｎ１）の能力、および、このＮ型トランジスタ（Ｎ１）と直列に接続されるＮ型トランジスタ（Ｎ２）の能力（トータルな能力）より低い。ノイズフィルタ回路（１０；６０）は、ラッチ回路（１４；６４）からの出力信号（ＯＵＴ（ＸＱ；Ｑ））を入力する波形整形回路（１６）を、備えてもよい。 （もっと読む）

【課題】本発明は、外部環境の影響にも安定的に動作し、より向上した電力及び面積効率を具現するデータセンタートラッキング回路及びこれを含む半導体集積回路を提供する。
【解決手段】本発明は、直列連結した複数のクロックバッファーからなり、クロックをバッファーリングして出力信号を出力するクロックツリー；クロックに基づき、出力信号の位相の変化を感知して感知信号を出力する感知部；及び、感知信号に応じて、クロックツリーに供給される電流を調節し、出力信号の位相を調節するディレイ補償部を含む。 （もっと読む）

【課題】発振回路により作成される動作クロックによる不要な電磁輻射ノイズを低減する。
【解決手段】乱数発生回路１０から出力された乱数データは、周波数可変データレジスタ１２に格納される。周波数可変データレジスタ１２に格納されるデータは、乱数発生回路１０から順次発生される乱数データによって更新される。発振回路１３はクロックを発生する回路であり、クロックは不図示の動作クロック作成回路を通して動作クロックとして、内部回路１４に供給される。発振回路１３のクロックの周波数は、周波数可変データレジスタ１２に格納された乱数データに応じて可変制御されるようになっている。また、周波数可変データレジスタ１２に格納された乱数データに応じて可変制御される周波数の幅を制御するための制御データが格納される周波数可変幅制御レジスタ１５が設けられている。 （もっと読む）

【課題】より少ない数のトランジスターを使いながらも、高周波特性が反映されたクロック信号を生成でき、具現可能なクロック周波数帯域に限界がない位相クロック発生器を提供することと、回路サイズ及び電力消費量を最小化して、半導体設計及び工程が容易になり、トランジスターの動作周波数がそのまま反映された高周波クロック信号を生成することができ、ノイズ成分の影響を最小化することができる位相クロック発生器を提供する。
【解決手段】電源線及び接地線の間に繋がって４行とＮ列を構成して、多数の位相遅延信号をゲート端子を通じて入力されるトランジスターを含み、単位列を構成する４個のトランジスターの中で、一方の側の２個のトランジスターはＮＭＯＳでペアを構成し、他方の側の２個のトランジスターはＰＭＯＳでペアを構成して、前記単位列を構成するＮＭＯＳペアとＰＭＯＳペアの間のラインに繋がってクロック信号を送り出すバッファーを含む。 （もっと読む）

グリッチに対する自己クロック回路を強化するための複数の技術が開示されている。グリッチフィルタが、デジタル設計の同じ場所に設けられている。ある実施例では、グリッチフィルタが動的に同調可能である。一実施例では、入力が出力によってロックアウトされる。差動信号のための回路のように、コード符号を見積もるための方法が与えられている。 （もっと読む）

【課題】分数分周型のＰＬＬ発振回路における抵抗やキャパシタの定数を小さくすると共に、雑音を低減する。
【解決手段】入力信号ＩＮと帰還信号ＦＢａの周波数の差に応じた電流を共通のノードＮｃに出力する周波数比較器１０ａと、入力信号ＩＮと帰還信号ＦＢｂの周波数の差に応じた電流を共通のノードＮｃに出力する周波数比較器１０ｂと、このノードＮｃに出力される信号の高周波成分を除去して制御電圧ＶＣを生成するループフィルタ２０と、制御電圧ＶＣに応じた周波数ｆｏの出力信号ＯＵＴを生成するＶＣＯ３０と、出力信号ＯＵＴの周波数をそれぞれ１／Ｍと１／Ｎに分周して帰還信号ＦＢａ，ＦＢｂを出力する分周器４０ａ，４０ｂを設ける。 （もっと読む）

【課題】高精度な発振回路を提供する。
【解決手段】例えば、奇数段のインバータ回路ＩＶを含んだ複数のリングオシレータ部ＲＯ１，ＲＯ２と、このＲＯ１，ＲＯ２の出力ノードＲＯ＿Ｏ１，ＲＯ＿Ｏ２の信号を加算する加算部ＡＤＤを設ける。そして、このＡＤＤの加算結果をクロック信号として出力ノードＯＳＣ＿Ｏから出力すると共に、この出力ノードＯＳＣ＿ＯをＲＯ１，ＲＯ２の入力ノードＲＯ＿Ｉ１，ＲＯ＿Ｉ２に帰還する。これによって、例えばＲＯ１，ＲＯ２の遅延時間がそれぞれ標準偏差σの正規分布に基づいてばらつく場合に、ＯＳＣ＿Ｏから得られるクロック信号のばらつきをσ／√２とすることが可能となる。 （もっと読む）