【課題】電源電圧検出レベルが温度変化による影響を受けないようにすることができ、これを半導体装置に搭載する場合には、電源電圧検出レベルを半導体装置の動作保証電圧に近い値に設定することができ、半導体装置の安定的な動作を実現することができる電源電圧検出回路を提供する。
【解決手段】常誘電体キャパシタ３２と強誘電体キャパシタ３３からなる電源電圧追従電圧生成回路に、ＮＭＯＳトランジスタ１３の閾値電圧（即ち、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２、１３と電源電圧検出信号生成部２からなる閾値回路）の閾値電圧の温度変化を相殺する温度−出力電圧特性を持たせる。 （もっと読む）

【課題】ワイヤード接続されたとしても安定した論理レベルを出力端子から出力できるようにする。
【解決手段】抵抗Ｒ４およびＲ５が、出力回路１３（Ａ）のトランジスタＭ２のドレイン−ソース間と、出力回路１３（Ｂ）のトランジスタＭ３のドレイン−ソースを通じて流れる電流の通電経路に直列に接続して構成されている。抵抗Ｒ４およびＲ５の抵抗値が、出力回路１３（Ａ）のトランジスタＭ２がオンしている間において出力回路１３（Ｂ）のトランジスタＭ３がオンしたときのオン抵抗値よりも１桁〜２桁高い値に設定されている。 （もっと読む）

【課題】 IC化を容易にでき、特性を安定化させることができるスイッチング回路を提供すること。
【解決手段】 制御信号生成する構成は、スイッチング素子Ｍ１の制御信号のターンオン時の作動閾値電圧近傍までの昇圧を、電源Ｖ２からの注入で早めるパルス発振器Ｐ２、トランジスタＱ１、電源Ｖ２と、スイッチング素子Ｍ１の制御信号のターンオフ時の作動閾値電圧近傍までの降圧を、電流経路１０１と別の電流経路１０２，１０３で電流を流すことで早めるダイオードＤ２、トランジスタＱ２、電源Ｖ３を備えた。 （もっと読む）

【課題】電源電圧立ち上がりの緩急に拘わらず安定してリセット信号を生成することができるパワーオンリセット回路を提供する。
【解決手段】
発振信号生成回路１１０は、電源立ち上がりとともにＣＲ発振回路１１１による発振を開始し、電源ラインＶＤＤの電圧がダイオードＤ１の順方向電圧まで達したときに発振信号ＯＳＣの出力を開始する。発振検出回路１２０は、発振信号ＯＳＣを用いて電荷を蓄積し、蓄積電荷が与える電圧を発振検出信号ＳＤとして出力する。リセット信号生成回路１３０は、発振検出信号ＳＤの値がシュミットトリガインバータＳＴ１の動作しきい値に達したときに出力を反転させることにより、リセット信号ＰＯＲを生成する。 （もっと読む）

【課題】出力トランジスタの故障を診断して負荷側に適確に知らせることができるようにする。
【解決手段】検出物体の近接状態の検出に応じて出力レベルが高低に変化する検波回路１４を備え、検波回路１４の検出出力の出力形態がトランジスタ出力である近接センサであって、出力トランジスタ１６ａの故障状態を診断する故障診断回路２０と、オープンコレクタ構成の故障診断結果出力トランジスタ２２ａと、を設け、故障診断回路２０は、検波回路１４の出力レベルの高低変化の組み合わせに対して出力トランジスタ１６ａの出力レベルの高低変化の組み合わせが、対応する組み合わせのときは正常、対応しない組み合わせのときは故障であると診断すると共に、出力トランジスタ１６ａの故障診断信号を故障診断結果出力トランジスタ２２ａから出力する構成。 （もっと読む）

【課題】電源投入順序によらず、半導体装置における入出力回路を正常に動作させるようにする。
【解決手段】電圧変換回路２により内部電源電圧ＶＤＩレベルから外部インターフェイス電源電圧ＶＤＥレベルに信号電圧レベルが変換された信号を出力する出力バッファを、外部インターフェイス電源電圧ＶＤＥの供給が開始されてから一定期間だけオフ状態にする不正出力抑止回路４Ａを設け、内部電源よりも先に外部インターフェイス電源が投入されても、不正に出力状態となることを防止できるようにする。 （もっと読む）

【課題】入力部３の入力信号Ｓ１を制御部２に入力するものにあって、入力部３と制御部２との間に接続された抵抗素子Ｒ３の発熱を防止することで、抵抗素子Ｒ３の耐久性を向上させる。
【解決手段】制御部２に接続された入力部３の入力信号Ｓ１を入力インターフェース部４を介して制御部２に入力するようにした入力インターフェース回路１において、入力部３と制御部２との間に接続された抵抗素子Ｒ１の発熱を防止すべく、入力部３からの入力信号Ｓ１を間欠的に制御部２に入力させる間欠入力手段５が設けられている。 （もっと読む）

【課題】クロック周波数を高くする方法によらずに、電圧検出精度を向上させる。
【解決手段】被検出電圧、または、被検出電圧と第１または第２の基準電圧との加減算結果を選択して積分する積分回路２０３と、コンパレータ２０７，２０９と、ラッチ回路２０８，２１０と、これらの出力、クロック信号及びキャリア同期信号が入力され、積分回路２０３への入力電圧を選択する電圧検出制御回路２０６とを備え、第１キャリア周期でラッチ回路２０８の出力に応じて被検出電圧または被検出電圧と第１の基準電圧との加減算値を選択して積分し、第２キャリア周期でラッチ回路２１０の出力に応じて第１キャリア周期終了時の積分回路２０３の出力を初期値とし、第２の基準電圧を積分し、第１キャリア周期の積分期間のクロック信号の第１カウント値と、第２キャリア周期の積分期間のクロック信号の第２カウント値とを用いて被検出電圧を測定する。 （もっと読む）

【課題】 トラックアンドホールド回路の歪特性を改善し、高精度なトラックアンドホールド回路を提供する。
【解決手段】 クロック信号生成回路１からのクロック信号に応じてオン／オフ制御され、入力信号の電圧を伝達するトランジスタＭＳと、トランジスタＭＳにより伝達された入力電圧を保持する保持容量ＣＨと、トラックモード時はトランジスタＭＳのボディ電位を入力電圧に応じて変化させるとともに、ホールドモード時はボディ電位を一定に保つよう制御するボディバイアス制御回路２とを備え、トラックモード時においてトランジスタＭＳのオン抵抗の抵抗値が変動するのを防止し入力電圧に依らず一定値を保つことができるようにする。 （もっと読む）

【課題】出力ポートに接続された後段回路のインピーダンスが変動した場合でも、定在波比、及び、通過特性の周波数特性の悪化を低減することができる分配器を提供する。
【解決手段】 １つの入力ポートＰｉｎと、後段回路２１、２２が接続される２つの出力ポートＰｏｕｔ１、Ｐｏｕｔ２とを有し、前記入力ポートＰｉｎから入力された信号を前記２つの出力ポートＰｏｕｔ１、Ｐｏｕｔ２に分配して出力する分配器１であって、前記入力ポートＰｉｎから分岐した２つの出力端であるノードＮ１、Ｎ２を有し、入力ポートＰｉｎからみたインピーダンスを、前記後段回路２１、２２の第１インピーダンスに整合する分配回路１０を備え、前記２つのノードＮ１、Ｎ２のそれぞれに、互いに等しい電気長Ｌｃ及び所定の特性インピーダンスＺｃを有する移相器１３、１４を設け、前記移相器１３、１４の出力端のそれぞれを前記出力ポートＰｏｕｔ１、Ｐｏｕｔ２に接続する構成とした。 （もっと読む）

【課題】出力スイッチング素子をオフ状態からオン状態に切り替えるタイミングを制御し、出力特性が不安定になることを抑制することができるバッファ回路及びその制御方法を提供する。
【解決手段】出力スイッチング素子Ｍ１、Ｍ２を駆動する駆動部２０と、出力スイッチング素子Ｍ１、Ｍ２の制御端子の電圧値が、閾値電圧値を超過したことを検出する検出部３０と、駆動部２０に接続され、検出部３０の検出結果に応じて、出力スイッチング素子Ｍ１、Ｍ２の駆動能力を変更する補助駆動部４０と、を備える。 （もっと読む）

【課題】消費電力、実装密度、安定度や安定時間を改善した半導体集積回路を提供する。
【解決手段】第１導電型の第１ＭＩＳトランジスタ及び第２導電型の第２ＭＩＳトランジスタを有する第１回路ブロック、並びに前記第１ＭＩＳトランジスタに基板電源を供給するための第１スイッチ回路を有する第１基板制御ブロックと、前記第１導電型の第３ＭＩＳトランジスタ及び前記第２導電型の第４ＭＩＳトランジスタを有する第２回路ブロック、並びに前記第３ＭＩＳトランジスタに基板電源を供給するための第２スイッチ回路を有する第２基板制御ブロックと、前記第１及び第３ＭＩＳトランジスタに基板電源を供給するための基板バイアス制御回路と、前記第１及び第２スイッチ回路を制御するための制御回路とを有し、前記第１スイッチ回路と前記第２スイッチ回路とは、前記制御回路によって独立に制御される。 （もっと読む）

【課題】ＲＦＩＤタグ等、無線でデータの送受信を行い、かつ搬送波を利用して内部で電力の生成を行う半導体装置において、搬送波の受信電力が下がった場合にも所望の電源電圧を生成することができる半導体装置の提供を課題とする。
【解決手段】複数の容量部によって形成された保持容量部において、前記複数の容量部の接続を並列接続した状態で充電を行い、回路動作の際にはそのときに必要とされる電源電圧に応じて、前記複数の容量部の一部もしくは全てを直列接続として高電圧を取り出す。これにより、搬送波の受信電力が下がった際、つまりはタグとリーダ／ライタの距離が離れた際にもタグ内部の回路動作に必要な電圧を保証することが出来るため、通信距離の向上に大きく寄与する。同時に、タグ内で高い駆動電圧を必要とする回路にも良好な電源供給を可能とする。 （もっと読む）

【課題】電流制限動作時におけるパワーＭＯＳトランジスタの消費電力を低減させることにより、パワーＭＯＳトランジスタの発熱、すなわちパワーＭＯＳ回路の発熱を抑制することが可能なパワーＭＯＳ回路を実現する。
【解決手段】本発明に係るパワーＭＯＳ回路１は、電流制限回路１２が負荷２０に流れる電流を制限する場合に、パワーＭＯＳトランジスタＴｒ１のゲート端子に印加されるゲート電圧の変化を示すゲート電圧波形を、負荷２０に流れる電流が制限電流値を超えて流れている間の時間に比べて短い周期を有するパルス波形にするために、電流制限回路１２に静電容量Ｃ１を備え、電流制限回路１２の有する発振周波数によって、パワーＭＯＳトランジスタＴｒ１のオン・オフが制御される。 （もっと読む）

【課題】振幅が同じで位相が反転した２つの三角波を出力する発振回路、及び本発振回路を用いたＰＷＭ変調回路に関し、比較的高い発振周波数における三角波の波形が鈍ることを防止するものである。
【解決手段】シュミット回路１で制御されるチャージポンプ回路２で容量３を充放電し、二出力差動増幅回路６で積分された電圧をシュミット回路１の入力に正帰還させることにより、振幅が同じで位相が反転した２つの三角波を出力し、かつ、出力段が差動増幅回路で構成されるため低出力インピーダンスで配線容量や接続される入力容量の影響を受けず、また、差動増幅回路を積分動作させるため三角波の波形が鈍ることを防止する。 （もっと読む）

【課題】半導体スイッチング素子を開閉する半導体リレー装置において、高温状態でも安定に開閉動作できるようにする。
【解決手段】半導体リレー装置１は、入力信号により発振する発振回路２と、互いに電磁結合する第１及び第２のインダクタＬ１、Ｌ２を有して発振回路２からの発振信号を電磁信号に変換するインダクタ部３と、第２のインダクタＬ２からのインダクタ出力信号を整流する整流回路４と、整流回路４からの整流出力信号を充放電して出力用ＭＯＳＦＥＴ２０をスイッチング駆動する充放電回路５とを備える。この構成により、発光素子の光信号に基く受光素子の起電力を用いず、発振回路２からの発振信号を整流した整流出力信号を基に、充放電回路５でスイッチング駆動用の充放電出力信号を得ることができるので、高温状態でも安定に出力用ＭＯＳＦＥＴ２０を開閉動作することができる。 （もっと読む）

【課題】 パワーオン時にリセット信号を正常に出力する。
【解決手段】 パワーオン検出回路において第１分圧電圧が生成される第１接続ノードは、パワーダウン検出信号の活性化中に第２電源線に接続される。パワーダウン検出信号の非活性化タイミングは、パワーオン検出信号の活性化タイミングより早く設定される。このため、パワーオン期間の前半に、ゲートが第１接続ノードに接続される第１トランジスタを確実にオフでき、パワーオン検出信号がパワーオン期間に活性化されることを防止できる。また、第１トランジスタに流れるリーク電流を削減できる。パワーオン期間の後半には、第１分圧回路により生成される第１分圧電圧を用いてパワーオン検出信号を確実に生成できる。この結果、パワーオン時の電源電圧の挙動に関わりなく、リセット回路を誤操作することなく動作させ、リセット信号を正常に出力できる。 （もっと読む）

【課題】負荷駆動回路において、品質または信頼性の向上を実現する。
【解決手段】例えば、出力トランジスタＱ３のゲートとプリドライバ回路ＰＤの間に抵抗Ｒ４を設け、Ｒ４の一端とＱ３のソース端子Ｓとの間にＺＤ１，ＺＤ２からなる第１クランプ回路を設け、Ｒ４の他端とソース端子Ｓとの間にＺＤ３，ＺＤ２からなる第２クランプ回路を設ける。また、Ｑ３のゲートと接地端子ＰＧの間に抵抗Ｒ２を設け、ＳとＰＧは、パッケージ上で同一の外部ピン（接地電圧ＧＮＤ）に接続する。第２クランプ回路のクランプ電圧は第１クランプ回路よりも大きく設計される。Ｑ３のゲートに対して端子ＭＰよりストレス電圧を印加する際、第２クランプ回路のクランプ電圧まで印加可能となり、また、ＭＰ１とＳによってＲ２の影響を受けずにＱ３のゲートリーク電流を測定可能となる。 （もっと読む）

【課題】大きな電力潮流を運ぶ回路に適し、比較的小さなサイズおよび高速応答のスナバを有するスナバ構成を提供すること。
【解決手段】電気回路の条件変化に応答して電気回路中の選択された構成要素の両端間に生じ得る、電気回路の過渡電圧ピークを制限する電圧エクスカーション制御システムは、各ダイの各カソード領域が連続体の共通端部に向かうように、連続体として直列に相互接続された複数の炭化珪素ダイオードダイ１１を有する。第１の導電性電極および第２の導電性電極は、それぞれが、連続体の両端でダイ１１の対応する１つと電気的に相互接続される。 （もっと読む）

【課題】半導体集積回路において、製造工数、製造コストの増加を伴うことなく、高電圧印加端子を設ける。
【解決手段】高耐圧のＮＭＯＳ（Ｔ４）からなるトランスファゲート５４と、プルアップ抵抗５５を設ける。トランスファゲート５４の入力端は高電圧印加端子５０に接続され、トランスファゲート５４の出力端は入力抵抗５１を介して、ＣＭＯＳインバータ５２に接続されている。プルアップ抵抗５５の一方の端はトランスファゲート５４の出力端に接続され、プルアップ抵抗５５の他方の端には電源電圧ＶＤＤ（５Ｖ）が印加されている。トランスファゲート５４は、入力された高電圧ＶＸ（ＶＸ＞ＶＤＤ）をＶＤＤ−Ｖｔ１’まで降下させる。プルアップ抵抗５５は、トランスファゲート５４の出力端の電圧をＶＤＤにバイアスしており、トランスファゲート５４によって降下された出力端の電圧を略ＶＤＤまで上昇させる。 （もっと読む）