【課題】簡易な構造により、ＭＯＳＦＥＴのサブスレショールドリーク電流を低減することができる半導体集積回路装置を提供すること。
【解決手段】本発明にかかる半導体集積回路装置は、被制御回路５と基板バイアス制御回路１０１を有する。被制御回路５は、基板上に形成される１以上のＭＯＳＦＥＴを有する。基板バイアス制御回路１０１は、出力端から被制御回路５の基板に供給する基板バイアスを制御する。基板バイアス制御回路１０１は、Ｎ型ＭＯＳＦＥＴ１及び２を有する。Ｎ型ＭＯＳＦＥＴ２は、被制御回路５のＭＯＳＦＥＴと同じ電流−電圧特性を有し、サブスレショールドリーク電流を接点Ｂの電圧ＶＢに変換する。Ｎ型ＭＯＳＦＥＴ１は、一端が基板バイアス制御回路１０１の出力端と接続され、接点Ｂの電圧ＶＢに応じて基板バイアスを接地電位以下に制御する。 （もっと読む）

【課題】小面積で広帯域特性及び低位相雑音特性を得ることが可能な同期回路を提供する。
【解決手段】位相検出器１１は、参照信号と帰還信号との位相差を検出する。電圧生成器１２，１３は、位相検出器の出力信号に基づき電圧を発生する。パルス発生器１６は、参照信号に基づきパルス信号を生成する。電圧制御発振器１４は、パルス信号に同期して、発振信号を発振する。分周器１５は、電圧制御発振器からの信号を分周し、帰還信号を生成する。電圧制御発振器１４は、電圧発生回路から供給される電圧レベルをシフトするレベルシフト回路１４ｃと、電圧発生回路からの電圧とレベルシフト回路からのレベルシフトされた電圧により駆動される複数のインバータ回路１４ａ、１４ｂからなるリング発振器とにより構成され、インバータ回路の１つにパルス信号が供給される。 （もっと読む）

【課題】デジタル信号を高速で送受信するための入出力回路を、ＥＭ耐性を保ちつつ、小さな回路面積で、実現する。
【解決手段】出力バッファ２１は、電源−グランド間に接続されたトランジスタＴＰ１，ＴＮ１と、ノードｎ１と入出力端子２３との間に接続された抵抗素子Ｒ１とを備え、出力バッファ２２は、電源−グランド間に接続されたトランジスタＴＰ２，ＴＮ２と、ノードｎ２と入出力端子２３との間に接続された抵抗素子Ｒ２とを備えている。信号入力モードにおいて、出力バッファ２１，２２によって１つの終端回路を構成する。例えば、トランジスタＴＰ１，ＴＮ２をＯＮ、トランジスタＴＮ１，ＴＰ２をＯＦＦにし、抵抗素子Ｒ１，Ｒ２を通る電流パスを形成する。 （もっと読む）

【課題】入力信号に基づいて位相の一致した相補の出力信号を生成する。
【解決手段】入力信号ＩＮＴを受けて反転信号ＩＮＢを出力するインバータ１１と、反転信号ＩＮＢを受けて内部信号ＩＮＴＴを出力するインバータ１２と、反転信号ＩＮＢを電源とし、入力信号ＩＮＴを受けて内部信号ＩＮＢＢを出力するインバータ２１と、を備える。本発明によれば、一方の信号パス上の信号を他方の信号パスに含まれるインバータの電源として用いていることから、調整用の容量や抵抗を付加することなく、一対の出力信号の位相を正確に一致させることが可能となる。 （もっと読む）

【課題】高速信号を確実に伝送可能なバッファ回路を提供する。
【解決手段】電流源３１２は、定電流Ｉｃを生成する。第１トランジスタＭ１は、その一端が電流源３１２と接続され、その制御端子に入力信号Ｓ_ＩＮが入力される。反転回路３１４は、入力信号Ｓ_ＩＮを反転および遅延させ、反転入力信号Ｓ_ＩＮ＃を生成する。第２トランジスタＭ２は、その一端が電流源３１２と接続され、その制御端子に反転入力信号Ｓ_ＩＮ＃が入力される。バッファ回路３１０は、第１トランジスタＭ１および第２トランジスタＭ２の、電流源３１２と共通に接続された一端に生ずる信号Ｓ_ＯＵＴを出力する。 （もっと読む）

【課題】半導体装置の消費電力を低減する。
【解決手段】内部回路（ＬＫ＃２）の内部ノードに対応して対応の内部ノードの信号をラッチする複数のラッチ回路（Ｆ１−Ｆ７）をテストパス（３０２）に配置する。内部回路のＭＩＳトランジスタは、ラッチ回路のＭＩＳトランジスタよりスタンバイ状態時にゲートトンネル電流が低減される状態に設定される。 （もっと読む）

【課題】出力信号の波形品質を改善する。
【解決手段】制御部(102)は、スイッチング素子(SW1,SW4)がオン状態であるとともにスイッチング素子(SW2,SW3)がオフ状態である第１の出力状態と、スイッチング素子(SW1,SW4)がオフ状態であるとともにスイッチング素子(SW2,SW3)がオン状態である第２の出力状態とを切り替える。また、制御部(102)は、第１の出力状態から第２の出力状態に切り替える場合には、スイッチング素子(SW2,SW3)をオフ状態からオン状態に切り替えてから可変遅延時間が経過した後に、スイッチング素子(SW1,SW4)をオン状態からオフ状態に切り替える。さらに、制御部(102)は、第２の出力状態から第１の出力状態に切り替える場合には、スイッチング素子(SW1,SW4)をオフ状態からオン状態に切り替えてから可変遅延時間が経過した後に、スイッチング素子(SW2,SW3)をオン状態からオフ状態に切り替える。 （もっと読む）

【課題】データストローブ信号のスルーレートを変更することなくデータストローブ信号のクロスポイントの電位を調整可能な半導体装置を提供する。
【解決手段】半導体装置は、外部クロックに基づき第１内部クロックを発生する発生回路と、第１内部クロックに基づき第２及び第３内部クロックを生成する分割回路であり第３内部クロックの立ち上がり及び立ち下がりの少なくとも一方のタイミングを調整するエッジ調整回路を含む分割回路と、エッジ調整回路にエッジ調整信号を供給する調整情報保持部と、第２内部クロックに応じて第１データストローブ信号を発生し第３内部クロックに応じて第１データストローブ信号と位相が異なる第２データストローブ信号を発生する出力回路を備え、エッジ調整回路はエッジ調整信号に応じて第３内部クロックの立ち上がり及び立ち下がりの少なくとも一方のタイミングを可変に調整する。 （もっと読む）

【課題】入力側及び出力側の端子を接地電位に保持可能にすることで、消費電力を低減させたレベルシフタを提供すること。
【解決手段】本発明の一態様のレベルシフタは、接地電位と第２電位レベルとの間で変化する入力信号ＩＮを接地電位と第３電位レベルとの間で変化する出力信号ＯＵＴに変換するレベルシフタである。このレベルシフタは、特に、入力信号ＩＮが入力される入力端子の電位を接地電位に保持可能に構成された第１回路と、出力信号ＯＵＴが出力される出力端子の電位を接地電位に保持可能に構成された第２回路とを備える。 （もっと読む）

【課題】消費電力を抑えつつ、トランジスタの閾値電圧のばらつきに起因する出力電圧のばらつきを抑えることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供する。
【解決手段】６Ｔｒ３Ｃで構成されるインバータ回路において、入力端子ＩＮ２に、入力端子ＩＮ１に入力されるパルス信号の位相よりも進んだ位相のパルス信号が印加される。これにより、入力端子ＩＮ１の電圧がハイからローに変化する際に、トランジスタＴ５のゲート−ソース間電圧から、トランジスタＴ５の閾値電圧の影響が取り除かれるので、その後にトランジスタＴ５がオンしてトランジスタＴ５に電流が流れたときに、その電流値Ｉｄｓからも、トランジスタＴ５の閾値電圧の影響が取り除かれる。 （もっと読む）

【課題】回路規模を大きくせずに複数のスイッチを貫通電流が流れないように確実に導通非導通のタイミングを制御するスイッチタイミング制御回路を提供する。
【解決手段】複数のデータフリップフロップが縦続接続され、縦続接続されたデータフリップフロップには共通のクロック信号が接続され、それぞれ前段のデータ出力信号が後段のデータ入力信号として接続され、初段のデータ入力信号には、最終段のデータ出力信号の論理が反転されて接続された分周回路と、複数のデータフリップフロップのうちそれぞれ複数の異なるデータフリップフロップの出力信号が入力端子に接続された複数の組み合わせ論理回路と、複数の組み合わせ論理回路の出力信号によりそれぞれ導通、非導通が制御される複数のスイッチと、を備える。 （もっと読む）

【課題】メモリの出力バッファの平均電流値を低減し、消費電流を抑制すること。
【解決手段】本発明に係る半導体装置は、メモリリードアドレスＤの連続性を判定し、判定結果Ｈを出力するアドレス連続性判定回路２３と、判定結果Ｈに基づいて、メモリリードアドレスＤに対応するリードデータを出力するメモリの出力バッファ２２の駆動能力を制御する駆動能力切り替え制御回路２４と、ＣＰＵの要求リードアドレスＡに対応するリードデータが当該ＣＰＵへ到達するまでの期間に、ＣＰＵ要求リードアドレスＡに連続する予想アドレスを生成するアドレス生成部１２と、予想アドレスに対応するリードデータを格納するプリロードバッファ１４を備える。 （もっと読む）

【課題】従来の受信回路では、耐ノイズ性が低い問題があった。
【解決手段】本発明の受信回路の一態様は、送信回路Ｔｘとは異なる電源系において動作する受信回路Ｒｘであって、送信回路Ｒｘが絶縁素子ＩＳＯを介して出力する送信信号に基づき生成される受信信号Ａの信号レベルの変化に応じて受信データＤｒｘ１の論理レベルを切り替える状態保持回路１０と、受信データＤｒｘ１の論理レベルが切り替わる第１のタイミングから予め設定された第１の期間が経過するまでの期間において、状態保持回路１０に受信データＤｒｘ１の論理レベルの保持を指示するホールド信号Ｄを生成する状態保持制御回路２０と、を有する。 （もっと読む）

【課題】
内部電源電圧を遮断するパワーダウンモードへの移行を誤動作無く確実に実行するパワーダウンモードの移行シーケンスを備えた電子回路を提供する。
【解決手段】
電源電圧から降圧してシステム電圧を発生するシステム電圧発生回路１０と、システム電圧を供給されて動作する第１の内部回路３０と、電源電圧を供給されて動作する入出力回路２４と、第１の内部回路３０からの信号を入力し、電源電圧の電圧レベルに変換するレベルシフタ２３と、システム電圧発生回路１０を制御する制御回路４０とを備え、制御回路４０は起動信号Ｐ４を入力し、この起動信号に所定の遅延時間を与えた短絡制御信号Ｐ５を出力する遅延回路１００を有し、起動信号はレベルシフタ２３を非活性又は活性として制御し、短絡制御信号はシステム電圧発生回路１０を停止状態又は動作状態として制御する構成とした。 （もっと読む）

【課題】低振幅のデジタル入力信号を高振幅の電圧信号に高速にレベル変換可能としレベル変換信号の安定な保持を可能とし、構成を簡易化する。
【解決手段】第１のトランジスタＭ１のゲートと、第２及び第３のトランジスタＭ２、Ｍ３の一方のトランジスタのゲートには、第１の制御信号Ｓ１が共通に入力され、第２及び第３のトランジスタＭ２、Ｍ３の他方のトランジスタのゲートには、第１の電源と第２の電源の電源振幅よりも低振幅の入力信号ＩＮが入力される入力端子１に接続される。第２の制御信号Ｓ２によりオン又はオフに制御されるクロックドインバータ１０と、第１の出力端子３に入力が接続されたインバータ２０と、第１のノード２とインバータ２０の出力との間に接続され、第３の制御信号Ｓ３によりオン又はオフに制御されるスイッチＳＷ１を備えている。 （もっと読む）

【課題】負荷側に出力を電流で受け渡すカレントミラー回路を備える差動増幅器の動作を高速化する。
【解決手段】差動増幅器を構成し、差動増幅器に対する２つの入力の内のそれぞれ１つが与えられる各トランジスタの端子の内で、差動増幅器の出力点となりうるそれぞれの端子の間に接続される回路素子を備える差動増幅器は、カレントミラー回路においてモニタ電流が流れるトランジスタに接続されるとともに、カレントミラー回路においてコピー電流が流れる第１のトランジスタと、前記出力が受け渡される負荷としての抵抗との間に接続される前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、第１のトランジスタと第２のトランジスタとの接続点とアースとの間に接続される電流源とをさらに備えることにより、上記課題の解決を図る。 （もっと読む）

【課題】リーク電流を少なくできる可変容量回路及びこれを備える発振回路を提供する。
【解決手段】オフ時のＮＭＯＳトランジスタ１２において、ソース電圧がＰＭＯＳトランジスタ１１によって電源電圧ＶＤＤになるので、基板バイアス効果によってＮＭＯＳトランジスタ１２の閾値電圧が高くなる。よって、オフ時のＮＭＯＳトランジスタ１２のリーク電流が流れにくくなり、可変容量回路３０のリーク電流が少なくなる。ＮＭＯＳトランジスタ２２も同様である。 （もっと読む）

【課題】入力容量および雑音を小さくした半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、入力信号が入力される入力端子と出力信号が出力される出力端子とを有する増幅器と、バイアス電流を生成する第１のトランジスタを有し、前記バイアス電流により動作し、前記出力信号を入力してフィードバック信号を前記入力端子に供給するフィードバック回路と、を備え、前記第１のトランジスタのゲートに、前記出力信号とは逆相の信号が入力されることを特徴とする。 （もっと読む）

【課題】基準電位の異なるＴＴＬレベルの信号をＣＭＯＳレベルの信号へ正しく変換が行えるレベル変換回路及びバッテリ装置を提供する。
【解決手段】第１電源と第３電源の間に設けられＴＴＬレベルの信号を入力し第１電源の電圧または第３電源の電圧に反転して出力する反転回路を備えた入力部と、第１電源と第３電源の間に設けられ入力部の出力信号を反転して出力するインバータ回路と、第１電源と第２電源の間に設けられ入力部の出力信号とインバータ回路の出力信号を入力しインバータ回路の出力信号をＣＭＯＳレベルの信号に反転して出力するレベル変換部と、を備え、入力部の反転回路は直列に接続したＰＭＯＳトランジスタと電流リミット回路とＮＭＯＳトランジスタを備えた。 （もっと読む）

【課題】回路本体のリーク電流を速やかに低減させる。
【解決手段】半導体集積回路１００は、回路本体１０１、回路本体１０１の電源端１０１ｂに接続された疑似電源線ＶＡ、疑似電源線ＶＡにＮチャネルＭＯＳトランジスタＭＳ１を介して接続された低電位電源線Ｖ１、回路本体１０１の電源端１０１ａに接続された高電位電源線Ｖ２、導通時に疑似電源線ＶＡと高電位電源線Ｖ２との電位差を小さくするように疑似電源線ＶＡ及び低電位電源線Ｖ１に接続されたダイオードＤＩ１、及び疑似電源線ＶＡ及び高電位電源線Ｖ２に接続されたＰチャネルＭＯＳトランジスタＭＳ２を備える。 （もっと読む）