スイッチタイミング制御回路及び半導体装置
【課題】回路規模を大きくせずに複数のスイッチを貫通電流が流れないように確実に導通非導通のタイミングを制御するスイッチタイミング制御回路を提供する。
【解決手段】複数のデータフリップフロップが縦続接続され、縦続接続されたデータフリップフロップには共通のクロック信号が接続され、それぞれ前段のデータ出力信号が後段のデータ入力信号として接続され、初段のデータ入力信号には、最終段のデータ出力信号の論理が反転されて接続された分周回路と、複数のデータフリップフロップのうちそれぞれ複数の異なるデータフリップフロップの出力信号が入力端子に接続された複数の組み合わせ論理回路と、複数の組み合わせ論理回路の出力信号によりそれぞれ導通、非導通が制御される複数のスイッチと、を備える。
【解決手段】複数のデータフリップフロップが縦続接続され、縦続接続されたデータフリップフロップには共通のクロック信号が接続され、それぞれ前段のデータ出力信号が後段のデータ入力信号として接続され、初段のデータ入力信号には、最終段のデータ出力信号の論理が反転されて接続された分周回路と、複数のデータフリップフロップのうちそれぞれ複数の異なるデータフリップフロップの出力信号が入力端子に接続された複数の組み合わせ論理回路と、複数の組み合わせ論理回路の出力信号によりそれぞれ導通、非導通が制御される複数のスイッチと、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチタイミング制御回路及び半導体装置に関する。特に、共通のノードに接続される複数のスイッチの導通非導通を制御するスイッチタイミング制御回路及びスイッチタイミング制御回路を備えた半導体装置に関する。
【背景技術】
【０００２】
複数の入力信号を切り替えて後段の回路に伝える場合などにアナログスイッチ回路が用いられる。このアナログスイッチ回路において、アナログスイッチを導通状態から非導通に切り替えるタイミングと同一ノードに接続される別なアナログスイッチを非導通状態から導通状態に切り替えるタイミングが重なると、アナログスイッチ間で貫通電流が流れる。例えば、電源線と接地線の間でスイッチングする複数のスイッチを用いる場合、それらのスイッチが意図せずに同時にオン状態になってしまう場合がある。これにより貫通電流が流れ、大電流が流れる。そのため、それらのスイッチが同時にオン状態にならないようにスイッチングのタイミングを調節し、不感時間を設けることで、貫通電流が流れることを回避する技術が公開されている。
【０００３】
特許文献１には、複数のスイッチ素子間で貫通電流が流れないようにしたスイッチ素子のスイッチタイミング制御回路が記載されている。図１３は特許文献１に記載の従来のスイッチタイミング制御回路の回路ブロック図である。図１３のスイッチタイミング制御回路は、発振回路２０１とフリップフロップ２０２、遅延回路２０３、論理積素子２０４、論理和素子２０５、否定素子２０６、スイッチ素子２０７〜２１０により構成される。図１３は、ＤＣ−ＡＣインバータに用いられるスイッチタイミング制御回路であり、発振回路２０１で発振した出力信号をフリップフロップ２０２で分周し、スイッチの導通、非導通を制御する信号を生成している。さらに、特許文献１は、フリップフロップ２０２の出力信号が反転する際に、各スイッチ素子２０７〜２１０の間で貫通電流が流れないように、各スイッチ素子を導通から非導通に制御するタイミングと非導通から導通に制御するタイミングを遅延回路２０３と論理積素子２０４、論理和素子２０５、否定素子２０６によって生成している。ここで、遅延回路２０３の遅延時間は、各スイッチ素子２０７〜２１０の応答遅延時間より長くすることが必要である。
【０００４】
また、特許文献２の図１、図５及びその説明には、クロックとデータフリップフロップを用いた遅延回路と、論理ＮＡＮＤ回路とＯＲ回路を用いて複数のアナログスイッチの導通、非導通が切り替わる際に、貫通電流が流れることを防ぐアナログスイッチ回路が記載されている。
【０００５】
特許文献３には、クロックが共通に接続されたデータフリップフロップを複数縦続させて最終段のデータフリップフロップの出力信号の位相を反転させて初段のデータフリップのデータ入力端子に接続したいわゆるジョンソンカウンタを用いた分周回路において、非分周状態のフリップフロップ回路を自動的に分周状態に引き込めるようにした分周回路が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭５７−１３８８７７号公報
【特許文献２】特開２００８−２３６６５９号公報
【特許文献３】特開平１１−６８５５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は本発明により与えられる。特許文献１や特許文献２のようにスイッチを切り替える基本的なタイミングを生成する分周回路とは別に遅延回路を設けて各スイッチの開閉により貫通電流が流れないように制御すると分周回路とは別に遅延回路を設けなければならないのでスイッチタイミング制御回路の回路面積が大きくなる。また、遅延素子にＣＲ等による遅延回路を用いると所望する遅延時間を精度よく得ることができない。
【課題を解決するための手段】
【０００８】
本発明の第１の側面によるスイッチタイミング制御回路は、複数のデータフリップフロップが縦続接続され、前記縦続接続されたデータフリップフロップには共通のクロック信号が接続され、それぞれ前段のデータ出力信号が後段のデータ入力信号として接続され、初段のデータ入力信号には、最終段のデータ出力信号の論理が反転されて接続された分周回路と、前記複数のデータフリップフロップのうちそれぞれ複数の異なるデータフリップフロップの出力信号が入力端子に接続された複数の組み合わせ論理回路と、前記複数の組み合わせ論理回路の出力信号によりそれぞれ導通、非導通が制御される複数のスイッチと、を備える。
【０００９】
また、本発明の第２の側面による半導体装置は、上記スイッチタイミング制御回路が半導体基板の上に形成されている。
【発明の効果】
【００１０】
本発明によれば、分周回路を構成する複数のデータフリップフロップのうち、異なるデータフリップフロップの出力信号を組み合わせてスイッチを制御するタイミングを生成するので、分周回路以外に大きな遅延回路を設ける必要がない。また、分周回路の各段の出力に基づいて、各スイッチを開閉するタイミングを生成するので、貫通電流を防止し、かつ、各スイッチ間で不要なスキューのないタイミングで各スイッチの導通、非導通のタイミングを制御することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１によるスイッチタイミング制御回路の（ａ）分周回路と、（ｂ）組み合わせ論理回路部及びスイッチの構成を示すブロック図である。
【図２】実施例１によるスイッチタイミング制御回路の一例を示す回路ブロック図である。
【図３】図２のスイッチタイミング制御回路のタイミング図である。
【図４】実施例１において生成可能なタイミングを示すタイミング図である。
【図５】実施例２によるスイッチタイミング制御回路の（ａ）分周回路と、（ｂ）組み合わせ論理回路部及びスイッチの構成を示すブロック図である。
【図６】実施例２において生成可能なタイミングを示すタイミング図である。
【図７】実施例３によるスイッチタイミング制御回路の（ａ）分周回路と、（ｂ）組み合わせ論理回路部及びスイッチの構成を示すブロック図である。
【図８】実施例２と実施例３において分周回路の分周比と構成に必要なデータフリップフロップの数を比較した図である。
【図９】特許文献３に記載の従来の分周回路（ジョンソンカウンタ）の回路ブロック図である。
【図１０】図９における分周回路のタイミング図である。
【図１１】一般的なジョンソンカウンタを用いた分周回路の回路ブロック図である。
【図１２】図１１の分周回路において、同一のデータフリップフロップにより複数のスイッチの開閉を同時制御した比較例の回路ブロック図である。
【図１３】特許文献１に記載の従来のスイッチタイミング制御回路の回路ブロック図である。
【発明を実施するための形態】
【００１２】
本発明の各実施例について詳細に説明する前に、実施形態の概要について説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１３】
一例として図１に示すように、一実施形態のスイッチタイミング制御回路は、複数のデータフリップフロップ１０−１〜１０−ｎが縦続接続され、縦続接続されたデータフリップフロップには共通のクロック信号ＣＬＫが接続され、それぞれ前段のデータ出力信号Ｑが後段のデータ入力信号Ｄとして接続され、初段のデータ入力信号（１０−１のＤ）には、最終段（１０−ｎ）のデータ出力信号の論理が反転されて接続された（ＱｂはＱとは論理が反転）分周回路（図１（ａ））を備える。さらに、複数のデータフリップフロップ１０−１〜１０−ｎのうちそれぞれ複数の異なるデータフリップフロップの出力信号が入力端子に接続された複数の組み合わせ論理回路（一例を挙げれば図２の２１Ａ、２１Ｂ。図１（ｂ）や図２の論理組み合わせ論理回路部２０の内部）と、複数の組み合わせ論理回路の出力信号ＯＵＴ１〜ＯＵＴｋによりそれぞれ導通、非導通が制御される複数のスイッチ３０−１〜３０−ｋと、を備える。一例を挙げれば、図１（ｂ）の組み合わせ論理回路部２０には、図２の２１Ａ、２１Ｂに示すように複数の組み合わせ論理回路が設けられる。組み合わせ論理回路部２０の入力端子Ｓ１〜Ｓｍは、図１の各データフリップフロップ１０−１〜１０−ｎの非反転データ出力信号Ｑまたは、反転データ出力信号Ｑｂが接続される。なお、各組み合わせ論理回路２１Ａ、２１Ｂには、複数の入力端子が存在し、各入力端子には、上記データフリップフロップ１０−１〜１０−ｎのうち、異なるデータフリップフロップの非反転データ出力信号Ｑまたは反転データ出力信号Ｑｂが接続される。なお、上記の分周回路は、ジョンソンカウンタとして知られる分周回路である。上記構成の分周回路を用いれば、複数の縦続接続されたデータフリップフロップのうち、同時に反転または非反転データ出力信号の論理が反転するのが１つのデータフリップフロップに限られるので、組み合わせ論理回路は、複数の入力端子がそれぞれ異なるデータフリップフロップのデータ出力信号に接続されている限り、どのようなに組み合わせであろうと複数の入力端子の論理レベルが同時に変化することがなく、ハザードが生じることがない。
【００１４】
また、複数の組み合わせ回路は、複数のデータフリップフロップのうち、第１のフリップフロップの第１のデータ出力信号と、第２のフリップフロップの第２のデータ出力信号と、がそれぞれ入力端子に接続された論理ＮＡＮＤ回路と論理ＮＯＲ回路とを含み、論理ＮＡＮＤ回路の出力信号、もしくはその反転信号により導通非導通が制御される第１のスイッチと、論理ＮＯＲ回路の出力信号、もしくはその反転信号により導通非導通が制御される第２のスイッチと、を含むことが好ましい。複数の縦続接続されたデータフリップフロップのうち、上記第１のフリップフロップは任意のデータフリップフロップであり、第２のフリップフロップはこれとは異なる任意のデータフリップフロップである。このように構成すれば、論理ＮＡＮＤ回路の出力信号もしくはその反転信号、論理ＮＯＲ回路の出力信号もしくはその反転信号は同時に変化することがないので、貫通電流が流れないタイミングを生成することができる。なお、論理ＮＡＮＤ回路や論理ＮＯＲ回路の出力信号により直接スイッチの導通非導通を制御するか、その反転信号（言い換えるならば、論理ＡＮＤ回路の出力信号、または、論理ＯＲ回路の出力信号）によりスイッチの導通非導通を制御するかは、スイッチにどのような電圧や電流を与えたときに導通、非導通に制御できるか、スイッチの特性により自由に決めることができる。スイッチは一例を挙げれば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタやその他電界効果型トランジスタやバイポーラトラジスタなどを用いることができる。
【００１５】
図５に一例を示すように、縦続接続された複数のデータフリップフロップ１２−１〜１２−ｎｈは、（データ信号を出力する）前段のデータフリップフロップと（そのデータ信号を受ける）後段のデータフリップフロップで位相が反転したクロック信号が接続されているものであってもよい。なお、前段のデータフリップフロップに接続されるクロック信号と後段のデータフリップフロップに接続されるクロック信号とでは、位相が反転しているものの共通のクロック信号が接続される。上記構成によれば、前段と後段のデータフリップフロップとの間でクロックの位相を反転させることにより、同じ分周回路の周波数を得ようとするならば、前段と後段で位相を反転させない場合に対して必要なデータフリップフロップの数は倍になるが、クロックの半周期毎のより精度の高いより相数の多いデータ出力信号を組み合わせて各スイッチの導通、非導通タイミングを制御することができる。
【００１６】
また、図１、図７に一例を示すように、縦続接続された複数のデータフリップフロップ（１０−１〜１０−ｎや１３−１〜１３−ｎ等）は、（データ信号を出力する）前段のデータフリップフロップと（そのデータ信号を受ける）後段のデータフリップフロップで同相のクロック信号が接続されているものであってもよい。
【００１７】
また、図７に一例を示すように、縦続接続された複数のデータフリップフロップ１３−１〜１３−ｎは、（データ信号を出力する）前段のデータフリップフロップと（そのデータ信号を受ける）後段のデータフリップフロップで同相のクロック信号が接続され、それぞれデータ入力信号として前記複数のデータフリップフロップのうち、任意のデータフリップフロップのデータ出力信号が接続され、前記クロック信号の位相を反転させた信号がクロック信号として接続され、当該データ出力信号の位相を１／２周期シフトさせる位相シフト用データフリップフロップ１４−１、１４−２を１つ以上さらに備え、第１のデータ出力信号及び／または第２のデータ出力信号が前記位相シフトデータフリップフロップ１４−１、１４−２を介して位相が１／２周期シフトされて論理ＮＡＮＤ回路及び／又は前記論理ＮＯＲ回路に接続されてもよい。すなわち、図７で非反転データ出力信号Ｏ１〜Ｏｎまたは、反転データ出力信号Ｏ１ｂ〜Ｏｎｂのいずれかの信号がデータ入力信号ＯＡ、ＯＢとして接続され、データ入力端子Ｓ１、Ｓ２には、非反転データ出力信号Ｏ１〜Ｏｎ、反転データ出力信号Ｏ１ｂ〜Ｏｎｂ、位相シフト用データフリップフロップを介して位相が１／２周期シフトされたデータ出力信号ＯＡｈ、ＯＡｈｂ、ＯＢｈ、ＯＢｈｂのうち、任意の信号が接続されてもよい。この構成により、組み合わせ可能となるタイミング信号の数を増やすことができ、より精度の高いより相数の多いデータ出力信号を組み合わせて各スイッチの導通、非導通タイミングを制御することができる。
【００１８】
一例を図２に示すように、複数のスイッチ３１−１、３１−２は、組み合わせ論理回路２１Ａ、２１Ｂの出力信号、もしくはその反転信号がゲートに接続された電界効果型トランジスタをそれぞれ含むものであってもよい。電界効果型トランジスタは、ＮＭＯＳトランジスタや、ＰＭＯＳトランジスタを含むＭＯＳトランジスタの他、接合型電界効果型トランジスタＪＦＥＴや金属半導体型電界効果型トランジスタＭＥＳＦＥＴであってもよい。スイッチとしてＭＯＳトランジスタを用いる場合は、ＰＭＯＳスイッチとＮＭＯＳスイッチとを並列に接続し、ＣＭＯＳアナログスイッチとしてもよい。
【００１９】
さらに、一例を図２に示すように複数のスイッチ３１−１、３１−２は、導通時に流れる電流の電流路が共通ノードＮＣに接続されており、複数のスイッチ３１−１、３１−２が重複して導通するタイミングがないように、共通ノードＮＣに接続されている複数のスイッチ３１−１、３１−２がすべて非導通に制御された後、クロック信号ＣＬＫの１／２周期以上経過してから後に共通ノードＮＣに接続されている複数のスイッチのうちの一つのスイッチが非導通から導通に制御するように組み合わせ論理回路２１Ａ、２１Ｂが構成されていることが好ましい。分周回路１１が出力する多数のデータ出力信号を組み合わせて、スイッチの制御タイミングを生成することができるので、容易に、かつ、任意の間隔を空けて複数のスイッチの間で共通ノードＮＣを介して貫通電流が流れないように、複数のスイッチの導通、非導通のタイミングを制御することができる。
【００２０】
また、一実施形態の半導体装置は、上記スイッチタイミング制御回路が半導体基板の上に形成されている。すなわち、スイッチタイミング制御回路を構成する分周回路、複数の組み合わせ論理回路、複数のスイッチ素子は、他の回路と共に半導体装置の一つの半導体基板の上に集積化することができる。
【００２１】
以上で概要の説明を終え、以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００２２】
図１は、実施例１によるスイッチタイミング制御回路の（ａ）分周回路１０と、（ｂ）組み合わせ論理回路部２０及びスイッチ３０−１〜３０−ｋの構成を示すブロック図である。分周回路１０の構成は、いわゆるジョンソンカウンタとして他の分野では、すでに知られている分周回路の構成を用いる。
【００２３】
図９は、特許文献３の図６に記載されている分周回路（ジョンソンカウンタ）の回路ブロック図である。図９の分周回路１００を実施例１の分周回路として用いることもできる。図９の分周回路１００を例に実施例１で用いる分周回路の構成について説明する。分周回路１００は、５個のデータフリップフロップ１００−１〜１００−５が縦続接続されている。縦続接続された各データフリップフロップにクロック信号ＣＬＫは共通に接続されている。また、前段のデータフリップフロップのデータ出力信号Ｑは、後段のデータフリップフロップのデータ入力信号Ｄとして接続され、最終段のデータフリップフロップ１００−５のデータ出力信号Ｏ５がインバータ１０１により論理が反転されて初段のデータフリップフロップ１００−１のデータ入力信号Ｄとして接続されている。このような５つの縦続接続されたデータフリッブフロップを用いることにより、クロック信号ＣＬＫの１クロックサイクルをＴとしてハイレベルが５Ｔ、ロウレベルが５Ｔ継続するクロック信号ＣＬＫを１０分周する分周回路１００が得られる。
【００２４】
この分周回路１００のタイミング図を図１０に示す。図１０を用いて、分周回路１００の動作について説明する。初期状態では、各データフリップフロップはリセット状態にあり、各データフリップフロップのデータ出力信号Ｏ１〜Ｏ５はロウレベルであるとする。
【００２５】
最初のクロック信号ＣＬＫの立ち上がりで初段のデータフリップフロップ１００−１のデータ出力信号Ｏ１はロウレベルからハイレベルに立ち上がる。このとき、初段のデータフリップフロップ１００−１以外の各データフリップフロップのデータ出力信号の論理レベルは変化せず、ロウレベルを維持する。
【００２６】
クロック信号ＣＬＫの１クロックサイクルＴの経過後、次にクロック信号ＣＬＫがロウレベルからハイレベルに立ち上がると２段目のデータフリップフロップ１００−２のデータ出力信号Ｏ２がロウレベルからハイレベルに立ち上がる。このとき、２段目のデータフリップフロップ以外のフリップフロップのデータ出力信号の論理レベルは変化しない。さらに、最初のクロック信号ＣＬＫの立ち上がりから２クロックサイクル２Ｔが経過し、クロック信号ＣＬＫが立ち上がると３段目のデータフリップフロップ１００−３のデータ出力信号Ｏ３がロウレベルからハイレベルに立ち上がるが、このとき他のデータフリップフロップのデータ出力信号の論理レベルは変化しない。同様に、３クロックサイクル目３Ｔのクロック信号ＣＬＫの立ち上がりでは、データ出力信号Ｏ４がロウレベルからハイレベルに立ち上がり、４クロックサイクル目４Ｔのクロック信号ＣＬＫの立ち上がりでは、データ出力信号Ｏ５（ＯＵＴ）がロウレベルからハイレベルに立ち上がる。
【００２７】
さらに１クロックサイクル経過し、次のクロック信号ＣＬＫの立ち上がりでは、初段のデータフリップフロップ１００−１のデータ出力信号Ｏ１がハイレベルからロウレベルに立ち下がる。その後、クロック信号ＣＬＫの立ち上がる毎にデータ出力信号がハイレベルからロウレベルに遷移する。この様にクロック信号ＣＬＫの立ち上がりに同期して状態が遷移するデータフリップフロップはクロック信号の１クロックサイクル毎に後段のデータフリップに遷移して行く。そして、最終段のデータフリップフロップであるデータフリップフロップ１００−５のデータ出力信号Ｏ５（ＯＵＴ）がロウレベルに立ち下がると、次のクロック信号ＣＬＫの立ち上がりでは、初段のデータフリップフロップ１００−１のデータ出力信号がロウレベルからハイレベルに立ち上がり、最初の状態に戻り、同じサイクルを繰り返す。
【００２８】
このようにして各データフリップフロップのデータ出力信号は、クロック信号ＣＬＫの５サイクル毎にハイレベルとロウレベルを繰り返す。また、クロック信号ＣＬＫの立ち上がりに同期してデータ出力信号が遷移するデータフリップフロップは、５つのデータフリップのうち、一つのデータフリップフロップだけであり、状態が遷移するデータフリップフロップは、クロック信号ＣＬＫの１クロックサイクル毎に１段ずつ後段のフリップフロップへ移って行き、最終段のデータフリップフロップまでデータ出力信号が変化すると、次のサイクルでは、初段のデータフリップフロップのデータ出力信号が反転する。
【００２９】
図１１は、ジョンソンカウンタを用いた分周回路１００の一般的な構成を示すブロック図である。ｎ段（ｎは２以上の整数）に縦続接続されたデータフリップフロップのクロック信号には、共通のクロック信号ＣＬＫが接続される。また、縦続接続されたデータフリップフロップのデータ出力信号は、後段のデータ入力端子に接続される。また、最終段のデータフリップフロップ１００−ｎの反転データ出力信号Ｑｎｂは初段のデータフリップフロップ１００−１のデータ入力信号Ｄとして接続される。なお、図９では、最終段の非反転データ出力信号Ｏ５がインバータ１０１で論理が反転されて初段のデータフリップフロップのデータ入力信号として接続されていたが、図１１では、最終段のデータフリップフロップ１００−ｎの反転データ出力信号Ｑｎｂがインバータを介さずに直接初段のデータ入力信号Ｄとして接続されている。しかし、最終段の（非反転）データ出力信号の論理が反転されて初段のデータフリップフロップのデータ入力信号として接続されている点においては、図９と図１１でどちらも同じである。また、図１１の一般的なジョンソンカウンタを用いた分周回路１００の動作も図９に示す分周回路と同じであり、リセットが解除されると、初段のデータフリップフロップからクロック信号ＣＬＫが立ち上がる毎に、１段ずつデータ出力信号Ｑがロウレベルからハイレベルに立ち上がっていく。最終段のデータフリップフロップのデータ出力信号がハイレベルに立ち上がると、今度は、次のクロック信号の立ち上がりのサイクルから１クロックサイクル毎に、初段のデータフリップフロップから順に１段ずつデータフリップフロップのデータ出力信号がハイレベルからロウレベルに立ち下がる。そのようにして各データフリップフロップは、クロック信号ＣＬＫのｎクロックサイクル毎にハイレベルとロウレベルを繰り返す。
【００３０】
図１（ａ）に示す実施例１のスイッチタイミング制御回路の分周回路１０は基本的に、このジョンソンカウンタを用いた分周回路の構成を用いる。すなわち、ｎ段（ｎは２以上の整数）縦続接続されたデータフリップフロップ１０−１〜１０−ｎは、クロック信号ＣＬＫが共通にクロック端子Ｃに与えられる。また、各段のデータ出力信号Ｑは後段のデータ入力信号として接続される。さらに、最終段の反転データ出力信号Ｑｂは、初段のデータフリップフロップにデータ入力信号として接続される。
【００３１】
図１（ｂ）に、実施例１のスイッチタイミング制御回路における組み合わせ論理回路部２０及びスイッチ３０−１〜３０−ｋの構成を示す。組み合わせ論理回路部２０の入力端子Ｓ１〜Ｓｍ（ｍは２以上の整数）には、ｎ段縦続接続されたデータフリップフロップ１０−１〜１０−ｎの各段のデータ出力信号Ｏ１〜Ｏｎ、反転データ出力信号Ｏ１ｂ〜Ｏｎｂのうち、任意のデータ出力信号、または、反転データ出力信号がそれぞれ接続される。組み合わせ論理回路部２０の内部には複数の組み合わせ論理回路が設けられており、入力端子Ｓ１〜Ｓｍのうち、任意の複数の入力端子から入力された信号を組み合わせ論理回路により組み合わせて、それぞれ出力信号ＯＵＴ１〜ＯＵＴｋ（ｋは２以上の整数）として出力する。
【００３２】
たとえば、ｎ段縦続接続されたデータフリップフロップのうち、任意の段の非反転データ出力信号Ｑまたは反転データ出力信号Ｑｂが接続される第１のデータ入力端子と、それとは異なる任意の段の非反転データ出力信号Ｑまたは反転テータ出力信号Ｑｂが接続される第２のデータ入力端子とを組み合わせ論理回路により組み合わせることにより、クロック信号ＣＬＫの立ち上がりに同期して２ｎ通りの任意のタイミングで立ち上がり、２ｎ−１通りの任意のパルス幅のパルスを出力信号ＯＵＴ１〜ＯＵＴｋとして出力することができる。なお、第１のデータ入力端子と第２のデータ入力端子を同一のデータフリップフロップのデータ出力信号から接続しないのは、第１のデータ入力端子と第２のデータ入力端子の論理が同時に変化し、組み合わせ論理回路部２０の出力信号にハザードが生じないようにするためである。
【００３３】
上記分周回路１０では、クロック信号ＣＬＫの立ち上がり毎にｎ段のデータフリップロップのうち、いずれかのデータフリップフロップのデータ出力信号の論理が変化し、かつ、同時に論理が変化するのは、ｎ個のデータフリップフロップのうち、１個のデータフリップフロップのみである。したがって、ｎ段縦続接続されたデータフリップフロップのうち、任意の２つのデータフリップフロップの非反転データ出力信号または反転データ出力信号を組み合わせることにより、分周回路１０と周期が同一で、かつ、任意の位相のクロック信号ＣＬＫの立ち上がりに同期して、立ち上がり、任意の位相のクロック信号ＣＬＫの立ち上がりに同期して立ち下がるタイミング制御信号を生成することができる。この組み合わせ論理回路部２０で生成したタイミング制御信号は、出力信号ＯＵＴ１〜ＯＵＴｋ（ｋは２以上の任意の整数）として組み合わせ論理回路部２０から出力され、対応するスイッチ３０−１〜３０−ｋの導通、非導通を制御する。なお、スイッチ３０−１〜３０−ｋには、電界効果型トランジスタ、バイポーラトランジスタなど任意のスイッチ素子を用いることができる。また、スイッチにＭＯＳトランジスタを用いる場合には、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを並列して接続し、それぞれのゲートに論理が反転した信号を与えることにより、ＣＭＯＳアナログスイッチとすることもできる。また、出力信号ＯＵＴ１〜ＯＵＴｋの論理をインバータにより論理を反転させてスイッチを駆動するか否かは、スイッチ素子の種類に応じて任意に決めることができる。
【００３４】
図２は、実施例１のスイッチタイミング制御回路のより具体的な適用例の回路ブロック図である。図２のスイッチタイミング制御回路４０において、分周回路１１に用いる縦続接続するデータフリップフロップ１１−１〜１１−３の数は３である。分周回路１１のデータフリップフロップからデータ出力信号Ｏ１、Ｏ２が組み合わせ論理回路部２１のデータ入力端子Ｓ１とＳ２にそれぞれ接続されている。また、組み合わせ論理回路部２１には、論理ＮＯＲ回路２１Ａ、論理ＮＡＮＤ回路２１Ｂ、論理ＮＯＲ回路２１Ａの反転信号を生成するインバータ回路２１Ｃを設けている。また、論理ＮＯＲ回路２１Ａ、論理ＮＡＮＤ回路２１Ｂの入力信号は、データ入力端子Ｓ１、Ｓ２から共通の入力信号として接続されている。
【００３５】
さらに、図２のスイッチタイミング制御回路４０では、スイッチ３１−１、３１−２としてＰＭＯＳトランジスタを用いている。インバータ回路２１Ｃの出力信号ＯＵＴ１は、スイッチ３１−１となるＰＭＯＳトランジスタのゲートに接続され、論理ＮＡＮＤ回路２１Ｂの出力信号ＯＵＴ２はスイッチ３１−２となるＰＭＯＳトランジスタのゲートに接続されている。さらに、ＰＭＯＳトランジスタ３１−１、３１−２のソースドレインの一方は、共通ノードＮＣに接続され、ＰＭＯＳトランジスタ３１−１のソースドレインの他方はノードＮＡに、ＰＭＯＳトランジスタ３１−２のソースドレインの他方はノードＮＢに接続されている。すなわち、スイッチ３１−１が導通したときに流れる電流路と、スイッチ３１−２が導通したときに流れる電流路が共に共通ノードＮＣに接続されている。
【００３６】
図３は、図２のスイッチタイミング制御回路４０の動作タイミング図である。分周回路１１の複数のデータフリップフロップ１１−１〜１１−３のデータ出力信号Ｏ１〜Ｏ３は、クロック信号ＣＬＫの立ち上がりに同期して変化する。最初のクロック信号ＣＬＫの立ちあがり時刻である時刻ｔ０でデータフリップフロップ１１−１の非反転データ出力信号であるＯ１（組み合わせ論理回路部２１のデータ入力端子Ｓ１への入力信号）がロウレベルからハイレベルに立ち上がる。このときのデータフリップフロップ１１−２の非反転データ出力信号Ｏ２（組み合わせ論理回路部２１のデータ入力端子Ｓ２への入力信号）はロウレベルである。したがって、出力信号ＯＵＴ１、ＯＵＴ２は共にハイレベルとなり、スイッチ３１−１、スイッチ３１−２は共に非導通状態となる。
【００３７】
次のクロック信号ＣＬＫの立ち上がりタイミングである時刻ｔ１では、組み合わせ論理回路部２１の入力端子Ｓ２への入力信号の論理レベルがロウレベルからハイレベルに立ち上がる。すると組み合わせ論理回路部２１の出力信号ＯＵＴ２がハイレベルからロウレベルに立下り、スイッチ３１−２が導通する。このとき、スイッチ３１−１は非導通状態を維持するので、ノードＮＣを介してノードＮＡとノードＮＢとの間で貫通電流が流れることはない。
【００３８】
さらにクロック信号ＣＬＫの２クロックサイクルが経過し、時刻ｔ２になると、入力端子Ｓ１の論理レベルがハイレベルからロウレベルに立ち下がる。すると、出力信号ＯＵＴ２はロウレベルからハイレベルに立ち上がり、スイッチ３１−２は再び導通状態から非導通状態に戻る。このとき、スイッチ３１−１は非導通状態を維持する。
【００３９】
次のクロック信号ＣＬＫの立ち上がり時刻である時刻ｔ３には、入力端子Ｓ１の論理レベルはハイレベルからロウレベルに立ち下がり、これに伴って出力信号ＯＵＴ１がハイレベルからロウレベルに立ち下がり、スイッチ３１−１が非導通から導通状態に遷移する。しかし、このとき、スイッチ３１−２は非導通状態を維持するので、ノードＮＡとノードＮＢとの間で貫通電流が流れることはない。さらにクロック信号ＣＬＫの２クロックサイクル後の時刻ｔ４では、入力端子Ｓ１の論理レベルがロウレベルからハイレベルに変化する。すると出力信号ＯＵＴ１は再び、ロウレベルからハイレベルに戻り、スイッチＳ１は再び非導通状態に戻る。
【００４０】
このように共通ノードＮＣに接続される複数のスイッチの導通、非導通の制御をいわゆるジョンソンカウンタとその各段のデータ出力信号を組み合わせてスイッチを制御する組み合わせ論理回路により行う。この構成により、共通ノードＮＣに接続される複数のスイッチ３１−１、３１−２が同時に導通し、共通ノードを介して貫通電流が流れることが防止できる。なお、実施例１では、共通ノードに接続されるスイッチが複数ある場合のスイッチの切り替え時に、少なくともクロック信号ＣＬＫの１周期以上、１周期単位で共通ノードＮＣに接続されるスイッチがいずれも非導通となる期間を設けるように組み合わせ論理回路を構成することができる。また、共通ノードに接続されるスイッチの数が２つである場合には、組み合わせ論理回路を入力端子が共通に接続された２入力論理ＮＡＮＤ回路と２入力論理ＮＯＲ回路とを用いて、論理ＮＡＮＤ回路と論理ＮＯＲ回路によりそれぞれ対応するスイッチの導通、非導通を制御することにより、２つのスイッチを交互に導通させる間に、２つのスイッチを共に非導通となる期間を設けることができる。この構成により確実に２つのスイッチの間で貫通電流が流れることを防止することができる。なお、論理ＮＡＮＤ、論理ＮＯＲは、スイッチの開閉を行うために必要な論理によって、任意に論理ＡＮＤ、論理ＯＲに置き換えることができる。
【００４１】
ここで、図１２は、実施例１の比較例となるスイッチタイミング制御回路の回路ブロック図である。図１２のスイッチタイミング制御回路では、分周回路１００の同一のデータフリップフロップ１００−ｎの非反転データ出力信号Ｑｎ、反転データ出力信号Ｑｎｂで直接スイッチ１３０−１、１３０−２の導通、非導通を制御している。このように構成すると、スイッチ１３０−１を非導通から導通状態に遷移させるタイミングとスイッチ１３０−２を導通から非導通に遷移させるタイミングが同時である。逆にスイッチ１３０−２を非導通から導通状態に遷移させるタイミングとスイッチ１３０−１を導通から非導通に遷移させるタイミングも同時になる。このように制御すると、スイッチ１３０−１と１３０−２がスイッチの切り替え時に同時に導通状態となるとなるため、貫通電流が流れることが避けられない。
【００４２】
次に、図１に示す一般的なスイッチタイミング制御回路によって生成可能なスイッチの導通、非導通のタイミングを、さらに図４のタイミング図を用いて説明する。図１（ａ）の分周回路１０の各段のデータ出力信号Ｏ１〜Ｏｎは、図４に示すように、クロック信号ＣＬＫの１周期の長さをＴとしたときに、周期２ｎＴで変化する。分周回路１０が出力する各データ出力信号Ｏ１〜ＯｎはそれぞれｎＴの期間ずつハイレベルとロウレベルを繰り返す１／２デューティーの周期信号である。また、各段のデータ出力信号Ｏ１〜Ｏｎは、後段のデータ出力信号になるほど、クロック信号ＣＬＫの１周期ずつ位相が遅れており、クロック信号ＣＬＫの立ち上がりに同期してｎ相の１／２デューティーの周期信号として出力される。組み合わせ論理回路部２０では、これらのｎ相の１／２デューティーの周期信号（データ出力信号Ｏ１〜Ｏｎ）のうち、任意の２つのデータ出力信号を論理ＮＡＮＤ回路または、論理ＮＯＲ回路、さらには、論理ＮＡＮＤ回路、論理ＮＯＲ回路の論理を反転させて、論理ＯＲ回路、論理ＡＮＤ回路を用いて、クロック信号ＣＬＫの任意の立ち上がりで立ち上がり、任意の立ち上がりで立ち下がる２ｎＴ周期のタイミング信号を生成することができる。
【００４３】
ここで、さらに、組み合わせ論理回路部の構成として、図２に示す組み合わせ論理回路部２１の構成と、スイッチとして図２に示すようにＯＵＴ１、ＯＵＴ２がそれぞれロウレベルのときに導通するようなスイッチを用いたとする。このような構成を取ると、最小でクロック信号ＣＬＫの１周期Ｔの長さＴｍｉｎの長さだけロウレベルが継続するパルスを生成することができる。また、ＯＵＴ１、ＯＵＴ２のロウレベルが継続する長さは、Ｔｖａｒ１で示すように、クロック信号ＣＬＫの１サイクル時間Ｔ単位で任意に設定することができる。Ｔｖａｒ１の長さをどのように設定するかは、組み合わせ論理回路部２１の入力端子Ｓ１、Ｓ２を縦続接続されたデータフリップフロップのどのデータ出力信号に接続するかによって任意に設定することができる。
【００４４】
なお、Ｔｍｉｎと、Ｔｖａｒ１の時間を数式で表すとそれぞれ式（１）、式（２）の通りである。ここでＴは、クロック信号ＣＬＫの１クロックサイクル長さである。
【００４５】
Ｔｍｉｎ１＝Ｔ 式（１）
０＜＝Ｔｂａｒ１＜＝（ｎ−１）＊Ｔ 式（２）
【００４６】
以上説明したように実施例１では、クロック信号ＣＬＫの１サイクル単位で任意のタイミングでスイッチを導通、非導通に制御するタイミングが生成することができる。また、複数のスイッチの導通、非導通を切り替える際に、最小でクロック信号ＣＬＫの１サイクルの不感時間を確実に設けることができるので複数のスイッチを経由して貫通電流が流れることを確実に防止できる。さらに、分周回路以外に不感時間を設けるために特に遅延回路を必要としないのでスイッチタイミング制御回路の回路規模を小さくすることができる。
【実施例２】
【００４７】
図５は、実施例２のスイッチタイミング制御回路の回路ブロック図である。図５（ａ）に分周回路１２の構成を、図５（ｂ）に組み合わせ論理回路部２１とスイッチ３１−１、３１−２の構成を示す。図５（ａ）において、分周回路１２は、２ｎ個（ｎは２以上の整数）の縦続接続されたデータフリップフロップ１２−１、１２−１ｈ〜１２−ｎ、１２−ｎｈを含んで構成される。縦続接続されるデータフリップフロップの数は、実施例１の２倍の数である。実施例１の分周回路１０と同様に縦続接続された複数のデータフリップフロップには、共通のクロック信号が接続され、縦続接続された前段のデータフリップフロップのデータ出力信号Ｑが後段のデータフリップフロップのデータ入力信号Ｄとして接続され、縦続接続されたデータフリッブフロップのうち、最終段のデータフリップフロップのデータ出力信号Ｑの論理が反転されて初段のデータフリップフロップのデータ入力信号Ｄとして接続されている。
【００４８】
実施例１では、縦続接続された各データフリップフロップには、すべて同相のクロック信号ＣＬＫが接続されていたが、実施例２では、縦続接続された各データフリップフロップには前段と後段のデータフリップフロップで一つ毎に論理反転された逆相のクロック信号が接続されている。
【００４９】
なお、図５では、最終段の一つ前のデータフリップフロップ１２−ｎの反転データ出力信号Ｏｎｂが初段のデータフリップフロップ１２−１のデータ入力信号Ｄとして接続されているが、最終段のデータフリップフロップ１２−ｎｈの反転データ出力信号Ｏｎｈｂを初段のデータフリップフロップのデータ入力信号として接続しても基本的な動作は同一である。
【００５０】
また、図５（ｂ）に示す組み合わせ論理回路部２１とスイッチ３１−１、３１−２の構成は、実施例１の組み合わせ論理回路部及びスイッチの構成と同一である。
【００５１】
次に、実施例２のスイッチタイミング制御回路の動作について、図６の動作タイミング図を用いて説明する。クロック信号ＣＬＫに対して縦続接続された各段のデータフリップフロップのデータ出力信号をＯ１〜Ｏｎｈに示す。実施例１では、縦続接続されたデータ出力信号の位相の遅れは、クロック信号ＣＬＫの１周期Ｔ単位であったが、実施例２では、クロック信号ＣＬＫの１／２周期Ｔ／２単位である。
【００５２】
初期状態では、縦続接続されたすべてのデータフリップフロップは、リセット状態にあり、各データフリップフロップのデータ出力信号はロウレベルを出力しているものとする。その状態から最初のクロック信号ＣＬＫが立ち上がると、初段のダータフリップフロップ１２−１の非反転データ出力信号Ｏ１がロウレベルからハイレベルに立ち上がる。次に、クロック信号ＣＬＫの１／２周期、Ｔ／２だけ遅れてクロック信号ＣＬＫが立ち下がると次段のデータフリップフロップ１２−１ｈの非反転データ出力信号Ｏ１ｈがロウレベルからハイレベルに立ち上がっている。さらに次段のデータフリップフロップ１２−２のデータ出力信号Ｏ２はデータ出力信号Ｏ１ｈからさらにクロック信号ＣＬＫの１／２周期（Ｔ／２）だけ位相が遅れてロウレベルからハイレベルに立ち上がっている。このようにして最終段の一つ前のデータフリップフロップ１２−ｎのデータ出力信号Ｏｎは、初段のデータフリップフロップが立ち上がってから（ｎ−１）Ｔ後にロウレベルからハイレベルに立ち上がり、最終段のデータフリップフロップ１２−ｎｈのデータ出力信号Ｏｎｈは、初段のデータフリップフロップが立ち上がってから（ｎ−１／２）Ｔ後にロウレベルからハイレベルに立ち上がっている。
【００５３】
さらにそのタイミングからクロック信号ＣＬＫの半周期（Ｔ／２）後のクロック信号ＣＬＫの立ち上がりでは、初段のデータ出力信号Ｏ１はハイレベルからロウレベルに立ち下がっている。初段のデータフリップフロップのデータ出力信号が立ち下がると、後段のデータフリップフロップのデータ出力信号は、それぞれクロック信号ＣＬＫの１／２周期ずつ位相が遅れて立ち下がる。最終段のデータフリップフロップのデータ出力信号が立ち下がると、それからクロック信号ＣＬＫの半周期後のクロック信号ＣＬＫの立ち上がりで、初段のデータフリップフロップのデータ出力信号は、ロウレベルからハイレベルに立ち上がり、最初に戻って動作を継続する。
【００５４】
各データ出力信号（Ｏ１、Ｏ１ｈ等）の周期は２ｎＴであり、ハイレベル出力がｎＴ、ロウレベル出力の期間がｎＴだけ継続する１／２デューティーの信号が出力される。また、Ｔ／２ずつ位相が遅れた２ｎ相のデータ出力信号が出力される。これら２ｎ相の１／２デューティーのデータ出力信号を組み合わせ論理回路（２１Ａ、２１Ｂ等）で組み合わせることにより、周期が２ｎＴでＴ／２単位で任意のタイミングで立ち上がり、任意のタイミングで立ち下がる出力信号を生成し、スイッチの導通、非導通を制御することができる。
【００５５】
ここで、組み合わせ論理回路部の構成として、図５（ｂ）に示す組み合わせ論理回路部２１の構成と、スイッチとしてＯＵＴ１、ＯＵＴ２がそれぞれロウレベルのときに導通するようなスイッチを用いたとする。このような構成を取ると、ＯＵＴ１、ＯＵＴ２がそれぞれロウレベルとなる時間の最小時間Ｔｍｉｎ２は、クロック信号ＣＬＫの１／２周期Ｔ／２の長さに設定することができる。また、ＯＵＴ１、ＯＵＴ２のロウレベルが継続する長さは、Ｔｖａｒ２で示すように、クロック信号ＣＬＫの１／２サイクル時間Ｔ／２単位で任意に設定することができる。Ｔｖａｒ２の長さをどのように設定するかは、組み合わせ論理回路部２１の入力端子Ｓ１、Ｓ２を縦続接続されたデータフリップフロップのどのデータ出力信号に接続するかによって任意に設定することができる。
【００５６】
なお、Ｔｍｉｎ２と、Ｔｖａｒ２の時間を数式で表すとそれぞれ式（３）、式（４）の通りである。ここでＴは、クロック信号ＣＬＫの１クロックサイクル長さである。
【００５７】
Ｔｍｉｎ２＝Ｔ／２ 式（３）
０＜＝Ｔｂａｒ２＜＝（２ｎ−１）＊Ｔ／２ 式（４）
【００５８】
以上説明したように実施例２では、クロック信号ＣＬＫの１／２サイクル単位で任意のタイミングでスイッチを導通、非導通に制御するタイミングを生成することができる。また、複数のスイッチの導通、非導通を切り替える際に、最小でクロック信号ＣＬＫの１／２サイクルの不感時間を確実に設けることができるので複数のスイッチを経由して貫通電流が流れることを確実に防止できる。さらに、分周回路以外に不感時間を設けるために特に遅延回路を必要としないのでスイッチタイミング制御回路の回路規模を小さくすることができる。
【実施例３】
【００５９】
図７に実施例３のスイッチタイミング制御回路の構成を示す。図７（ａ）は、実施例３のスイッチタイミング制御回路における分周回路１３の回路ブロック図であり、図７（ｂ）は、実施例３のスイッチタイミング制御回路における組み合わせ論理回路とスイッチの構成の一例を示す回路ブロック図である。
【００６０】
図７（ａ）の分周回路１３において、データフリップフロップがｎ段縦続接続され、すべて同相のクロック信号ＣＬＫが接続されている構成は、実施例１の図１（ａ）に示す分周回路１０と同一である。ただし、実施例３では、実施例１の分周回路１０にさらに位相シフト回路１４が付加されている。この位相シフト回路１４には、ｎ段縦続接続されたデータフリップフロップ１３−１〜１３−ｎに接続されるクロック信号ＣＬＫの位相を反転させた逆相のクロック信号を生成するインバータ回路１４−０が設けられている。さらに、ｎ段縦続接続されたデータフリップフロップから出力されるｎ相の非反転データ出力信号、反転データ出力信号から任意のデータ出力信号が接続可能である位相シフト用データフリップフロップ１４−１、１４−２を備えている。この位相シフト用データフリップフロップ１４−１、１４−２には、インバータ回路１４−０で位相を反転したクロック信号ＣＬＫがクロック信号として接続されている。この位相シフト回路１４により、ｎ段に縦続接続されたデータフリップフロップが出力するクロック信号ＣＬＫの１周期単位で位相がずれたｎ相のデータ出力信号のうち、位相シフト回路１４に接続されたデータ出力信号ＯＡ、ＯＢの位相をさらにクロック信号ＣＬＫの１／２周期遅延させたデータ出力信号を生成することができる。
【００６１】
組み合わせ論理回路部２１では、ｎ相のデータ出力信号と、位相シフト回路１４でさらにクロック信号ＣＬＫの１／２周期位相を遅延されたデータ出力信号を用いてクロック信号ＣＬＫの１／２周期単位で、スイッチ３１−１、３１−２の導通、非導通を制御するタイミング信号を生成することができる。
【００６２】
実施例３は、クロック信号ＣＬＫの１／２周期単位でスイッチの開閉を制御するタイミング信号を生成する点では、実施例２と同一である。しかし、ｎ（実施例３で縦続接続されるデータフリップフロップの数）が３以上であり、クロック信号ＣＬＫを６分周以上してスイッチの開閉を制御する信号を生成する場合には、実施例２より必要とするデータフリップフロップの数を少なくすることができる。
【００６３】
図８に、クロック信号ＣＬＫを分周回路で分周する分周数と実施例２と実施例３の分周回路で必要とするデータフリップフロップの数の比較を示す。実施例３では、データフリッブフロップの数には、位相シフト用データフリップフロップ１４−１、１４−２も含まれるものとする。実施例２では、２ｎ分周を行う場合に、必要とするデータフリップフロップの数は、常に２ｎ個である。一方、実施例３では、位相シフト用データフリップフロップを２個設けるとデータフリップフロップの数はｎ＋２となる。ただし、ｎ＝１の場合は、位相シフト用データフリップフロップを接続する箇所が１箇所しかないので、位相シフト用データフリップフロップの数は１になる。図８に示すとおり、ｎが３以上で６分周以上行う場合は、実施例３の方が実施例２よりさらにデータフリップフロップの数を減らすことができる。
【００６４】
以上説明したように実施例３では、クロック信号ＣＬＫの１／２サイクル単位で任意のタイミングでスイッチを導通、非導通に制御するタイミングを生成することができる。また、複数のスイッチの導通、非導通を切り替える際に、最小でクロック信号ＣＬＫの１／２サイクルの不感時間を確実に設けることができるので複数のスイッチを経由して貫通電流が流れることを確実に防止できる。さらに、不感時間を基本的に分周回路の各段から生成し、時間の微調整を位相シフト回路により行うことができるので、スイッチの導通、非導通のタイミングを精度よく設定し、かつ、全体の回路規模を小さくすることができる。
【００６５】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６６】
１０、１１、１２、１３、１００：分周回路（ジョンソンカウンタ）
１０−１、１０−２、１０−３、１０−５〜１０−ｎ、１１−１、１１−２、１１−３、１２−１、１２−１ｈ、１２−２、１２−２ｈ、１２−３、１２−ｎ、１２−ｎｈ、１３−１、１３−２、１３−３、１３−４、１３−５〜１３−ｎ、１００−１、１００−２、１００−３、１００−４、１００−５〜１００−ｎ:データフリップフロップ
１４：位相シフト回路
１４−１、１４−２：位相シフト用テータフリップフロップ
２０、２１：組み合わせ論理回路部
２１Ａ：論理ＮＯＲ回路（組み合わせ論理回路）
２１Ｂ：論理ＮＡＮＤ回路（組み合わせ論理回路）
１４−０、２１Ｃ、１０１、１２１：インバータ回路
３０−１、３０−２、３０−３〜３０−ｋ、３１−１、３１−２、１３０−１、１３０−２：スイッチ
４０：スイッチタイミング制御回路
２０１：発振回路
２０２：フリップフロップ
２０３：遅延回路
２０４：論理積素子
２０５：論理和素子
２０６：否定素子
２０７、２０８、２０９、２１０：スイッチ素子
Ｏ１〜Ｏｎ：（データフリップフロップの非反転）データ出力信号
Ｏ１ｂ〜Ｏｎｂ：（データフリップフロップの）反転データ出力信号
ＯＵＴ１〜ＯＵＴｋ：（組み合わせ論理回路部の）出力信号
Ｓ１〜Ｓｍ：（組み合わせ論理回路部の）データ入力端子
【技術分野】
【０００１】
本発明は、スイッチタイミング制御回路及び半導体装置に関する。特に、共通のノードに接続される複数のスイッチの導通非導通を制御するスイッチタイミング制御回路及びスイッチタイミング制御回路を備えた半導体装置に関する。
【背景技術】
【０００２】
複数の入力信号を切り替えて後段の回路に伝える場合などにアナログスイッチ回路が用いられる。このアナログスイッチ回路において、アナログスイッチを導通状態から非導通に切り替えるタイミングと同一ノードに接続される別なアナログスイッチを非導通状態から導通状態に切り替えるタイミングが重なると、アナログスイッチ間で貫通電流が流れる。例えば、電源線と接地線の間でスイッチングする複数のスイッチを用いる場合、それらのスイッチが意図せずに同時にオン状態になってしまう場合がある。これにより貫通電流が流れ、大電流が流れる。そのため、それらのスイッチが同時にオン状態にならないようにスイッチングのタイミングを調節し、不感時間を設けることで、貫通電流が流れることを回避する技術が公開されている。
【０００３】
特許文献１には、複数のスイッチ素子間で貫通電流が流れないようにしたスイッチ素子のスイッチタイミング制御回路が記載されている。図１３は特許文献１に記載の従来のスイッチタイミング制御回路の回路ブロック図である。図１３のスイッチタイミング制御回路は、発振回路２０１とフリップフロップ２０２、遅延回路２０３、論理積素子２０４、論理和素子２０５、否定素子２０６、スイッチ素子２０７〜２１０により構成される。図１３は、ＤＣ−ＡＣインバータに用いられるスイッチタイミング制御回路であり、発振回路２０１で発振した出力信号をフリップフロップ２０２で分周し、スイッチの導通、非導通を制御する信号を生成している。さらに、特許文献１は、フリップフロップ２０２の出力信号が反転する際に、各スイッチ素子２０７〜２１０の間で貫通電流が流れないように、各スイッチ素子を導通から非導通に制御するタイミングと非導通から導通に制御するタイミングを遅延回路２０３と論理積素子２０４、論理和素子２０５、否定素子２０６によって生成している。ここで、遅延回路２０３の遅延時間は、各スイッチ素子２０７〜２１０の応答遅延時間より長くすることが必要である。
【０００４】
また、特許文献２の図１、図５及びその説明には、クロックとデータフリップフロップを用いた遅延回路と、論理ＮＡＮＤ回路とＯＲ回路を用いて複数のアナログスイッチの導通、非導通が切り替わる際に、貫通電流が流れることを防ぐアナログスイッチ回路が記載されている。
【０００５】
特許文献３には、クロックが共通に接続されたデータフリップフロップを複数縦続させて最終段のデータフリップフロップの出力信号の位相を反転させて初段のデータフリップのデータ入力端子に接続したいわゆるジョンソンカウンタを用いた分周回路において、非分周状態のフリップフロップ回路を自動的に分周状態に引き込めるようにした分周回路が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭５７−１３８８７７号公報
【特許文献２】特開２００８−２３６６５９号公報
【特許文献３】特開平１１−６８５５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は本発明により与えられる。特許文献１や特許文献２のようにスイッチを切り替える基本的なタイミングを生成する分周回路とは別に遅延回路を設けて各スイッチの開閉により貫通電流が流れないように制御すると分周回路とは別に遅延回路を設けなければならないのでスイッチタイミング制御回路の回路面積が大きくなる。また、遅延素子にＣＲ等による遅延回路を用いると所望する遅延時間を精度よく得ることができない。
【課題を解決するための手段】
【０００８】
本発明の第１の側面によるスイッチタイミング制御回路は、複数のデータフリップフロップが縦続接続され、前記縦続接続されたデータフリップフロップには共通のクロック信号が接続され、それぞれ前段のデータ出力信号が後段のデータ入力信号として接続され、初段のデータ入力信号には、最終段のデータ出力信号の論理が反転されて接続された分周回路と、前記複数のデータフリップフロップのうちそれぞれ複数の異なるデータフリップフロップの出力信号が入力端子に接続された複数の組み合わせ論理回路と、前記複数の組み合わせ論理回路の出力信号によりそれぞれ導通、非導通が制御される複数のスイッチと、を備える。
【０００９】
また、本発明の第２の側面による半導体装置は、上記スイッチタイミング制御回路が半導体基板の上に形成されている。
【発明の効果】
【００１０】
本発明によれば、分周回路を構成する複数のデータフリップフロップのうち、異なるデータフリップフロップの出力信号を組み合わせてスイッチを制御するタイミングを生成するので、分周回路以外に大きな遅延回路を設ける必要がない。また、分周回路の各段の出力に基づいて、各スイッチを開閉するタイミングを生成するので、貫通電流を防止し、かつ、各スイッチ間で不要なスキューのないタイミングで各スイッチの導通、非導通のタイミングを制御することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１によるスイッチタイミング制御回路の（ａ）分周回路と、（ｂ）組み合わせ論理回路部及びスイッチの構成を示すブロック図である。
【図２】実施例１によるスイッチタイミング制御回路の一例を示す回路ブロック図である。
【図３】図２のスイッチタイミング制御回路のタイミング図である。
【図４】実施例１において生成可能なタイミングを示すタイミング図である。
【図５】実施例２によるスイッチタイミング制御回路の（ａ）分周回路と、（ｂ）組み合わせ論理回路部及びスイッチの構成を示すブロック図である。
【図６】実施例２において生成可能なタイミングを示すタイミング図である。
【図７】実施例３によるスイッチタイミング制御回路の（ａ）分周回路と、（ｂ）組み合わせ論理回路部及びスイッチの構成を示すブロック図である。
【図８】実施例２と実施例３において分周回路の分周比と構成に必要なデータフリップフロップの数を比較した図である。
【図９】特許文献３に記載の従来の分周回路（ジョンソンカウンタ）の回路ブロック図である。
【図１０】図９における分周回路のタイミング図である。
【図１１】一般的なジョンソンカウンタを用いた分周回路の回路ブロック図である。
【図１２】図１１の分周回路において、同一のデータフリップフロップにより複数のスイッチの開閉を同時制御した比較例の回路ブロック図である。
【図１３】特許文献１に記載の従来のスイッチタイミング制御回路の回路ブロック図である。
【発明を実施するための形態】
【００１２】
本発明の各実施例について詳細に説明する前に、実施形態の概要について説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１３】
一例として図１に示すように、一実施形態のスイッチタイミング制御回路は、複数のデータフリップフロップ１０−１〜１０−ｎが縦続接続され、縦続接続されたデータフリップフロップには共通のクロック信号ＣＬＫが接続され、それぞれ前段のデータ出力信号Ｑが後段のデータ入力信号Ｄとして接続され、初段のデータ入力信号（１０−１のＤ）には、最終段（１０−ｎ）のデータ出力信号の論理が反転されて接続された（ＱｂはＱとは論理が反転）分周回路（図１（ａ））を備える。さらに、複数のデータフリップフロップ１０−１〜１０−ｎのうちそれぞれ複数の異なるデータフリップフロップの出力信号が入力端子に接続された複数の組み合わせ論理回路（一例を挙げれば図２の２１Ａ、２１Ｂ。図１（ｂ）や図２の論理組み合わせ論理回路部２０の内部）と、複数の組み合わせ論理回路の出力信号ＯＵＴ１〜ＯＵＴｋによりそれぞれ導通、非導通が制御される複数のスイッチ３０−１〜３０−ｋと、を備える。一例を挙げれば、図１（ｂ）の組み合わせ論理回路部２０には、図２の２１Ａ、２１Ｂに示すように複数の組み合わせ論理回路が設けられる。組み合わせ論理回路部２０の入力端子Ｓ１〜Ｓｍは、図１の各データフリップフロップ１０−１〜１０−ｎの非反転データ出力信号Ｑまたは、反転データ出力信号Ｑｂが接続される。なお、各組み合わせ論理回路２１Ａ、２１Ｂには、複数の入力端子が存在し、各入力端子には、上記データフリップフロップ１０−１〜１０−ｎのうち、異なるデータフリップフロップの非反転データ出力信号Ｑまたは反転データ出力信号Ｑｂが接続される。なお、上記の分周回路は、ジョンソンカウンタとして知られる分周回路である。上記構成の分周回路を用いれば、複数の縦続接続されたデータフリップフロップのうち、同時に反転または非反転データ出力信号の論理が反転するのが１つのデータフリップフロップに限られるので、組み合わせ論理回路は、複数の入力端子がそれぞれ異なるデータフリップフロップのデータ出力信号に接続されている限り、どのようなに組み合わせであろうと複数の入力端子の論理レベルが同時に変化することがなく、ハザードが生じることがない。
【００１４】
また、複数の組み合わせ回路は、複数のデータフリップフロップのうち、第１のフリップフロップの第１のデータ出力信号と、第２のフリップフロップの第２のデータ出力信号と、がそれぞれ入力端子に接続された論理ＮＡＮＤ回路と論理ＮＯＲ回路とを含み、論理ＮＡＮＤ回路の出力信号、もしくはその反転信号により導通非導通が制御される第１のスイッチと、論理ＮＯＲ回路の出力信号、もしくはその反転信号により導通非導通が制御される第２のスイッチと、を含むことが好ましい。複数の縦続接続されたデータフリップフロップのうち、上記第１のフリップフロップは任意のデータフリップフロップであり、第２のフリップフロップはこれとは異なる任意のデータフリップフロップである。このように構成すれば、論理ＮＡＮＤ回路の出力信号もしくはその反転信号、論理ＮＯＲ回路の出力信号もしくはその反転信号は同時に変化することがないので、貫通電流が流れないタイミングを生成することができる。なお、論理ＮＡＮＤ回路や論理ＮＯＲ回路の出力信号により直接スイッチの導通非導通を制御するか、その反転信号（言い換えるならば、論理ＡＮＤ回路の出力信号、または、論理ＯＲ回路の出力信号）によりスイッチの導通非導通を制御するかは、スイッチにどのような電圧や電流を与えたときに導通、非導通に制御できるか、スイッチの特性により自由に決めることができる。スイッチは一例を挙げれば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタやその他電界効果型トランジスタやバイポーラトラジスタなどを用いることができる。
【００１５】
図５に一例を示すように、縦続接続された複数のデータフリップフロップ１２−１〜１２−ｎｈは、（データ信号を出力する）前段のデータフリップフロップと（そのデータ信号を受ける）後段のデータフリップフロップで位相が反転したクロック信号が接続されているものであってもよい。なお、前段のデータフリップフロップに接続されるクロック信号と後段のデータフリップフロップに接続されるクロック信号とでは、位相が反転しているものの共通のクロック信号が接続される。上記構成によれば、前段と後段のデータフリップフロップとの間でクロックの位相を反転させることにより、同じ分周回路の周波数を得ようとするならば、前段と後段で位相を反転させない場合に対して必要なデータフリップフロップの数は倍になるが、クロックの半周期毎のより精度の高いより相数の多いデータ出力信号を組み合わせて各スイッチの導通、非導通タイミングを制御することができる。
【００１６】
また、図１、図７に一例を示すように、縦続接続された複数のデータフリップフロップ（１０−１〜１０−ｎや１３−１〜１３−ｎ等）は、（データ信号を出力する）前段のデータフリップフロップと（そのデータ信号を受ける）後段のデータフリップフロップで同相のクロック信号が接続されているものであってもよい。
【００１７】
また、図７に一例を示すように、縦続接続された複数のデータフリップフロップ１３−１〜１３−ｎは、（データ信号を出力する）前段のデータフリップフロップと（そのデータ信号を受ける）後段のデータフリップフロップで同相のクロック信号が接続され、それぞれデータ入力信号として前記複数のデータフリップフロップのうち、任意のデータフリップフロップのデータ出力信号が接続され、前記クロック信号の位相を反転させた信号がクロック信号として接続され、当該データ出力信号の位相を１／２周期シフトさせる位相シフト用データフリップフロップ１４−１、１４−２を１つ以上さらに備え、第１のデータ出力信号及び／または第２のデータ出力信号が前記位相シフトデータフリップフロップ１４−１、１４−２を介して位相が１／２周期シフトされて論理ＮＡＮＤ回路及び／又は前記論理ＮＯＲ回路に接続されてもよい。すなわち、図７で非反転データ出力信号Ｏ１〜Ｏｎまたは、反転データ出力信号Ｏ１ｂ〜Ｏｎｂのいずれかの信号がデータ入力信号ＯＡ、ＯＢとして接続され、データ入力端子Ｓ１、Ｓ２には、非反転データ出力信号Ｏ１〜Ｏｎ、反転データ出力信号Ｏ１ｂ〜Ｏｎｂ、位相シフト用データフリップフロップを介して位相が１／２周期シフトされたデータ出力信号ＯＡｈ、ＯＡｈｂ、ＯＢｈ、ＯＢｈｂのうち、任意の信号が接続されてもよい。この構成により、組み合わせ可能となるタイミング信号の数を増やすことができ、より精度の高いより相数の多いデータ出力信号を組み合わせて各スイッチの導通、非導通タイミングを制御することができる。
【００１８】
一例を図２に示すように、複数のスイッチ３１−１、３１−２は、組み合わせ論理回路２１Ａ、２１Ｂの出力信号、もしくはその反転信号がゲートに接続された電界効果型トランジスタをそれぞれ含むものであってもよい。電界効果型トランジスタは、ＮＭＯＳトランジスタや、ＰＭＯＳトランジスタを含むＭＯＳトランジスタの他、接合型電界効果型トランジスタＪＦＥＴや金属半導体型電界効果型トランジスタＭＥＳＦＥＴであってもよい。スイッチとしてＭＯＳトランジスタを用いる場合は、ＰＭＯＳスイッチとＮＭＯＳスイッチとを並列に接続し、ＣＭＯＳアナログスイッチとしてもよい。
【００１９】
さらに、一例を図２に示すように複数のスイッチ３１−１、３１−２は、導通時に流れる電流の電流路が共通ノードＮＣに接続されており、複数のスイッチ３１−１、３１−２が重複して導通するタイミングがないように、共通ノードＮＣに接続されている複数のスイッチ３１−１、３１−２がすべて非導通に制御された後、クロック信号ＣＬＫの１／２周期以上経過してから後に共通ノードＮＣに接続されている複数のスイッチのうちの一つのスイッチが非導通から導通に制御するように組み合わせ論理回路２１Ａ、２１Ｂが構成されていることが好ましい。分周回路１１が出力する多数のデータ出力信号を組み合わせて、スイッチの制御タイミングを生成することができるので、容易に、かつ、任意の間隔を空けて複数のスイッチの間で共通ノードＮＣを介して貫通電流が流れないように、複数のスイッチの導通、非導通のタイミングを制御することができる。
【００２０】
また、一実施形態の半導体装置は、上記スイッチタイミング制御回路が半導体基板の上に形成されている。すなわち、スイッチタイミング制御回路を構成する分周回路、複数の組み合わせ論理回路、複数のスイッチ素子は、他の回路と共に半導体装置の一つの半導体基板の上に集積化することができる。
【００２１】
以上で概要の説明を終え、以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００２２】
図１は、実施例１によるスイッチタイミング制御回路の（ａ）分周回路１０と、（ｂ）組み合わせ論理回路部２０及びスイッチ３０−１〜３０−ｋの構成を示すブロック図である。分周回路１０の構成は、いわゆるジョンソンカウンタとして他の分野では、すでに知られている分周回路の構成を用いる。
【００２３】
図９は、特許文献３の図６に記載されている分周回路（ジョンソンカウンタ）の回路ブロック図である。図９の分周回路１００を実施例１の分周回路として用いることもできる。図９の分周回路１００を例に実施例１で用いる分周回路の構成について説明する。分周回路１００は、５個のデータフリップフロップ１００−１〜１００−５が縦続接続されている。縦続接続された各データフリップフロップにクロック信号ＣＬＫは共通に接続されている。また、前段のデータフリップフロップのデータ出力信号Ｑは、後段のデータフリップフロップのデータ入力信号Ｄとして接続され、最終段のデータフリップフロップ１００−５のデータ出力信号Ｏ５がインバータ１０１により論理が反転されて初段のデータフリップフロップ１００−１のデータ入力信号Ｄとして接続されている。このような５つの縦続接続されたデータフリッブフロップを用いることにより、クロック信号ＣＬＫの１クロックサイクルをＴとしてハイレベルが５Ｔ、ロウレベルが５Ｔ継続するクロック信号ＣＬＫを１０分周する分周回路１００が得られる。
【００２４】
この分周回路１００のタイミング図を図１０に示す。図１０を用いて、分周回路１００の動作について説明する。初期状態では、各データフリップフロップはリセット状態にあり、各データフリップフロップのデータ出力信号Ｏ１〜Ｏ５はロウレベルであるとする。
【００２５】
最初のクロック信号ＣＬＫの立ち上がりで初段のデータフリップフロップ１００−１のデータ出力信号Ｏ１はロウレベルからハイレベルに立ち上がる。このとき、初段のデータフリップフロップ１００−１以外の各データフリップフロップのデータ出力信号の論理レベルは変化せず、ロウレベルを維持する。
【００２６】
クロック信号ＣＬＫの１クロックサイクルＴの経過後、次にクロック信号ＣＬＫがロウレベルからハイレベルに立ち上がると２段目のデータフリップフロップ１００−２のデータ出力信号Ｏ２がロウレベルからハイレベルに立ち上がる。このとき、２段目のデータフリップフロップ以外のフリップフロップのデータ出力信号の論理レベルは変化しない。さらに、最初のクロック信号ＣＬＫの立ち上がりから２クロックサイクル２Ｔが経過し、クロック信号ＣＬＫが立ち上がると３段目のデータフリップフロップ１００−３のデータ出力信号Ｏ３がロウレベルからハイレベルに立ち上がるが、このとき他のデータフリップフロップのデータ出力信号の論理レベルは変化しない。同様に、３クロックサイクル目３Ｔのクロック信号ＣＬＫの立ち上がりでは、データ出力信号Ｏ４がロウレベルからハイレベルに立ち上がり、４クロックサイクル目４Ｔのクロック信号ＣＬＫの立ち上がりでは、データ出力信号Ｏ５（ＯＵＴ）がロウレベルからハイレベルに立ち上がる。
【００２７】
さらに１クロックサイクル経過し、次のクロック信号ＣＬＫの立ち上がりでは、初段のデータフリップフロップ１００−１のデータ出力信号Ｏ１がハイレベルからロウレベルに立ち下がる。その後、クロック信号ＣＬＫの立ち上がる毎にデータ出力信号がハイレベルからロウレベルに遷移する。この様にクロック信号ＣＬＫの立ち上がりに同期して状態が遷移するデータフリップフロップはクロック信号の１クロックサイクル毎に後段のデータフリップに遷移して行く。そして、最終段のデータフリップフロップであるデータフリップフロップ１００−５のデータ出力信号Ｏ５（ＯＵＴ）がロウレベルに立ち下がると、次のクロック信号ＣＬＫの立ち上がりでは、初段のデータフリップフロップ１００−１のデータ出力信号がロウレベルからハイレベルに立ち上がり、最初の状態に戻り、同じサイクルを繰り返す。
【００２８】
このようにして各データフリップフロップのデータ出力信号は、クロック信号ＣＬＫの５サイクル毎にハイレベルとロウレベルを繰り返す。また、クロック信号ＣＬＫの立ち上がりに同期してデータ出力信号が遷移するデータフリップフロップは、５つのデータフリップのうち、一つのデータフリップフロップだけであり、状態が遷移するデータフリップフロップは、クロック信号ＣＬＫの１クロックサイクル毎に１段ずつ後段のフリップフロップへ移って行き、最終段のデータフリップフロップまでデータ出力信号が変化すると、次のサイクルでは、初段のデータフリップフロップのデータ出力信号が反転する。
【００２９】
図１１は、ジョンソンカウンタを用いた分周回路１００の一般的な構成を示すブロック図である。ｎ段（ｎは２以上の整数）に縦続接続されたデータフリップフロップのクロック信号には、共通のクロック信号ＣＬＫが接続される。また、縦続接続されたデータフリップフロップのデータ出力信号は、後段のデータ入力端子に接続される。また、最終段のデータフリップフロップ１００−ｎの反転データ出力信号Ｑｎｂは初段のデータフリップフロップ１００−１のデータ入力信号Ｄとして接続される。なお、図９では、最終段の非反転データ出力信号Ｏ５がインバータ１０１で論理が反転されて初段のデータフリップフロップのデータ入力信号として接続されていたが、図１１では、最終段のデータフリップフロップ１００−ｎの反転データ出力信号Ｑｎｂがインバータを介さずに直接初段のデータ入力信号Ｄとして接続されている。しかし、最終段の（非反転）データ出力信号の論理が反転されて初段のデータフリップフロップのデータ入力信号として接続されている点においては、図９と図１１でどちらも同じである。また、図１１の一般的なジョンソンカウンタを用いた分周回路１００の動作も図９に示す分周回路と同じであり、リセットが解除されると、初段のデータフリップフロップからクロック信号ＣＬＫが立ち上がる毎に、１段ずつデータ出力信号Ｑがロウレベルからハイレベルに立ち上がっていく。最終段のデータフリップフロップのデータ出力信号がハイレベルに立ち上がると、今度は、次のクロック信号の立ち上がりのサイクルから１クロックサイクル毎に、初段のデータフリップフロップから順に１段ずつデータフリップフロップのデータ出力信号がハイレベルからロウレベルに立ち下がる。そのようにして各データフリップフロップは、クロック信号ＣＬＫのｎクロックサイクル毎にハイレベルとロウレベルを繰り返す。
【００３０】
図１（ａ）に示す実施例１のスイッチタイミング制御回路の分周回路１０は基本的に、このジョンソンカウンタを用いた分周回路の構成を用いる。すなわち、ｎ段（ｎは２以上の整数）縦続接続されたデータフリップフロップ１０−１〜１０−ｎは、クロック信号ＣＬＫが共通にクロック端子Ｃに与えられる。また、各段のデータ出力信号Ｑは後段のデータ入力信号として接続される。さらに、最終段の反転データ出力信号Ｑｂは、初段のデータフリップフロップにデータ入力信号として接続される。
【００３１】
図１（ｂ）に、実施例１のスイッチタイミング制御回路における組み合わせ論理回路部２０及びスイッチ３０−１〜３０−ｋの構成を示す。組み合わせ論理回路部２０の入力端子Ｓ１〜Ｓｍ（ｍは２以上の整数）には、ｎ段縦続接続されたデータフリップフロップ１０−１〜１０−ｎの各段のデータ出力信号Ｏ１〜Ｏｎ、反転データ出力信号Ｏ１ｂ〜Ｏｎｂのうち、任意のデータ出力信号、または、反転データ出力信号がそれぞれ接続される。組み合わせ論理回路部２０の内部には複数の組み合わせ論理回路が設けられており、入力端子Ｓ１〜Ｓｍのうち、任意の複数の入力端子から入力された信号を組み合わせ論理回路により組み合わせて、それぞれ出力信号ＯＵＴ１〜ＯＵＴｋ（ｋは２以上の整数）として出力する。
【００３２】
たとえば、ｎ段縦続接続されたデータフリップフロップのうち、任意の段の非反転データ出力信号Ｑまたは反転データ出力信号Ｑｂが接続される第１のデータ入力端子と、それとは異なる任意の段の非反転データ出力信号Ｑまたは反転テータ出力信号Ｑｂが接続される第２のデータ入力端子とを組み合わせ論理回路により組み合わせることにより、クロック信号ＣＬＫの立ち上がりに同期して２ｎ通りの任意のタイミングで立ち上がり、２ｎ−１通りの任意のパルス幅のパルスを出力信号ＯＵＴ１〜ＯＵＴｋとして出力することができる。なお、第１のデータ入力端子と第２のデータ入力端子を同一のデータフリップフロップのデータ出力信号から接続しないのは、第１のデータ入力端子と第２のデータ入力端子の論理が同時に変化し、組み合わせ論理回路部２０の出力信号にハザードが生じないようにするためである。
【００３３】
上記分周回路１０では、クロック信号ＣＬＫの立ち上がり毎にｎ段のデータフリップロップのうち、いずれかのデータフリップフロップのデータ出力信号の論理が変化し、かつ、同時に論理が変化するのは、ｎ個のデータフリップフロップのうち、１個のデータフリップフロップのみである。したがって、ｎ段縦続接続されたデータフリップフロップのうち、任意の２つのデータフリップフロップの非反転データ出力信号または反転データ出力信号を組み合わせることにより、分周回路１０と周期が同一で、かつ、任意の位相のクロック信号ＣＬＫの立ち上がりに同期して、立ち上がり、任意の位相のクロック信号ＣＬＫの立ち上がりに同期して立ち下がるタイミング制御信号を生成することができる。この組み合わせ論理回路部２０で生成したタイミング制御信号は、出力信号ＯＵＴ１〜ＯＵＴｋ（ｋは２以上の任意の整数）として組み合わせ論理回路部２０から出力され、対応するスイッチ３０−１〜３０−ｋの導通、非導通を制御する。なお、スイッチ３０−１〜３０−ｋには、電界効果型トランジスタ、バイポーラトランジスタなど任意のスイッチ素子を用いることができる。また、スイッチにＭＯＳトランジスタを用いる場合には、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを並列して接続し、それぞれのゲートに論理が反転した信号を与えることにより、ＣＭＯＳアナログスイッチとすることもできる。また、出力信号ＯＵＴ１〜ＯＵＴｋの論理をインバータにより論理を反転させてスイッチを駆動するか否かは、スイッチ素子の種類に応じて任意に決めることができる。
【００３４】
図２は、実施例１のスイッチタイミング制御回路のより具体的な適用例の回路ブロック図である。図２のスイッチタイミング制御回路４０において、分周回路１１に用いる縦続接続するデータフリップフロップ１１−１〜１１−３の数は３である。分周回路１１のデータフリップフロップからデータ出力信号Ｏ１、Ｏ２が組み合わせ論理回路部２１のデータ入力端子Ｓ１とＳ２にそれぞれ接続されている。また、組み合わせ論理回路部２１には、論理ＮＯＲ回路２１Ａ、論理ＮＡＮＤ回路２１Ｂ、論理ＮＯＲ回路２１Ａの反転信号を生成するインバータ回路２１Ｃを設けている。また、論理ＮＯＲ回路２１Ａ、論理ＮＡＮＤ回路２１Ｂの入力信号は、データ入力端子Ｓ１、Ｓ２から共通の入力信号として接続されている。
【００３５】
さらに、図２のスイッチタイミング制御回路４０では、スイッチ３１−１、３１−２としてＰＭＯＳトランジスタを用いている。インバータ回路２１Ｃの出力信号ＯＵＴ１は、スイッチ３１−１となるＰＭＯＳトランジスタのゲートに接続され、論理ＮＡＮＤ回路２１Ｂの出力信号ＯＵＴ２はスイッチ３１−２となるＰＭＯＳトランジスタのゲートに接続されている。さらに、ＰＭＯＳトランジスタ３１−１、３１−２のソースドレインの一方は、共通ノードＮＣに接続され、ＰＭＯＳトランジスタ３１−１のソースドレインの他方はノードＮＡに、ＰＭＯＳトランジスタ３１−２のソースドレインの他方はノードＮＢに接続されている。すなわち、スイッチ３１−１が導通したときに流れる電流路と、スイッチ３１−２が導通したときに流れる電流路が共に共通ノードＮＣに接続されている。
【００３６】
図３は、図２のスイッチタイミング制御回路４０の動作タイミング図である。分周回路１１の複数のデータフリップフロップ１１−１〜１１−３のデータ出力信号Ｏ１〜Ｏ３は、クロック信号ＣＬＫの立ち上がりに同期して変化する。最初のクロック信号ＣＬＫの立ちあがり時刻である時刻ｔ０でデータフリップフロップ１１−１の非反転データ出力信号であるＯ１（組み合わせ論理回路部２１のデータ入力端子Ｓ１への入力信号）がロウレベルからハイレベルに立ち上がる。このときのデータフリップフロップ１１−２の非反転データ出力信号Ｏ２（組み合わせ論理回路部２１のデータ入力端子Ｓ２への入力信号）はロウレベルである。したがって、出力信号ＯＵＴ１、ＯＵＴ２は共にハイレベルとなり、スイッチ３１−１、スイッチ３１−２は共に非導通状態となる。
【００３７】
次のクロック信号ＣＬＫの立ち上がりタイミングである時刻ｔ１では、組み合わせ論理回路部２１の入力端子Ｓ２への入力信号の論理レベルがロウレベルからハイレベルに立ち上がる。すると組み合わせ論理回路部２１の出力信号ＯＵＴ２がハイレベルからロウレベルに立下り、スイッチ３１−２が導通する。このとき、スイッチ３１−１は非導通状態を維持するので、ノードＮＣを介してノードＮＡとノードＮＢとの間で貫通電流が流れることはない。
【００３８】
さらにクロック信号ＣＬＫの２クロックサイクルが経過し、時刻ｔ２になると、入力端子Ｓ１の論理レベルがハイレベルからロウレベルに立ち下がる。すると、出力信号ＯＵＴ２はロウレベルからハイレベルに立ち上がり、スイッチ３１−２は再び導通状態から非導通状態に戻る。このとき、スイッチ３１−１は非導通状態を維持する。
【００３９】
次のクロック信号ＣＬＫの立ち上がり時刻である時刻ｔ３には、入力端子Ｓ１の論理レベルはハイレベルからロウレベルに立ち下がり、これに伴って出力信号ＯＵＴ１がハイレベルからロウレベルに立ち下がり、スイッチ３１−１が非導通から導通状態に遷移する。しかし、このとき、スイッチ３１−２は非導通状態を維持するので、ノードＮＡとノードＮＢとの間で貫通電流が流れることはない。さらにクロック信号ＣＬＫの２クロックサイクル後の時刻ｔ４では、入力端子Ｓ１の論理レベルがロウレベルからハイレベルに変化する。すると出力信号ＯＵＴ１は再び、ロウレベルからハイレベルに戻り、スイッチＳ１は再び非導通状態に戻る。
【００４０】
このように共通ノードＮＣに接続される複数のスイッチの導通、非導通の制御をいわゆるジョンソンカウンタとその各段のデータ出力信号を組み合わせてスイッチを制御する組み合わせ論理回路により行う。この構成により、共通ノードＮＣに接続される複数のスイッチ３１−１、３１−２が同時に導通し、共通ノードを介して貫通電流が流れることが防止できる。なお、実施例１では、共通ノードに接続されるスイッチが複数ある場合のスイッチの切り替え時に、少なくともクロック信号ＣＬＫの１周期以上、１周期単位で共通ノードＮＣに接続されるスイッチがいずれも非導通となる期間を設けるように組み合わせ論理回路を構成することができる。また、共通ノードに接続されるスイッチの数が２つである場合には、組み合わせ論理回路を入力端子が共通に接続された２入力論理ＮＡＮＤ回路と２入力論理ＮＯＲ回路とを用いて、論理ＮＡＮＤ回路と論理ＮＯＲ回路によりそれぞれ対応するスイッチの導通、非導通を制御することにより、２つのスイッチを交互に導通させる間に、２つのスイッチを共に非導通となる期間を設けることができる。この構成により確実に２つのスイッチの間で貫通電流が流れることを防止することができる。なお、論理ＮＡＮＤ、論理ＮＯＲは、スイッチの開閉を行うために必要な論理によって、任意に論理ＡＮＤ、論理ＯＲに置き換えることができる。
【００４１】
ここで、図１２は、実施例１の比較例となるスイッチタイミング制御回路の回路ブロック図である。図１２のスイッチタイミング制御回路では、分周回路１００の同一のデータフリップフロップ１００−ｎの非反転データ出力信号Ｑｎ、反転データ出力信号Ｑｎｂで直接スイッチ１３０−１、１３０−２の導通、非導通を制御している。このように構成すると、スイッチ１３０−１を非導通から導通状態に遷移させるタイミングとスイッチ１３０−２を導通から非導通に遷移させるタイミングが同時である。逆にスイッチ１３０−２を非導通から導通状態に遷移させるタイミングとスイッチ１３０−１を導通から非導通に遷移させるタイミングも同時になる。このように制御すると、スイッチ１３０−１と１３０−２がスイッチの切り替え時に同時に導通状態となるとなるため、貫通電流が流れることが避けられない。
【００４２】
次に、図１に示す一般的なスイッチタイミング制御回路によって生成可能なスイッチの導通、非導通のタイミングを、さらに図４のタイミング図を用いて説明する。図１（ａ）の分周回路１０の各段のデータ出力信号Ｏ１〜Ｏｎは、図４に示すように、クロック信号ＣＬＫの１周期の長さをＴとしたときに、周期２ｎＴで変化する。分周回路１０が出力する各データ出力信号Ｏ１〜ＯｎはそれぞれｎＴの期間ずつハイレベルとロウレベルを繰り返す１／２デューティーの周期信号である。また、各段のデータ出力信号Ｏ１〜Ｏｎは、後段のデータ出力信号になるほど、クロック信号ＣＬＫの１周期ずつ位相が遅れており、クロック信号ＣＬＫの立ち上がりに同期してｎ相の１／２デューティーの周期信号として出力される。組み合わせ論理回路部２０では、これらのｎ相の１／２デューティーの周期信号（データ出力信号Ｏ１〜Ｏｎ）のうち、任意の２つのデータ出力信号を論理ＮＡＮＤ回路または、論理ＮＯＲ回路、さらには、論理ＮＡＮＤ回路、論理ＮＯＲ回路の論理を反転させて、論理ＯＲ回路、論理ＡＮＤ回路を用いて、クロック信号ＣＬＫの任意の立ち上がりで立ち上がり、任意の立ち上がりで立ち下がる２ｎＴ周期のタイミング信号を生成することができる。
【００４３】
ここで、さらに、組み合わせ論理回路部の構成として、図２に示す組み合わせ論理回路部２１の構成と、スイッチとして図２に示すようにＯＵＴ１、ＯＵＴ２がそれぞれロウレベルのときに導通するようなスイッチを用いたとする。このような構成を取ると、最小でクロック信号ＣＬＫの１周期Ｔの長さＴｍｉｎの長さだけロウレベルが継続するパルスを生成することができる。また、ＯＵＴ１、ＯＵＴ２のロウレベルが継続する長さは、Ｔｖａｒ１で示すように、クロック信号ＣＬＫの１サイクル時間Ｔ単位で任意に設定することができる。Ｔｖａｒ１の長さをどのように設定するかは、組み合わせ論理回路部２１の入力端子Ｓ１、Ｓ２を縦続接続されたデータフリップフロップのどのデータ出力信号に接続するかによって任意に設定することができる。
【００４４】
なお、Ｔｍｉｎと、Ｔｖａｒ１の時間を数式で表すとそれぞれ式（１）、式（２）の通りである。ここでＴは、クロック信号ＣＬＫの１クロックサイクル長さである。
【００４５】
Ｔｍｉｎ１＝Ｔ 式（１）
０＜＝Ｔｂａｒ１＜＝（ｎ−１）＊Ｔ 式（２）
【００４６】
以上説明したように実施例１では、クロック信号ＣＬＫの１サイクル単位で任意のタイミングでスイッチを導通、非導通に制御するタイミングが生成することができる。また、複数のスイッチの導通、非導通を切り替える際に、最小でクロック信号ＣＬＫの１サイクルの不感時間を確実に設けることができるので複数のスイッチを経由して貫通電流が流れることを確実に防止できる。さらに、分周回路以外に不感時間を設けるために特に遅延回路を必要としないのでスイッチタイミング制御回路の回路規模を小さくすることができる。
【実施例２】
【００４７】
図５は、実施例２のスイッチタイミング制御回路の回路ブロック図である。図５（ａ）に分周回路１２の構成を、図５（ｂ）に組み合わせ論理回路部２１とスイッチ３１−１、３１−２の構成を示す。図５（ａ）において、分周回路１２は、２ｎ個（ｎは２以上の整数）の縦続接続されたデータフリップフロップ１２−１、１２−１ｈ〜１２−ｎ、１２−ｎｈを含んで構成される。縦続接続されるデータフリップフロップの数は、実施例１の２倍の数である。実施例１の分周回路１０と同様に縦続接続された複数のデータフリップフロップには、共通のクロック信号が接続され、縦続接続された前段のデータフリップフロップのデータ出力信号Ｑが後段のデータフリップフロップのデータ入力信号Ｄとして接続され、縦続接続されたデータフリッブフロップのうち、最終段のデータフリップフロップのデータ出力信号Ｑの論理が反転されて初段のデータフリップフロップのデータ入力信号Ｄとして接続されている。
【００４８】
実施例１では、縦続接続された各データフリップフロップには、すべて同相のクロック信号ＣＬＫが接続されていたが、実施例２では、縦続接続された各データフリップフロップには前段と後段のデータフリップフロップで一つ毎に論理反転された逆相のクロック信号が接続されている。
【００４９】
なお、図５では、最終段の一つ前のデータフリップフロップ１２−ｎの反転データ出力信号Ｏｎｂが初段のデータフリップフロップ１２−１のデータ入力信号Ｄとして接続されているが、最終段のデータフリップフロップ１２−ｎｈの反転データ出力信号Ｏｎｈｂを初段のデータフリップフロップのデータ入力信号として接続しても基本的な動作は同一である。
【００５０】
また、図５（ｂ）に示す組み合わせ論理回路部２１とスイッチ３１−１、３１−２の構成は、実施例１の組み合わせ論理回路部及びスイッチの構成と同一である。
【００５１】
次に、実施例２のスイッチタイミング制御回路の動作について、図６の動作タイミング図を用いて説明する。クロック信号ＣＬＫに対して縦続接続された各段のデータフリップフロップのデータ出力信号をＯ１〜Ｏｎｈに示す。実施例１では、縦続接続されたデータ出力信号の位相の遅れは、クロック信号ＣＬＫの１周期Ｔ単位であったが、実施例２では、クロック信号ＣＬＫの１／２周期Ｔ／２単位である。
【００５２】
初期状態では、縦続接続されたすべてのデータフリップフロップは、リセット状態にあり、各データフリップフロップのデータ出力信号はロウレベルを出力しているものとする。その状態から最初のクロック信号ＣＬＫが立ち上がると、初段のダータフリップフロップ１２−１の非反転データ出力信号Ｏ１がロウレベルからハイレベルに立ち上がる。次に、クロック信号ＣＬＫの１／２周期、Ｔ／２だけ遅れてクロック信号ＣＬＫが立ち下がると次段のデータフリップフロップ１２−１ｈの非反転データ出力信号Ｏ１ｈがロウレベルからハイレベルに立ち上がっている。さらに次段のデータフリップフロップ１２−２のデータ出力信号Ｏ２はデータ出力信号Ｏ１ｈからさらにクロック信号ＣＬＫの１／２周期（Ｔ／２）だけ位相が遅れてロウレベルからハイレベルに立ち上がっている。このようにして最終段の一つ前のデータフリップフロップ１２−ｎのデータ出力信号Ｏｎは、初段のデータフリップフロップが立ち上がってから（ｎ−１）Ｔ後にロウレベルからハイレベルに立ち上がり、最終段のデータフリップフロップ１２−ｎｈのデータ出力信号Ｏｎｈは、初段のデータフリップフロップが立ち上がってから（ｎ−１／２）Ｔ後にロウレベルからハイレベルに立ち上がっている。
【００５３】
さらにそのタイミングからクロック信号ＣＬＫの半周期（Ｔ／２）後のクロック信号ＣＬＫの立ち上がりでは、初段のデータ出力信号Ｏ１はハイレベルからロウレベルに立ち下がっている。初段のデータフリップフロップのデータ出力信号が立ち下がると、後段のデータフリップフロップのデータ出力信号は、それぞれクロック信号ＣＬＫの１／２周期ずつ位相が遅れて立ち下がる。最終段のデータフリップフロップのデータ出力信号が立ち下がると、それからクロック信号ＣＬＫの半周期後のクロック信号ＣＬＫの立ち上がりで、初段のデータフリップフロップのデータ出力信号は、ロウレベルからハイレベルに立ち上がり、最初に戻って動作を継続する。
【００５４】
各データ出力信号（Ｏ１、Ｏ１ｈ等）の周期は２ｎＴであり、ハイレベル出力がｎＴ、ロウレベル出力の期間がｎＴだけ継続する１／２デューティーの信号が出力される。また、Ｔ／２ずつ位相が遅れた２ｎ相のデータ出力信号が出力される。これら２ｎ相の１／２デューティーのデータ出力信号を組み合わせ論理回路（２１Ａ、２１Ｂ等）で組み合わせることにより、周期が２ｎＴでＴ／２単位で任意のタイミングで立ち上がり、任意のタイミングで立ち下がる出力信号を生成し、スイッチの導通、非導通を制御することができる。
【００５５】
ここで、組み合わせ論理回路部の構成として、図５（ｂ）に示す組み合わせ論理回路部２１の構成と、スイッチとしてＯＵＴ１、ＯＵＴ２がそれぞれロウレベルのときに導通するようなスイッチを用いたとする。このような構成を取ると、ＯＵＴ１、ＯＵＴ２がそれぞれロウレベルとなる時間の最小時間Ｔｍｉｎ２は、クロック信号ＣＬＫの１／２周期Ｔ／２の長さに設定することができる。また、ＯＵＴ１、ＯＵＴ２のロウレベルが継続する長さは、Ｔｖａｒ２で示すように、クロック信号ＣＬＫの１／２サイクル時間Ｔ／２単位で任意に設定することができる。Ｔｖａｒ２の長さをどのように設定するかは、組み合わせ論理回路部２１の入力端子Ｓ１、Ｓ２を縦続接続されたデータフリップフロップのどのデータ出力信号に接続するかによって任意に設定することができる。
【００５６】
なお、Ｔｍｉｎ２と、Ｔｖａｒ２の時間を数式で表すとそれぞれ式（３）、式（４）の通りである。ここでＴは、クロック信号ＣＬＫの１クロックサイクル長さである。
【００５７】
Ｔｍｉｎ２＝Ｔ／２ 式（３）
０＜＝Ｔｂａｒ２＜＝（２ｎ−１）＊Ｔ／２ 式（４）
【００５８】
以上説明したように実施例２では、クロック信号ＣＬＫの１／２サイクル単位で任意のタイミングでスイッチを導通、非導通に制御するタイミングを生成することができる。また、複数のスイッチの導通、非導通を切り替える際に、最小でクロック信号ＣＬＫの１／２サイクルの不感時間を確実に設けることができるので複数のスイッチを経由して貫通電流が流れることを確実に防止できる。さらに、分周回路以外に不感時間を設けるために特に遅延回路を必要としないのでスイッチタイミング制御回路の回路規模を小さくすることができる。
【実施例３】
【００５９】
図７に実施例３のスイッチタイミング制御回路の構成を示す。図７（ａ）は、実施例３のスイッチタイミング制御回路における分周回路１３の回路ブロック図であり、図７（ｂ）は、実施例３のスイッチタイミング制御回路における組み合わせ論理回路とスイッチの構成の一例を示す回路ブロック図である。
【００６０】
図７（ａ）の分周回路１３において、データフリップフロップがｎ段縦続接続され、すべて同相のクロック信号ＣＬＫが接続されている構成は、実施例１の図１（ａ）に示す分周回路１０と同一である。ただし、実施例３では、実施例１の分周回路１０にさらに位相シフト回路１４が付加されている。この位相シフト回路１４には、ｎ段縦続接続されたデータフリップフロップ１３−１〜１３−ｎに接続されるクロック信号ＣＬＫの位相を反転させた逆相のクロック信号を生成するインバータ回路１４−０が設けられている。さらに、ｎ段縦続接続されたデータフリップフロップから出力されるｎ相の非反転データ出力信号、反転データ出力信号から任意のデータ出力信号が接続可能である位相シフト用データフリップフロップ１４−１、１４−２を備えている。この位相シフト用データフリップフロップ１４−１、１４−２には、インバータ回路１４−０で位相を反転したクロック信号ＣＬＫがクロック信号として接続されている。この位相シフト回路１４により、ｎ段に縦続接続されたデータフリップフロップが出力するクロック信号ＣＬＫの１周期単位で位相がずれたｎ相のデータ出力信号のうち、位相シフト回路１４に接続されたデータ出力信号ＯＡ、ＯＢの位相をさらにクロック信号ＣＬＫの１／２周期遅延させたデータ出力信号を生成することができる。
【００６１】
組み合わせ論理回路部２１では、ｎ相のデータ出力信号と、位相シフト回路１４でさらにクロック信号ＣＬＫの１／２周期位相を遅延されたデータ出力信号を用いてクロック信号ＣＬＫの１／２周期単位で、スイッチ３１−１、３１−２の導通、非導通を制御するタイミング信号を生成することができる。
【００６２】
実施例３は、クロック信号ＣＬＫの１／２周期単位でスイッチの開閉を制御するタイミング信号を生成する点では、実施例２と同一である。しかし、ｎ（実施例３で縦続接続されるデータフリップフロップの数）が３以上であり、クロック信号ＣＬＫを６分周以上してスイッチの開閉を制御する信号を生成する場合には、実施例２より必要とするデータフリップフロップの数を少なくすることができる。
【００６３】
図８に、クロック信号ＣＬＫを分周回路で分周する分周数と実施例２と実施例３の分周回路で必要とするデータフリップフロップの数の比較を示す。実施例３では、データフリッブフロップの数には、位相シフト用データフリップフロップ１４−１、１４−２も含まれるものとする。実施例２では、２ｎ分周を行う場合に、必要とするデータフリップフロップの数は、常に２ｎ個である。一方、実施例３では、位相シフト用データフリップフロップを２個設けるとデータフリップフロップの数はｎ＋２となる。ただし、ｎ＝１の場合は、位相シフト用データフリップフロップを接続する箇所が１箇所しかないので、位相シフト用データフリップフロップの数は１になる。図８に示すとおり、ｎが３以上で６分周以上行う場合は、実施例３の方が実施例２よりさらにデータフリップフロップの数を減らすことができる。
【００６４】
以上説明したように実施例３では、クロック信号ＣＬＫの１／２サイクル単位で任意のタイミングでスイッチを導通、非導通に制御するタイミングを生成することができる。また、複数のスイッチの導通、非導通を切り替える際に、最小でクロック信号ＣＬＫの１／２サイクルの不感時間を確実に設けることができるので複数のスイッチを経由して貫通電流が流れることを確実に防止できる。さらに、不感時間を基本的に分周回路の各段から生成し、時間の微調整を位相シフト回路により行うことができるので、スイッチの導通、非導通のタイミングを精度よく設定し、かつ、全体の回路規模を小さくすることができる。
【００６５】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６６】
１０、１１、１２、１３、１００：分周回路（ジョンソンカウンタ）
１０−１、１０−２、１０−３、１０−５〜１０−ｎ、１１−１、１１−２、１１−３、１２−１、１２−１ｈ、１２−２、１２−２ｈ、１２−３、１２−ｎ、１２−ｎｈ、１３−１、１３−２、１３−３、１３−４、１３−５〜１３−ｎ、１００−１、１００−２、１００−３、１００−４、１００−５〜１００−ｎ:データフリップフロップ
１４：位相シフト回路
１４−１、１４−２：位相シフト用テータフリップフロップ
２０、２１：組み合わせ論理回路部
２１Ａ：論理ＮＯＲ回路（組み合わせ論理回路）
２１Ｂ：論理ＮＡＮＤ回路（組み合わせ論理回路）
１４−０、２１Ｃ、１０１、１２１：インバータ回路
３０−１、３０−２、３０−３〜３０−ｋ、３１−１、３１−２、１３０−１、１３０−２：スイッチ
４０：スイッチタイミング制御回路
２０１：発振回路
２０２：フリップフロップ
２０３：遅延回路
２０４：論理積素子
２０５：論理和素子
２０６：否定素子
２０７、２０８、２０９、２１０：スイッチ素子
Ｏ１〜Ｏｎ：（データフリップフロップの非反転）データ出力信号
Ｏ１ｂ〜Ｏｎｂ：（データフリップフロップの）反転データ出力信号
ＯＵＴ１〜ＯＵＴｋ：（組み合わせ論理回路部の）出力信号
Ｓ１〜Ｓｍ：（組み合わせ論理回路部の）データ入力端子
【特許請求の範囲】
【請求項１】
複数のデータフリップフロップが縦続接続され、前記縦続接続されたデータフリップフロップには共通のクロック信号が接続され、それぞれ前段のデータ出力信号が後段のデータ入力信号として接続され、初段のデータ入力信号には、最終段のデータ出力信号の論理が反転されて接続された分周回路と、
前記複数のデータフリップフロップのうちそれぞれ複数の異なるデータフリップフロップの出力信号が入力端子に接続された複数の組み合わせ論理回路と、
前記複数の組み合わせ論理回路の出力信号によりそれぞれ導通、非導通が制御される複数のスイッチと、
を備えるスイッチタイミング制御回路。
【請求項２】
前記複数の組み合わせ回路は、前記複数のデータフリップフロップのうち、第１のフリップフロップの第１のデータ出力信号と、第２のフリップフロップの第２のデータ出力信号と、がそれぞれ入力端子に接続された論理ＮＡＮＤ回路と論理ＮＯＲ回路とを含み、
前記論理ＮＡＮＤ回路の出力信号、もしくはその反転信号により導通非導通が制御される第１のスイッチと、
前記論理ＮＯＲ回路の出力信号、もしくはその反転信号により導通非導通が制御される第２のスイッチと、
を含むことを特徴とする請求項１記載のスイッチタイミング制御回路。
【請求項３】
前記縦続接続された複数のデータフリップフロップは、前記前段のデータフリップフロップと前記後段のデータフリップフロップで位相が反転したクロック信号が接続されていることを特徴とする請求項１または２記載のスイッチタイミング制御回路。
【請求項４】
前記縦続接続された複数のデータフリップフロップは、前記前段のデータフリップフロップと前記後段のデータフリップフロップで同相のクロック信号が接続されていることを特徴とする請求項１または２記載のスイッチタイミング制御回路。
【請求項５】
前記縦続接続された複数のデータフリップフロップは、前記前段のデータフリップフロップと前記後段のデータフリップフロップで同相のクロック信号が接続され、
それぞれデータ入力信号として前記複数のデータフリップフロップのうち、任意のデータフリップフロップのデータ出力信号が接続され、前記クロック信号の位相を反転させた信号がクロック信号として接続され、当該データ出力信号の位相を１／２周期シフトさせる位相シフト用データフリップフロップを１つ以上さらに備え、
前記複数の組み合わせ論理回路が、前記異なるデータフリップフロップのデータ出力信号のうち、少なくとも一つのデータ出力信号が前記位相シフト用データフリップフロップを介して位相が１／２周期シフトされて前記入力端子に接続された組み合わせ論理回路を含むことを特徴とする請求項１記載のスイッチタイミング制御回路。
【請求項６】
前記縦続接続された複数のデータフリップフロップは、前記前段のデータフリップフロップと前記後段のデータフリップフロップで同相のクロック信号が接続され、
それぞれデータ入力信号として前記複数のデータフリップフロップのうち、任意のデータフリップフロップのデータ出力信号が接続され、前記クロック信号の位相を反転させた信号がクロック信号として接続され、当該データ出力信号の位相を１／２周期シフトさせる位相シフト用データフリップフロップを１つ以上さらに備え、
前記第１のデータ出力信号及び／または前記第２のデータ出力信号が前記位相シフトデータフリップフロップを介して位相が１／２周期シフトされて前記論理ＮＡＮＤ回路及び／又は前記論理ＮＯＲ回路に接続されていることを特徴とする請求項２記載のスイッチタイミング制御回路。
【請求項７】
前記複数のスイッチは、前記組み合わせ論理回路の出力信号、もしくはその反転信号がゲートに接続された電界効果型トランジスタをそれぞれ含むことを特徴とする請求項１乃至６いずれか１項記載のスイッチタイミング制御回路。
【請求項８】
前記複数のスイッチは、導通時に流れる電流の電流路が共通ノードに接続されており、
前記複数のスイッチが重複して導通するタイミングがないように、前記共通ノードに接続されている複数のスイッチがすべて非導通に制御された後、前記クロック信号の１／２周期以上経過して後に前記共通ノードに接続されている複数のスイッチのうちの一つのスイッチが非導通から導通に制御するように前記組み合わせ論理回路が構成されていることを特徴とする請求項１乃至７いずれか１項記載のスイッチタイミング制御回路。
【請求項９】
請求項１乃至８いずれか１項記載のスイッチタイミング制御回路が半導体基板の上に形成されていることを特徴とする半導体装置。
【請求項１】
複数のデータフリップフロップが縦続接続され、前記縦続接続されたデータフリップフロップには共通のクロック信号が接続され、それぞれ前段のデータ出力信号が後段のデータ入力信号として接続され、初段のデータ入力信号には、最終段のデータ出力信号の論理が反転されて接続された分周回路と、
前記複数のデータフリップフロップのうちそれぞれ複数の異なるデータフリップフロップの出力信号が入力端子に接続された複数の組み合わせ論理回路と、
前記複数の組み合わせ論理回路の出力信号によりそれぞれ導通、非導通が制御される複数のスイッチと、
を備えるスイッチタイミング制御回路。
【請求項２】
前記複数の組み合わせ回路は、前記複数のデータフリップフロップのうち、第１のフリップフロップの第１のデータ出力信号と、第２のフリップフロップの第２のデータ出力信号と、がそれぞれ入力端子に接続された論理ＮＡＮＤ回路と論理ＮＯＲ回路とを含み、
前記論理ＮＡＮＤ回路の出力信号、もしくはその反転信号により導通非導通が制御される第１のスイッチと、
前記論理ＮＯＲ回路の出力信号、もしくはその反転信号により導通非導通が制御される第２のスイッチと、
を含むことを特徴とする請求項１記載のスイッチタイミング制御回路。
【請求項３】
前記縦続接続された複数のデータフリップフロップは、前記前段のデータフリップフロップと前記後段のデータフリップフロップで位相が反転したクロック信号が接続されていることを特徴とする請求項１または２記載のスイッチタイミング制御回路。
【請求項４】
前記縦続接続された複数のデータフリップフロップは、前記前段のデータフリップフロップと前記後段のデータフリップフロップで同相のクロック信号が接続されていることを特徴とする請求項１または２記載のスイッチタイミング制御回路。
【請求項５】
前記縦続接続された複数のデータフリップフロップは、前記前段のデータフリップフロップと前記後段のデータフリップフロップで同相のクロック信号が接続され、
それぞれデータ入力信号として前記複数のデータフリップフロップのうち、任意のデータフリップフロップのデータ出力信号が接続され、前記クロック信号の位相を反転させた信号がクロック信号として接続され、当該データ出力信号の位相を１／２周期シフトさせる位相シフト用データフリップフロップを１つ以上さらに備え、
前記複数の組み合わせ論理回路が、前記異なるデータフリップフロップのデータ出力信号のうち、少なくとも一つのデータ出力信号が前記位相シフト用データフリップフロップを介して位相が１／２周期シフトされて前記入力端子に接続された組み合わせ論理回路を含むことを特徴とする請求項１記載のスイッチタイミング制御回路。
【請求項６】
前記縦続接続された複数のデータフリップフロップは、前記前段のデータフリップフロップと前記後段のデータフリップフロップで同相のクロック信号が接続され、
それぞれデータ入力信号として前記複数のデータフリップフロップのうち、任意のデータフリップフロップのデータ出力信号が接続され、前記クロック信号の位相を反転させた信号がクロック信号として接続され、当該データ出力信号の位相を１／２周期シフトさせる位相シフト用データフリップフロップを１つ以上さらに備え、
前記第１のデータ出力信号及び／または前記第２のデータ出力信号が前記位相シフトデータフリップフロップを介して位相が１／２周期シフトされて前記論理ＮＡＮＤ回路及び／又は前記論理ＮＯＲ回路に接続されていることを特徴とする請求項２記載のスイッチタイミング制御回路。
【請求項７】
前記複数のスイッチは、前記組み合わせ論理回路の出力信号、もしくはその反転信号がゲートに接続された電界効果型トランジスタをそれぞれ含むことを特徴とする請求項１乃至６いずれか１項記載のスイッチタイミング制御回路。
【請求項８】
前記複数のスイッチは、導通時に流れる電流の電流路が共通ノードに接続されており、
前記複数のスイッチが重複して導通するタイミングがないように、前記共通ノードに接続されている複数のスイッチがすべて非導通に制御された後、前記クロック信号の１／２周期以上経過して後に前記共通ノードに接続されている複数のスイッチのうちの一つのスイッチが非導通から導通に制御するように前記組み合わせ論理回路が構成されていることを特徴とする請求項１乃至７いずれか１項記載のスイッチタイミング制御回路。
【請求項９】
請求項１乃至８いずれか１項記載のスイッチタイミング制御回路が半導体基板の上に形成されていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−２１１５３８（Ｐ２０１１−２１１５３８Ａ）
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１０−７７９９１（Ｐ２０１０−７７９９１）
【出願日】平成２２年３月３０日（２０１０．３．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２２年３月３０日（２０１０．３．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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