バッファ回路およびそれを用いた半導体装置、出力回路および電子機器
【課題】高速信号を確実に伝送可能なバッファ回路を提供する。
【解決手段】電流源３１２は、定電流Ｉｃを生成する。第１トランジスタＭ１は、その一端が電流源３１２と接続され、その制御端子に入力信号ＳＩＮが入力される。反転回路３１４は、入力信号ＳＩＮを反転および遅延させ、反転入力信号ＳＩＮ＃を生成する。第２トランジスタＭ２は、その一端が電流源３１２と接続され、その制御端子に反転入力信号ＳＩＮ＃が入力される。バッファ回路３１０は、第１トランジスタＭ１および第２トランジスタＭ２の、電流源３１２と共通に接続された一端に生ずる信号ＳＯＵＴを出力する。
【解決手段】電流源３１２は、定電流Ｉｃを生成する。第１トランジスタＭ１は、その一端が電流源３１２と接続され、その制御端子に入力信号ＳＩＮが入力される。反転回路３１４は、入力信号ＳＩＮを反転および遅延させ、反転入力信号ＳＩＮ＃を生成する。第２トランジスタＭ２は、その一端が電流源３１２と接続され、その制御端子に反転入力信号ＳＩＮ＃が入力される。バッファ回路３１０は、第１トランジスタＭ１および第２トランジスタＭ２の、電流源３１２と共通に接続された一端に生ずる信号ＳＯＵＴを出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソースフォロア回路やエミッタフォロア回路に代表されるバッファ回路に関する。
【背景技術】
【０００２】
コンピュータ、テレビ、ＤＶＤ（Digital Versatile Disc）プレイヤ、ブルーレイレコーダ、ＡＶアンプをはじめとするデジタル家電の間で、データ信号、映像信号や音声信号を高速に伝送するために、ＨＤＭＩ（High-Definition Multimedia Interface）規格、ＤＶＩ（Digital Visual Interface）規格、Ｄｉｓｐｌａｙ Ｐｏｒｔ規格、ＰＣＩｅ（PCI Express）規格、ＵＳＢ（Universal Serial Bus）規格をはじめとする高速シリアルインタフェースが利用されている。あるいは電子回路間で高速にデータ伝送するために、ＬＶＤＳ（Low Voltage Differential Signaling）規格やＲＳＤＳ（Reduced Swing Differential Signaling）規格が提唱されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−３０８０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような高速シリアルインタフェースでは、送信回路側に信号を高速伝送するための出力回路が設けられる。高速シリアルインタフェースで伝送されるデータのレートは年々上昇の一途をたどっており、近年では数Ｇｂｐｓ以上のデータを送信する必要がある。
【０００５】
本発明は、かかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、高速信号を確実に伝送可能なバッファ回路の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様はバッファ回路に関する。このバッファ回路は、定電流を生成する電流源と、その一端が電流源と接続され、その制御端子に入力信号が入力される第１トランジスタと、入力信号を反転および遅延させ、反転入力信号を生成する反転回路と、その一端が電流源と接続され、その制御端子に反転入力信号が入力される第２トランジスタと、を備える。バッファ回路は、第１トランジスタおよび第２トランジスタの、電流源と共通に接続された一端に生ずる信号を出力する。
【０００７】
この態様では、入力信号がローレベルからハイレベルに遷移した直後は、第１、第２トランジスタがともにオフとなり、定電流に比例した速度で出力信号を変化する。その後、第２トランジスタがオンすることにより、出力信号の信号レベルが過剰に変化するのを防止できる。その結果、高速信号の伝送が可能となる。なお、「バッファ回路」とは、インピーダンス変換機能および／またはレベル変換機能などを有する回路を意味する。
【０００８】
第２トランジスタの能力は第１トランジスタのそれより低くてもよい。
【０００９】
入力信号に対する反転入力信号の遅延量は、入力信号の半周期の２０〜８０％の範囲であってもよい。
【００１０】
第１、第２トランジスタはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であってもよい。
【００１１】
第１トランジスタの利得係数β１と第２トランジスタの利得係数β２の比β１：β２は、４：１〜８：１の範囲であってもよい。第１トランジスタの利得係数β１と第２トランジスタの利得係数β２の比β１：β２は、５：１〜６：１の範囲であってもよい。
【００１２】
第１、第２トランジスタはバイポーラトランジスタであってもよい。
【００１３】
本発明の別の態様は、出力回路である。この出力回路は、上述のいずれかの態様のバッファ回路と、その制御端子に、第１、第２トランジスタの一端に生ずる信号が入力される出力トランジスタと、出力トランジスタに接続された負荷回路と、を備える。
【００１４】
本発明のさらに別の態様は、差動出力回路である。この差動出力回路は、上述の出力回路を２つ備える。この態様によると、高速差動信号を伝送できる。
【００１５】
本発明のさらに別の態様は、電子機器である。この電子機器は、上述いずれかの態様のバッファ回路、出力回路もしくは差動出力回路を備える。
【００１６】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明のある態様の出力回路によれば高速信号を確実に伝送できる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態に係るバッファ回路およびそれを用いた出力回路の構成を示す回路図である。
【図２】図２（ａ）、（ｂ）は、従来のソースフォロア回路の動作を示す図である。
【図３】図１の出力回路の動作波形図である。
【図４】図１のバッファ回路を利用した差動出力回路を示す回路図である。
【図５】図１のバッファ回路および図４の差動出力回路を用いた電子機器の構成を示すブロック図である。
【発明を実施するための形態】
【００１９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２０】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２１】
図１は、実施の形態に係るバッファ回路およびそれを用いた出力回路の構成を示す回路図である。出力回路３００は、バッファ回路３１０および出力トランジスタＭ３、出力抵抗Ｒ１を備える。
【００２２】
バッファ回路３１０は、いわゆるソースフォロア回路を改良した回路であり、その入力端子ＰＩＮに入力信号ＳＩＮを受け、出力端子ＰＯＵＴから出力信号ＳＯＵＴを出力する。バッファ回路３１０は、電流源３１２、反転回路３１４、第１トランジスタＭ１、第２トランジスタＭ２を備える。電流源３１２は、定電流Ｉｃを生成する。第１トランジスタＭ１は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、定電流Ｉｃの経路上に設けられ、その制御端子（ゲート）に入力信号ＳＩＮが入力される。
【００２３】
反転回路３１４は、入力信号ＳＩＮを反転および遅延させ、反転入力信号ＳＩＮ＃を生成する。＃は論理反転を示す。第２トランジスタＭ２は、第１トランジスタＭ１と同型のＰチャンネルＭＯＳＦＥＴであり、第１トランジスタＭ１と並列に設けられている。第２トランジスタＭ２の制御端子（ゲート）には、反転入力端子ＳＩＮ＃が入力される。
【００２４】
入力信号ＳＩＮに対する反転入力信号ＳＩＮ＃の遅延量τは、入力信号ＳＩＮの半周期の２０〜８０％の範囲とすることが好ましい。たとえば３Ｇｂｐｓの信号（周波数１．５ＧＨｚ）を伝送する場合、半周期は３３３ｐｓとなり、遅延量τは２００ｐｓに設計される。
【００２５】
第１トランジスタＭ１および第２トランジスタＭ２それぞれのソースは、電流源３１２および出力端子ＰＯＵＴに共通に接続されている。第１トランジスタＭ１および第２トランジスタＭ２の接続点に発生する信号が、出力端子ＰＯＵＴから出力される。
【００２６】
第２トランジスタＭ２の能力は、第１トランジスタＭ１の能力より低くてもよい。トランジスタ（ＭＯＳＦＥＴ）の能力とは、利得係数β（もしくはＷ／Ｌ）を意味する。
β＝μ・ＣＯＸ・Ｗ／Ｌ
μ：キャリアの移動度
ＣＯＸ：単位面積当たりのゲート酸化膜容量
Ｗ：ゲート幅
Ｌ：ゲート長
【００２７】
たとえば第１トランジスタＭ１の利得係数β１と第２トランジスタＭ２の利得係数β２の比β１：β２は、４：１〜８：１の範囲、より好ましくは５：１〜６：１程度であってもよい。
【００２８】
出力トランジスタＭ３はＮチャンネルＭＯＳＦＥＴであり、その制御端子（ゲート）にはバッファ回路３１０の出力信号ＳＯＵＴが入力される。出力トランジスタＭ３の一端（ドレイン）には、負荷回路として出力抵抗Ｒ１が接続される。
【００２９】
出力回路３００は、出力トランジスタＭ３と出力抵抗Ｒ１の接続点の電位を、出力信号ＳＯＵＴ’として出力する。
【００３０】
以上がバッファ回路３１０およびそれを用いた出力回路３００の構成である。続いてその動作を説明するが、その前に一旦、説明の簡易化、理解の容易化のため、第２トランジスタＭ２および反転回路３１４が省略されたシンプルな従来のソースフォロア回路の動作を説明する。図２（ａ）、（ｂ）は、従来のソースフォロア回路の動作を示す。図２（ａ）は低速な入力信号ＳＩＮに対する動作波形を示す。時刻ｔ０以前、入力信号ＳＩＮはローレベルであり、第１トランジスタＭ１がオンしている。このとき出力信号ＳＯＵＴの電圧レベルは、第１トランジスタＭ１のドレインソース間電圧Ｖｄｓと等しい。
【００３１】
入力信号ＳＩＮがローレベルからハイレベルに遷移すると、第１トランジスタＭ１がオンからオフにスイッチする。その結果、電流源３１２が生成する定電流Ｉｃは、主として第１トランジスタＭ１ではなく、出力トランジスタＭ３のゲート容量に流れ込み、出力信号ＳＯＵＴのレベルが上昇し、それに応じて出力トランジスタＭ３のオンの程度が強くなり、出力信号ＳＯＵＴ’のレベルが遷移する。このように入力信号ＳＩＮが低速な場合、従来のソースフォロア回路によって伝送することができる。
【００３２】
図２（ｂ）は、高速な入力信号ＳＩＮに対する動作波形を示す。時刻ｔ０に入力信号ＳＩＮがローレベルからハイレベルに遷移し、出力信号ＳＯＵＴのレベルが上昇する。ところが入力信号ＳＩＮが高速であると、出力信号ＳＯＵＴのレベルが本来達すべき値ＶＨに達する前に、入力信号ＳＩＮのレベルがローレベルに遷移してしまう。その結果、アイパターンの開口率が低下し、入力信号ＳＩＮを伝送することができない。
【００３３】
この問題を解決するには、出力信号ＳＯＵＴのスイング量（振幅）ΔＶが小さくなるように回路を設計すればよい。つまり入力信号ＳＩＮがハイレベルのときの出力信号ＳＯＵＴのレベルを低く、入力信号ＳＯＵＴがローレベルのときの出力信号ＳＯＵＴのレベルＶＬを高くすればよい。
【００３４】
ソースフォロア回路において、第１トランジスタＭ１は飽和領域（活性領域）で動作する。したがって以下の式が成り立つ。
Ｉｄｓ１＝Ｉｃ＝β１／２×（Ｖｓ−Ｖｇ１−ＶＴ）２ …（１）
【００３５】
式（１）を変形すると式（２）を得る。
Ｖｓ＝Ｖｇ１＋ＶＴ＋√（２・Ｉｃ／β１） …（２）
【００３６】
入力信号ＳＩＮがローレベルのときＶｇ１＝０、入力信号ＳＩＮがハイレベルのときＶｇ１＝Ｖｇとする。そうすると、最高電圧ＶＨと最低電圧ＶＬとして、式（３）、（４）を得る。
ＶＨ＝Ｖｇ＋ＶＴ＋√（２・Ｉｃ／β１） …（３）
ＶＬ＝ＶＴ＋√（２・Ｉｃ／β１） …（４）
【００３７】
もし定電流Ｉｃを小さくすれば、入力信号ＳＩＮがハイレベルのときの出力信号ＳＯＵＴのレベルＶＨを低くできるが、それと同時に、入力信号ＳＩＮがローレベルのときの出力信号ＳＯＵＴのレベルＶＬも低くなってしまい、振幅はそれほど小さくならない。また定電流Ｉｃが小さいと、出力トランジスタＭ３のゲート容量を充電する速度（スルーレート）が低下するため、伝送速度の改善は見込まれない。
【００３８】
反対に定電流Ｉｃを大きくすれば、入力信号ＳＩＮがハイレベルのときに、出力トランジスタＭ３のゲート容量を充電する速度（スルーレート）が高まるが、それとともに出力信号ＳＯＵＴのピーク値ＶＨが高くなるため、結果として速度の改善は見込まれない。
【００３９】
つまり、従来のソースフォロア回路では、高速信号を伝送することは難しい。続いて図１の出力回路３００の動作を説明する。図３は、図１の出力回路３００の動作波形図である。なお、図３の波形図において、Ｍ１およびＭ２の「オン」とはローレベルを出力しようとする状態、「オフ」とはハイレベルを出力しようとする状態を便宜的に表している。各時刻におけるトランジスタの導通状態（言い換えればオン抵抗）は、ゲートソース間電圧、すなわち出力電圧ＳＯＵＴの電圧レベルに応じて変化している。
【００４０】
図１の出力回路３００において、第１トランジスタＭ１および第２トランジスタＭ２が飽和領域（活性領域）で動作するとき、以下の関係式（５）〜（７）が成り立つ。
Ｉｄｓ１＝β１／２×（Ｖｓ−Ｖｇ１−ＶＴ）２ …（５）
Ｉｄｓ２＝β２／２×（Ｖｓ−Ｖｇ２−ＶＴ）２ …（６）
Ｉｃ＝Ｉｄｓ１＋Ｉｄｓ２ …（７）
【００４１】
時刻ｔ０以前の期間Ｔ０、第１トランジスタＭ１が強くオン、第２トランジスタＭ２がオフしている。このとき定電流Ｉｃは第１トランジスタＭ１にほとんど流れるため、Ｉｄｓ１≒Ｉｃと近似できる。そうすると、式（８）を得る。
Ｖｓ＝Ｖｇ１＋ＶＴ＋√（２・Ｉｃ／β１） …（８）
このソース電圧Ｖｓは、出力信号ＳＯＵＴの最低電圧ＶＬであり、Ｖｇ１＝０のとき、
ＶＬ＝ＶＴ＋√（２・Ｉｃ／β１） …（９）
となる。この最低電圧ＶＬは、式（４）とほぼ等しい。
【００４２】
時刻ｔ０に入力信号ＳＩＮがローレベルからハイレベルに遷移し、それから遅延時間τ経過後の時刻ｔ１に反転入力信号ＳＩＮ＃がローレベルに遷移する。時刻ｔ０〜ｔ１の期間Ｔ１においては、第１トランジスタＭ１および第２トランジスタＭ２はオフであるから、出力信号ＳＯＵＴのレベルは、定電流Ｉｃに比例した速度で上昇する。
【００４３】
時刻ｔ１に、ＳＩＮ＃がローレベルに遷移すると、第２トランジスタＭ２がオンとなるようにバイアスされる。その結果、定電流Ｉｃの一部が第２トランジスタＭ２に流れることになるため、出力信号ＳＯＵＴの上昇する速度は低下する。時刻ｔ１からｔ２までの期間Ｔ２において、Ｖｇ１＝Ｖｇ、Ｖｇ２＝０とすると、式（１０）〜（１２）を得る。
Ｉｄｓ１＝β１／２×（Ｖｓ−Ｖｇ−ＶＴ）２ …（１０）
Ｉｄｓ２＝β２／２×（Ｖｓ−ＶＴ）２ …（１１）
Ｉｃ＝Ｉｄｓ１＋Ｉｄｓ２ …（１２）
【００４４】
期間Ｔ２の最高電圧ＶＨは、
ＶＨ＝Ｖｇ＋ＶＴ＋√（２・Ｉｄｓ１／β１）
＝Ｖｇ＋ＶＴ＋√（２・（Ｉｃ−Ｉｄｓ２）／β１） …（１３）
で与えられる。
【００４５】
式（１３）を、第２トランジスタＭ２および反転回路３１４が省略された従来のソースフォロア回路に関する式（３）と比較すると、第２トランジスタＭ２に流れる電流Ｉｄｓ２に応じた分、最高電圧ＶＨが低くなることがわかる。
【００４６】
つまり、図１のバッファ回路３１０によれば、出力信号ＳＯＵＴの振幅を小さくすることができ、高速な信号伝送が可能となる。
【００４７】
時刻ｔ２から遅延時間τ経過後の時刻ｔ３に、反転入力信号ＳＩＮ＃がハイレベルに遷移する。時刻ｔ２〜ｔ３の期間Ｔ３において、第１トランジスタＭ１と第２トランジスタＭ２はともにオンとなるようにバイアスされる。このとき第１トランジスタＭ１と第２トランジスタＭ２は、合成利得係数β＝β１＋β２を有する単一のトランジスタとみなすことができ、出力信号ＳＯＵＴのレベルは、２つのトランジスタの合成利得係数β＝β１＋β２で定まる速いスルーレートで低下する。
【００４８】
時刻ｔ３以降の期間Ｔ４は、上述した期間Ｔ０と同様である。
【００４９】
このように、実施の形態に係る出力回路３００によれば、期間Ｔ２において第２トランジスタＭ２に電流が流れることにより、最高電圧ＶＨのレベルが従来のソースフォロア回路に比べて低くなり、出力信号ＳＯＵＴの振幅が小さくなるため、入力信号ＳＩＮが高速であっても、確実にスイングさせることができ、信号伝送のエラーを低減できる。
【００５０】
また期間Ｔ３において、２つのトランジスタＭ１、Ｍ２の合成利得係数β＝β１＋β２に応じた速いスルーレートで、出力信号ＳＯＵＴのレベルを遷移させることができる。
【００５１】
以上がバッファ回路３１０および出力回路３００の動作および利点である。
【００５２】
続いてバッファ回路３１０の好適なアプリケーションを説明する。図１では、シングルエンドの信号伝送を例に説明したが、本発明は差動信号の伝送に好適に利用できる。図４は、図１のバッファ回路３１０を利用した差動出力回路３００ａを示す回路図である。
【００５３】
差動出力回路３００ａは、２つの出力回路３００ｐ、３００ｎを備え、入力端子ＩＮＰ、ＩＮＮに入力された信号ＳＩＮ＿Ｐ、ＳＩＮ＿Ｎを増幅し、出力端子ＯＵＴＰ、ＯＵＴＮから出力する。出力回路３００ｐ、３００ｎの構成は図１の出力回路３００と同様であり、それぞれの出力トランジスタＭ３のソースは、テイル電流源３０２と接続されている。図１では回路３１０をバッファ回路と称していたが、図４においてバッファ回路３１０は、バッファとして機能するとともに、レベルシフタとしても機能している。
【００５４】
図４の差動出力回路３００ａによれば、高速な差動信号ＳＩＮ＿Ｐ、ＳＩＮ＿Ｎを伝送することができる。
【００５５】
図５は、図１のバッファ回路および図４の差動出力回路を用いたディスプレイ装置（電子機器）１の構成を示すブロック図である。ディスプレイ装置１は、信号処理回路２、ＤＳＰ（Digital Signal Processor）４、ディスプレイドライバ６、ディスプレイパネル８を備える。
【００５６】
信号処理回路２は、外部機器とのインタフェース機能を提供するユニットであり、ＨＤＭＩやＤＶＩをはじめとするインタフェースを介して画像データを受ける。信号処理回路２は、複数チャンネルＡ〜Ｅの画像データのうち、ユーザの指示に応じたひとつを選択し、ＤＳＰ４に送信する。ＤＳＰ４は、画像データにさまざまな信号処理を施し、ディスプレイドライバ６に出力する。ディスプレイドライバ６は、ＤＳＰ４からの画像データにもとづいてディスプレイパネル８を駆動する。
【００５７】
信号処理回路２は、マルチプレクサ１００、シリアルパラレル変換器１０、信号処理部１２、差動変換回路１４、パラレルシリアル変換器２００、送信部１６を備え、ひとつの半導体チップに集積化される。
【００５８】
マルチプレクサ１００は、複数チャンネルの画像データのうち、制御信号ｓｅｌ［４：０］に応じたひとつを選択する。シリアルパラレル変換器１０は、マルチプレクサ１００によって選択された画像データをシリアル／パラレル変換する。信号処理部１２は、シリアルパラレル変換器１０の出力信号に対して、所定の信号処理を施す。信号処理の内容は限定されないが、Ｉ／Ｐ（インタレース／プログレッシブ）変換、解像度変換などが例示される。差動変換回路１４は、信号処理部１２により処理を受けた信号を差動信号に変換する。パラレルシリアル変換器２００は、差動変換部から出力される差動信号をパラレル／シリアル変換する。
【００５９】
送信部１６は、パラレルシリアル変換器２００の出力信号を差動形式にて送信する。図４の差動出力回路３００ａは、送信部１６として好適に利用できる。
【００６０】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。
【００６１】
図１では、ＰチャンネルＭＯＳＦＥＴを用いたバッファ回路３１０を説明したが、ＮチャンネルＭＯＳＦＥＴを用いてもよい。この場合、電源端子と接地端子を天地反転すればよい。
【００６２】
また、図１のバッファ回路３１０のトランジスタＭ１、Ｍ２を、ＰＮＰ型バイポーラトランジスタに置換してもよい。この場合、上述の説明において、ゲートをベース、ソースをエミッタ、ドレインをコレクタと読み替えればよい。あるいはトランジスタＭ１、Ｍ２をＮＰＮ型のバイポーラトランジスタに置換し、天地反転してもよい。バイポーラトランジスタを用いる場合、利得係数βは、電流増幅率βもしくはエミッタ面積と読み替えればよい。
【００６３】
図１では、バッファ回路３１０の後段に出力トランジスタＭ３を設ける構成を説明したが、バッファ回路３１０を単独で利用してもよいことは言うまでもない。またトランジスタＭ３に接続される負荷回路は抵抗Ｒ１には限定されず、トランジスタや電流源であってもよい。
【００６４】
図５ではバッファ回路３１０および差動出力回路３００ａを、ディスプレイ装置１利用する場合を説明したが、その用途はさまざまである。たとえばＬＶＤＳ、ＲＳＤＳ、ＨＤＭＩ、ＤｉｓｐｌａｙＰｏｒｔ、ＰＣＩｅ、ＵＳＢなどの高速シリアルインタフェースを搭載した、テレビ、カメラ、ＯＡ機器などさまざまな電子機器に利用することができる。
【００６５】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００６６】
Ｍ１…第１トランジスタ、Ｒ１…出力抵抗、Ｍ２…第２トランジスタ、Ｍ３…出力トランジスタ、３００…出力回路、３１０…バッファ回路、３１２…電流源、３１４…反転回路。
【技術分野】
【０００１】
本発明は、ソースフォロア回路やエミッタフォロア回路に代表されるバッファ回路に関する。
【背景技術】
【０００２】
コンピュータ、テレビ、ＤＶＤ（Digital Versatile Disc）プレイヤ、ブルーレイレコーダ、ＡＶアンプをはじめとするデジタル家電の間で、データ信号、映像信号や音声信号を高速に伝送するために、ＨＤＭＩ（High-Definition Multimedia Interface）規格、ＤＶＩ（Digital Visual Interface）規格、Ｄｉｓｐｌａｙ Ｐｏｒｔ規格、ＰＣＩｅ（PCI Express）規格、ＵＳＢ（Universal Serial Bus）規格をはじめとする高速シリアルインタフェースが利用されている。あるいは電子回路間で高速にデータ伝送するために、ＬＶＤＳ（Low Voltage Differential Signaling）規格やＲＳＤＳ（Reduced Swing Differential Signaling）規格が提唱されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−３０８０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような高速シリアルインタフェースでは、送信回路側に信号を高速伝送するための出力回路が設けられる。高速シリアルインタフェースで伝送されるデータのレートは年々上昇の一途をたどっており、近年では数Ｇｂｐｓ以上のデータを送信する必要がある。
【０００５】
本発明は、かかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、高速信号を確実に伝送可能なバッファ回路の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様はバッファ回路に関する。このバッファ回路は、定電流を生成する電流源と、その一端が電流源と接続され、その制御端子に入力信号が入力される第１トランジスタと、入力信号を反転および遅延させ、反転入力信号を生成する反転回路と、その一端が電流源と接続され、その制御端子に反転入力信号が入力される第２トランジスタと、を備える。バッファ回路は、第１トランジスタおよび第２トランジスタの、電流源と共通に接続された一端に生ずる信号を出力する。
【０００７】
この態様では、入力信号がローレベルからハイレベルに遷移した直後は、第１、第２トランジスタがともにオフとなり、定電流に比例した速度で出力信号を変化する。その後、第２トランジスタがオンすることにより、出力信号の信号レベルが過剰に変化するのを防止できる。その結果、高速信号の伝送が可能となる。なお、「バッファ回路」とは、インピーダンス変換機能および／またはレベル変換機能などを有する回路を意味する。
【０００８】
第２トランジスタの能力は第１トランジスタのそれより低くてもよい。
【０００９】
入力信号に対する反転入力信号の遅延量は、入力信号の半周期の２０〜８０％の範囲であってもよい。
【００１０】
第１、第２トランジスタはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であってもよい。
【００１１】
第１トランジスタの利得係数β１と第２トランジスタの利得係数β２の比β１：β２は、４：１〜８：１の範囲であってもよい。第１トランジスタの利得係数β１と第２トランジスタの利得係数β２の比β１：β２は、５：１〜６：１の範囲であってもよい。
【００１２】
第１、第２トランジスタはバイポーラトランジスタであってもよい。
【００１３】
本発明の別の態様は、出力回路である。この出力回路は、上述のいずれかの態様のバッファ回路と、その制御端子に、第１、第２トランジスタの一端に生ずる信号が入力される出力トランジスタと、出力トランジスタに接続された負荷回路と、を備える。
【００１４】
本発明のさらに別の態様は、差動出力回路である。この差動出力回路は、上述の出力回路を２つ備える。この態様によると、高速差動信号を伝送できる。
【００１５】
本発明のさらに別の態様は、電子機器である。この電子機器は、上述いずれかの態様のバッファ回路、出力回路もしくは差動出力回路を備える。
【００１６】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明のある態様の出力回路によれば高速信号を確実に伝送できる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態に係るバッファ回路およびそれを用いた出力回路の構成を示す回路図である。
【図２】図２（ａ）、（ｂ）は、従来のソースフォロア回路の動作を示す図である。
【図３】図１の出力回路の動作波形図である。
【図４】図１のバッファ回路を利用した差動出力回路を示す回路図である。
【図５】図１のバッファ回路および図４の差動出力回路を用いた電子機器の構成を示すブロック図である。
【発明を実施するための形態】
【００１９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２０】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２１】
図１は、実施の形態に係るバッファ回路およびそれを用いた出力回路の構成を示す回路図である。出力回路３００は、バッファ回路３１０および出力トランジスタＭ３、出力抵抗Ｒ１を備える。
【００２２】
バッファ回路３１０は、いわゆるソースフォロア回路を改良した回路であり、その入力端子ＰＩＮに入力信号ＳＩＮを受け、出力端子ＰＯＵＴから出力信号ＳＯＵＴを出力する。バッファ回路３１０は、電流源３１２、反転回路３１４、第１トランジスタＭ１、第２トランジスタＭ２を備える。電流源３１２は、定電流Ｉｃを生成する。第１トランジスタＭ１は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、定電流Ｉｃの経路上に設けられ、その制御端子（ゲート）に入力信号ＳＩＮが入力される。
【００２３】
反転回路３１４は、入力信号ＳＩＮを反転および遅延させ、反転入力信号ＳＩＮ＃を生成する。＃は論理反転を示す。第２トランジスタＭ２は、第１トランジスタＭ１と同型のＰチャンネルＭＯＳＦＥＴであり、第１トランジスタＭ１と並列に設けられている。第２トランジスタＭ２の制御端子（ゲート）には、反転入力端子ＳＩＮ＃が入力される。
【００２４】
入力信号ＳＩＮに対する反転入力信号ＳＩＮ＃の遅延量τは、入力信号ＳＩＮの半周期の２０〜８０％の範囲とすることが好ましい。たとえば３Ｇｂｐｓの信号（周波数１．５ＧＨｚ）を伝送する場合、半周期は３３３ｐｓとなり、遅延量τは２００ｐｓに設計される。
【００２５】
第１トランジスタＭ１および第２トランジスタＭ２それぞれのソースは、電流源３１２および出力端子ＰＯＵＴに共通に接続されている。第１トランジスタＭ１および第２トランジスタＭ２の接続点に発生する信号が、出力端子ＰＯＵＴから出力される。
【００２６】
第２トランジスタＭ２の能力は、第１トランジスタＭ１の能力より低くてもよい。トランジスタ（ＭＯＳＦＥＴ）の能力とは、利得係数β（もしくはＷ／Ｌ）を意味する。
β＝μ・ＣＯＸ・Ｗ／Ｌ
μ：キャリアの移動度
ＣＯＸ：単位面積当たりのゲート酸化膜容量
Ｗ：ゲート幅
Ｌ：ゲート長
【００２７】
たとえば第１トランジスタＭ１の利得係数β１と第２トランジスタＭ２の利得係数β２の比β１：β２は、４：１〜８：１の範囲、より好ましくは５：１〜６：１程度であってもよい。
【００２８】
出力トランジスタＭ３はＮチャンネルＭＯＳＦＥＴであり、その制御端子（ゲート）にはバッファ回路３１０の出力信号ＳＯＵＴが入力される。出力トランジスタＭ３の一端（ドレイン）には、負荷回路として出力抵抗Ｒ１が接続される。
【００２９】
出力回路３００は、出力トランジスタＭ３と出力抵抗Ｒ１の接続点の電位を、出力信号ＳＯＵＴ’として出力する。
【００３０】
以上がバッファ回路３１０およびそれを用いた出力回路３００の構成である。続いてその動作を説明するが、その前に一旦、説明の簡易化、理解の容易化のため、第２トランジスタＭ２および反転回路３１４が省略されたシンプルな従来のソースフォロア回路の動作を説明する。図２（ａ）、（ｂ）は、従来のソースフォロア回路の動作を示す。図２（ａ）は低速な入力信号ＳＩＮに対する動作波形を示す。時刻ｔ０以前、入力信号ＳＩＮはローレベルであり、第１トランジスタＭ１がオンしている。このとき出力信号ＳＯＵＴの電圧レベルは、第１トランジスタＭ１のドレインソース間電圧Ｖｄｓと等しい。
【００３１】
入力信号ＳＩＮがローレベルからハイレベルに遷移すると、第１トランジスタＭ１がオンからオフにスイッチする。その結果、電流源３１２が生成する定電流Ｉｃは、主として第１トランジスタＭ１ではなく、出力トランジスタＭ３のゲート容量に流れ込み、出力信号ＳＯＵＴのレベルが上昇し、それに応じて出力トランジスタＭ３のオンの程度が強くなり、出力信号ＳＯＵＴ’のレベルが遷移する。このように入力信号ＳＩＮが低速な場合、従来のソースフォロア回路によって伝送することができる。
【００３２】
図２（ｂ）は、高速な入力信号ＳＩＮに対する動作波形を示す。時刻ｔ０に入力信号ＳＩＮがローレベルからハイレベルに遷移し、出力信号ＳＯＵＴのレベルが上昇する。ところが入力信号ＳＩＮが高速であると、出力信号ＳＯＵＴのレベルが本来達すべき値ＶＨに達する前に、入力信号ＳＩＮのレベルがローレベルに遷移してしまう。その結果、アイパターンの開口率が低下し、入力信号ＳＩＮを伝送することができない。
【００３３】
この問題を解決するには、出力信号ＳＯＵＴのスイング量（振幅）ΔＶが小さくなるように回路を設計すればよい。つまり入力信号ＳＩＮがハイレベルのときの出力信号ＳＯＵＴのレベルを低く、入力信号ＳＯＵＴがローレベルのときの出力信号ＳＯＵＴのレベルＶＬを高くすればよい。
【００３４】
ソースフォロア回路において、第１トランジスタＭ１は飽和領域（活性領域）で動作する。したがって以下の式が成り立つ。
Ｉｄｓ１＝Ｉｃ＝β１／２×（Ｖｓ−Ｖｇ１−ＶＴ）２ …（１）
【００３５】
式（１）を変形すると式（２）を得る。
Ｖｓ＝Ｖｇ１＋ＶＴ＋√（２・Ｉｃ／β１） …（２）
【００３６】
入力信号ＳＩＮがローレベルのときＶｇ１＝０、入力信号ＳＩＮがハイレベルのときＶｇ１＝Ｖｇとする。そうすると、最高電圧ＶＨと最低電圧ＶＬとして、式（３）、（４）を得る。
ＶＨ＝Ｖｇ＋ＶＴ＋√（２・Ｉｃ／β１） …（３）
ＶＬ＝ＶＴ＋√（２・Ｉｃ／β１） …（４）
【００３７】
もし定電流Ｉｃを小さくすれば、入力信号ＳＩＮがハイレベルのときの出力信号ＳＯＵＴのレベルＶＨを低くできるが、それと同時に、入力信号ＳＩＮがローレベルのときの出力信号ＳＯＵＴのレベルＶＬも低くなってしまい、振幅はそれほど小さくならない。また定電流Ｉｃが小さいと、出力トランジスタＭ３のゲート容量を充電する速度（スルーレート）が低下するため、伝送速度の改善は見込まれない。
【００３８】
反対に定電流Ｉｃを大きくすれば、入力信号ＳＩＮがハイレベルのときに、出力トランジスタＭ３のゲート容量を充電する速度（スルーレート）が高まるが、それとともに出力信号ＳＯＵＴのピーク値ＶＨが高くなるため、結果として速度の改善は見込まれない。
【００３９】
つまり、従来のソースフォロア回路では、高速信号を伝送することは難しい。続いて図１の出力回路３００の動作を説明する。図３は、図１の出力回路３００の動作波形図である。なお、図３の波形図において、Ｍ１およびＭ２の「オン」とはローレベルを出力しようとする状態、「オフ」とはハイレベルを出力しようとする状態を便宜的に表している。各時刻におけるトランジスタの導通状態（言い換えればオン抵抗）は、ゲートソース間電圧、すなわち出力電圧ＳＯＵＴの電圧レベルに応じて変化している。
【００４０】
図１の出力回路３００において、第１トランジスタＭ１および第２トランジスタＭ２が飽和領域（活性領域）で動作するとき、以下の関係式（５）〜（７）が成り立つ。
Ｉｄｓ１＝β１／２×（Ｖｓ−Ｖｇ１−ＶＴ）２ …（５）
Ｉｄｓ２＝β２／２×（Ｖｓ−Ｖｇ２−ＶＴ）２ …（６）
Ｉｃ＝Ｉｄｓ１＋Ｉｄｓ２ …（７）
【００４１】
時刻ｔ０以前の期間Ｔ０、第１トランジスタＭ１が強くオン、第２トランジスタＭ２がオフしている。このとき定電流Ｉｃは第１トランジスタＭ１にほとんど流れるため、Ｉｄｓ１≒Ｉｃと近似できる。そうすると、式（８）を得る。
Ｖｓ＝Ｖｇ１＋ＶＴ＋√（２・Ｉｃ／β１） …（８）
このソース電圧Ｖｓは、出力信号ＳＯＵＴの最低電圧ＶＬであり、Ｖｇ１＝０のとき、
ＶＬ＝ＶＴ＋√（２・Ｉｃ／β１） …（９）
となる。この最低電圧ＶＬは、式（４）とほぼ等しい。
【００４２】
時刻ｔ０に入力信号ＳＩＮがローレベルからハイレベルに遷移し、それから遅延時間τ経過後の時刻ｔ１に反転入力信号ＳＩＮ＃がローレベルに遷移する。時刻ｔ０〜ｔ１の期間Ｔ１においては、第１トランジスタＭ１および第２トランジスタＭ２はオフであるから、出力信号ＳＯＵＴのレベルは、定電流Ｉｃに比例した速度で上昇する。
【００４３】
時刻ｔ１に、ＳＩＮ＃がローレベルに遷移すると、第２トランジスタＭ２がオンとなるようにバイアスされる。その結果、定電流Ｉｃの一部が第２トランジスタＭ２に流れることになるため、出力信号ＳＯＵＴの上昇する速度は低下する。時刻ｔ１からｔ２までの期間Ｔ２において、Ｖｇ１＝Ｖｇ、Ｖｇ２＝０とすると、式（１０）〜（１２）を得る。
Ｉｄｓ１＝β１／２×（Ｖｓ−Ｖｇ−ＶＴ）２ …（１０）
Ｉｄｓ２＝β２／２×（Ｖｓ−ＶＴ）２ …（１１）
Ｉｃ＝Ｉｄｓ１＋Ｉｄｓ２ …（１２）
【００４４】
期間Ｔ２の最高電圧ＶＨは、
ＶＨ＝Ｖｇ＋ＶＴ＋√（２・Ｉｄｓ１／β１）
＝Ｖｇ＋ＶＴ＋√（２・（Ｉｃ−Ｉｄｓ２）／β１） …（１３）
で与えられる。
【００４５】
式（１３）を、第２トランジスタＭ２および反転回路３１４が省略された従来のソースフォロア回路に関する式（３）と比較すると、第２トランジスタＭ２に流れる電流Ｉｄｓ２に応じた分、最高電圧ＶＨが低くなることがわかる。
【００４６】
つまり、図１のバッファ回路３１０によれば、出力信号ＳＯＵＴの振幅を小さくすることができ、高速な信号伝送が可能となる。
【００４７】
時刻ｔ２から遅延時間τ経過後の時刻ｔ３に、反転入力信号ＳＩＮ＃がハイレベルに遷移する。時刻ｔ２〜ｔ３の期間Ｔ３において、第１トランジスタＭ１と第２トランジスタＭ２はともにオンとなるようにバイアスされる。このとき第１トランジスタＭ１と第２トランジスタＭ２は、合成利得係数β＝β１＋β２を有する単一のトランジスタとみなすことができ、出力信号ＳＯＵＴのレベルは、２つのトランジスタの合成利得係数β＝β１＋β２で定まる速いスルーレートで低下する。
【００４８】
時刻ｔ３以降の期間Ｔ４は、上述した期間Ｔ０と同様である。
【００４９】
このように、実施の形態に係る出力回路３００によれば、期間Ｔ２において第２トランジスタＭ２に電流が流れることにより、最高電圧ＶＨのレベルが従来のソースフォロア回路に比べて低くなり、出力信号ＳＯＵＴの振幅が小さくなるため、入力信号ＳＩＮが高速であっても、確実にスイングさせることができ、信号伝送のエラーを低減できる。
【００５０】
また期間Ｔ３において、２つのトランジスタＭ１、Ｍ２の合成利得係数β＝β１＋β２に応じた速いスルーレートで、出力信号ＳＯＵＴのレベルを遷移させることができる。
【００５１】
以上がバッファ回路３１０および出力回路３００の動作および利点である。
【００５２】
続いてバッファ回路３１０の好適なアプリケーションを説明する。図１では、シングルエンドの信号伝送を例に説明したが、本発明は差動信号の伝送に好適に利用できる。図４は、図１のバッファ回路３１０を利用した差動出力回路３００ａを示す回路図である。
【００５３】
差動出力回路３００ａは、２つの出力回路３００ｐ、３００ｎを備え、入力端子ＩＮＰ、ＩＮＮに入力された信号ＳＩＮ＿Ｐ、ＳＩＮ＿Ｎを増幅し、出力端子ＯＵＴＰ、ＯＵＴＮから出力する。出力回路３００ｐ、３００ｎの構成は図１の出力回路３００と同様であり、それぞれの出力トランジスタＭ３のソースは、テイル電流源３０２と接続されている。図１では回路３１０をバッファ回路と称していたが、図４においてバッファ回路３１０は、バッファとして機能するとともに、レベルシフタとしても機能している。
【００５４】
図４の差動出力回路３００ａによれば、高速な差動信号ＳＩＮ＿Ｐ、ＳＩＮ＿Ｎを伝送することができる。
【００５５】
図５は、図１のバッファ回路および図４の差動出力回路を用いたディスプレイ装置（電子機器）１の構成を示すブロック図である。ディスプレイ装置１は、信号処理回路２、ＤＳＰ（Digital Signal Processor）４、ディスプレイドライバ６、ディスプレイパネル８を備える。
【００５６】
信号処理回路２は、外部機器とのインタフェース機能を提供するユニットであり、ＨＤＭＩやＤＶＩをはじめとするインタフェースを介して画像データを受ける。信号処理回路２は、複数チャンネルＡ〜Ｅの画像データのうち、ユーザの指示に応じたひとつを選択し、ＤＳＰ４に送信する。ＤＳＰ４は、画像データにさまざまな信号処理を施し、ディスプレイドライバ６に出力する。ディスプレイドライバ６は、ＤＳＰ４からの画像データにもとづいてディスプレイパネル８を駆動する。
【００５７】
信号処理回路２は、マルチプレクサ１００、シリアルパラレル変換器１０、信号処理部１２、差動変換回路１４、パラレルシリアル変換器２００、送信部１６を備え、ひとつの半導体チップに集積化される。
【００５８】
マルチプレクサ１００は、複数チャンネルの画像データのうち、制御信号ｓｅｌ［４：０］に応じたひとつを選択する。シリアルパラレル変換器１０は、マルチプレクサ１００によって選択された画像データをシリアル／パラレル変換する。信号処理部１２は、シリアルパラレル変換器１０の出力信号に対して、所定の信号処理を施す。信号処理の内容は限定されないが、Ｉ／Ｐ（インタレース／プログレッシブ）変換、解像度変換などが例示される。差動変換回路１４は、信号処理部１２により処理を受けた信号を差動信号に変換する。パラレルシリアル変換器２００は、差動変換部から出力される差動信号をパラレル／シリアル変換する。
【００５９】
送信部１６は、パラレルシリアル変換器２００の出力信号を差動形式にて送信する。図４の差動出力回路３００ａは、送信部１６として好適に利用できる。
【００６０】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。
【００６１】
図１では、ＰチャンネルＭＯＳＦＥＴを用いたバッファ回路３１０を説明したが、ＮチャンネルＭＯＳＦＥＴを用いてもよい。この場合、電源端子と接地端子を天地反転すればよい。
【００６２】
また、図１のバッファ回路３１０のトランジスタＭ１、Ｍ２を、ＰＮＰ型バイポーラトランジスタに置換してもよい。この場合、上述の説明において、ゲートをベース、ソースをエミッタ、ドレインをコレクタと読み替えればよい。あるいはトランジスタＭ１、Ｍ２をＮＰＮ型のバイポーラトランジスタに置換し、天地反転してもよい。バイポーラトランジスタを用いる場合、利得係数βは、電流増幅率βもしくはエミッタ面積と読み替えればよい。
【００６３】
図１では、バッファ回路３１０の後段に出力トランジスタＭ３を設ける構成を説明したが、バッファ回路３１０を単独で利用してもよいことは言うまでもない。またトランジスタＭ３に接続される負荷回路は抵抗Ｒ１には限定されず、トランジスタや電流源であってもよい。
【００６４】
図５ではバッファ回路３１０および差動出力回路３００ａを、ディスプレイ装置１利用する場合を説明したが、その用途はさまざまである。たとえばＬＶＤＳ、ＲＳＤＳ、ＨＤＭＩ、ＤｉｓｐｌａｙＰｏｒｔ、ＰＣＩｅ、ＵＳＢなどの高速シリアルインタフェースを搭載した、テレビ、カメラ、ＯＡ機器などさまざまな電子機器に利用することができる。
【００６５】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００６６】
Ｍ１…第１トランジスタ、Ｒ１…出力抵抗、Ｍ２…第２トランジスタ、Ｍ３…出力トランジスタ、３００…出力回路、３１０…バッファ回路、３１２…電流源、３１４…反転回路。
【特許請求の範囲】
【請求項１】
定電流を生成する電流源と、
その一端が前記電流源と接続され、その制御端子に入力信号が入力される第１トランジスタと、
前記入力信号を反転および遅延させ、反転入力信号を生成する反転回路と、
その一端が前記電流源と接続され、その制御端子に前記反転入力信号が入力される第２トランジスタと、
を備え、
前記第１トランジスタおよび前記第２トランジスタの、前記電流源と共通に接続された一端に生ずる信号を出力することを特徴とするバッファ回路。
【請求項２】
前記第２トランジスタの能力は前記第１トランジスタのそれより低いことを特徴とする請求項１に記載のバッファ回路。
【請求項３】
前記入力信号に対する前記反転入力信号の遅延量は、前記入力信号の半周期の２０〜８０％の範囲であることを特徴とする請求項１または２に記載のバッファ回路。
【請求項４】
前記第１、第２トランジスタはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であることを特徴とする請求項１から３のいずれかに記載のバッファ回路。
【請求項５】
前記第１トランジスタの利得係数β１と前記第２トランジスタの利得係数β２の比β１：β２は、４：１〜８：１の範囲であることを特徴とする請求項４に記載のバッファ回路。
【請求項６】
前記第１トランジスタの利得係数β１と前記第２トランジスタの利得係数β２の比β１：β２は、５：１〜６：１の範囲であることを特徴とする請求項４に記載のバッファ回路。
【請求項７】
前記第１、第２トランジスタはバイポーラトランジスタであることを特徴とする請求項１から４のいずれかに記載のバッファ回路。
【請求項８】
請求項１から７のいずれかに記載のバッファ回路を備えることを特徴とする半導体装置。
【請求項９】
請求項１から７のいずれかに記載のバッファ回路と、
その制御端子に、前記第１、第２トランジスタの前記一端に生ずる信号が入力される出力トランジスタと、
前記出力トランジスタに接続された負荷回路と、
を備えることを特徴とする出力回路。
【請求項１０】
請求項９に記載の出力回路を２つ備えることを特徴とする差動形式の出力回路。
【請求項１１】
請求項１０に記載の差動出力回路を備えることを特徴とする電子機器。
【請求項１】
定電流を生成する電流源と、
その一端が前記電流源と接続され、その制御端子に入力信号が入力される第１トランジスタと、
前記入力信号を反転および遅延させ、反転入力信号を生成する反転回路と、
その一端が前記電流源と接続され、その制御端子に前記反転入力信号が入力される第２トランジスタと、
を備え、
前記第１トランジスタおよび前記第２トランジスタの、前記電流源と共通に接続された一端に生ずる信号を出力することを特徴とするバッファ回路。
【請求項２】
前記第２トランジスタの能力は前記第１トランジスタのそれより低いことを特徴とする請求項１に記載のバッファ回路。
【請求項３】
前記入力信号に対する前記反転入力信号の遅延量は、前記入力信号の半周期の２０〜８０％の範囲であることを特徴とする請求項１または２に記載のバッファ回路。
【請求項４】
前記第１、第２トランジスタはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であることを特徴とする請求項１から３のいずれかに記載のバッファ回路。
【請求項５】
前記第１トランジスタの利得係数β１と前記第２トランジスタの利得係数β２の比β１：β２は、４：１〜８：１の範囲であることを特徴とする請求項４に記載のバッファ回路。
【請求項６】
前記第１トランジスタの利得係数β１と前記第２トランジスタの利得係数β２の比β１：β２は、５：１〜６：１の範囲であることを特徴とする請求項４に記載のバッファ回路。
【請求項７】
前記第１、第２トランジスタはバイポーラトランジスタであることを特徴とする請求項１から４のいずれかに記載のバッファ回路。
【請求項８】
請求項１から７のいずれかに記載のバッファ回路を備えることを特徴とする半導体装置。
【請求項９】
請求項１から７のいずれかに記載のバッファ回路と、
その制御端子に、前記第１、第２トランジスタの前記一端に生ずる信号が入力される出力トランジスタと、
前記出力トランジスタに接続された負荷回路と、
を備えることを特徴とする出力回路。
【請求項１０】
請求項９に記載の出力回路を２つ備えることを特徴とする差動形式の出力回路。
【請求項１１】
請求項１０に記載の差動出力回路を備えることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−２２８８４９（Ｐ２０１１−２２８８４９Ａ）
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願番号】特願２０１０−９５１４８（Ｐ２０１０−９５１４８）
【出願日】平成２２年４月１６日（２０１０．４．１６）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願日】平成２２年４月１６日（２０１０．４．１６）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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