差動増幅器
【課題】負荷側に出力を電流で受け渡すカレントミラー回路を備える差動増幅器の動作を高速化する。
【解決手段】差動増幅器を構成し、差動増幅器に対する２つの入力の内のそれぞれ１つが与えられる各トランジスタの端子の内で、差動増幅器の出力点となりうるそれぞれの端子の間に接続される回路素子を備える差動増幅器は、カレントミラー回路においてモニタ電流が流れるトランジスタに接続されるとともに、カレントミラー回路においてコピー電流が流れる第１のトランジスタと、前記出力が受け渡される負荷としての抵抗との間に接続される前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、第１のトランジスタと第２のトランジスタとの接続点とアースとの間に接続される電流源とをさらに備えることにより、上記課題の解決を図る。
【解決手段】差動増幅器を構成し、差動増幅器に対する２つの入力の内のそれぞれ１つが与えられる各トランジスタの端子の内で、差動増幅器の出力点となりうるそれぞれの端子の間に接続される回路素子を備える差動増幅器は、カレントミラー回路においてモニタ電流が流れるトランジスタに接続されるとともに、カレントミラー回路においてコピー電流が流れる第１のトランジスタと、前記出力が受け渡される負荷としての抵抗との間に接続される前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、第１のトランジスタと第２のトランジスタとの接続点とアースとの間に接続される電流源とをさらに備えることにより、上記課題の解決を図る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、さらに詳しくは出力を負荷側に電流で受け渡すためのカレントミラー回路を備える差動増幅器、例えば高速のデータ転送用ドライバとして用いられる差動増幅器の高速動作方式に関する。
【背景技術】
【０００２】
差動増幅器は広範に利用されている。図１９はそのような差動増幅器の一般的な構成例を示す。この差動増幅器はダイオード接続された負荷を持つ差動対と、ソースフォロワの回路を組み合わせたものであり、その組合せによってカレントミラーの回路が構成され、差動増幅器の出力は、負荷側に電流によって受け渡される形式となっている。
【０００３】
このように差動増幅器を構成する差動対とソースフォロワの回路については先行技術文献に記載の非特許文献１及び非特許文献２に述べられている。
【０００４】
図１９においてそれぞれ非反転入力と反転入力とが与えられるトランジスタ１００とトランジスタ１０１は、電流源１０２によってアースと接続され、トランジスタ１０３と１０５によって電源電圧ＶＤＤと接続されている。ダイオード接続のトランジスタ１０３と１０５はそれぞれトランジスタ１０４、トランジスタ１０６とカレントミラー回路を構成しており、そのカレントミラー回路でコピー電流が流れるトランジスタ１０４、トランジスタ１０６はそれぞれ負荷側の抵抗１０７、１０８と接続され、抵抗１０７、１０８にかかる電圧が出力電圧として取り出される。
【０００５】
図１９において入力信号ＶＩＮ＋、またはＶＩＮ−のどちらか一方がＨになるとノード１、またはノード２の電圧が電源電圧ＶＤＤから下がり始める。ノード１、またはノード２の電位が電源電圧から閾値電圧を引いた値を下回るとトランジスタ１０３、１０５に電流が流れ始め、この電流がカレントミラー回路によって出力抵抗側に流れ、出力電圧が発生する。
【０００６】
しかしながら図１９の回路では入力信号がオン、すなわちＨになった時点からトランジスタ１０３、または１０５に電流が流れるまでに遅延時間が存在する。図２０はこの遅延時間の説明図である。同図において入力信号がオン、すなわちＨになった時点からノード１、またはノード２の電圧が下がり始めるが、その値が前述のように電源電圧から閾値電圧を引いた値以下になるまでトランジスタ１０３、または１０５には電流が流れず、従ってカレントミラーのコピー側の電流、すなわちトランジスタ１０４、またはトランジスタ１０６を流れる電流の立ち上がり開始の時点もそれだけ遅れることになり、出力電圧も同様の遅延を持つことになる。
【０００７】
差動増幅器が高速データ転送用のドライバ回路として用いられる場合には、このような遅延時間が大きな問題となる。特にＵＳＢ（ユニバーサル・シリアル・バス）２．０規格のように４８０Ｍｂｐｓの転送速度を実現するためには、１００ｐｓ程度の遅延時間が問題となってくる。さらにＵＳＢ２．０のストレス試験規格を満足するためには、低耐圧高速トランジスタを使用することは困難であり、また大きな電流を流す必要もあるため、トランジスタサイズが大きくなり、負荷容量も大きくなって遅延時間も大きくなるという問題点もある。
【０００８】
このような差動増幅器に関する従来技術として先行技術文献に記載の特許文献１及び特許文献２がある。
【０００９】
特許文献１では、半導体集積回路の試験方法としてのＩＤＤＱテストモード以外の通常動作モードでの動作速度を向上させるとともに、回路面積を縮小させるために、クロックドインバータの数を削減し、性能を向上させたインタフェース回路が開示されている。
【００１０】
特許文献２には、非反転入力電圧のレベルに応じて出力電流を可変とすることによって、全入力範囲における平均消費電流を削減することができる差動増幅器が開示されている。
【００１１】
しかしながらこれらの従来技術においても、図１９のようなカレントミラー回路を備えた差動増幅器においてカレントミラー回路を構成するトランジスタが、対応する入力電圧がＬの時にカットオフされて動作に遅延が生ずるという問題点を解決することができなかった。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平１０−２０９８４４号公報
【特許文献２】特開平１１−１２７０４２号公報
【非特許文献】
【００１３】
【非特許文献１】Ｂ．Ｒａｚａｖｉ著、黒田忠広訳 「アナログＣＭＯＳ集積回路の設計」 基礎編、ｐ．８３、丸善
【非特許文献２】Ｂ．Ｒａｚａｖｉ著、黒田忠広訳 「アナログＣＭＯＳ集積回路の設計」 応用編、ｐ．３９４、丸善
【非特許文献３】谷口健二 ＣＭＯＳアナログ回路入門−バイアス回路 Ｄｅｓｉｇｎ Ｗａｖｅ Ｍａｇａｚｉｎｅ２００２ Ａｕｇｕｓｔ，ｐ．１５３
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の課題は、上述の問題点に鑑み、対応する入力電圧がＬの時にもカレントミラー回路を構成するトランジスタをカットオフさせないようにすることによって、差動増幅器の動作の高速化を実現することである。
【課題を解決するための手段】
【００１５】
図１は本発明の差動増幅器の原理的な構成図である。同図は従来例の図１９と比較して本発明の原理を示すものである。図１９と比較するとノード１、およびノード２と、アースとの間にそれぞれ電流源１０、１１が接続されている点が基本的に異なっている。
【００１６】
すなわち本発明の差動増幅器においては、差動増幅器を構成し、２つの入力の内のそれぞれ１つが与えられるトランジスタの端子の内で、差動増幅器の出力となりうるトランジスタの端子、すなわちノード１とノード２とアースとの間にそれぞれ電流源１０と１１が備えられる。
【００１７】
本発明の原理をより機能的に述べれば、本発明の差動増幅器は、前述の入力のそれぞれ１つが与えられるトランジスタと、差動増幅器の出力を負荷側に電流で受け渡すためのカレントミラー回路のモニタ電流が流れるトランジスタとの接続点に接続され、入力が与えられるトランジスタとカレントミラー回路とに対応する入力がＬである時にも、モニタ電流が流れるトランジスタをカットオフさせない電流を流すカットオフ防止手段を備えるものである。
【００１８】
このカットオフ防止手段は、前述のようにそれぞれ入力が与えられるトランジスタとアースとの間に接続される電流源であることも、また入力が与えられるトランジスタとモニタ電流が流れるトランジスタとの接続点のそれぞれの間に接続される回路素子であることもでき、さらにその回路素子は微小電流を流せるトランジスタ、または抵抗であることもできる。
【００１９】
発明の実施の形態においては、前述のカレントミラー回路においてコピー電流が流れる第１のトランジスタと、前述の差動増幅器の出力が受け渡される負荷としての抵抗との間に接続されるトランジスタとして、前述の２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、その第１のトランジスタと第２のトランジスタとの接続点とアースとの間に接続される電流源を備えることもできる。
【００２０】
またこの第１と第２のトランジスタとの接続点に接続される電流源、およびノード１とノード２とに接続される電流源がトランジスタによって構成され、そのトランジスタとそのトランジスタにバイアス電圧を与えるバイアス回路部とがカレントミラー回路を構成することもできる。
【００２１】
さらにこの第２のトランジスタにバイアス電圧を与える回路として、前述のバイアス回路部によって与えられるバイアス電圧が供給される１段以上のトランジスタと、この１段以上のトランジスタと電源電圧との間に接続され、前述の入力がＬの時に前述の第２のトランジスタをオフとさせるバイアス電圧を与える２段のトランジスタとを備えることもできる。
【００２２】
さらにこの２段のトランジスタのゲートが、それぞれ前述の１段以上のトランジスタと２段のトランジスタとの接続点に接続され、２段のトランジスタのサイズとそのトランジスタに流れる電流の調整によって、第２のトランジスタに供給するバイアス電圧を決定することもできる。
【００２３】
また実施の形態においては、前述の第１と第２のトランジスタの間に接続される電流源などと、その電流源を構成するトランジスタにバイアス電圧を与えるバイアス回路部とを備えるカレントミラー回路を、電流源の出力抵抗が大きいカスケードカレントミラー回路、電流源の出力電圧の下限が低い変形カスケードカレントミラー回路、または２つの参照電流を用い、コピー電流が流れるトランジスタと、１つの参照電流が流れるトランジスタとをそれぞれカスケード接続とした低電圧用ミラー回路によって構成することもできる。
【００２４】
さらに実施の形態においては、前述のカレントミラー回路における第１のトランジスタと、第２のトランジスタに加えて、第１のトランジスタと第２のトランジスタとの接続点に接続され、前述の２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオンとなる第３のトランジスタと、その第３のトランジスタとアースとの間に接続される電流源とをさらに備えることもでき、この場合第３のトランジスタとアースとの間に接続される電流源と電源電圧との間に接続され、前述の２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＨの時にオンとなる第４のトランジスタをさらに備えることもできる。
【００２５】
また本発明の差動増幅器は、差動増幅器を構成し、差動増幅器に対する２つの入力のうちのそれぞれ１つが与えられる各トランジスタの端子のうちで、該差動増幅器の出力点となりうる端子のそれぞれに接続され、差動増幅器への入力の値に対応して一方がオンの時他方がオフ、一方がオフの時他方がオンとなる２つのトランジスタと、その２つのトランジスタとアースとの間に接続される電流源とを備えるものである。
【００２６】
この差動増幅器において、差動増幅器の出力を負荷側に電流でそれぞれ受け渡すための２つのカレントミラー回路を備え、入力の１つが与えられる各トランジスタが各カレントミラー回路においてモニタ電流が流れるトランジスタに接続されると共に、そのカレントミラー回路においてコピー電流が流れる第１のトランジスタと、出力が受け渡される負荷としての抵抗との間に接続されるトランジスタであって、２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、各カレントミラー回路における第１のトランジスタと第２のトランジスタとの接続点に接続され、差動増幅器への入力の値に対応して一方がオンの時他方がオフ、一方がオフの時他方がオンとなる第３、第４のトランジスタと、第３、第４のトランジスタとアースとの間に接続される電流源とをさらに備えることもできる。
【００２７】
以上のように本発明によれば、差動増幅器への入力が与えられるトランジスタと、出力を負荷に受け渡すためのカレントミラー回路との接続点に電流源を接続することによって、対応するトランジスタへの入力がＬの時にもカレントミラー回路を構成するモニタ電流が流れるトランジスタをカットオフさせることなく、差動増幅器を動作させることができる。
【発明の効果】
【００２８】
本発明によれば、例えば負荷側に電流で出力を受け渡すカレントミラー回路を備える差動増幅器において、入力電圧がＬの時にもカレントミラー回路におけるモニタ電流が流れるトランジスタをカットオフさせることなく、差動増幅器の高速動作を可能とすることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の差動増幅器の原理構成を示す図である。
【図２】本発明の差動増幅器が用いられる画像データ転送システムの例を示す図である。
【図３】図２におけるデジタルカメラ内のＬＳＩの構成を示す図である。
【図４】本発明の差動増幅器の基本的な構成を示す図である。
【図５】図４の差動増幅器を構成するトランジスタに流れる電流の波形を示す図である。
【図６】本発明の差動増幅器における入力信号と出力信号の関係を示すタイムチャートである。
【図７】差動増幅器の第１の実施例の構成を示す図である。
【図８】差動増幅器の第２の実施例の構成を示す図である。
【図９】第１、第２の実施例におけるバイアス電圧の決定時における電流値の例を説明する図である。
【図１０】バイアス電圧ｂｉａｓｐの決定法の説明図である。
【図１１】トランジスタサイズの決定法の説明図である。
【図１２】差動増幅器の第３の実施例の構成を示す図である。
【図１３】差動増幅器の第４の実施例の構成を示す図である。
【図１４】差動増幅器の第５の実施例の構成を示す図である。
【図１５】プロセス変動による漏れ電流を説明する図である。
【図１６】差動増幅器の第６の実施例の構成を示す図である。
【図１７】差動増幅器の第７の実施例の構成を示す図である。
【図１８】差動増幅器の第８の実施例の構成を示す図である。
【図１９】差動増幅器の従来例の構成を示す図である。
【図２０】図１９の従来例における電流遅延の説明図である。
【発明を実施するための形態】
【００３０】
本発明が対象とする差動増幅器は、例えばＵＳＢケーブルを用いたデータ転送を行う場合のデータ転送用ドライバ回路に用いられるものである。図２は、そのようなＵＳＢケーブルを用いたデジタルカメラとパーソナルコンピュータの接続システムの全体構成図である。同図においてデジタルカメラ１５とパソコン１６とはＵＳＢケーブル１７によって接続され、例えばデジタルカメラ１５側から画像データがＵＳＢケーブル１７によってパソコン１６に転送される。この画像データの転送のためのドライバ回路がデジタルカメラ１５の内部に設けられ、そのドライバ回路として差動増幅器が用いられる。
【００３１】
図３は、図２のデジタルカメラ内部のＬＳＩ構成とデータ転送方式の説明図である。同図においてデジタルカメラ内部のＬＳＩは、全体を制御するマイクロプロセッサ（ＭＰＵ）２０、バス２１、ＵＳＢインタフェース２２、ランダム・アクセス・メモリ２３、および周辺回路２４によって構成されている。
【００３２】
本発明が対象とする差動増幅器によって構成されるドライバ回路２５は、ＵＳＢインタフェース２２の一部であり、ＭＰＵ２０の制御によって、例えば画像データをＵＳＢケーブル１７を介してパソコン１６に送るものである。
【００３３】
図４は、本発明の差動増幅器の基本的な構成図である。同図を図１の原理構成図と比較すると、図１におけるカレントミラー回路においてコピーされる電流が流れるトランジスタ５、およびトランジスタ７と抵抗８、および９の間にそれぞれトランジスタ３２、３３が接続され、またトランジスタ５とトランジスタ３２との接続点、すなわちノード３に電流源Ｉｅ３０が接続され、またトランジスタ７とトランジスタ３３の接続点、すなわちノード４に電流源Ｉｄ３１が接続されている点が異なっている。なお抵抗８、９は図３のようなドライバ回路においてデータ送信側の終端抵抗の役割を持っている。なお図４におけるトランジスタ５、または７が第１のトランジスタ、トランジスタ３２、または３３が第２のトランジスタに相当する。
【００３４】
図１の原理構成図において電流源Ｉａ１０、Ｉｂ１１をそれぞれノード１とノード２とに接続することによって入力がＬであっても常にトランジスタ４、およびトランジスタ６に微小電流が流され、これらのトランジスタがカットオフされないようになっている。しかしながらこの微小な電流がトランジスタ４、またはトランジスタ６に流れていることによって、カレントミラー回路のコピーされる電流が流れるトランジスタ、すなわちトランジスタ５とトランジスタ７にも電流が流れるために出力電圧が発生してしまうという問題点がある。
【００３５】
そこで図４の基本構成図のように、ノード３とノード４とにそれぞれ電流源Ｉｅ３０、Ｉｄ３１を接続することによって、トランジスタ５とトランジスタ７に流れる電流を終端抵抗８、または９に流さずに電流源側に流すことにする。またこのように電流源側に流すとしても、ノード３、ノード４の電圧は完全には０とならず、出力電圧が発生するために、トランジスタ３２と３３を挿入し、そのゲート電圧ｂｉｓａｐを入力がＬの状態でこれらのトランジスタがオフとなっているように、すなわちノード３、またはノード４の電位から閾値電圧分程度下がった電位に調節することによって出力電圧を０とすることができる。そして入力電圧がＨとなり、トランジスタ５、または６に比較的大きな電流が流れる状態では、ノード３、ノード４の電位が上がり、トランジスタ３２、またはトランジスタ３３におけるＶｇｓが大きくなり、電流が終端抵抗８、または９に流れることになる。
【００３６】
図５は、例えば図４の基本構成図における電流変化の説明図である。入力電圧ＶＩＮがオンとなる前は、電流源Ｉａ１０、またはＩｂ１１に流れる電流が微小であっても、トランジスタ４、またはトランジスタ６はカットオフされていない状態となっており、ＶＩＮがオンとなるとノード１、またはノード２の電圧が低下し、トランジスタ４、またはトランジスタ６に流れる電流は増加する。なおノード１、またはノード２の電圧は、常に電源電圧から閾値電圧分以上下がった状態となっている。
【００３７】
図６は、図４の基本回路に対応する入力信号と出力信号のタイムチャートである。同図において一番上の入力信号に比較して、図１９で説明したような従来回路では、入力信号の立ち上がり開始の時点から出力信号立ち上がり開始の時点まで１００ｐｓ程度の遅延があるのに対して、本発明の回路ではその遅延は数ｐｓ程度となり、従来例の回路のようにクロスポイントのずれやデューティ比の相違などの問題点が解決される。
【００３８】
図７は、本発明の差動増幅器の第１の実施例の構成図である。この第１の実施例では、バイアス回路としてＭＯＳＦＥＴの基本的な物理パラメータとしての相互コンダクタンスや出力抵抗が電流Ｉを用いて簡単に表現可能である電流バイアス回路が用いられ、またカレントミラーにおいて電流を正確にコピーするためにバイアス回路がカスケード型とされ、さらに電流源回路の出力電圧の下限値を低くできる低電圧用カレントミラー回路が用いられている。
【００３９】
この低電圧用カレントミラー回路は、バイアス電圧ｂｉａｓｎ１、およびｂｉａｓｎ２を決めるための２つの参照電流源３７、３８、３つのトランジスタ３９、４０、４１とを備え、これらのバイアス電圧が２つのトランジスタ３５、３６のゲートに与えられて全体として図４の電流源Ｉｃ１２が構成されている。
【００４０】
また図４における他の４つの電流源が、それぞれこの２つのバイアス電圧がゲートに与えられる２つのトランジスタによって構成されている。電流源Ｉａ１０はトランジスタ５１と５２、電流源Ｉｂ１１はトランジスタ５３と５４、電流源Ｉｅ３０はトランジスタ４６と４７、電流源Ｉｄ３１はトランジスタ４８と４９によって構成されている。
【００４１】
またトランジスタ３２、トランジスタ３３のゲートに与えられるバイアス電圧ｂｉａｓｐは、図７の右下に示すように２つのバイアス電圧ｂｉａｓｎ２とｂｉａｓｎ１とがそれぞれゲートに与えられるトランジスタ４２とトランジスタ４３を接続し、さらにＶＤＤとの間に２つのトランジスタ４４とトランジスタ４５を使用することによって、前述のように入力電圧がＬの時にトランジスタ３２、またはトランジスタ３３がオフの状態になるように決定される。この決定についてはさらに後述する。
【００４２】
図８は、差動増幅器の第２の実施例の構成図である。同図を図７の第１の実施例と比較すると、図７の２つの電流源Ｉａ１０、Ｉｂ１１をそれぞれ構成するそれぞれ２つのトランジスタ５１と５２、および５３と５４の代わりに、差動増幅器の２つの出力点を結ぶトランジスタ５６が設けられている点が異なっている。同図においては、例えばトランジスタ１のゲートへの入力電圧ＶＩＮ＋がＨの時には、トランジスタ６にはトランジスタ５６を通して微小な電流が流れる。従って従来例の回路においてはカットオフしていたトランジスタ６はカットオフされず、図７の第１の実施例と同様に高速な応答が可能となる。なお、このトランジスタ５６は微小な電流を流せる素子であればよく、例えば抵抗で代用してもよい。
【００４３】
次にこれらの２つの実施例におけるバイアス電圧の決定について図９から図１１を用いてさらに説明する。図９は図７の第１の実施例におけるバイアス電圧ｂｉａｓｐ決定時の回路内の具体的な電流値の説明図である。すなわち例えば図７の第１の実施例において、バイアス電圧ｂｉａｓｐの値は２段接続されたｐチャネルトランジスタ４４、４５のトランジスタサイズと、そこに流れる電流を調節して決定されるが、図９はその調整、およびこのバイアス電圧がゲートに与えられるトランジスタ３２、３３のトランジスタサイズの決定時における電流、電圧値の説明図である。
【００４４】
図９においてトランジスタ２のゲートへの入力電圧ＶＩＮ−がＬのときにトランジスタ６に流れる電流を３００μＡとすると、カレントミラーにおけるトランジスタのサイズ比に応じてトランジスタ７には６倍の１．８ｍＡの電流が流れる。この電流は基本的には電流源Ｉｄ側、すなわちトランジスタ４８、４９に流れる。
【００４５】
この時トランジスタ７と３３との接続点、すなわちノード４の電位を２．２Ｖとすると、ｂｉａｓｐの電位をこれより閾値電圧分（約０．６Ｖ）低くするとトランジスタ３３に電流が流れ始める。図１０はこの電流とｂｉａｓｐの値との関係の説明図である。実際にＴｒ３３の電流が流れはじめるときのｂｉａｓｐの値を正確に決定することは困難であるため、本実施形態では電流が１００μＡとなるときのｂｉａｓｐの値を図１０から見積もりによって求めた。
【００４６】
一方トランジスタ５と３２との接続点、すなわちノード３の電位は高く、ｂｉａｓｐがＶＤＤに近い値でもトランジスタ３２には電流が流れる。そこで図１１に示すように、ｂｉａｓｐがこの見積もり値のときに所望の電流（ここでは１８ｍＡ）が流れるようにトランジスタ３２のサイズを決定した。
【００４７】
次に例えば図７における各電流源を構成する２つのトランジスタ、例えば３５と３６のゲートに与えられるバイアス電圧ｂｉａｓｎ１とｂｉａｓｎ２との決定について説明する。例えばトランジスタ３６のゲートに与えられるｂｉａｓｎ１は、トランジスタ４１のサイズと、そこに流れる電流Ｉｒｅｆ２の値と、閾値電圧Ｖｒ、およびトランジスタ４１のチャネル幅とチャネル長に比例したパラメータβ１を用いて次式によって決定される。
【００４８】
【数１】
次にトランジスタ３５のゲート電圧ｂｉａｓｎ２は、同様にトランジスタ３９のサイズ、およびパラメータβ２と、電流Ｉｒｅｆ１とから次式によって決定される。
【００４９】
【数２】
低電圧用カレントミラー回路においては、２つの参照電流の値を同一（Ｉｒｅｆ１＝Ｉｒｅｆ２）、トランジスタ４１とトランジスタ３９のサイズ比を４対１にすることによって、バイアス電圧ｂｉａｓｎ２の値は次式によって決定される。
【００５０】
【数３】
図７、および図８の第１の実施例と第２の実施例では、低電圧用カレントミラー回路を用いることによって、カレントミラーの精度を上げることができ、また出力電圧を低下させてＣＭＯＳアナログ回路が利用できる電圧値範囲を広げることができる実施例について説明したが、本発明の差動増幅器ではこのような低電圧用カレントミラー回路に限定することなく、各種のカレントミラー回路を使用することが可能である。低電圧用カレントミラー回路を含む各種の低電圧用カレントミラー回路の詳細については先行技術文献に記載の非特許文献３に述べられている。
【００５１】
図１２は、最も基本的なカレントミラー回路を使用した差動増幅器の第３の実施例の構成図である。同図は、参照電流６０と２つのトランジスタ６１，６２によって構成される基本的カレントミラー回路を用いた差動増幅器の構成例である。第３の実施例では、図４の４つの電流源Ｉａ１０、Ｉｂ１１、Ｉｅ３０、およびＩｄ３１もそれぞれ１つのトランジスタ６８、６９、６６、および６７によって構成されている。これらのトランジスタのゲートには、それぞれバイアス電圧ｂｉａｓｎ１がトランジスタ６１のゲートから与えられる。さらにこの電圧がトランジスタ６３のゲートにも与えられ、例えば図７におけると同様にｐチャネルトランジスタ６４、６５の２段接続によって２つのトランジスタ３２、３３のゲートに与えられるバイアス電圧ｂｉａｓｐが決定されている。
【００５２】
この第３の実施例に用いられている基本カレントミラー回路では、カレントミラーの精度がやや低くなる。特に微細化プロセスが進むと、飽和領域におけるゲート電流Ｉｄ対ドレイン・ソース間電圧Ｖｄｓ特性の傾斜が大きくなり、例えばトランジスタ６１と６２のトランジスタサイズの比を１対１としても、トランジスタ６１と６２とでＶｄｓの値が異なる場合には、トランジスタ６１とトランジスタ６２とに流れる電流を等しくすることができない。
【００５３】
このような電流源回路の性能は、電流源回路の出力抵抗を大きくすることによって改善される。この出力抵抗を大きくするための代表的な方法は、カスケード回路である。すなわち参照電流をモニタする回路と、コピー電流を作り出す回路をともにカスケード構造、すなわち素子を複数段積み上げた構造にすることによって、出力抵抗の大きい電流源回路を作ることができる。
【００５４】
図１３はそのようなカスケードカレントミラー回路を使用した差動増幅器の第４の実施例の構成図である。この第４の実施例においては、カスケードカレントミラーが参照電流７０、参照電流をモニタする二段のトランジスタ７１、７２、コピー電流を作り出す二段のトランジスタ３５、３６によって構成されている。４つの電流源Ｉａ１０、Ｉｂ１１、Ｉｅ３０、Ｉｄ３１、およびバイアスｂｉａｓｐを作り出す回路は図７における第１の実施例と同様の回路となっており、同一の符号をつけて示してある。
【００５５】
図１３の第４の実施例で使用されたカスケードカレントミラー回路では、電流源回路の出力電圧の下限値が大きくなるという問題がある。すなわちこのカレントミラー回路は、飽和領域で動作する４つのＭＯＳＦＥＴによって構成されており、このような飽和特性領域で動作するＭＯＳＦＥＴのゲート・ソース間には、閾値電圧Ｖｒに加えて、電流を流すためにゲート電極にさらに余分に印加すべき電圧としてのオーバードライブ電圧を加える必要がある。カスケードカレントミラー回路では、出力電圧の下限値は閾値電圧とオーバードライブ電圧の２倍との値の加算値となり、出力電圧の下限値は約０．９Ｖとなる。
【００５６】
図１４は、出力電圧の下限値をオーバードライブ電圧の２倍程度にすることができる変形カスケードカレントミラーを使用した差動増幅器の第５の実施例の構成図である。同図において変形カスケードカレントミラー回路は、２つの参照電流７５、７６、これらの参照電流をモニタする２つのトランジスタ７７、７８、コピー電流を作り出す２つのトランジスタ３５、３６によって構成されている。その他の４つの電流源とバイアス電圧ｂｉａｓｐを作り出す回路は、図１３の第４の実施例におけると同様に図７の第１の実施例と同じ形式であり、同一の符号をつけてある。
【００５７】
この第５の実施例において用いられている変形カスケードカレントミラー回路においても、電流をモニタする回路の内部で参照電流Ｉｒｅｆ２が流れる回路がカスケード接続となっていないために誤差が生じる。この誤差を防ぐためにこの部分をカスケード接続としたものが、図７の第１の実施例において用いられている低電圧用カレントミラー回路である。すなわちこの第１の実施例、および図８の第２の実施例においては、カレントミラーとしての性能が高く、また出力電圧の下限も低くすることができる低電圧用カレントミラー回路を用いて差動増幅器が構成されている。
【００５８】
なお、これら第３〜第５の実施例では、第１の実施例、すなわち図４のように２つの電流源Ｉａ１０、Ｉｂ１１を用いる場合に対して各種のカレントミラー回路を用いる実施例を説明したが、図８で説明した第２の実施例に対応して各種のカレントミラー回路を使用することも当然可能である。
【００５９】
続いて本発明の他の実施例について説明する。第３の実施例から第５の実施例においては、図７で説明した第１の実施例、または図８で説明した第２の実施例を基本とする実施例について説明したが、この第１の実施例、および第２の実施例においては半導体の製造プロセスの変動の影響が残る可能性があるという問題点がある。
【００６０】
図９で説明したように、例えば第１の実施例においてＶＩＮ＋がＬであり、トランジスタ１がオフとなっている期間において、カレントミラー回路を構成するトランジスタ４に流れる３００μＡに対応する電流１．８ｍＡを電流源Ｉｅ３０に相当するトランジスタ４６と４７に流す必要があるが、半導体の製造プロセスによってはカレントミラー回路を構成するトランジスタ５に流れる電流が１．８ｍＡ＋ΔＩｄｓとなってしまい、この電流をトランジスタ４６、４７によっては引ききれなくなり、ΔＩｄｓの電流が漏れ電流として出力端子から流れ出る可能性がある。
【００６１】
図１５は、半導体の製造プロセス条件のドレインソース電流Ｉｄｓ対ドレインソース電圧Ｖｄｓ特性への影響の説明図である。同図においてプロセス製造のティピカル（ＴＹＰ）条件では電流Ｉｄｓの飽和は顕著に表れるが、トランジスタの動作が速くなるパワー（ＰＯＷ）条件では電流Ｉｄｓはあまり飽和せず、Ｉｄｓを例えば１．８ｍＡに固定しようとしても、Ｖｄｓの値によっては電流が１．８ｍＡ＋ΔＩｄｓとなり、この電流ΔＩｄｓが出力端子から漏れ電流として流れ出る可能性を生ずることになる。
【００６２】
次に例えば図７の第１の実施例においては、ＶＩＮ＋がＨとなり、抵抗８の両端の電圧がＶｏｕｔ＋として出力される時に、まずトランジスタ４６と４７に電流が流れて、トランジスタ５とトランジスタ３２との接続点であるノード３の電位が上がり、それに応じてトランジスタ３２のドレインソース間電圧Ｖｄｓが決定され、最終的に出力Ｖｏｕｔ＋の電位が決まることになる。ここでトランジスタ４６と４７によって構成される定電流源Ｉｅ３０のインピーダンスは高く、ノード３の電位が決まるまでには時間がかかり、出力電圧Ｖｏｕｔ＋のジッターの原因となるという問題点があった。さらにトランジスタ４６、４７の電流がプロセス変動によってばらつくために、プロセス変動によるジッターのばらつきも大きくなっていた。
【００６３】
図１６は、本発明の第６の実施例の差動増幅回路の構成図である。同図を第１の実施例を示す図７と比較すると、ノード３、ノード４に接続されている電流源が、ノード３側では２つのトランジスタ７５、７６と、電流源に相当する２つのトランジスタ８１、８２によって、またノード４側では２つのトランジスタ７７、７８と、電流源に相当するトランジスタ８３、８４によって構成されている点が異なっている。なお第１のトランジスタはトランジスタ５または７、第２のトランジスタはトランジスタ３２または３３、第３のトランジスタはトランジスタ７５、または７７、第４のトランジスタはトランジスタ７６または７８に相当する。
【００６４】
例えばノード３側では入力信号ＶＩＮ＋がＬ、ＶＩＮ−がＨの時、トランジスタ７５はオン、７６はオフとなる。したがって差動対を構成するトランジスタ１がオフの時、トランジスタ４に流れる電流、例えば３００μＡに対応してトランジスタ５に流れる電流１．８ｍＡは、トランジスタ７５を介して電流源を構成するトランジスタ８１、８２に流れることになる。この２つのトランジスタ８１、８２の電流源の電流を１．８ｍＡより大きな値、例えば２ｍＡに設定することによって、トランジスタ５に流れる電流がプロセス変動によって１．８ｍＡより大きくなっても、漏れ電流ΔＩｄｓをトランジスタ３２側に流すことなく、トランジスタ８１と８２によって構成される電流源の電流によって吸収することが可能となる。
【００６５】
なおトランジスタ８１、８２には、図７におけるトランジスタ４６、４７におけると同様に、それぞれバイアス電圧としてｂｉａｓｎ２、ｂｉａｓｎ１が与えられるものとしているが、これは電流源の電流を、例えばトランジスタのサイズによって１．８ｍＡと異なる値、例えば２ｍＡに設定することを前提としているが、例えばトランジスタ８２に対してトランジスタ４７に対するバイアス電圧と異なる電圧ｂｉａｓｎ３を与えて、電流源電流を２ｍＡに設定することも当然可能である。
【００６６】
図１７は、差動増幅器の第７の実施例の構成図である。同図は、図８の第２の実施例に対応して、図１６におけると同様にノード３に接続される電流源とノード４に接続される電流源を変更したものであり、その動作は基本的に図１６の第６の実施例におけると同様であるのでその詳細な説明を省略する。
【００６７】
図１８は、本発明の差動増幅器の第８の実施例の構成図である。この第８の実施例では、第６、第７の実施例と同様に、プロセス変動に起因する出力端子からの漏れ電流とジッターのばらつきとを防止すると共に、例えば図４の基本構成図において２つの電流源Ｉａ１０、Ｉｂ１１にそれぞれ常に例えば３００μＡの電流が流れていることによる消費電力増大を防止することができる実施例である。
【００６８】
図１８においてノード３に接続されたトランジスタ８６、ノード４に接続されたトランジスタ８７、およびこれらの２つのトランジスタが接続された電流源としてのトランジスタ８８によって、図４の２つの電流源Ｉｅ３０、Ｉｄ３１が構成される。ノード３側ではＶＩＮ−がＨ、ＶＩＮ＋がＬの時にトランジスタ８６がオンとなり、トランジスタ５を流れる電流がプロセス変動によって１．８ｍＡより大きくなっても、その増加分がトランジスタ８８に流れる２ｍＡによって吸収され、漏れ電流が出力端子から流れ出ることが防止される。なおこの時にはノード４側では、抵抗９の両端の電圧がＶｏｕｔ−として出力されるが、トランジスタ８７はオフとなっており、トランジスタ８８によって構成される電流源に流れる電流は出力電圧Ｖｏｕｔ−による出力電流に影響を及ぼすことはない。なお特許請求の範囲の請求項２における第１のトランジスタはトランジスタ５または７、第２のトランジスタはトランジスタ３２または３３、第３、第４のトランジスタはトランジスタ８６，８７に相当する。
【００６９】
図１８のトランジスタ９０、９１、および３００μＡの電流源を構成するトランジスタ９２が、図４の２つの電流源Ｉａ１０、Ｉｂ１１に相当する。ただし実際の電流源はトランジスタ９２の１つだけである。
【００７０】
図１８において入力信号ＶＩＮ＋がＨ、ＶＩＮ−がＬの時には、トランジスタ９０がオフ、９１がオンとなり、トランジスタ６に流れるべき３００μＡの電流は、トランジスタ９１を介して流れることになる。これに対して逆にＶＩＮ＋がＬ、ＶＩＮ−がＨの時には、トランジスタ９０がオン、９１はオフとなり、トランジスタ４に流れるべき３００μＡの電流はトランジスタ９０を介して流れることになる。その結果、電流源はトランジスタ９２のみで済むことになり、消費電力を少なくすることができる。電源側で見て消費電流を２．１ｍＡ程度少なくできることが判明した。
【００７１】
このように第６から第８の実施例では、プロセス変動による出力の漏れ電流をなくし、またジッターばらつきを小さくできると共に、第８の実施例ではさらに低消費電力化を図ることが可能となる。なお図１８において３ｍＡの電流源を構成するトランジスタ９３などに対しては、第１から第５の実施例におけると同様の各種のカレントミラー回路を使用することも当然可能である。
【００７２】
また例えば図１６の第６の実施例において、２つの電流源に相当するトランジスタ５１から５４の代わりに、１つの電流源に相当するトランジスタ９０から９２を用いることも、さらにトランジスタ７５から７８、８１から８４の構成をトランジスタ８６から８８を用いる構成に変更することなど、各種の組合せを用いた実施例も当然可能である。
【００７３】
（付記１）
差動増幅器を構成し、該差動増幅器に対する２つの入力の内のそれぞれ１つが与えられる各トランジスタの端子の内で、該差動増幅器の出力点となりうる端子とアースとの間に接続される電流源をそれぞれ備えることを特徴とする差動増幅器。
（付記２）
前記差動増幅器において、
該差動増幅器の出力を負荷側に電流で受け渡すためのカレントミラー回路を備え、前記入力の１つが与えられる各トランジスタが該カレントミラー回路においてモニタ電流が流れるトランジスタに接続されるとともに、
該カレントミラー回路においてコピー電流が流れる第１のトランジスタと、前記出力が受け渡される負荷としての抵抗との間に接続されるトランジスタであって、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、
該第１のトランジスタと第２のトランジスタとの接続点とアースとの間に接続される電流源とをさらに備えることを特徴とする付記１記載の差動増幅器。
（付記３）
前記差動増幅器の出力点となりうる端子とアースとの間に接続される電流源、および前記第１のトランジスタと第２のトランジスタとの接続点とアースとの間に接続される電流源がそれぞれトランジスタによって構成され、
該トランジスタと、該トランジスタにバイアス電圧を与えるバイアス回路部とがさらにそれぞれカレントミラー回路を構成することを特徴とする付記２記載の差動増幅器。
（付記４）
前記第２のトランジスタにバイアス電圧を与える回路として、前記バイアス回路部によって与えられるバイアス電圧が供給される１段以上のトランジスタと、
該１段以上のトランジスタと電源電圧との間に接続され、前記第２のトランジスタを前記入力がＬの時にオフとさせるバイアス電圧を供給する２段のトランジスタとを備えることを特徴とする付記３記載の差動増幅器。
（付記５）
前記２段のトランジスタのゲートが、それぞれ前記１段以上のトランジスタと該２段のトランジスタとの接続点に接続され、該２段のトランジスタのサイズと該２段のトランジスタに流れる電流の調整によって、前記第２のトランジスタに供給するバイアス電圧を決定することを特徴とする付記４記載の差動増幅器。
（付記６）
前記カレントミラー回路が、電流源の出力抵抗が大きいカスケードカレントミラー回路であることを特徴とする付記３記載の差動増幅器。
（付記７）
前記カレントミラー回路が、電流源の出力電圧の下限が低い変形カスケードカレントミラー回路であることを特徴とする付記３記載の差動増幅器。
（付記８）
前記カレントミラー回路が、２つの参照電流を用い、コピー電流が流れるトランジスタと１つの参照電流が流れるトランジスタとをそれぞれカスケード接続とした低電圧用ミラー回路であることを特徴とする付記３記載の差動増幅器。
（付記９）
前記差動増幅器において、
該差動増幅器の出力を負荷側に電流で受け渡すためのカレントミラー回路を備え、前記入力の１つが与えられる各トランジスタが該カレントミラー回路においてモニタ電流が流れるトランジスタに接続されるとともに、
該カレントミラー回路においてコピー電流が流れる第１のトランジスタと、前記出力が受け渡される負荷としての抵抗との間に接続されるトランジスタであって、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、
該第１のトランジスタと第２のトランジスタとの接続点に接続され、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオンとなる第３のトランジスタと、
該第３のトランジスタとアースとの間に接続される電流源とをさらに備えることを特徴とする付記１記載の差動増幅器。
（付記１０）
前記第３のトランジスタとアースとの間に接続される電流源と電源電圧との間に接続され、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＨの時にオンとなる第４のトランジスタをさらに備えることを特徴とする付記９記載の差動増幅器。
（付記１１）
差動増幅器を構成し、該差動増幅器に対する２つの入力の内のそれぞれ１つが与えられる各トランジスタの端子の内で、該差動増幅器の出力点となりうるそれぞれの端子の間に接続される回路素子を備えることを特徴とする差動増幅器。（２）
（付記１２）
前記回路素子が、微小電流を流せるトランジスタ、または抵抗であることを特徴とする付記１１記載の差動増幅器。
（付記１３）
前記差動増幅器において、
該差動増幅器の出力を負荷側に電流で受け渡すためのカレントミラー回路を備え、前記入力の１つが与えられる各トランジスタが該カレントミラー回路においてモニタ電流が流れるトランジスタに接続されるとともに、
該カレントミラー回路においてコピー電流が流れる第１のトランジスタと、前記出力が受け渡される負荷としての抵抗との間に接続されるトランジスタであって、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、
該第１のトランジスタと第２のトランジスタとの接続点とアースとの間に接続される電流源とをさらに備えることを特徴とする付記１１記載の差動増幅器。
（付記１４）
前記差動増幅器の出力点となりうる端子とアースとの間に接続される電流源、および前記第１のトランジスタと第２のトランジスタとの接続点とアースとの間に接続される電流源がそれぞれトランジスタによって構成され、
該トランジスタと、該トランジスタにバイアス電圧を与えるバイアス回路部とがさらにそれぞれカレントミラー回路を構成することを特徴とする付記１３記載の差動増幅器。
（付記１５）
前記第２のトランジスタにバイアス電圧を与える回路として、前記バイアス回路部によって与えられるバイアス電圧が供給される１段以上のトランジスタと、
該１段以上のトランジスタと電源電圧との間に接続され、前記第２のトランジスタを前記入力がＬの時にオフとさせるバイアス電圧を供給する２段のトランジスタとを備えることを特徴とする付記１４記載の差動増幅器。
（付記１６）
前記２段のトランジスタのゲートが、それぞれ前記１段以上のトランジスタと該２段のトランジスタとの接続点に接続され、該２段のトランジスタのサイズと該２段のトランジスタに流れる電流の調整によって、前記第２のトランジスタに供給するバイアス電圧を決定することを特徴とする付記１５記載の差動増幅器。
（付記１７）
前記カレントミラー回路が、電流源の出力抵抗が大きいカスケードカレントミラー回路であることを特徴とする付記１４記載の差動増幅器。
（付記１８）
前記カレントミラー回路が、電流源の出力電圧の下限が低い変形カスケードカレントミラー回路であることを特徴とする付記１４記載の差動増幅器。
（付記１９）
前記カレントミラー回路が、２つの参照電流を用い、コピー電流が流れるトランジスタと１つの参照電流が流れるトランジスタとをそれぞれカスケード接続とした低電圧用ミラー回路であることを特徴とする付記１４記載の差動増幅器。
（付記２０）
前記差動増幅器において、
該差動増幅器の出力を負荷側に電流で受け渡すためのカレントミラー回路を備え、前記入力の１つが与えられる各トランジスタが該カレントミラー回路においてモニタ電流が流れるトランジスタに接続されるとともに、
該カレントミラー回路においてコピー電流が流れる第１のトランジスタと、前記出力が受け渡される負荷としての抵抗との間に接続されるトランジスタであって、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、
該第１のトランジスタと第２のトランジスタとの接続点に接続され、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオンとなる第３のトランジスタと、
該第３のトランジスタとアースとの間に接続される電流源とをさらに備えることを特徴とする付記１１記載の差動増幅器。
（付記２１）
前記第３のトランジスタとアースとの間に接続される電流源と電源電圧との間に接続され、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＨの時にオンとなる第４のトランジスタをさらに備えることを特徴とする付記２０記載の差動増幅器。
（付記２２）
差動増幅器を構成し、該差動増幅器に対する２つの入力のうちのそれぞれ１つが与えられる各トランジスタの端子のうちで、該差動増幅器の出力点となりうる端子のそれぞれに接続され、差動増幅器への入力の値に対応して一方がオンの時他方がオフ、一方がオフの時他方がオンとなる２つのトランジスタと、
該２つのトランジスタとアースとの間に接続される電流源とを備えることを特徴とする差動増幅器。
（付記２３）
前記差動増幅器において、
該差動増幅器の２つの出力をそれぞれ負荷側に電流で受け渡すための２つのカレントミラー回路を備え、前記入力の１つが与えられる各トランジスタが、該各カレントミラー回路においてモニタ電流が流れるトランジスタに接続されると共に、
該カレントミラー回路においてコピー電流が流れる第１のトランジスタと、前記出力が受け渡される負荷としての抵抗との間に接続されるトランジスタであって、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、
該各カレントミラー回路における該第１のトランジスタと該第２のトランジスタとの接続点に接続され、差動増幅器への入力の値に対応して一方がオンの時他方がオフ、一方がオフの時他方がオンとなる第３、第４のトランジスタと、
該第３、第４のトランジスタとアースとの間に接続される電流源とをさらに備えることを特徴とする付記２２記載の差動増幅器。
（付記２４）
差動増幅器を構成し、該差動増幅器に対する２つの入力の内のそれぞれ１つが与えられるトランジスタと、該差動増幅器の出力を負荷側に電流で受け渡すためのカレントミラー回路のモニタ電流が流れるトランジスタとの接続点に接続され、該入力が与えられるトランジスタへの入力がＬである時にも該モニタ電流が流れるトランジスタをカットオフさせない電流を流すカットオフ防止手段を備えることを特徴とする差動増幅器。
【符号の説明】
【００７４】
１、２ 入力電圧が与えられるトランジスタ
３ 電流源Ｉｃ
４、６ カレントミラーのモニタ電流が流れるトランジスタ
５、７ カレントミラーのコピー電流が流れるトランジスタ
８、９ 終端抵抗
１０ 電流源Ｉａ
１１ 電流源Ｉｂ
１２ 電流源Ｉｃ
１５ デジタルカメラ
１６ パソコン
１７ ＵＳＢケーブル
２０ ＭＰＵ
２１ バス
２２ ＵＳＢインタフェース
２３ ＲＡＭ
２４ 周辺回路
２５ ドライバ回路
３０ 電流源Ｉｅ
３１ 電流源Ｉｄ
【技術分野】
【０００１】
本発明は半導体装置に係り、さらに詳しくは出力を負荷側に電流で受け渡すためのカレントミラー回路を備える差動増幅器、例えば高速のデータ転送用ドライバとして用いられる差動増幅器の高速動作方式に関する。
【背景技術】
【０００２】
差動増幅器は広範に利用されている。図１９はそのような差動増幅器の一般的な構成例を示す。この差動増幅器はダイオード接続された負荷を持つ差動対と、ソースフォロワの回路を組み合わせたものであり、その組合せによってカレントミラーの回路が構成され、差動増幅器の出力は、負荷側に電流によって受け渡される形式となっている。
【０００３】
このように差動増幅器を構成する差動対とソースフォロワの回路については先行技術文献に記載の非特許文献１及び非特許文献２に述べられている。
【０００４】
図１９においてそれぞれ非反転入力と反転入力とが与えられるトランジスタ１００とトランジスタ１０１は、電流源１０２によってアースと接続され、トランジスタ１０３と１０５によって電源電圧ＶＤＤと接続されている。ダイオード接続のトランジスタ１０３と１０５はそれぞれトランジスタ１０４、トランジスタ１０６とカレントミラー回路を構成しており、そのカレントミラー回路でコピー電流が流れるトランジスタ１０４、トランジスタ１０６はそれぞれ負荷側の抵抗１０７、１０８と接続され、抵抗１０７、１０８にかかる電圧が出力電圧として取り出される。
【０００５】
図１９において入力信号ＶＩＮ＋、またはＶＩＮ−のどちらか一方がＨになるとノード１、またはノード２の電圧が電源電圧ＶＤＤから下がり始める。ノード１、またはノード２の電位が電源電圧から閾値電圧を引いた値を下回るとトランジスタ１０３、１０５に電流が流れ始め、この電流がカレントミラー回路によって出力抵抗側に流れ、出力電圧が発生する。
【０００６】
しかしながら図１９の回路では入力信号がオン、すなわちＨになった時点からトランジスタ１０３、または１０５に電流が流れるまでに遅延時間が存在する。図２０はこの遅延時間の説明図である。同図において入力信号がオン、すなわちＨになった時点からノード１、またはノード２の電圧が下がり始めるが、その値が前述のように電源電圧から閾値電圧を引いた値以下になるまでトランジスタ１０３、または１０５には電流が流れず、従ってカレントミラーのコピー側の電流、すなわちトランジスタ１０４、またはトランジスタ１０６を流れる電流の立ち上がり開始の時点もそれだけ遅れることになり、出力電圧も同様の遅延を持つことになる。
【０００７】
差動増幅器が高速データ転送用のドライバ回路として用いられる場合には、このような遅延時間が大きな問題となる。特にＵＳＢ（ユニバーサル・シリアル・バス）２．０規格のように４８０Ｍｂｐｓの転送速度を実現するためには、１００ｐｓ程度の遅延時間が問題となってくる。さらにＵＳＢ２．０のストレス試験規格を満足するためには、低耐圧高速トランジスタを使用することは困難であり、また大きな電流を流す必要もあるため、トランジスタサイズが大きくなり、負荷容量も大きくなって遅延時間も大きくなるという問題点もある。
【０００８】
このような差動増幅器に関する従来技術として先行技術文献に記載の特許文献１及び特許文献２がある。
【０００９】
特許文献１では、半導体集積回路の試験方法としてのＩＤＤＱテストモード以外の通常動作モードでの動作速度を向上させるとともに、回路面積を縮小させるために、クロックドインバータの数を削減し、性能を向上させたインタフェース回路が開示されている。
【００１０】
特許文献２には、非反転入力電圧のレベルに応じて出力電流を可変とすることによって、全入力範囲における平均消費電流を削減することができる差動増幅器が開示されている。
【００１１】
しかしながらこれらの従来技術においても、図１９のようなカレントミラー回路を備えた差動増幅器においてカレントミラー回路を構成するトランジスタが、対応する入力電圧がＬの時にカットオフされて動作に遅延が生ずるという問題点を解決することができなかった。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平１０−２０９８４４号公報
【特許文献２】特開平１１−１２７０４２号公報
【非特許文献】
【００１３】
【非特許文献１】Ｂ．Ｒａｚａｖｉ著、黒田忠広訳 「アナログＣＭＯＳ集積回路の設計」 基礎編、ｐ．８３、丸善
【非特許文献２】Ｂ．Ｒａｚａｖｉ著、黒田忠広訳 「アナログＣＭＯＳ集積回路の設計」 応用編、ｐ．３９４、丸善
【非特許文献３】谷口健二 ＣＭＯＳアナログ回路入門−バイアス回路 Ｄｅｓｉｇｎ Ｗａｖｅ Ｍａｇａｚｉｎｅ２００２ Ａｕｇｕｓｔ，ｐ．１５３
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の課題は、上述の問題点に鑑み、対応する入力電圧がＬの時にもカレントミラー回路を構成するトランジスタをカットオフさせないようにすることによって、差動増幅器の動作の高速化を実現することである。
【課題を解決するための手段】
【００１５】
図１は本発明の差動増幅器の原理的な構成図である。同図は従来例の図１９と比較して本発明の原理を示すものである。図１９と比較するとノード１、およびノード２と、アースとの間にそれぞれ電流源１０、１１が接続されている点が基本的に異なっている。
【００１６】
すなわち本発明の差動増幅器においては、差動増幅器を構成し、２つの入力の内のそれぞれ１つが与えられるトランジスタの端子の内で、差動増幅器の出力となりうるトランジスタの端子、すなわちノード１とノード２とアースとの間にそれぞれ電流源１０と１１が備えられる。
【００１７】
本発明の原理をより機能的に述べれば、本発明の差動増幅器は、前述の入力のそれぞれ１つが与えられるトランジスタと、差動増幅器の出力を負荷側に電流で受け渡すためのカレントミラー回路のモニタ電流が流れるトランジスタとの接続点に接続され、入力が与えられるトランジスタとカレントミラー回路とに対応する入力がＬである時にも、モニタ電流が流れるトランジスタをカットオフさせない電流を流すカットオフ防止手段を備えるものである。
【００１８】
このカットオフ防止手段は、前述のようにそれぞれ入力が与えられるトランジスタとアースとの間に接続される電流源であることも、また入力が与えられるトランジスタとモニタ電流が流れるトランジスタとの接続点のそれぞれの間に接続される回路素子であることもでき、さらにその回路素子は微小電流を流せるトランジスタ、または抵抗であることもできる。
【００１９】
発明の実施の形態においては、前述のカレントミラー回路においてコピー電流が流れる第１のトランジスタと、前述の差動増幅器の出力が受け渡される負荷としての抵抗との間に接続されるトランジスタとして、前述の２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、その第１のトランジスタと第２のトランジスタとの接続点とアースとの間に接続される電流源を備えることもできる。
【００２０】
またこの第１と第２のトランジスタとの接続点に接続される電流源、およびノード１とノード２とに接続される電流源がトランジスタによって構成され、そのトランジスタとそのトランジスタにバイアス電圧を与えるバイアス回路部とがカレントミラー回路を構成することもできる。
【００２１】
さらにこの第２のトランジスタにバイアス電圧を与える回路として、前述のバイアス回路部によって与えられるバイアス電圧が供給される１段以上のトランジスタと、この１段以上のトランジスタと電源電圧との間に接続され、前述の入力がＬの時に前述の第２のトランジスタをオフとさせるバイアス電圧を与える２段のトランジスタとを備えることもできる。
【００２２】
さらにこの２段のトランジスタのゲートが、それぞれ前述の１段以上のトランジスタと２段のトランジスタとの接続点に接続され、２段のトランジスタのサイズとそのトランジスタに流れる電流の調整によって、第２のトランジスタに供給するバイアス電圧を決定することもできる。
【００２３】
また実施の形態においては、前述の第１と第２のトランジスタの間に接続される電流源などと、その電流源を構成するトランジスタにバイアス電圧を与えるバイアス回路部とを備えるカレントミラー回路を、電流源の出力抵抗が大きいカスケードカレントミラー回路、電流源の出力電圧の下限が低い変形カスケードカレントミラー回路、または２つの参照電流を用い、コピー電流が流れるトランジスタと、１つの参照電流が流れるトランジスタとをそれぞれカスケード接続とした低電圧用ミラー回路によって構成することもできる。
【００２４】
さらに実施の形態においては、前述のカレントミラー回路における第１のトランジスタと、第２のトランジスタに加えて、第１のトランジスタと第２のトランジスタとの接続点に接続され、前述の２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオンとなる第３のトランジスタと、その第３のトランジスタとアースとの間に接続される電流源とをさらに備えることもでき、この場合第３のトランジスタとアースとの間に接続される電流源と電源電圧との間に接続され、前述の２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＨの時にオンとなる第４のトランジスタをさらに備えることもできる。
【００２５】
また本発明の差動増幅器は、差動増幅器を構成し、差動増幅器に対する２つの入力のうちのそれぞれ１つが与えられる各トランジスタの端子のうちで、該差動増幅器の出力点となりうる端子のそれぞれに接続され、差動増幅器への入力の値に対応して一方がオンの時他方がオフ、一方がオフの時他方がオンとなる２つのトランジスタと、その２つのトランジスタとアースとの間に接続される電流源とを備えるものである。
【００２６】
この差動増幅器において、差動増幅器の出力を負荷側に電流でそれぞれ受け渡すための２つのカレントミラー回路を備え、入力の１つが与えられる各トランジスタが各カレントミラー回路においてモニタ電流が流れるトランジスタに接続されると共に、そのカレントミラー回路においてコピー電流が流れる第１のトランジスタと、出力が受け渡される負荷としての抵抗との間に接続されるトランジスタであって、２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、各カレントミラー回路における第１のトランジスタと第２のトランジスタとの接続点に接続され、差動増幅器への入力の値に対応して一方がオンの時他方がオフ、一方がオフの時他方がオンとなる第３、第４のトランジスタと、第３、第４のトランジスタとアースとの間に接続される電流源とをさらに備えることもできる。
【００２７】
以上のように本発明によれば、差動増幅器への入力が与えられるトランジスタと、出力を負荷に受け渡すためのカレントミラー回路との接続点に電流源を接続することによって、対応するトランジスタへの入力がＬの時にもカレントミラー回路を構成するモニタ電流が流れるトランジスタをカットオフさせることなく、差動増幅器を動作させることができる。
【発明の効果】
【００２８】
本発明によれば、例えば負荷側に電流で出力を受け渡すカレントミラー回路を備える差動増幅器において、入力電圧がＬの時にもカレントミラー回路におけるモニタ電流が流れるトランジスタをカットオフさせることなく、差動増幅器の高速動作を可能とすることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の差動増幅器の原理構成を示す図である。
【図２】本発明の差動増幅器が用いられる画像データ転送システムの例を示す図である。
【図３】図２におけるデジタルカメラ内のＬＳＩの構成を示す図である。
【図４】本発明の差動増幅器の基本的な構成を示す図である。
【図５】図４の差動増幅器を構成するトランジスタに流れる電流の波形を示す図である。
【図６】本発明の差動増幅器における入力信号と出力信号の関係を示すタイムチャートである。
【図７】差動増幅器の第１の実施例の構成を示す図である。
【図８】差動増幅器の第２の実施例の構成を示す図である。
【図９】第１、第２の実施例におけるバイアス電圧の決定時における電流値の例を説明する図である。
【図１０】バイアス電圧ｂｉａｓｐの決定法の説明図である。
【図１１】トランジスタサイズの決定法の説明図である。
【図１２】差動増幅器の第３の実施例の構成を示す図である。
【図１３】差動増幅器の第４の実施例の構成を示す図である。
【図１４】差動増幅器の第５の実施例の構成を示す図である。
【図１５】プロセス変動による漏れ電流を説明する図である。
【図１６】差動増幅器の第６の実施例の構成を示す図である。
【図１７】差動増幅器の第７の実施例の構成を示す図である。
【図１８】差動増幅器の第８の実施例の構成を示す図である。
【図１９】差動増幅器の従来例の構成を示す図である。
【図２０】図１９の従来例における電流遅延の説明図である。
【発明を実施するための形態】
【００３０】
本発明が対象とする差動増幅器は、例えばＵＳＢケーブルを用いたデータ転送を行う場合のデータ転送用ドライバ回路に用いられるものである。図２は、そのようなＵＳＢケーブルを用いたデジタルカメラとパーソナルコンピュータの接続システムの全体構成図である。同図においてデジタルカメラ１５とパソコン１６とはＵＳＢケーブル１７によって接続され、例えばデジタルカメラ１５側から画像データがＵＳＢケーブル１７によってパソコン１６に転送される。この画像データの転送のためのドライバ回路がデジタルカメラ１５の内部に設けられ、そのドライバ回路として差動増幅器が用いられる。
【００３１】
図３は、図２のデジタルカメラ内部のＬＳＩ構成とデータ転送方式の説明図である。同図においてデジタルカメラ内部のＬＳＩは、全体を制御するマイクロプロセッサ（ＭＰＵ）２０、バス２１、ＵＳＢインタフェース２２、ランダム・アクセス・メモリ２３、および周辺回路２４によって構成されている。
【００３２】
本発明が対象とする差動増幅器によって構成されるドライバ回路２５は、ＵＳＢインタフェース２２の一部であり、ＭＰＵ２０の制御によって、例えば画像データをＵＳＢケーブル１７を介してパソコン１６に送るものである。
【００３３】
図４は、本発明の差動増幅器の基本的な構成図である。同図を図１の原理構成図と比較すると、図１におけるカレントミラー回路においてコピーされる電流が流れるトランジスタ５、およびトランジスタ７と抵抗８、および９の間にそれぞれトランジスタ３２、３３が接続され、またトランジスタ５とトランジスタ３２との接続点、すなわちノード３に電流源Ｉｅ３０が接続され、またトランジスタ７とトランジスタ３３の接続点、すなわちノード４に電流源Ｉｄ３１が接続されている点が異なっている。なお抵抗８、９は図３のようなドライバ回路においてデータ送信側の終端抵抗の役割を持っている。なお図４におけるトランジスタ５、または７が第１のトランジスタ、トランジスタ３２、または３３が第２のトランジスタに相当する。
【００３４】
図１の原理構成図において電流源Ｉａ１０、Ｉｂ１１をそれぞれノード１とノード２とに接続することによって入力がＬであっても常にトランジスタ４、およびトランジスタ６に微小電流が流され、これらのトランジスタがカットオフされないようになっている。しかしながらこの微小な電流がトランジスタ４、またはトランジスタ６に流れていることによって、カレントミラー回路のコピーされる電流が流れるトランジスタ、すなわちトランジスタ５とトランジスタ７にも電流が流れるために出力電圧が発生してしまうという問題点がある。
【００３５】
そこで図４の基本構成図のように、ノード３とノード４とにそれぞれ電流源Ｉｅ３０、Ｉｄ３１を接続することによって、トランジスタ５とトランジスタ７に流れる電流を終端抵抗８、または９に流さずに電流源側に流すことにする。またこのように電流源側に流すとしても、ノード３、ノード４の電圧は完全には０とならず、出力電圧が発生するために、トランジスタ３２と３３を挿入し、そのゲート電圧ｂｉｓａｐを入力がＬの状態でこれらのトランジスタがオフとなっているように、すなわちノード３、またはノード４の電位から閾値電圧分程度下がった電位に調節することによって出力電圧を０とすることができる。そして入力電圧がＨとなり、トランジスタ５、または６に比較的大きな電流が流れる状態では、ノード３、ノード４の電位が上がり、トランジスタ３２、またはトランジスタ３３におけるＶｇｓが大きくなり、電流が終端抵抗８、または９に流れることになる。
【００３６】
図５は、例えば図４の基本構成図における電流変化の説明図である。入力電圧ＶＩＮがオンとなる前は、電流源Ｉａ１０、またはＩｂ１１に流れる電流が微小であっても、トランジスタ４、またはトランジスタ６はカットオフされていない状態となっており、ＶＩＮがオンとなるとノード１、またはノード２の電圧が低下し、トランジスタ４、またはトランジスタ６に流れる電流は増加する。なおノード１、またはノード２の電圧は、常に電源電圧から閾値電圧分以上下がった状態となっている。
【００３７】
図６は、図４の基本回路に対応する入力信号と出力信号のタイムチャートである。同図において一番上の入力信号に比較して、図１９で説明したような従来回路では、入力信号の立ち上がり開始の時点から出力信号立ち上がり開始の時点まで１００ｐｓ程度の遅延があるのに対して、本発明の回路ではその遅延は数ｐｓ程度となり、従来例の回路のようにクロスポイントのずれやデューティ比の相違などの問題点が解決される。
【００３８】
図７は、本発明の差動増幅器の第１の実施例の構成図である。この第１の実施例では、バイアス回路としてＭＯＳＦＥＴの基本的な物理パラメータとしての相互コンダクタンスや出力抵抗が電流Ｉを用いて簡単に表現可能である電流バイアス回路が用いられ、またカレントミラーにおいて電流を正確にコピーするためにバイアス回路がカスケード型とされ、さらに電流源回路の出力電圧の下限値を低くできる低電圧用カレントミラー回路が用いられている。
【００３９】
この低電圧用カレントミラー回路は、バイアス電圧ｂｉａｓｎ１、およびｂｉａｓｎ２を決めるための２つの参照電流源３７、３８、３つのトランジスタ３９、４０、４１とを備え、これらのバイアス電圧が２つのトランジスタ３５、３６のゲートに与えられて全体として図４の電流源Ｉｃ１２が構成されている。
【００４０】
また図４における他の４つの電流源が、それぞれこの２つのバイアス電圧がゲートに与えられる２つのトランジスタによって構成されている。電流源Ｉａ１０はトランジスタ５１と５２、電流源Ｉｂ１１はトランジスタ５３と５４、電流源Ｉｅ３０はトランジスタ４６と４７、電流源Ｉｄ３１はトランジスタ４８と４９によって構成されている。
【００４１】
またトランジスタ３２、トランジスタ３３のゲートに与えられるバイアス電圧ｂｉａｓｐは、図７の右下に示すように２つのバイアス電圧ｂｉａｓｎ２とｂｉａｓｎ１とがそれぞれゲートに与えられるトランジスタ４２とトランジスタ４３を接続し、さらにＶＤＤとの間に２つのトランジスタ４４とトランジスタ４５を使用することによって、前述のように入力電圧がＬの時にトランジスタ３２、またはトランジスタ３３がオフの状態になるように決定される。この決定についてはさらに後述する。
【００４２】
図８は、差動増幅器の第２の実施例の構成図である。同図を図７の第１の実施例と比較すると、図７の２つの電流源Ｉａ１０、Ｉｂ１１をそれぞれ構成するそれぞれ２つのトランジスタ５１と５２、および５３と５４の代わりに、差動増幅器の２つの出力点を結ぶトランジスタ５６が設けられている点が異なっている。同図においては、例えばトランジスタ１のゲートへの入力電圧ＶＩＮ＋がＨの時には、トランジスタ６にはトランジスタ５６を通して微小な電流が流れる。従って従来例の回路においてはカットオフしていたトランジスタ６はカットオフされず、図７の第１の実施例と同様に高速な応答が可能となる。なお、このトランジスタ５６は微小な電流を流せる素子であればよく、例えば抵抗で代用してもよい。
【００４３】
次にこれらの２つの実施例におけるバイアス電圧の決定について図９から図１１を用いてさらに説明する。図９は図７の第１の実施例におけるバイアス電圧ｂｉａｓｐ決定時の回路内の具体的な電流値の説明図である。すなわち例えば図７の第１の実施例において、バイアス電圧ｂｉａｓｐの値は２段接続されたｐチャネルトランジスタ４４、４５のトランジスタサイズと、そこに流れる電流を調節して決定されるが、図９はその調整、およびこのバイアス電圧がゲートに与えられるトランジスタ３２、３３のトランジスタサイズの決定時における電流、電圧値の説明図である。
【００４４】
図９においてトランジスタ２のゲートへの入力電圧ＶＩＮ−がＬのときにトランジスタ６に流れる電流を３００μＡとすると、カレントミラーにおけるトランジスタのサイズ比に応じてトランジスタ７には６倍の１．８ｍＡの電流が流れる。この電流は基本的には電流源Ｉｄ側、すなわちトランジスタ４８、４９に流れる。
【００４５】
この時トランジスタ７と３３との接続点、すなわちノード４の電位を２．２Ｖとすると、ｂｉａｓｐの電位をこれより閾値電圧分（約０．６Ｖ）低くするとトランジスタ３３に電流が流れ始める。図１０はこの電流とｂｉａｓｐの値との関係の説明図である。実際にＴｒ３３の電流が流れはじめるときのｂｉａｓｐの値を正確に決定することは困難であるため、本実施形態では電流が１００μＡとなるときのｂｉａｓｐの値を図１０から見積もりによって求めた。
【００４６】
一方トランジスタ５と３２との接続点、すなわちノード３の電位は高く、ｂｉａｓｐがＶＤＤに近い値でもトランジスタ３２には電流が流れる。そこで図１１に示すように、ｂｉａｓｐがこの見積もり値のときに所望の電流（ここでは１８ｍＡ）が流れるようにトランジスタ３２のサイズを決定した。
【００４７】
次に例えば図７における各電流源を構成する２つのトランジスタ、例えば３５と３６のゲートに与えられるバイアス電圧ｂｉａｓｎ１とｂｉａｓｎ２との決定について説明する。例えばトランジスタ３６のゲートに与えられるｂｉａｓｎ１は、トランジスタ４１のサイズと、そこに流れる電流Ｉｒｅｆ２の値と、閾値電圧Ｖｒ、およびトランジスタ４１のチャネル幅とチャネル長に比例したパラメータβ１を用いて次式によって決定される。
【００４８】
【数１】
次にトランジスタ３５のゲート電圧ｂｉａｓｎ２は、同様にトランジスタ３９のサイズ、およびパラメータβ２と、電流Ｉｒｅｆ１とから次式によって決定される。
【００４９】
【数２】
低電圧用カレントミラー回路においては、２つの参照電流の値を同一（Ｉｒｅｆ１＝Ｉｒｅｆ２）、トランジスタ４１とトランジスタ３９のサイズ比を４対１にすることによって、バイアス電圧ｂｉａｓｎ２の値は次式によって決定される。
【００５０】
【数３】
図７、および図８の第１の実施例と第２の実施例では、低電圧用カレントミラー回路を用いることによって、カレントミラーの精度を上げることができ、また出力電圧を低下させてＣＭＯＳアナログ回路が利用できる電圧値範囲を広げることができる実施例について説明したが、本発明の差動増幅器ではこのような低電圧用カレントミラー回路に限定することなく、各種のカレントミラー回路を使用することが可能である。低電圧用カレントミラー回路を含む各種の低電圧用カレントミラー回路の詳細については先行技術文献に記載の非特許文献３に述べられている。
【００５１】
図１２は、最も基本的なカレントミラー回路を使用した差動増幅器の第３の実施例の構成図である。同図は、参照電流６０と２つのトランジスタ６１，６２によって構成される基本的カレントミラー回路を用いた差動増幅器の構成例である。第３の実施例では、図４の４つの電流源Ｉａ１０、Ｉｂ１１、Ｉｅ３０、およびＩｄ３１もそれぞれ１つのトランジスタ６８、６９、６６、および６７によって構成されている。これらのトランジスタのゲートには、それぞれバイアス電圧ｂｉａｓｎ１がトランジスタ６１のゲートから与えられる。さらにこの電圧がトランジスタ６３のゲートにも与えられ、例えば図７におけると同様にｐチャネルトランジスタ６４、６５の２段接続によって２つのトランジスタ３２、３３のゲートに与えられるバイアス電圧ｂｉａｓｐが決定されている。
【００５２】
この第３の実施例に用いられている基本カレントミラー回路では、カレントミラーの精度がやや低くなる。特に微細化プロセスが進むと、飽和領域におけるゲート電流Ｉｄ対ドレイン・ソース間電圧Ｖｄｓ特性の傾斜が大きくなり、例えばトランジスタ６１と６２のトランジスタサイズの比を１対１としても、トランジスタ６１と６２とでＶｄｓの値が異なる場合には、トランジスタ６１とトランジスタ６２とに流れる電流を等しくすることができない。
【００５３】
このような電流源回路の性能は、電流源回路の出力抵抗を大きくすることによって改善される。この出力抵抗を大きくするための代表的な方法は、カスケード回路である。すなわち参照電流をモニタする回路と、コピー電流を作り出す回路をともにカスケード構造、すなわち素子を複数段積み上げた構造にすることによって、出力抵抗の大きい電流源回路を作ることができる。
【００５４】
図１３はそのようなカスケードカレントミラー回路を使用した差動増幅器の第４の実施例の構成図である。この第４の実施例においては、カスケードカレントミラーが参照電流７０、参照電流をモニタする二段のトランジスタ７１、７２、コピー電流を作り出す二段のトランジスタ３５、３６によって構成されている。４つの電流源Ｉａ１０、Ｉｂ１１、Ｉｅ３０、Ｉｄ３１、およびバイアスｂｉａｓｐを作り出す回路は図７における第１の実施例と同様の回路となっており、同一の符号をつけて示してある。
【００５５】
図１３の第４の実施例で使用されたカスケードカレントミラー回路では、電流源回路の出力電圧の下限値が大きくなるという問題がある。すなわちこのカレントミラー回路は、飽和領域で動作する４つのＭＯＳＦＥＴによって構成されており、このような飽和特性領域で動作するＭＯＳＦＥＴのゲート・ソース間には、閾値電圧Ｖｒに加えて、電流を流すためにゲート電極にさらに余分に印加すべき電圧としてのオーバードライブ電圧を加える必要がある。カスケードカレントミラー回路では、出力電圧の下限値は閾値電圧とオーバードライブ電圧の２倍との値の加算値となり、出力電圧の下限値は約０．９Ｖとなる。
【００５６】
図１４は、出力電圧の下限値をオーバードライブ電圧の２倍程度にすることができる変形カスケードカレントミラーを使用した差動増幅器の第５の実施例の構成図である。同図において変形カスケードカレントミラー回路は、２つの参照電流７５、７６、これらの参照電流をモニタする２つのトランジスタ７７、７８、コピー電流を作り出す２つのトランジスタ３５、３６によって構成されている。その他の４つの電流源とバイアス電圧ｂｉａｓｐを作り出す回路は、図１３の第４の実施例におけると同様に図７の第１の実施例と同じ形式であり、同一の符号をつけてある。
【００５７】
この第５の実施例において用いられている変形カスケードカレントミラー回路においても、電流をモニタする回路の内部で参照電流Ｉｒｅｆ２が流れる回路がカスケード接続となっていないために誤差が生じる。この誤差を防ぐためにこの部分をカスケード接続としたものが、図７の第１の実施例において用いられている低電圧用カレントミラー回路である。すなわちこの第１の実施例、および図８の第２の実施例においては、カレントミラーとしての性能が高く、また出力電圧の下限も低くすることができる低電圧用カレントミラー回路を用いて差動増幅器が構成されている。
【００５８】
なお、これら第３〜第５の実施例では、第１の実施例、すなわち図４のように２つの電流源Ｉａ１０、Ｉｂ１１を用いる場合に対して各種のカレントミラー回路を用いる実施例を説明したが、図８で説明した第２の実施例に対応して各種のカレントミラー回路を使用することも当然可能である。
【００５９】
続いて本発明の他の実施例について説明する。第３の実施例から第５の実施例においては、図７で説明した第１の実施例、または図８で説明した第２の実施例を基本とする実施例について説明したが、この第１の実施例、および第２の実施例においては半導体の製造プロセスの変動の影響が残る可能性があるという問題点がある。
【００６０】
図９で説明したように、例えば第１の実施例においてＶＩＮ＋がＬであり、トランジスタ１がオフとなっている期間において、カレントミラー回路を構成するトランジスタ４に流れる３００μＡに対応する電流１．８ｍＡを電流源Ｉｅ３０に相当するトランジスタ４６と４７に流す必要があるが、半導体の製造プロセスによってはカレントミラー回路を構成するトランジスタ５に流れる電流が１．８ｍＡ＋ΔＩｄｓとなってしまい、この電流をトランジスタ４６、４７によっては引ききれなくなり、ΔＩｄｓの電流が漏れ電流として出力端子から流れ出る可能性がある。
【００６１】
図１５は、半導体の製造プロセス条件のドレインソース電流Ｉｄｓ対ドレインソース電圧Ｖｄｓ特性への影響の説明図である。同図においてプロセス製造のティピカル（ＴＹＰ）条件では電流Ｉｄｓの飽和は顕著に表れるが、トランジスタの動作が速くなるパワー（ＰＯＷ）条件では電流Ｉｄｓはあまり飽和せず、Ｉｄｓを例えば１．８ｍＡに固定しようとしても、Ｖｄｓの値によっては電流が１．８ｍＡ＋ΔＩｄｓとなり、この電流ΔＩｄｓが出力端子から漏れ電流として流れ出る可能性を生ずることになる。
【００６２】
次に例えば図７の第１の実施例においては、ＶＩＮ＋がＨとなり、抵抗８の両端の電圧がＶｏｕｔ＋として出力される時に、まずトランジスタ４６と４７に電流が流れて、トランジスタ５とトランジスタ３２との接続点であるノード３の電位が上がり、それに応じてトランジスタ３２のドレインソース間電圧Ｖｄｓが決定され、最終的に出力Ｖｏｕｔ＋の電位が決まることになる。ここでトランジスタ４６と４７によって構成される定電流源Ｉｅ３０のインピーダンスは高く、ノード３の電位が決まるまでには時間がかかり、出力電圧Ｖｏｕｔ＋のジッターの原因となるという問題点があった。さらにトランジスタ４６、４７の電流がプロセス変動によってばらつくために、プロセス変動によるジッターのばらつきも大きくなっていた。
【００６３】
図１６は、本発明の第６の実施例の差動増幅回路の構成図である。同図を第１の実施例を示す図７と比較すると、ノード３、ノード４に接続されている電流源が、ノード３側では２つのトランジスタ７５、７６と、電流源に相当する２つのトランジスタ８１、８２によって、またノード４側では２つのトランジスタ７７、７８と、電流源に相当するトランジスタ８３、８４によって構成されている点が異なっている。なお第１のトランジスタはトランジスタ５または７、第２のトランジスタはトランジスタ３２または３３、第３のトランジスタはトランジスタ７５、または７７、第４のトランジスタはトランジスタ７６または７８に相当する。
【００６４】
例えばノード３側では入力信号ＶＩＮ＋がＬ、ＶＩＮ−がＨの時、トランジスタ７５はオン、７６はオフとなる。したがって差動対を構成するトランジスタ１がオフの時、トランジスタ４に流れる電流、例えば３００μＡに対応してトランジスタ５に流れる電流１．８ｍＡは、トランジスタ７５を介して電流源を構成するトランジスタ８１、８２に流れることになる。この２つのトランジスタ８１、８２の電流源の電流を１．８ｍＡより大きな値、例えば２ｍＡに設定することによって、トランジスタ５に流れる電流がプロセス変動によって１．８ｍＡより大きくなっても、漏れ電流ΔＩｄｓをトランジスタ３２側に流すことなく、トランジスタ８１と８２によって構成される電流源の電流によって吸収することが可能となる。
【００６５】
なおトランジスタ８１、８２には、図７におけるトランジスタ４６、４７におけると同様に、それぞれバイアス電圧としてｂｉａｓｎ２、ｂｉａｓｎ１が与えられるものとしているが、これは電流源の電流を、例えばトランジスタのサイズによって１．８ｍＡと異なる値、例えば２ｍＡに設定することを前提としているが、例えばトランジスタ８２に対してトランジスタ４７に対するバイアス電圧と異なる電圧ｂｉａｓｎ３を与えて、電流源電流を２ｍＡに設定することも当然可能である。
【００６６】
図１７は、差動増幅器の第７の実施例の構成図である。同図は、図８の第２の実施例に対応して、図１６におけると同様にノード３に接続される電流源とノード４に接続される電流源を変更したものであり、その動作は基本的に図１６の第６の実施例におけると同様であるのでその詳細な説明を省略する。
【００６７】
図１８は、本発明の差動増幅器の第８の実施例の構成図である。この第８の実施例では、第６、第７の実施例と同様に、プロセス変動に起因する出力端子からの漏れ電流とジッターのばらつきとを防止すると共に、例えば図４の基本構成図において２つの電流源Ｉａ１０、Ｉｂ１１にそれぞれ常に例えば３００μＡの電流が流れていることによる消費電力増大を防止することができる実施例である。
【００６８】
図１８においてノード３に接続されたトランジスタ８６、ノード４に接続されたトランジスタ８７、およびこれらの２つのトランジスタが接続された電流源としてのトランジスタ８８によって、図４の２つの電流源Ｉｅ３０、Ｉｄ３１が構成される。ノード３側ではＶＩＮ−がＨ、ＶＩＮ＋がＬの時にトランジスタ８６がオンとなり、トランジスタ５を流れる電流がプロセス変動によって１．８ｍＡより大きくなっても、その増加分がトランジスタ８８に流れる２ｍＡによって吸収され、漏れ電流が出力端子から流れ出ることが防止される。なおこの時にはノード４側では、抵抗９の両端の電圧がＶｏｕｔ−として出力されるが、トランジスタ８７はオフとなっており、トランジスタ８８によって構成される電流源に流れる電流は出力電圧Ｖｏｕｔ−による出力電流に影響を及ぼすことはない。なお特許請求の範囲の請求項２における第１のトランジスタはトランジスタ５または７、第２のトランジスタはトランジスタ３２または３３、第３、第４のトランジスタはトランジスタ８６，８７に相当する。
【００６９】
図１８のトランジスタ９０、９１、および３００μＡの電流源を構成するトランジスタ９２が、図４の２つの電流源Ｉａ１０、Ｉｂ１１に相当する。ただし実際の電流源はトランジスタ９２の１つだけである。
【００７０】
図１８において入力信号ＶＩＮ＋がＨ、ＶＩＮ−がＬの時には、トランジスタ９０がオフ、９１がオンとなり、トランジスタ６に流れるべき３００μＡの電流は、トランジスタ９１を介して流れることになる。これに対して逆にＶＩＮ＋がＬ、ＶＩＮ−がＨの時には、トランジスタ９０がオン、９１はオフとなり、トランジスタ４に流れるべき３００μＡの電流はトランジスタ９０を介して流れることになる。その結果、電流源はトランジスタ９２のみで済むことになり、消費電力を少なくすることができる。電源側で見て消費電流を２．１ｍＡ程度少なくできることが判明した。
【００７１】
このように第６から第８の実施例では、プロセス変動による出力の漏れ電流をなくし、またジッターばらつきを小さくできると共に、第８の実施例ではさらに低消費電力化を図ることが可能となる。なお図１８において３ｍＡの電流源を構成するトランジスタ９３などに対しては、第１から第５の実施例におけると同様の各種のカレントミラー回路を使用することも当然可能である。
【００７２】
また例えば図１６の第６の実施例において、２つの電流源に相当するトランジスタ５１から５４の代わりに、１つの電流源に相当するトランジスタ９０から９２を用いることも、さらにトランジスタ７５から７８、８１から８４の構成をトランジスタ８６から８８を用いる構成に変更することなど、各種の組合せを用いた実施例も当然可能である。
【００７３】
（付記１）
差動増幅器を構成し、該差動増幅器に対する２つの入力の内のそれぞれ１つが与えられる各トランジスタの端子の内で、該差動増幅器の出力点となりうる端子とアースとの間に接続される電流源をそれぞれ備えることを特徴とする差動増幅器。
（付記２）
前記差動増幅器において、
該差動増幅器の出力を負荷側に電流で受け渡すためのカレントミラー回路を備え、前記入力の１つが与えられる各トランジスタが該カレントミラー回路においてモニタ電流が流れるトランジスタに接続されるとともに、
該カレントミラー回路においてコピー電流が流れる第１のトランジスタと、前記出力が受け渡される負荷としての抵抗との間に接続されるトランジスタであって、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、
該第１のトランジスタと第２のトランジスタとの接続点とアースとの間に接続される電流源とをさらに備えることを特徴とする付記１記載の差動増幅器。
（付記３）
前記差動増幅器の出力点となりうる端子とアースとの間に接続される電流源、および前記第１のトランジスタと第２のトランジスタとの接続点とアースとの間に接続される電流源がそれぞれトランジスタによって構成され、
該トランジスタと、該トランジスタにバイアス電圧を与えるバイアス回路部とがさらにそれぞれカレントミラー回路を構成することを特徴とする付記２記載の差動増幅器。
（付記４）
前記第２のトランジスタにバイアス電圧を与える回路として、前記バイアス回路部によって与えられるバイアス電圧が供給される１段以上のトランジスタと、
該１段以上のトランジスタと電源電圧との間に接続され、前記第２のトランジスタを前記入力がＬの時にオフとさせるバイアス電圧を供給する２段のトランジスタとを備えることを特徴とする付記３記載の差動増幅器。
（付記５）
前記２段のトランジスタのゲートが、それぞれ前記１段以上のトランジスタと該２段のトランジスタとの接続点に接続され、該２段のトランジスタのサイズと該２段のトランジスタに流れる電流の調整によって、前記第２のトランジスタに供給するバイアス電圧を決定することを特徴とする付記４記載の差動増幅器。
（付記６）
前記カレントミラー回路が、電流源の出力抵抗が大きいカスケードカレントミラー回路であることを特徴とする付記３記載の差動増幅器。
（付記７）
前記カレントミラー回路が、電流源の出力電圧の下限が低い変形カスケードカレントミラー回路であることを特徴とする付記３記載の差動増幅器。
（付記８）
前記カレントミラー回路が、２つの参照電流を用い、コピー電流が流れるトランジスタと１つの参照電流が流れるトランジスタとをそれぞれカスケード接続とした低電圧用ミラー回路であることを特徴とする付記３記載の差動増幅器。
（付記９）
前記差動増幅器において、
該差動増幅器の出力を負荷側に電流で受け渡すためのカレントミラー回路を備え、前記入力の１つが与えられる各トランジスタが該カレントミラー回路においてモニタ電流が流れるトランジスタに接続されるとともに、
該カレントミラー回路においてコピー電流が流れる第１のトランジスタと、前記出力が受け渡される負荷としての抵抗との間に接続されるトランジスタであって、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、
該第１のトランジスタと第２のトランジスタとの接続点に接続され、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオンとなる第３のトランジスタと、
該第３のトランジスタとアースとの間に接続される電流源とをさらに備えることを特徴とする付記１記載の差動増幅器。
（付記１０）
前記第３のトランジスタとアースとの間に接続される電流源と電源電圧との間に接続され、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＨの時にオンとなる第４のトランジスタをさらに備えることを特徴とする付記９記載の差動増幅器。
（付記１１）
差動増幅器を構成し、該差動増幅器に対する２つの入力の内のそれぞれ１つが与えられる各トランジスタの端子の内で、該差動増幅器の出力点となりうるそれぞれの端子の間に接続される回路素子を備えることを特徴とする差動増幅器。（２）
（付記１２）
前記回路素子が、微小電流を流せるトランジスタ、または抵抗であることを特徴とする付記１１記載の差動増幅器。
（付記１３）
前記差動増幅器において、
該差動増幅器の出力を負荷側に電流で受け渡すためのカレントミラー回路を備え、前記入力の１つが与えられる各トランジスタが該カレントミラー回路においてモニタ電流が流れるトランジスタに接続されるとともに、
該カレントミラー回路においてコピー電流が流れる第１のトランジスタと、前記出力が受け渡される負荷としての抵抗との間に接続されるトランジスタであって、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、
該第１のトランジスタと第２のトランジスタとの接続点とアースとの間に接続される電流源とをさらに備えることを特徴とする付記１１記載の差動増幅器。
（付記１４）
前記差動増幅器の出力点となりうる端子とアースとの間に接続される電流源、および前記第１のトランジスタと第２のトランジスタとの接続点とアースとの間に接続される電流源がそれぞれトランジスタによって構成され、
該トランジスタと、該トランジスタにバイアス電圧を与えるバイアス回路部とがさらにそれぞれカレントミラー回路を構成することを特徴とする付記１３記載の差動増幅器。
（付記１５）
前記第２のトランジスタにバイアス電圧を与える回路として、前記バイアス回路部によって与えられるバイアス電圧が供給される１段以上のトランジスタと、
該１段以上のトランジスタと電源電圧との間に接続され、前記第２のトランジスタを前記入力がＬの時にオフとさせるバイアス電圧を供給する２段のトランジスタとを備えることを特徴とする付記１４記載の差動増幅器。
（付記１６）
前記２段のトランジスタのゲートが、それぞれ前記１段以上のトランジスタと該２段のトランジスタとの接続点に接続され、該２段のトランジスタのサイズと該２段のトランジスタに流れる電流の調整によって、前記第２のトランジスタに供給するバイアス電圧を決定することを特徴とする付記１５記載の差動増幅器。
（付記１７）
前記カレントミラー回路が、電流源の出力抵抗が大きいカスケードカレントミラー回路であることを特徴とする付記１４記載の差動増幅器。
（付記１８）
前記カレントミラー回路が、電流源の出力電圧の下限が低い変形カスケードカレントミラー回路であることを特徴とする付記１４記載の差動増幅器。
（付記１９）
前記カレントミラー回路が、２つの参照電流を用い、コピー電流が流れるトランジスタと１つの参照電流が流れるトランジスタとをそれぞれカスケード接続とした低電圧用ミラー回路であることを特徴とする付記１４記載の差動増幅器。
（付記２０）
前記差動増幅器において、
該差動増幅器の出力を負荷側に電流で受け渡すためのカレントミラー回路を備え、前記入力の１つが与えられる各トランジスタが該カレントミラー回路においてモニタ電流が流れるトランジスタに接続されるとともに、
該カレントミラー回路においてコピー電流が流れる第１のトランジスタと、前記出力が受け渡される負荷としての抵抗との間に接続されるトランジスタであって、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、
該第１のトランジスタと第２のトランジスタとの接続点に接続され、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオンとなる第３のトランジスタと、
該第３のトランジスタとアースとの間に接続される電流源とをさらに備えることを特徴とする付記１１記載の差動増幅器。
（付記２１）
前記第３のトランジスタとアースとの間に接続される電流源と電源電圧との間に接続され、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＨの時にオンとなる第４のトランジスタをさらに備えることを特徴とする付記２０記載の差動増幅器。
（付記２２）
差動増幅器を構成し、該差動増幅器に対する２つの入力のうちのそれぞれ１つが与えられる各トランジスタの端子のうちで、該差動増幅器の出力点となりうる端子のそれぞれに接続され、差動増幅器への入力の値に対応して一方がオンの時他方がオフ、一方がオフの時他方がオンとなる２つのトランジスタと、
該２つのトランジスタとアースとの間に接続される電流源とを備えることを特徴とする差動増幅器。
（付記２３）
前記差動増幅器において、
該差動増幅器の２つの出力をそれぞれ負荷側に電流で受け渡すための２つのカレントミラー回路を備え、前記入力の１つが与えられる各トランジスタが、該各カレントミラー回路においてモニタ電流が流れるトランジスタに接続されると共に、
該カレントミラー回路においてコピー電流が流れる第１のトランジスタと、前記出力が受け渡される負荷としての抵抗との間に接続されるトランジスタであって、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、
該各カレントミラー回路における該第１のトランジスタと該第２のトランジスタとの接続点に接続され、差動増幅器への入力の値に対応して一方がオンの時他方がオフ、一方がオフの時他方がオンとなる第３、第４のトランジスタと、
該第３、第４のトランジスタとアースとの間に接続される電流源とをさらに備えることを特徴とする付記２２記載の差動増幅器。
（付記２４）
差動増幅器を構成し、該差動増幅器に対する２つの入力の内のそれぞれ１つが与えられるトランジスタと、該差動増幅器の出力を負荷側に電流で受け渡すためのカレントミラー回路のモニタ電流が流れるトランジスタとの接続点に接続され、該入力が与えられるトランジスタへの入力がＬである時にも該モニタ電流が流れるトランジスタをカットオフさせない電流を流すカットオフ防止手段を備えることを特徴とする差動増幅器。
【符号の説明】
【００７４】
１、２ 入力電圧が与えられるトランジスタ
３ 電流源Ｉｃ
４、６ カレントミラーのモニタ電流が流れるトランジスタ
５、７ カレントミラーのコピー電流が流れるトランジスタ
８、９ 終端抵抗
１０ 電流源Ｉａ
１１ 電流源Ｉｂ
１２ 電流源Ｉｃ
１５ デジタルカメラ
１６ パソコン
１７ ＵＳＢケーブル
２０ ＭＰＵ
２１ バス
２２ ＵＳＢインタフェース
２３ ＲＡＭ
２４ 周辺回路
２５ ドライバ回路
３０ 電流源Ｉｅ
３１ 電流源Ｉｄ
【特許請求の範囲】
【請求項１】
差動増幅器を構成し、該差動増幅器に対する２つの入力のうちのそれぞれ１つが与えられる各トランジスタの端子のうちで、該差動増幅器の出力点となりうる端子のそれぞれに接続され、差動増幅器への入力の値に対応して一方がオンの時他方がオフ、一方がオフの時他方がオンとなる２つのトランジスタと、
該２つのトランジスタとアースとの間に接続される電流源とを備えることを特徴とする差動増幅器。
【請求項２】
前記差動増幅器において、
該差動増幅器の２つの出力をそれぞれ負荷側に電流で受け渡すための２つのカレントミラー回路を備え、前記入力の１つが与えられる各トランジスタが、該各カレントミラー回路においてモニタ電流が流れるトランジスタに接続されると共に、
該カレントミラー回路においてコピー電流が流れる第１のトランジスタと、前記出力が受け渡される負荷としての抵抗との間に接続されるトランジスタであって、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、
該各カレントミラー回路における該第１のトランジスタと該第２のトランジスタとの接続点に接続され、差動増幅器への入力の値に対応して一方がオンの時他方がオフ、一方がオフの時他方がオンとなる第３、第４のトランジスタと、
該第３、第４のトランジスタとアースとの間に接続される電流源とをさらに備えることを特徴とする請求項１記載の差動増幅器。
【請求項１】
差動増幅器を構成し、該差動増幅器に対する２つの入力のうちのそれぞれ１つが与えられる各トランジスタの端子のうちで、該差動増幅器の出力点となりうる端子のそれぞれに接続され、差動増幅器への入力の値に対応して一方がオンの時他方がオフ、一方がオフの時他方がオンとなる２つのトランジスタと、
該２つのトランジスタとアースとの間に接続される電流源とを備えることを特徴とする差動増幅器。
【請求項２】
前記差動増幅器において、
該差動増幅器の２つの出力をそれぞれ負荷側に電流で受け渡すための２つのカレントミラー回路を備え、前記入力の１つが与えられる各トランジスタが、該各カレントミラー回路においてモニタ電流が流れるトランジスタに接続されると共に、
該カレントミラー回路においてコピー電流が流れる第１のトランジスタと、前記出力が受け渡される負荷としての抵抗との間に接続されるトランジスタであって、前記２つの入力のうちいずれか１つが与えられるトランジスタへの入力がＬの時にオフとなる第２のトランジスタと、
該各カレントミラー回路における該第１のトランジスタと該第２のトランジスタとの接続点に接続され、差動増幅器への入力の値に対応して一方がオンの時他方がオフ、一方がオフの時他方がオンとなる第３、第４のトランジスタと、
該第３、第４のトランジスタとアースとの間に接続される電流源とをさらに備えることを特徴とする請求項１記載の差動増幅器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−１９９８８８（Ｐ２０１１−１９９８８８Ａ）
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願番号】特願２０１１−１０９６７６（Ｐ２０１１−１０９６７６）
【出願日】平成２３年５月１６日（２０１１．５．１６）
【分割の表示】特願２００８−２０８９８８（Ｐ２００８−２０８９８８）の分割
【原出願日】平成１７年１月３１日（２００５．１．３１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願日】平成２３年５月１６日（２０１１．５．１６）
【分割の表示】特願２００８−２０８９８８（Ｐ２００８−２０８９８８）の分割
【原出願日】平成１７年１月３１日（２００５．１．３１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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