半導体装置
【課題】入力信号に基づいて位相の一致した相補の出力信号を生成する。
【解決手段】入力信号ＩＮＴを受けて反転信号ＩＮＢを出力するインバータ１１と、反転信号ＩＮＢを受けて内部信号ＩＮＴＴを出力するインバータ１２と、反転信号ＩＮＢを電源とし、入力信号ＩＮＴを受けて内部信号ＩＮＢＢを出力するインバータ２１と、を備える。本発明によれば、一方の信号パス上の信号を他方の信号パスに含まれるインバータの電源として用いていることから、調整用の容量や抵抗を付加することなく、一対の出力信号の位相を正確に一致させることが可能となる。
【解決手段】入力信号ＩＮＴを受けて反転信号ＩＮＢを出力するインバータ１１と、反転信号ＩＮＢを受けて内部信号ＩＮＴＴを出力するインバータ１２と、反転信号ＩＮＢを電源とし、入力信号ＩＮＴを受けて内部信号ＩＮＢＢを出力するインバータ２１と、を備える。本発明によれば、一方の信号パス上の信号を他方の信号パスに含まれるインバータの電源として用いていることから、調整用の容量や抵抗を付加することなく、一対の出力信号の位相を正確に一致させることが可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、入力信号に基づいて相補の出力信号を生成する半導体装置に関する。
【背景技術】
【０００２】
半導体装置の内部を伝送する信号には、シングルエンド形式の信号とディファレンシャル形式の信号が存在する。シングルエンド形式の信号は１本の信号配線を用いて１ビットを表現するタイプの信号であり、クロック信号やアドレス信号、コマンド信号など、コントロール系の信号に対して用いられることが多い。これに対し、ディファレンシャル形式の信号は２本（一対）の信号配線を用いて１ビットを表現するタイプの信号であり、センスアンプの出力など、データ系の信号に対して用いられることが多い。
【０００３】
しかしながら、コントロール系の信号においても、特に高速動作が求められる回路部分においては、ディファレンシャル形式の信号が用いられることがある。例えば、高速なＤＲＡＭ（Dynamic Random Access Memory）においては、位相制御された内部クロック信号を生成するＤＬＬ（Delay Locked Loop）回路が用いられ、内部クロック信号に同期してリードデータの出力が行われる。ここで、ＤＬＬ回路によって生成される内部クロック信号はシングルエンド形式の信号であるが、内部クロック信号は出力ドライバの近傍でディファレンシャル形式の信号に変換され、ディファレンシャル形式の内部クロック信号に同期してリードデータの出力が行われる。このような信号の変換には、いわゆるスプリッターと呼ばれる回路が用いられる。
【０００４】
スプリッター回路は、入力信号を２つの信号パスに分配し、一方の信号パスから同相信号、他方の信号パスから逆相信号を出力する回路である。これら信号パスはいずれも縦続接続された複数のインバータからなり、同相信号を出力する信号パスは偶数段のインバータ、逆相信号を出力する信号パスは奇数段のインバータによって構成される。スプリッター回路の例としては、特許文献１の図３に示すストローブ出力バッファ５１が挙げられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１１２５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、スプリッター回路を構成する２つの信号パスは、互いにインバータの段数が異なることから、生成される同相信号と逆相信号の位相が正確に一致しないという問題があった。この問題を解決する方法としては、各信号パスに調整用の容量や抵抗を付加するという方法が考えられるが、同相信号と逆相信号の位相が一致するよう容量値や抵抗値を設計しても、実際に製造すると位相が正しく一致しないことが多い。このため、容量値や抵抗値を何度も変更するといった試行錯誤が必要となり、そのたびにマスク変更を行わなければならないことから、設計コストが高くなるという問題があった。
【０００７】
しかも、設計通りに位相を一致させることができたとしても、製造プロセスのばらつきによって位相にズレが生じるばかりでなく、製造後においても、温度変化や電源電圧変動などによっても位相にズレが生じることがあった。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置は、入力信号を受けて反転信号を出力する第１のインバータと、前記反転信号を受けて第１の出力信号を出力する第２のインバータと、前記反転信号を電源とし、前記入力信号を受けて第２の出力信号を出力する第３のインバータと、を備えることを特徴とする。
【０００９】
本発明の他の側面による半導体装置は、入力信号を受けて相補の第１及び第２の出力信号を生成する半導体装置であって、前記入力信号から前記第１の出力信号を生成する第１の信号パスと、前記入力信号から前記第２の出力信号を生成する第２の信号パスと、を備え、前記第１の信号パスに含まれる論理回路の段数は、前記第２の信号パスに含まれる論理回路の段数よりも１段多く、前記第２の信号パスに含まれる所定の論理回路は、前記第１の信号パスに含まれる所定の論理回路の出力を電源として動作することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、一方の信号パス上の信号を他方の信号パスに含まれる回路の電源として用いていることから、調整用の容量や抵抗を付加することなく、一対の出力信号の位相を正確に一致させることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態によるスプリッター回路１０の回路図である。
【図２】スプリッター回路１０のより具体的な回路図である。
【図３】スプリッター回路１０の動作を説明するための波形図である。
【図４】スプリッター回路１０の動作を説明するための模式図である。
【図５】スプリッター回路１０の動作を説明するための別の模式図である。
【図６】スプリッター回路１０を用いた半導体装置の一例を示すブロック図である。
【図７】スプリッター回路１０ａ及びコマンドデコーダ１３１の主要部を示す回路図である。
【図８】スプリッター回路１０ｂ及びデータ入出力回路１５０の主要部を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態によるスプリッター回路１０の回路図である。
【００１４】
図１に示すように、本実施形態によるスプリッター回路１０は、入力信号ＩＮＴを受けて相補の出力信号ＯＵＴＢ，ＯＵＴＴを生成する回路であり、入力信号ＩＮＴから出力信号ＯＵＴＢを生成する信号パスＰＡＳＳ１と、入力信号ＩＮＴから出力信号ＯＵＴＴを生成する信号パスＰＡＳＳ２を備えている。信号パスＰＡＳＳ１は、入力信号ＩＮＴに対して逆相の出力信号ＯＵＴＢを生成するパスであり、３つのインバータ１１，１２，１３が縦続接続された構成を有している。一方、信号パスＰＡＳＳ２は、入力信号ＩＮＴに対して同相の出力信号ＯＵＴＴを生成するパスであり、２つのインバータ２１，２２が縦続接続された構成を有している。このように、信号パスＰＡＳＳ１に含まれる論理回路の段数は、信号パスＰＡＳＳ２に含まれる論理回路の段数よりも１段多い。
【００１５】
スプリッター回路１０を構成するインバータのうち、インバータ１１〜１３，２２については、電源ＶＤＤと電源ＶＳＳとの間の電圧を動作電源としている。これに対し、インバータ２１については、インバータ１１の出力である反転信号ＩＮＢを動作電源としている。かかる構成により、信号パスＰＡＳＳ１とパスＰＡＳＳ２の論理段数が相違しているにもかかわらず、インバータ１２の出力である内部信号ＩＮＴＴとインバータ２１の出力である内部信号ＩＮＢＢの位相が一致することになる。以下、本実施形態によるスプリッター回路１０の回路構成及びその動作についてより詳細に説明する。
【００１６】
図２は、スプリッター回路１０のより具体的な回路図である。
【００１７】
図２に示すように、各インバータはいずれもＰチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタの直列回路によって構成されている。以下、個々のインバータについて具体的に説明する。
【００１８】
まず、インバータ１１はトランジスタＰ１１，Ｎ１１の直列回路からなる。トランジスタＰ１１，Ｎ１１のソースはそれぞれ電源ＶＤＤ及びＶＳＳに接続され、各ゲート電極には入力信号ＩＮＴが共通に供給される。トランジスタＰ１１，Ｎ１１の共通ドレインからは反転信号ＩＮＢが出力される。
【００１９】
インバータ１２は、トランジスタＰ１２−１，Ｎ１２−１の直列回路を含み、各ゲート電極には反転信号ＩＮＢが共通に供給される。トランジスタＰ１２−１，Ｎ１２−１の共通ドレインからは内部信号ＩＮＴＴが出力される。また、トランジスタＰ１２−１のソースと電源ＶＤＤとの間には、トランジスタＰ１２−２が接続されている。トランジスタＰ１２−２のゲート電極には電源ＶＳＳが供給されており、このためトランジスタＰ１２−２はオン状態に固定される。さらに、トランジスタＮ１２−１のソースと電源ＶＳＳとの間には、トランジスタＮ１２−２が接続されている。トランジスタＮ１２−２のゲート電極には電源ＶＤＤが供給されており、このためトランジスタＮ１２−２はオン状態に固定される。
【００２０】
インバータ１３はトランジスタＰ１３，Ｎ１３の直列回路からなる。トランジスタＰ１３，Ｎ１３のソースはそれぞれ電源ＶＤＤ及びＶＳＳに接続され、各ゲート電極には内部信号ＩＮＴＴが共通に供給される。トランジスタＰ１３，Ｎ１３の共通ドレインからは出力信号ＯＵＴＢが出力される。インバータ１３はファンアウトを確保するための回路であり、本発明においてこれを設けることは必須でない。
【００２１】
インバータ２１はトランジスタＰ２１，Ｎ２１の直列回路からなる。トランジスタＰ２１，Ｎ２１のソースはいずれもインバータ１１の出力端（共通ドレイン）に接続され、各ゲート電極には入力信号ＩＮＴが共通に供給される。トランジスタＰ２１，Ｎ２１の共通ドレインからは内部信号ＩＮＢＢが出力される。
【００２２】
インバータ２２はトランジスタＰ２２，Ｎ２２の直列回路からなる。トランジスタＰ２２，Ｎ２２のソースはそれぞれ電源ＶＤＤ及びＶＳＳに接続され、各ゲート電極には内部信号ＩＮＢＢが共通に供給される。トランジスタＰ２２，Ｎ２２の共通ドレインからは出力信号ＯＵＴＴが出力される。インバータ２２はファンアウトを確保するための回路であり、本発明においてこれを設けることは必須でない。
【００２３】
本実施形態においては、Ｎチャンネル型ＭＯＳトランジスタＮ１１，Ｎ１２−１，Ｎ１２−２，Ｎ２１のチャネル幅が互いに等しく設計されている。このため、Ｎチャンネル型ＭＯＳトランジスタＮ１１，Ｎ１２−１，Ｎ１２−２，Ｎ２１のオン抵抗は互いに等しい。同様に、Ｐチャンネル型ＭＯＳトランジスタＰ１１，Ｐ１２−１，Ｐ１２−２，Ｐ２１のチャネル幅が互いに等しく設計されている。このため、Ｐチャンネル型ＭＯＳトランジスタＰ１１，Ｐ１２−１，Ｐ１２−２，Ｐ２１のオン抵抗も互いに等しい。そして、同じインバータを構成するＮチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタのオン抵抗は等しく設計されることから、これらトランジスタＮ１１，Ｎ１２−１，Ｎ１２−２，Ｎ２１，Ｐ１１，Ｐ１２−１，Ｐ１２−２，Ｐ２１のオン抵抗は互いに等しいことになる。
【００２４】
図３は、本実施形態によるスプリッター回路１０の動作を説明するための波形図である。
【００２５】
図３に示すように、時刻ｔ１０にて入力信号ＩＮＴがローレベルからハイレベルに変化すると、これを受けるインバータ１１，２１はその出力である反転信号ＩＮＢ及び内部信号ＩＮＢＢを反転させようとする。しかしながら、インバータ２１はインバータ１１の出力である反転信号ＩＮＢを電源としていることから、反転信号ＩＮＢがハイレベルからローレベルに変化するまで、内部信号ＩＮＢＢを反転させる（つまりハイレベルに変化させる）ことができない。このため、時刻ｔ１１にて反転信号ＩＮＢがハイレベルからローレベルに変化した後、時刻ｔ１２にて内部信号ＩＮＢＢがハイレベルからローレベルに変化することになる。
【００２６】
時刻ｔ１２は、反転信号ＩＮＢがハイレベルからローレベルに変化した後、これを受ける次段の論理回路が反転するタイミングに相当することから、インバータ１２の出力である内部信号ＩＮＴＴも時刻ｔ１２にて変化する。つまり、インバータ１２とインバータ１２は、時刻ｔ１２にて同時に変化することになる。その結果、インバータ１３の出力である出力信号ＯＵＴＢと、インバータ２２の出力である出力信号ＯＵＴＴも時刻ｔ１３にて同時に変化する。
【００２７】
入力信号ＩＮＴがハイレベルからローレベルに変化する場合の動作も同様であり、最終的に出力信号ＯＵＴＢ，ＯＵＴＴは同時に変化することになる。
【００２８】
ここで、インバータ１２の出力である内部信号ＩＮＴＴとインバータ２１の出力である内部信号ＩＮＢＢが同時に変化する原理についてより詳細に説明する。
【００２９】
まず、入力信号ＩＮＴがローレベルからハイレベルに変化する場合について考える。この場合、インバータ１１に含まれるトランジスタＮ１１がオンすることから、反転信号ＩＮＢがハイレベルからローレベルに変化する。この変化が次段の論理回路にもたらす影響を考えると、図４に示すように、インバータ１２に関してはトランジスタＰ１２−１がオンすることから、その出力端である共通ドレインは、トランジスタＰ１２−２，Ｐ１２−１を介して電源ＶＤＤに接続される。一方、インバータ２１に関してはトランジスタＮ２１がオンすることから、その出力端である共通ドレインは、トランジスタＮ１１，Ｎ２１を介して電源ＶＳＳに接続される。したがって、トランジスタＰ１２−２，Ｐ１２−１の直列抵抗と、トランジスタＮ１１，Ｎ２１の直列抵抗が等しくなるよう設計すれば、内部信号ＩＮＴＴの変化と、内部信号ＩＮＢＢの変化は必ず同時となる。
【００３０】
入力信号ＩＮＴがハイレベルからローレベルに変化する場合についても同様であり、この場合、インバータ１１に含まれるトランジスタＰ１１がオンすることから、反転信号ＩＮＢがローレベルからハイレベルに変化する。この変化が次段の論理回路にもたらす影響を考えると、図５に示すように、インバータ１２に関してはトランジスタＮ１２−１がオンすることから、その出力端である共通ドレインは、トランジスタＮ１２−２，Ｎ１２−１を介して電源ＶＳＳに接続される。一方、インバータ２１に関してはトランジスタＰ２１がオンすることから、その出力端である共通ドレインは、トランジスタＰ１１，Ｐ２１を介して電源ＶＤＤに接続される。したがって、トランジスタＮ１２−２，Ｎ１２−１の直列抵抗と、トランジスタＰ１１，Ｐ２１の直列抵抗が等しくなるよう設計すれば、内部信号ＩＮＴＴの変化と、内部信号ＩＮＢＢの変化は必ず同時となる。
【００３１】
このように、本実施形態によるスプリッター回路１０は、信号パスＰＡＳＳ１上の信号を他方の信号パスＰＡＳＳ２に含まれるインバータ２１の電源として用いていることから、調整用の容量や抵抗を付加することなく、一対の出力信号ＯＵＴＢ，ＯＵＴＴの位相を正確に一致させることが可能となる。このため、容量値や抵抗値を変更するための度重なるマスク変更が不要となり、設計コストを低減することが可能となる。
【００３２】
図６は、上述したスプリッター回路１０を用いた半導体装置の一例を示すブロック図である。
【００３３】
本実施形態による半導体装置１００はシンクロナス型のＤＲＡＭ（Dynamic Random Access Memory）であり、外部端子として、クロック端子１１１ａ，１１１ｂ、コマンド端子１１２ａ〜１１２ｅ、アドレス端子１１３及びデータ入出力端子１１４を備えている。その他、データストローブ端子や電源端子なども備えられているが、これらについては図示を省略してある。
【００３４】
クロック端子１１１ａ，１１１ｂは、それぞれ外部クロックＣＫ，／ＣＫが供給される端子であり、供給された外部クロックＣＫ，／ＣＫはクロック入力回路１２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロックＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路１２１は外部クロックＣＫ，／ＣＫに基づいて内部クロックＰｒｅＣＬＫを生成し、これをＤＬＬ回路１２２に供給する。ＤＬＬ回路１２２は、内部クロックＰｒｅＣＬＫに基づいて位相制御された内部クロック信号ＬＣＬＫを生成し、これをスプリッター回路１０ｂやＯＤＴ制御回路１６０などに供給するクロック生成回路としての役割を果たす。
【００３５】
コマンド端子１１２ａ〜１１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、スプリッター回路１０ａを介してコマンドデコーダ１３１に供給される。コマンドデコーダ１３１は、コマンド信号の保持、デコード及びカウントなどを行うことによって、内部オンダイターミネーション信号ＩＯＤＴを含む各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、アクセス制御回路１０２に供給される。このうち、内部オンダイターミネーション信号ＩＯＤＴは、ＯＤＴ制御回路１６０を介してスプリッター回路１０ｃに供給される。内部オンダイターミネーション信号ＩＯＤＴとは、データ入出力回路１５０を終端抵抗器として機能させるための信号である。また、ＯＤＴ制御回路１６０は、内部オンダイターミネーション信号ＩＯＤＴの位相を内部クロック信号ＬＣＬＫに同期させるための回路である。
【００３６】
アドレス端子１１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路１４１に供給される。アドレス入力回路１４１の出力は、アドレスラッチ回路１４２に供給され、ラッチされたアドレス信号ＡＤＤはアクセス制御回路１０２に供給される。
【００３７】
アクセス制御回路１０２は、内部コマンドＩＣＭＤ及びアドレス信号ＡＤＤに基づいて、メモリセルアレイ１０１に含まれるいずれかのメモリセルＭＣへのアクセス動作を制御する回路である。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬの交点に配置されており、ワード線ＷＬとビット線ＢＬの選択はアドレス信号ＡＤＤに基づいて行われる。例えば、内部コマンドＩＣＭＤがリード動作を示している場合には、アドレス信号ＡＤＤによって所定のメモリセルが選択され、当該メモリセルから読み出されたリードデータがデータ入出力回路１５０及びデータ入出力端子１１４を介して外部に出力される。また、内部コマンドＩＣＭＤがライト動作を示している場合には、データ入出力端子１１４を介してデータ入出力回路１５０に入力されたライトデータは、アドレス信号ＡＤＤにより指定されるメモリセルに書き込まれる。
【００３８】
本発明によるスプリッター回路は、このような半導体装置１００のいくつかの箇所に使用されている。本例では、コマンド信号ＣＭＤの各ビットをコマンドデコーダ１３１に供給するスプリッター回路１０ａ、内部クロック信号ＬＣＬＫをデータ入出力回路１５０に供給するスプリッター回路１０ｂ、内部オンダイターミネーション信号ＩＯＤＴをデータ入出力回路１５０に供給するスプリッター回路１０ｃにおいて使用されている。
【００３９】
図７は、スプリッター回路１０ａ及びコマンドデコーダ１３１の主要部を示す回路図である。図７に示すように、コマンドデコーダ１３１は、コマンド信号ＣＭＤの各ビットの論理レベルの組み合わせに基づいて各種内部コマンドＩＣＭＤ（ＭＲＳ，ＰＲＥ，ＲＥＦ，ＡＣＴ，ＷＲＩＴＥ，ＺＱＣＬ／Ｓ，ＲＥＡＤ，ＤＥＳＥＬなど）のいずれかを活性化させる。コマンドデコーダ１３１は、コマンド信号ＣＭＤの各ビットをディファレンシャル形式で受信する回路形式のため、その前段にはコマンド信号ＣＭＤの各ビットをディファレンシャル形式に変換するためのスプリッター回路１０ａが必要となる。このような回路部分に図１に示したスプリッター回路１０を適用すれば、位相の一致したディファレンシャル信号がコマンドデコーダ１３１に供給されるため、コマンドデコーダ１３１の動作マージンが拡大する。
【００４０】
図８は、スプリッター回路１０ｂ及びデータ入出力回路１５０の主要部を示す回路図である。図８に示すように、データ入出力回路１５０は、リードデータＣＤ，ＣＥを内部クロック信号ＬＣＬＫに同期させるタイミング調整回路１５１と、タイミング調整回路１５１の出力信号ＤＱＯＰ，ＤＱＯＮに基づいてデータ入出力端子１１４を駆動する出力ドライバ１５２とを備えている。出力ドライバ１５２は、電源ＶＤＤとＶＳＳとの間に直列接続されたＰチャンネル型のＭＯＳトランジスタ１５２Ｐと、Ｎチャンネル型のＭＯＳトランジスタ１５２Ｎからなり、それぞれのゲート電極に信号ＤＱＯＰ，ＤＱＯＮが供給される。
【００４１】
タイミング調整回路１５１は、内部クロック信号ＬＣＬＫをディファレンシャル形式で受信し、これに基づいて信号ＤＱＯＰ，ＤＱＯＮの立ち上がりエッジ及び立ち下がりエッジを調整する回路であることから、内部クロック信号ＬＣＬＫをディファレンシャル形式に変換するためのスプリッター回路１０ｂが必要となる。このような回路部分に図１に示したスプリッター回路１０を適用すれば、位相の一致したディファレンシャル形式の内部クロック信号ＬＣＬＫがタイミング調整回路１５１に供給されるため、出力ドライバ１５２から出力されるリードデータの信号品質が向上する。
【００４２】
また、内部クロック信号ＬＣＬＫによって位相制御された内部オンダイターミネーション信号ＩＯＤＴは、スプリッター回路１０ｃによってディファレンシャル形式の信号に変換され、データ入出力回路１５０に供給される。内部オンダイターミネーション信号ＩＯＤＴは、データ入出力回路１５０（チップの外部から見ればデータ入出力端子１１４）を終端抵抗器として機能させるための信号であり、リードデータの出力動作と同様、出力ドライバ１５２の動作タイミングを正確に制御する必要がある。このような回路部分に図１に示したスプリッター回路１０を適用すれば、タイミングにズレのないディファレンシャル形式の内部オンダイターミネーション信号ＩＯＤＴがデータ入出力回路１５０に供給されるため、正確なＯＤＴ動作を行うことが可能となる。
【００４３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４４】
例えば、スプリッター回路を構成する２つの信号パスを全てインバータによって構成することは本発明において必須ではなく、一部のインバータを他の論理回路（ＮＡＮＤゲート回路やＮＯＲゲート回路など）に置き換えても構わない。
【符号の説明】
【００４５】
Ｎ１１，Ｎ１２−１，Ｎ１２−２，Ｎ１３，Ｎ２１，Ｎ２２ Ｎチャンネル型ＭＯＳトランジスタ
Ｐ１１，Ｐ１２−１，Ｐ１２−２，Ｐ１３，Ｐ２１，Ｐ２２ Ｐチャンネル型ＭＯＳトランジスタ
ＰＡＳＳ１，ＰＡＳＳ２ 信号パス
１１〜１３，２１，２２ インバータ
１０，１０ａ，１０ｂ，１０ｃ スプリッター回路
１００ 半導体装置
１０１ メモリセルアレイ
１０２ アクセス制御回路
１１１ａ，１１１ｂ クロック端子
１１２ａ〜１１２ｅ コマンド端子
１１３ アドレス端子
１１４ データ入出力端子
１２１ クロック入力回路
１２２ ＤＬＬ回路
１３１ コマンドデコーダ
１４１ アドレス入力回路
１４２ アドレスラッチ回路
１５０ データ入出力回路
１５１ タイミング調整回路
１５２ 出力ドライバ
１６０ ＯＤＴ制御回路
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、入力信号に基づいて相補の出力信号を生成する半導体装置に関する。
【背景技術】
【０００２】
半導体装置の内部を伝送する信号には、シングルエンド形式の信号とディファレンシャル形式の信号が存在する。シングルエンド形式の信号は１本の信号配線を用いて１ビットを表現するタイプの信号であり、クロック信号やアドレス信号、コマンド信号など、コントロール系の信号に対して用いられることが多い。これに対し、ディファレンシャル形式の信号は２本（一対）の信号配線を用いて１ビットを表現するタイプの信号であり、センスアンプの出力など、データ系の信号に対して用いられることが多い。
【０００３】
しかしながら、コントロール系の信号においても、特に高速動作が求められる回路部分においては、ディファレンシャル形式の信号が用いられることがある。例えば、高速なＤＲＡＭ（Dynamic Random Access Memory）においては、位相制御された内部クロック信号を生成するＤＬＬ（Delay Locked Loop）回路が用いられ、内部クロック信号に同期してリードデータの出力が行われる。ここで、ＤＬＬ回路によって生成される内部クロック信号はシングルエンド形式の信号であるが、内部クロック信号は出力ドライバの近傍でディファレンシャル形式の信号に変換され、ディファレンシャル形式の内部クロック信号に同期してリードデータの出力が行われる。このような信号の変換には、いわゆるスプリッターと呼ばれる回路が用いられる。
【０００４】
スプリッター回路は、入力信号を２つの信号パスに分配し、一方の信号パスから同相信号、他方の信号パスから逆相信号を出力する回路である。これら信号パスはいずれも縦続接続された複数のインバータからなり、同相信号を出力する信号パスは偶数段のインバータ、逆相信号を出力する信号パスは奇数段のインバータによって構成される。スプリッター回路の例としては、特許文献１の図３に示すストローブ出力バッファ５１が挙げられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１１２５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、スプリッター回路を構成する２つの信号パスは、互いにインバータの段数が異なることから、生成される同相信号と逆相信号の位相が正確に一致しないという問題があった。この問題を解決する方法としては、各信号パスに調整用の容量や抵抗を付加するという方法が考えられるが、同相信号と逆相信号の位相が一致するよう容量値や抵抗値を設計しても、実際に製造すると位相が正しく一致しないことが多い。このため、容量値や抵抗値を何度も変更するといった試行錯誤が必要となり、そのたびにマスク変更を行わなければならないことから、設計コストが高くなるという問題があった。
【０００７】
しかも、設計通りに位相を一致させることができたとしても、製造プロセスのばらつきによって位相にズレが生じるばかりでなく、製造後においても、温度変化や電源電圧変動などによっても位相にズレが生じることがあった。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置は、入力信号を受けて反転信号を出力する第１のインバータと、前記反転信号を受けて第１の出力信号を出力する第２のインバータと、前記反転信号を電源とし、前記入力信号を受けて第２の出力信号を出力する第３のインバータと、を備えることを特徴とする。
【０００９】
本発明の他の側面による半導体装置は、入力信号を受けて相補の第１及び第２の出力信号を生成する半導体装置であって、前記入力信号から前記第１の出力信号を生成する第１の信号パスと、前記入力信号から前記第２の出力信号を生成する第２の信号パスと、を備え、前記第１の信号パスに含まれる論理回路の段数は、前記第２の信号パスに含まれる論理回路の段数よりも１段多く、前記第２の信号パスに含まれる所定の論理回路は、前記第１の信号パスに含まれる所定の論理回路の出力を電源として動作することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、一方の信号パス上の信号を他方の信号パスに含まれる回路の電源として用いていることから、調整用の容量や抵抗を付加することなく、一対の出力信号の位相を正確に一致させることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態によるスプリッター回路１０の回路図である。
【図２】スプリッター回路１０のより具体的な回路図である。
【図３】スプリッター回路１０の動作を説明するための波形図である。
【図４】スプリッター回路１０の動作を説明するための模式図である。
【図５】スプリッター回路１０の動作を説明するための別の模式図である。
【図６】スプリッター回路１０を用いた半導体装置の一例を示すブロック図である。
【図７】スプリッター回路１０ａ及びコマンドデコーダ１３１の主要部を示す回路図である。
【図８】スプリッター回路１０ｂ及びデータ入出力回路１５０の主要部を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態によるスプリッター回路１０の回路図である。
【００１４】
図１に示すように、本実施形態によるスプリッター回路１０は、入力信号ＩＮＴを受けて相補の出力信号ＯＵＴＢ，ＯＵＴＴを生成する回路であり、入力信号ＩＮＴから出力信号ＯＵＴＢを生成する信号パスＰＡＳＳ１と、入力信号ＩＮＴから出力信号ＯＵＴＴを生成する信号パスＰＡＳＳ２を備えている。信号パスＰＡＳＳ１は、入力信号ＩＮＴに対して逆相の出力信号ＯＵＴＢを生成するパスであり、３つのインバータ１１，１２，１３が縦続接続された構成を有している。一方、信号パスＰＡＳＳ２は、入力信号ＩＮＴに対して同相の出力信号ＯＵＴＴを生成するパスであり、２つのインバータ２１，２２が縦続接続された構成を有している。このように、信号パスＰＡＳＳ１に含まれる論理回路の段数は、信号パスＰＡＳＳ２に含まれる論理回路の段数よりも１段多い。
【００１５】
スプリッター回路１０を構成するインバータのうち、インバータ１１〜１３，２２については、電源ＶＤＤと電源ＶＳＳとの間の電圧を動作電源としている。これに対し、インバータ２１については、インバータ１１の出力である反転信号ＩＮＢを動作電源としている。かかる構成により、信号パスＰＡＳＳ１とパスＰＡＳＳ２の論理段数が相違しているにもかかわらず、インバータ１２の出力である内部信号ＩＮＴＴとインバータ２１の出力である内部信号ＩＮＢＢの位相が一致することになる。以下、本実施形態によるスプリッター回路１０の回路構成及びその動作についてより詳細に説明する。
【００１６】
図２は、スプリッター回路１０のより具体的な回路図である。
【００１７】
図２に示すように、各インバータはいずれもＰチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタの直列回路によって構成されている。以下、個々のインバータについて具体的に説明する。
【００１８】
まず、インバータ１１はトランジスタＰ１１，Ｎ１１の直列回路からなる。トランジスタＰ１１，Ｎ１１のソースはそれぞれ電源ＶＤＤ及びＶＳＳに接続され、各ゲート電極には入力信号ＩＮＴが共通に供給される。トランジスタＰ１１，Ｎ１１の共通ドレインからは反転信号ＩＮＢが出力される。
【００１９】
インバータ１２は、トランジスタＰ１２−１，Ｎ１２−１の直列回路を含み、各ゲート電極には反転信号ＩＮＢが共通に供給される。トランジスタＰ１２−１，Ｎ１２−１の共通ドレインからは内部信号ＩＮＴＴが出力される。また、トランジスタＰ１２−１のソースと電源ＶＤＤとの間には、トランジスタＰ１２−２が接続されている。トランジスタＰ１２−２のゲート電極には電源ＶＳＳが供給されており、このためトランジスタＰ１２−２はオン状態に固定される。さらに、トランジスタＮ１２−１のソースと電源ＶＳＳとの間には、トランジスタＮ１２−２が接続されている。トランジスタＮ１２−２のゲート電極には電源ＶＤＤが供給されており、このためトランジスタＮ１２−２はオン状態に固定される。
【００２０】
インバータ１３はトランジスタＰ１３，Ｎ１３の直列回路からなる。トランジスタＰ１３，Ｎ１３のソースはそれぞれ電源ＶＤＤ及びＶＳＳに接続され、各ゲート電極には内部信号ＩＮＴＴが共通に供給される。トランジスタＰ１３，Ｎ１３の共通ドレインからは出力信号ＯＵＴＢが出力される。インバータ１３はファンアウトを確保するための回路であり、本発明においてこれを設けることは必須でない。
【００２１】
インバータ２１はトランジスタＰ２１，Ｎ２１の直列回路からなる。トランジスタＰ２１，Ｎ２１のソースはいずれもインバータ１１の出力端（共通ドレイン）に接続され、各ゲート電極には入力信号ＩＮＴが共通に供給される。トランジスタＰ２１，Ｎ２１の共通ドレインからは内部信号ＩＮＢＢが出力される。
【００２２】
インバータ２２はトランジスタＰ２２，Ｎ２２の直列回路からなる。トランジスタＰ２２，Ｎ２２のソースはそれぞれ電源ＶＤＤ及びＶＳＳに接続され、各ゲート電極には内部信号ＩＮＢＢが共通に供給される。トランジスタＰ２２，Ｎ２２の共通ドレインからは出力信号ＯＵＴＴが出力される。インバータ２２はファンアウトを確保するための回路であり、本発明においてこれを設けることは必須でない。
【００２３】
本実施形態においては、Ｎチャンネル型ＭＯＳトランジスタＮ１１，Ｎ１２−１，Ｎ１２−２，Ｎ２１のチャネル幅が互いに等しく設計されている。このため、Ｎチャンネル型ＭＯＳトランジスタＮ１１，Ｎ１２−１，Ｎ１２−２，Ｎ２１のオン抵抗は互いに等しい。同様に、Ｐチャンネル型ＭＯＳトランジスタＰ１１，Ｐ１２−１，Ｐ１２−２，Ｐ２１のチャネル幅が互いに等しく設計されている。このため、Ｐチャンネル型ＭＯＳトランジスタＰ１１，Ｐ１２−１，Ｐ１２−２，Ｐ２１のオン抵抗も互いに等しい。そして、同じインバータを構成するＮチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタのオン抵抗は等しく設計されることから、これらトランジスタＮ１１，Ｎ１２−１，Ｎ１２−２，Ｎ２１，Ｐ１１，Ｐ１２−１，Ｐ１２−２，Ｐ２１のオン抵抗は互いに等しいことになる。
【００２４】
図３は、本実施形態によるスプリッター回路１０の動作を説明するための波形図である。
【００２５】
図３に示すように、時刻ｔ１０にて入力信号ＩＮＴがローレベルからハイレベルに変化すると、これを受けるインバータ１１，２１はその出力である反転信号ＩＮＢ及び内部信号ＩＮＢＢを反転させようとする。しかしながら、インバータ２１はインバータ１１の出力である反転信号ＩＮＢを電源としていることから、反転信号ＩＮＢがハイレベルからローレベルに変化するまで、内部信号ＩＮＢＢを反転させる（つまりハイレベルに変化させる）ことができない。このため、時刻ｔ１１にて反転信号ＩＮＢがハイレベルからローレベルに変化した後、時刻ｔ１２にて内部信号ＩＮＢＢがハイレベルからローレベルに変化することになる。
【００２６】
時刻ｔ１２は、反転信号ＩＮＢがハイレベルからローレベルに変化した後、これを受ける次段の論理回路が反転するタイミングに相当することから、インバータ１２の出力である内部信号ＩＮＴＴも時刻ｔ１２にて変化する。つまり、インバータ１２とインバータ１２は、時刻ｔ１２にて同時に変化することになる。その結果、インバータ１３の出力である出力信号ＯＵＴＢと、インバータ２２の出力である出力信号ＯＵＴＴも時刻ｔ１３にて同時に変化する。
【００２７】
入力信号ＩＮＴがハイレベルからローレベルに変化する場合の動作も同様であり、最終的に出力信号ＯＵＴＢ，ＯＵＴＴは同時に変化することになる。
【００２８】
ここで、インバータ１２の出力である内部信号ＩＮＴＴとインバータ２１の出力である内部信号ＩＮＢＢが同時に変化する原理についてより詳細に説明する。
【００２９】
まず、入力信号ＩＮＴがローレベルからハイレベルに変化する場合について考える。この場合、インバータ１１に含まれるトランジスタＮ１１がオンすることから、反転信号ＩＮＢがハイレベルからローレベルに変化する。この変化が次段の論理回路にもたらす影響を考えると、図４に示すように、インバータ１２に関してはトランジスタＰ１２−１がオンすることから、その出力端である共通ドレインは、トランジスタＰ１２−２，Ｐ１２−１を介して電源ＶＤＤに接続される。一方、インバータ２１に関してはトランジスタＮ２１がオンすることから、その出力端である共通ドレインは、トランジスタＮ１１，Ｎ２１を介して電源ＶＳＳに接続される。したがって、トランジスタＰ１２−２，Ｐ１２−１の直列抵抗と、トランジスタＮ１１，Ｎ２１の直列抵抗が等しくなるよう設計すれば、内部信号ＩＮＴＴの変化と、内部信号ＩＮＢＢの変化は必ず同時となる。
【００３０】
入力信号ＩＮＴがハイレベルからローレベルに変化する場合についても同様であり、この場合、インバータ１１に含まれるトランジスタＰ１１がオンすることから、反転信号ＩＮＢがローレベルからハイレベルに変化する。この変化が次段の論理回路にもたらす影響を考えると、図５に示すように、インバータ１２に関してはトランジスタＮ１２−１がオンすることから、その出力端である共通ドレインは、トランジスタＮ１２−２，Ｎ１２−１を介して電源ＶＳＳに接続される。一方、インバータ２１に関してはトランジスタＰ２１がオンすることから、その出力端である共通ドレインは、トランジスタＰ１１，Ｐ２１を介して電源ＶＤＤに接続される。したがって、トランジスタＮ１２−２，Ｎ１２−１の直列抵抗と、トランジスタＰ１１，Ｐ２１の直列抵抗が等しくなるよう設計すれば、内部信号ＩＮＴＴの変化と、内部信号ＩＮＢＢの変化は必ず同時となる。
【００３１】
このように、本実施形態によるスプリッター回路１０は、信号パスＰＡＳＳ１上の信号を他方の信号パスＰＡＳＳ２に含まれるインバータ２１の電源として用いていることから、調整用の容量や抵抗を付加することなく、一対の出力信号ＯＵＴＢ，ＯＵＴＴの位相を正確に一致させることが可能となる。このため、容量値や抵抗値を変更するための度重なるマスク変更が不要となり、設計コストを低減することが可能となる。
【００３２】
図６は、上述したスプリッター回路１０を用いた半導体装置の一例を示すブロック図である。
【００３３】
本実施形態による半導体装置１００はシンクロナス型のＤＲＡＭ（Dynamic Random Access Memory）であり、外部端子として、クロック端子１１１ａ，１１１ｂ、コマンド端子１１２ａ〜１１２ｅ、アドレス端子１１３及びデータ入出力端子１１４を備えている。その他、データストローブ端子や電源端子なども備えられているが、これらについては図示を省略してある。
【００３４】
クロック端子１１１ａ，１１１ｂは、それぞれ外部クロックＣＫ，／ＣＫが供給される端子であり、供給された外部クロックＣＫ，／ＣＫはクロック入力回路１２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロックＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路１２１は外部クロックＣＫ，／ＣＫに基づいて内部クロックＰｒｅＣＬＫを生成し、これをＤＬＬ回路１２２に供給する。ＤＬＬ回路１２２は、内部クロックＰｒｅＣＬＫに基づいて位相制御された内部クロック信号ＬＣＬＫを生成し、これをスプリッター回路１０ｂやＯＤＴ制御回路１６０などに供給するクロック生成回路としての役割を果たす。
【００３５】
コマンド端子１１２ａ〜１１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、スプリッター回路１０ａを介してコマンドデコーダ１３１に供給される。コマンドデコーダ１３１は、コマンド信号の保持、デコード及びカウントなどを行うことによって、内部オンダイターミネーション信号ＩＯＤＴを含む各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、アクセス制御回路１０２に供給される。このうち、内部オンダイターミネーション信号ＩＯＤＴは、ＯＤＴ制御回路１６０を介してスプリッター回路１０ｃに供給される。内部オンダイターミネーション信号ＩＯＤＴとは、データ入出力回路１５０を終端抵抗器として機能させるための信号である。また、ＯＤＴ制御回路１６０は、内部オンダイターミネーション信号ＩＯＤＴの位相を内部クロック信号ＬＣＬＫに同期させるための回路である。
【００３６】
アドレス端子１１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路１４１に供給される。アドレス入力回路１４１の出力は、アドレスラッチ回路１４２に供給され、ラッチされたアドレス信号ＡＤＤはアクセス制御回路１０２に供給される。
【００３７】
アクセス制御回路１０２は、内部コマンドＩＣＭＤ及びアドレス信号ＡＤＤに基づいて、メモリセルアレイ１０１に含まれるいずれかのメモリセルＭＣへのアクセス動作を制御する回路である。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬの交点に配置されており、ワード線ＷＬとビット線ＢＬの選択はアドレス信号ＡＤＤに基づいて行われる。例えば、内部コマンドＩＣＭＤがリード動作を示している場合には、アドレス信号ＡＤＤによって所定のメモリセルが選択され、当該メモリセルから読み出されたリードデータがデータ入出力回路１５０及びデータ入出力端子１１４を介して外部に出力される。また、内部コマンドＩＣＭＤがライト動作を示している場合には、データ入出力端子１１４を介してデータ入出力回路１５０に入力されたライトデータは、アドレス信号ＡＤＤにより指定されるメモリセルに書き込まれる。
【００３８】
本発明によるスプリッター回路は、このような半導体装置１００のいくつかの箇所に使用されている。本例では、コマンド信号ＣＭＤの各ビットをコマンドデコーダ１３１に供給するスプリッター回路１０ａ、内部クロック信号ＬＣＬＫをデータ入出力回路１５０に供給するスプリッター回路１０ｂ、内部オンダイターミネーション信号ＩＯＤＴをデータ入出力回路１５０に供給するスプリッター回路１０ｃにおいて使用されている。
【００３９】
図７は、スプリッター回路１０ａ及びコマンドデコーダ１３１の主要部を示す回路図である。図７に示すように、コマンドデコーダ１３１は、コマンド信号ＣＭＤの各ビットの論理レベルの組み合わせに基づいて各種内部コマンドＩＣＭＤ（ＭＲＳ，ＰＲＥ，ＲＥＦ，ＡＣＴ，ＷＲＩＴＥ，ＺＱＣＬ／Ｓ，ＲＥＡＤ，ＤＥＳＥＬなど）のいずれかを活性化させる。コマンドデコーダ１３１は、コマンド信号ＣＭＤの各ビットをディファレンシャル形式で受信する回路形式のため、その前段にはコマンド信号ＣＭＤの各ビットをディファレンシャル形式に変換するためのスプリッター回路１０ａが必要となる。このような回路部分に図１に示したスプリッター回路１０を適用すれば、位相の一致したディファレンシャル信号がコマンドデコーダ１３１に供給されるため、コマンドデコーダ１３１の動作マージンが拡大する。
【００４０】
図８は、スプリッター回路１０ｂ及びデータ入出力回路１５０の主要部を示す回路図である。図８に示すように、データ入出力回路１５０は、リードデータＣＤ，ＣＥを内部クロック信号ＬＣＬＫに同期させるタイミング調整回路１５１と、タイミング調整回路１５１の出力信号ＤＱＯＰ，ＤＱＯＮに基づいてデータ入出力端子１１４を駆動する出力ドライバ１５２とを備えている。出力ドライバ１５２は、電源ＶＤＤとＶＳＳとの間に直列接続されたＰチャンネル型のＭＯＳトランジスタ１５２Ｐと、Ｎチャンネル型のＭＯＳトランジスタ１５２Ｎからなり、それぞれのゲート電極に信号ＤＱＯＰ，ＤＱＯＮが供給される。
【００４１】
タイミング調整回路１５１は、内部クロック信号ＬＣＬＫをディファレンシャル形式で受信し、これに基づいて信号ＤＱＯＰ，ＤＱＯＮの立ち上がりエッジ及び立ち下がりエッジを調整する回路であることから、内部クロック信号ＬＣＬＫをディファレンシャル形式に変換するためのスプリッター回路１０ｂが必要となる。このような回路部分に図１に示したスプリッター回路１０を適用すれば、位相の一致したディファレンシャル形式の内部クロック信号ＬＣＬＫがタイミング調整回路１５１に供給されるため、出力ドライバ１５２から出力されるリードデータの信号品質が向上する。
【００４２】
また、内部クロック信号ＬＣＬＫによって位相制御された内部オンダイターミネーション信号ＩＯＤＴは、スプリッター回路１０ｃによってディファレンシャル形式の信号に変換され、データ入出力回路１５０に供給される。内部オンダイターミネーション信号ＩＯＤＴは、データ入出力回路１５０（チップの外部から見ればデータ入出力端子１１４）を終端抵抗器として機能させるための信号であり、リードデータの出力動作と同様、出力ドライバ１５２の動作タイミングを正確に制御する必要がある。このような回路部分に図１に示したスプリッター回路１０を適用すれば、タイミングにズレのないディファレンシャル形式の内部オンダイターミネーション信号ＩＯＤＴがデータ入出力回路１５０に供給されるため、正確なＯＤＴ動作を行うことが可能となる。
【００４３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４４】
例えば、スプリッター回路を構成する２つの信号パスを全てインバータによって構成することは本発明において必須ではなく、一部のインバータを他の論理回路（ＮＡＮＤゲート回路やＮＯＲゲート回路など）に置き換えても構わない。
【符号の説明】
【００４５】
Ｎ１１，Ｎ１２−１，Ｎ１２−２，Ｎ１３，Ｎ２１，Ｎ２２ Ｎチャンネル型ＭＯＳトランジスタ
Ｐ１１，Ｐ１２−１，Ｐ１２−２，Ｐ１３，Ｐ２１，Ｐ２２ Ｐチャンネル型ＭＯＳトランジスタ
ＰＡＳＳ１，ＰＡＳＳ２ 信号パス
１１〜１３，２１，２２ インバータ
１０，１０ａ，１０ｂ，１０ｃ スプリッター回路
１００ 半導体装置
１０１ メモリセルアレイ
１０２ アクセス制御回路
１１１ａ，１１１ｂ クロック端子
１１２ａ〜１１２ｅ コマンド端子
１１３ アドレス端子
１１４ データ入出力端子
１２１ クロック入力回路
１２２ ＤＬＬ回路
１３１ コマンドデコーダ
１４１ アドレス入力回路
１４２ アドレスラッチ回路
１５０ データ入出力回路
１５１ タイミング調整回路
１５２ 出力ドライバ
１６０ ＯＤＴ制御回路
【特許請求の範囲】
【請求項１】
入力信号を受けて反転信号を出力する第１のインバータと、
前記反転信号を受けて第１の出力信号を出力する第２のインバータと、
前記反転信号を電源とし、前記入力信号を受けて第２の出力信号を出力する第３のインバータと、を備えることを特徴とする半導体装置。
【請求項２】
前記第１のインバータは、第１及び第２の電源間に直列接続され、制御電極に前記入力信号が共通に入力される第１の第１及び第２導電型トランジスタを含み、
前記第２のインバータは、制御電極に前記反転信号が共通に入力される直列接続された第２の第１及び第２導電型トランジスタと、前記第１の電源と前記第２の第１導電型トランジスタとの間に接続された第３の第１導電型トランジスタと、前記第２の電源と前記第２の第２導電型トランジスタとの間に接続された第３の第２導電型トランジスタとを含み、
前記第３のインバータは、電源端がいずれも前記第２のインバータの出力端に接続され、制御電極に前記入力信号が共通に入力される第４の第１及び第２導電型トランジスタを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の第１及び第２導電型トランジスタは、いずれもオン状態に固定されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１及び第４の第１導電型トランジスタの直列抵抗は、前記第２及び第３の第１導電型トランジスタの直列抵抗と等しく、
前記第１及び第４の第２導電型トランジスタの直列抵抗は、前記第２及び第３の第２導電型トランジスタの直列抵抗と等しいことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１乃至第４の第１導電型トランジスタはＰチャンネル型のＭＯＳトランジスタであり、
前記第１乃至第４の第２導電型トランジスタはＮチャンネル型のＭＯＳトランジスタであることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１乃至第４の第１導電型トランジスタのチャネル幅は互いに等しく、
前記第１乃至第４の第２導電型トランジスタのチャネル幅は互いに等しいことを特徴とする請求項５に記載の半導体装置。
【請求項７】
外部から供給されるコマンド信号をデコードするコマンドデコーダをさらに備え、
前記入力信号は前記コマンド信号の各ビットであり、前記第１及び第２の出力信号が前記コマンドデコーダに入力されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
位相制御された内部クロック信号を生成するクロック生成回路と、前記内部クロック信号に同期してデータを外部に出力する出力ドライバとをさらに備え、
前記入力信号は前記内部クロック信号であり、前記第１及び第２の出力信号が前記出力ドライバに入力されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項９】
位相制御された内部オンダイターミネーション信号を生成するＯＤＴ制御回路と、前記内部オンダイターミネーション信号に同期してデータ入出力端子を終端抵抗器として機能させるデータ入出力回路とをさらに備え、
前記入力信号は前記内部オンダイターミネーション信号であり、前記第１及び第２の出力信号が前記データ入出力回路に入力されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項１０】
入力信号を受けて相補の第１及び第２の出力信号を生成する半導体装置であって、
前記入力信号から前記第１の出力信号を生成する第１の信号パスと、
前記入力信号から前記第２の出力信号を生成する第２の信号パスと、を備え、
前記第１の信号パスに含まれる論理回路の段数は、前記第２の信号パスに含まれる論理回路の段数よりも１段多く、
前記第２の信号パスに含まれる所定の論理回路は、前記第１の信号パスに含まれる所定の論理回路の出力を電源として動作することを特徴とする半導体装置。
【請求項１】
入力信号を受けて反転信号を出力する第１のインバータと、
前記反転信号を受けて第１の出力信号を出力する第２のインバータと、
前記反転信号を電源とし、前記入力信号を受けて第２の出力信号を出力する第３のインバータと、を備えることを特徴とする半導体装置。
【請求項２】
前記第１のインバータは、第１及び第２の電源間に直列接続され、制御電極に前記入力信号が共通に入力される第１の第１及び第２導電型トランジスタを含み、
前記第２のインバータは、制御電極に前記反転信号が共通に入力される直列接続された第２の第１及び第２導電型トランジスタと、前記第１の電源と前記第２の第１導電型トランジスタとの間に接続された第３の第１導電型トランジスタと、前記第２の電源と前記第２の第２導電型トランジスタとの間に接続された第３の第２導電型トランジスタとを含み、
前記第３のインバータは、電源端がいずれも前記第２のインバータの出力端に接続され、制御電極に前記入力信号が共通に入力される第４の第１及び第２導電型トランジスタを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の第１及び第２導電型トランジスタは、いずれもオン状態に固定されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１及び第４の第１導電型トランジスタの直列抵抗は、前記第２及び第３の第１導電型トランジスタの直列抵抗と等しく、
前記第１及び第４の第２導電型トランジスタの直列抵抗は、前記第２及び第３の第２導電型トランジスタの直列抵抗と等しいことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１乃至第４の第１導電型トランジスタはＰチャンネル型のＭＯＳトランジスタであり、
前記第１乃至第４の第２導電型トランジスタはＮチャンネル型のＭＯＳトランジスタであることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１乃至第４の第１導電型トランジスタのチャネル幅は互いに等しく、
前記第１乃至第４の第２導電型トランジスタのチャネル幅は互いに等しいことを特徴とする請求項５に記載の半導体装置。
【請求項７】
外部から供給されるコマンド信号をデコードするコマンドデコーダをさらに備え、
前記入力信号は前記コマンド信号の各ビットであり、前記第１及び第２の出力信号が前記コマンドデコーダに入力されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
位相制御された内部クロック信号を生成するクロック生成回路と、前記内部クロック信号に同期してデータを外部に出力する出力ドライバとをさらに備え、
前記入力信号は前記内部クロック信号であり、前記第１及び第２の出力信号が前記出力ドライバに入力されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項９】
位相制御された内部オンダイターミネーション信号を生成するＯＤＴ制御回路と、前記内部オンダイターミネーション信号に同期してデータ入出力端子を終端抵抗器として機能させるデータ入出力回路とをさらに備え、
前記入力信号は前記内部オンダイターミネーション信号であり、前記第１及び第２の出力信号が前記データ入出力回路に入力されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項１０】
入力信号を受けて相補の第１及び第２の出力信号を生成する半導体装置であって、
前記入力信号から前記第１の出力信号を生成する第１の信号パスと、
前記入力信号から前記第２の出力信号を生成する第２の信号パスと、を備え、
前記第１の信号パスに含まれる論理回路の段数は、前記第２の信号パスに含まれる論理回路の段数よりも１段多く、
前記第２の信号パスに含まれる所定の論理回路は、前記第１の信号パスに含まれる所定の論理回路の出力を電源として動作することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−２３４１５７（Ｐ２０１１−２３４１５７Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１０−１０３０３６（Ｐ２０１０−１０３０３６）
【出願日】平成２２年４月２８日（２０１０．４．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２２年４月２８日（２０１０．４．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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