【課題】リーク電流を少なくできる可変容量回路及びこれを備える発振回路を提供する。
【解決手段】オフ時のＮＭＯＳトランジスタ１２において、ソース電圧がＰＭＯＳトランジスタ１１によって電源電圧ＶＤＤになるので、基板バイアス効果によってＮＭＯＳトランジスタ１２の閾値電圧が高くなる。よって、オフ時のＮＭＯＳトランジスタ１２のリーク電流が流れにくくなり、可変容量回路３０のリーク電流が少なくなる。ＮＭＯＳトランジスタ２２も同様である。 （もっと読む）

【課題】出力バッファの出力信号の振幅を確保することを可能としつつ、低消費電力化を図る。
【解決手段】Ｐチャンネル電界効果トランジスタＭ１とＮチャンネル電界効果トランジスタＭ２との間にクランプトランジスタＭ３を直列に挿入し、Ｐチャンネル電界効果トランジスタＭ１のソースに供給される高電位とＮチャンネル電界効果トランジスタＭ２のソースに供給される低電位との間の中間レベルをクランプトランジスタＭ３のゲートに入力することで、Ｎチャンネル電界効果トランジスタＭ２のドレイン電位をクランプする。 （もっと読む）

【課題】フローティングかどうかの識別信号が不要な入出力端子制御回路を提供する。
【解決手段】フローティング検出回路５１は、半導体チップの内部回路に対し外部信号を入出力する入出力端子Ｔに接続され、当該入出力端子Ｔの電気的なフローティング状態を検出する。電位固定スイッチＳＷは、フローティング検出回路５１の検出結果に基づいて、当該入出力端子Ｔをハイレベルまたはローレベルの電源電圧で電位固定する。 （もっと読む）

【課題】レベルシフト回路を構成する素子数の削減を図る。
【解決手段】レベルシフト回路１において、第２の電源ＶＣＣ、第３のトランジスタＰＭ３、及び第１の出力端子ＯＵＴＢと直列に接続する第１のスイッチＰＭ１と、第２の電源ＶＣＣ、第４のトランジスタＰＭ２、及び第２の出力端子ＯＵＴと直列に接続し、第１のスイッチＰＭ１と同一の通電状態となる第２のスイッチＰＭ２と、第１の出力端子ＯＵＴＢ及び第２の出力端子ＯＵＴの間に接続され、第１のスイッチＰＭ１及び第２のスイッチＰＭ２に対して排他的な通電状態となる第３のスイッチＮＭ１０とを備える。 （もっと読む）

【課題】出力バッファのインピーダンスを調整するためのキャリブレーション動作を高精度に行う。
【解決手段】キャリブレーション端子ＺＱに接続されたレプリカバッファ１１０と、端子ＺＱの電位と基準電位Ｖｒｅｆとの比較結果に応じてレプリカバッファ１１０のインピーダンスを変化させるインピーダンス調整回路１８０と、レプリカバッファ１２０とレプリカバッファ１３０の接続ノードＡの電位と端子ＺＱの電位との比較結果に応じてレプリカバッファ１３０のインピーダンスを変化させるインピーダンス調整回路１９０とを備える。本発明によれば、レプリカバッファ１１０，１３０のいずれに対してもＺＱ端子の電位を基準としてインピーダンス調整が行われることから、一方のレプリカバッファの調整誤差が他方のレプリカバッファの調整誤差に重畳することがない。 （もっと読む）

【課題】低消費電力動作を実現しつつ信号処理に向けた論理判定時間を格段に削減することができる。
【解決手段】入力電圧と参照電圧とを比較して論理判定結果の出力電圧を発生して差動増幅器を含むコンパレータ回路において、微小電流であるバイアス電流を発生して差動増幅器に供給する電流源と、差動増幅器からの差動電圧を反転して反転信号を出力する第１のインバータ回路と、電流源のバイアス電流を検出し、第１のインバータ回路の貫通電流を検出し、検出したバイアス電流及び検出した貫通電流に基づいて、差動増幅器が論理判定を行わない期間はバイアス電流で差動増幅器を動作させる一方、差動増幅器が論理判定する期間はバイアス電流を増加させてなる適応バイアス電流を用いて差動増幅器を動作させるように適応バイアス電流制御を行うための適応バイアス電流を発生して差動増幅器に供給する適応バイアス電流生成回路とを備える。 （もっと読む）

【課題】消費電力を低減することができる半導体装置及びそれを用いた電子機器を提供す
ることを課題とする。
【解決手段】本発明の半導体装置は、高電位電源から第１の電位が供給され、低電位電源
から第２の電位が供給され、入力ノードに第１の信号が入力されると、出力ノードから第
２の信号を出力する。本発明の半導体装置は、第２の信号の電位差を、第１の電位と第２
の電位の電位差よりも小さくすることにより、配線の充電と放電に伴う消費電力を低減す
ることができる。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置、当該記憶装置を用いた信号処理回路の提供を目的の一つとする。
【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積及び放出を制御するスイッチング素子とを設ける。上記スイッチング素子には、酸化物半導体をチャネル形成領域に含むトランジスタを用いる。そして、上記記憶素子を、信号処理回路が有する、レジスタやキャッシュメモリなどの記憶装置に用いる。 （もっと読む）

【課題】 異なったＬＶＴＴＬ Ｉ／Ｏ規格に対して互換性を持つように集積回路の各Ｉ／Ｏを個別に再構成する回路を提供する。
【解決手段】 上述課題は１つのＩ／Ｏ電源電圧のみを用いて達成でき、この電圧は特定の用途に要求されるＩ／Ｏ電圧のうち最も高いものである。回路はＩ／Ｏセルの出力電圧を、適合されるべきＬＶＴＴＬ規格のＶＯＨよりも高く最高ＶＩＨよりも低くなるように調節することによって動作する。Ｉ／Ｏセルは、Ｉ／Ｏ電源電圧とパッドの間に接続されるプルアップトランジスタと、該パッドの電圧と対応の規格に応じた基準電圧とを差動増幅する差動増幅器と、差動増幅器の出力信号と出力制御信号とにプルアップトランジスタを選択的にオン状態とするロジックゲートを備える。各Ｉ／Ｏセルは別個に再構成可能であるため、任意のＩ／Ｏを任意のＬＶＴＴＬ仕様に適合させることができる。 （もっと読む）

【課題】第１及び第２入力信号の電圧レベルが変化する範囲に拘わらず、常時、適切なレベルで振幅する出力信号を出力することが可能なレベル変換回路を提供する。
【解決手段】Ｎ型トランジスタ２１、２２を入力差動対として有し、外部から入力される第１及び第２入力信号ＩＮ１、ＩＮ２をＮ型トランジスタ２１、２２のゲートに受ける第１差動増幅部２と、Ｐ型トランジスタ３１、３２を入力差動対として有し、第１及び第２入力信号ＩＮ１、ＩＮ２をＰ型トランジスタ３１、３２のゲートに受ける第２差動増幅部３と、第１及び第２入力信号ＩＮ１、ＩＮ２の電圧レベルを所定の基準電位ＶＲＥＦと比較し、各々の電圧レベルが基準電位ＶＲＥＦよりも高いか否かを判定する入力判定部４と、入力判定部４の判定結果に応じて第１及び第２差動増幅部２、３のいずれか一方の出力を選択する出力選択部５とを備えたレベル変換回路１。 （もっと読む）

【課題】動作電圧が互いに異なる半導体チップを接続して用いる場合、双方に、自身の動
作電圧と異なる電圧で動作する入出力バッファ回路を設ける必要があり、チップ面積が大
きくなってしまう。
【解決手段】本発明にかかる半導体装置は、第１電源電圧で動作する第１半導体チップと、前記第１電源電圧よりも低い第２電源電圧で動作し、当該第２電源電圧を前記第１半導体チップに供給する第２半導体チップとを有することを特徴とする。又は、かかる半導体装置の製造に用いるのに好適な半導体チップとして、本発明にかかる半導体チップは、互いに直列に接続され、互いに相補的にオンとオフが切り替わる第１および第２トランジスタを有し、第１外部端子へ信号を出力する出力回路と、前記第１および第２トランジスタと直列に接続され、第２外部端子にゲート電極が接続された第３トランジスタとを有することを特徴とする。 （もっと読む）

【課題】 ゲート酸化膜の信頼性を維持しながら、待機時のリーク電流を抑制でき、回路面積の増加を最小限にでき、欠陥を確実に検出することができる半導体集積回路を実現する。
【解決手段】 論理回路１０と電源電圧Ｖ_ddの供給端子との間にスイッチング回路２０を設ける。動作時に、スイッチング回路２０のトランジスタＭＰ０のゲートに０Ｖの電圧を印加し、チャネル領域に電源電圧Ｖ_ddと同じかまたは僅かに低いバイアス電圧Ｖ_Bを印加することで、トランジスタＭＰ０のしきい値電圧を低くし、その電流駆動能力を大きくする。待機時にトランジスタＭＰ０のゲートに電源電圧Ｖ_ddと同じ電圧を印加し、ソースに電源電圧より低い電圧を印可し、チャネル領域に電源電圧Ｖ_ddと同じかまたはそれより高いバルクバイアス電圧Ｖ_Bを印加し、トランジスタＭＰ０のドレイン電流を最少化することにより、論理回路１０の電流経路を遮断し、リーク電流の発生を抑制する。 （もっと読む）

【課題】より簡易な手法で、ＣＭＯＳ回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流特性を検出する。
【解決手段】検出回路２２を、リセットパルス入力端子ＥＸＴＲＳＴに論理ハイの信号が入力されているときには論理ハイの信号を出力すると共にリセットパルス入力端子ＥＸＴＲＳＴに論理ローの信号が入力されているときには入力されている論理信号をそのまま出力するｎ個の第１バッファ２４が直列接続されてなる第１バッファ回路２６と、リセットパルス入力端子ＥＸＴＲＳＴに論理ハイの信号が入力されているときには論理ローの信号を出力すると共にリセットパルス入力端子ＥＸＴＲＳＴに論理ローの信号が入力されているときには入力されている論理信号をそのまま出力するｎ個の第２バッファ２８が直列接続されてなる第２バッファ回路３０と、を、リング状に接続することにより構成した。 （もっと読む）

【課題】通信速度の高速化に加えて、消費電力の低減や、あるいは伝送波形品質の向上が図れる出力ドライバ回路を提供する。
【解決手段】例えば、正極および負極出力ノード（ＴＸＰ，ＴＸＮ）を電圧で駆動する電圧信号生成回路ブロックＶＳＧ＿ＢＫと、データ入力信号ＤＩＮ＿Ｐ，ＤＩＮ＿Ｎの遷移を受けてパルス信号を生成するパルス信号生成回路ＰＧＥＮ１，ＰＧＥＮ２と、当該パルス信号のパルス幅の期間でＴＸＰ，ＴＸＮを電流で駆動する電流信号生成回路ブロックＩＳＧ＿ＢＫｐ１，ＩＳＧ＿ＢＫｎ１を備える。電流信号生成回路ブロックは、ＴＸＰ，ＴＸＮの寄生容量（Ｃｐ１，Ｃｐ２）を高速に充電すると共に、パルス幅に応じたプリエンファシスを行う。ＶＳＧ＿ＢＫは、ＴＸＰ，ＴＸＮにおける定常状態の電圧レベルを定めると共に、ＴＸＰ，ＴＸＮをインピーダンスＺ０で終端する。 （もっと読む）

【課題】単電源駆動の構成において常に所望のバイアス条件が得られると共に、生産性の向上、コストの低減を図ることができるようにする。
【解決手段】Ｎ−ｃｈディプレッション型ＦＥＴ１を単一の正電源３で駆動する構成において、ＦＥＴ１のソースと接地との間に、ソース電圧を制御するための第１（ＮＰＮ）トランジスタＱ1 が接続され、この第１トランジスタＱ1 のベースには、このベースにＦＥＴ１のドレイン電流の大きさに応じた調整用電流を供給するための第２（ＰＮＰ）トランジスタＱ2 が接続される。また、ＦＥＴ１のドレインと正電源３との間に、ドレイン電流検出用の抵抗Ｒ_３が接続され、上記第１トランジスタＱ1 によりＦＥＴ１のソース電圧を制御することで、ＦＥＴ１のドレイン電流が常に一定となるように自動調整を行う。 （もっと読む）

【課題】第１の伝送路及び第２の伝送路間のＤｕｔｙ比の高精度化を実現できる終端抵抗調整回路、及び半導体集積回路を提供する。
【解決手段】本発明に係る終端抵抗調整回路７１は、差動入力信号の第１及び第２の伝送路２１、２２それぞれに挿入され、制御信号に応じて抵抗値が調整される終端抵抗郡１，２と、第１及び第２の伝送路２１、２２の内、少なくともいずれかの伝送路であって、終端抵抗郡１，２の後段に挿入され、終端抵抗郡１、２を介して接続する伝送路の電位の調整を行う可変抵抗郡３と、可変抵抗郡３の後段、若しくは、当該可変抵抗郡３が配設されていない場合には終端抵抗郡１，２の後段に挿入され、第１及び第２の伝送路２１、２２の電位差を比較する比較器４と、比較結果に基づいて可変抵抗郡３の抵抗値を制御することによって伝送路の電位を調整する伝送路電位調整部５と、を備える。 （もっと読む）

【課題】電源電圧の低電圧化に対応可能とし高速化を実現するレベルシフタ回路の提供。
【解決手段】第１の電源と基準電源に対応した振幅の入力信号に応答してオン・オフが制御される第１のトランジスタと、入力信号の相補信号に応答してオン・オフが制御される第２のトランジスタと、縦積み接続された第３、第４、第５、第６のトランジスタと、を備え、第１及び第２のトランジスタは第１導電型で、第３乃至第６のトランジスタは第２導電型で、第１、第３、第５のトランジスタは、基準電源と、第１の電源電圧と異なる電圧の第２の電源との間に接続され、第２、第４、第６のトランジスタは、基準電源と、第２の電源との間に接続され、第１のノードは、第４トランジスタの入力端子と第５のトランジスタの入力端子に共通に接続され、第２のノードは、第３トランジスタの入力端子と第６のトランジスタの入力端子に共通に接続する。 （もっと読む）

【課題】
内部回路の一部の回路が起動または停止したときに内部電源電圧の変動が緩和されるようにした集積回路を提供する。
【解決手段】
電源が供給される集積回路において，電源が供給され内部電源を内部に供給する電源配線と，内部電源を供給される第１及び第２の内部回路と，第２の内部回路を非動作状態から動作状態に制御するイネーブル信号を第２の内部回路に供給するイネーブル信号供給回路とを有し，イネーブル信号供給回路は，イネーブル信号が非動作状態から動作状態に変化したときに動作状態の期間を間欠的に発生する調整イネーブル信号を生成し第２の内部回路に供給する。 （もっと読む）

【課題】オフ歪みを低減した半導体スイッチを提供する。
【解決手段】負の第１の電位を生成する電圧生成回路と、外部から入力される端子切替信号に応じて前記第１の電位を変化させる電圧制御回路と、電源電圧または電源電圧よりも高い正の第２の電位と前記第１の電位とが供給され、前記端子切替信号を入力し前記端子切替信号に基づいて前記第１の電位及び前記第２の電位の少なくとも一方を出力する駆動回路と、ＳＯＩ基板に設けられ、前記駆動回路の出力により端子間の接続を切り替えるスイッチ部と、を備えたことを特徴とする半導体スイッチが提供される。 （もっと読む）

【課題】スリープ状態の論理回路ブロックにおける寄生容量を用いることにより、電源共振雑音などの電源ノイズを大幅に低減する。
【解決手段】電源ノイズ測定回路９によって電源電圧ＶＤＤをモニタし、電源電圧ＶＤＤが任意の基準電圧以上となると、制御信号ＣＯＮを出力し、スイッチコントローラ８は、仮想基準電位ＶＳＳＡに蓄積された電荷を放出し、その後、任意の期間が経過すると、仮想基準電位ＶＳＳＡに電荷を蓄積するようにスイッチ部６を制御することによって、基準電位ＶＳＳ、および電源電圧ＶＤＤの電位を下降／上昇させ、電源電圧ＶＤＤの電源共振雑音をキャンセルする。 （もっと読む）