【課題】 アナログフィルタを除去してもノイズを除去できるような構成にすることにより、広帯域変調が可能なＰＬＬ変調器を小型かつ低コストで提供する。
【解決手段】 ＰＬＬ変調器は、分周器４に分周比変調をかける第１の変調ルートと、ＶＣＯに直接変調をかける第２の変調ルートとの２点変調を行う。第２の変調ルートにおいて、Ｄ／Ａ変換器６の前段にループフィルタ２の逆周波数特性を有するプリエンファシスフィルタ７を設ける。これにより変調信号の帯域幅が制限されないようにする。さらに、Ｄ／Ａ変換器６からの変調信号Ｓ１０をＰＬＬ部１０におけるループフィルタ２の前段の加算器９へ印加する。これにより、Ｄ／Ａ変換器６で発生するノイズをループフィルタ２で抑圧した変調信号Ｓ３をＶＣＯ３へ供給する。この構成により、Ｄ／Ａ変換器６の後段のアナログフィルタを除去し、ディジタルのプリエンファシスフィルタを設置できる。
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【課題】 良好な位相ノイズを有しつつ回路面積を抑えた発振器（例えば、局部発振器）を提供する。
【解決手段】 制御電圧に応じてその発振周波数が下限値および上限値間で変化する電圧制御発振回路を複数有するとともにこの複数の電圧制御発振回路から任意の電圧制御発振回路を選択する選択手段を備えた発振器であって、２つ以上の上記電圧制御発振回路においては、上限値および下限値の差と、下限値および上限値の中間値との比率が互いに異なっている。 （もっと読む）

周波数比較器は、基準クロックおよび出力クロックの周波数を比較し、周波数比較信号を出力する。周波数可変回路は、直列接続された複数の反転回路を有する遅延回路と第１選択回路とから構成される。第１選択回路は、奇数番目の反転回路から出力される奇数出力信号のいずれかを周波数比較信号に応じて選択し、帰還信号として遅延回路の入力に帰還させる。位相比較器は、基準クロックおよび出力クロックの位相を比較し、位相比較信号を出力する。第２選択回路は、奇数出力信号のいずれかを位相比較信号に応じて選択し、出力クロックとして出力する。周波数可変回路は、帰還ループを構成する反転回路の接続段数を調整することで、出力クロックの周波数を変更する可変発振器として機能する。遅延回路は、出力クロックの周波数調整および位相調整の両方に共通して用いられる。このため、回路規模を低減できる。
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可変遅延線は、第１の信号を供給するように構成された第１のブレンダー遅延と、この第１の信号に相補的な第２の信号を供給するように構成された第２のブレンダー遅延と、偶数番号の粗遅延素子が選択された場合には上記第１の信号を遅延し、奇数番号の粗遅延素子が選択された場合には上記第２の信号を遅延するように構成された粗遅延とを有する。
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【課題】本発明は、小型かつ低雑音でありながら、そのロック／アンロックを検出して高精度のフィードバックループ制御を行うことが可能なＰＬＬ回路の提供を目的とする。
【解決手段】本発明に係るＰＬＬ回路１は、基準信号発生器１１と、分周器１２と、位相比較器１３と、チャージポンプ１４と、ループフィルタ１５と、ＶＣＯ１６と、ＰＬＬがロック状態であるか否かを検出するロック検出器１７と、を有して成るＰＬＬ回路であって、チャージポンプ１４は、入力される位相差信号に応じてその駆動電流が変動する構成とされており、ロック検出器１７は、チャージポンプ１４の駆動電流変動を検出してＰＬＬがロック状態であるか否かを検出する構成とされている。 （もっと読む）

【課題】小型で設計や調整が容易な発振周波数制御回路を提供すること。
【解決手段】入力されるアナログ制御電圧に応じた周波数の発振信号を生成する発振回路から出力される、発振信号の周波数を計数する周波数カウンタと、入力されるデジタル値に応じて前記アナログ制御電圧を生成する複数のＤ／Ａコンバータと、入力される制御信号に応じたデジタル値を生成するデジタル値生成回路と、周波数カウンタにより計数される周波数を基準の周波数と比較して、比較の結果に応じて前記デジタル値生成回路に入力する制御信号を生成する演算回路とを備える発振周波数制御回路を提供する。 （もっと読む）

【課題】比較演算に係る論理回路の回路規模を削減し、その結果、その回路面積を縮小し、遅延時間を短縮し、消費電力を低減することができる位相比較器を提供する。
【解決手段】位相比較器は、データとデータのハーフレートの位相が９０°ずつずれた４相の第１〜第４のクロックとの間の位相を比較するもので、データを４相の第１〜第４のクロックで各々サンプリングする第１〜第４のサンプリング回路と、第１および第２のサンプリング回路によって、その位相が隣接する２相の第１および第２のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第１のアップ信号を出力する第１の比較回路と、第４および第１のサンプリング回路によって、その位相が隣接する２相の第４および第１のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第１のダウン信号を出力する第２の比較回路とを備える。 （もっと読む）

図５に示すような、位相ロックループと可変周波数分割器（５６０）とを備えた、周波数を発振する装置が示されている。可変周波数分割器（５６０）は、第１の周波数の信号をある分割比で分割して第２の周波数(Ｆｏｕｔ）の信号を発生し、この周波数分割は、位相／周波数検出器（５１０）へ入力される参照周波数クロック入力（Ｆｒｅｆ）とフィードバック周波数の信号入力との比較に基づいて行われる。チャージポンプ（５２０）およびループフィルタ（５３０）が、第２の周波数の信号（３５５）を分割して正しいフィードバック周波数の実現を可能にする分割器（５５０）とともに示されている。ＶＣＯ（５４０）には、選択されるキャパシタを備える共振回路と、動作周波数を設定する制御電圧と、適当な利得のための能動回路(３２０)とが内在する。
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【課題】基準クロック信号/クロック信号間の位相を合致させるように位相制御の遅延ロックループ(DLL)回路で、回路規模縮小化、低消費電力化を図かった、電圧制御可変遅延線（VCDL）を使用するアナログDLL回路を提供
【解決手段】イニシャル信号入力により第1のクロック信号の初期位相設定を行う遅延ロックループ回路で、基準クロック信号位相と第1のクロック信号位相の比較結果に応じた信号を出力の位相比較器と、イニシャル信号入力時に位相比較器出力信号に応じた選択信号を発生の初期位相差検出器と、イニシャル信号入力時に初期位相差検出器からの選択信号で位相が異なる第2のクロック信号中の基準クロック信号に最近接位相の第2のクロックを選択し、第3のクロック信号として出力の初期位相差設定回路と、第3のクロック信号に位相比較器からの信号に応じた位相遅延を付加の第1のクロック信号を出力の電圧制御可変遅延線とを備える遅延ロックループ回路を提供。 （もっと読む）

【課題】 受信データレートの４分の１の周波数を有するクロックとして動作しかつ、四つの位相補間器を用いるクロックデータ復元回路を提供する。
【解決手段】 受信データレートの４分の１の周波数で０°、９０°、１８０°および２７０°の位相差を有する第１クロック乃至第４クロックを生成するクロック生成部３６０と、制御信号に基づいて前記第１クロック乃至第４クロックを位相補間して受信データレートの４分の１の周波数で受信データの位相を追従する０°、４５°、９０°および１３５°の位相差を有する第５クロック乃至第８クロックを生成する位相補間部３５０と、受信データと前記第５クロック乃至第８クロックとの位相差に対応する信号を出力する位相検出部３１０と、位相検出部の出力信号を受信して位相補間部を制御するための制御信号を生成する位相補間部制御回路３２０とを含む。 （もっと読む）

容量性チャージ・ポンプ（１１１）は、例えばフェーズ・ロックド・ループ（ＰＬＬ）（１０５）のようなデバイスに用いることが可能である。チャージ・ポンプは少なくとも一つのキャパシタ（２１１，２１７）を充電経路及び放電経路に含み、ＰＬＬのフィルタ・キャパシタ（１１５）に供給される、もしくはフィルタ・キャパシタから排出される電荷の量を制限する。一つの実施例では、第２キャパシタ（５１１，５１３）を充電経路または放電経路に設けて容量を小さくすることにより（直列に設けられる場合）、もしくは容量を大きくすることにより（並列に設けられる場合）、フィルタ・キャパシタに移動させる電荷の最大量を調整する。一つの実施例では、複数の容量回路を並列に設けてフィルタ・キャパシタに移動させる電荷の最大量を大きくする。各回路は、前段の回路が有効にされた時点から遅延期間が経過した後に有効にされる。
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【課題】 発振回路と位相比較回路とチャージポンプ回路とループフィルタを含むＰＬＬ回路において、複数の容量素子を設けることなくつまり占有面積をそれほど増大させることなくＰＬＬの特性を抵抗素子や容量素子の製造ばらつきに応じて調整することができ、それによってループフィルタをオンチップ化できるようにする。
【解決手段】 ループフィルタ（１７）を構成する抵抗素子と容量素子を半導体チップに形成しこのうち抵抗素子は抵抗値の異なる複数の素子を設けてスイッチにより切り替えることで抵抗値を調整可能に構成し、またチャージポンプ回路（１６）の電流も調整可能に構成し、抵抗素子の抵抗値の切り替えに応じてチャージポンプ回路の電流を調整するようにした。 （もっと読む）

【課題】 使用周波数帯を決定するまでに要する時間が長くならないとともに回路の占有面積を小さくすることができ、また、リセット信号等の遅延により誤った周波数帯が選択されない自動バンド選択回路を備えたＰＬＬ回路を内蔵した高周波ＩＣを提供する。
【解決手段】 ＶＣＯ１１の発振周波数を制御するＰＬＬループにおいて、所定の周波数の基準信号に対する可変分周回路１２の出力の位相の進みまたは遅れを判別する判別回路２２と、該判別回路の出力に基づいてＶＣＯの周波数帯を切り替える信号を生成する自動バンド選択回路２０と、信号の遅延に基づく位相判別におけるずれを測定しそれを補償するような遅延を固定分周回路１４で分周された信号に与える遅延補償回路２５とを設け、２分探査方式でＶＣＯの周波数帯を切り替えながら最適な周波数帯を見つけて使用周波数帯を決定するようにした。 （もっと読む）

位相ロックループ（ＰＬＬ）を用いた電子部品に電力を供給するためのパルス幅変調（ＰＷＭ）コントローラが、提供される。ＰＷＭコントローラは、基準信号を受信する入力ノードと、位相ロックループ（ＰＬＬ）とを備えている。このＰＬＬは、誤り訂正信号を受信し且つ前記誤り訂正信号に関係する周波数を有する発振器信号を生成する発振器と、前記発振器に結合され、前記基準信号を受信し、且つ前記基準信号と、フィードバック信号との間の位相差に基づいて誤り訂正信号を生成させる位相周波数検出器（ＰＦＤ）と、前記ＰＦＤに結合され、周期的にＰＦＤが誤り訂正信号を生成することができるようにする抑制回路とを備えている。
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ループフィルタ（３０）は、電流信号の入力端と基準電圧との間に設けられた第１の容量素子（３１）と、上記入力端と第１の容量素子（３１）との間に設けられたスイッチトキャパシタ回路（３２）と、第１の容量素子（３１）及び前記スイッチトキャパシタ回路（３２）に並列に設けられた第２の容量素子（３３）とを備えている。スイッチトキャパシタ回路（３２）において、第３の容量素子（３２１）が第１の容量素子（３１）側に接続されるとき、第４の容量素子（３２２）は第２の容量素子（３３）側に接続される。上記構成のループフィルタ（３０）において、第２の容量素子（３３）の容量値を、第３及び第４の容量素子（３２１，３２２）の容量値よりも大きく設定する。 （もっと読む）

セクション（２１−２７）を有する周波数分割器（２）は、調整信号（ｐ，，）に依存して、かつ、後のセクションから生じる制御信号（ｃ，，）に依存して、調整可能な数によって、周波数信号（ｆ，，）を分割する第１種の基本セクション（２１、２２、２３）を備えており、付加的な回路５５、５６、６４、６６、６７を有する第２種の高度なセクション（２２）を備えている。この付加的な回路５５、５６、６４、６６、６７は、限られた数の早いセクションに対して実施されるべき何らかの変調を可能にし、後のセクションは影響を受けない。結果として、周波数分割器（２）は、例えば、いかなる変調も適応化される必要なしに、アクティブ及び非アクティブモードを有するプログラム可能なセクション（２６、２７）によって拡張されることができる。これに対し、回路５５、５６、６４、６６、６７は、変調信号（ｍｏ、ｍｌ）及び付加的な制御信号（ｃ３）を受け取る。前記のような周波数分割器（２）は、コストが低く、信頼でき、ロバスト性を有し、容易に実施化されることができる。
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本発明は、デジタル制御発振器（４）と、位相検出器（１１、１２、１３）と、デジタルループフィルタ（１４）とを含む、デジタル位相同期回路に関するものである。上記デジタル制御発振器（４）は、出力周波数を生成するためのものである。上記の位相検出器（１１、１２、１３）は、基準周波数と発振器（４）の出力周波数との位相差を検出するためのものであり、デルタシグマ周波数決定器（１１）を含んでいる。上記デジタルループフィルタは、位相検出器の下流に接続されており、デジタル制御発振器（４）を駆動するためのものである。
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従来技術の不利な点を取り除き、特性（１）高い長期安定性、（２）低位相雑音、（３）高耐熱性、（４）その基準発振器の周波数についての正確な値、を改善したＭＥＭＳ基準発振器を提供することが、本発明の目的である。
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無線周波数送信機及び受信機における標準の周波数発生回路は、第１の基準周波数信号を出力するように動作する第１の電圧制御発振器と、第２の基準周波数信号を出力するように動作する第２の電圧制御発振器とを含む。また、位相同期ループ回路は、第１及び第２の基準周波数信号を受信するように接続され、第１の基準周波数信号から発生される一組の出力基準周波数信号の第１サブセット、及び第２の基準周波数信号から発生される出力基準周波数信号の第２サブセットとを有する一組の出力基準周波数信号を出力するように動作する一組の切替可能な分周器を含む。さらに、位相同期ループ回路は、外部の基準周波数信号及びフィードバック基準周波数信号を受信するように接続され、かつ、所望の第１及び第２の基準周波数信号を維持するために、受信した外部の基準周波数信号及びフィードバック基準周波数信号に従って第１及び第２の電圧制御発振器へ制御電圧を供給するように動作するＶＣＯ制御手段を含む。第１及び第２の基準周波数信号は、一組の出力基準周波数信号における出力基準周波数信号の周波数に等しくない。 （もっと読む）

本発明に係るクロックリカバリ回路は、第１遅延量でデータ信号を順次遅延させる複数段の第１可変遅延素子と、第１遅延量より大きい第２遅延量で、クロック信号を順次遅延させる複数段の第２可変遅延素子と、複数段の第１可変遅延素子によって遅延された複数のデータ信号を、同一段の第２可変遅延素子によって遅延されたクロック信号によりサンプリングする複数のタイミングコンパレータと、連続する２つのタイミングコンパレータの２つのサンプリング結果を排他的論理和演算する複数のＥＯＲ回路と、複数のＥＯＲ回路の演算結果に基づいて、クロック信号を遅延させるリカバリ可変遅延回路とを有する。 （もっと読む）