【課題】ゲート電極の少なくともゲート絶縁膜側をハフニウムと窒素とを含む膜で形成し、そのハフニウムと窒素とを含む膜中の窒素を適性な組成比にすることで、従来から用いられているＰｏｌｙ−Ｓｉ電極とほぼ同レベルの良好な移動度を得ることを実現する。
【解決手段】半導体基板１１上にゲート絶縁膜１４を介してゲート電極１５を備えた電界効果トランジスタからなる半導体装置１であって、前記ゲート電極１５は少なくとも前記ゲート絶縁膜１４側がハフニウムと窒素とを含む膜からなり、前記ハフニウムと窒素とを含む膜は少なくとも窒素を含みかつハフニウムと窒素とに対する窒素の組成比が５１％以下である。 （もっと読む）

【課題】 印刷方法を用いてソース電極及びドレイン電極を形成した微細なゲート長、ソース電極幅、ドレイン電極幅を有する有機薄膜トランジスタを提供する。
【解決手段】 基板、ゲート電極、ゲート絶縁膜、有機半導体膜、ソース電極、ドレイン電極を有する有機薄膜トランジスタにおいて、少なくとも１つ以上の長方形のソース電極１０８、１０９およびドレイン電極１１０、１１１が間隔を設けて長手方向が平行で、両端部がずれて交互に配列し、前記ソース電極およびドレイン電極の一方の端部は電極連結部１０２、１１３を介して電極配線部１０２、１０４に接続されており、かつ前記ソース電極およびドレイン電極が設けられている領域はゲート電極１０３が設けられている領域内に配置されている有機薄膜トランジスタ。 （もっと読む）

【課題】エッチングの容易なポリシリコン−メタル積層で構成されるゲート電極構造を提供する。
【解決手段】少なくとも１層のポリシリコン３と少なくとも１層のポリＳｉ_１−ｘＧｅ_ｘ材料の層４とを有するゲートコンダクタを備える半導体デバイスの基板上のゲート電極積層構造であり、ポリシリコン３とポリＳｉ_１−ｘＧｅ_ｘ材料の層４のエッチングにより、終点検出が可能であるため、上記構造を効果的にエッチングすることができる。 （もっと読む）

【課題】 混載デバイスに対しても、前処理によって接合部位の自然酸化膜を確実に除去し、抵抗上昇を生じさせない成膜方法を提供する。
【解決手段】 被処理体に露出したＳｉ含有部表面に金属含有膜を成膜する成膜方法は、Ｓｉ含有部分の表面を、高周波を用いたプラズマにより物理的に処理する物理的表面処理工程と、プラズマによる処理が施されたＳｉ含有部分の表面を反応性ガスにより化学的に処理する化学的表面処理工程と、化学的表面処理が施されたＳｉ含有部分上に金属含有膜を成膜する成膜工程と、を具備する。 （もっと読む）

【課題】チタン、チタン合金、アルミニウム、アルミニウム合金およびステンレスを溶液に浸漬させて、短時間に腐食量が少なく、あらゆる複雑な形状のチタン、チタン合金、アルミニウム、アルミニウム合金およびステンレスを表面粗さ２〜２０μｍに、歪みなく、粗面化する処理方法を提供することにある。
【解決手段】 チタン、チタン合金、アルミニウム、アルミニウム合金およびステンレスを、弗化水素の濃度０．５〜６０重量％の弗酸に増粘剤を加え、粘度１０００〜１５６００００ｍＰａ・ｓにした溶液（液温が０〜６０℃）中に浸漬することによって、チタン、チタン合金、アルミニウム、アルミニウム合金およびステンレス表面を粗面化する処理方法を提供する。 （もっと読む）

【課題】 半絶縁性GaAs基板を用いたMMICなどの半導体装置において、回路素子と金属電極の間のブレイクダウンを回避する。
【解決手段】 半絶縁性GaAs基板１の裏面に形成された裏面金属電極膜７ａが、半絶縁性GaAs基板１とオーミック接合し、バイアホール６の側面に形成された側面金属電極膜７ｂが、半絶縁性GaAs基板１との界面でオーミック接合した構造とする。
このような構造とすることにより、裏面金属電極膜７ａ（または側面金属電極膜７ｂ）がエピタキシャル抵抗部３より高電位となるような電界を印加する場合、裏面金属電極膜７ａ（または側面金属電極膜７ｂ）側から半絶縁性GaAs基板１へホール注入されるのを防止することができる。これにより、エピタキシャル抵抗部３と裏面金属電極膜７ａ（または側面金属電極膜７ｂ）の間がブレイクダウンするのを回避し、リーク電流が増加するのを防ぐことができる。 （もっと読む）

【課題】 サリサイドプロセスにおけるシリサイド細線化を防ぎ、設計により近い理想的なシリサイド寸法が確保できるポリサイドゲート電極を有する半導体装置及びその製造方法を提供する。
【解決手段】 基板１１上にシリコン酸化膜等のゲート絶縁膜１３、ポリシリコン層１４を順次形成する。このポリシリコン層１４を選択的に除去してポリシリコンパターン１４１を形成し、側壁として絶縁膜１６を形成する。その後、ポリシリコンパターン１４１の上部を所定厚さＴ１だけ除去する。これにより、絶縁膜１６の上部をポリシリコンパターン１４１の上面よりも高くする。所定厚さＴ１は、破線に示すように、ポリシリコンパターン１４１上に形成しようとするシリサイド層１９の側部が絶縁膜１６の上部で保護されるような形態となるように設定される。 （もっと読む）

誘電領域を覆う記憶素子層を形成する工程を含む磁気エレクトロニクス素子を覆う導電層への接触方法。第１導電層（２６）が記憶素子層（１８）を覆うように成長する。第１誘電層（２８）が第１導電層（２６）を覆うように成長し、第１マスキング層（２８）を形成するためにパターン化およびエッチング処理される。第１マスキング層（２８）を用いて第１導電層（２６）がエッチング処理される。第２誘電層（３６）が第１マスキング層（２８）及び誘電領域を覆うように成長する。第１マスキング層（２８）を露出させるために第２誘電層（３６）の一部が除去される。第１マスキング層（２８）が第２誘電層（３６）に比べて早い速度でエッチング処理されるように、第２誘電層（３６）及び第１マスキング層（２８）が化学エッチング処理される。このエッチング処理により第１導電層（２６）が露出する。
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【課題】 本発明の目的は、簡単なプロセスで信頼性の向上が図れる、めっき方法を提供することにある。
【解決手段】 めっき方法は、（ａ）基板１０の所定領域に粗化領域２４を形成すること、（ｂ）少なくとも粗化領域２４の上方に界面活性剤層２８を形成すること、（ｃ）粗化領域２４の上方であって、界面活性剤層２８の上方に触媒層３４を形成すること、（ｄ）触媒層３４の上方に金属層３６を析出させること、を含む。 （もっと読む）

【課題】 ゲート電極の高さが低くなっても、ゲート電極とソース・ドレイン領域間の短絡の防止を図ることができるように改良された半導体装置の製造方法を提供することを主要な目的とする。
【解決手段】 半導体基板１の上に、ゲート絶縁膜３を介在させて、その上面に第１の絶縁層５が形成されたゲート電極１０を形成する。ゲート電極１０の側壁および第１の絶縁層５の上面を被覆するように、半導体基板１の上に第２の絶縁層７を形成する。第２の絶縁層７をエッチングバックし、ゲート電極１０の側壁にサイドウォールスペーサ１１を形成するとともに、素子領域の表面を露出させる。第１の絶縁層５をゲート電極１０の上面から除去する。ゲート電極１０の上面およびソース・ドレイン領域１ｂの表面を被覆するように、半導体基板１の表面に高融点金属膜８を形成し、その後アニールし、ゲート電極１０の上面およびソース・ドレイン領域１ｂの表面をシリサイド化し、シリサイド化層９を形成する。 （もっと読む）