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国際特許分類[H01L21/28]の内容

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【課題】製造工程数を大幅に増加させることなく、P型MOSFETとN型MOSFETとで異なる仕事関数を有する金属ゲート電極を形成する。
【解決手段】N型MOSトランジスタとP型MOSトランジスタとが形成された半導体装置であって、N型MOSトランジスタのゲート電極107nは、ゲート絶縁膜104に接するタングステン膜105nを具備し、P型MOSトランジスタのゲート電極107pは、ゲート絶縁膜104に接するタングステン膜105pを具備し、タングステン膜105nに含有される炭素の濃度が、タングステン膜105pに含有される炭素の濃度よりも低いことを特徴とする。 (もっと読む)


【課題】高信頼性の半導体素子を得るために高融点金属、高融点金属からなる合金、高融点金属の珪化物、Ti,Ta,W,Ti−W合金の窒化物からなる膜をコンタクトバリアー層またはゲート電極などに用い、半導体素子のリーク電流を抑える。
【解決手段】ソース−ドレイン領域の接合深さが0.1〜0.3μmである半導体素子のコンタクトバリアー又はゲート電極層がCo珪化物から成る導電体を有する半導体素子の製造方法であり、この導電体のAl含有量が原子数で2×1016個/cm以下、Co以外の重金属元素の含有量が2×1017個/cm以下およびアルカリ金属の含有量が1×1016個/cm以下である半導体素子用高純度導電性膜をスパッタリング法により形成することを特徴とする半導体素子の製造方法である。 (もっと読む)


【課題】 半導体基板1を用い、該基板1の少なくとも一方の主面1aの上に、集電極3が形成された光起電力素子において、集電極3の密着強度を高める。
【解決手段】 半導体基板1を用い、該基板1の少なくとも一方の表面1a上に集電極が形成された光起電力素子において、集電極3が形成される基板1表面の領域に、凹部2が形成されており、該凹部2の内壁面2aにテクスチャ構造の凹凸が形成されており、該凹部2上に集電極3が形成されていることを特徴としている。 (もっと読む)


【課題】検出器の電子雑音を低減する。
【解決手段】導電性材料の第一の層で形成された電極と、導電性材料の第二の層で形成された読み出し線と、読み出し線及び電極を電気的に接続するバイアとを備えた検出器(22)である。一実施形態では、この検出器は、導電性材料の第一の層で形成されたソース電極(38)及びドレイン電極(40)と、導電性材料の第二の層で形成されたデータ線(44)とを、ソース電極(38)及びドレイン電極(44)がデータ線(44)から上下方向にオフセットして設けられるようにして含んでいる。代替的に、他の実施形態では、検出器は、導電性材料の第一の層で形成されたゲート電極(46)と、導電性材料の第二の層で形成された走査線(58)とを、ゲート電極(46)が走査線(58)から上下方向にオフセットして設けられるようにして含んでいる。 (もっと読む)


本発明は、フォトリソグラフィ技術を適用することなく、ベース領域(7)に自己整合で形成されるベース接続領域(23)を有するヘテロ接合バイポーラトランジスタを製造する方法を提供する。更に、コレクタ接続領域(31)及びエミッタ領域(29)が、フォトリソグラフィ技術を適用することなく、同時に形成され、ベース接続領域に自己整合される。
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本発明は、新規な1,3−ジイミン銅錯体と原子層蒸着法での基材上でのまたは多孔性固体中もしくは上での銅の蒸着のための1,3−ジイミン銅錯体の使用とに関する。 (もっと読む)


【課題】引き出し抵抗の変化が少なく小型化できる薄膜トランジスタを提供する。
【解決手段】ソース領域12とドレイン領域13との間隔Bより小さな間隔Aを介してコンタクトホール22,23を形成する。LDD領域14,15とソース領域12およびドレイン領域13との境界部17,18をコンタクトホール22,23で露出する。コンタクトホール22,23内に積層したソース電極24およびドレイン電極25を境界部17,18上に積層する。コンタクトホール22,23形成時に合わせずれが生じても、ソース電極24およびドレイン電極25の引き出し抵抗がLDD領域14,15の抵抗値であるので変わらない。コンタクトホール22,23の間隔AがLDD領域14,15間の間隔Bより小さくなる。
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【課題】コンタクトやビアを形成する際の、露光時の光量不足による開口不良を抑制する。
【解決手段】コンタクトプラグ17の断面形状を、長手方向に所定の間隔をおいて配置された複数の第一領域302と、隣接する第一領域302を連結する、第一領域より幅狭の第二領域304とを含む形状とする。第一領域302は、それぞれ円弧状の形状(領域の外縁の少なくとも一部が円弧をなす形状)を有する。第二領域304と第一領域302の長手方向長さ比b/a=(d−r)/rを、0.5以下とする。 (もっと読む)


【課題】 半導体材料の過剰な消費を抑制でき、適量な半導体材料にて製造が可能であるとともに、ソース電極とドレイン電極の間のリーク電流を抑制することができる薄膜トランジスタの提供。
【解決手段】本発明の薄膜トランジスタは、絶縁基板上に形成されたゲート電極と、前記絶縁基板と前記ゲート電極を覆うように形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたソース電極とドレイン電極と半導体層とを有し、平面視的配置において、前記ソース電極が孤立島パターンに形成されており、前記ドレイン電極が前記ソース電極を取り囲むように配置されており、さらに前記ゲート電極が前記ソース電極と前記ドレイン電極との間隙を埋める位置に配置されてなる薄膜トランジスタであって、前記ドレイン電極の膜厚が1μm以上である。 (もっと読む)


【課題】LDD構造を有し、ソース/ドレイン領域に自己整合的に金属シリサイド層が形成されているMOSFETの製造方法において、ソース/ドレイン領域上のシリサイド層がLDD層と接触しないようにする。
【解決手段】サイドウォール51形成時のエッチングをRIEとウエットエッチングの二段階で行い、RIEでシリコン基板1のLDD層4上に酸化シリコン膜5Aを残存させ、ウエットエッチングでこの酸化シリコン膜5Aを除去する。 (もっと読む)


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