【課題】 庇状の断面形状を有するように開口された２層レジスト構造を化合物半導体表面に作成し、導電層を形成する方法において、従来よりも微細加工精度を向上させる方法を提供すること。
【解決手段】 本方法は、半導体表面に下位のレジスト層２１０を形成する工程と、下位のレジスト層に水溶性樹脂層２１２を形成する工程と、下位のレジスト層上及び水溶性樹脂層の間に有機不溶性の架橋層２１１が形成されるように、熱処理を行う熱処理工程と、感光剤を含むレジストを塗布し、架橋層に上位のレジスト層２１４を形成する工程と、上位及び下位のレジスト層に、露光光線を照射する工程と、上位のレジスト層及び架橋層の一部を現像液で除去し、上位開口を形成する工程と、下位のレジスト層の一部を現像液で除去し、上位開口より広い下位開口を形成する工程と、上位及び下位開口を通じて化合物半導体表面に導電層３０２を設ける工程とを有する方法である。 （もっと読む）

【課題】半導体基板と半導体基板上に形成されたドープされた導電膜を含む半導体素子を提供する。
【解決手段】拡散バリヤ膜がドープされた導電膜上に形成される。拡散バリヤ膜は、非晶質半導体物質を含む。オーミックコンタクト膜が拡散バリヤ膜上に形成される。金属バリヤ膜がオーミックコンタクト膜上に形成される。金属膜が金属バリヤ膜上に形成される。これにより、界面抵抗を所望の範囲内に維持できながら、オーミックコンタクト膜下部の導電体にドープされた不純物が外部に拡散することを効果的に防止できて、多層構造を採用した半導体素子の反転キャパシタンス特性などを向上させることができる。 （もっと読む）

【課題】 埋込配線の形成方法に関し、比誘電率の増加をもたらすことなくエッチング残渣を除去するとともに、金属の浸食をもたらすことなく配線露出表面の清浄化を行う。
【解決手段】 下層の配線１を露出させるための開口を伴う配線溝孔エッチング後に、プラズマ励起により配線上の残渣５を剥離処理したのち、大気中に晒すことなく、気体状態の有機系ガス６により配線の露出部表面の清浄化処理を行う。 （もっと読む）

【課題】手短で、高速であり、経済的に微細回路配線を形成することができる基板の表面処理方法、配線形成方法、配線形成装置及び配線基板が提示される。
【解決手段】本発明による基板の配線形成方法は、アルカリ金属化合物を含む表面処理液を吐出方式にてベースフィルム上の配線パターンに応じて選択的に吐出させる基板の表面処理段階、表面処理された配線に応じて金属ナノ粒子を含む導電性インクを吐出させる導電性インクの吐出段階、及び導電性インクが吐出されたベースフィルムを還元性雰囲気中で焼成させる焼成段階を含むことができる。 （もっと読む）

支持体（１０）上に感光性高分子材料の層（１１）の形成、高分子層の一部に化学的な変性を引き起こすために高分子層の選択的露光、高分子層の上記のようにして露光された部分又は上記のようにして露光されなかった部分の１方のみを溶媒で除き、そうして高分子層内の空洞（１２、１２’・・・）の形成、上記空洞の底部および残りの高分子上に陰極析出によりゲッタ材料の薄い層（１３）の形成、そして支持体表面の上に少なくとも１つのゲッタ材料蒸着層（１３１、１３１’、・・・、２０）を残して、第１溶媒で除かれなかった高分子部分を第２溶媒により除く、各工程を含む小型ゲッタ蒸着層の形成方法が記載される。同様に、本発明はこの方法によって得られた小型ゲッタ蒸着層に関する。
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【課題】 蒸着リフトオフという高価な工程を使用せずに、ゲート電極、ソース電極およびドレイン電極の位置合わせ精度を向上させ、ゲート電極に対するソース電極およびドレイン電極の重なりを小さい薄膜トランジスタ製造方法の提供。
【解決手段】本発明の薄膜トランジスタの製造方法は、透明絶縁基板上にゲート電極を形成する工程と、前記透明絶縁基板と前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、半導体層を形成する工程と、レジストを塗布する工程と、裏露光によって前記ゲート電極に自己整合したレジストパターンを形成する工程と、ソース電極とドレイン電極を形成する工程と、レジストを除去する工程とを少なくとも有する薄膜トランジスタの製造方法であって、前記ソース電極とドレイン電極を形成する工程が、金属ナノ粒子を含む液体を塗布する工程を含む。 （もっと読む）

【課題】ＬＤＤ領域を有する微細ＴＦＴを、工程数の少ないプロセスで作製し、各回路に応じた構造のＴＦＴを作り分けることを課題とする。また、ＬＤＤ領域を有する微細ＴＦＴであってもオン電流を確保することを課題とする。
【解決手段】ゲート電極を２層とし、下層のゲート電極のゲート長を上層のゲート電極のゲート長よりも長くし、ハットシェイプ型のゲート電極を形成する。この際に、レジストの後退幅を利用して上層のゲート電極のみをエッチングし、ハットシェイプ型のゲート電極を形成する。また、配線と半導体膜のコンタクト部をシリサイド化し、コンタクト抵抗を下げる。 （もっと読む）

【課題】製造工程数を低減し、素子特性のばらつきの少ない半導体装置の製造方
法を提供する。
【解決手段】多結晶シリコン層を構成要素として備え、この多結晶シリコン層が
Ｐ型多結晶シリコン層５とＮ型多結晶シリコン層６とを有する半導体装置の製造
方法であって、Ｐ型多結晶シリコン層５を形成する工程と、Ｐ型多結晶シリコン
層５と一部分が重なるようにＮ型となる不純物を導入してＮ型多結晶シリコン層
６を形成する工程とを有する。 （もっと読む）

【課題】製造工程数を大幅に増加させることなく、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとで異なる仕事関数を有する金属ゲート電極を形成する。
【解決手段】Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとが形成された半導体装置であって、Ｎ型ＭＯＳトランジスタのゲート電極１０７ｎは、ゲート絶縁膜１０４に接するタングステン膜１０５ｎを具備し、Ｐ型ＭＯＳトランジスタのゲート電極１０７ｐは、ゲート絶縁膜１０４に接するタングステン膜１０５ｐを具備し、タングステン膜１０５ｎに含有される炭素の濃度が、タングステン膜１０５ｐに含有される炭素の濃度よりも低いことを特徴とする。 （もっと読む）

【課題】高信頼性の半導体素子を得るために高融点金属、高融点金属からなる合金、高融点金属の珪化物、Ｔｉ，Ｔａ，Ｗ，Ｔｉ−Ｗ合金の窒化物からなる膜をコンタクトバリアー層またはゲート電極などに用い、半導体素子のリーク電流を抑える。
【解決手段】ソース−ドレイン領域の接合深さが０．１〜０．３μｍである半導体素子のコンタクトバリアー又はゲート電極層がＣｏ珪化物から成る導電体を有する半導体素子の製造方法であり、この導電体のＡｌ含有量が原子数で２×１０^１６個／ｃｍ^３以下、Ｃｏ以外の重金属元素の含有量が２×１０^１７個／ｃｍ^３以下およびアルカリ金属の含有量が１×１０^１６個／ｃｍ^３以下である半導体素子用高純度導電性膜をスパッタリング法により形成することを特徴とする半導体素子の製造方法である。 （もっと読む）