【課題】低い周波数から高い周波数までの幅広い周波数帯域に対応して、回路面積の小さい遅延ロックループ回路、その遅延ロックループ回路を搭載する半導体集積回路装置を提供する。
【解決手段】遅延ロックループ回路は、位相変更回路と、遅延線回路と、遅延制御回路とを具備する。位相変更回路は、入力される基準クロックに対して第１の位相差を有する第１の信号と、第２の位相差を有する第２の信号とを出力する。第１の位相差と第２の位相差との差分は所定の位相遅延量を示す。遅延線回路は、変更可能な単位遅延量を備える遅延回路を複数含む。遅延制御回路は、単位遅延量の合計が基準位相遅延量になるように単位遅延量を制御する。 （もっと読む）

【課題】ＴＤＣに関する冗長構成を削減可能なＤＣＯを提供する。
【解決手段】ＤＣＯは、デジタル制御信号によって遅延量が制御される３以上の奇数個の単相インバータ１０１〜１０５を環状に接続したリングオシレータと、単相インバータの各々の出力信号をバッファリングし、第１の差動信号として夫々出力する奇数個のバッファ１１１〜１１５と、基準信号の立ち上がりエッジまたは立ち下がりエッジにおける第１の差動信号の値を保持して第２の差動信号として夫々出力する奇数個のフリップフロップ１２１〜１２５と、奇数個のフリップフロップから出力される奇数組の第２の差動信号を入力し、奇数組の第２の差動信号を位相の進み順に配列したときの、連続する高レベル値または連続する低レベル値の末尾を示す情報を出力するエッジ検出器１３０とを具備する。 （もっと読む）

【課題】簡単な構成により、ロックするまでの時間を大幅に短縮化したＤＬＬ回路を実現する。
【解決手段】切換回路１５によって位相比較器１３をＤＬＬループから切り放しておき、第１可変遅延回路１１の出力クロックＣＬＫ２の立上りエッジによってカウンタ１４のカウントを開始し、第１可変遅延回路１１への入力クロックＣＬＫ１の立上りクロックのエッジによってそのカウントを停止させる。そして、入力クロックＣＬＫ１の立上りエッジのタイミングで、切換回路１５により位相比較器１３をＤＬＬループに接続するとともに、カウンタ１４のカウンタ値に相当する段数に、第１可変遅延回路１１の遅延セル段数を設定してから、通常のＤＬＬロック動作を行わせる。 （もっと読む）

【課題】回路面積を大きくすることなく、遅延ロックループ回路を提供すること
【解決手段】逓倍ＰＬＬ１０７は、基準クロックを逓倍して出力する。ＤＬＬ２１１は、逓倍ＰＬＬ１０７から出力されたクロックと、逓倍ＰＬＬ１０７から出力されたクロックを遅延させたクロックと、を比較し、比較結果に基づいて所定の遅延量を持つ遅延信号を生成する。遅延制御信号演算回路１０８は、ＤＬＬ２１１が生成した遅延信号に基づき、所望の遅延制御信号を生成する。第１の遅延回路１０２は、遅延制御信号演算回路１０８が生成した遅延制御信号に基づいて、入力信号を遅延させる。 （もっと読む）

【課題】プロセスモニタに必要な回路面積を増加させることなく、高精度なプロセスキャリブレーションを短時間で行う。
【解決手段】ディジタル制御発振器３８が任意の発振バンドを選択した後、制御部２５はＴＤＣ４１の信号がプロセスモニタ制御部４０に入力されるようにスイッチ４４を切り換える。ＴＤＣ４１は、信号ＶＲＥＦの立ち上がりエッジと最も近い信号ＶＰＲＥの立ち上がりエッジの期間をディジタル値に、信号ＶＲＥＦの立ち上がりエッジと２番目に近い信号ＶＰＲＥの立ち上がりエッジの期間をディジタル値に変換し、その差を算出する。プロセスモニタ制御部４０は、ルックアップテーブルを参照し、算出した値と予め設定されている期待値とを比較し、プロセス値を決定する。そのプロセス値は、プロセス信号として調整制御部２６にそれぞれ出力され、プロセスキャリブレーションが行われる。 （もっと読む）

【課題】受信信号と局部発振信号とに位相差があっても復調できるようにする。
【解決手段】復調器１は、変調器２で送信された受信信号Ｄ３をアンテナ１１で受信し、この受信した受信信号Ｄ３をＶＣＯ１３に注入して、自走発振周波数を有する局部発振信号Ｄ６を発振する。この発振した局部発振信号Ｄ６を９０度移相器で９０度移相する（局部発振信号Ｄ７になる）。アンテナ１１で受信した受信信号Ｄ３の位相と９０度移相器で９０度移相した局部発振信号Ｄ７の位相とを位相比較器１５で比較して、局部発振信号Ｄ６の位相を調整するための位相調整信号Ｖｃｔを生成する。この生成した位相調整信号Ｖｃｔに基づいて、受信信号Ｄ３と局部発振信号Ｄ６とをＶＣＯ１３で同期させ、該同期させたものである局部発振信号Ｄ８をミキサ１７に入力する。注入同期後の局部発振信号Ｄ８と受信信号Ｄ３とをミキサ１７で演算して当該受信信号Ｄ３を復調する。 （もっと読む）

【課題】周波数逓倍回路を提供する。
【解決手段】周波数逓倍回路（１００）は、遅延ラインとクロック合成回路（ＴＯＧ）を備える。遅延ラインは、その一端でリファレンスクロック（１０２）を受けて、一周期に一致した複数の遅延素子（１０１）からクロックタップ出力を発生させる。クロック合成回路（ＴＯＧ）は、一対のタップ出力に応答して、各タップ出力から出力クロックパルスの立ち上がり及び立ち下がりエッジを発生させる。出力クロックの周期は入力クロックの周期よりも短い。遅延ラインは、遅延素子（１０１）の周期に一致するように遅延ロックループに含まれてもよい。所定数の遅延段タップ出力に接続された入力を有し、相補出力を供給する、複数の合成回路セル（ＴＯＧ）が設けられる。セレクタ（１０６）は、位相検出器（１１２）からの選択制御信号に応答して、合成セルの１つに係る一対の相補出力のうちの一方から出力を選択する。 （もっと読む）

【課題】外部電源電圧のレベル変動とは関係なく安定的に遅延固定動作を行う遅延固定ループ回路を提供する。
【解決手段】外部電源電圧のレベルを検出する電圧レベル検出部２８０と、ソースクロック及びフィードバッククロックの位相を比較する位相比較部２００と、電圧レベル検出部２８０の出力信号に応じて、第１および第２遅延ユニット単位のうち何れか一方を開始遅延ユニット単位として、他方を連結遅延ユニット単位としてそれぞれ指定し、位相比較部２００の出力信号に応答して、遅延量が、所定の遅延量までは前記開始遅延ユニット単位で、前記所定の遅延量以後には前記連結遅延ユニット単位で前記ソースクロックを遅延させ、遅延固定クロックＤＬＬＣＬＫとして出力するクロック遅延部２２０と、前記遅延固定クロックに前記ソースクロックの実際の遅延条件を反映して、前記フィードバッククロックとして出力する遅延複製モデル部２４０とを備える。 （もっと読む）

【課題】ＤＬＬ回路のロックに要する時間を短縮する。
【解決手段】外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫの位相差量を検出する位相差量検出回路１００と、位相差量に基づいて外部クロック信号ＣＬＫを遅延させることにより内部クロック信号ＬＣＬＫを生成する可変遅延回路２１と、内部クロック信号ＬＣＬＫを遅延させることによりレプリカクロック信号ＲＣＬＫを生成するレプリカバッファ２４とを備える。本発明によれば、外部クロック信号ＣＬＫに対してレプリカクロック信号ＲＣＬＫの位相が進んでいるか或いは遅れているではなく、その位相差量に基づいて可変遅延回路２１が制御されることから、位相差量が大きい場合であっても、高速にＤＬＬ回路をロックさせることが可能となる。 （もっと読む）

【課題】閉ループ・クロック訂正方法および閉ループ・クロック訂正制御システム適応装置を提供する。
【解決手段】閉ループ・クロック訂正システムおよび方法は、少なくとも１つの同位相クロックおよび少なくとも１つの直交位相クロックを含む２つ以上の入力信号を調整するステップと、調整された直交位相クロック信号を、４象限補間出力クロック位相を生成可能なデバイスに印加するステップとを含む。補間出力クロック位相は、遅延されて測定デバイス用のクロックを形成する。２つ以上の調整された入力信号は、測定デバイス上で補間出力クロック位相の範囲にわたって測定される。測定デバイスからのサンプル情報を使用して、同位相クロックおよび直交位相クロック上の誤差が決定される。同位相クロックおよび直交位相クロックは、決定された誤差情報を使用して適応される。 （もっと読む）