アレイ基板、液晶表示装置及びアレイ基板の製造方法
【課題】 製造歩留まりの高いアレイ基板、液晶表示装置及びアレイ基板の製造方法を提供する。
【解決手段】 アレイ基板は、複数の補助容量電極１７と、複数の半導体層１５と、複数のゲート電極２０と、複数の補助容量線２１と、複数の第１コンタクトホールＣＨ１及び複数の第２コンタクトホールＣＨ２を有した層間絶縁膜２２と、複数の第１コンタクトホールを通って複数の半導体層のソース領域に電気的に接続された複数の信号線２７と、少なくとも複数の第２コンタクトホールを通って複数のゲート電極に電気的に接続され、複数のゲート電極とともに複数の走査線１９を形成する複数の接続電極２８と、複数の画素電極３４と、を備える。互いに隣合う一方の画素電極３４が接続された補助容量電極１７と、他方の画素電極３４が接続された補助容量電極１７とは、走査線１９を挟んで対向している。
【解決手段】 アレイ基板は、複数の補助容量電極１７と、複数の半導体層１５と、複数のゲート電極２０と、複数の補助容量線２１と、複数の第１コンタクトホールＣＨ１及び複数の第２コンタクトホールＣＨ２を有した層間絶縁膜２２と、複数の第１コンタクトホールを通って複数の半導体層のソース領域に電気的に接続された複数の信号線２７と、少なくとも複数の第２コンタクトホールを通って複数のゲート電極に電気的に接続され、複数のゲート電極とともに複数の走査線１９を形成する複数の接続電極２８と、複数の画素電極３４と、を備える。互いに隣合う一方の画素電極３４が接続された補助容量電極１７と、他方の画素電極３４が接続された補助容量電極１７とは、走査線１９を挟んで対向している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、アレイ基板、液晶表示装置及びアレイ基板の製造方法に関する。
【背景技術】
【０００２】
一般に、画像表示装置として、液晶表示装置や有機ＥＬ表示装置等が用いられている。例えば、液晶表示装置は、薄型、軽量、低消費電力の特徴を活かして、携帯電話、スマートフォン、ＰＤＡ、パーソナルコンピュータ用のディスプレイ等に利用されている。液晶表示装置は、画素スイッチング用のＴＦＴ（薄膜トランジスタ）や補助容量素子等が形成されたアレイ基板と、アレイ基板に対向配置された対向基板と、アレイ基板及び対向基板間に挟持された液晶層とを備えている。
【０００３】
ＴＦＴの構造としては、非晶質シリコンＴＦＴで一般的なボトムゲート・逆スタガ型、単結晶シリコンＭＯＳＦＥＴで一般的なトップゲート・コプレーナ型に大別される。トップゲート・コプレーナ型は、ボトムゲート・逆スタガ型に比べＴＦＴ性能に優れる場合が多く、主流となっている。
【０００４】
ＴＦＴの構造にトップゲート・コプレーナ型を用いた場合、半導体層を島状にエッチング加工し、それを覆うようにゲート絶縁膜を成膜し、次いで、ゲート電極を含む走査線を形成するのが一般的である。
【０００５】
さらに、走査線を形成後、ソース・ドレイン領域、ＬＤＤ（Lightly Doped Drain）領域のキャリア濃度調整のため、Ｐ（リン）又はＢ（ボロン）といった不純物を、ゲート絶縁膜を通過させて、下層にある半導体層に注入（イオン注入）する。この後、層間絶縁膜を形成し、コンタクトホールを開口してソース・ドレイン領域を露出させ、これに電気的接続させた信号線を形成する。
【０００６】
上記コンタクトホールを層間絶縁膜に形成する際、静電チャック電極及びＨｅ冷却溝が存在するステージ上にアレイ基板を載置し、静電チャック電極に電圧を印加してアレイ基板を静電チャックした状態で行われる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−２２５３９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、静電チャック電極に電圧を印加した際、補助容量素子の電位上昇と、ＴＦＴ部容量によるゲート電極（走査線）上昇に、差が生じる場合がある。この現象は、静電チャック電極及びＨｅ冷却溝の境目で生じることとなる。上記現象が生じると、ゲート絶縁膜がＥＳＤ（Electro Static Discharge）破壊を起こす可能性が高くなる。ゲート絶縁膜がＥＳＤ破壊を起こすと、半導体層とゲート電極がショートし、ＴＦＴは破損してしまう。
【０００９】
この発明は以上の点に鑑みなされたもので、その目的は、製造歩留まりの高いアレイ基板、液晶表示装置及びアレイ基板の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
一実施形態に係るアレイ基板は、
複数の補助容量電極と、
それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、
ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、
前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、
前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に形成され、前記複数の半導体層のソース領域に対向した複数の第１コンタクトホール及び前記複数のゲート電極に対向した複数の第２コンタクトホールを有した層間絶縁膜と、
前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第１コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線と、
前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第２コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極と、
前記複数の補助容量電極に電気的に接続された複数の画素電極と、を備え、
互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とは、前記走査線を挟んで対向していることを特徴としている。
【００１１】
また、一実施形態に係る液晶表示装置は、
アレイ基板と、
前記アレイ基板に隙間を置いて対向配置された対向基板と、
前記アレイ基板及び対向基板間に挟持された液晶層と、を備え、
前記アレイ基板は、
複数の補助容量電極と、
それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、
ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、
前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、
前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に形成され、前記複数の半導体層のソース領域に対向した複数の第１コンタクトホール及び前記複数のゲート電極に対向した複数の第２コンタクトホールを有した層間絶縁膜と、
前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第１コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線と、
前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第２コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極と、
前記複数の補助容量電極に電気的に接続された複数の画素電極と、を具備し、
互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とは、前記走査線を挟んで対向していることを特徴としている。
【００１２】
また、一実施形態に係るアレイ基板の製造方法は、
複数の補助容量電極と、それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、が形成された製造中のアレイ基板を用意し、
前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に、層間絶縁膜を形成し、
静電チャック電極及び前記静電チャック電極から外れて位置した不活性ガス冷却溝を有するステージ上に、前記層間絶縁膜が形成されたアレイ基板を載置し、
前記静電チャック電極に電圧を印加し、前記アレイ基板を前記ステージに固定し、
前記アレイ基板が前記ステージに固定された状態で、前記層間絶縁膜にエッチングを施し、前記層間絶縁膜に、前記複数の半導体層のソース領域に対向した複数の第１コンタクトホール及び前記複数のゲート電極に対向した複数の第２コンタクトホールを形成し、
前記アレイ基板を前記ステージから降ろした後、前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第１コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線を形成し、
前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第２コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極を形成し、
前記複数の信号線及び複数の接続電極を形成した後、前記複数の補助容量電極に電気的に接続された複数の画素電極を形成し、
前記複数の画素電極を形成する際、互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とが、前記走査線を挟んで対向するように形成することを特徴としている。
【図面の簡単な説明】
【００１３】
【図１】図１は、一実施形態に係る液晶表示装置を示す斜視図である。
【図２】図２は、図１に示したアレイ基板を示す平面図である。
【図３】図３は、図１及び図２に示したアレイ基板の画素の配線構造を示す拡大平面図であり、隣合う２つの画素を示す図である。
【図４】図４は、図２及び図３に示した画素の等価回路図である。
【図５】図５は、図３の線Ａ−Ａに沿った液晶表示パネルを示す断面図であり、ＴＦＴを示す図である。
【図６】図６は、図３の線Ｂ−Ｂに沿った液晶表示パネルを示す断面図であり、補助容量素子を示す図である。
【図７】図７は、図３の線Ｃ−Ｃに沿った液晶表示パネルを示す断面図であり、ゲート電極及び接続電極を示す図である。
【図８】図８は、上記一実施形態に係るアレイ基板の製造方法において使用するエッチング装置のステージの一部を示す平面図である。
【図９】図９は、上記ステージの静電チャック電極及びＨｅガス冷却溝１０２に対する補助容量電極及びゲート電極の位置関係の例を示す概略図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら一実施形態に係るアレイ基板、アレイ基板を備えた液晶表示装置及びアレイ基板の製造方法について詳細に説明する。この実施形態において、液晶表示装置は、ＣＣＤＩ（容量結合ドット反転）駆動を採っている。
【００１５】
図１乃至図７に示すように、液晶表示装置は、液晶表示パネルＰ及びバックライトユニット７を備えている。液晶表示パネルＰは、アレイ基板１と、アレイ基板に対向配置された対向基板２と、これら両基板間に挟持された液晶層３とを備えている。液晶表示パネルＰは、アレイ基板１及び対向基板２が重なった表示領域Ｒ１を有している。アレイ基板１は、表示領域Ｒ１にマトリクス状に配置された複数の画素１３を有している。なお、画素１３については後述する。
【００１６】
アレイ基板１は、透明な絶縁基板として、例えばガラス基板１０を備えている。表示領域Ｒ１の外側において、ガラス基板１０上には、走査線駆動回路４、信号線駆動回路５及び補助容量線駆動回路６が形成されている。走査線駆動回路４は、表示領域Ｒ１の外側に延出した複数の走査線１９と接続されている。走査線駆動回路４は、走査線１９に走査線駆動信号を出力する。
【００１７】
信号線駆動回路５は、表示領域Ｒ１の外側に延出した複数の信号線２７と接続されている。信号線駆動回路５は、信号線２７に信号線駆動信号を出力する。補助容量線駆動回路６は、表示領域Ｒ１の外側に延出した複数の補助容量線２１と接続されている。
【００１８】
ガラス基板１０上にはアンダーコーティング層１２が成膜されている。表示領域Ｒ１において、ガラス基板１０上には、第１方向ｄ１に延在した複数の走査線１９及び第１方向に直交した第２方向ｄ２に延在した複数の信号線２７が配置されている。ガラス基板１０上には、第１方向ｄ１に延在し、走査線１９に平行な複数の補助容量線２１が形成されている。この実施形態において、補助容量線２１は遮光部として機能している。隣合う２本の信号線２７及び隣合う２本の補助容量線２１で囲まれた各領域には画素１３が形成されている。
【００１９】
次に、画素１３を１つ取り出して説明する。
画素１３は、信号線２７及び走査線１９の交差部近傍に設けられたＴＦＴ（薄膜トランジスタ）１４と、ＴＦＴ１４に電気的に接続され走査線１９に重なった画素電極３４と、画素電極３４に電気的に接続された補助容量素子１６とを有している。
【００２０】
詳述すると、アンダーコーティング層１２上に、複数の半導体層１５及び複数の補助容量電極１７が形成されている。補助容量電極１７は、第１方向ｄ１に並べられ、第２方向ｄ２に間隔をおいて並べられている。半導体層１５は、ソース領域ＲＳ及び補助容量電極１７に一対一で接続されたドレイン領域ＲＤを有している。
【００２１】
半導体層１５及び補助容量電極１７は、アンダーコーティング層１２上に形成された半導体膜をパターニングすることにより、同一材料で同時に形成されている。この実施形態において、半導体層１５及び補助容量電極１７は、ポリシリコンで形成されている。また、半導体層１５及び補助容量電極１７は、一体に形成されている。
【００２２】
アンダーコーティング層１２、半導体層１５及び補助容量電極１７上に、ゲート絶縁膜１８が成膜されている。ゲート絶縁膜１８上に、複数のゲート電極２０と、複数の補助容量線２１とが形成されている。
【００２３】
ゲート電極２０は、補助容量電極１７に対して第２方向ｄ２に間隔をおいて位置し、第１方向ｄ１に並べられ、第２方向ｄ２に間隔をおいて並べられている。ゲート電極２０は、ゲート絶縁膜１８を介して半導体層１５と交差し、半導体層１５とともに複数のＴＦＴ１４を形成している。
【００２４】
補助容量線２１は、第１方向ｄ１に延在し、第２方向ｄ２に間隔をおいて並べられている。補助容量線２１は、ゲート絶縁膜１８を介して複数の補助容量電極１７に対向配置され、複数の補助容量電極１７とともに複数の補助容量素子１６を形成している。補助容量電極１７と重なった領域において、補助容量線２１にそれぞれ開口部２１ａが形成されている。
【００２５】
複数の補助容量電極１７、複数の半導体層１５、複数のゲート電極２０及び複数の補助容量線２１上に、層間絶縁膜２２が形成されている。層間絶縁膜２２は、複数の半導体層１５のソース領域ＲＳに対向した複数の第１コンタクトホールＣＨ１と、複数のゲート電極２０に対向した複数の第２コンタクトホールＣＨ２と、を有している。この実施形態において、第１コンタクトホールＣＨ１は、層間絶縁膜２２だけでなくゲート絶縁膜１８も貫通し形成されている。
【００２６】
層間絶縁膜２２上には、複数の信号線２７、複数のコンタクト電極３０及び複数の接続電極２８が形成されている。
信号線２７は、第２方向ｄ２に延在し、第１方向ｄ１に間隔をおいて並べられている。信号線２７は、層間絶縁膜２２を介して複数のゲート電極２０及び複数の補助容量線２１と交差している。信号線２７は、複数の第１コンタクトホールＣＨ１を通って複数の半導体層１５のソース領域ＲＳに電気的に接続されている。
【００２７】
コンタクト電極３０は、ゲート絶縁膜１８及び層間絶縁膜２２の一部を貫通したコンタクトホール２５を通って補助容量電極１７に電気的に接続されている。コンタクトホール２５は、補助容量線２１の開口部２１ａを通っている。このため、コンタクト電極３０及び補助容量線２１間の絶縁状態は維持されている。コンタクト電極３０は、補助容量電極１７を介して半導体層１５のドレイン領域ＲＤに電気的に接続されている。
【００２８】
接続電極２８は、層間絶縁膜２２を介して複数のゲート電極２０に対向配置されている。接続電極２８は、複数の第２コンタクトホールＣＨ２を通って複数のゲート電極２０に電気的に接続され、第１方向ｄ１に隣合うゲート電極２０同士を電気的に接続している。複数の接続電極２８は、複数のゲート電極２０とともに第１方向ｄ１に延在し、第２方向ｄ２に間隔をおいて並べられた複数の走査線１９を形成している。
【００２９】
層間絶縁膜２２、複数の信号線２７、複数のコンタクト電極３０及び複数の接続電極２８上に、絶縁膜として、透明な樹脂により平坦化膜３１が成膜されている。この実施形態において、平坦化膜３１は有機絶縁膜である。平坦化膜３１は、コンタクト電極３０に重なって形成された複数のコンタクトホール３２を有している。
【００３０】
平坦化膜３１上には、ＩＴＯ（インジウム・ティン・オキサイド）等の透明な導電材料により複数の画素電極３４が形成されている。画素電極３４は、第１方向ｄ１及び第２方向ｄ２に沿ってマトリクス状に並べられている。画素電極３４は、コンタクトホール３２を通ってコンタクト電極３０に電気的に接続されている。画素電極３４は、隣合う２本の信号線２７及び隣合う２本の補助容量線２１に周縁を重ねて形成されている。画素電極３４は、第２方向ｄ２に長軸を有している。
【００３１】
画素電極３４は、補助容量電極１７に一対一で電気的に接続されている。第１方向ｄ１に隣合う一方の画素電極３４が接続された補助容量電極１７と、他方の画素電極３４が接続された補助容量電極１７とは、走査線１９を挟んで対向している。
【００３２】
上記のように、平坦化膜３１及び画素電極３４等が形成されたガラス基板１０上に、図示しない複数の柱状スペーサが形成されている。柱状スペーサが形成された平坦化膜３１及び画素電極３４上に、配向膜３７が形成されている。
【００３３】
複数の画素１３は、ＴＦＴ１４、補助容量素子１６及び画素電極３４をそれぞれ１つずつ有している。なお、ＴＦＴ１４の容量である、ゲート電極２０及び半導体層１５のドレイン領域ＲＤ間の容量をＣＧＤとする。
【００３４】
次に、対向基板２について説明する。
対向基板２は、透明な絶縁基板として、例えばガラス基板４０を備えている。ガラス基板４０上には、カラーフィルタ５０が形成されている。
【００３５】
カラーフィルタ５０は、複数の赤色の着色層５０Ｒ、複数の緑色の着色層及び複数の青色の着色層を有している。各着色層は、ストライプ状に形成され、第２方向ｄ２に延出している。各着色層の周縁は、信号線２７に重なっている。カラーフィルタ５０上には、ＩＴＯ等の透明な導電材料により共通電極４１が形成されている。共通電極４１上には配向膜４３が形成されている。
【００３６】
アレイ基板１及び対向基板２は、複数の柱状スペーサにより、所定の隙間を保持して対向配置されている。アレイ基板１及び対向基板２は、表示領域Ｒ１外周の両基板間に配置されたシール材６０により接合されている。液晶層３は、アレイ基板１、対向基板２及びシール材６０で囲まれた領域に形成されている。シール材６０の一部には液晶注入口６１が形成され、この液晶注入口は封止材６２で封止されている。
【００３７】
バックライトユニット７は、導光板７ａと、この導光板の一側縁に対向配置された図示しない光源及び反射板とを有している。導光板７ａは、アレイ基板１に対向配置されている。液晶表示装置は、図示しないベゼル等も有している。
【００３８】
次に、上記のように構成されたアレイ基板１の製造方法について説明する。特に、第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２を形成した後、走査線１９を形成する製造方法について詳細に説明する。
【００３９】
まず、ガラス基板１０を用意する。用意したガラス基板１０上には、成膜やパターニングを繰り返す等、一般的な製造工程により、アンダーコーティング層１２、補助容量電極１７、半導体層１５、ゲート絶縁膜１８、ゲート電極２０及び補助容量線２１を形成する。
【００４０】
その後、図示しないプラズマＣＶＤ装置（チャンバ）内で、複数の補助容量電極１７、複数の半導体層１５、複数のゲート電極２０及び複数の補助容量線２１（製造中のアレイ基板１）上に層間絶縁膜２２を形成する。
【００４１】
続いて、層間絶縁膜が形成されたアレイ基板１をプラズマＣＶＤ装置から図示しないエッチング装置（チャンバ）内に搬送する。
図８に示すように、ここで、エッチング装置内には、静電チャック電極１０１及び静電チャック電極１０１から外れて位置した不活性ガス冷却溝としてのＨｅ（ヘリウム）ガス冷却溝１０２を有するステージ１００が設けられている。Ｈｅガス冷却溝１０２は、ストライプ状に形成されている。
【００４２】
図５乃至図８に示すように、ステージ１００上に、エッチング装置内に搬入されたアレイ基板１を載置する。図９に示すように、この際、Ｈｅガス冷却溝１０２が延出した方向に、走査線１９や補助容量線２１の延在した方向が平行となるように、ステージ１００上にアレイ基板１が載置される。
【００４３】
続いて、静電チャック電極１０１に電圧を印加し、アレイ基板１をステージ１００に固定（静電チャック）する。この実施形態において、静電チャック電極１０１には、４．５ｋＶの電圧を印加している。
【００４４】
次いで、アレイ基板１がステージ１００に固定された状態で、層間絶縁膜２２にフォトリソグラフィ法を用いてエッチングを施す。これにより、ゲート絶縁膜１８及び層間絶縁膜２２に複数の半導体層１５のソース領域ＲＳに対向した複数の第１コンタクトホールＣＨ１が形成され、層間絶縁膜２２に複数のゲート電極２０に対向した複数の第２コンタクトホールＣＨ２が形成される。また、半導体層１５のソース領域ＲＳ及びゲート電極２０が露出される。
この実施形態において、エッチングにはドライエッチングを使用し、エッチングガス等のエッチング条件を調整してエッチングを行った。
【００４５】
続いて、アレイ基板１をステージ１００から降ろしてエッチング装置の外部に搬出した後、層間絶縁膜２２上に、金属膜などの導電膜を形成し、導電膜をエッチング（パターニング）する。これにより、層間絶縁膜２２上に、複数の信号線２７、複数のコンタクト電極３０及び複数の接続電極２８が形成される。複数の接続電極２８は、複数のゲート電極２０に電気的に接続されるため、複数の走査線１９が形成される。
【００４６】
その後、ガラス基板１０上には、成膜やパターニングを繰り返す等、一般的な製造工程により、平坦化膜３１、画素電極３４、柱状スペーサ及び配向膜３７を形成することにより、アレイ基板１が完成する。画素電極３４を形成する際、互いに隣合う一方の画素電極３４が接続された補助容量電極１７と、他方の画素電極３４が接続された補助容量電極１７とが、走査線１９を挟んで対向するように形成している。
【００４７】
詳述しないが、走査線駆動回路４、信号線駆動回路５及び補助容量線駆動回路６は、適宜形成される。また、上述したアレイ基板の製造方法では、１個のアレイ基板１を形成する場合について説明したが、１枚のマザーガラス（マザー基板）を用いて複数個のアレイ基板１を形成する、いわゆる多面取りを行う場合であっても上述したアレイ基板の製造方法を適用可能である。この場合、複数個のアレイ基板１を同時に形成することが可能である。
【００４８】
以上のように構成された一実施形態に係るアレイ基板１、液晶表示装置及びアレイ基板１の製造方法によれば、複数のゲート電極２０は、電気的に独立して形成されている。複数のゲート電極２０が電気的に独立した状態で、ゲート絶縁膜１８及び層間絶縁膜２２に第１コンタクトホールＣＨ１を形成し、層間絶縁膜２２に第２コンタクトホールＣＨ２を形成することができる。
【００４９】
ゲート電極２０が電気的に独立しているため、ゲート電極２０の電位を上昇し易くすることができる。これにより、図９に示すように、静電チャック電極１０１に電圧を印加した際、静電チャック電極１０１及びＨｅガス冷却溝１０２の境目で、補助容量電極１７（補助容量素子１６の補助容量Ｃｓ）の電位上昇と、ＴＦＴ１４の容量ＣＧＤによるゲート電極２０上昇と、に差が生じる場合であっても、これらの電位差を低減することができる。
【００５０】
これにより、半導体層１５及びゲート電極２０のショートを招くゲート絶縁膜１８のＥＳＤ（Electro Static Discharge）破壊を低減することができるため、ＴＦＴ１４の破損を低減することができる。
【００５１】
また、第１コンタクトホールＣＨ１の製造工程において第２コンタクトホールＣＨ２を同時に形成することができ、信号線２７等の製造工程においてゲート電極２０とともに走査線１９を形成する接続電極２８を同一材料で同時に形成することができるため、製造コストを増大すること無しにアレイ基板１を製造することが可能である。
【００５２】
上記したことから、製造歩留まりの高いアレイ基板、液晶表示装置及びアレイ基板の製造方法を得ることができる。
【００５３】
なお、この発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化可能である。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。
【００５４】
本発明は、上述したようにＣＣＤＩ駆動を採るためのアレイ基板、液晶表示装置及びアレイ基板の製造方法に効果的であるが、これに限らず、ＣＣ駆動を採るものなど、各種のアレイ基板、液晶表示装置及びアレイ基板の製造方法に適用可能である。但し、ＣＣ駆動を採る場合、ゲート電極の電位が上昇し易く、ＴＦＴが破損する問題はないため、本発明を適用しない方が好ましい。
【符号の説明】
【００５５】
１…アレイ基板、２…対向基板、３…液晶層、１０…ガラス基板、１３…画素、１４…ＴＦＴ、１５…半導体層、１６…補助容量素子、１７…補助容量電極、１８…ゲート絶縁膜、１９…走査線、２０…ゲート電極、２１…補助容量線、２２…層間絶縁膜、２７…信号線、２８…接続電極、３４…画素電極、１００…ステージ、１０１…静電チャック電極、１０２…Ｈｅガス冷却溝、Ｐ…液晶表示パネル、Ｒ１…表示領域、ｄ１…第１方向、ｄ２…第２方向、ＲＳ…ソース領域、ＲＤ…ドレイン領域、ＣＨ１…第１コンタクトホール、ＣＨ２…第２コンタクトホール、Ｃｓ…補助容量、ＣＧＤ…容量。
【技術分野】
【０００１】
本発明の実施形態は、アレイ基板、液晶表示装置及びアレイ基板の製造方法に関する。
【背景技術】
【０００２】
一般に、画像表示装置として、液晶表示装置や有機ＥＬ表示装置等が用いられている。例えば、液晶表示装置は、薄型、軽量、低消費電力の特徴を活かして、携帯電話、スマートフォン、ＰＤＡ、パーソナルコンピュータ用のディスプレイ等に利用されている。液晶表示装置は、画素スイッチング用のＴＦＴ（薄膜トランジスタ）や補助容量素子等が形成されたアレイ基板と、アレイ基板に対向配置された対向基板と、アレイ基板及び対向基板間に挟持された液晶層とを備えている。
【０００３】
ＴＦＴの構造としては、非晶質シリコンＴＦＴで一般的なボトムゲート・逆スタガ型、単結晶シリコンＭＯＳＦＥＴで一般的なトップゲート・コプレーナ型に大別される。トップゲート・コプレーナ型は、ボトムゲート・逆スタガ型に比べＴＦＴ性能に優れる場合が多く、主流となっている。
【０００４】
ＴＦＴの構造にトップゲート・コプレーナ型を用いた場合、半導体層を島状にエッチング加工し、それを覆うようにゲート絶縁膜を成膜し、次いで、ゲート電極を含む走査線を形成するのが一般的である。
【０００５】
さらに、走査線を形成後、ソース・ドレイン領域、ＬＤＤ（Lightly Doped Drain）領域のキャリア濃度調整のため、Ｐ（リン）又はＢ（ボロン）といった不純物を、ゲート絶縁膜を通過させて、下層にある半導体層に注入（イオン注入）する。この後、層間絶縁膜を形成し、コンタクトホールを開口してソース・ドレイン領域を露出させ、これに電気的接続させた信号線を形成する。
【０００６】
上記コンタクトホールを層間絶縁膜に形成する際、静電チャック電極及びＨｅ冷却溝が存在するステージ上にアレイ基板を載置し、静電チャック電極に電圧を印加してアレイ基板を静電チャックした状態で行われる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−２２５３９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、静電チャック電極に電圧を印加した際、補助容量素子の電位上昇と、ＴＦＴ部容量によるゲート電極（走査線）上昇に、差が生じる場合がある。この現象は、静電チャック電極及びＨｅ冷却溝の境目で生じることとなる。上記現象が生じると、ゲート絶縁膜がＥＳＤ（Electro Static Discharge）破壊を起こす可能性が高くなる。ゲート絶縁膜がＥＳＤ破壊を起こすと、半導体層とゲート電極がショートし、ＴＦＴは破損してしまう。
【０００９】
この発明は以上の点に鑑みなされたもので、その目的は、製造歩留まりの高いアレイ基板、液晶表示装置及びアレイ基板の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
一実施形態に係るアレイ基板は、
複数の補助容量電極と、
それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、
ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、
前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、
前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に形成され、前記複数の半導体層のソース領域に対向した複数の第１コンタクトホール及び前記複数のゲート電極に対向した複数の第２コンタクトホールを有した層間絶縁膜と、
前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第１コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線と、
前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第２コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極と、
前記複数の補助容量電極に電気的に接続された複数の画素電極と、を備え、
互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とは、前記走査線を挟んで対向していることを特徴としている。
【００１１】
また、一実施形態に係る液晶表示装置は、
アレイ基板と、
前記アレイ基板に隙間を置いて対向配置された対向基板と、
前記アレイ基板及び対向基板間に挟持された液晶層と、を備え、
前記アレイ基板は、
複数の補助容量電極と、
それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、
ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、
前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、
前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に形成され、前記複数の半導体層のソース領域に対向した複数の第１コンタクトホール及び前記複数のゲート電極に対向した複数の第２コンタクトホールを有した層間絶縁膜と、
前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第１コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線と、
前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第２コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極と、
前記複数の補助容量電極に電気的に接続された複数の画素電極と、を具備し、
互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とは、前記走査線を挟んで対向していることを特徴としている。
【００１２】
また、一実施形態に係るアレイ基板の製造方法は、
複数の補助容量電極と、それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、が形成された製造中のアレイ基板を用意し、
前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に、層間絶縁膜を形成し、
静電チャック電極及び前記静電チャック電極から外れて位置した不活性ガス冷却溝を有するステージ上に、前記層間絶縁膜が形成されたアレイ基板を載置し、
前記静電チャック電極に電圧を印加し、前記アレイ基板を前記ステージに固定し、
前記アレイ基板が前記ステージに固定された状態で、前記層間絶縁膜にエッチングを施し、前記層間絶縁膜に、前記複数の半導体層のソース領域に対向した複数の第１コンタクトホール及び前記複数のゲート電極に対向した複数の第２コンタクトホールを形成し、
前記アレイ基板を前記ステージから降ろした後、前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第１コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線を形成し、
前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第２コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極を形成し、
前記複数の信号線及び複数の接続電極を形成した後、前記複数の補助容量電極に電気的に接続された複数の画素電極を形成し、
前記複数の画素電極を形成する際、互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とが、前記走査線を挟んで対向するように形成することを特徴としている。
【図面の簡単な説明】
【００１３】
【図１】図１は、一実施形態に係る液晶表示装置を示す斜視図である。
【図２】図２は、図１に示したアレイ基板を示す平面図である。
【図３】図３は、図１及び図２に示したアレイ基板の画素の配線構造を示す拡大平面図であり、隣合う２つの画素を示す図である。
【図４】図４は、図２及び図３に示した画素の等価回路図である。
【図５】図５は、図３の線Ａ−Ａに沿った液晶表示パネルを示す断面図であり、ＴＦＴを示す図である。
【図６】図６は、図３の線Ｂ−Ｂに沿った液晶表示パネルを示す断面図であり、補助容量素子を示す図である。
【図７】図７は、図３の線Ｃ−Ｃに沿った液晶表示パネルを示す断面図であり、ゲート電極及び接続電極を示す図である。
【図８】図８は、上記一実施形態に係るアレイ基板の製造方法において使用するエッチング装置のステージの一部を示す平面図である。
【図９】図９は、上記ステージの静電チャック電極及びＨｅガス冷却溝１０２に対する補助容量電極及びゲート電極の位置関係の例を示す概略図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら一実施形態に係るアレイ基板、アレイ基板を備えた液晶表示装置及びアレイ基板の製造方法について詳細に説明する。この実施形態において、液晶表示装置は、ＣＣＤＩ（容量結合ドット反転）駆動を採っている。
【００１５】
図１乃至図７に示すように、液晶表示装置は、液晶表示パネルＰ及びバックライトユニット７を備えている。液晶表示パネルＰは、アレイ基板１と、アレイ基板に対向配置された対向基板２と、これら両基板間に挟持された液晶層３とを備えている。液晶表示パネルＰは、アレイ基板１及び対向基板２が重なった表示領域Ｒ１を有している。アレイ基板１は、表示領域Ｒ１にマトリクス状に配置された複数の画素１３を有している。なお、画素１３については後述する。
【００１６】
アレイ基板１は、透明な絶縁基板として、例えばガラス基板１０を備えている。表示領域Ｒ１の外側において、ガラス基板１０上には、走査線駆動回路４、信号線駆動回路５及び補助容量線駆動回路６が形成されている。走査線駆動回路４は、表示領域Ｒ１の外側に延出した複数の走査線１９と接続されている。走査線駆動回路４は、走査線１９に走査線駆動信号を出力する。
【００１７】
信号線駆動回路５は、表示領域Ｒ１の外側に延出した複数の信号線２７と接続されている。信号線駆動回路５は、信号線２７に信号線駆動信号を出力する。補助容量線駆動回路６は、表示領域Ｒ１の外側に延出した複数の補助容量線２１と接続されている。
【００１８】
ガラス基板１０上にはアンダーコーティング層１２が成膜されている。表示領域Ｒ１において、ガラス基板１０上には、第１方向ｄ１に延在した複数の走査線１９及び第１方向に直交した第２方向ｄ２に延在した複数の信号線２７が配置されている。ガラス基板１０上には、第１方向ｄ１に延在し、走査線１９に平行な複数の補助容量線２１が形成されている。この実施形態において、補助容量線２１は遮光部として機能している。隣合う２本の信号線２７及び隣合う２本の補助容量線２１で囲まれた各領域には画素１３が形成されている。
【００１９】
次に、画素１３を１つ取り出して説明する。
画素１３は、信号線２７及び走査線１９の交差部近傍に設けられたＴＦＴ（薄膜トランジスタ）１４と、ＴＦＴ１４に電気的に接続され走査線１９に重なった画素電極３４と、画素電極３４に電気的に接続された補助容量素子１６とを有している。
【００２０】
詳述すると、アンダーコーティング層１２上に、複数の半導体層１５及び複数の補助容量電極１７が形成されている。補助容量電極１７は、第１方向ｄ１に並べられ、第２方向ｄ２に間隔をおいて並べられている。半導体層１５は、ソース領域ＲＳ及び補助容量電極１７に一対一で接続されたドレイン領域ＲＤを有している。
【００２１】
半導体層１５及び補助容量電極１７は、アンダーコーティング層１２上に形成された半導体膜をパターニングすることにより、同一材料で同時に形成されている。この実施形態において、半導体層１５及び補助容量電極１７は、ポリシリコンで形成されている。また、半導体層１５及び補助容量電極１７は、一体に形成されている。
【００２２】
アンダーコーティング層１２、半導体層１５及び補助容量電極１７上に、ゲート絶縁膜１８が成膜されている。ゲート絶縁膜１８上に、複数のゲート電極２０と、複数の補助容量線２１とが形成されている。
【００２３】
ゲート電極２０は、補助容量電極１７に対して第２方向ｄ２に間隔をおいて位置し、第１方向ｄ１に並べられ、第２方向ｄ２に間隔をおいて並べられている。ゲート電極２０は、ゲート絶縁膜１８を介して半導体層１５と交差し、半導体層１５とともに複数のＴＦＴ１４を形成している。
【００２４】
補助容量線２１は、第１方向ｄ１に延在し、第２方向ｄ２に間隔をおいて並べられている。補助容量線２１は、ゲート絶縁膜１８を介して複数の補助容量電極１７に対向配置され、複数の補助容量電極１７とともに複数の補助容量素子１６を形成している。補助容量電極１７と重なった領域において、補助容量線２１にそれぞれ開口部２１ａが形成されている。
【００２５】
複数の補助容量電極１７、複数の半導体層１５、複数のゲート電極２０及び複数の補助容量線２１上に、層間絶縁膜２２が形成されている。層間絶縁膜２２は、複数の半導体層１５のソース領域ＲＳに対向した複数の第１コンタクトホールＣＨ１と、複数のゲート電極２０に対向した複数の第２コンタクトホールＣＨ２と、を有している。この実施形態において、第１コンタクトホールＣＨ１は、層間絶縁膜２２だけでなくゲート絶縁膜１８も貫通し形成されている。
【００２６】
層間絶縁膜２２上には、複数の信号線２７、複数のコンタクト電極３０及び複数の接続電極２８が形成されている。
信号線２７は、第２方向ｄ２に延在し、第１方向ｄ１に間隔をおいて並べられている。信号線２７は、層間絶縁膜２２を介して複数のゲート電極２０及び複数の補助容量線２１と交差している。信号線２７は、複数の第１コンタクトホールＣＨ１を通って複数の半導体層１５のソース領域ＲＳに電気的に接続されている。
【００２７】
コンタクト電極３０は、ゲート絶縁膜１８及び層間絶縁膜２２の一部を貫通したコンタクトホール２５を通って補助容量電極１７に電気的に接続されている。コンタクトホール２５は、補助容量線２１の開口部２１ａを通っている。このため、コンタクト電極３０及び補助容量線２１間の絶縁状態は維持されている。コンタクト電極３０は、補助容量電極１７を介して半導体層１５のドレイン領域ＲＤに電気的に接続されている。
【００２８】
接続電極２８は、層間絶縁膜２２を介して複数のゲート電極２０に対向配置されている。接続電極２８は、複数の第２コンタクトホールＣＨ２を通って複数のゲート電極２０に電気的に接続され、第１方向ｄ１に隣合うゲート電極２０同士を電気的に接続している。複数の接続電極２８は、複数のゲート電極２０とともに第１方向ｄ１に延在し、第２方向ｄ２に間隔をおいて並べられた複数の走査線１９を形成している。
【００２９】
層間絶縁膜２２、複数の信号線２７、複数のコンタクト電極３０及び複数の接続電極２８上に、絶縁膜として、透明な樹脂により平坦化膜３１が成膜されている。この実施形態において、平坦化膜３１は有機絶縁膜である。平坦化膜３１は、コンタクト電極３０に重なって形成された複数のコンタクトホール３２を有している。
【００３０】
平坦化膜３１上には、ＩＴＯ（インジウム・ティン・オキサイド）等の透明な導電材料により複数の画素電極３４が形成されている。画素電極３４は、第１方向ｄ１及び第２方向ｄ２に沿ってマトリクス状に並べられている。画素電極３４は、コンタクトホール３２を通ってコンタクト電極３０に電気的に接続されている。画素電極３４は、隣合う２本の信号線２７及び隣合う２本の補助容量線２１に周縁を重ねて形成されている。画素電極３４は、第２方向ｄ２に長軸を有している。
【００３１】
画素電極３４は、補助容量電極１７に一対一で電気的に接続されている。第１方向ｄ１に隣合う一方の画素電極３４が接続された補助容量電極１７と、他方の画素電極３４が接続された補助容量電極１７とは、走査線１９を挟んで対向している。
【００３２】
上記のように、平坦化膜３１及び画素電極３４等が形成されたガラス基板１０上に、図示しない複数の柱状スペーサが形成されている。柱状スペーサが形成された平坦化膜３１及び画素電極３４上に、配向膜３７が形成されている。
【００３３】
複数の画素１３は、ＴＦＴ１４、補助容量素子１６及び画素電極３４をそれぞれ１つずつ有している。なお、ＴＦＴ１４の容量である、ゲート電極２０及び半導体層１５のドレイン領域ＲＤ間の容量をＣＧＤとする。
【００３４】
次に、対向基板２について説明する。
対向基板２は、透明な絶縁基板として、例えばガラス基板４０を備えている。ガラス基板４０上には、カラーフィルタ５０が形成されている。
【００３５】
カラーフィルタ５０は、複数の赤色の着色層５０Ｒ、複数の緑色の着色層及び複数の青色の着色層を有している。各着色層は、ストライプ状に形成され、第２方向ｄ２に延出している。各着色層の周縁は、信号線２７に重なっている。カラーフィルタ５０上には、ＩＴＯ等の透明な導電材料により共通電極４１が形成されている。共通電極４１上には配向膜４３が形成されている。
【００３６】
アレイ基板１及び対向基板２は、複数の柱状スペーサにより、所定の隙間を保持して対向配置されている。アレイ基板１及び対向基板２は、表示領域Ｒ１外周の両基板間に配置されたシール材６０により接合されている。液晶層３は、アレイ基板１、対向基板２及びシール材６０で囲まれた領域に形成されている。シール材６０の一部には液晶注入口６１が形成され、この液晶注入口は封止材６２で封止されている。
【００３７】
バックライトユニット７は、導光板７ａと、この導光板の一側縁に対向配置された図示しない光源及び反射板とを有している。導光板７ａは、アレイ基板１に対向配置されている。液晶表示装置は、図示しないベゼル等も有している。
【００３８】
次に、上記のように構成されたアレイ基板１の製造方法について説明する。特に、第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２を形成した後、走査線１９を形成する製造方法について詳細に説明する。
【００３９】
まず、ガラス基板１０を用意する。用意したガラス基板１０上には、成膜やパターニングを繰り返す等、一般的な製造工程により、アンダーコーティング層１２、補助容量電極１７、半導体層１５、ゲート絶縁膜１８、ゲート電極２０及び補助容量線２１を形成する。
【００４０】
その後、図示しないプラズマＣＶＤ装置（チャンバ）内で、複数の補助容量電極１７、複数の半導体層１５、複数のゲート電極２０及び複数の補助容量線２１（製造中のアレイ基板１）上に層間絶縁膜２２を形成する。
【００４１】
続いて、層間絶縁膜が形成されたアレイ基板１をプラズマＣＶＤ装置から図示しないエッチング装置（チャンバ）内に搬送する。
図８に示すように、ここで、エッチング装置内には、静電チャック電極１０１及び静電チャック電極１０１から外れて位置した不活性ガス冷却溝としてのＨｅ（ヘリウム）ガス冷却溝１０２を有するステージ１００が設けられている。Ｈｅガス冷却溝１０２は、ストライプ状に形成されている。
【００４２】
図５乃至図８に示すように、ステージ１００上に、エッチング装置内に搬入されたアレイ基板１を載置する。図９に示すように、この際、Ｈｅガス冷却溝１０２が延出した方向に、走査線１９や補助容量線２１の延在した方向が平行となるように、ステージ１００上にアレイ基板１が載置される。
【００４３】
続いて、静電チャック電極１０１に電圧を印加し、アレイ基板１をステージ１００に固定（静電チャック）する。この実施形態において、静電チャック電極１０１には、４．５ｋＶの電圧を印加している。
【００４４】
次いで、アレイ基板１がステージ１００に固定された状態で、層間絶縁膜２２にフォトリソグラフィ法を用いてエッチングを施す。これにより、ゲート絶縁膜１８及び層間絶縁膜２２に複数の半導体層１５のソース領域ＲＳに対向した複数の第１コンタクトホールＣＨ１が形成され、層間絶縁膜２２に複数のゲート電極２０に対向した複数の第２コンタクトホールＣＨ２が形成される。また、半導体層１５のソース領域ＲＳ及びゲート電極２０が露出される。
この実施形態において、エッチングにはドライエッチングを使用し、エッチングガス等のエッチング条件を調整してエッチングを行った。
【００４５】
続いて、アレイ基板１をステージ１００から降ろしてエッチング装置の外部に搬出した後、層間絶縁膜２２上に、金属膜などの導電膜を形成し、導電膜をエッチング（パターニング）する。これにより、層間絶縁膜２２上に、複数の信号線２７、複数のコンタクト電極３０及び複数の接続電極２８が形成される。複数の接続電極２８は、複数のゲート電極２０に電気的に接続されるため、複数の走査線１９が形成される。
【００４６】
その後、ガラス基板１０上には、成膜やパターニングを繰り返す等、一般的な製造工程により、平坦化膜３１、画素電極３４、柱状スペーサ及び配向膜３７を形成することにより、アレイ基板１が完成する。画素電極３４を形成する際、互いに隣合う一方の画素電極３４が接続された補助容量電極１７と、他方の画素電極３４が接続された補助容量電極１７とが、走査線１９を挟んで対向するように形成している。
【００４７】
詳述しないが、走査線駆動回路４、信号線駆動回路５及び補助容量線駆動回路６は、適宜形成される。また、上述したアレイ基板の製造方法では、１個のアレイ基板１を形成する場合について説明したが、１枚のマザーガラス（マザー基板）を用いて複数個のアレイ基板１を形成する、いわゆる多面取りを行う場合であっても上述したアレイ基板の製造方法を適用可能である。この場合、複数個のアレイ基板１を同時に形成することが可能である。
【００４８】
以上のように構成された一実施形態に係るアレイ基板１、液晶表示装置及びアレイ基板１の製造方法によれば、複数のゲート電極２０は、電気的に独立して形成されている。複数のゲート電極２０が電気的に独立した状態で、ゲート絶縁膜１８及び層間絶縁膜２２に第１コンタクトホールＣＨ１を形成し、層間絶縁膜２２に第２コンタクトホールＣＨ２を形成することができる。
【００４９】
ゲート電極２０が電気的に独立しているため、ゲート電極２０の電位を上昇し易くすることができる。これにより、図９に示すように、静電チャック電極１０１に電圧を印加した際、静電チャック電極１０１及びＨｅガス冷却溝１０２の境目で、補助容量電極１７（補助容量素子１６の補助容量Ｃｓ）の電位上昇と、ＴＦＴ１４の容量ＣＧＤによるゲート電極２０上昇と、に差が生じる場合であっても、これらの電位差を低減することができる。
【００５０】
これにより、半導体層１５及びゲート電極２０のショートを招くゲート絶縁膜１８のＥＳＤ（Electro Static Discharge）破壊を低減することができるため、ＴＦＴ１４の破損を低減することができる。
【００５１】
また、第１コンタクトホールＣＨ１の製造工程において第２コンタクトホールＣＨ２を同時に形成することができ、信号線２７等の製造工程においてゲート電極２０とともに走査線１９を形成する接続電極２８を同一材料で同時に形成することができるため、製造コストを増大すること無しにアレイ基板１を製造することが可能である。
【００５２】
上記したことから、製造歩留まりの高いアレイ基板、液晶表示装置及びアレイ基板の製造方法を得ることができる。
【００５３】
なお、この発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化可能である。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。
【００５４】
本発明は、上述したようにＣＣＤＩ駆動を採るためのアレイ基板、液晶表示装置及びアレイ基板の製造方法に効果的であるが、これに限らず、ＣＣ駆動を採るものなど、各種のアレイ基板、液晶表示装置及びアレイ基板の製造方法に適用可能である。但し、ＣＣ駆動を採る場合、ゲート電極の電位が上昇し易く、ＴＦＴが破損する問題はないため、本発明を適用しない方が好ましい。
【符号の説明】
【００５５】
１…アレイ基板、２…対向基板、３…液晶層、１０…ガラス基板、１３…画素、１４…ＴＦＴ、１５…半導体層、１６…補助容量素子、１７…補助容量電極、１８…ゲート絶縁膜、１９…走査線、２０…ゲート電極、２１…補助容量線、２２…層間絶縁膜、２７…信号線、２８…接続電極、３４…画素電極、１００…ステージ、１０１…静電チャック電極、１０２…Ｈｅガス冷却溝、Ｐ…液晶表示パネル、Ｒ１…表示領域、ｄ１…第１方向、ｄ２…第２方向、ＲＳ…ソース領域、ＲＤ…ドレイン領域、ＣＨ１…第１コンタクトホール、ＣＨ２…第２コンタクトホール、Ｃｓ…補助容量、ＣＧＤ…容量。
【特許請求の範囲】
【請求項１】
複数の補助容量電極と、
それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、
ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、
前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、
前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に形成され、前記複数の半導体層のソース領域に対向した複数の第１コンタクトホール及び前記複数のゲート電極に対向した複数の第２コンタクトホールを有した層間絶縁膜と、
前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第１コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線と、
前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第２コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極と、
前記複数の補助容量電極に電気的に接続された複数の画素電極と、を備え、
互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とは、前記走査線を挟んで対向していることを特徴とするアレイ基板。
【請求項２】
第１方向に並べられ、前記第１方向に直交した第２方向に間隔をおいて並べられた複数の補助容量電極と、
それぞれ、ソース領域及び前記複数の補助容量電極に一対一で接続されたドレイン領域を有した複数の半導体層と、
前記複数の補助容量電極に対して前記第２方向に間隔をおいて位置し、前記第１方向に並べられ、前記第２方向に間隔をおいて並べられ、ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、
前記第１方向に延在し、前記第２方向に間隔をおいて並べられ、前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、
前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に形成され、前記複数の半導体層のソース領域に対向した複数の第１コンタクトホール及び前記複数のゲート電極に対向した複数の第２コンタクトホールを有した層間絶縁膜と、
前記第２方向に延在し、前記第１方向に間隔をおいて並べられ、前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第１コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線と、
前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第２コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記第１方向に隣合うゲート電極同士を電気的に接続し、前記複数のゲート電極とともに前記第１方向に延在し、前記第２方向に間隔をおいて並べられた複数の走査線を形成する複数の接続電極と、
前記第１方向及び第２方向に並べられ、前記複数の補助容量電極に一対一で電気的に接続された複数の画素電極と、を備え、
前記第１方向に隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とは、前記走査線を挟んで対向していることを特徴とするアレイ基板。
【請求項３】
アレイ基板と、
前記アレイ基板に隙間を置いて対向配置された対向基板と、
前記アレイ基板及び対向基板間に挟持された液晶層と、を備え、
前記アレイ基板は、
複数の補助容量電極と、
それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、
ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、
前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、
前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に形成され、前記複数の半導体層のソース領域に対向した複数の第１コンタクトホール及び前記複数のゲート電極に対向した複数の第２コンタクトホールを有した層間絶縁膜と、
前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第１コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線と、
前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第２コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極と、
前記複数の補助容量電極に電気的に接続された複数の画素電極と、を具備し、
互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とは、前記走査線を挟んで対向していることを特徴とする液晶表示装置。
【請求項４】
複数の補助容量電極と、それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、が形成された製造中のアレイ基板を用意し、
前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に、層間絶縁膜を形成し、
静電チャック電極及び前記静電チャック電極から外れて位置した不活性ガス冷却溝を有するステージ上に、前記層間絶縁膜が形成されたアレイ基板を載置し、
前記静電チャック電極に電圧を印加し、前記アレイ基板を前記ステージに固定し、
前記アレイ基板が前記ステージに固定された状態で、前記層間絶縁膜にエッチングを施し、前記層間絶縁膜に、前記複数の半導体層のソース領域に対向した複数の第１コンタクトホール及び前記複数のゲート電極に対向した複数の第２コンタクトホールを形成し、
前記アレイ基板を前記ステージから降ろした後、前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第１コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線を形成し、
前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第２コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極を形成し、
前記複数の信号線及び複数の接続電極を形成した後、前記複数の補助容量電極に電気的に接続された複数の画素電極を形成し、
前記複数の画素電極を形成する際、互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とが、前記走査線を挟んで対向するように形成することを特徴とするアレイ基板の製造方法。
【請求項１】
複数の補助容量電極と、
それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、
ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、
前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、
前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に形成され、前記複数の半導体層のソース領域に対向した複数の第１コンタクトホール及び前記複数のゲート電極に対向した複数の第２コンタクトホールを有した層間絶縁膜と、
前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第１コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線と、
前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第２コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極と、
前記複数の補助容量電極に電気的に接続された複数の画素電極と、を備え、
互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とは、前記走査線を挟んで対向していることを特徴とするアレイ基板。
【請求項２】
第１方向に並べられ、前記第１方向に直交した第２方向に間隔をおいて並べられた複数の補助容量電極と、
それぞれ、ソース領域及び前記複数の補助容量電極に一対一で接続されたドレイン領域を有した複数の半導体層と、
前記複数の補助容量電極に対して前記第２方向に間隔をおいて位置し、前記第１方向に並べられ、前記第２方向に間隔をおいて並べられ、ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、
前記第１方向に延在し、前記第２方向に間隔をおいて並べられ、前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、
前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に形成され、前記複数の半導体層のソース領域に対向した複数の第１コンタクトホール及び前記複数のゲート電極に対向した複数の第２コンタクトホールを有した層間絶縁膜と、
前記第２方向に延在し、前記第１方向に間隔をおいて並べられ、前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第１コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線と、
前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第２コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記第１方向に隣合うゲート電極同士を電気的に接続し、前記複数のゲート電極とともに前記第１方向に延在し、前記第２方向に間隔をおいて並べられた複数の走査線を形成する複数の接続電極と、
前記第１方向及び第２方向に並べられ、前記複数の補助容量電極に一対一で電気的に接続された複数の画素電極と、を備え、
前記第１方向に隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とは、前記走査線を挟んで対向していることを特徴とするアレイ基板。
【請求項３】
アレイ基板と、
前記アレイ基板に隙間を置いて対向配置された対向基板と、
前記アレイ基板及び対向基板間に挟持された液晶層と、を備え、
前記アレイ基板は、
複数の補助容量電極と、
それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、
ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、
前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、
前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に形成され、前記複数の半導体層のソース領域に対向した複数の第１コンタクトホール及び前記複数のゲート電極に対向した複数の第２コンタクトホールを有した層間絶縁膜と、
前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第１コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線と、
前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第２コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極と、
前記複数の補助容量電極に電気的に接続された複数の画素電極と、を具備し、
互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とは、前記走査線を挟んで対向していることを特徴とする液晶表示装置。
【請求項４】
複数の補助容量電極と、それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、が形成された製造中のアレイ基板を用意し、
前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に、層間絶縁膜を形成し、
静電チャック電極及び前記静電チャック電極から外れて位置した不活性ガス冷却溝を有するステージ上に、前記層間絶縁膜が形成されたアレイ基板を載置し、
前記静電チャック電極に電圧を印加し、前記アレイ基板を前記ステージに固定し、
前記アレイ基板が前記ステージに固定された状態で、前記層間絶縁膜にエッチングを施し、前記層間絶縁膜に、前記複数の半導体層のソース領域に対向した複数の第１コンタクトホール及び前記複数のゲート電極に対向した複数の第２コンタクトホールを形成し、
前記アレイ基板を前記ステージから降ろした後、前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第１コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線を形成し、
前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第２コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極を形成し、
前記複数の信号線及び複数の接続電極を形成した後、前記複数の補助容量電極に電気的に接続された複数の画素電極を形成し、
前記複数の画素電極を形成する際、互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とが、前記走査線を挟んで対向するように形成することを特徴とするアレイ基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１８９８７７（Ｐ２０１２−１８９８７７Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１１−５４３７０（Ｐ２０１１−５４３７０）
【出願日】平成２３年３月１１日（２０１１．３．１１）
【出願人】（３０２０２０２０７）株式会社ジャパンディスプレイセントラル (2,170)
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２３年３月１１日（２０１１．３．１１）
【出願人】（３０２０２０２０７）株式会社ジャパンディスプレイセントラル (2,170)
【Ｆターム（参考）】
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