アンチエクリプス回路及びその動作方法
【課題】半導体イメージャで発生するエクリプスの発生を抑圧するアンチエクリプス回路及びその形成方法を提供する。
【解決手段】イメージピクセルのアンチエクリプス回路は、ピクセル出力ラインに結合されたピクセルと、ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにピクセル出力ライン上のリセット電圧を制御する回路とを具える。
【解決手段】イメージピクセルのアンチエクリプス回路は、ピクセル出力ラインに結合されたピクセルと、ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにピクセル出力ライン上のリセット電圧を制御する回路とを具える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体イメージャに関するものであり、特にイメージャ用のアンチエクリプス回路に関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージャ回路は、ピクセルの焦平面アレイを有しており、各ピクセルは、光発生電荷を基板の特定部分に蓄積するために、フォトゲート、光伝導体又はフォトダイオードのようなフォトセンサを有している。各ピクセルは、基板上又は基板内に形成された電荷記憶領域を有しており、この電荷記憶領域は、読出し回路の一部である出力トランジスタのゲートに接続されている。あるイメージャ回路では、電荷をフォトセンサから電荷記憶領域へ転送するトランジスタのような少なくとも１つの電子装置と、電荷転送前に電荷記憶領域を予め決定した電荷レベルにリセットするための１つの装置、この場合も代表的にトランジスタとを各ピクセルが含むようにしうる。
【０００３】
ＣＭＯＳイメージャ回路では、ピクセルの能動素子が、
（１）光子‐電荷変換、
（２）イメージ電荷の蓄積、
（３）既知の状態への電荷記憶領域のリセット、
（４）電荷記憶領域への電荷の転送、
（５）読出しピクセルの選択、
（６）電荷記憶領域における電荷を表わす信号の出力及び増幅、
の機能を実行する。光電荷は、これを初期の電荷蓄積領域から電荷記憶領域に移動させる際に増幅することができる。電荷記憶領域における電荷は代表的に、ソースホロワトランジスタによりピクセル出力電圧に変換される。
【０００４】
上述した種類のＣＭＯＳイメージャ回路は一般に知られているものであり、例えば、マイクロンテクノロジー社に譲渡された米国特許第 6,140,630号明細書、同第 6,376,868号明細書、同第 6,310,366号明細書、同第 6,326,652号明細書、同第 6,204,524号明細書及び同第 6,333,205号明細書で説明されている。これらの米国特許明細書は参考のためにここに導入したものである。
【０００５】
図１は、従来の４トランジスタ（４Ｔ）ピクセル１００及びその関連の負荷回路（電流源として示す）１２０を示す説明図である。ピクセル１００は、フォトダイオードとして示す光感応素子１０１と、浮動拡散領域Ｃと、４つのトランジスタ、すなわち、転送トランジスタ１１１、リセットトランジスタ１１２、第１ソースホロワトランジスタ１１３及び行選択トランジスタ１１４とを有する。このピクセル１００には、転送トランジスタ１１１の導通制御を行う制御信号ＴＸと、リセットトランジスタ１１２の導通制御を行う制御信号（リセット信号）ＲＳと、行選択トランジスタ１１４の導通制御を行う制御信号（行選択信号）ＳＥＬとが供給される。浮動拡散領域Ｃにおける電荷は第１ソースホロワトランジスタ１１３の導通制御を行う。この第１ソースホロワトランジスタ１１３の出力は、行選択トランジスタ１１４が導通している際に（すなわち、制御信号ＳＥＬがアサート（有効化）されている際に）この行選択トランジスタ１１４を経て負荷回路１２０に供給され、これによりノードＢにピクセル信号を出力する。
【０００６】
転送トランジスタ１１１及びリセットトランジスタ１１２の状態は、浮動拡散領域Ｃを、電荷積分期間中に光感応素子１０１により発生される光発生電荷を受けるために光感応素子１０１に結合するか、或いはリセット期間中にノードＡのピクセル電源Ｖaapix に結合するかを決定する。
【０００７】
ピクセル１００は以下のようにして動作する。制御信号ＳＥＬをアサートして、行選択トランジスタ１１４を導通させる。これと同時に、制御信号ＴＸはアサートさせずに、制御信号ＲＳをアサートする。これにより、浮動拡散領域ＣをノードＡにおけるピクセル電源Ｖaapix に結合し、浮動拡散領域Ｃのノードにおける電圧を初期電圧にリセットする。ピクセル１００はリセット信号ＶＲＳＴを負荷回路１２０に出力する。ノードＢは、行選択トランジスタ１１４と負荷回路１２０との間に結合されており、ピクセルリセット信号ＶＲＳＴをサンプル及びホールドするサンプル‐ホールド回路（図示せず）に対する入力端として作用する。
【０００８】
リセット信号ＶＲＳＴが出力された後、制御信号ＲＳをデアサート（無効化）する。光感応素子１０１に入射光が当たると、この光感応素子は電荷積分期間中この入射光のレベルに応じて電荷を蓄積する。リセット信号ＶＲＳＴの出力後で電荷積分期間後、制御信号ＴＸをアサートする。これにより、浮動拡散領域Ｃを光感応素子１０１に結合する。従って、電荷が転送トランジスタ１１１を流れ、浮動拡散領域Ｃにおける電圧を減少させる。ピクセル１００は光信号ＶＳＩＧを負荷回路１２０に出力し、この光信号がノードＢに現れてサンプル‐ホールド回路（図示せず）によりサンプリングされる。リセット信号ＶＲＳＴ及び光信号ＶＳＩＧは全ピクセル出力の異なる成分である（すなわち、Ｖoutput＝ＶＲＳＴ−ＶＳＩＧ）。
【０００９】
ピクセル１００はエクリプシングとして知られた一種のひずみを受けやすい。エクリプシングとは、明るい光がピクセルに入射したにもかかわらず、暗いピクセルに相当するピクセル信号をピクセルが出力する場合に生じるひずみを言うものである。エクリプシングは、ピクセルが明るい光に当てられた際に生じるおそれがある。その理由は、光感応素子１０１が多量の光発生電荷を生じるおそれがある為である。この場合、ピクセル１００がリセット信号ＶＲＳＴを出力している間に、進行中の積分期間中に光感応素子１０１により発生される光発生電荷の一部が転送トランジスタ１１１を経て浮動拡散ノードＣに漏出するおそれがある。これにより、浮動拡散ノードにおけるリセット電圧を減少させ、ピクセル１００が間違った（すなわち、減少した電圧の）リセット信号ＶＲＳＴを生じるようにするおそれがある。しかも、これにより、リセット信号ＶＲＳＴ及び光信号ＶＳＩＧをほぼ同じ電圧とするおそれもある。例えば、リセット信号ＶＲＳＴ及び光信号ＶＳＩＧが双方ともほぼ０ボルトとなるおそれがある。従って、ピクセル出力（ＶＲＳＴ−ＶＳＩＧ）がほぼ０ボルトとなるおそれがあり、これが、通常暗いピクセルと関連する出力電圧に対応する。
【００１０】
このエクリプシングの影響を最小にするのにアンチエクリプス回路を用いることができる。例えば、エクリプシングによると、ピクセルのリセット電圧が０電圧に向けて降下する傾向にある為、アンチエクリプス回路によりリセット信号の電圧レベルをモニタしうるようにする。この電圧レベルがしきい値電圧よりも降下すると、アンチエクリプス回路は、エクリプシングが生じる（又は生じている）ことを仮定し、次に、リセットレベルを補正電圧まで引き上げることによりリセット信号の電圧レベルを補正し、これによりエクリプシングの影響を最小にするようにすることができる。
【００１１】
図２は、ピクセル１００と、その負荷回路１２０と、上述したエクリプシング問題を解決するための従来のアンチエクリプス回路２３０とを示す説明図である。アンチエクリプス回路２３０はスイッチングトランジスタ２３２と直列に結合された第２ソースホロワトランジスタ２３１を有する。スイッチングトランジスタ２３２の出力端は、ピクセル１００の出力端と並列にして、負荷回路１２０の入力端（すなわち、ノードＢ）に結合されている。第２ソースホロワトランジスタ２３１の一方のソース／ドレイン端子はピクセル電源Ｖaapix に結合され、他方のソース／ドレイン端子はスイッチングトランジスタ２３２に結合されている。この第２ソースホロワトランジスタ２３１は制御信号ＶＲＥＦによりバイアスされる。スイッチングトランジスタ２３２の導通制御は、リセット信号ＶＲＳＴをサンプル及びホールドするのに用いる（サンプル‐ホールドリセット）制御信号ＳＨＲにより制御される。制御信号ＶＲＥＦの電圧レベルは、リセット信号ＶＲＳＴが出力されている間に浮動拡散領域Ｃにおける電圧が減少する場合に、第２ソースホロワトランジスタ２３１が導通して、ノードＢにおける電圧を、制御信号ＶＲＥＦの電圧レベルから、この第２ソースホロワトランジスタ２３１のしきい値電圧を減算した値まで引き上げるように設定する。アンチエクリプス回路２３０の１つの制限は、リセット信号ＶＲＳＴに生じるおそれのある変化に対して充分な余裕度を持たせる必要があるということである。リセット信号ＶＲＳＴは、リセットトランジスタ１１２及び第１ソースホロワトランジスタ１１３の双方のしきい値電圧の変化により影響を受ける。更に、温度変化や、ピクセル電源Ｖaapix 及び高レベルの制御パルスＲＳの電圧変化によりリセット信号ＶＲＳＴに影響を及ぼす。通常の露光状態におけるように、エクリプシングの防止が必要でない場合には、第２ソースホロワトランジスタ２３１を流れる電流を零にしてアンチエクリプス回路２３０による如何なる寄与をも回避するようにする必要がある。従って、リセット信号ＶＲＳＴの変化が最小値であるものとした場合に、制御信号ＶＲＥＦを充分に低い電圧として選択し、従って、この制御信号ＶＲＥＦの電圧を減少させる必要がある為、エクリプシング防止のための充分な出力レベルを得るのを困難とする。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従って、イメージャ用のアンチエクリプス回路を改善する必要性及び要求がある。
【課題を解決するための手段】
【００１３】
本発明の代表的な例によれば、ピクセル出力ラインに結合されたピクセルと、このピクセル出力ライン上に得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、ピクセル出力ライン上のピクセルリセット電圧を、予め決定した最小電圧よりも高くに維持するように、このピクセル出力ライン上のピクセルリセット電圧を制御する回路とを具えるアンチエクリプス回路及びその形成方法を提供する。
【実施例】
【００１４】
本発明の上述した及びその他の利点及び特徴は、以下の添付図面を参照した本発明の代表的な実施例の詳細な説明からより一層明らかとなるであろう。
添付図面を参照する以下の詳細な説明においては、本発明を実施しうる特定の実施例の一部を例示するものである。これらの実施例は、当業者が本発明を実施するのに十分詳細に説明してあり、本発明の精神及び範囲を逸脱することなしに、他の実施例を用いうること及び構造的、論理的及び電気的変更を加えうることに注意すべきである。又、説明する処理工程の経過は本発明の実施例の代表的なものであるが、これらの工程の順序はこの説明に限定されるものではなく、必ずその順序で行う必要がある工程を除いて、当業者にとって既知のように順序を変えることができるものである。
【００１５】
本明細書で用いる用語「ピクセル」とは、フォトセンサと、光子を電気信号に変換する関連のトランジスタとを有する光素子ユニットセルを意味するものである。図面を簡単にするために、少数の代表的なピクセルのみを図示し説明するが、代表的な製造に当たっては、多数の同様なピクセルを同時に処理するものである。従って、以下の詳細な説明は本発明を限定するものではなく、本発明の範囲は特許請求の範囲によってのみ規定されるものである。
【００１６】
更に、本発明をＣＭＯＳイメージャにつき以下に説明するが、本発明は、リセットされその後電荷が転送される記憶ノードを有するいかなる固体撮像装置にも適用しうるものである。従って、以下の詳細な説明は、本発明をこれに限定するものではなく、本発明の範囲は特許請求の範囲によってのみ規定されるものである。
【００１７】
図面（同じ符号は同様な素子を示す）を参照するに、図３Ａは、ピクセル回路１００と、クリップ回路３００と、グローバルマルチプレックス回路３５０とを有する本発明の第１実施例を示す。ピクセル回路１００は、図１につき説明したのと同じである。クリップ回路３００は、クリップトランジスタ３１０と、クランプスイッチ３２０と、メモリキャパシタ３３０と、ＶＳＬＩＣＥ＿local ノードＤとを有する。グローバルマルチプレックス回路３５０は、第１制御スイッチ３５１と、第２制御スイッチ３５２と、第３制御スイッチ３５３とを有している。クリップ回路３００はノードＢでピクセル１００に接続されている。クリップトランジスタ３１０は、そのドレインでピクセル電源Ｖaapix （ノードＡ）に接続され、そのソースでクランプスイッチ３２０の第１端子に、従って、イメージャの共通ラインに結合されている。クリップトランジスタ３１０のゲートはＶＳＬＩＣＥ＿local ノードＤに結合されている。クランプスイッチ３２０の第２端子もノードＤに接続されている。メモリキャパシタ３３０の一方の端子はノードＤに結合され、他方の端子は共通ＶＳＬＩＣＥバス３４０に接続されている。グローバルマルチプレックス回路３５０は、３つの制御スイッチ３５１、３５２及び３５３を経てＶＳＬＩＣＥバス３４０を駆動する。これら３つのスイッチは電圧信号ＶＣＬ、ＶＳＬＩＣＥ＿Ｒ及びＶＳＬＩＣＥ＿Ｓをそれぞれ出力しうる。ここで、
ＶＳＬＩＣＥ＿Ｒ＞ＶＣＬ＞ＶＳＬＩＣＥ＿Ｓ
である。負荷回路１２０は負荷トランジスタ３２５として示してあり、この負荷トランジスタ３２５のゲートには信号ＶＬＮのラインが接続されている。
【００１８】
図４Ａは、図３Ａに示す実施例の代表的な動作を表わしており、図３Ａの回路の動作中におけるリセット電圧ＶＲＳＴのレベルをも示している。時刻t0では、行選択信号ＳＥＬがピクセル１００に供給され、このピクセル１００が選択される。時刻t1において、リセット信号ＲＳが高レベルとなってリセットトランジスタ１１２に供給される。これにより、リセットトランジスタ１１２が飽和動作モードにありそのしきい値電圧がＶT-MRS であるものとすると、ノードＣにおける電圧Ｖpix はＶＤＤ（リセット信号ＲＳの高レベル）からＶT-MRS を引いた値、すなわち、
ＶＤＤ−ＶT-MRS
まで上昇する。この電圧Ｖpix をＶpix の初期電圧Ｖpix(rst)として設定する。ピクセル１００は以下の式によるリセット信号ＶＲＳＴを出力する。次式において、ＶT-MRD はソースホロワトランジスタ１１３のしきい値電圧である。
ＶＲＳＴ＝Ｖpix(rst)−ＶT-MRD
【００１９】
又、クランプスイッチ３２０やスイッチ３５１も、ＣＬが高レベルとなっている際に時刻t1で閉成する。従って、リセット電圧ＶＲＳＴは、クリップ回路３００のＶＳＬＩＣＥ＿local ノードＤに入力される。時刻t2において、ＣＬがデアサートされるとともにクランプスイッチ３２０が開放し、又電圧信号ＳＬＩＣＥ＿Ｒが高レベルにアサートされた際にスイッチ３５２が閉成する為、ノードＤにおけるＶＳＬＩＣＥ＿local 電圧は、
ＶＳＬＩＣＥ＿local(rst)＝ＶＲＳＴ＋（ＶＳＬＩＣＥ＿Ｒ−ＶＣＬ）
に変化する。ここで、メモリキャパシタ３３０はＶＳＬＩＣＥ＿local ノードＤにおける寄生キャパシタンスよりも十分に大きくすることにより、
△ＶＳＬＩＣＥ≒△ＶＳＬＩＣＥ＿local
となる。ＶＳＬＩＣＥ＿local(rst)はクリップ回路におけるＶＳＬＩＣＥ＿Ｒと等価であり、リセット期間の間のピクセルの出力電圧Ｖpixoutの最小レベルを決定するとともにエクリプシングの影響を回避する。
【００２０】
従って、ＶpixoutノードＢに対するクリップ電圧は、
Ｖclip(rst) ＝ＶＲＳＴ＋（ＶＳＬＩＣＥ＿Ｒ−ＶＣＬ）−ＶT-MSL
となる。ここで、ＶT-MSL はクリップトランジスタ３１０のしきい値電圧である。
【００２１】
制御信号ＳＨＲがt3でデアサートされた際の外部メモリ（図示せず）でのＶＲＳＴサンプリングの終了に続いて、時刻t4でＳＬＩＣＥ＿Ｒがデアサートされる為スイッチ３５２が開放するとともに、ＳＬＩＣＥ＿Ｓがアサートされる為スイッチ３５３が閉成する。その結果、ＶＳＬＩＣＥ＿local 及びクリップ電圧は次式に変化する。
ＶＳＬＩＣＥ＿local(sig)＝ＶＲＳＴ＋（ＶＳＬＩＣＥ＿Ｓ−ＶＣＬ）
Ｖclip(sig) ＝ＶＲＳＴ＋（ＶＳＬＩＣＥ＿Ｓ−ＶＣＬ）−ＶT-MSL
【００２２】
時刻t5において、制御信号ＴＸがアサートし、転送トランジスタ１１１がターンオンし、フォトダイオード１０１に蓄積された光発生電荷がこのフォトダイオード１０１から浮動拡散ノードＣに転送され、これによりＶpix を、従って、ピクセルの出力電圧Ｖpixoutをも降下させる。電荷転送後のピクセルの出力電圧Ｖpixoutが前記信号ＶＳＩＧであり、この電圧は、サンプル‐ホールド信号ＳＨＳが時刻t5〜t6中にアサートされると他の外部メモリ（図示せず）において、サンプリングされる。フォトダイオード１０１により収集される電圧は、ＶＲＳＴからＶＳＩＧを減算することにより得られる。一方、ピクセルが飽和した際のバイアス電流のカットオフを回避するために、クリップ電圧Ｖclip(sig) により最小のＶpixoutを制限する。クリップ電圧は、ピクセルのリセットトランジスタ１１２及びソースホロワトランジスタ１１３のしきい値電圧ＶT-MRS 及びＶT-MRD のあらゆる変化を含むリセット電圧ＶＲＳＴに基づくものである。従って、これらのしきい値電圧の変化はもはやクリップ電圧を設定するための必要な余裕度に悪影響を及ぼさず、ダイナミックレンジを広くする。更に、温度変動と電源の変化との双方又はいずれか一方によるＶＲＳＴの切換え時間も無視できる為、変化のない調整を達成しうる。
【００２３】
図３Ｂは、本発明の第２実施例を示す。本例では、図３Ａと比べて付加的に、Ｖaapix イネーブルトランジスタ３６０がクリップ回路３００’内に導入されている。Ｖaapix イネーブルトランジスタ（スイッチ）３６０はメモリキャパシタ３３０を充電するために用いられる為、このトランジスタを極めて小型にすることができる。又、クランプスイッチ３２０の位置はクリップトランジスタ３１０のドレイン側に変えられている。
【００２４】
図４Ｂは、図３Ｂに示す実施例の代表的な動作を表わし、この回路動作中に得られるＶＲＳＴ信号も示している。時刻t0で、行選択信号ＳＥＬがピクセル１００に供給され、このピクセル１００が選択される。時刻t1で、リセット信号ＲＳが高レベルになるとともに、充電信号ＳＬＩＣＥ＿ＥＮ＿ＢＡＲがデアサートされる。この時点では、信号ＣＬが高レベルにある為、ノードＤはＶaapix イネーブルトランジスタ３６０を介してピクセル電源Ｖaapix に接続される。時刻t1a では、充電信号ＳＬＩＣＥ＿ＥＮ＿ＢＡＲがアサートされ、ＶＳＬＩＣＥ＿local ノードＤ及びクリップトランジスタ３１０のドレインノードが双方とも電源Ｖaapix から分離される為、ＶＳＬＩＣＥ＿local 電圧は、電荷がクリップトランジスタ３１０を流れるにつれて減少する。ＶＳＬＩＣＥ＿local 電圧の減少に続いてＶpixoutノードＢの電圧が減少してＶＲＳＴに達すると、クリップ回路３００’は不作動となる。ピクセルの出力電圧ＶpixoutがＶＲＳＴにクリップされると、クリップトランジスタ３１０のチャネル電流が有効に遮断され、ＶＳＬＩＣＥ＿local ノードＤにおける電圧がＶＲＳＴ＋ＶT-MSL に設定される。ＶＳＬＩＣＥ＿local 電圧が充分に安定化された後、時刻t2でクランプスイッチ３２０が開放し、ＶＳＬＩＣＥ＿local ノードＤにＶＲＳＴ＋ＶT-MSL が記憶される。
【００２５】
続いて、ＶＳＬＩＣＥバス３４０の電圧が時刻t2で信号ＶＣＬから信号ＶＳＬＩＣＥ＿Ｒに切り換わった後に、充電信号ＳＬＩＣＥ＿ＥＮ＿ＢＡＲが時刻t2a で低レベルとなり、クリップ回路をイネーブル状態にする。従って、ＶＲＳＴサンプリング期間に対するＶpixoutノードのクリップレベルは、
Ｖclip(rst) ＝ＶＳＬＩＣＥ＿local(rst)−ＶT-MSL
＝ＶＲＳＴ＋ＶT-MSL −（ＶＣＬ−ＶＳＬＩＣＥ＿Ｒ）−ＶT-MSL
＝ＶＲＳＴ−（ＶＣＬ−ＶＳＬＩＣＥ＿Ｒ）
となり、ＶT-MSL はもはやクリップレベルに影響しない。ＶＳＩＧサンプリング期間に対しても、クリップレベルＶclip(sig) を次式で表わすことができ、ＶＲＳＴサンプリング期間と同様に、クリップレベルはＶT-MSL によって影響を受けない。
Ｖclip(sig) ＝ＶＳＬＩＣＥ＿local(sig)−ＶT-MSL
＝ＶＲＳＴ＋ＶT-MSL −（ＶＣＬ−ＶＳＬＩＣＥ＿Ｓ）−ＶT-MSL
＝ＶＲＳＴ−（ＶＣＬ−ＶＳＬＩＣＥ＿Ｓ）
【００２６】
従って、上述したパルス化した電力供給方法を用いることにより、リセットトランジスタのしきい値電圧ＶT-MSL の変動を相殺でき、これによりクリップ回路の性能を改善することができる。
【００２７】
図３Ｃは、本発明の第３実施例を示す。本例では、図３Ｂに示す実施例の構成に比べ、クリップ回路３００”においてクリップトランジスタ３１０とＶpixoutノードＢとの間に電流カット用スイッチ３７０が導入されている。クリップトランジスタ３１０のドレイン電圧がＶaapix に駆動された際に、この電流カット用スイッチ３７０は開放状態に保たれる為、メモリキャパシタ３３０の充電期間中、直流電流は流れない。
【００２８】
図４Ｃは、図３Ｃに示す実施例の代表的な動作を表わしている。この動作は、電流カット用スイッチ３７０を制御する信号ＳＬＩＣＥ＿ＥＮ２が加えられたこと以外、図４Ｂに示す動作と同じである。この信号ＳＬＩＣＥ＿ＥＮ２は、信号ＳＬＩＣＥ＿ＥＮ＿ＢＡＲがアサートされる時刻と同じ時刻t1a にアサートされるとともに、信号ＳＬＩＣＥ＿ＥＮ＿ＢＡＲが再びアサートされる時刻t7にデアサートされる。これにより、ノードＤにおける電圧を時刻t1から時刻t1a までＶＲＳＴに保持し、サンプリングされたリセット電圧への影響を回避する。
【００２９】
各イメージャをアレイ中に、又は処理システムの一部として配置することもできる。クリップ回路３００及びグローバルマルチプレックス回路３５０はアレイ中の各イメージャに、列ラインとして機能するノードＢで接続される。
【００３０】
図５では、制御回路５３０により行アドレスデコーダ５１５及び列アドレスデコーダ５２５を制御して、読出されるピクセルに対する行ライン及び列ラインを選択することによりＣＭＯＳイメージャ５００が動作させられる。制御回路５３０は、各デコーダと同様に行ドライバ５１０及び列ドライバ５２０を制御し、これらドライバが駆動電圧を、選択された行及び列の駆動トランジスタに印加するようにする。ピクセルアレイ５０５における各列内にはクリップ回路３００が設けられている。ピクセル出力信号は代表的に、記憶領域がリセットトランジスタによりリセットされた後にこの記憶領域から読出されたピクセルリセット信号ＶＲＳＴと、光発生電荷がこの記憶領域に転送された後にこの記憶領域から読出されたピクセルイメージ信号ＶＳＩＧとを含んでいる。これら信号ＶＲＳＴ及びＶＳＩＧはサンプル‐ホールド回路５３５によりサンプリングされ、差動増幅器５４０により互いに減算され、各ピクセルに対し差分信号ＶＲＳＴ−ＶＳＩＧを生ぜしめる。この差分信号ＶＲＳＴ−ＶＳＩＧは、ピクセルに照射される光の量を表わす。この差分信号はアナログ‐デジタル変換器５４５によりデジタル化される。デジタル化されたピクセル信号は、イメージプロセッサ５５０に供給されてデジタルイメージ出力が形成される。デジタル化及びイメージ処理回路はイメージャチップ上に又はそれ以外に設けることができる。ある構成では、差分信号を差分信号のままで増幅し、差動アナログ‐デジタル変換器により直接デジタル化しうる。
【００３１】
図６は、プロセッサに基づくシステム６００、例えば、カメラシステムを示しており、このシステムは一般に、マイクロプロセッサのような中央処理装置（ＣＰＵ）６０５を有し、このＣＰＵはバス６１５を介して入力／出力（Ｉ／Ｏ）装置６１０と通信する。システム６００は、本発明の何れかの実施例により構成したイメージャ（撮像装置）５００をも有している。このイメージャ５００も、バス６１５を介してＣＰＵ６０５と通信する。プロセッサに基づくシステム６００はランダムアクセスメモリ（ＲＡＭ）６２０をも有しており、フラッシュメモリのような取外し可能なメモリ６２５を有することができ、これらもバス６１５を介してＣＰＵ６０５と通信する。イメージャ５００は、単一の集積回路上に、又はプロセッサとは異なるチップ上にメモリ記憶部を有する又は有しないＣＰＵ、デジタル信号プロセッサ又はマイクロプロセッサのようなプロセッサと組み合わせることができる。
【００３２】
電荷変換装置としてフォトダイオードを用い、且つ４トランジスタピクセルの構成で本発明の種々の実施例を上述した。しかし、他の種類のフォトゲートセンサ及び他のピクセル構成を用いてイメージ電荷を発生させうることに注意すべきである。本発明は、ＣＣＤ（電荷結合装置）アレイに対する読出し回路に用いることもできる。従って、本発明は上述した実施例に限定されず、特許請求の範囲に含まれる本発明の変形も本発明の一部とみなされるべきものである。
【図面の簡単な説明】
【００３３】
【図１】図１は、従来のピクセル及びこれに関連する負荷回路を示す回路図である。
【図２】図２は、従来のピクセル、従来の負荷回路及び従来のアンチエクリプス回路を示す回路図である。
【図３Ａ】図３Ａは、ピクセル、負荷回路及び本発明の第１実施例によるアンチエクリプス回路を示す回路図である。
【図３Ｂ】図３Ｂは、ピクセル、負荷回路及び本発明の第２実施例によるアンチエクリプス回路を示す回路図である。
【図３Ｃ】図３Ｃは、ピクセル、負荷回路及び本発明の第３実施例によるアンチエクリプス回路を示す回路図である。
【図４Ａ】図４Ａは、図３Ａの実施例と関連する本発明の代表的な実施例の信号時間及び波形を示すタイミング線図である。
【図４Ｂ】図４Ｂは、図３Ｂの実施例と関連する本発明の代表的な実施例の信号時間及び波形を示すタイミング線図である。
【図４Ｃ】図４Ｃは、図３Ｃの実施例と関連する本発明の代表的な実施例の信号時間及び波形を示すタイミング線図である。
【図５】図５は、本発明によるアンチエクリプス回路を含むイメージャを示すブロック線図である。
【図６】図６は、本発明によるアンチエクリプス回路を含む処理システムを示すブロック線図である。
【技術分野】
【０００１】
本発明は、一般的に半導体イメージャに関するものであり、特にイメージャ用のアンチエクリプス回路に関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージャ回路は、ピクセルの焦平面アレイを有しており、各ピクセルは、光発生電荷を基板の特定部分に蓄積するために、フォトゲート、光伝導体又はフォトダイオードのようなフォトセンサを有している。各ピクセルは、基板上又は基板内に形成された電荷記憶領域を有しており、この電荷記憶領域は、読出し回路の一部である出力トランジスタのゲートに接続されている。あるイメージャ回路では、電荷をフォトセンサから電荷記憶領域へ転送するトランジスタのような少なくとも１つの電子装置と、電荷転送前に電荷記憶領域を予め決定した電荷レベルにリセットするための１つの装置、この場合も代表的にトランジスタとを各ピクセルが含むようにしうる。
【０００３】
ＣＭＯＳイメージャ回路では、ピクセルの能動素子が、
（１）光子‐電荷変換、
（２）イメージ電荷の蓄積、
（３）既知の状態への電荷記憶領域のリセット、
（４）電荷記憶領域への電荷の転送、
（５）読出しピクセルの選択、
（６）電荷記憶領域における電荷を表わす信号の出力及び増幅、
の機能を実行する。光電荷は、これを初期の電荷蓄積領域から電荷記憶領域に移動させる際に増幅することができる。電荷記憶領域における電荷は代表的に、ソースホロワトランジスタによりピクセル出力電圧に変換される。
【０００４】
上述した種類のＣＭＯＳイメージャ回路は一般に知られているものであり、例えば、マイクロンテクノロジー社に譲渡された米国特許第 6,140,630号明細書、同第 6,376,868号明細書、同第 6,310,366号明細書、同第 6,326,652号明細書、同第 6,204,524号明細書及び同第 6,333,205号明細書で説明されている。これらの米国特許明細書は参考のためにここに導入したものである。
【０００５】
図１は、従来の４トランジスタ（４Ｔ）ピクセル１００及びその関連の負荷回路（電流源として示す）１２０を示す説明図である。ピクセル１００は、フォトダイオードとして示す光感応素子１０１と、浮動拡散領域Ｃと、４つのトランジスタ、すなわち、転送トランジスタ１１１、リセットトランジスタ１１２、第１ソースホロワトランジスタ１１３及び行選択トランジスタ１１４とを有する。このピクセル１００には、転送トランジスタ１１１の導通制御を行う制御信号ＴＸと、リセットトランジスタ１１２の導通制御を行う制御信号（リセット信号）ＲＳと、行選択トランジスタ１１４の導通制御を行う制御信号（行選択信号）ＳＥＬとが供給される。浮動拡散領域Ｃにおける電荷は第１ソースホロワトランジスタ１１３の導通制御を行う。この第１ソースホロワトランジスタ１１３の出力は、行選択トランジスタ１１４が導通している際に（すなわち、制御信号ＳＥＬがアサート（有効化）されている際に）この行選択トランジスタ１１４を経て負荷回路１２０に供給され、これによりノードＢにピクセル信号を出力する。
【０００６】
転送トランジスタ１１１及びリセットトランジスタ１１２の状態は、浮動拡散領域Ｃを、電荷積分期間中に光感応素子１０１により発生される光発生電荷を受けるために光感応素子１０１に結合するか、或いはリセット期間中にノードＡのピクセル電源Ｖaapix に結合するかを決定する。
【０００７】
ピクセル１００は以下のようにして動作する。制御信号ＳＥＬをアサートして、行選択トランジスタ１１４を導通させる。これと同時に、制御信号ＴＸはアサートさせずに、制御信号ＲＳをアサートする。これにより、浮動拡散領域ＣをノードＡにおけるピクセル電源Ｖaapix に結合し、浮動拡散領域Ｃのノードにおける電圧を初期電圧にリセットする。ピクセル１００はリセット信号ＶＲＳＴを負荷回路１２０に出力する。ノードＢは、行選択トランジスタ１１４と負荷回路１２０との間に結合されており、ピクセルリセット信号ＶＲＳＴをサンプル及びホールドするサンプル‐ホールド回路（図示せず）に対する入力端として作用する。
【０００８】
リセット信号ＶＲＳＴが出力された後、制御信号ＲＳをデアサート（無効化）する。光感応素子１０１に入射光が当たると、この光感応素子は電荷積分期間中この入射光のレベルに応じて電荷を蓄積する。リセット信号ＶＲＳＴの出力後で電荷積分期間後、制御信号ＴＸをアサートする。これにより、浮動拡散領域Ｃを光感応素子１０１に結合する。従って、電荷が転送トランジスタ１１１を流れ、浮動拡散領域Ｃにおける電圧を減少させる。ピクセル１００は光信号ＶＳＩＧを負荷回路１２０に出力し、この光信号がノードＢに現れてサンプル‐ホールド回路（図示せず）によりサンプリングされる。リセット信号ＶＲＳＴ及び光信号ＶＳＩＧは全ピクセル出力の異なる成分である（すなわち、Ｖoutput＝ＶＲＳＴ−ＶＳＩＧ）。
【０００９】
ピクセル１００はエクリプシングとして知られた一種のひずみを受けやすい。エクリプシングとは、明るい光がピクセルに入射したにもかかわらず、暗いピクセルに相当するピクセル信号をピクセルが出力する場合に生じるひずみを言うものである。エクリプシングは、ピクセルが明るい光に当てられた際に生じるおそれがある。その理由は、光感応素子１０１が多量の光発生電荷を生じるおそれがある為である。この場合、ピクセル１００がリセット信号ＶＲＳＴを出力している間に、進行中の積分期間中に光感応素子１０１により発生される光発生電荷の一部が転送トランジスタ１１１を経て浮動拡散ノードＣに漏出するおそれがある。これにより、浮動拡散ノードにおけるリセット電圧を減少させ、ピクセル１００が間違った（すなわち、減少した電圧の）リセット信号ＶＲＳＴを生じるようにするおそれがある。しかも、これにより、リセット信号ＶＲＳＴ及び光信号ＶＳＩＧをほぼ同じ電圧とするおそれもある。例えば、リセット信号ＶＲＳＴ及び光信号ＶＳＩＧが双方ともほぼ０ボルトとなるおそれがある。従って、ピクセル出力（ＶＲＳＴ−ＶＳＩＧ）がほぼ０ボルトとなるおそれがあり、これが、通常暗いピクセルと関連する出力電圧に対応する。
【００１０】
このエクリプシングの影響を最小にするのにアンチエクリプス回路を用いることができる。例えば、エクリプシングによると、ピクセルのリセット電圧が０電圧に向けて降下する傾向にある為、アンチエクリプス回路によりリセット信号の電圧レベルをモニタしうるようにする。この電圧レベルがしきい値電圧よりも降下すると、アンチエクリプス回路は、エクリプシングが生じる（又は生じている）ことを仮定し、次に、リセットレベルを補正電圧まで引き上げることによりリセット信号の電圧レベルを補正し、これによりエクリプシングの影響を最小にするようにすることができる。
【００１１】
図２は、ピクセル１００と、その負荷回路１２０と、上述したエクリプシング問題を解決するための従来のアンチエクリプス回路２３０とを示す説明図である。アンチエクリプス回路２３０はスイッチングトランジスタ２３２と直列に結合された第２ソースホロワトランジスタ２３１を有する。スイッチングトランジスタ２３２の出力端は、ピクセル１００の出力端と並列にして、負荷回路１２０の入力端（すなわち、ノードＢ）に結合されている。第２ソースホロワトランジスタ２３１の一方のソース／ドレイン端子はピクセル電源Ｖaapix に結合され、他方のソース／ドレイン端子はスイッチングトランジスタ２３２に結合されている。この第２ソースホロワトランジスタ２３１は制御信号ＶＲＥＦによりバイアスされる。スイッチングトランジスタ２３２の導通制御は、リセット信号ＶＲＳＴをサンプル及びホールドするのに用いる（サンプル‐ホールドリセット）制御信号ＳＨＲにより制御される。制御信号ＶＲＥＦの電圧レベルは、リセット信号ＶＲＳＴが出力されている間に浮動拡散領域Ｃにおける電圧が減少する場合に、第２ソースホロワトランジスタ２３１が導通して、ノードＢにおける電圧を、制御信号ＶＲＥＦの電圧レベルから、この第２ソースホロワトランジスタ２３１のしきい値電圧を減算した値まで引き上げるように設定する。アンチエクリプス回路２３０の１つの制限は、リセット信号ＶＲＳＴに生じるおそれのある変化に対して充分な余裕度を持たせる必要があるということである。リセット信号ＶＲＳＴは、リセットトランジスタ１１２及び第１ソースホロワトランジスタ１１３の双方のしきい値電圧の変化により影響を受ける。更に、温度変化や、ピクセル電源Ｖaapix 及び高レベルの制御パルスＲＳの電圧変化によりリセット信号ＶＲＳＴに影響を及ぼす。通常の露光状態におけるように、エクリプシングの防止が必要でない場合には、第２ソースホロワトランジスタ２３１を流れる電流を零にしてアンチエクリプス回路２３０による如何なる寄与をも回避するようにする必要がある。従って、リセット信号ＶＲＳＴの変化が最小値であるものとした場合に、制御信号ＶＲＥＦを充分に低い電圧として選択し、従って、この制御信号ＶＲＥＦの電圧を減少させる必要がある為、エクリプシング防止のための充分な出力レベルを得るのを困難とする。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従って、イメージャ用のアンチエクリプス回路を改善する必要性及び要求がある。
【課題を解決するための手段】
【００１３】
本発明の代表的な例によれば、ピクセル出力ラインに結合されたピクセルと、このピクセル出力ライン上に得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、ピクセル出力ライン上のピクセルリセット電圧を、予め決定した最小電圧よりも高くに維持するように、このピクセル出力ライン上のピクセルリセット電圧を制御する回路とを具えるアンチエクリプス回路及びその形成方法を提供する。
【実施例】
【００１４】
本発明の上述した及びその他の利点及び特徴は、以下の添付図面を参照した本発明の代表的な実施例の詳細な説明からより一層明らかとなるであろう。
添付図面を参照する以下の詳細な説明においては、本発明を実施しうる特定の実施例の一部を例示するものである。これらの実施例は、当業者が本発明を実施するのに十分詳細に説明してあり、本発明の精神及び範囲を逸脱することなしに、他の実施例を用いうること及び構造的、論理的及び電気的変更を加えうることに注意すべきである。又、説明する処理工程の経過は本発明の実施例の代表的なものであるが、これらの工程の順序はこの説明に限定されるものではなく、必ずその順序で行う必要がある工程を除いて、当業者にとって既知のように順序を変えることができるものである。
【００１５】
本明細書で用いる用語「ピクセル」とは、フォトセンサと、光子を電気信号に変換する関連のトランジスタとを有する光素子ユニットセルを意味するものである。図面を簡単にするために、少数の代表的なピクセルのみを図示し説明するが、代表的な製造に当たっては、多数の同様なピクセルを同時に処理するものである。従って、以下の詳細な説明は本発明を限定するものではなく、本発明の範囲は特許請求の範囲によってのみ規定されるものである。
【００１６】
更に、本発明をＣＭＯＳイメージャにつき以下に説明するが、本発明は、リセットされその後電荷が転送される記憶ノードを有するいかなる固体撮像装置にも適用しうるものである。従って、以下の詳細な説明は、本発明をこれに限定するものではなく、本発明の範囲は特許請求の範囲によってのみ規定されるものである。
【００１７】
図面（同じ符号は同様な素子を示す）を参照するに、図３Ａは、ピクセル回路１００と、クリップ回路３００と、グローバルマルチプレックス回路３５０とを有する本発明の第１実施例を示す。ピクセル回路１００は、図１につき説明したのと同じである。クリップ回路３００は、クリップトランジスタ３１０と、クランプスイッチ３２０と、メモリキャパシタ３３０と、ＶＳＬＩＣＥ＿local ノードＤとを有する。グローバルマルチプレックス回路３５０は、第１制御スイッチ３５１と、第２制御スイッチ３５２と、第３制御スイッチ３５３とを有している。クリップ回路３００はノードＢでピクセル１００に接続されている。クリップトランジスタ３１０は、そのドレインでピクセル電源Ｖaapix （ノードＡ）に接続され、そのソースでクランプスイッチ３２０の第１端子に、従って、イメージャの共通ラインに結合されている。クリップトランジスタ３１０のゲートはＶＳＬＩＣＥ＿local ノードＤに結合されている。クランプスイッチ３２０の第２端子もノードＤに接続されている。メモリキャパシタ３３０の一方の端子はノードＤに結合され、他方の端子は共通ＶＳＬＩＣＥバス３４０に接続されている。グローバルマルチプレックス回路３５０は、３つの制御スイッチ３５１、３５２及び３５３を経てＶＳＬＩＣＥバス３４０を駆動する。これら３つのスイッチは電圧信号ＶＣＬ、ＶＳＬＩＣＥ＿Ｒ及びＶＳＬＩＣＥ＿Ｓをそれぞれ出力しうる。ここで、
ＶＳＬＩＣＥ＿Ｒ＞ＶＣＬ＞ＶＳＬＩＣＥ＿Ｓ
である。負荷回路１２０は負荷トランジスタ３２５として示してあり、この負荷トランジスタ３２５のゲートには信号ＶＬＮのラインが接続されている。
【００１８】
図４Ａは、図３Ａに示す実施例の代表的な動作を表わしており、図３Ａの回路の動作中におけるリセット電圧ＶＲＳＴのレベルをも示している。時刻t0では、行選択信号ＳＥＬがピクセル１００に供給され、このピクセル１００が選択される。時刻t1において、リセット信号ＲＳが高レベルとなってリセットトランジスタ１１２に供給される。これにより、リセットトランジスタ１１２が飽和動作モードにありそのしきい値電圧がＶT-MRS であるものとすると、ノードＣにおける電圧Ｖpix はＶＤＤ（リセット信号ＲＳの高レベル）からＶT-MRS を引いた値、すなわち、
ＶＤＤ−ＶT-MRS
まで上昇する。この電圧Ｖpix をＶpix の初期電圧Ｖpix(rst)として設定する。ピクセル１００は以下の式によるリセット信号ＶＲＳＴを出力する。次式において、ＶT-MRD はソースホロワトランジスタ１１３のしきい値電圧である。
ＶＲＳＴ＝Ｖpix(rst)−ＶT-MRD
【００１９】
又、クランプスイッチ３２０やスイッチ３５１も、ＣＬが高レベルとなっている際に時刻t1で閉成する。従って、リセット電圧ＶＲＳＴは、クリップ回路３００のＶＳＬＩＣＥ＿local ノードＤに入力される。時刻t2において、ＣＬがデアサートされるとともにクランプスイッチ３２０が開放し、又電圧信号ＳＬＩＣＥ＿Ｒが高レベルにアサートされた際にスイッチ３５２が閉成する為、ノードＤにおけるＶＳＬＩＣＥ＿local 電圧は、
ＶＳＬＩＣＥ＿local(rst)＝ＶＲＳＴ＋（ＶＳＬＩＣＥ＿Ｒ−ＶＣＬ）
に変化する。ここで、メモリキャパシタ３３０はＶＳＬＩＣＥ＿local ノードＤにおける寄生キャパシタンスよりも十分に大きくすることにより、
△ＶＳＬＩＣＥ≒△ＶＳＬＩＣＥ＿local
となる。ＶＳＬＩＣＥ＿local(rst)はクリップ回路におけるＶＳＬＩＣＥ＿Ｒと等価であり、リセット期間の間のピクセルの出力電圧Ｖpixoutの最小レベルを決定するとともにエクリプシングの影響を回避する。
【００２０】
従って、ＶpixoutノードＢに対するクリップ電圧は、
Ｖclip(rst) ＝ＶＲＳＴ＋（ＶＳＬＩＣＥ＿Ｒ−ＶＣＬ）−ＶT-MSL
となる。ここで、ＶT-MSL はクリップトランジスタ３１０のしきい値電圧である。
【００２１】
制御信号ＳＨＲがt3でデアサートされた際の外部メモリ（図示せず）でのＶＲＳＴサンプリングの終了に続いて、時刻t4でＳＬＩＣＥ＿Ｒがデアサートされる為スイッチ３５２が開放するとともに、ＳＬＩＣＥ＿Ｓがアサートされる為スイッチ３５３が閉成する。その結果、ＶＳＬＩＣＥ＿local 及びクリップ電圧は次式に変化する。
ＶＳＬＩＣＥ＿local(sig)＝ＶＲＳＴ＋（ＶＳＬＩＣＥ＿Ｓ−ＶＣＬ）
Ｖclip(sig) ＝ＶＲＳＴ＋（ＶＳＬＩＣＥ＿Ｓ−ＶＣＬ）−ＶT-MSL
【００２２】
時刻t5において、制御信号ＴＸがアサートし、転送トランジスタ１１１がターンオンし、フォトダイオード１０１に蓄積された光発生電荷がこのフォトダイオード１０１から浮動拡散ノードＣに転送され、これによりＶpix を、従って、ピクセルの出力電圧Ｖpixoutをも降下させる。電荷転送後のピクセルの出力電圧Ｖpixoutが前記信号ＶＳＩＧであり、この電圧は、サンプル‐ホールド信号ＳＨＳが時刻t5〜t6中にアサートされると他の外部メモリ（図示せず）において、サンプリングされる。フォトダイオード１０１により収集される電圧は、ＶＲＳＴからＶＳＩＧを減算することにより得られる。一方、ピクセルが飽和した際のバイアス電流のカットオフを回避するために、クリップ電圧Ｖclip(sig) により最小のＶpixoutを制限する。クリップ電圧は、ピクセルのリセットトランジスタ１１２及びソースホロワトランジスタ１１３のしきい値電圧ＶT-MRS 及びＶT-MRD のあらゆる変化を含むリセット電圧ＶＲＳＴに基づくものである。従って、これらのしきい値電圧の変化はもはやクリップ電圧を設定するための必要な余裕度に悪影響を及ぼさず、ダイナミックレンジを広くする。更に、温度変動と電源の変化との双方又はいずれか一方によるＶＲＳＴの切換え時間も無視できる為、変化のない調整を達成しうる。
【００２３】
図３Ｂは、本発明の第２実施例を示す。本例では、図３Ａと比べて付加的に、Ｖaapix イネーブルトランジスタ３６０がクリップ回路３００’内に導入されている。Ｖaapix イネーブルトランジスタ（スイッチ）３６０はメモリキャパシタ３３０を充電するために用いられる為、このトランジスタを極めて小型にすることができる。又、クランプスイッチ３２０の位置はクリップトランジスタ３１０のドレイン側に変えられている。
【００２４】
図４Ｂは、図３Ｂに示す実施例の代表的な動作を表わし、この回路動作中に得られるＶＲＳＴ信号も示している。時刻t0で、行選択信号ＳＥＬがピクセル１００に供給され、このピクセル１００が選択される。時刻t1で、リセット信号ＲＳが高レベルになるとともに、充電信号ＳＬＩＣＥ＿ＥＮ＿ＢＡＲがデアサートされる。この時点では、信号ＣＬが高レベルにある為、ノードＤはＶaapix イネーブルトランジスタ３６０を介してピクセル電源Ｖaapix に接続される。時刻t1a では、充電信号ＳＬＩＣＥ＿ＥＮ＿ＢＡＲがアサートされ、ＶＳＬＩＣＥ＿local ノードＤ及びクリップトランジスタ３１０のドレインノードが双方とも電源Ｖaapix から分離される為、ＶＳＬＩＣＥ＿local 電圧は、電荷がクリップトランジスタ３１０を流れるにつれて減少する。ＶＳＬＩＣＥ＿local 電圧の減少に続いてＶpixoutノードＢの電圧が減少してＶＲＳＴに達すると、クリップ回路３００’は不作動となる。ピクセルの出力電圧ＶpixoutがＶＲＳＴにクリップされると、クリップトランジスタ３１０のチャネル電流が有効に遮断され、ＶＳＬＩＣＥ＿local ノードＤにおける電圧がＶＲＳＴ＋ＶT-MSL に設定される。ＶＳＬＩＣＥ＿local 電圧が充分に安定化された後、時刻t2でクランプスイッチ３２０が開放し、ＶＳＬＩＣＥ＿local ノードＤにＶＲＳＴ＋ＶT-MSL が記憶される。
【００２５】
続いて、ＶＳＬＩＣＥバス３４０の電圧が時刻t2で信号ＶＣＬから信号ＶＳＬＩＣＥ＿Ｒに切り換わった後に、充電信号ＳＬＩＣＥ＿ＥＮ＿ＢＡＲが時刻t2a で低レベルとなり、クリップ回路をイネーブル状態にする。従って、ＶＲＳＴサンプリング期間に対するＶpixoutノードのクリップレベルは、
Ｖclip(rst) ＝ＶＳＬＩＣＥ＿local(rst)−ＶT-MSL
＝ＶＲＳＴ＋ＶT-MSL −（ＶＣＬ−ＶＳＬＩＣＥ＿Ｒ）−ＶT-MSL
＝ＶＲＳＴ−（ＶＣＬ−ＶＳＬＩＣＥ＿Ｒ）
となり、ＶT-MSL はもはやクリップレベルに影響しない。ＶＳＩＧサンプリング期間に対しても、クリップレベルＶclip(sig) を次式で表わすことができ、ＶＲＳＴサンプリング期間と同様に、クリップレベルはＶT-MSL によって影響を受けない。
Ｖclip(sig) ＝ＶＳＬＩＣＥ＿local(sig)−ＶT-MSL
＝ＶＲＳＴ＋ＶT-MSL −（ＶＣＬ−ＶＳＬＩＣＥ＿Ｓ）−ＶT-MSL
＝ＶＲＳＴ−（ＶＣＬ−ＶＳＬＩＣＥ＿Ｓ）
【００２６】
従って、上述したパルス化した電力供給方法を用いることにより、リセットトランジスタのしきい値電圧ＶT-MSL の変動を相殺でき、これによりクリップ回路の性能を改善することができる。
【００２７】
図３Ｃは、本発明の第３実施例を示す。本例では、図３Ｂに示す実施例の構成に比べ、クリップ回路３００”においてクリップトランジスタ３１０とＶpixoutノードＢとの間に電流カット用スイッチ３７０が導入されている。クリップトランジスタ３１０のドレイン電圧がＶaapix に駆動された際に、この電流カット用スイッチ３７０は開放状態に保たれる為、メモリキャパシタ３３０の充電期間中、直流電流は流れない。
【００２８】
図４Ｃは、図３Ｃに示す実施例の代表的な動作を表わしている。この動作は、電流カット用スイッチ３７０を制御する信号ＳＬＩＣＥ＿ＥＮ２が加えられたこと以外、図４Ｂに示す動作と同じである。この信号ＳＬＩＣＥ＿ＥＮ２は、信号ＳＬＩＣＥ＿ＥＮ＿ＢＡＲがアサートされる時刻と同じ時刻t1a にアサートされるとともに、信号ＳＬＩＣＥ＿ＥＮ＿ＢＡＲが再びアサートされる時刻t7にデアサートされる。これにより、ノードＤにおける電圧を時刻t1から時刻t1a までＶＲＳＴに保持し、サンプリングされたリセット電圧への影響を回避する。
【００２９】
各イメージャをアレイ中に、又は処理システムの一部として配置することもできる。クリップ回路３００及びグローバルマルチプレックス回路３５０はアレイ中の各イメージャに、列ラインとして機能するノードＢで接続される。
【００３０】
図５では、制御回路５３０により行アドレスデコーダ５１５及び列アドレスデコーダ５２５を制御して、読出されるピクセルに対する行ライン及び列ラインを選択することによりＣＭＯＳイメージャ５００が動作させられる。制御回路５３０は、各デコーダと同様に行ドライバ５１０及び列ドライバ５２０を制御し、これらドライバが駆動電圧を、選択された行及び列の駆動トランジスタに印加するようにする。ピクセルアレイ５０５における各列内にはクリップ回路３００が設けられている。ピクセル出力信号は代表的に、記憶領域がリセットトランジスタによりリセットされた後にこの記憶領域から読出されたピクセルリセット信号ＶＲＳＴと、光発生電荷がこの記憶領域に転送された後にこの記憶領域から読出されたピクセルイメージ信号ＶＳＩＧとを含んでいる。これら信号ＶＲＳＴ及びＶＳＩＧはサンプル‐ホールド回路５３５によりサンプリングされ、差動増幅器５４０により互いに減算され、各ピクセルに対し差分信号ＶＲＳＴ−ＶＳＩＧを生ぜしめる。この差分信号ＶＲＳＴ−ＶＳＩＧは、ピクセルに照射される光の量を表わす。この差分信号はアナログ‐デジタル変換器５４５によりデジタル化される。デジタル化されたピクセル信号は、イメージプロセッサ５５０に供給されてデジタルイメージ出力が形成される。デジタル化及びイメージ処理回路はイメージャチップ上に又はそれ以外に設けることができる。ある構成では、差分信号を差分信号のままで増幅し、差動アナログ‐デジタル変換器により直接デジタル化しうる。
【００３１】
図６は、プロセッサに基づくシステム６００、例えば、カメラシステムを示しており、このシステムは一般に、マイクロプロセッサのような中央処理装置（ＣＰＵ）６０５を有し、このＣＰＵはバス６１５を介して入力／出力（Ｉ／Ｏ）装置６１０と通信する。システム６００は、本発明の何れかの実施例により構成したイメージャ（撮像装置）５００をも有している。このイメージャ５００も、バス６１５を介してＣＰＵ６０５と通信する。プロセッサに基づくシステム６００はランダムアクセスメモリ（ＲＡＭ）６２０をも有しており、フラッシュメモリのような取外し可能なメモリ６２５を有することができ、これらもバス６１５を介してＣＰＵ６０５と通信する。イメージャ５００は、単一の集積回路上に、又はプロセッサとは異なるチップ上にメモリ記憶部を有する又は有しないＣＰＵ、デジタル信号プロセッサ又はマイクロプロセッサのようなプロセッサと組み合わせることができる。
【００３２】
電荷変換装置としてフォトダイオードを用い、且つ４トランジスタピクセルの構成で本発明の種々の実施例を上述した。しかし、他の種類のフォトゲートセンサ及び他のピクセル構成を用いてイメージ電荷を発生させうることに注意すべきである。本発明は、ＣＣＤ（電荷結合装置）アレイに対する読出し回路に用いることもできる。従って、本発明は上述した実施例に限定されず、特許請求の範囲に含まれる本発明の変形も本発明の一部とみなされるべきものである。
【図面の簡単な説明】
【００３３】
【図１】図１は、従来のピクセル及びこれに関連する負荷回路を示す回路図である。
【図２】図２は、従来のピクセル、従来の負荷回路及び従来のアンチエクリプス回路を示す回路図である。
【図３Ａ】図３Ａは、ピクセル、負荷回路及び本発明の第１実施例によるアンチエクリプス回路を示す回路図である。
【図３Ｂ】図３Ｂは、ピクセル、負荷回路及び本発明の第２実施例によるアンチエクリプス回路を示す回路図である。
【図３Ｃ】図３Ｃは、ピクセル、負荷回路及び本発明の第３実施例によるアンチエクリプス回路を示す回路図である。
【図４Ａ】図４Ａは、図３Ａの実施例と関連する本発明の代表的な実施例の信号時間及び波形を示すタイミング線図である。
【図４Ｂ】図４Ｂは、図３Ｂの実施例と関連する本発明の代表的な実施例の信号時間及び波形を示すタイミング線図である。
【図４Ｃ】図４Ｃは、図３Ｃの実施例と関連する本発明の代表的な実施例の信号時間及び波形を示すタイミング線図である。
【図５】図５は、本発明によるアンチエクリプス回路を含むイメージャを示すブロック線図である。
【図６】図６は、本発明によるアンチエクリプス回路を含む処理システムを示すブロック線図である。
【特許請求の範囲】
【請求項１】
ピクセル出力ラインに結合されたピクセルと、
前記ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する回路と
を具えるイメージャ。
【請求項２】
請求項１に記載のイメージャにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に或る電圧を加えて制御信号を生ぜしめる電圧供給部分を有するイメージャ。
【請求項３】
請求項１に記載のイメージャにおいて、前記回路が更に、前記ピクセル出力ラインへの印加電圧を制御する電圧制御部分を有するイメージャ。
【請求項４】
請求項１に記載のイメージャにおいて、前記ピクセル出力ラインがピクセルアレイの列ラインであるイメージャ。
【請求項５】
請求項１に記載のイメージャにおいて、前記回路が更に、前記ピクセルリセット電圧を記憶するキャパシタを有するイメージャ。
【請求項６】
請求項１に記載のイメージャにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える電圧維持部分を具えるイメージャ。
【請求項７】
請求項１に記載のイメージャにおいて、前記回路が、
記憶キャパシタと、
前記ピクセル出力ラインをこの記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御するトランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャ。
【請求項８】
請求項７に記載のイメージャにおいて、前記切換え可能な電圧源が、
複数の電圧源ラインと、
選択された電圧源ラインを前記記憶キャパシタに選択的に結合するスイッチと
を具えているイメージャ。
【請求項９】
請求項８に記載のイメージャにおいて、更に、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるようになっており、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記スイッチが、前記予め決定した最小電圧よりも高い第１電圧を有する第１電圧源ラインを前記ピクセル出力ラインに選択的に結合するようになっているイメージャ。
【請求項１０】
請求項７に記載のイメージャにおいて、前記トランジスタが電圧供給ラインに結合され、前記記憶キャパシタにおける電圧に応答して、この電圧供給ラインから前記出力ラインへの電圧の供給を選択的に制御するようになっているイメージャ。
【請求項１１】
請求項１に記載のイメージャにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第１トランジスタと、
この第１トランジスタを前記記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャ。
【請求項１２】
請求項１に記載のイメージャにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第１トランジスタと、
この第１トランジスタを前記記憶キャパシタに選択的に結合する第１スイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタと、
前記記憶キャパシタが充電されている間、電流の流れにおけるサージを回避する第２スイッチと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャ。
【請求項１３】
ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する過程
を有するイメージャ動作方法。
【請求項１４】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、記憶した前記ピクセルリセット電圧に或る電圧を加える過程を有するイメージャ動作方法。
【請求項１５】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、前記ピクセル出力ラインへの印加電圧を制御する過程を有するイメージャ動作方法。
【請求項１６】
請求項１３に記載のイメージャ動作方法において、前記ピクセル出力ラインをピクセルアレイの列ラインとするイメージャ動作方法。
【請求項１７】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、前記ピクセルリセット電圧をキャパシタに記憶させる過程を有するイメージャ動作方法。
【請求項１８】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える過程を有するイメージャ動作方法。
【請求項１９】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
前記ピクセル出力ラインを記憶キャパシタに選択的に結合する過程と、
ゲートが前記記憶キャパシタに結合されているトランジスタにより、前記ピクセル出力ラインをバイアスして、このピクセル出力ライン上のリセット電圧レベルを制御する過程と、
切換え可能な電圧源により前記記憶キャパシタに追加の電圧を切換え供給する過程と
を有するイメージャ動作方法。
【請求項２０】
請求項１９に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるとともに、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記予め決定した最小電圧よりも高い第１電圧を有する第１電圧源ラインを前記記憶キャパシタに選択的に結合する過程
を有するイメージャ動作方法。
【請求項２１】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
第１トランジスタにより、前記記憶キャパシタを選択的に充電する過程と、
スイッチにより、前記第１トランジスタを前記記憶キャパシタに選択的に結合する過程と、
ゲートが前記記憶キャパシタに結合されている第２トランジスタにより、前記ピクセル出力ラインをバイアスしてリセット電圧レベルを制御する過程と、
切換え可能な電圧源により前記記憶キャパシタに追加の電圧を切換え供給する過程と
を有するイメージャ動作方法。
【請求項２２】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
第１トランジスタにより、前記記憶キャパシタを選択的に充電する過程と、
第１スイッチにより、前記第１トランジスタを前記記憶キャパシタに選択的に結合する過程と、
ゲートが前記記憶キャパシタに結合されている第２トランジスタにより、前記ピクセル出力ラインをバイアスしてリセット電圧レベルを制御する過程と、
前記記憶キャパシタが充電されている間、第２スイッチにより、電流の流れにおけるサージを回避する過程と、
切換え可能な電圧源により前記記憶キャパシタに追加の電圧を切換え供給する過程と
を有するイメージャ動作方法。
【請求項２３】
複数のイメージャ回路を有するイメージャアレイであって、これら複数のイメージャ回路のうち少なくとも１つのイメージャ回路が、
ピクセル出力ラインに結合されたピクセルと、
前記ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する回路と
を具えるイメージャアレイ。
【請求項２４】
請求項２３に記載のイメージャアレイにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に或る電圧を加えて制御信号を生ぜしめる電圧供給部分を有するイメージャアレイ。
【請求項２５】
請求項２３に記載のイメージャアレイにおいて、前記回路が更に、前記ピクセル出力ラインへの印加電圧を制御する電圧制御部分を有するイメージャアレイ。
【請求項２６】
請求項２３に記載のイメージャアレイにおいて、前記ピクセル出力ラインがピクセルアレイの列ラインであるイメージャアレイ。
【請求項２７】
請求項２３に記載のイメージャアレイにおいて、前記回路が更に、前記ピクセルリセット電圧を記憶するキャパシタを有するイメージャアレイ。
【請求項２８】
請求項２３に記載のイメージャアレイにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える電圧維持部分を具えるイメージャアレイ。
【請求項２９】
請求項２３に記載のイメージャアレイにおいて、前記回路が、
記憶キャパシタと、
前記ピクセル出力ラインをこの記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御するトランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャアレイ。
【請求項３０】
請求項２９に記載のイメージャアレイにおいて、前記切換え可能な電圧源が、
複数の電圧源ラインと、
選択された電圧源ラインを前記記憶キャパシタに選択的に結合するスイッチと
を具えているイメージャアレイ。
【請求項３１】
請求項３０に記載のイメージャアレイにおいて、更に、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるようになっており、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記スイッチが、前記予め決定した最小電圧よりも高い第１電圧を有する第１電圧源ラインを前記ピクセル出力ラインに選択的に結合するようになっているイメージャアレイ。
【請求項３２】
請求項２９に記載のイメージャアレイにおいて、前記トランジスタが電圧供給ラインに結合され、前記記憶キャパシタにおける電圧に応答して、この電圧供給ラインから前記出力ラインへの電圧の供給を選択的に制御するようになっているイメージャアレイ。
【請求項３３】
請求項２３に記載のイメージャアレイにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第１トランジスタと、
この第１トランジスタを前記記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャアレイ。
【請求項３４】
請求項２３に記載のイメージャアレイにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第１トランジスタと、
この第１トランジスタを前記記憶キャパシタに選択的に結合する第１スイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタと、
前記記憶キャパシタが充電されている間、電流の流れにおけるサージを回避する第２スイッチと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャアレイ。
【請求項３５】
プロセッサと、
このプロセッサに電気的に結合され、複数のイメージャ回路を有するイメージャアレイと
を具える処理システムであって、前記複数のイメージャ回路のうち少なくとも１つのイメージャ回路が、
ピクセル出力ラインに結合されたピクセルと、
前記ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する回路と
を具える処理システム。
【請求項３６】
請求項３５に記載の処理システムにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に或る電圧を加えて、制御信号を生ぜしめる電圧供給部分を有する処理システム。
【請求項３７】
請求項３５に記載の処理システムにおいて、前記回路が更に、前記ピクセル出力ラインへの印加電圧を制御する電圧制御部分を有する処理システム。
【請求項３８】
請求項３５に記載の処理システムにおいて、前記ピクセル出力ラインがピクセルアレイの列ラインである処理システム。
【請求項３９】
請求項３５に記載の処理システムにおいて、前記回路が更に、前記ピクセルリセット電圧を記憶するキャパシタを有する処理システム。
【請求項４０】
請求項３５に記載の処理システムにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える電圧維持部分を具える処理システム。
【請求項４１】
請求項３５に記載の処理システムにおいて、前記回路が、
記憶キャパシタと、
前記ピクセル出力ラインをこの記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御するトランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具える処理システム。
【請求項４２】
請求項４１に記載の処理システムにおいて、前記切換え可能な電圧源が、
複数の電圧源ラインと、
選択された電圧源ラインを前記記憶キャパシタに選択的に結合するスイッチと
を具えている処理システム。
【請求項４３】
請求項４２に記載の処理システムにおいて、更に、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるようになっており、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記スイッチが、前記予め決定した最小電圧よりも高い第１電圧を有する第１電圧源ラインを前記ピクセル出力ラインに選択的に結合するようになっている処理システム。
【請求項４４】
請求項４１に記載の処理システムにおいて、前記トランジスタが電圧供給ラインに結合され、前記記憶キャパシタにおける電圧に応答して、この電圧供給ラインから前記出力ラインへの電圧の供給を選択的に制御するようになっている処理システム。
【請求項４５】
請求項３５に記載の処理システムにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第１トランジスタと、
この第１トランジスタを前記記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具える処理システム。
【請求項４６】
請求項３５に記載の処理システムにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第１トランジスタと、
この第１トランジスタを前記記憶キャパシタに選択的に結合する第１スイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタと、
前記記憶キャパシタが充電されている間、電流の流れにおけるサージを回避する第２スイッチと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具える処理システム。
【請求項４７】
ピクセル出力ラインに結合されたピクセルを形成する工程と、
前記ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する回路を形成する工程と
を具えるイメージャピクセル形成方法。
【請求項４８】
請求項４７に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、記憶した前記ピクセルリセット電圧に或る電圧を加えて、制御信号を生ぜしめる電圧供給部分を形成する工程を有するイメージャピクセル形成方法。
【請求項４９】
請求項４７に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、前記ピクセル出力ラインへの印加電圧を制御する電圧制御部分を形成する工程有するイメージャピクセル形成方法。
【請求項５０】
請求項４７に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、前記出力ラインをピクセルアレイの列ラインとして形成する工程を有するイメージャピクセル形成方法。
【請求項５１】
請求項４７に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、前記ピクセルリセット電圧を記憶するキャパシタを形成する工程を有するイメージャピクセル形成方法。
【請求項５２】
請求項４７に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える電圧維持部分を形成する工程を有するイメージャピクセル形成方法。
【請求項５３】
請求項４７に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、
記憶キャパシタを形成する工程と、
前記ピクセル出力ラインをこの記憶キャパシタに選択的に結合するスイッチを形成する工程と、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御するトランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該トランジスタを形成する工程と、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源を形成する工程と
を具えるイメージャピクセル形成方法。
【請求項５４】
請求項５３に記載のイメージャピクセル形成方法において、切換え可能な電圧源を形成する前記工程が、
複数の電圧源ラインを形成する工程と、
選択された電圧源ラインを前記記憶キャパシタに選択的に結合するスイッチを形成する工程と
を具えているイメージャピクセル形成方法。
【請求項５５】
請求項５４に記載のイメージャピクセル形成方法において、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるように形成され、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記予め決定した最小電圧よりも高い第１電圧を有する第１電圧源ラインを前記ピクセル出力ラインに選択的に結合するように前記スイッチが形成されるイメージャピクセル形成方法。
【請求項５６】
請求項５３に記載のイメージャピクセル形成方法において、トランジスタを形成する前記工程が、前記トランジスタが電圧供給ラインに結合され、前記記憶キャパシタにおける電圧に応答して、この電圧供給ラインから前記出力ラインへの電圧の供給を選択的に制御するように前記トランジスタを形成する工程を有するイメージャピクセル形成方法。
【請求項５７】
請求項４７に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、
記憶キャパシタを形成する工程と、
この記憶キャパシタを選択的に充電する第１トランジスタを形成する工程と、
この第１トランジスタを前記記憶キャパシタに選択的に結合するスイッチを形成する工程と、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタを形成する工程と、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源を形成する工程と
を具えるイメージャピクセル形成方法。
【請求項５８】
請求項４７に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、
記憶キャパシタを形成する工程と、
この記憶キャパシタを選択的に充電する第１トランジスタを形成する工程と、
この第１トランジスタを前記記憶キャパシタに選択的に結合する第１スイッチを形成する工程と、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタを形成する工程と、
前記記憶キャパシタが充電されている間、電流の流れにおけるサージを回避する第２スイッチを形成する工程と、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源を形成する工程と
を具えるイメージャピクセル形成方法。
【請求項５９】
ピクセルリセット電圧を生じるピクセルと、
このピクセルリセット電圧をモニタするとともに、モニタしたこのピクセルリセット電圧に応答して、公称電圧で開始し、次に前記ピクセルの出力が読出されるまで差を予め決定した最小電圧よりも高く維持するように増大する波形を有する電圧をライン上に生ぜしめる回路と
を具えるイメージャ。
【請求項６０】
ピクセルリセット電圧を生じる過程と、
このピクセルリセット電圧をモニタするとともに、モニタしたこのピクセルリセット電圧に応答して、公称電圧で開始し、次に前記ピクセルの出力が読出されるまで差を予め決定した最小電圧よりも高く維持するように増大する波形を有する電圧をライン上に生ぜしめる過程と
を具えるイメージャ動作方法。
【特許請求の範囲】
【請求項１】
ピクセル出力ラインに結合されたピクセルと、
前記ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する回路と
を具えるイメージャ。
【請求項２】
請求項１に記載のイメージャにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に或る電圧を加えて制御信号を生ぜしめる電圧供給部分を有するイメージャ。
【請求項３】
請求項１に記載のイメージャにおいて、前記回路が更に、前記ピクセル出力ラインへの印加電圧を制御する電圧制御部分を有するイメージャ。
【請求項４】
請求項１に記載のイメージャにおいて、前記ピクセル出力ラインがピクセルアレイの列ラインであるイメージャ。
【請求項５】
請求項１に記載のイメージャにおいて、前記回路が更に、前記ピクセルリセット電圧を記憶するキャパシタを有するイメージャ。
【請求項６】
請求項１に記載のイメージャにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える電圧維持部分を具えるイメージャ。
【請求項７】
請求項１に記載のイメージャにおいて、前記回路が、
記憶キャパシタと、
前記ピクセル出力ラインをこの記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御するトランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャ。
【請求項８】
請求項７に記載のイメージャにおいて、前記切換え可能な電圧源が、
複数の電圧源ラインと、
選択された電圧源ラインを前記記憶キャパシタに選択的に結合するスイッチと
を具えているイメージャ。
【請求項９】
請求項８に記載のイメージャにおいて、更に、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるようになっており、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記スイッチが、前記予め決定した最小電圧よりも高い第１電圧を有する第１電圧源ラインを前記ピクセル出力ラインに選択的に結合するようになっているイメージャ。
【請求項１０】
請求項７に記載のイメージャにおいて、前記トランジスタが電圧供給ラインに結合され、前記記憶キャパシタにおける電圧に応答して、この電圧供給ラインから前記出力ラインへの電圧の供給を選択的に制御するようになっているイメージャ。
【請求項１１】
請求項１に記載のイメージャにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第１トランジスタと、
この第１トランジスタを前記記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャ。
【請求項１２】
請求項１に記載のイメージャにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第１トランジスタと、
この第１トランジスタを前記記憶キャパシタに選択的に結合する第１スイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタと、
前記記憶キャパシタが充電されている間、電流の流れにおけるサージを回避する第２スイッチと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャ。
【請求項１３】
ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する過程
を有するイメージャ動作方法。
【請求項１４】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、記憶した前記ピクセルリセット電圧に或る電圧を加える過程を有するイメージャ動作方法。
【請求項１５】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、前記ピクセル出力ラインへの印加電圧を制御する過程を有するイメージャ動作方法。
【請求項１６】
請求項１３に記載のイメージャ動作方法において、前記ピクセル出力ラインをピクセルアレイの列ラインとするイメージャ動作方法。
【請求項１７】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、前記ピクセルリセット電圧をキャパシタに記憶させる過程を有するイメージャ動作方法。
【請求項１８】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える過程を有するイメージャ動作方法。
【請求項１９】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
前記ピクセル出力ラインを記憶キャパシタに選択的に結合する過程と、
ゲートが前記記憶キャパシタに結合されているトランジスタにより、前記ピクセル出力ラインをバイアスして、このピクセル出力ライン上のリセット電圧レベルを制御する過程と、
切換え可能な電圧源により前記記憶キャパシタに追加の電圧を切換え供給する過程と
を有するイメージャ動作方法。
【請求項２０】
請求項１９に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるとともに、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記予め決定した最小電圧よりも高い第１電圧を有する第１電圧源ラインを前記記憶キャパシタに選択的に結合する過程
を有するイメージャ動作方法。
【請求項２１】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
第１トランジスタにより、前記記憶キャパシタを選択的に充電する過程と、
スイッチにより、前記第１トランジスタを前記記憶キャパシタに選択的に結合する過程と、
ゲートが前記記憶キャパシタに結合されている第２トランジスタにより、前記ピクセル出力ラインをバイアスしてリセット電圧レベルを制御する過程と、
切換え可能な電圧源により前記記憶キャパシタに追加の電圧を切換え供給する過程と
を有するイメージャ動作方法。
【請求項２２】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
第１トランジスタにより、前記記憶キャパシタを選択的に充電する過程と、
第１スイッチにより、前記第１トランジスタを前記記憶キャパシタに選択的に結合する過程と、
ゲートが前記記憶キャパシタに結合されている第２トランジスタにより、前記ピクセル出力ラインをバイアスしてリセット電圧レベルを制御する過程と、
前記記憶キャパシタが充電されている間、第２スイッチにより、電流の流れにおけるサージを回避する過程と、
切換え可能な電圧源により前記記憶キャパシタに追加の電圧を切換え供給する過程と
を有するイメージャ動作方法。
【請求項２３】
ピクセル出力ラインに結合されたピクセルを形成する工程と、
前記ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する回路を形成する工程と
を具えるイメージャピクセル形成方法。
【請求項２４】
請求項２３に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、記憶した前記ピクセルリセット電圧に或る電圧を加えて、制御信号を生ぜしめる電圧供給部分を形成する工程を有するイメージャピクセル形成方法。
【請求項２５】
請求項２３に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、前記ピクセル出力ラインへの印加電圧を制御する電圧制御部分を形成する工程有するイメージャピクセル形成方法。
【請求項２６】
請求項２３に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、前記出力ラインをピクセルアレイの列ラインとして形成する工程を有するイメージャピクセル形成方法。
【請求項２７】
請求項２３に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、前記ピクセルリセット電圧を記憶するキャパシタを形成する工程を有するイメージャピクセル形成方法。
【請求項２８】
請求項２３に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える電圧維持部分を形成する工程を有するイメージャピクセル形成方法。
【請求項２９】
請求項２３に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、
記憶キャパシタを形成する工程と、
前記ピクセル出力ラインをこの記憶キャパシタに選択的に結合するスイッチを形成する工程と、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御するトランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該トランジスタを形成する工程と、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源を形成する工程と
を具えるイメージャピクセル形成方法。
【請求項３０】
請求項２９に記載のイメージャピクセル形成方法において、切換え可能な電圧源を形成する前記工程が、
複数の電圧源ラインを形成する工程と、
選択された電圧源ラインを前記記憶キャパシタに選択的に結合するスイッチを形成する工程と
を具えているイメージャピクセル形成方法。
【請求項３１】
請求項３０に記載のイメージャピクセル形成方法において、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるように形成され、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記予め決定した最小電圧よりも高い第１電圧を有する第１電圧源ラインを前記ピクセル出力ラインに選択的に結合するように前記スイッチが形成されるイメージャピクセル形成方法。
【請求項３２】
請求項２９に記載のイメージャピクセル形成方法において、トランジスタを形成する前記工程が、前記トランジスタが電圧供給ラインに結合され、前記記憶キャパシタにおける電圧に応答して、この電圧供給ラインから前記出力ラインへの電圧の供給を選択的に制御するように前記トランジスタを形成する工程を有するイメージャピクセル形成方法。
【請求項３３】
請求項２３に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、
記憶キャパシタを形成する工程と、
この記憶キャパシタを選択的に充電する第１トランジスタを形成する工程と、
この第１トランジスタを前記記憶キャパシタに選択的に結合するスイッチを形成する工程と、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタを形成する工程と、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源を形成する工程と
を具えるイメージャピクセル形成方法。
【請求項３４】
請求項２３に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、
記憶キャパシタを形成する工程と、
この記憶キャパシタを選択的に充電する第１トランジスタを形成する工程と、
この第１トランジスタを前記記憶キャパシタに選択的に結合する第１スイッチを形成する工程と、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタを形成する工程と、
前記記憶キャパシタが充電されている間、電流の流れにおけるサージを回避する第２スイッチを形成する工程と、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源を形成する工程と
を具えるイメージャピクセル形成方法。
【請求項３５】
ピクセルリセット電圧を生じるピクセルと、
このピクセルリセット電圧をモニタするとともに、モニタしたこのピクセルリセット電圧に応答して、公称電圧で開始し、次に前記ピクセルの出力が読出されるまで差を予め決定した最小電圧よりも高く維持するように増大する波形を有する電圧をライン上に生ぜしめる回路と
を具えるイメージャ。
【請求項３６】
ピクセルリセット電圧を生じる過程と、
このピクセルリセット電圧をモニタするとともに、モニタしたこのピクセルリセット電圧に応答して、公称電圧で開始し、次に前記ピクセルの出力が読出されるまで差を予め決定した最小電圧よりも高く維持するように増大する波形を有する電圧をライン上に生ぜしめる過程と
を具えるイメージャ動作方法。
【請求項１】
ピクセル出力ラインに結合されたピクセルと、
前記ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する回路と
を具えるイメージャ。
【請求項２】
請求項１に記載のイメージャにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に或る電圧を加えて制御信号を生ぜしめる電圧供給部分を有するイメージャ。
【請求項３】
請求項１に記載のイメージャにおいて、前記回路が更に、前記ピクセル出力ラインへの印加電圧を制御する電圧制御部分を有するイメージャ。
【請求項４】
請求項１に記載のイメージャにおいて、前記ピクセル出力ラインがピクセルアレイの列ラインであるイメージャ。
【請求項５】
請求項１に記載のイメージャにおいて、前記回路が更に、前記ピクセルリセット電圧を記憶するキャパシタを有するイメージャ。
【請求項６】
請求項１に記載のイメージャにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える電圧維持部分を具えるイメージャ。
【請求項７】
請求項１に記載のイメージャにおいて、前記回路が、
記憶キャパシタと、
前記ピクセル出力ラインをこの記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御するトランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャ。
【請求項８】
請求項７に記載のイメージャにおいて、前記切換え可能な電圧源が、
複数の電圧源ラインと、
選択された電圧源ラインを前記記憶キャパシタに選択的に結合するスイッチと
を具えているイメージャ。
【請求項９】
請求項８に記載のイメージャにおいて、更に、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるようになっており、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記スイッチが、前記予め決定した最小電圧よりも高い第１電圧を有する第１電圧源ラインを前記ピクセル出力ラインに選択的に結合するようになっているイメージャ。
【請求項１０】
請求項７に記載のイメージャにおいて、前記トランジスタが電圧供給ラインに結合され、前記記憶キャパシタにおける電圧に応答して、この電圧供給ラインから前記出力ラインへの電圧の供給を選択的に制御するようになっているイメージャ。
【請求項１１】
請求項１に記載のイメージャにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第１トランジスタと、
この第１トランジスタを前記記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャ。
【請求項１２】
請求項１に記載のイメージャにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第１トランジスタと、
この第１トランジスタを前記記憶キャパシタに選択的に結合する第１スイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタと、
前記記憶キャパシタが充電されている間、電流の流れにおけるサージを回避する第２スイッチと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャ。
【請求項１３】
ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する過程
を有するイメージャ動作方法。
【請求項１４】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、記憶した前記ピクセルリセット電圧に或る電圧を加える過程を有するイメージャ動作方法。
【請求項１５】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、前記ピクセル出力ラインへの印加電圧を制御する過程を有するイメージャ動作方法。
【請求項１６】
請求項１３に記載のイメージャ動作方法において、前記ピクセル出力ラインをピクセルアレイの列ラインとするイメージャ動作方法。
【請求項１７】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、前記ピクセルリセット電圧をキャパシタに記憶させる過程を有するイメージャ動作方法。
【請求項１８】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える過程を有するイメージャ動作方法。
【請求項１９】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
前記ピクセル出力ラインを記憶キャパシタに選択的に結合する過程と、
ゲートが前記記憶キャパシタに結合されているトランジスタにより、前記ピクセル出力ラインをバイアスして、このピクセル出力ライン上のリセット電圧レベルを制御する過程と、
切換え可能な電圧源により前記記憶キャパシタに追加の電圧を切換え供給する過程と
を有するイメージャ動作方法。
【請求項２０】
請求項１９に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるとともに、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記予め決定した最小電圧よりも高い第１電圧を有する第１電圧源ラインを前記記憶キャパシタに選択的に結合する過程
を有するイメージャ動作方法。
【請求項２１】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
第１トランジスタにより、前記記憶キャパシタを選択的に充電する過程と、
スイッチにより、前記第１トランジスタを前記記憶キャパシタに選択的に結合する過程と、
ゲートが前記記憶キャパシタに結合されている第２トランジスタにより、前記ピクセル出力ラインをバイアスしてリセット電圧レベルを制御する過程と、
切換え可能な電圧源により前記記憶キャパシタに追加の電圧を切換え供給する過程と
を有するイメージャ動作方法。
【請求項２２】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
第１トランジスタにより、前記記憶キャパシタを選択的に充電する過程と、
第１スイッチにより、前記第１トランジスタを前記記憶キャパシタに選択的に結合する過程と、
ゲートが前記記憶キャパシタに結合されている第２トランジスタにより、前記ピクセル出力ラインをバイアスしてリセット電圧レベルを制御する過程と、
前記記憶キャパシタが充電されている間、第２スイッチにより、電流の流れにおけるサージを回避する過程と、
切換え可能な電圧源により前記記憶キャパシタに追加の電圧を切換え供給する過程と
を有するイメージャ動作方法。
【請求項２３】
複数のイメージャ回路を有するイメージャアレイであって、これら複数のイメージャ回路のうち少なくとも１つのイメージャ回路が、
ピクセル出力ラインに結合されたピクセルと、
前記ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する回路と
を具えるイメージャアレイ。
【請求項２４】
請求項２３に記載のイメージャアレイにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に或る電圧を加えて制御信号を生ぜしめる電圧供給部分を有するイメージャアレイ。
【請求項２５】
請求項２３に記載のイメージャアレイにおいて、前記回路が更に、前記ピクセル出力ラインへの印加電圧を制御する電圧制御部分を有するイメージャアレイ。
【請求項２６】
請求項２３に記載のイメージャアレイにおいて、前記ピクセル出力ラインがピクセルアレイの列ラインであるイメージャアレイ。
【請求項２７】
請求項２３に記載のイメージャアレイにおいて、前記回路が更に、前記ピクセルリセット電圧を記憶するキャパシタを有するイメージャアレイ。
【請求項２８】
請求項２３に記載のイメージャアレイにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える電圧維持部分を具えるイメージャアレイ。
【請求項２９】
請求項２３に記載のイメージャアレイにおいて、前記回路が、
記憶キャパシタと、
前記ピクセル出力ラインをこの記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御するトランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャアレイ。
【請求項３０】
請求項２９に記載のイメージャアレイにおいて、前記切換え可能な電圧源が、
複数の電圧源ラインと、
選択された電圧源ラインを前記記憶キャパシタに選択的に結合するスイッチと
を具えているイメージャアレイ。
【請求項３１】
請求項３０に記載のイメージャアレイにおいて、更に、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるようになっており、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記スイッチが、前記予め決定した最小電圧よりも高い第１電圧を有する第１電圧源ラインを前記ピクセル出力ラインに選択的に結合するようになっているイメージャアレイ。
【請求項３２】
請求項２９に記載のイメージャアレイにおいて、前記トランジスタが電圧供給ラインに結合され、前記記憶キャパシタにおける電圧に応答して、この電圧供給ラインから前記出力ラインへの電圧の供給を選択的に制御するようになっているイメージャアレイ。
【請求項３３】
請求項２３に記載のイメージャアレイにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第１トランジスタと、
この第１トランジスタを前記記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャアレイ。
【請求項３４】
請求項２３に記載のイメージャアレイにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第１トランジスタと、
この第１トランジスタを前記記憶キャパシタに選択的に結合する第１スイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタと、
前記記憶キャパシタが充電されている間、電流の流れにおけるサージを回避する第２スイッチと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャアレイ。
【請求項３５】
プロセッサと、
このプロセッサに電気的に結合され、複数のイメージャ回路を有するイメージャアレイと
を具える処理システムであって、前記複数のイメージャ回路のうち少なくとも１つのイメージャ回路が、
ピクセル出力ラインに結合されたピクセルと、
前記ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する回路と
を具える処理システム。
【請求項３６】
請求項３５に記載の処理システムにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に或る電圧を加えて、制御信号を生ぜしめる電圧供給部分を有する処理システム。
【請求項３７】
請求項３５に記載の処理システムにおいて、前記回路が更に、前記ピクセル出力ラインへの印加電圧を制御する電圧制御部分を有する処理システム。
【請求項３８】
請求項３５に記載の処理システムにおいて、前記ピクセル出力ラインがピクセルアレイの列ラインである処理システム。
【請求項３９】
請求項３５に記載の処理システムにおいて、前記回路が更に、前記ピクセルリセット電圧を記憶するキャパシタを有する処理システム。
【請求項４０】
請求項３５に記載の処理システムにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える電圧維持部分を具える処理システム。
【請求項４１】
請求項３５に記載の処理システムにおいて、前記回路が、
記憶キャパシタと、
前記ピクセル出力ラインをこの記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御するトランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具える処理システム。
【請求項４２】
請求項４１に記載の処理システムにおいて、前記切換え可能な電圧源が、
複数の電圧源ラインと、
選択された電圧源ラインを前記記憶キャパシタに選択的に結合するスイッチと
を具えている処理システム。
【請求項４３】
請求項４２に記載の処理システムにおいて、更に、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるようになっており、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記スイッチが、前記予め決定した最小電圧よりも高い第１電圧を有する第１電圧源ラインを前記ピクセル出力ラインに選択的に結合するようになっている処理システム。
【請求項４４】
請求項４１に記載の処理システムにおいて、前記トランジスタが電圧供給ラインに結合され、前記記憶キャパシタにおける電圧に応答して、この電圧供給ラインから前記出力ラインへの電圧の供給を選択的に制御するようになっている処理システム。
【請求項４５】
請求項３５に記載の処理システムにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第１トランジスタと、
この第１トランジスタを前記記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具える処理システム。
【請求項４６】
請求項３５に記載の処理システムにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第１トランジスタと、
この第１トランジスタを前記記憶キャパシタに選択的に結合する第１スイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタと、
前記記憶キャパシタが充電されている間、電流の流れにおけるサージを回避する第２スイッチと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具える処理システム。
【請求項４７】
ピクセル出力ラインに結合されたピクセルを形成する工程と、
前記ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する回路を形成する工程と
を具えるイメージャピクセル形成方法。
【請求項４８】
請求項４７に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、記憶した前記ピクセルリセット電圧に或る電圧を加えて、制御信号を生ぜしめる電圧供給部分を形成する工程を有するイメージャピクセル形成方法。
【請求項４９】
請求項４７に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、前記ピクセル出力ラインへの印加電圧を制御する電圧制御部分を形成する工程有するイメージャピクセル形成方法。
【請求項５０】
請求項４７に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、前記出力ラインをピクセルアレイの列ラインとして形成する工程を有するイメージャピクセル形成方法。
【請求項５１】
請求項４７に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、前記ピクセルリセット電圧を記憶するキャパシタを形成する工程を有するイメージャピクセル形成方法。
【請求項５２】
請求項４７に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える電圧維持部分を形成する工程を有するイメージャピクセル形成方法。
【請求項５３】
請求項４７に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、
記憶キャパシタを形成する工程と、
前記ピクセル出力ラインをこの記憶キャパシタに選択的に結合するスイッチを形成する工程と、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御するトランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該トランジスタを形成する工程と、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源を形成する工程と
を具えるイメージャピクセル形成方法。
【請求項５４】
請求項５３に記載のイメージャピクセル形成方法において、切換え可能な電圧源を形成する前記工程が、
複数の電圧源ラインを形成する工程と、
選択された電圧源ラインを前記記憶キャパシタに選択的に結合するスイッチを形成する工程と
を具えているイメージャピクセル形成方法。
【請求項５５】
請求項５４に記載のイメージャピクセル形成方法において、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるように形成され、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記予め決定した最小電圧よりも高い第１電圧を有する第１電圧源ラインを前記ピクセル出力ラインに選択的に結合するように前記スイッチが形成されるイメージャピクセル形成方法。
【請求項５６】
請求項５３に記載のイメージャピクセル形成方法において、トランジスタを形成する前記工程が、前記トランジスタが電圧供給ラインに結合され、前記記憶キャパシタにおける電圧に応答して、この電圧供給ラインから前記出力ラインへの電圧の供給を選択的に制御するように前記トランジスタを形成する工程を有するイメージャピクセル形成方法。
【請求項５７】
請求項４７に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、
記憶キャパシタを形成する工程と、
この記憶キャパシタを選択的に充電する第１トランジスタを形成する工程と、
この第１トランジスタを前記記憶キャパシタに選択的に結合するスイッチを形成する工程と、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタを形成する工程と、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源を形成する工程と
を具えるイメージャピクセル形成方法。
【請求項５８】
請求項４７に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、
記憶キャパシタを形成する工程と、
この記憶キャパシタを選択的に充電する第１トランジスタを形成する工程と、
この第１トランジスタを前記記憶キャパシタに選択的に結合する第１スイッチを形成する工程と、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタを形成する工程と、
前記記憶キャパシタが充電されている間、電流の流れにおけるサージを回避する第２スイッチを形成する工程と、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源を形成する工程と
を具えるイメージャピクセル形成方法。
【請求項５９】
ピクセルリセット電圧を生じるピクセルと、
このピクセルリセット電圧をモニタするとともに、モニタしたこのピクセルリセット電圧に応答して、公称電圧で開始し、次に前記ピクセルの出力が読出されるまで差を予め決定した最小電圧よりも高く維持するように増大する波形を有する電圧をライン上に生ぜしめる回路と
を具えるイメージャ。
【請求項６０】
ピクセルリセット電圧を生じる過程と、
このピクセルリセット電圧をモニタするとともに、モニタしたこのピクセルリセット電圧に応答して、公称電圧で開始し、次に前記ピクセルの出力が読出されるまで差を予め決定した最小電圧よりも高く維持するように増大する波形を有する電圧をライン上に生ぜしめる過程と
を具えるイメージャ動作方法。
【特許請求の範囲】
【請求項１】
ピクセル出力ラインに結合されたピクセルと、
前記ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する回路と
を具えるイメージャ。
【請求項２】
請求項１に記載のイメージャにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に或る電圧を加えて制御信号を生ぜしめる電圧供給部分を有するイメージャ。
【請求項３】
請求項１に記載のイメージャにおいて、前記回路が更に、前記ピクセル出力ラインへの印加電圧を制御する電圧制御部分を有するイメージャ。
【請求項４】
請求項１に記載のイメージャにおいて、前記ピクセル出力ラインがピクセルアレイの列ラインであるイメージャ。
【請求項５】
請求項１に記載のイメージャにおいて、前記回路が更に、前記ピクセルリセット電圧を記憶するキャパシタを有するイメージャ。
【請求項６】
請求項１に記載のイメージャにおいて、前記回路が更に、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える電圧維持部分を具えるイメージャ。
【請求項７】
請求項１に記載のイメージャにおいて、前記回路が、
記憶キャパシタと、
前記ピクセル出力ラインをこの記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御するトランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャ。
【請求項８】
請求項７に記載のイメージャにおいて、前記切換え可能な電圧源が、
複数の電圧源ラインと、
選択された電圧源ラインを前記記憶キャパシタに選択的に結合するスイッチと
を具えているイメージャ。
【請求項９】
請求項８に記載のイメージャにおいて、更に、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるようになっており、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記スイッチが、前記予め決定した最小電圧よりも高い第１電圧を有する第１電圧源ラインを前記ピクセル出力ラインに選択的に結合するようになっているイメージャ。
【請求項１０】
請求項７に記載のイメージャにおいて、前記トランジスタが電圧供給ラインに結合され、前記記憶キャパシタにおける電圧に応答して、この電圧供給ラインから前記出力ラインへの電圧の供給を選択的に制御するようになっているイメージャ。
【請求項１１】
請求項１に記載のイメージャにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第１トランジスタと、
この第１トランジスタを前記記憶キャパシタに選択的に結合するスイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャ。
【請求項１２】
請求項１に記載のイメージャにおいて、前記回路が、
記憶キャパシタと、
この記憶キャパシタを選択的に充電する第１トランジスタと、
この第１トランジスタを前記記憶キャパシタに選択的に結合する第１スイッチと、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタと、
前記記憶キャパシタが充電されている間、電流の流れにおけるサージを回避する第２スイッチと、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源と
を具えるイメージャ。
【請求項１３】
ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する過程
を有するイメージャ動作方法。
【請求項１４】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、記憶した前記ピクセルリセット電圧に或る電圧を加える過程を有するイメージャ動作方法。
【請求項１５】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、前記ピクセル出力ラインへの印加電圧を制御する過程を有するイメージャ動作方法。
【請求項１６】
請求項１３に記載のイメージャ動作方法において、前記ピクセル出力ラインをピクセルアレイの列ラインとするイメージャ動作方法。
【請求項１７】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、前記ピクセルリセット電圧をキャパシタに記憶させる過程を有するイメージャ動作方法。
【請求項１８】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える過程を有するイメージャ動作方法。
【請求項１９】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
前記ピクセル出力ラインを記憶キャパシタに選択的に結合する過程と、
ゲートが前記記憶キャパシタに結合されているトランジスタにより、前記ピクセル出力ラインをバイアスして、このピクセル出力ライン上のリセット電圧レベルを制御する過程と、
切換え可能な電圧源により前記記憶キャパシタに追加の電圧を切換え供給する過程と
を有するイメージャ動作方法。
【請求項２０】
請求項１９に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるとともに、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記予め決定した最小電圧よりも高い第１電圧を有する第１電圧源ラインを前記記憶キャパシタに選択的に結合する過程
を有するイメージャ動作方法。
【請求項２１】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
第１トランジスタにより、前記記憶キャパシタを選択的に充電する過程と、
スイッチにより、前記第１トランジスタを前記記憶キャパシタに選択的に結合する過程と、
ゲートが前記記憶キャパシタに結合されている第２トランジスタにより、前記ピクセル出力ラインをバイアスしてリセット電圧レベルを制御する過程と、
切換え可能な電圧源により前記記憶キャパシタに追加の電圧を切換え供給する過程と
を有するイメージャ動作方法。
【請求項２２】
請求項１３に記載のイメージャ動作方法において、このイメージャ動作方法が更に、
第１トランジスタにより、前記記憶キャパシタを選択的に充電する過程と、
第１スイッチにより、前記第１トランジスタを前記記憶キャパシタに選択的に結合する過程と、
ゲートが前記記憶キャパシタに結合されている第２トランジスタにより、前記ピクセル出力ラインをバイアスしてリセット電圧レベルを制御する過程と、
前記記憶キャパシタが充電されている間、第２スイッチにより、電流の流れにおけるサージを回避する過程と、
切換え可能な電圧源により前記記憶キャパシタに追加の電圧を切換え供給する過程と
を有するイメージャ動作方法。
【請求項２３】
ピクセル出力ラインに結合されたピクセルを形成する工程と、
前記ピクセル出力ラインに得られるピクセルからのピクセルリセット電圧を受けて記憶するとともに、この記憶したピクセルリセット電圧をパラメータとして用いて、前記ピクセル出力ライン上のピクセルリセット電圧を予め決定した最小電圧よりも高く維持するようにこのピクセル出力ライン上のリセット電圧レベルを制御する回路を形成する工程と
を具えるイメージャピクセル形成方法。
【請求項２４】
請求項２３に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、記憶した前記ピクセルリセット電圧に或る電圧を加えて、制御信号を生ぜしめる電圧供給部分を形成する工程を有するイメージャピクセル形成方法。
【請求項２５】
請求項２３に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、前記ピクセル出力ラインへの印加電圧を制御する電圧制御部分を形成する工程有するイメージャピクセル形成方法。
【請求項２６】
請求項２３に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、前記出力ラインをピクセルアレイの列ラインとして形成する工程を有するイメージャピクセル形成方法。
【請求項２７】
請求項２３に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、前記ピクセルリセット電圧を記憶するキャパシタを形成する工程を有するイメージャピクセル形成方法。
【請求項２８】
請求項２３に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、記憶した前記ピクセルリセット電圧に、設定した最小リセット電圧レベルと前記ピクセル出力ライン上の制御された前記ピクセルリセット電圧との間の差を予め決定した値に維持するのに充分な電圧を加える電圧維持部分を形成する工程を有するイメージャピクセル形成方法。
【請求項２９】
請求項２３に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、
記憶キャパシタを形成する工程と、
前記ピクセル出力ラインをこの記憶キャパシタに選択的に結合するスイッチを形成する工程と、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御するトランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該トランジスタを形成する工程と、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源を形成する工程と
を具えるイメージャピクセル形成方法。
【請求項３０】
請求項２９に記載のイメージャピクセル形成方法において、切換え可能な電圧源を形成する前記工程が、
複数の電圧源ラインを形成する工程と、
選択された電圧源ラインを前記記憶キャパシタに選択的に結合するスイッチを形成する工程と
を具えているイメージャピクセル形成方法。
【請求項３１】
請求項３０に記載のイメージャピクセル形成方法において、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受けるように形成され、前記ピクセル出力ラインが前記ピクセルからピクセル出力信号を受ける前に、前記予め決定した最小電圧よりも高い第１電圧を有する第１電圧源ラインを前記ピクセル出力ラインに選択的に結合するように前記スイッチが形成されるイメージャピクセル形成方法。
【請求項３２】
請求項２９に記載のイメージャピクセル形成方法において、トランジスタを形成する前記工程が、前記トランジスタが電圧供給ラインに結合され、前記記憶キャパシタにおける電圧に応答して、この電圧供給ラインから前記出力ラインへの電圧の供給を選択的に制御するように前記トランジスタを形成する工程を有するイメージャピクセル形成方法。
【請求項３３】
請求項２３に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、
記憶キャパシタを形成する工程と、
この記憶キャパシタを選択的に充電する第１トランジスタを形成する工程と、
この第１トランジスタを前記記憶キャパシタに選択的に結合するスイッチを形成する工程と、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタを形成する工程と、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源を形成する工程と
を具えるイメージャピクセル形成方法。
【請求項３４】
請求項２３に記載のイメージャピクセル形成方法において、回路を形成する前記工程が更に、
記憶キャパシタを形成する工程と、
この記憶キャパシタを選択的に充電する第１トランジスタを形成する工程と、
この第１トランジスタを前記記憶キャパシタに選択的に結合する第１スイッチを形成する工程と、
前記ピクセル出力ラインをバイアスしてこのピクセル出力ライン上のリセット電圧レベルを制御する第２トランジスタであって、そのゲートが前記記憶キャパシタに結合されている当該第２トランジスタを形成する工程と、
前記記憶キャパシタが充電されている間、電流の流れにおけるサージを回避する第２スイッチを形成する工程と、
前記記憶キャパシタに追加の電圧を切換え供給しうる切換え可能な電圧源を形成する工程と
を具えるイメージャピクセル形成方法。
【請求項３５】
ピクセルリセット電圧を生じるピクセルと、
このピクセルリセット電圧をモニタするとともに、モニタしたこのピクセルリセット電圧に応答して、公称電圧で開始し、次に前記ピクセルの出力が読出されるまで差を予め決定した最小電圧よりも高く維持するように増大する波形を有する電圧をライン上に生ぜしめる回路と
を具えるイメージャ。
【請求項３６】
ピクセルリセット電圧を生じる過程と、
このピクセルリセット電圧をモニタするとともに、モニタしたこのピクセルリセット電圧に応答して、公称電圧で開始し、次に前記ピクセルの出力が読出されるまで差を予め決定した最小電圧よりも高く維持するように増大する波形を有する電圧をライン上に生ぜしめる過程と
を具えるイメージャ動作方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６】
【公開番号】特開２００６−３５２３４１（Ｐ２００６−３５２３４１Ａ）
【公開日】平成１８年１２月２８日（２００６．１２．２８）
【国際特許分類】
【外国語出願】
【出願番号】特願２００５−１７３８６１（Ｐ２００５−１７３８６１）
【出願日】平成１７年６月１４日（２００５．６．１４）
【出願人】（５９６０７９１２７）マイクロン・テクノロジー・インコーポレーテッド (55)
【氏名又は名称原語表記】ＭＩＣＲＯＮ ＴＥＣＨＮＯＬＯＧＹ，ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成１８年１２月２８日（２００６．１２．２８）
【国際特許分類】
【出願番号】特願２００５−１７３８６１（Ｐ２００５−１７３８６１）
【出願日】平成１７年６月１４日（２００５．６．１４）
【出願人】（５９６０７９１２７）マイクロン・テクノロジー・インコーポレーテッド (55)
【氏名又は名称原語表記】ＭＩＣＲＯＮ ＴＥＣＨＮＯＬＯＧＹ，ＩＮＣ．
【Ｆターム（参考）】
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