アンロック検出回路
【課題】２つの信号間の位相差の発生を正確に検出するアンロック検出回路を提供する。
【解決手段】アンロック検出回路は、論理値を基準信号の変化に応じて記憶する第１フリップフロップと、論理値を入力信号の変化に応じて記憶する第２フリップフロップと、当該第１及び第２フリップフロップの出力の否定論理積を算出するＮＡＮＤ回路とを備えた位相比較器と、第１フリップフロップの出力を基準信号の変化に応じて記憶する第３フリップフロップと、第２フリップフロップの出力を入力信号の変化に応じて記憶する第４フリップフロップとを備えた第１アンロック検出器と、ＮＡＮＤ回路の出力を基準信号の変化に応じて記憶する第５フリップフロップと、ＮＡＮＤ回路の出力を入力信号の変化に応じて記憶する第６フリップフロップとを備える第２アンロック検出器と、第３、第４、第５及び第６フリップフロップの出力の論理和を算出するＯＲ回路とを具備する。
【解決手段】アンロック検出回路は、論理値を基準信号の変化に応じて記憶する第１フリップフロップと、論理値を入力信号の変化に応じて記憶する第２フリップフロップと、当該第１及び第２フリップフロップの出力の否定論理積を算出するＮＡＮＤ回路とを備えた位相比較器と、第１フリップフロップの出力を基準信号の変化に応じて記憶する第３フリップフロップと、第２フリップフロップの出力を入力信号の変化に応じて記憶する第４フリップフロップとを備えた第１アンロック検出器と、ＮＡＮＤ回路の出力を基準信号の変化に応じて記憶する第５フリップフロップと、ＮＡＮＤ回路の出力を入力信号の変化に応じて記憶する第６フリップフロップとを備える第２アンロック検出器と、第３、第４、第５及び第６フリップフロップの出力の論理和を算出するＯＲ回路とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；位相同期ループ）回路におけるアンロック検出に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、通信機をはじめとして多くのシステムに用いられている。ＰＬＬ回路には、基準信号源から出力される基準信号と、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ；電圧制御発振器）から出力される出力信号との間に位相差が生じているか否かを判定するアンロック検出回路が用いられている（特許文献１）。
【０００３】
特許文献１によれば、図５に示すようなアンロック検出回路９００が開示されている。アンロック検出回路９００は、位相比較器９０１と、アンロック検出器９０２と、ＯＲ回路９３とを具備する。
位相比較器９０１は、基準信号ＲＥＦと、入力信号ＶＣＯとが入力され、基準信号ＲＥＦと入力信号ＶＣＯとの位相差を検出し、検出結果を示す信号ＰＤＵ及び信号ＰＤＤを出力する。また、位相比較器９０１は、基準信号ＲＥＦの位相に対して入力信号ＶＣＯの位相が遅れている場合、信号ＰＤＵをＨ（Ｈｉｇｈ；ハイ）レベルにすると共に信号ＰＤＤをＬ（Ｌｏｗ；ロー）レベルを維持する。また、位相比較器９０１は、基準信号ＲＥＦの位相に対して入力信号ＶＣＯの位相が進んでいる場合、信号ＰＤＵをＬレベルを維持すると共に信号ＰＤＤをＨレベルにする。
【０００４】
アンロック検出器９０２は、基準信号ＲＥＦと、入力信号ＶＣＯと、位相比較器９０１の出力である信号ＰＤＵと信号ＰＤＤとが入力され、基準信号ＲＥＦと入力信号ＶＣＯとそれぞれの位相差が生じるアンロック状態を検出する。また、アンロック検出器９０２は、信号ＱＲと信号ＱＳとを出力し、アンロック状態を検出すると信号ＱＲ及び信号ＱＳの少なくとも一方をＨレベルにする。
ＯＲ回路９３は、アンロック検出器９０２が出力する信号ＱＲと信号ＱＳとの論理和演算の結果示す信号ＵＮＬＯＣＫ＿ＯＵＴを出力する。
【０００５】
また、位相比較器９０１は、フリップフロップ９１、９２と、ＮＡＮＤ回路９４とを備えている。フリップフロップ９１は、クロック端子ＣＫに基準信号ＲＥＦが入力され、入力端子ＤにＨレベルの信号を示す電源電圧が入力され、基準信号ＲＥＦの立ち下がりエッジにおいてＨレベルの信号を記憶し、出力端子Ｑから記憶した信号を示す信号ＰＤＵを出力する。フリップフロップ９２は、クロック端子ＣＫに入力信号ＶＣＯが入力され、入力端子ＤにＨレベルの信号を示す電源電圧が入力され、入力信号ＶＣＯの立ち下がりエッジにおいて、Ｈレベルの信号を記憶し、記憶した信号を示す信号ＰＤＤを出力端子Ｑから出力する。ＮＡＮＤ回路９４は、信号ＰＤＵと信号ＰＤＤとの否定論理積演算の結果を示す信号ＰＤ＿ＲＥＳＥＴを出力する。また、フリップフロップ９１、９２は、リセット端子に信号ＰＤ＿ＲＥＳＥＴが入力され、信号ＰＤ＿ＲＥＳＥＴがＬレベルのとき、リセットされて出力信号がＬレベルになる。
【０００６】
また、アンロック検出器９０２は、フリップフロップ９５、９６を備えている。フリップフロップ９５は、クロック端子ＣＫに基準信号ＲＥＦが入力され、入力端子Ｄに信号ＰＤＵが入力され、基準信号ＲＥＦの立ち下がりエッジにおいて、入力端子Ｄに入力された信号を記憶し、記憶した信号を示す信号ＱＲを出力端子Ｑから出力する。フリップフロップ９６は、クロック端子ＣＫに入力信号ＶＣＯが入力され、入力端子Ｄに信号ＰＤＤが入力され、入力信号ＶＣＯの立ち下がりエッジにおいて、入力端子Ｄに入力された信号を記憶し、記憶した信号を示す信号ＱＳを出力端子Ｑから出力する。
上述の構成により、アンロック検出回路９００は、構成する各ロジック回路が伝達遅延時間０の理想回路であれば、基準信号ＲＥＦと入力信号ＶＣＯとの位相差情報を正確に検出できる。さらに、信号ＰＤ−ＲＥＳＥＴよりフリップフロップ９１，９２がリセットされた後、基準信号ＲＥＦの立下りエッジが来て次の基準信号ＲＥＦの立下りエッジが来る１周期以内、言い換えると、基準信号ＲＥＦの位相角が２π以内に入力信号ＶＣＯの立下りエッジが来ない場合及び、逆に入力信号ＶＣＯの立下がりエッジが来て次の入力信号ＶＣＯの立下がりエッジが来る１周期以内、言い換えると入力信号ＶＣＯの位相角が２π以内に基準信号ＲＥＦの立下りエッジが来ない場合、アンロック検出器９０２でアンロックとして検出し、ＵＮＬＯＣＫ＿ＯＵＴからＬ論理のアンロック検出信号が出力される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２４３７３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述のアンロック検出回路の構成では、実際には構成する各ロジック回路に固有の伝達遅延が発生するため、正確な位相差を検出できないデッドゾーンが発生し、アンロック検出を正確にできなくなる問題があった。
【０００９】
本発明は、上記問題を解決すべくなされたもので、その目的は、２つの信号間の位相差が正確に検出できないデッドゾーンに入ったときにおいても正確にアンロック検出が行なえるアンロック検出回路を提供することにある。
【課題を解決するための手段】
【００１０】
（１）上記問題を解決するために、本発明は、論理値を基準信号の変化に応じて記憶する第１フリップフロップと、論理値を入力信号の変化に応じて記憶する第２フリップフロップと、当該第１及び第２フリップフロップの出力の否定論理積を算出するＮＡＮＤ回路とを備えた位相比較器と、前記第１フリップフロップの出力を前記基準信号の変化に応じて記憶する第３フリップフロップと、前記第２フリップフロップの出力を前記入力信号の変化に応じて記憶する第４フリップフロップとを備えた第１アンロック検出器と、前記ＮＡＮＤ回路の出力を前記基準信号の変化に応じて記憶する第５フリップフロップと、前記ＮＡＮＤ回路の出力を前記入力信号の変化に応じて記憶する第６フリップフロップとを備える第２アンロック検出器と、前記第３、第４、第５及び第６フリップフロップの出力の論理和を算出するＯＲ回路とを具備し、前記ＮＡＮＤ回路の出力に応じて前記第１及び第２フリップフロップがリセットされることを特徴とするアンロック検出回路である。
【００１１】
（２）また、本発明は、上記記載の発明において、前記第１、第３及び第５フリップフロップは、前記基準信号の立ち下がりにおいて信号を記憶し、前記第２、第４及び第６フリップフロップは、前記入力信号の立ち下がりにおいて信号を記憶することを特徴とする。
【００１２】
（３）また、本発明は、上記記載の発明において、前記第１フリップフロップと、前記第３フリップフロップとの間に第１遅延素子が設けられ、前記第２フリップフロップと、前記第４フリップフロップとの間に第２遅延素子が設けられたことを特徴とする。
【発明の効果】
【００１３】
この発明によれば、２つの信号間の約２π以上の位相差の発生を正確に検出することができる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態におけるアンロック検出回路１００の構成とアンロック検出回路１００に接続される回路を示す概略ブロック図である。
【図２】本実施形態におけるクロック同期回路１０４の一構成例を示す回路図である。
【図３】本実施形態におけるアンロック検出回路１００の一動作例を示すタイミングチャートである。
【図４】本実施形態におけるアンロック検出回路１００の一動作例を示すタイミングチャートである。
【図５】アンロック検出回路９００の構成を示した図である。
【図６】位相比較器１０１の別の構成を示した図である。
【発明を実施するための形態】
【００１５】
＜発明の概要＞
発明者は、図５に示すアンロック検出回路９００が基準信号ＲＥＦと入力信号ＶＣＯとの間に位相差が生じたこと（アンロック状態）を検出できない場合について解析した結果、次の原因を見出した。アンロック検出回路９００は、内部の信号ＰＤ＿ＲＥＳＥＴの立ち下がりと、入力される基準信号ＲＥＦ又は入力信号ＶＣＯの立ち下がりとがある間隔で連続して生じると、位相比較器９０１が基準信号ＲＥＦと入力信号ＶＣＯとの位相差の関係を正しく出力せず、アンロック状態を正しく検出することができない。
そこで、発明者は、新たなアンロック検出器を設計して正確に位相差を検出することができた。以下、詳しく説明する。
【００１６】
以下、本発明の一実施形態によるアンロック検出回路１００を図面を参照して説明する。
図１は、本実施形態におけるアンロック検出回路１００の構成とアンロック検出回路１００に接続される回路を示す概略ブロック図である。また、アンロック検出回路１００は、基準信号ＲＥＦと入力信号ＶＣＯとが入力され、基準信号ＲＥＦと入力信号ＶＣＯとに約２π以上の位相差が生じているか否かを検出し、検出した結果を示す信号ＡＬＭＸをクロック同期回路１０４を介して出力する。また、アンロック検出回路１００は、信号ＰＤＵと信号ＰＤＤとを出力する。信号ＰＤＵと信号ＰＤＤとは、それぞれの値の組み合わせにより入力信号ＶＣＯが基準信号ＲＥＦに対して位相が進んでいるか或いは遅れているか示す。
【００１７】
クロック同期回路１０４は、アンロック検出回路１００から信号ＡＬＭＸが入力され、外部よりリセット信号ＲＳＴとクロック信号ＣＬＫが入力され、クロック信号ＣＬＫに同期した信号ＵＮＬＯＣＫ＿ＯＵＴを出力する。
なお、リセット信号ＲＳＴは、アンロック検出回路１００が動作する前に外部よりＨレベルのパルスが入力され、クロック同期回路１０４をリセットする。
【００１８】
アンロック検出回路１００は、位相比較器１０１と、アンロック検出器１０２（第１アンロック検出器）と、アンロック検出器１０３（第２アンロック検出器）と、ＯＲ回路１２、１３とＮＯＲ回路１４とを具備している。
位相比較器１０１は、フリップフロップ１（第１フリップフロップ）と、フリップフロップ２（第２フリップフロップ）と、遅延素子３と、ＮＡＮＤ回路４とを備えている。フリップフロップ１は、クロック端子ＣＫに基準信号ＲＥＦが入力され、入力端子ＤにＨレベル（論理値）の信号を示す電源電圧が入力され、基準信号ＲＥＦの立ち下がりにおいて入力端子Ｄに入力された信号を記憶し、記憶した信号を示す信号ＰＤＵを出力端子Ｑから出力する。フリップフロップ２は、クロック端子ＣＫに入力信号ＶＣＯが入力され、入力端子ＤにＨレベルの信号を示す電源電圧が入力され、入力信号ＶＣＯの立ち下がりにおいて入力端子Ｄに入力された信号を記憶し、記憶した信号を示す信号ＰＤＤを出力端子Ｑから出力する。
【００１９】
ＮＡＮＤ回路４は、信号ＰＤＵと信号ＰＤＤとの否定論理積演算の結果を示す信号ＤＬＩＮを遅延素子３に出力する。遅延素子３は、入力される信号ＤＬＩＮを遅延させて信号ＰＤ＿ＲＥＳＥＴとして出力する。
また、フリップフロップ１、２は、リセット端子Ｒに信号ＰＤ＿ＲＥＳＥＴが入力され、信号ＰＤ＿ＲＥＳＥＴがＬレベルのとき、リセットされて出力がＬレベルになる。
位相比較器１０１は、上述の構成により、入力信号ＶＣＯの位相が基準信号ＲＥＦの位相より遅れている場合、信号ＰＤＵにその位相差に比例したパルス幅を有するパルスを出力し、入力信号ＶＣＯの位相が基準信号ＲＥＦの位相より進んでいる場合、信号ＰＤＤにその位相差に比例した幅を有するパルスを出力する。
【００２０】
アンロック検出器１０２は、フリップフロップ５（第１フリップフロップ）と、フリップフロップ６（第６フリップフロップ）と、遅延素子７、８とを備えている。遅延素子７は、信号ＰＤＵを遅延させ、フリップフロップ５の入力端子Ｄに信号ＰＤＵＡとして出力する。遅延素子８は、信号ＰＤＤを遅延させ、フリップフロップ６の入力端子Ｄに信号ＰＤＤＡとして出力する。
フリップフロップ５は、クロック端子ＣＫに基準信号ＲＥＦが入力され、入力端子Ｄに信号ＰＤＵＡが入力され、基準信号ＲＥＦの立ち下がりにおいて入力端子Ｄに入力されている信号を記憶し、記憶した信号を示す信号ＱＲを出力端子Ｑから出力する。
【００２１】
フリップフロップ６は、クロック端子ＣＫに入力信号ＶＣＯが入力され、入力端子Ｄに信号ＰＤＤＡが入力され、入力信号ＶＣＯの立ち下がりにおいて入力端子Ｄに入力されている信号を記憶し、記憶した信号を示す信号ＱＳを出力端子Ｑから出力する。
信号ＱＲ及び信号ＱＳは、Ｈレベルのときアンロック状態を検出したことを示し、Ｌレベルのときアンロック状態を検出していないことを示す。
【００２２】
アンロック検出器１０３は、フリップフロップ１０（第５フリップフロップ）と、フリップフロップ１１（第６フリップフロップ）を備える。フリップフロップ１０は、クロック端子ＣＫに基準信号ＲＥＦが入力され、入力端子Ｄに反転された信号ＰＤ＿ＲＥＳＥＴが入力され、基準信号ＲＥＦの立ち下がりにおいて入力端子Ｄに入力されている信号を記憶し、記憶した信号を示す信号ＱＥＲを出力端子Ｑから出力する。
【００２３】
フリップフロップ１１は、クロック端子ＣＫに入力信号ＶＣＯが入力され、入力端子Ｄに反転された信号ＰＤ＿ＲＥＳＥＴが入力され、入力信号ＶＣＯの立ち下がりにおいて入力端子Ｄに入力されている信号を記憶し、記憶した信号を示す信号ＱＥＳを出力端子Ｑから出力する。
信号ＱＥＲ及び信号ＱＥＳは、Ｈレベルのときアンロック状態を検出したことを示し、Ｌレベルのときアンロック状態を検出していないことを示す。
【００２４】
ＯＲ回路１２は、アンロック検出器１０３が出力する信号ＱＥＲと信号ＱＥＳとの論理和演算の結果を出力する。ＯＲ回路１３は、アンロック検出器１０２が出力する信号ＱＲと信号ＱＳとの論理和演算の結果を出力する。ＮＯＲ回路１４は、ＯＲ回路１２の出力と、ＯＲ回路１３の出力との否定論理和演算の結果を示す信号ＡＬＭＸを出力する。
信号ＡＬＭＸは、Ｌレベルのときアンロック状態を検出したことを示し、Ｈレベルのときアンロック状態を検出していないことを示す。
【００２５】
ここで、遅延素子３の遅延時間は、位相比較器１０１が基準信号ＲＥＦと入力信号ＶＣＯが同位相でもＰＤＵ，ＰＤＤに必要十分な幅のパルスを出力する時間であり、シミュレーションやタイミング解析により予め定められた値である。
また、遅延素子３は、フリップフロップ１０において、ＮＡＮＤ回路４を介して入力されるフリップフロップ１が出力する信号と、基準信号ＲＥＦとの間のレーシングを回避する役割もある。また、遅延素子３は、フリップフロップ１１において、ＮＡＮＤ回路４を介して入力されるフリップフロップ２が出力する信号と、入力信号ＶＣＯとの間のレーシングを回避する役割もある。
【００２６】
また、遅延素子７は、フリップフロップ５において、フリップフロップ１から出力される信号ＰＤＵと、基準信号ＲＥＦとのレーシングを回避するために設けられている。遅延素子７の遅延時間は、シミュレーション、タイミング解析などの結果から定められる。
また、遅延素子８は、フリップフロップ６において、フリップフロップ２から出力される信号ＰＤＤと、入力信号ＶＣＯとのレーシングを回避するために設けられている。遅延素子８の遅延時間は、遅延素子７と同様に、シミュレーション、タイミング解析などの結果から定められる。
【００２７】
図２は、本実施形態におけるクロック同期回路１０４の一構成例を示す回路図である。図示するようにクロック同期回路１０４は、フリップフロップ１７、１９、２１と、ＮＡＮＤ回路１５と、ＮＯＴ回路１８と、ＮＯＲ回路２０、ＮＯＴ回路３１とを備えている。フリップフロップ１７、１９、２１それぞれには、外部から入力されるクロック信号ＣＬＫがクロック端子ＣＫに入力されている。
ＮＡＮＤ回路１５は、アンロック検出回路１００が出力する信号ＡＬＭＸと、ＮＯＴ回路１８の出力との否定論理積演算の結果をフリップフロップ１７の入力端子Ｄに出力する。フリップフロップ１７は、クロック信号ＣＬＫの立ち上がりにおいて、ＮＡＮＤ回路１５が出力する信号を記憶し、記憶した信号をＮＯＴ回路１８に出力する。
【００２８】
ＮＯＴ回路１８は、フリップフロップ１７の出力する信号を反転し、反転した信号をフリップフロップ１９の入力端子Ｄに出力する。フリップフロップ１９は、クロック信号ＣＬＫの立ち上がりにおいて、ＮＯＴ回路１８が出力する信号を記憶し、記憶した信号をＮＯＲ回路２０に出力する。
ＮＯＲ回路２０は、ＮＯＴ回路１８が出力する信号と、フリップフロップ１９が出力する信号との否定論理和演算の結果を出力する。ＮＯＴ回路３１は、ＮＯＲ回路２０の出力する信号を反転し、反転した信号をフリップフロップ２１の入力端子Ｄに出力する。フリップフロップ２１は、クロック信号ＣＬＫの立ち上がりにおいて、ＮＯＴ回路３１が出力する信号を記憶し、記憶した信号を信号ＵＮＬＯＣＫ＿ＯＵＴとして出力する。
【００２９】
また、フリップフロップ１７は、リセット端子Ｒに信号ＡＬＭＸが入力され、信号ＡＬＭＸがＨレベルのときリセットされて出力する信号がＬレベルになる。フリップフロップ１９、２１は、リセット端子Ｒにリセット信号ＲＳＴが入力され、リセット信号ＲＳＴがＨレベルのときリセットされて出力する信号がＬレベルになる。
クロック同期回路１０４は、上述の構成により、基準信号ＲＥＦ或いは入力信号ＶＣＯが変化するタイミングで出力される信号ＡＬＭＸを、クロック信号ＣＬＫに同期させて信号ＵＮＬＯＣＫ＿ＯＵＴとして出力する。
【００３０】
また、クロック同期回路１０４において、初段のフリップフロップ１７とＮＡＮＤ回路１５とにより信号ＡＬＭＸ検出回路を構成し、フリップフロップ１７、１９、２１によりシフトレジスタを構成している。また、クロック同期回路１０４は、ＮＯＲ回路２０の反転した出力により、入力された信号ＡＬＭＸのパルス幅を少なくともクロック信号ＣＬＫの２周期分のパルス幅に引き伸ばしてクロック信号ＣＬＫに同期させた信号ＵＮＬＯＣＫ＿ＯＵＴを生成する。
【００３１】
以下、図３、図４のタイミングチャートを参照して、本実施形態におけるアンロック検出回路１００の動作を説明する。ここでは、入力信号ＶＣＯの位相が基準信号ＲＥＦの位相より進んでいる「進み位相」と、入力信号ＶＣＯの位相が基準信号ＲＥＦの位相より遅れている「遅れ位相」との２つの場合に分けて説明する。
【００３２】
＜進み位相の検出＞
図３は、本実施形態におけるアンロック検出回路１００の一動作例を示すタイミングチャートである。なお、進み位相とは、入力信号ＶＣＯの周波数が基準信号ＲＥＦの周波数より高い場合のことである。また、エッジＥ１〜Ｅ１３は、入力信号ＶＣＯの立ち下がりエッジを示している。
入力信号ＶＣＯの立ち下がりから基準信号ＲＥＦの立ち下がりまでの時間、即ち、位相差をφとし、入力信号ＶＣＯの周期をＴＶとし、遅延素子３の遅延時間とｔとし、遅延素子８の遅延時間とｔＤとする。更に以下の４つの場合に分けて説明する。
［１］φ≧ＴＶ−ｔ
［２］ＴＶ−ｔ＞φ≧ＴＶ−ｔ−ｔＤ
［３］ＴＶ−ｔ−ｔＤ＞φ≧ＴＶ−２ｔ
［４］ＴＶ−２ｔ＞φ
【００３３】
［１］φ≧ＴＶ−ｔの場合（例えば、図３において立ち下がりエッジＥ３、Ｅ６の場合）
アンロック検出器１０２において、フリップフロップ６は、入力信号ＶＣＯの立ち下がりにおいて、Ｈレベルの信号ＰＤＤＡが入力されて、Ｈレベルの信号ＱＳを出力する。一方、アンロック検出器１０３において、フリップフロップ１１は、入力信号ＶＣＯの立ち下がりにおいて、位相比較器１０１から出力されたＨレベルの信号ＰＤ＿ＲＥＳＥＴが入力されて、Ｌレベルの信号ＱＥＳを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
【００３４】
［２］ＴＶ−ｔ＞φ≧ＴＶ−ｔ−ｔＤの場合（例えば、図３において、立ち下がりエッジＥ９の場合）
アンロック検出器１０２において、フリップフロップ６は、入力信号ＶＣＯの立ち下がりにおいて、Ｈレベルの信号ＰＤＤＡが入力されて、Ｈレベルの信号ＱＳを出力する。一方、アンロック検出器１０３において、フリップフロップ１１は、入力信号ＶＣＯの立ち下がりにおいて、Ｌレベルの信号ＰＤ_ＲＥＳＥＴが入力されて、Ｈレベルの信号ＱＥＳを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
【００３５】
［３］ＴＶ−ｔ−ｔＤ＞φ≧ＴＶ−２ｔの場合（例えば、図３において立ち下がりエッジＥ１２の場合）
アンロック検出器１０２において、フリップフロップ６は、入力信号ＶＣＯの立ち下がりにおいて、Ｌレベルの信号ＰＤＤＡが入力されて、Ｌレベルの信号ＱＳを出力する。一方、アンロック検出器１０３において、フリップフロップ１１は、入力信号ＶＣＯの立ち下がりにおいて、Ｌレベルの信号ＰＤ＿ＲＥＳＥＴが入力されて、Ｈレベルの信号ＱＥＳを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
【００３６】
［４］ＴＶ−２ｔ＞φの場合（例えば、図３において立ち下がりエッジＥ５の場合）
アンロック検出器１０２において、フリップフロップ６は、入力信号ＶＣＯの立ち下がりにおいて、Ｌレベルの信号ＰＤＤＡが入力されて、Ｌレベルの信号ＱＳを出力する。一方、アンロック検出器１０３において、フリップフロップ１１は、入力信号ＶＣＯの立ち下がりにおいて、Ｈレベルの信号ＰＤ＿ＲＥＳＥＴが入力されて、Ｌレベルの信号ＱＥＳを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示さないＨレベルの信号ＡＬＭＸを出力する。
【００３７】
以上のように、アンロック検出回路１００は、入力信号ＶＣＯと基準信号ＲＥＦとの相対的な位相差φがφ≧ＴＶ−２ｔを満たす場合、アンロック検出器１０２或いはアンロック検出器１０３の少なくとも一方がアンロック状態を検出することができるので、アンロック検出器１０２、１０３の出力の論理和演算結果を出力することにより、検出したアンロック状態をクロック同期回路１０４に出力することができる。
【００３８】
＜遅れ位相の検出＞
図４は、本実施形態におけるアンロック検出回路１００の一動作例を示すタイミングチャートである。なお、遅れ位相とは、入力信号ＶＣＯの周波数が基準信号ＲＥＦの周波数より低い場合のことである。また、エッジＥ２１〜３２は、参照信号ＲＥＦの立ち下がりエッジを示している。
ここで、基準信号ＲＥＦの立ち下がりから入力信号ＶＣＯの立ち下がりまでの時間、即ち、位相差をφとし、基準信号ＲＥＦの周期をＴＲとし、遅延素子３の遅延時間をｔとし、遅延素子７の遅延時間をｔＤとする。更に以下の４つの場合に分けて説明する。
［５］φ≧ＴＲ−ｔ
［６］ＴＲ−ｔ＞φ≧ＴＲ−ｔ−ｔＤ
［７］ＴＲ−ｔ−ｔＤ＞φ≧ＴＲ−２ｔ
［８］ＴＲ−２ｔ＞φ
【００３９】
［５］φ≧ＴＲ−ｔの場合（例えば、図４において立ち下がりエッジＥ２３、Ｅ２６の場合）
アンロック検出器１０２において、フリップフロップ５は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｈレベルの信号ＰＤＵＡを記憶してＨレベルの信号ＱＲを出力する。一方、アンロック検出器１０３において、フリップフロップ１０は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｈレベルの信号ＰＤ＿ＲＥＳＥＴが入力されてＬレベルの信号ＱＥＲを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
【００４０】
［６］ＴＲ−ｔ＞φ≧ＴＲ−ｔ−ｔＤの場合（例えば、図４において立ち下がりエッジＥ２９の場合）
アンロック検出器１０２において、フリップフロップ５は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｈレベルの信号ＰＤＵＡを記憶してＨレベルの信号ＱＲを出力する。一方、アンロック検出器１０３において、フリップフロップ１０は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｌレベルの信号ＰＤ＿ＲＥＳＥＴが入力されてＨレベルの信号ＱＥＲを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
【００４１】
［７］ＴＲ−ｔ−ｔＤ＞φ≧ＴＲ−２ｔの場合（例えば、図４において立ち下がりエッジ３２の場合）
アンロック検出器１０２において、フリップフロップ５は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｌレベルの信号ＰＤＵＡを記憶してＬレベルの信号ＱＲを出力する。一方、アンロック検出器１０３において、フリップフロップ１０は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｌレベルの信号ＰＤ＿ＲＥＳＥＴが入力されてＨレベルの信号ＱＥＲを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
【００４２】
［８］ＴＲ−２ｔ＞φの場合（例えば、図４において立ち下がりエッジＥ２５の場合）
アンロック検出器１０２において、フリップフロップ５は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｌレベルの信号ＰＤＵＡを記憶してＬレベルの信号ＱＲを出力する。一方、アンロック検出器１０３において、フリップフロップ１０は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｈレベルの信号ＰＤ＿ＲＥＳＥＴが入力されてＬレベルの信号ＱＥＲを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示さないＨレベルの信号ＡＬＭＸを出力する。
【００４３】
以上のように、アンロック検出回路１００は、入力信号ＶＣＯと基準信号ＲＥＦとの相対的な位相差φがφ≧ＴＲ−２ｔを満たす場合、アンロック検出器１０２或いはアンロック検出器１０３の少なくとも一方がアンロック状態を検出することができるので、アンロック検出器１０２、１０３の出力の論理和演算結果を出力することにより、検出したアンロック状態をクロック同期回路１０４に出力することができる。
【００４４】
また、入力信号ＶＣＯ或いは基準信号ＲＥＦの立ち下がりにおいて信号ＰＤ＿ＲＥＳＥＴがＬレベルの場合のアンロック検出は、図５に示したアンロック検出回路９００では正確に行えずＰＬＬ回路が不安定になる原因となっていた。
本実施形態のアンロック検出回路１００は、アンロック検出器１０３を具備したことにより、入力信号ＶＣＯ或いは基準信号ＲＥＦの立ち下がりにおいて信号ＰＤ＿ＲＥＳＥＴがＬレベルの場合のアンロック検出を正確に行うことができる。
【００４５】
また、アンロック検出回路１００は、入力信号ＶＣＯと基準信号ＲＥＦとの相対的な位相差φに基づいてアンロック状態の検出を行っているので、入力信号ＶＣＯと基準信号ＲＥＦとそれぞれの周波数に関わらず広帯域に亘って動作することができる。
【００４６】
なお、本発明は、以上述べた実施形態に限定されない。例えば、位相比較器１０１の構成において、フリップフロップの構成を図６に示したようにＮＡＮＤ回路の組合せで置き換えても良い。
【符号の説明】
【００４７】
１、２、５、６、１０、１１、１７、１９、２１…フリップフロップ
３、７、８、９７、１１９…遅延素子
４、１５…ＮＡＮＤ回路
１２、１３…ＯＲ回路
１４…ＮＯＲ回路
１８、３０、３１、９８…ＮＯＴ回路
２０…ＮＯＲ回路
１００…アンロック検出回路
１０１…位相比較器
１０２、１０３…アンロック検出器
１０４…クロック同期回路
１１０、１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８…ＮＡＮＤ回路
９１、９２、９５、９６…フリップフロップ
９３…ＯＲ回路
９４…ＡＮＤ回路
９００…アンロック検出回路
９０１…位相比較器
９０２…アンロック検出器
【技術分野】
【０００１】
本発明は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；位相同期ループ）回路におけるアンロック検出に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、通信機をはじめとして多くのシステムに用いられている。ＰＬＬ回路には、基準信号源から出力される基準信号と、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ；電圧制御発振器）から出力される出力信号との間に位相差が生じているか否かを判定するアンロック検出回路が用いられている（特許文献１）。
【０００３】
特許文献１によれば、図５に示すようなアンロック検出回路９００が開示されている。アンロック検出回路９００は、位相比較器９０１と、アンロック検出器９０２と、ＯＲ回路９３とを具備する。
位相比較器９０１は、基準信号ＲＥＦと、入力信号ＶＣＯとが入力され、基準信号ＲＥＦと入力信号ＶＣＯとの位相差を検出し、検出結果を示す信号ＰＤＵ及び信号ＰＤＤを出力する。また、位相比較器９０１は、基準信号ＲＥＦの位相に対して入力信号ＶＣＯの位相が遅れている場合、信号ＰＤＵをＨ（Ｈｉｇｈ；ハイ）レベルにすると共に信号ＰＤＤをＬ（Ｌｏｗ；ロー）レベルを維持する。また、位相比較器９０１は、基準信号ＲＥＦの位相に対して入力信号ＶＣＯの位相が進んでいる場合、信号ＰＤＵをＬレベルを維持すると共に信号ＰＤＤをＨレベルにする。
【０００４】
アンロック検出器９０２は、基準信号ＲＥＦと、入力信号ＶＣＯと、位相比較器９０１の出力である信号ＰＤＵと信号ＰＤＤとが入力され、基準信号ＲＥＦと入力信号ＶＣＯとそれぞれの位相差が生じるアンロック状態を検出する。また、アンロック検出器９０２は、信号ＱＲと信号ＱＳとを出力し、アンロック状態を検出すると信号ＱＲ及び信号ＱＳの少なくとも一方をＨレベルにする。
ＯＲ回路９３は、アンロック検出器９０２が出力する信号ＱＲと信号ＱＳとの論理和演算の結果示す信号ＵＮＬＯＣＫ＿ＯＵＴを出力する。
【０００５】
また、位相比較器９０１は、フリップフロップ９１、９２と、ＮＡＮＤ回路９４とを備えている。フリップフロップ９１は、クロック端子ＣＫに基準信号ＲＥＦが入力され、入力端子ＤにＨレベルの信号を示す電源電圧が入力され、基準信号ＲＥＦの立ち下がりエッジにおいてＨレベルの信号を記憶し、出力端子Ｑから記憶した信号を示す信号ＰＤＵを出力する。フリップフロップ９２は、クロック端子ＣＫに入力信号ＶＣＯが入力され、入力端子ＤにＨレベルの信号を示す電源電圧が入力され、入力信号ＶＣＯの立ち下がりエッジにおいて、Ｈレベルの信号を記憶し、記憶した信号を示す信号ＰＤＤを出力端子Ｑから出力する。ＮＡＮＤ回路９４は、信号ＰＤＵと信号ＰＤＤとの否定論理積演算の結果を示す信号ＰＤ＿ＲＥＳＥＴを出力する。また、フリップフロップ９１、９２は、リセット端子に信号ＰＤ＿ＲＥＳＥＴが入力され、信号ＰＤ＿ＲＥＳＥＴがＬレベルのとき、リセットされて出力信号がＬレベルになる。
【０００６】
また、アンロック検出器９０２は、フリップフロップ９５、９６を備えている。フリップフロップ９５は、クロック端子ＣＫに基準信号ＲＥＦが入力され、入力端子Ｄに信号ＰＤＵが入力され、基準信号ＲＥＦの立ち下がりエッジにおいて、入力端子Ｄに入力された信号を記憶し、記憶した信号を示す信号ＱＲを出力端子Ｑから出力する。フリップフロップ９６は、クロック端子ＣＫに入力信号ＶＣＯが入力され、入力端子Ｄに信号ＰＤＤが入力され、入力信号ＶＣＯの立ち下がりエッジにおいて、入力端子Ｄに入力された信号を記憶し、記憶した信号を示す信号ＱＳを出力端子Ｑから出力する。
上述の構成により、アンロック検出回路９００は、構成する各ロジック回路が伝達遅延時間０の理想回路であれば、基準信号ＲＥＦと入力信号ＶＣＯとの位相差情報を正確に検出できる。さらに、信号ＰＤ−ＲＥＳＥＴよりフリップフロップ９１，９２がリセットされた後、基準信号ＲＥＦの立下りエッジが来て次の基準信号ＲＥＦの立下りエッジが来る１周期以内、言い換えると、基準信号ＲＥＦの位相角が２π以内に入力信号ＶＣＯの立下りエッジが来ない場合及び、逆に入力信号ＶＣＯの立下がりエッジが来て次の入力信号ＶＣＯの立下がりエッジが来る１周期以内、言い換えると入力信号ＶＣＯの位相角が２π以内に基準信号ＲＥＦの立下りエッジが来ない場合、アンロック検出器９０２でアンロックとして検出し、ＵＮＬＯＣＫ＿ＯＵＴからＬ論理のアンロック検出信号が出力される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２４３７３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述のアンロック検出回路の構成では、実際には構成する各ロジック回路に固有の伝達遅延が発生するため、正確な位相差を検出できないデッドゾーンが発生し、アンロック検出を正確にできなくなる問題があった。
【０００９】
本発明は、上記問題を解決すべくなされたもので、その目的は、２つの信号間の位相差が正確に検出できないデッドゾーンに入ったときにおいても正確にアンロック検出が行なえるアンロック検出回路を提供することにある。
【課題を解決するための手段】
【００１０】
（１）上記問題を解決するために、本発明は、論理値を基準信号の変化に応じて記憶する第１フリップフロップと、論理値を入力信号の変化に応じて記憶する第２フリップフロップと、当該第１及び第２フリップフロップの出力の否定論理積を算出するＮＡＮＤ回路とを備えた位相比較器と、前記第１フリップフロップの出力を前記基準信号の変化に応じて記憶する第３フリップフロップと、前記第２フリップフロップの出力を前記入力信号の変化に応じて記憶する第４フリップフロップとを備えた第１アンロック検出器と、前記ＮＡＮＤ回路の出力を前記基準信号の変化に応じて記憶する第５フリップフロップと、前記ＮＡＮＤ回路の出力を前記入力信号の変化に応じて記憶する第６フリップフロップとを備える第２アンロック検出器と、前記第３、第４、第５及び第６フリップフロップの出力の論理和を算出するＯＲ回路とを具備し、前記ＮＡＮＤ回路の出力に応じて前記第１及び第２フリップフロップがリセットされることを特徴とするアンロック検出回路である。
【００１１】
（２）また、本発明は、上記記載の発明において、前記第１、第３及び第５フリップフロップは、前記基準信号の立ち下がりにおいて信号を記憶し、前記第２、第４及び第６フリップフロップは、前記入力信号の立ち下がりにおいて信号を記憶することを特徴とする。
【００１２】
（３）また、本発明は、上記記載の発明において、前記第１フリップフロップと、前記第３フリップフロップとの間に第１遅延素子が設けられ、前記第２フリップフロップと、前記第４フリップフロップとの間に第２遅延素子が設けられたことを特徴とする。
【発明の効果】
【００１３】
この発明によれば、２つの信号間の約２π以上の位相差の発生を正確に検出することができる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態におけるアンロック検出回路１００の構成とアンロック検出回路１００に接続される回路を示す概略ブロック図である。
【図２】本実施形態におけるクロック同期回路１０４の一構成例を示す回路図である。
【図３】本実施形態におけるアンロック検出回路１００の一動作例を示すタイミングチャートである。
【図４】本実施形態におけるアンロック検出回路１００の一動作例を示すタイミングチャートである。
【図５】アンロック検出回路９００の構成を示した図である。
【図６】位相比較器１０１の別の構成を示した図である。
【発明を実施するための形態】
【００１５】
＜発明の概要＞
発明者は、図５に示すアンロック検出回路９００が基準信号ＲＥＦと入力信号ＶＣＯとの間に位相差が生じたこと（アンロック状態）を検出できない場合について解析した結果、次の原因を見出した。アンロック検出回路９００は、内部の信号ＰＤ＿ＲＥＳＥＴの立ち下がりと、入力される基準信号ＲＥＦ又は入力信号ＶＣＯの立ち下がりとがある間隔で連続して生じると、位相比較器９０１が基準信号ＲＥＦと入力信号ＶＣＯとの位相差の関係を正しく出力せず、アンロック状態を正しく検出することができない。
そこで、発明者は、新たなアンロック検出器を設計して正確に位相差を検出することができた。以下、詳しく説明する。
【００１６】
以下、本発明の一実施形態によるアンロック検出回路１００を図面を参照して説明する。
図１は、本実施形態におけるアンロック検出回路１００の構成とアンロック検出回路１００に接続される回路を示す概略ブロック図である。また、アンロック検出回路１００は、基準信号ＲＥＦと入力信号ＶＣＯとが入力され、基準信号ＲＥＦと入力信号ＶＣＯとに約２π以上の位相差が生じているか否かを検出し、検出した結果を示す信号ＡＬＭＸをクロック同期回路１０４を介して出力する。また、アンロック検出回路１００は、信号ＰＤＵと信号ＰＤＤとを出力する。信号ＰＤＵと信号ＰＤＤとは、それぞれの値の組み合わせにより入力信号ＶＣＯが基準信号ＲＥＦに対して位相が進んでいるか或いは遅れているか示す。
【００１７】
クロック同期回路１０４は、アンロック検出回路１００から信号ＡＬＭＸが入力され、外部よりリセット信号ＲＳＴとクロック信号ＣＬＫが入力され、クロック信号ＣＬＫに同期した信号ＵＮＬＯＣＫ＿ＯＵＴを出力する。
なお、リセット信号ＲＳＴは、アンロック検出回路１００が動作する前に外部よりＨレベルのパルスが入力され、クロック同期回路１０４をリセットする。
【００１８】
アンロック検出回路１００は、位相比較器１０１と、アンロック検出器１０２（第１アンロック検出器）と、アンロック検出器１０３（第２アンロック検出器）と、ＯＲ回路１２、１３とＮＯＲ回路１４とを具備している。
位相比較器１０１は、フリップフロップ１（第１フリップフロップ）と、フリップフロップ２（第２フリップフロップ）と、遅延素子３と、ＮＡＮＤ回路４とを備えている。フリップフロップ１は、クロック端子ＣＫに基準信号ＲＥＦが入力され、入力端子ＤにＨレベル（論理値）の信号を示す電源電圧が入力され、基準信号ＲＥＦの立ち下がりにおいて入力端子Ｄに入力された信号を記憶し、記憶した信号を示す信号ＰＤＵを出力端子Ｑから出力する。フリップフロップ２は、クロック端子ＣＫに入力信号ＶＣＯが入力され、入力端子ＤにＨレベルの信号を示す電源電圧が入力され、入力信号ＶＣＯの立ち下がりにおいて入力端子Ｄに入力された信号を記憶し、記憶した信号を示す信号ＰＤＤを出力端子Ｑから出力する。
【００１９】
ＮＡＮＤ回路４は、信号ＰＤＵと信号ＰＤＤとの否定論理積演算の結果を示す信号ＤＬＩＮを遅延素子３に出力する。遅延素子３は、入力される信号ＤＬＩＮを遅延させて信号ＰＤ＿ＲＥＳＥＴとして出力する。
また、フリップフロップ１、２は、リセット端子Ｒに信号ＰＤ＿ＲＥＳＥＴが入力され、信号ＰＤ＿ＲＥＳＥＴがＬレベルのとき、リセットされて出力がＬレベルになる。
位相比較器１０１は、上述の構成により、入力信号ＶＣＯの位相が基準信号ＲＥＦの位相より遅れている場合、信号ＰＤＵにその位相差に比例したパルス幅を有するパルスを出力し、入力信号ＶＣＯの位相が基準信号ＲＥＦの位相より進んでいる場合、信号ＰＤＤにその位相差に比例した幅を有するパルスを出力する。
【００２０】
アンロック検出器１０２は、フリップフロップ５（第１フリップフロップ）と、フリップフロップ６（第６フリップフロップ）と、遅延素子７、８とを備えている。遅延素子７は、信号ＰＤＵを遅延させ、フリップフロップ５の入力端子Ｄに信号ＰＤＵＡとして出力する。遅延素子８は、信号ＰＤＤを遅延させ、フリップフロップ６の入力端子Ｄに信号ＰＤＤＡとして出力する。
フリップフロップ５は、クロック端子ＣＫに基準信号ＲＥＦが入力され、入力端子Ｄに信号ＰＤＵＡが入力され、基準信号ＲＥＦの立ち下がりにおいて入力端子Ｄに入力されている信号を記憶し、記憶した信号を示す信号ＱＲを出力端子Ｑから出力する。
【００２１】
フリップフロップ６は、クロック端子ＣＫに入力信号ＶＣＯが入力され、入力端子Ｄに信号ＰＤＤＡが入力され、入力信号ＶＣＯの立ち下がりにおいて入力端子Ｄに入力されている信号を記憶し、記憶した信号を示す信号ＱＳを出力端子Ｑから出力する。
信号ＱＲ及び信号ＱＳは、Ｈレベルのときアンロック状態を検出したことを示し、Ｌレベルのときアンロック状態を検出していないことを示す。
【００２２】
アンロック検出器１０３は、フリップフロップ１０（第５フリップフロップ）と、フリップフロップ１１（第６フリップフロップ）を備える。フリップフロップ１０は、クロック端子ＣＫに基準信号ＲＥＦが入力され、入力端子Ｄに反転された信号ＰＤ＿ＲＥＳＥＴが入力され、基準信号ＲＥＦの立ち下がりにおいて入力端子Ｄに入力されている信号を記憶し、記憶した信号を示す信号ＱＥＲを出力端子Ｑから出力する。
【００２３】
フリップフロップ１１は、クロック端子ＣＫに入力信号ＶＣＯが入力され、入力端子Ｄに反転された信号ＰＤ＿ＲＥＳＥＴが入力され、入力信号ＶＣＯの立ち下がりにおいて入力端子Ｄに入力されている信号を記憶し、記憶した信号を示す信号ＱＥＳを出力端子Ｑから出力する。
信号ＱＥＲ及び信号ＱＥＳは、Ｈレベルのときアンロック状態を検出したことを示し、Ｌレベルのときアンロック状態を検出していないことを示す。
【００２４】
ＯＲ回路１２は、アンロック検出器１０３が出力する信号ＱＥＲと信号ＱＥＳとの論理和演算の結果を出力する。ＯＲ回路１３は、アンロック検出器１０２が出力する信号ＱＲと信号ＱＳとの論理和演算の結果を出力する。ＮＯＲ回路１４は、ＯＲ回路１２の出力と、ＯＲ回路１３の出力との否定論理和演算の結果を示す信号ＡＬＭＸを出力する。
信号ＡＬＭＸは、Ｌレベルのときアンロック状態を検出したことを示し、Ｈレベルのときアンロック状態を検出していないことを示す。
【００２５】
ここで、遅延素子３の遅延時間は、位相比較器１０１が基準信号ＲＥＦと入力信号ＶＣＯが同位相でもＰＤＵ，ＰＤＤに必要十分な幅のパルスを出力する時間であり、シミュレーションやタイミング解析により予め定められた値である。
また、遅延素子３は、フリップフロップ１０において、ＮＡＮＤ回路４を介して入力されるフリップフロップ１が出力する信号と、基準信号ＲＥＦとの間のレーシングを回避する役割もある。また、遅延素子３は、フリップフロップ１１において、ＮＡＮＤ回路４を介して入力されるフリップフロップ２が出力する信号と、入力信号ＶＣＯとの間のレーシングを回避する役割もある。
【００２６】
また、遅延素子７は、フリップフロップ５において、フリップフロップ１から出力される信号ＰＤＵと、基準信号ＲＥＦとのレーシングを回避するために設けられている。遅延素子７の遅延時間は、シミュレーション、タイミング解析などの結果から定められる。
また、遅延素子８は、フリップフロップ６において、フリップフロップ２から出力される信号ＰＤＤと、入力信号ＶＣＯとのレーシングを回避するために設けられている。遅延素子８の遅延時間は、遅延素子７と同様に、シミュレーション、タイミング解析などの結果から定められる。
【００２７】
図２は、本実施形態におけるクロック同期回路１０４の一構成例を示す回路図である。図示するようにクロック同期回路１０４は、フリップフロップ１７、１９、２１と、ＮＡＮＤ回路１５と、ＮＯＴ回路１８と、ＮＯＲ回路２０、ＮＯＴ回路３１とを備えている。フリップフロップ１７、１９、２１それぞれには、外部から入力されるクロック信号ＣＬＫがクロック端子ＣＫに入力されている。
ＮＡＮＤ回路１５は、アンロック検出回路１００が出力する信号ＡＬＭＸと、ＮＯＴ回路１８の出力との否定論理積演算の結果をフリップフロップ１７の入力端子Ｄに出力する。フリップフロップ１７は、クロック信号ＣＬＫの立ち上がりにおいて、ＮＡＮＤ回路１５が出力する信号を記憶し、記憶した信号をＮＯＴ回路１８に出力する。
【００２８】
ＮＯＴ回路１８は、フリップフロップ１７の出力する信号を反転し、反転した信号をフリップフロップ１９の入力端子Ｄに出力する。フリップフロップ１９は、クロック信号ＣＬＫの立ち上がりにおいて、ＮＯＴ回路１８が出力する信号を記憶し、記憶した信号をＮＯＲ回路２０に出力する。
ＮＯＲ回路２０は、ＮＯＴ回路１８が出力する信号と、フリップフロップ１９が出力する信号との否定論理和演算の結果を出力する。ＮＯＴ回路３１は、ＮＯＲ回路２０の出力する信号を反転し、反転した信号をフリップフロップ２１の入力端子Ｄに出力する。フリップフロップ２１は、クロック信号ＣＬＫの立ち上がりにおいて、ＮＯＴ回路３１が出力する信号を記憶し、記憶した信号を信号ＵＮＬＯＣＫ＿ＯＵＴとして出力する。
【００２９】
また、フリップフロップ１７は、リセット端子Ｒに信号ＡＬＭＸが入力され、信号ＡＬＭＸがＨレベルのときリセットされて出力する信号がＬレベルになる。フリップフロップ１９、２１は、リセット端子Ｒにリセット信号ＲＳＴが入力され、リセット信号ＲＳＴがＨレベルのときリセットされて出力する信号がＬレベルになる。
クロック同期回路１０４は、上述の構成により、基準信号ＲＥＦ或いは入力信号ＶＣＯが変化するタイミングで出力される信号ＡＬＭＸを、クロック信号ＣＬＫに同期させて信号ＵＮＬＯＣＫ＿ＯＵＴとして出力する。
【００３０】
また、クロック同期回路１０４において、初段のフリップフロップ１７とＮＡＮＤ回路１５とにより信号ＡＬＭＸ検出回路を構成し、フリップフロップ１７、１９、２１によりシフトレジスタを構成している。また、クロック同期回路１０４は、ＮＯＲ回路２０の反転した出力により、入力された信号ＡＬＭＸのパルス幅を少なくともクロック信号ＣＬＫの２周期分のパルス幅に引き伸ばしてクロック信号ＣＬＫに同期させた信号ＵＮＬＯＣＫ＿ＯＵＴを生成する。
【００３１】
以下、図３、図４のタイミングチャートを参照して、本実施形態におけるアンロック検出回路１００の動作を説明する。ここでは、入力信号ＶＣＯの位相が基準信号ＲＥＦの位相より進んでいる「進み位相」と、入力信号ＶＣＯの位相が基準信号ＲＥＦの位相より遅れている「遅れ位相」との２つの場合に分けて説明する。
【００３２】
＜進み位相の検出＞
図３は、本実施形態におけるアンロック検出回路１００の一動作例を示すタイミングチャートである。なお、進み位相とは、入力信号ＶＣＯの周波数が基準信号ＲＥＦの周波数より高い場合のことである。また、エッジＥ１〜Ｅ１３は、入力信号ＶＣＯの立ち下がりエッジを示している。
入力信号ＶＣＯの立ち下がりから基準信号ＲＥＦの立ち下がりまでの時間、即ち、位相差をφとし、入力信号ＶＣＯの周期をＴＶとし、遅延素子３の遅延時間とｔとし、遅延素子８の遅延時間とｔＤとする。更に以下の４つの場合に分けて説明する。
［１］φ≧ＴＶ−ｔ
［２］ＴＶ−ｔ＞φ≧ＴＶ−ｔ−ｔＤ
［３］ＴＶ−ｔ−ｔＤ＞φ≧ＴＶ−２ｔ
［４］ＴＶ−２ｔ＞φ
【００３３】
［１］φ≧ＴＶ−ｔの場合（例えば、図３において立ち下がりエッジＥ３、Ｅ６の場合）
アンロック検出器１０２において、フリップフロップ６は、入力信号ＶＣＯの立ち下がりにおいて、Ｈレベルの信号ＰＤＤＡが入力されて、Ｈレベルの信号ＱＳを出力する。一方、アンロック検出器１０３において、フリップフロップ１１は、入力信号ＶＣＯの立ち下がりにおいて、位相比較器１０１から出力されたＨレベルの信号ＰＤ＿ＲＥＳＥＴが入力されて、Ｌレベルの信号ＱＥＳを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
【００３４】
［２］ＴＶ−ｔ＞φ≧ＴＶ−ｔ−ｔＤの場合（例えば、図３において、立ち下がりエッジＥ９の場合）
アンロック検出器１０２において、フリップフロップ６は、入力信号ＶＣＯの立ち下がりにおいて、Ｈレベルの信号ＰＤＤＡが入力されて、Ｈレベルの信号ＱＳを出力する。一方、アンロック検出器１０３において、フリップフロップ１１は、入力信号ＶＣＯの立ち下がりにおいて、Ｌレベルの信号ＰＤ_ＲＥＳＥＴが入力されて、Ｈレベルの信号ＱＥＳを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
【００３５】
［３］ＴＶ−ｔ−ｔＤ＞φ≧ＴＶ−２ｔの場合（例えば、図３において立ち下がりエッジＥ１２の場合）
アンロック検出器１０２において、フリップフロップ６は、入力信号ＶＣＯの立ち下がりにおいて、Ｌレベルの信号ＰＤＤＡが入力されて、Ｌレベルの信号ＱＳを出力する。一方、アンロック検出器１０３において、フリップフロップ１１は、入力信号ＶＣＯの立ち下がりにおいて、Ｌレベルの信号ＰＤ＿ＲＥＳＥＴが入力されて、Ｈレベルの信号ＱＥＳを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
【００３６】
［４］ＴＶ−２ｔ＞φの場合（例えば、図３において立ち下がりエッジＥ５の場合）
アンロック検出器１０２において、フリップフロップ６は、入力信号ＶＣＯの立ち下がりにおいて、Ｌレベルの信号ＰＤＤＡが入力されて、Ｌレベルの信号ＱＳを出力する。一方、アンロック検出器１０３において、フリップフロップ１１は、入力信号ＶＣＯの立ち下がりにおいて、Ｈレベルの信号ＰＤ＿ＲＥＳＥＴが入力されて、Ｌレベルの信号ＱＥＳを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示さないＨレベルの信号ＡＬＭＸを出力する。
【００３７】
以上のように、アンロック検出回路１００は、入力信号ＶＣＯと基準信号ＲＥＦとの相対的な位相差φがφ≧ＴＶ−２ｔを満たす場合、アンロック検出器１０２或いはアンロック検出器１０３の少なくとも一方がアンロック状態を検出することができるので、アンロック検出器１０２、１０３の出力の論理和演算結果を出力することにより、検出したアンロック状態をクロック同期回路１０４に出力することができる。
【００３８】
＜遅れ位相の検出＞
図４は、本実施形態におけるアンロック検出回路１００の一動作例を示すタイミングチャートである。なお、遅れ位相とは、入力信号ＶＣＯの周波数が基準信号ＲＥＦの周波数より低い場合のことである。また、エッジＥ２１〜３２は、参照信号ＲＥＦの立ち下がりエッジを示している。
ここで、基準信号ＲＥＦの立ち下がりから入力信号ＶＣＯの立ち下がりまでの時間、即ち、位相差をφとし、基準信号ＲＥＦの周期をＴＲとし、遅延素子３の遅延時間をｔとし、遅延素子７の遅延時間をｔＤとする。更に以下の４つの場合に分けて説明する。
［５］φ≧ＴＲ−ｔ
［６］ＴＲ−ｔ＞φ≧ＴＲ−ｔ−ｔＤ
［７］ＴＲ−ｔ−ｔＤ＞φ≧ＴＲ−２ｔ
［８］ＴＲ−２ｔ＞φ
【００３９】
［５］φ≧ＴＲ−ｔの場合（例えば、図４において立ち下がりエッジＥ２３、Ｅ２６の場合）
アンロック検出器１０２において、フリップフロップ５は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｈレベルの信号ＰＤＵＡを記憶してＨレベルの信号ＱＲを出力する。一方、アンロック検出器１０３において、フリップフロップ１０は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｈレベルの信号ＰＤ＿ＲＥＳＥＴが入力されてＬレベルの信号ＱＥＲを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
【００４０】
［６］ＴＲ−ｔ＞φ≧ＴＲ−ｔ−ｔＤの場合（例えば、図４において立ち下がりエッジＥ２９の場合）
アンロック検出器１０２において、フリップフロップ５は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｈレベルの信号ＰＤＵＡを記憶してＨレベルの信号ＱＲを出力する。一方、アンロック検出器１０３において、フリップフロップ１０は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｌレベルの信号ＰＤ＿ＲＥＳＥＴが入力されてＨレベルの信号ＱＥＲを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
【００４１】
［７］ＴＲ−ｔ−ｔＤ＞φ≧ＴＲ−２ｔの場合（例えば、図４において立ち下がりエッジ３２の場合）
アンロック検出器１０２において、フリップフロップ５は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｌレベルの信号ＰＤＵＡを記憶してＬレベルの信号ＱＲを出力する。一方、アンロック検出器１０３において、フリップフロップ１０は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｌレベルの信号ＰＤ＿ＲＥＳＥＴが入力されてＨレベルの信号ＱＥＲを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示すＬレベルの信号ＡＬＭＸを出力する。
【００４２】
［８］ＴＲ−２ｔ＞φの場合（例えば、図４において立ち下がりエッジＥ２５の場合）
アンロック検出器１０２において、フリップフロップ５は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｌレベルの信号ＰＤＵＡを記憶してＬレベルの信号ＱＲを出力する。一方、アンロック検出器１０３において、フリップフロップ１０は、基準信号ＲＥＦの立ち下がりエッジにおいて、Ｈレベルの信号ＰＤ＿ＲＥＳＥＴが入力されてＬレベルの信号ＱＥＲを出力する。
その結果、アンロック検出回路１００は、ＮＯＲ回路１４からアンロック状態を示さないＨレベルの信号ＡＬＭＸを出力する。
【００４３】
以上のように、アンロック検出回路１００は、入力信号ＶＣＯと基準信号ＲＥＦとの相対的な位相差φがφ≧ＴＲ−２ｔを満たす場合、アンロック検出器１０２或いはアンロック検出器１０３の少なくとも一方がアンロック状態を検出することができるので、アンロック検出器１０２、１０３の出力の論理和演算結果を出力することにより、検出したアンロック状態をクロック同期回路１０４に出力することができる。
【００４４】
また、入力信号ＶＣＯ或いは基準信号ＲＥＦの立ち下がりにおいて信号ＰＤ＿ＲＥＳＥＴがＬレベルの場合のアンロック検出は、図５に示したアンロック検出回路９００では正確に行えずＰＬＬ回路が不安定になる原因となっていた。
本実施形態のアンロック検出回路１００は、アンロック検出器１０３を具備したことにより、入力信号ＶＣＯ或いは基準信号ＲＥＦの立ち下がりにおいて信号ＰＤ＿ＲＥＳＥＴがＬレベルの場合のアンロック検出を正確に行うことができる。
【００４５】
また、アンロック検出回路１００は、入力信号ＶＣＯと基準信号ＲＥＦとの相対的な位相差φに基づいてアンロック状態の検出を行っているので、入力信号ＶＣＯと基準信号ＲＥＦとそれぞれの周波数に関わらず広帯域に亘って動作することができる。
【００４６】
なお、本発明は、以上述べた実施形態に限定されない。例えば、位相比較器１０１の構成において、フリップフロップの構成を図６に示したようにＮＡＮＤ回路の組合せで置き換えても良い。
【符号の説明】
【００４７】
１、２、５、６、１０、１１、１７、１９、２１…フリップフロップ
３、７、８、９７、１１９…遅延素子
４、１５…ＮＡＮＤ回路
１２、１３…ＯＲ回路
１４…ＮＯＲ回路
１８、３０、３１、９８…ＮＯＴ回路
２０…ＮＯＲ回路
１００…アンロック検出回路
１０１…位相比較器
１０２、１０３…アンロック検出器
１０４…クロック同期回路
１１０、１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８…ＮＡＮＤ回路
９１、９２、９５、９６…フリップフロップ
９３…ＯＲ回路
９４…ＡＮＤ回路
９００…アンロック検出回路
９０１…位相比較器
９０２…アンロック検出器
【特許請求の範囲】
【請求項１】
論理値を基準信号の変化に応じて記憶する第１フリップフロップと、論理値を入力信号の変化に応じて記憶する第２フリップフロップと、当該第１及び第２フリップフロップの出力の否定論理積を算出するＮＡＮＤ回路とを備えた位相比較器と、
前記第１フリップフロップの出力を前記基準信号の変化に応じて記憶する第３フリップフロップと、前記第２フリップフロップの出力を前記入力信号の変化に応じて記憶する第４フリップフロップとを備えた第１アンロック検出器と、
前記ＮＡＮＤ回路の出力を前記基準信号の変化に応じて記憶する第５フリップフロップと、前記ＮＡＮＤ回路の出力を前記入力信号の変化に応じて記憶する第６フリップフロップとを備える第２アンロック検出器と、
前記第３、第４、第５及び第６フリップフロップの出力の論理和を算出するＯＲ回路とを具備し、
前記ＮＡＮＤ回路の出力に応じて前記第１及び第２フリップフロップがリセットされる
ことを特徴とするアンロック検出回路。
【請求項２】
前記第１、第３及び第５フリップフロップは、前記基準信号の立ち下がりにおいて信号を記憶し、
前記第２、第４及び第６フリップフロップは、前記入力信号の立ち下がりにおいて信号を記憶する
ことを特徴とする請求項１に記載のアンロック検出回路。
【請求項３】
前記第１フリップフロップと、前記第３フリップフロップとの間に第１遅延素子が設けられ、
前記第２フリップフロップと、前記第３フリップフロップとの間に第２遅延素子が設けられた
ことを特徴とする請求項１又は請求項２に記載のアンロック検出回路。
【請求項１】
論理値を基準信号の変化に応じて記憶する第１フリップフロップと、論理値を入力信号の変化に応じて記憶する第２フリップフロップと、当該第１及び第２フリップフロップの出力の否定論理積を算出するＮＡＮＤ回路とを備えた位相比較器と、
前記第１フリップフロップの出力を前記基準信号の変化に応じて記憶する第３フリップフロップと、前記第２フリップフロップの出力を前記入力信号の変化に応じて記憶する第４フリップフロップとを備えた第１アンロック検出器と、
前記ＮＡＮＤ回路の出力を前記基準信号の変化に応じて記憶する第５フリップフロップと、前記ＮＡＮＤ回路の出力を前記入力信号の変化に応じて記憶する第６フリップフロップとを備える第２アンロック検出器と、
前記第３、第４、第５及び第６フリップフロップの出力の論理和を算出するＯＲ回路とを具備し、
前記ＮＡＮＤ回路の出力に応じて前記第１及び第２フリップフロップがリセットされる
ことを特徴とするアンロック検出回路。
【請求項２】
前記第１、第３及び第５フリップフロップは、前記基準信号の立ち下がりにおいて信号を記憶し、
前記第２、第４及び第６フリップフロップは、前記入力信号の立ち下がりにおいて信号を記憶する
ことを特徴とする請求項１に記載のアンロック検出回路。
【請求項３】
前記第１フリップフロップと、前記第３フリップフロップとの間に第１遅延素子が設けられ、
前記第２フリップフロップと、前記第３フリップフロップとの間に第２遅延素子が設けられた
ことを特徴とする請求項１又は請求項２に記載のアンロック検出回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−１７６６１１（Ｐ２０１１−１７６６１１Ａ）
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願番号】特願２０１０−３９０１２（Ｐ２０１０−３９０１２）
【出願日】平成２２年２月２４日（２０１０．２．２４）
【出願人】（０００００４３３０）日本無線株式会社 (1,186)
【Ｆターム（参考）】
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願日】平成２２年２月２４日（２０１０．２．２４）
【出願人】（０００００４３３０）日本無線株式会社 (1,186)
【Ｆターム（参考）】
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