インダクタンス素子及び信号伝送回路
【課題】 ＥＳＤ対策として容量性素子を用いた場合でも、特性インピーダンスの低下を抑制することが可能な信号伝送回路を提供する。
【解決手段】 第１及び第２のインダクタ１１，１２は、互いに磁気結合している。第３及び第４のインダクタ１３，１４も互いに磁気結合している。第１のバリスタ３１は、第１のインダクタ１１の後段に位置し、当該第１のインダクタ１１，２１に電気的に並列接続される。第３のインダクタ２１は、第１のインダクタ１１と第１のバリスタ３１との間に位置し、第１のインダクタ１１に電気的に直列接続される。第２のバリスタ３２は、第２のインダクタ１２の後段に位置し、当該第２のインダクタ１２に電気的に並列接続される。第４のインダクタ２２は、第２のインダクタ１２と第２のバリスタ３２との間に位置し、第２のインダクタ１２に電気的に直列接続される。
【解決手段】 第１及び第２のインダクタ１１，１２は、互いに磁気結合している。第３及び第４のインダクタ１３，１４も互いに磁気結合している。第１のバリスタ３１は、第１のインダクタ１１の後段に位置し、当該第１のインダクタ１１，２１に電気的に並列接続される。第３のインダクタ２１は、第１のインダクタ１１と第１のバリスタ３１との間に位置し、第１のインダクタ１１に電気的に直列接続される。第２のバリスタ３２は、第２のインダクタ１２の後段に位置し、当該第２のインダクタ１２に電気的に並列接続される。第４のインダクタ２２は、第２のインダクタ１２と第２のバリスタ３２との間に位置し、第２のインダクタ１２に電気的に直列接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタンス素子及び信号伝送回路に関する。
【背景技術】
【０００２】
電子機器間でデジタル信号を伝送する方式の一つとして、差動伝送方式がある。差動伝送方式とは、１対の線路に互いに逆方向のデジタル信号を入力する方式で、信号線から発生する放射ノイズや、外来ノイズを差動伝送により相殺することができる。外来ノイズが相殺されることによりノイズが減少するため、信号を小振幅で送信することができ、更に、信号が小振幅となるため、信号の立ち上がり、降下時間が短縮され、信号伝送の高速化が実現されるという利点がある。
【０００３】
この差動伝送方式を用いるインターフェイス規格として、ＵＳＢ（Universal Serial Bus）、ＩＥＥＥ１３９４、ＬＶＤＳ（Low Voltage Differential Signaling）、ＤＶＩ（Digital Visual Interface）、ＨＤＭＩ（High-Definition Multimedia Interface）等がある。これらの中でもＨＤＭＩは、より多くのデジタル信号の伝送を可能とするインターフェイスであり、ソース（Source）機器（例えば、ＤＶＤプレーヤーやセットトップボックス等）とシンク（Sink）機器（例えば、デジタルテレビやプロジェクタ等）との間で非圧縮のデジタル信号の伝送を可能とする高速インターフェイスである。ＨＤＭＩによれば、１本のケーブルで映像信号及び音声信号を高速で伝送することができる。
【０００４】
ところで、伝送速度の高速化に伴い、信号線間の差動信号の微小なずれによってもノイズが発生することとなる。この問題を解決するために、ケーブル等のインターフェイスにコモンモードチョークコイルを挿入することによりノイズを軽減させる伝送回路が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００１−８５１１８号公報
【特許文献２】特開２００４−４０４４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＨＤＭＩ等の高速インターフェイスでは、高速化を実現するために、ＩＣ自体の構造がＥＳＤ（Electrostatic Discharge：静電気放電）に対して脆弱になってきている。このため、高速伝送系ＩＣにおけるＥＳＤ対策の要求が高まっており、ＥＳＤ対策部品としてバリスタ、ツェナーダイオード等の容量性素子が用いられている。
【０００６】
しかしながら、ＥＳＤ対策部品としての容量性素子を伝送線路に挿入すると、当該伝送線路を伝わる信号、特に高周波（２００ＭＨｚ以上）や高速のパルス信号が反射、減衰してしまうという問題が生じることが新たに判明した。これは、容量性素子を伝送線路に挿入した場合、容量性素子が有する容量成分により、伝送線路における容量性素子を挿入した位置での特性インピーダンスが低下して、当該位置にてインピーダンス整合されていないことに起因するものである。伝送線路にインピーダンス整合されていない部分が存在する場合、信号の高周波成分が特性インピーダンスの不整合部分で反射を起こすため、リターンロスが生じる。この結果、信号が大きく減衰してしまうこととなる。また、反射によって不要な輻射が伝送線路内に生じ、ノイズの原因となってしまうこともある。
【０００７】
ＨＤＭＩでは、伝送線路の特性インピーダンスの規定値（ＴＤＲ規格）が１００Ω±１５％に規定されている（High-Definition Multimedia Interface Specification Version 1.1）。
【０００８】
本発明の目的は、ＥＳＤ対策として容量性素子を用いた場合でも、特性インピーダンスの低下を抑制することが可能な信号伝送回路及びこのような信号伝送回路に使用することが可能なインダクタンス素子を提供することにある。
【課題を解決するための手段】
【０００９】
本発明によるインダクタンス素子は、巻芯部とその両端に設けられた第１及び第２の鍔部とを有するドラム型コアと、第１の鍔部に一方向に沿ってこの順に形成された第１及び第２の端子電極と、第２の鍔部に前記一方向と同じ方向に沿ってこの順に形成された第３及び第４の端子電極と、巻芯部に一端から他端に向かって所定の方向に巻回され、一端が第１の端子電極に接続され、他端が第２の端子電極及び第４の端子電極の一方に接続された第１のコイルと、巻芯部に一端から他端に向かって前記所定の方向とは異なる方向に巻回され、一端が前記第３の端子電極に接続され、他端が第２の端子電極及び第４の端子電極の他方に接続された第２のコイルとを備えることを特徴とする。
【００１０】
このように、本発明によるインダクタンス素子は、第１の端子電極を始点とした第１のコイルの巻回方向と、第３の端子電極を始点とした第２のコイルの巻回方向とが逆であることから、互いに磁気結合される第１及び第２のインダクタと、第１のインダクタの後段に位置し、当該第１のインダクタに電気的に並列接続される第１の容量性素子と、第２のインダクタの後段に位置し、当該第２のインダクタに電気的に並列接続される第２の容量性素子とを備える信号伝送回路に挿入することによって、第１及び第２の容量性素子による特性インピーダンスの低下を抑制することができる。
【００１１】
つまり、本発明によるインダクタンス素子は、第１及び第２のコイルが互いに磁気結合しており、且つ、その巻回方向が互いに逆方向とされていることから、このようなインダクダンス素子の第１及び第３の端子電極をそれぞれ第１及び第２のインダクタに接続し、本発明によるインダクダンス素子の第２及び第４の端子電極をそれぞれ第１及び第２の容量性素子に接続すれば、磁気結合していない場合と比べ、より少ない巻数にて十分なインダクタンス値を確保することができる。このため、第１及び第２の容量性素子による特性インピーダンスの低下をより小型なインダクタンス素子によって抑制することが可能となる。
【００１２】
しかも、第１及び第２のコイルが互いに別部品ではなく、磁気結合した１個の部品であることから、インダクタンス値を精度良くバランスさせることができ、その結果、第１及び第２の端子電極に供給される差動信号の対称性を維持することが可能となる。
【００１３】
本発明において、第１のコイルは巻芯部の第１の領域に巻回され、第２のコイルは巻芯部の第１の領域とは異なる第２の領域に巻回されていても構わないし、第１のコイルと第２のコイルが互いに沿って平行に巻回されていても構わない。前者の場合、第１のコイルと第２のコイルをそれぞれ巻芯部の異なる領域に巻回していることから、製造時において、第１のコイルと第２のコイルをそれぞれ別個に巻回することができ、巻回作業の自由度を高めることが可能となる。一方、後者の場合、第１のコイルと第２のコイルを並列に巻回していることから、製造時において、第１のコイルと第２のコイルをいわゆるバイファイラ巻きすることができ、巻回作業の効率を高めることも可能となる。また、バイファイラ巻きすることで、巻線の結合度を高め、伝送線路とグランド間のインピーダンスを下げることができ、分割巻きと比べてよりコモンモードノイズをグランドにバイパスさせることができる。
【発明の効果】
【００１４】
このように、本発明による信号伝送回路は、ＥＳＤ対策として容量性素子を用いた場合でも、特性インピーダンスの低下を抑制することが可能となる。しかも、信号伝送回路に挿入するインダクタンス素子に含まれる２つのコイルの巻回方向が互いに逆であることから、より少ない巻数にて十分なインダクタンス値を確保することができる。このため、容量性素子による特性インピーダンスの低下をより小型なインダクタンス素子によって抑制することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００１６】
（信号伝送回路の第１実施形態）
【００１７】
まず、図１及び図２に基づいて、第１実施形態に係る信号伝送回路の構成を説明する。図１は、第１実施形態に係る信号伝送回路を示す模式図である。図２は、第１実施形態に係る信号伝送回路を示す回路図である。
【００１８】
図１に示されるように、デジタルテレビ１とＤＶＤプレーヤー２とは、ＨＤＭＩケーブル３にて接続されている。ＨＤＭＩケーブル３は、差動伝送方式を用いたケーブルであり、接続端子部５，６（コネクタ）を備えている。ＨＤＭＩケーブル３の接続端子部５は、ＤＶＤプレーヤー２の出力部に接続されている。ＨＤＭＩケーブル３の接続端子部６は、デジタルテレビ１の入力部に接続されている。ＤＶＤプレーヤー２から出力されたデジタル信号は、ＨＤＭＩケーブル３を通してデジタルテレビ１に高速伝送される。
【００１９】
デジタルテレビ１は、その入力部に信号伝送回路ＳＣ１を備えている。信号伝送回路ＳＣ１は、図２に示されるように、互いに磁気結合される第１及び第２のインダクタ１１，１２を有するコモンモードフィルタ１０と、互いに磁気結合される第３及び第４のインダクタ２１，２２を有するインダクタンス素子２０と、第１及び第２のバリスタ３１，３２と、を備えている。コモンモードフィルタ１０は、第１のインダクタ１１に接続される入出力端子１３，１４と、第２のインダクタ１２に接続される入出力端子１５，１６と、を有している。コモンモードフィルタ１０の入力端子１３，１５は、ＨＤＭＩケーブル３の接続端子部６がデジタルテレビ１の入力部に接続されることにより、接続端子部６の対応する端子に接続されることとなる。
【００２０】
ここで、図３（ａ）及び（ｂ）を参照して、コモンモードフィルタ１０の構造及び動作について説明する。図３（ａ）及び（ｂ）は、コモンモードフィルタの動作を説明する概略図である。
【００２１】
コモンモードフィルタ１０は、互いに絶縁された２本の導線（コイル）１７，１８をフェライトコア１９に複数回、同方向に巻きつけた構成となっている。導線１７が第１のインダクタ１１を構成することとなり、導線１８が第２のインダクタ１２を構成することとなる。フェライトコア１９の形状は、必ずしも図示したリング形状であるとは限らない。
【００２２】
本実施形態において、コモンモードフィルタ１０は、信号に対して、デイファレンシャルモードで用いられる。デイファレンシャルモードでは、図３（ａ）に示されるように、信号ＳＩは、導線１７，１８に互いに逆方向の信号として入力される。そのため、各導線１７，１８によってフェライトコア１９に生じる磁束Ｆ１，Ｆ２は、互いに逆方向の磁束となり、打ち消し合うように作用することとなる。従って、導線１７，１８が生み出す磁界ＭＦによって生じるインピーダンス（インダクタンス）がほとんどないので、信号ＳＩは、ほとんど減衰することなく出力される。
【００２３】
一方、コモンモードノイズＣＮに対しては、コモンモードフィルタ１０は、コモンモードで用いられる。コモンモードでは、図３（ｂ）に示されるように、コモンモードノイズＣＮは、導線１７，１８の同方向に生じる。そのため、各導線１７，１８によってフェライトコア１９に生じる磁束Ｆ１，Ｆ２は、互いに同方向の磁束となり、強め合うように作用することとなる。従って、導線１７，１８が生み出す磁界ＭＦによって生じるインピーダンス（インダクタンス）が高くなり、コモンモードノイズＣＮはほとんど出力されない。このようにして、コモンモードフィルタ１０は、ノイズを減衰させることができる。
【００２４】
再び、図２を参照する。インダクタンス素子２０は、一対の入力端子２３，２５と一対の出力端子２４，２６とを有しており、一対の入力端子２３，２５は、信号線９１，９２を介して、コモンモードフィルタ１０の出力端子１４，１６にそれぞれ接続されている。インダクタンス素子２０は、上述したコモンモードフィルタ１０と同様、互いに絶縁された２つのインダクタ２１，２２をフェライトコアに複数回巻きつけた構成を有しており、これにより、第３及び第４のインダクタ２１，２２は互いに磁気結合している。しかしながら、インダクタンス素子２０は、コモンモードフィルタ１０とは異なり、２つのインダクタを構成する２本の導線（コイル）の巻回方向が互いに逆方向とされている。このため、インダクタンス素子２０は、信号に対してコモンモードとなり、コモンモードノイズに対してデイファレンシャルモードとなる。インダクタンス素子２０のより具体的な構成については後述する。
【００２５】
インダクタンス素子２０に含まれる第３のインダクタ２１は、信号線９１を介して第１のインダクタ１１に電気的に直列に接続されている。第３のインダクタ２１は、第１のインダクタ１１と実質的に磁気結合していない。第１のバリスタ３１は、入出力端子３３，３４を有している。第１のバリスタ３１の入力端子３３は、信号線９３を介してインダクタンス素子２０の出力端子２４に接続されている。第１のバリスタ３１の出力端子３４は、接地電位に接続されている。これにより、第１のバリスタ３１は、第１のインダクタ１１及び第３のインダクタ２１の後段に位置し、当該第１のインダクタ１１及び第３のインダクタ２１に電気的に並列接続されることとなる。また、第３のインダクタ２１は、第１のインダクタ１１と第１のバリスタ３１との間に位置することとなる。
【００２６】
インダクタンス素子２０に含まれる第４のインダクタ２２は、信号線９２を介して第２のインダクタ１２に電気的に直列に接続されている。第４のインダクタ２２は、第２のインダクタ１２と実質的に磁気結合していない。第２のバリスタ３２は、入出力端子３５，３６を有している。第２のバリスタ３２の入力端子３５は、信号線９４を介してインダクタンス素子２０の出力端子２６に接続されている。第２のバリスタ３２の出力端子３６は、接地電位に接続されている。これにより、第２のバリスタ３２は、第２のインダクタ１２及び第４のインダクタ２２の後段に位置し、当該第２のインダクタ１２及び第４のインダクタ２２に電気的に並列接続されることとなる。また、第４のインダクタ２２は、第２のインダクタ１２と第２のバリスタ３２との間に位置することとなる。
【００２７】
コモンモードフィルタ１０として、例えば、ＴＤＫ株式会社製のＡＣＭシリーズに含まれるコモンモードフィルタを用いることができる。第１及び第２のバリスタ３１，３２として、例えば、ＴＤＫ株式会社製のＡＶＲシリーズに含まれる積層チップバリスタを用いることができる。
【００２８】
以上のように、第１実施形態においては、第１及び第２のバリスタ３１，３２の前段にコモンモードフィルタ１０（第１及び第２のインダクタ１１，１２）を挿入すると共に、コモンモードフィルタ１０と第１及び第２のバリスタ３１，３２との間に、インダクタンス素子２０を構成する第３及び第４のインダクタ２１，２２をそれぞれ挿入しているので、第１及び第２のバリスタ３１，３２による特性インピーダンスの低下を抑制することができる。
【００２９】
しかも、第３及び第４のインダクタ２１，２２は互いに磁気結合しており、且つ、これらインダクタ２１，２２を構成する２本の導線の巻回方向が互いに逆方向とされていることから、磁気結合していない場合と比べ、より少ない巻数にて十分なインダクタンス値を確保することができる。このため、第３及び第４のインダクタ２１，２２を構成するインダクタンス素子２０のサイズを小型化することが可能となる。さらに、第３及び第４のインダクタ２１，２２が互いに別部品ではなく、磁気結合した１個の部品であることから、インダクタンス値を精度良くバランスさせることができ、その結果、差動信号の対称性を維持することが可能となる。
【００３０】
また、第１実施形態においては、第１及び第２のバリスタ３１，３２の前段にコモンモードフィルタ１０を挿入しているので、ＤＶＤプレーヤー２から出力された信号は、外来ノイズをほとんど伴うことなく、ＨＤＭＩケーブル３及び信号伝送回路ＳＣ１を通してデジタルテレビ１に入力する。
【００３１】
次に、インダクタンス素子２０の具体的な構成について説明する。
【００３２】
（インダクタンス素子の第１実施形態）
【００３３】
図４は、第１実施形態によるインダクタンス素子２０の構造を示す略斜視図である。
【００３４】
図４に示すように、本実施形態によるインダクタンス素子２０は、ドラム型コア１１０と、第１及び第２のコイル１２１，１２２とを備えて構成されている。ドラム型コア１１０は、棒状の巻芯部１３０とその両端に設けられた第１及び第２の鍔部１４１，１４２によって構成されている。第１の鍔部１４１には、図４に示す方向ａに沿って第１及び第２の端子電極１５１，１５２がこの順に形成され、第２の鍔部１４２には、同じく方向ａに沿って第３及び第４の端子電極１５３，１５４がこの順に形成されている。実際の使用状態においては、第１及び第３の端子電極１５１，１５３は、図２に示した一対の入力端子２３，２５として用いられ、第２及び第４の端子電極１５２，１５４は、図２に示した一対の出力端子２４，２６として用いられる。ドラム型コア１１０の材料については特に限定されないが、透磁率の高い材料、例えばフェライトなどを用いることが好ましい。
【００３５】
第１及び第２のコイル１２１，１２２は、銅（Ｃｕ）などの導体の周囲を絶縁体でコーティングした配線部材であり、いずれもドラム型コア１１０の巻芯部１３０に巻回されている。また、第１及び第２のコイル１２１，１２２は、それぞれ図２に示した第３及び第４のインダクタ２１，２２を構成するコイルである。
【００３６】
より具体的に説明すると、第１のコイル１２１は、巻芯部１３０の第１の領域１３１に巻回されており、その一端１２１ａが第１の端子電極１５１に接続され、他端１２１ｂが第２の端子電極１５２に接続されている。また、第２のコイル１２２は、巻芯部１３０の第２の領域１３２に巻回されており、その一端１２２ａが第３の端子電極１５３に接続され、他端１２２ｂが第４の端子電極１５４に接続されている。
【００３７】
図４に示すように、巻芯部１３０の第１の領域１３１は、巻芯部１３０の軸方向中心部１３０ａからみて第１の鍔部１４１側（図４では紙面の左側）に位置する領域であり、逆に、巻芯部１３０の第２の領域１３２は、上記中心部１３０ａからみて第２の鍔部１４２側（図４では紙面の右側）に位置する領域である。このように、本実施形態では、第１及び第２のコイル１２１，１２２が互いに異なる領域に巻回されている。尚、第１の領域１３１と第２の領域１３２との位置関係が上記の位置関係に限定されるものではなく、これと逆であっても構わない。
【００３８】
本実施形態においては、第１のコイル１２１の巻数及び第２のコイル１２２の巻数はいずれも４回である。もちろん、本発明において第１及び第２のコイル１２１，１２２の巻数はこれに限定されず、何回であっても構わない。但し、第１及び第２のコイル１２１，１２２の対称性を保つためには、第１のコイル１２１の巻数と第２のコイル１２２の巻数については同一とする必要がある。尚、信号を過度に減衰させないためには、コモンモードフィルタ１０よりも、第１及び第２のコイル１２１，１２２の巻数を十分に少なくすることが好ましい。
【００３９】
さらに、図４に示す矢印Ａから見た場合、第１のコイル１２１は一端１２１ａから他端１２１ｂに向かって右回り（時計回り）に巻回されている一方、第２のコイル１２２は一端１２２ａから他端１２２ｂに向かって左回り（反時計回り）に巻回されている。換言すれば、第１の端子電極１５１を始点とした第１のコイル１２１の巻回方向と、第３の端子電極１５３を始点とした第２のコイル１５２の巻回方向は、互いに逆方向となっている。
【００４０】
尚、第１及び第２のコイル１２１，１２２の巻回方向については、互いに逆方向である限りその方向については特に限定されず、したがって上記とは逆、すなわち、第１のコイルが左回り（反時計回り）であり、第２のコイルが右回り（時計回り）であっても構わない。
【００４１】
図５は、インダクタンス素子２０を実装する基板上の配線パターンを説明するための図である。
【００４２】
本実施形態によるインダクタンス素子２０は、第１及び第２のコイル１２１，１２２の巻回方向が互いに逆方向であるにもかかわらず、一対の入力端子２３，２５として用いられる２つの端子電極（第１及び第３の端子電極１５１，１５３）がそれぞれ異なる鍔部の対向する位置に形成され、且つ、一対の出力端子２４，２６として用いられる２つの端子電極（第２及び第４の端子電極１５２，１５４）がそれぞれ異なる鍔部の対向する位置に形成されていることから、図５に示すように、基板１９０上において一対の信号線９１，９２を平行に敷設することができるとともに、一対の信号線９３，９４を平行に敷設することができる。これにより、基板１９０上における配線パターンの迂回などが不要となる。このため、基板１９０上における配線パターンの占有面積が必要以上に増大することがなく、しかも、高い対称性を確保することが可能となる。これにより、装置全体の小型化と信号品質の向上を両立させることが可能となる。
【００４３】
また、本実施形態では、第１のコイル１２１と第２のコイル１２２をそれぞれ巻芯部１３０の異なる領域１３１，１３２に巻回していることから、製造時において、第１のコイル１２１と第２のコイル１２２をそれぞれ別個に巻回することができる。これにより、巻回作業の自由度を高めることも可能となる。さらに、本実施形態によるインダクタンス素子２０では、第１及び第２のコイル１２１，１２２を複雑に交差させることなく巻回することができることから、コイル同士の接触に起因するショート不良や断線などが生じにくく、製品の信頼性を高めることが可能となる。
【００４４】
以上が、第１の実施形態によるインダクタンス素子２０の具体的な構成である。
【００４５】
次に、図６〜図８に基づいて、第１実施形態に係る信号伝送回路ＳＣ１の変形例の構成を説明する。図６〜図８は、第１実施形態に係る信号伝送回路の変形例を示す図である。
【００４６】
図６に示された変形例においては、ＨＤＭＩケーブル３が信号伝送回路ＳＣ１を備えている。
【００４７】
図７に示された変形例においては、ＤＶＤプレーヤー２が、その出力部に信号伝送回路ＳＣ１を備えている。
【００４８】
図８に示された変形例においては、ＨＤＭＩケーブル３の接続端子部６（コネクタ）が、信号伝送回路ＳＣ１を備えている。なお、ＨＤＭＩケーブル３の接続端子部６が信号伝送回路ＳＣ１を備える代わりに、ＨＤＭＩケーブル３の接続端子部５（コネクタ）が、信号伝送回路ＳＣ１を備えていてもよい。
【００４９】
図６〜図８に示されたいずれの変形例においても、第１及び第２のバリスタ３１，３２による特性インピーダンスの低下を抑制することができる。
【００５０】
（インダクタンス素子の第２実施形態）
【００５１】
図９は、第２実施形態によるインダクタンス素子６０の構造を示す略斜視図である。
【００５２】
本実施形態によるインダクタンス素子６０は、第１のコイル１２１と第２のコイル１２２の巻回方式において上記実施形態によるインダクタンス素子２０と異なっている。その他の点については、上記実施形態によるインダクタンス素子２０と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５３】
図９に示すように、本実施形態によるインダクタンス素子６０では、第１のコイル１２１と第２のコイル１２２がそれぞれ異なる領域に巻回されているのではなく、同一領域においていわゆるバイファイラ巻きされている。つまり、第１のコイル１２１と第２のコイル１２２は、互いに沿って、平行に巻回されている。
【００５４】
また、本実施形態では、第１のコイル１２１の一端１２１ａは第１の端子電極１５１に接続され、他端１２１ｂは第４の端子電極１５４に接続されている。また、第２のコイル１２２の一端１２２ａは第３の端子電極１５３に接続され、他端１２２ｂは第２の端子電極１５２に接続されている。実際の使用状態においては、第１及び第３の端子電極１５１，１５３は、図２に示した一対の入力端子２３，２５として用いられ、第２及び第４の端子電極１５２，１５４は、図２に示した一対の出力端子２６，２４として用いられる。
【００５５】
本実施形態においても、図９に示す矢印Ａから見た場合、第１のコイル１２１の巻回方向は、一端１２１ａから他端１２１ｂに向かって右回り（時計回り）に巻回されている一方、第２のコイル１２２は一端１２２ａから他端１２２ｂに向かって左回り（反時計回り）に巻回されている。換言すれば、第１の端子電極１５１を始点とした第１のコイル１２１の巻回方向と、第３の端子電極１５３を始点とした第２のコイル１５２の巻回方向は、互いに逆方向となっている。この点は、上記実施形態によるインダクタンス素子２０と同様である。
【００５６】
したがって、本実施形態によるインダクタンス素子６０は、回路的には上記実施形態によるインダクタンス素子２０と同様の機能を有することになる。しかしながら、本実施形態によるインダクタンス素子６０は、製造時において第１のコイル１２１と第２のコイル１２２を一緒に巻回することができることから、上記実施形態によるインダクタンス素子２０に比べ、巻回作業の効率を高めることが可能となる。さらに、本実施形態によるインダクタンス素子６０では、第１及び第２のコイル１２１，１２２とも、全く交差させずに巻回することができることから、コイル同士の接触に起因するショート不良や断線などが生じることがなく、製品の信頼性をよりいっそう高めることが可能となる。
【００５７】
また、本実施形態においても、第１のコイル１２１の巻数及び第２のコイル１２２の巻数はいずれも４回であり、これにより、第１及び第２のコイル１２１，１２２の対称性が保たれている。
【００５８】
図１０は、インダクタンス素子６０を実装する基板上の配線パターンを説明するための図である。
【００５９】
図１０に示すように、インダクタンス素子６０を実装する基板上の配線パターンは、上記実施形態によるインダクタンス素子２０を実装する基板上のそれと同様であり、基板１９０上において一対の信号線９１，９２を平行に敷設することができるとともに、一対の信号線９３，９４を平行に敷設することができる。これにより、基板１９０上における配線パターンの迂回などが不要となるため、インダクタンス素子２０を用いた場合と同様の効果を得ることが可能となる。
【００６０】
（信号伝送回路の第２実施形態）
【００６１】
次に、図１１に基づいて、第２実施形態に係る信号伝送回路の構成を説明する。図１１は、第２実施形態に係る信号伝送回路を示す回路図である。
【００６２】
デジタルテレビ１は、第１実施形態と同じく、その入力部に信号伝送回路ＳＣ２を備えている。信号伝送回路ＳＣ２は、図１１に示されるように、コモンモードフィルタ１０と、互いに磁気結合される第３及び第４のインダクタ２１，２２を有するインダクタンス素子２０と、第１及び第２のバリスタ３１，３２と、第５及び第６のインダクタ４１，４２と、を備えている。
【００６３】
第５のインダクタ４１は、入出力端子４３，４４を有している。第５のインダクタ４１の入力端子４３は、第３のインダクタ２１の出力端子２４に接続されており、第１のインダクタ１１及び第３のインダクタ２１に電気的に直列に接続されている。これにより、第５のインダクタ４１は、第１のバリスタ３１の後段に位置することとなる。
【００６４】
第６のインダクタ４２は、入出力端子４５，４６を有している。第６のインダクタ４２の入力端子４５は、第４のインダクタ２２の出力端子２６に接続されており、第２のインダクタ１２及び第４のインダクタ２２に電気的に直列に接続されている。これにより、第５のインダクタ４２は、第２のバリスタ３２の後段に位置することとなる。
【００６５】
以上のように、第２実施形態においては、第１及び第２のバリスタ３１，３２の後段に第５及び第６のインダクタ４１，４２をそれぞれ挿入しているので、第１及び第２のバリスタ３１，３２による特性インピーダンスの低下をより一層抑制することができる。
【００６６】
信号伝送回路ＳＣ２は、図６〜図８に示されるように、ＨＤＭＩケーブル３、ＤＶＤプレーヤー２あるいは接続端子部５，６（コネクタ）に備えられていてもよい。この場合でも、第１及び第２のバリスタ３１，３２による特性インピーダンスの低下をより一層抑制することができる。
【００６７】
続いて、信号伝送回路の第１及び第２実施形態によって、第１及び第２のバリスタによる特性インピーダンスの低下を抑制できることを、具体的に示す。ここでは、信号伝送回路の特性インピーダンスをＴＤＲ（Time Domain Reflectometry）法を測定する。ＴＤＲ法とは、伝送線路にステップパルスを送出し、の特性インピーダンスの不連続箇所にて反射されたパルスを測定することにより、伝送線路の特性インピーダンスを計測する測定法である。
【００６８】
まず、図１２に基づいて、ＴＤＲ法による測定環境を説明する。図１２に示される各測定環境では、高速オシロスコープ５０とレシーバＩＣ５２とが、伝送路５４を介して接続されている。伝送路５４は、同軸ケーブル５６と信号伝送回路５８とを有している。高速オシロスコープ５０は、ＴＤＲモジュール５１を有している。高速オシロスコープ５０は、ＴＤＲモジュール５１を通して同軸ケーブル５６と接続され、同軸ケーブル５６の他端は信号伝送回路５８と接続される。信号伝送回路５８の他端にはレシーバＩＣ５２が接続される。
【００６９】
高速オシロスコープ５０としては、アジレント・テクノロジー社（Agilent Technologies, Inc.）製のＡｇｉｌｅｎｔ８６１００広帯域オシロスコープを用いる。ＴＤＲモジュール５１としては、アジレント・テクノロジー社製の５４７５４差動ＴＤＲプラグイン・モジュールを用いる。レシーバＩＣ５２は、電源がオフのときに無限大の入力インピーダンスを有し、高速オシロスコープ５０からの信号を１００％反射させる。同軸ケーブル５６は、２本の差動信号線からなり、それぞれ５０Ωの特性インピーダンスを有する。このため、同軸ケーブル５６全体の特性インピーダンスは１００Ωとなる。
【００７０】
次に、図１２及び図１３に基づいて、ＴＤＲ法による測定方法について説明する。まず、高速オシロスコープ５０が入射電圧ステップＥｉを発生させ、この入射電圧ステップＥｉを伝送路５４に出力する。伝送路５４上で特性インピーダンスの不連続点が存在しない場合には、入射電圧ステップＥｉがレシーバＩＣ５２でそのまま反射され、高速オシロスコープ５０には、図１３（ａ）に示すように、入射電圧ステップＥｉのみが表示される。一方、伝送路５４の特性インピーダンスに不連続箇所が存在する場合には、その不連続箇所で入射電圧ステップの一部が反射される。この場合、高速オシロスコープ５０には、図１３（ｂ）に示すように、反射波Ｅｒが入射電圧ステップＥｉに代数的に追加されて表示される。この結果より、特性インピーダンスの不連続箇所の位置と特性インピーダンスの値を求めることができる。すなわち、反射波Ｅｒが測定されるまでの時間Ｔにより特性インピーダンスの不連続箇所の位置を求めることができると共に、反射波Ｅｒの値により不連続箇所での特性インピーダンスを求めることができる。
【００７１】
コモンモードフィルタとしては、ＡＣＭ２０１２Ｄ−９００（ＴＤＫ株式会社製）を用いた。ＡＣＭ２０１２Ｄ−９００の特性インピーダンスは、１００Ωである。ＡＣＭ２０１２Ｄ−９００のカットオフ周波数は、３．５ＧＨｚである。第１及び第２のバリスタには、ＡＶＲ１６１Ａ１Ｒ１（ＴＤＫ株式会社製）を用いた。ＡＶＲ１６１Ａ１Ｒ１の静電容量は、１．１ｐＦである。第３〜第６のインダクタには、ＭＬＫ１００５シリーズ（ＴＤＫ株式会社製）を用いた。
【００７２】
測定結果を図１４〜図１６に示す。
【００７３】
図１４を参照する。特性Ｉ１は、信号伝送回路５８が、第１及び第２のバリスタを備え、コモンモードフィルタ及び第３〜第６のインダクタを備えていない場合の測定結果である。特性Ｉ１から分かるように、第１及び第２のバリスタの影響を受けて特性インピーダンスが低下し、インピーダンス不整合が生じている。
【００７４】
特性Ｉ２は、信号伝送回路５８が、第１及び第２のバリスタとコモンモードフィルタとを備え、第３〜第６のインダクタを備えていない場合の測定結果である。信号伝送回路５８を構成するにあたり、コモンモードフィルタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第１及び第２のバリスタの入力端子との間の時間的な長さを２３ｐｓに設定した。
【００７５】
特性Ｉ２から分かるように、信号伝送回路５８の特性インピーダンスが１００Ω±１５％の範囲内にあるものの、依然として第１及び第２のバリスタの影響を受けて特性インピーダンスが低下している。
【００７６】
特性Ｉ３〜Ｉ５は、信号伝送回路５８が第１及び第２のバリスタとコモンモードフィルタと第３及び第４のインダクタとを備える場合、すなわち信号伝送回路５８が上述した第１実施形態に係る信号伝送回路ＳＣ１と同じ構成である場合の測定結果である。特性Ｉ３は、第３及び第４のインダクタのインダクタンス値を１．０ｎＨとした場合の測定結果である。特性Ｉ４は、第３及び第４のインダクタのインダクタンス値を１．５ｎＨとした場合の測定結果である。特性Ｉ５は、第３及び第４のインダクタのインダクタンス値を２．２ｎＨとした場合の測定結果である。信号伝送回路５８を構成するにあたり、コモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との間の時間的な長さを２０ｐｓに設定した。同じく、第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、すなわち第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との間の時間的な長さを０ｐｓに設定した。
【００７７】
特性Ｉ３〜Ｉ５から分かるように、第１及び第２のバリスタの影響による特性インピーダンスの低下が抑制されている。
【００７８】
特性Ｉ５から分かるように、第３及び第４のインダクタのインダクタンス値を２．２ｎＨとした場合、第１及び第２のバリスタの位置にて特性インピーダンスが低下しているものの、他の箇所にて特性インピーダンスが高くなってしまう。このように特性インピーダンスが高くなる箇所が生じるのは、第３及び第４のインダクタのインダクタンス値に起因するものと考えられる。したがって、第３及び第４のインダクタのインダクタンス値は１〜２ｎＨであることが好ましい。
【００７９】
次に、図１５を参照する。特性Ｉ６及び特性Ｉ７は、信号伝送回路５８が第１及び第２のバリスタとコモンモードフィルタと第３〜第６のインダクタとを備える場合、すなわち信号伝送回路５８が上述した第２実施形態に係る信号伝送回路ＳＣ２と同じ構成である場合の測定結果である。特性Ｉ６は、第３〜第６のインダクタのインダクタンス値を１．０ｎＨとした場合の測定結果である。特性Ｉ７は、第３及び第４のインダクタのインダクタンス値を１．０ｎＨとし、第５及び第６のインダクタをバイパスさせた場合の測定結果である。信号伝送回路５８を構成するにあたり、コモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との間の時間的な長さを０ｐｓに設定した。同じく、第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、すなわち第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との間の時間的な長さを０ｐｓに設定した。同じく、第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との伝送線路上での間隔、すなわち第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との間の時間的な長さを０ｐｓに設定した。
【００８０】
特性Ｉ６から分かるように、第１及び第２のバリスタの影響による特性インピーダンスの低下がより一層抑制されている。
【００８１】
次に、図１６を参照する。特性Ｉ８〜Ｉ１０は、信号伝送回路５８が第１及び第２のバリスタとコモンモードフィルタと第３〜第６のインダクタとを備える場合、すなわち信号伝送回路５８が上述した第２実施形態に係る信号伝送回路ＳＣ２と同じ構成である場合の測定結果である。特性Ｉ８は、第３及び第４のインダクタのインダクタンス値を１．５ｎＨとし、第５及び第６のインダクタのインダクタンス値を１．０ｎＨとした場合の測定結果である。た場合の測定結果である。特性Ｉ９は、第３〜第６のインダクタのインダクタンス値を１．５ｎＨとした場合の測定結果である。特性Ｉ１０は、第３及び第４のインダクタのインダクタンス値を１．５ｎＨとし、第５及び第６のインダクタをバイパスさせた場合の測定結果である。信号伝送回路５８を構成するにあたり、コモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との間の時間的な長さを０ｐｓに設定した。同じく、第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、すなわち第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との間の時間的な長さを０ｐｓに設定した。同じく、第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との伝送線路上での間隔、すなわち第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との間の時間的な長さを０ｐｓに設定した。
【００８２】
特性Ｉ８及びＩ９から分かるように、第１及び第２のバリスタの影響による特性インピーダンスの低下がより一層抑制されている。
【００８３】
以上のことから、第１及び第２実施形態による信号伝送回路の有用性が確認された。
【００８４】
上述した測定結果から分かるように、第３〜第６のインダクタのインダクタンス値は、１０ｎＨより小さいことが好ましく、１〜２ｎＨであることがより好ましい。これは、上述したように、第３〜第６のインダクタのインダクタンス値に起因して特性インピーダンスが高くなる箇所が生じてしまい、インピーダンス整合が不十分となるためである。
【００８５】
コモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との伝送線路上での間隔、第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、及び、第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との伝送線路上での間隔は、短いほど好ましい。これは、各端子間の伝送線路（例えば、基板の導体パターン）がインダクタンス成分及び容量成分を有することとなり、これらのインダクタンス成分及び容量成分がインピーダンス整合を妨げる要因となるためである。
【００８６】
なお、コモンモードフィルタをノイズフィルタとして用いる場合、信号線間にコンデンサを接続する場合がある（例えば、特許文献２参照）。しかしながら、信号伝送回路の第１及び第２実施形態において信号線間にコンデンサを接続した場合、不要な容量成分が生じることとなり、インピーダンス整合が図れなくなってしまう。したがって、信号伝送回路の第１及び第２実施形態においては、信号線間を接続するコンデンサを備えていない。
【００８７】
以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしもこれらの実施形態に限定されるものではない。例えば、信号伝送回路ＳＣ１，ＳＣ２は、上述した位置に限らず、ＤＶＤプレーヤー２からの出力後、デジタルテレビ１の最初の回路の前に入っていればよい。ＤＶＤプレーヤー２は、パーソナルコンピュータや、セットトップボックス等の他のソース機器でもよい。ＨＤＭＩケーブル３は、ＤＶＩ、ＵＳＢ、ＩＥＥＥ等の規格に対応するケーブルでもよい。デジタルテレビ１は、ＬＣＤモニタやプロジェクタ等の他のシンク機器でもよい。
【００８８】
信号伝送回路の第１及び第２実施形態においては第１及び第２の容量性素子としてバリスタを用いたが、第１及び第２の容量性素子としてツェナーダイオード等の容量性素子を用いてもよい。
【００８９】
コモンモードフィルタ１０としては、互いに絶縁された２本の導線をフェライトコアに複数回巻きつけた巻線型コモンモードフィルタの他に、積層型コモンモードフィルタや、薄膜形成技術を用いて導体パターンを形成した積層型コモンモードフィルタ等を用いてもよい。
【００９０】
尚、第１及び第２実施形態として説明したインダクタンス素子２０，６０の適用範囲は、上述した信号伝送回路ＳＣ１，ＳＣ２に限定されるものではなく、他の用途にも使用することができる。
【図面の簡単な説明】
【００９１】
【図１】第１実施形態に係る信号伝送回路を示す模式図である。
【図２】第１実施形態に係る信号伝送回路を示す回路図である。
【図３】コモンモードフィルタの動作を説明する模式図である。
【図４】第１実施形態によるインダクタンス素子２０の構造を示す略斜視図である。
【図５】インダクタンス素子２０を実装する基板上の配線パターンを説明するための図である。
【図６】第１実施形態に係る信号伝送回路の変形例を示す模式図である。
【図７】第１実施形態に係る信号伝送回路の変形例を示す模式図である。
【図８】第１実施形態に係る信号伝送回路の変形例を示す模式図である。
【図９】第２実施形態によるインダクタンス素子６０の構造を示す略斜視図である。
【図１０】インダクタンス素子６０を実装する基板上の配線パターンを説明するための図である。
【図１１】第２実施形態に係る信号伝送回路を示す回路図である。
【図１２】ＴＤＲ法による測定環境を説明するための図である。
【図１３】ＴＤＲ法による測定方法を説明するための図である。
【図１４】ＴＤＲ法による測定結果を示す線図である。
【図１５】ＴＤＲ法による測定結果を示す線図である。
【図１６】ＴＤＲ法による測定結果を示す線図である。
【符号の説明】
【００９２】
１…デジタルテレビ、２…ＤＶＤプレーヤー、３…ＨＤＭＩケーブル、５，６…接続端子部、１０…コモンモードフィルタ、１１…第１のインダクタ、１２…第２のインダクタ、２１…第３のインダクタ、２２…第４のインダクタ、３１…第１のバリスタ、３２…第２のバリスタ、４１…第５のインダクタ、４２…第６のインダクタ、ＳＣ１，ＳＣ２…信号伝送回路、２０，６０…インダクタンス素子、９１〜９４…信号線、１１０…ドラム型コア、１２１…第１のコイル、１２１ａ…第１のコイルの一端、１２１ｂ…第１のコイルの他端、１２２…第２のコイル、１２２ａ…第２のコイルの一端、１２２ｂ…第２のコイルの他端、１３０…巻芯部、１３０ａ…巻芯部の軸方向における中心部、１３１…巻芯部の第１の領域、１３２…巻芯部の第２の領域、１４１…第１の鍔部、１４２…第２の鍔部、１５１…第１の端子電極、１５２…第２の端子電極、１５３…第３の端子電極、１５４…第４の端子電極、１９０…基板
【技術分野】
【０００１】
本発明は、インダクタンス素子及び信号伝送回路に関する。
【背景技術】
【０００２】
電子機器間でデジタル信号を伝送する方式の一つとして、差動伝送方式がある。差動伝送方式とは、１対の線路に互いに逆方向のデジタル信号を入力する方式で、信号線から発生する放射ノイズや、外来ノイズを差動伝送により相殺することができる。外来ノイズが相殺されることによりノイズが減少するため、信号を小振幅で送信することができ、更に、信号が小振幅となるため、信号の立ち上がり、降下時間が短縮され、信号伝送の高速化が実現されるという利点がある。
【０００３】
この差動伝送方式を用いるインターフェイス規格として、ＵＳＢ（Universal Serial Bus）、ＩＥＥＥ１３９４、ＬＶＤＳ（Low Voltage Differential Signaling）、ＤＶＩ（Digital Visual Interface）、ＨＤＭＩ（High-Definition Multimedia Interface）等がある。これらの中でもＨＤＭＩは、より多くのデジタル信号の伝送を可能とするインターフェイスであり、ソース（Source）機器（例えば、ＤＶＤプレーヤーやセットトップボックス等）とシンク（Sink）機器（例えば、デジタルテレビやプロジェクタ等）との間で非圧縮のデジタル信号の伝送を可能とする高速インターフェイスである。ＨＤＭＩによれば、１本のケーブルで映像信号及び音声信号を高速で伝送することができる。
【０００４】
ところで、伝送速度の高速化に伴い、信号線間の差動信号の微小なずれによってもノイズが発生することとなる。この問題を解決するために、ケーブル等のインターフェイスにコモンモードチョークコイルを挿入することによりノイズを軽減させる伝送回路が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００１−８５１１８号公報
【特許文献２】特開２００４−４０４４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＨＤＭＩ等の高速インターフェイスでは、高速化を実現するために、ＩＣ自体の構造がＥＳＤ（Electrostatic Discharge：静電気放電）に対して脆弱になってきている。このため、高速伝送系ＩＣにおけるＥＳＤ対策の要求が高まっており、ＥＳＤ対策部品としてバリスタ、ツェナーダイオード等の容量性素子が用いられている。
【０００６】
しかしながら、ＥＳＤ対策部品としての容量性素子を伝送線路に挿入すると、当該伝送線路を伝わる信号、特に高周波（２００ＭＨｚ以上）や高速のパルス信号が反射、減衰してしまうという問題が生じることが新たに判明した。これは、容量性素子を伝送線路に挿入した場合、容量性素子が有する容量成分により、伝送線路における容量性素子を挿入した位置での特性インピーダンスが低下して、当該位置にてインピーダンス整合されていないことに起因するものである。伝送線路にインピーダンス整合されていない部分が存在する場合、信号の高周波成分が特性インピーダンスの不整合部分で反射を起こすため、リターンロスが生じる。この結果、信号が大きく減衰してしまうこととなる。また、反射によって不要な輻射が伝送線路内に生じ、ノイズの原因となってしまうこともある。
【０００７】
ＨＤＭＩでは、伝送線路の特性インピーダンスの規定値（ＴＤＲ規格）が１００Ω±１５％に規定されている（High-Definition Multimedia Interface Specification Version 1.1）。
【０００８】
本発明の目的は、ＥＳＤ対策として容量性素子を用いた場合でも、特性インピーダンスの低下を抑制することが可能な信号伝送回路及びこのような信号伝送回路に使用することが可能なインダクタンス素子を提供することにある。
【課題を解決するための手段】
【０００９】
本発明によるインダクタンス素子は、巻芯部とその両端に設けられた第１及び第２の鍔部とを有するドラム型コアと、第１の鍔部に一方向に沿ってこの順に形成された第１及び第２の端子電極と、第２の鍔部に前記一方向と同じ方向に沿ってこの順に形成された第３及び第４の端子電極と、巻芯部に一端から他端に向かって所定の方向に巻回され、一端が第１の端子電極に接続され、他端が第２の端子電極及び第４の端子電極の一方に接続された第１のコイルと、巻芯部に一端から他端に向かって前記所定の方向とは異なる方向に巻回され、一端が前記第３の端子電極に接続され、他端が第２の端子電極及び第４の端子電極の他方に接続された第２のコイルとを備えることを特徴とする。
【００１０】
このように、本発明によるインダクタンス素子は、第１の端子電極を始点とした第１のコイルの巻回方向と、第３の端子電極を始点とした第２のコイルの巻回方向とが逆であることから、互いに磁気結合される第１及び第２のインダクタと、第１のインダクタの後段に位置し、当該第１のインダクタに電気的に並列接続される第１の容量性素子と、第２のインダクタの後段に位置し、当該第２のインダクタに電気的に並列接続される第２の容量性素子とを備える信号伝送回路に挿入することによって、第１及び第２の容量性素子による特性インピーダンスの低下を抑制することができる。
【００１１】
つまり、本発明によるインダクタンス素子は、第１及び第２のコイルが互いに磁気結合しており、且つ、その巻回方向が互いに逆方向とされていることから、このようなインダクダンス素子の第１及び第３の端子電極をそれぞれ第１及び第２のインダクタに接続し、本発明によるインダクダンス素子の第２及び第４の端子電極をそれぞれ第１及び第２の容量性素子に接続すれば、磁気結合していない場合と比べ、より少ない巻数にて十分なインダクタンス値を確保することができる。このため、第１及び第２の容量性素子による特性インピーダンスの低下をより小型なインダクタンス素子によって抑制することが可能となる。
【００１２】
しかも、第１及び第２のコイルが互いに別部品ではなく、磁気結合した１個の部品であることから、インダクタンス値を精度良くバランスさせることができ、その結果、第１及び第２の端子電極に供給される差動信号の対称性を維持することが可能となる。
【００１３】
本発明において、第１のコイルは巻芯部の第１の領域に巻回され、第２のコイルは巻芯部の第１の領域とは異なる第２の領域に巻回されていても構わないし、第１のコイルと第２のコイルが互いに沿って平行に巻回されていても構わない。前者の場合、第１のコイルと第２のコイルをそれぞれ巻芯部の異なる領域に巻回していることから、製造時において、第１のコイルと第２のコイルをそれぞれ別個に巻回することができ、巻回作業の自由度を高めることが可能となる。一方、後者の場合、第１のコイルと第２のコイルを並列に巻回していることから、製造時において、第１のコイルと第２のコイルをいわゆるバイファイラ巻きすることができ、巻回作業の効率を高めることも可能となる。また、バイファイラ巻きすることで、巻線の結合度を高め、伝送線路とグランド間のインピーダンスを下げることができ、分割巻きと比べてよりコモンモードノイズをグランドにバイパスさせることができる。
【発明の効果】
【００１４】
このように、本発明による信号伝送回路は、ＥＳＤ対策として容量性素子を用いた場合でも、特性インピーダンスの低下を抑制することが可能となる。しかも、信号伝送回路に挿入するインダクタンス素子に含まれる２つのコイルの巻回方向が互いに逆であることから、より少ない巻数にて十分なインダクタンス値を確保することができる。このため、容量性素子による特性インピーダンスの低下をより小型なインダクタンス素子によって抑制することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００１６】
（信号伝送回路の第１実施形態）
【００１７】
まず、図１及び図２に基づいて、第１実施形態に係る信号伝送回路の構成を説明する。図１は、第１実施形態に係る信号伝送回路を示す模式図である。図２は、第１実施形態に係る信号伝送回路を示す回路図である。
【００１８】
図１に示されるように、デジタルテレビ１とＤＶＤプレーヤー２とは、ＨＤＭＩケーブル３にて接続されている。ＨＤＭＩケーブル３は、差動伝送方式を用いたケーブルであり、接続端子部５，６（コネクタ）を備えている。ＨＤＭＩケーブル３の接続端子部５は、ＤＶＤプレーヤー２の出力部に接続されている。ＨＤＭＩケーブル３の接続端子部６は、デジタルテレビ１の入力部に接続されている。ＤＶＤプレーヤー２から出力されたデジタル信号は、ＨＤＭＩケーブル３を通してデジタルテレビ１に高速伝送される。
【００１９】
デジタルテレビ１は、その入力部に信号伝送回路ＳＣ１を備えている。信号伝送回路ＳＣ１は、図２に示されるように、互いに磁気結合される第１及び第２のインダクタ１１，１２を有するコモンモードフィルタ１０と、互いに磁気結合される第３及び第４のインダクタ２１，２２を有するインダクタンス素子２０と、第１及び第２のバリスタ３１，３２と、を備えている。コモンモードフィルタ１０は、第１のインダクタ１１に接続される入出力端子１３，１４と、第２のインダクタ１２に接続される入出力端子１５，１６と、を有している。コモンモードフィルタ１０の入力端子１３，１５は、ＨＤＭＩケーブル３の接続端子部６がデジタルテレビ１の入力部に接続されることにより、接続端子部６の対応する端子に接続されることとなる。
【００２０】
ここで、図３（ａ）及び（ｂ）を参照して、コモンモードフィルタ１０の構造及び動作について説明する。図３（ａ）及び（ｂ）は、コモンモードフィルタの動作を説明する概略図である。
【００２１】
コモンモードフィルタ１０は、互いに絶縁された２本の導線（コイル）１７，１８をフェライトコア１９に複数回、同方向に巻きつけた構成となっている。導線１７が第１のインダクタ１１を構成することとなり、導線１８が第２のインダクタ１２を構成することとなる。フェライトコア１９の形状は、必ずしも図示したリング形状であるとは限らない。
【００２２】
本実施形態において、コモンモードフィルタ１０は、信号に対して、デイファレンシャルモードで用いられる。デイファレンシャルモードでは、図３（ａ）に示されるように、信号ＳＩは、導線１７，１８に互いに逆方向の信号として入力される。そのため、各導線１７，１８によってフェライトコア１９に生じる磁束Ｆ１，Ｆ２は、互いに逆方向の磁束となり、打ち消し合うように作用することとなる。従って、導線１７，１８が生み出す磁界ＭＦによって生じるインピーダンス（インダクタンス）がほとんどないので、信号ＳＩは、ほとんど減衰することなく出力される。
【００２３】
一方、コモンモードノイズＣＮに対しては、コモンモードフィルタ１０は、コモンモードで用いられる。コモンモードでは、図３（ｂ）に示されるように、コモンモードノイズＣＮは、導線１７，１８の同方向に生じる。そのため、各導線１７，１８によってフェライトコア１９に生じる磁束Ｆ１，Ｆ２は、互いに同方向の磁束となり、強め合うように作用することとなる。従って、導線１７，１８が生み出す磁界ＭＦによって生じるインピーダンス（インダクタンス）が高くなり、コモンモードノイズＣＮはほとんど出力されない。このようにして、コモンモードフィルタ１０は、ノイズを減衰させることができる。
【００２４】
再び、図２を参照する。インダクタンス素子２０は、一対の入力端子２３，２５と一対の出力端子２４，２６とを有しており、一対の入力端子２３，２５は、信号線９１，９２を介して、コモンモードフィルタ１０の出力端子１４，１６にそれぞれ接続されている。インダクタンス素子２０は、上述したコモンモードフィルタ１０と同様、互いに絶縁された２つのインダクタ２１，２２をフェライトコアに複数回巻きつけた構成を有しており、これにより、第３及び第４のインダクタ２１，２２は互いに磁気結合している。しかしながら、インダクタンス素子２０は、コモンモードフィルタ１０とは異なり、２つのインダクタを構成する２本の導線（コイル）の巻回方向が互いに逆方向とされている。このため、インダクタンス素子２０は、信号に対してコモンモードとなり、コモンモードノイズに対してデイファレンシャルモードとなる。インダクタンス素子２０のより具体的な構成については後述する。
【００２５】
インダクタンス素子２０に含まれる第３のインダクタ２１は、信号線９１を介して第１のインダクタ１１に電気的に直列に接続されている。第３のインダクタ２１は、第１のインダクタ１１と実質的に磁気結合していない。第１のバリスタ３１は、入出力端子３３，３４を有している。第１のバリスタ３１の入力端子３３は、信号線９３を介してインダクタンス素子２０の出力端子２４に接続されている。第１のバリスタ３１の出力端子３４は、接地電位に接続されている。これにより、第１のバリスタ３１は、第１のインダクタ１１及び第３のインダクタ２１の後段に位置し、当該第１のインダクタ１１及び第３のインダクタ２１に電気的に並列接続されることとなる。また、第３のインダクタ２１は、第１のインダクタ１１と第１のバリスタ３１との間に位置することとなる。
【００２６】
インダクタンス素子２０に含まれる第４のインダクタ２２は、信号線９２を介して第２のインダクタ１２に電気的に直列に接続されている。第４のインダクタ２２は、第２のインダクタ１２と実質的に磁気結合していない。第２のバリスタ３２は、入出力端子３５，３６を有している。第２のバリスタ３２の入力端子３５は、信号線９４を介してインダクタンス素子２０の出力端子２６に接続されている。第２のバリスタ３２の出力端子３６は、接地電位に接続されている。これにより、第２のバリスタ３２は、第２のインダクタ１２及び第４のインダクタ２２の後段に位置し、当該第２のインダクタ１２及び第４のインダクタ２２に電気的に並列接続されることとなる。また、第４のインダクタ２２は、第２のインダクタ１２と第２のバリスタ３２との間に位置することとなる。
【００２７】
コモンモードフィルタ１０として、例えば、ＴＤＫ株式会社製のＡＣＭシリーズに含まれるコモンモードフィルタを用いることができる。第１及び第２のバリスタ３１，３２として、例えば、ＴＤＫ株式会社製のＡＶＲシリーズに含まれる積層チップバリスタを用いることができる。
【００２８】
以上のように、第１実施形態においては、第１及び第２のバリスタ３１，３２の前段にコモンモードフィルタ１０（第１及び第２のインダクタ１１，１２）を挿入すると共に、コモンモードフィルタ１０と第１及び第２のバリスタ３１，３２との間に、インダクタンス素子２０を構成する第３及び第４のインダクタ２１，２２をそれぞれ挿入しているので、第１及び第２のバリスタ３１，３２による特性インピーダンスの低下を抑制することができる。
【００２９】
しかも、第３及び第４のインダクタ２１，２２は互いに磁気結合しており、且つ、これらインダクタ２１，２２を構成する２本の導線の巻回方向が互いに逆方向とされていることから、磁気結合していない場合と比べ、より少ない巻数にて十分なインダクタンス値を確保することができる。このため、第３及び第４のインダクタ２１，２２を構成するインダクタンス素子２０のサイズを小型化することが可能となる。さらに、第３及び第４のインダクタ２１，２２が互いに別部品ではなく、磁気結合した１個の部品であることから、インダクタンス値を精度良くバランスさせることができ、その結果、差動信号の対称性を維持することが可能となる。
【００３０】
また、第１実施形態においては、第１及び第２のバリスタ３１，３２の前段にコモンモードフィルタ１０を挿入しているので、ＤＶＤプレーヤー２から出力された信号は、外来ノイズをほとんど伴うことなく、ＨＤＭＩケーブル３及び信号伝送回路ＳＣ１を通してデジタルテレビ１に入力する。
【００３１】
次に、インダクタンス素子２０の具体的な構成について説明する。
【００３２】
（インダクタンス素子の第１実施形態）
【００３３】
図４は、第１実施形態によるインダクタンス素子２０の構造を示す略斜視図である。
【００３４】
図４に示すように、本実施形態によるインダクタンス素子２０は、ドラム型コア１１０と、第１及び第２のコイル１２１，１２２とを備えて構成されている。ドラム型コア１１０は、棒状の巻芯部１３０とその両端に設けられた第１及び第２の鍔部１４１，１４２によって構成されている。第１の鍔部１４１には、図４に示す方向ａに沿って第１及び第２の端子電極１５１，１５２がこの順に形成され、第２の鍔部１４２には、同じく方向ａに沿って第３及び第４の端子電極１５３，１５４がこの順に形成されている。実際の使用状態においては、第１及び第３の端子電極１５１，１５３は、図２に示した一対の入力端子２３，２５として用いられ、第２及び第４の端子電極１５２，１５４は、図２に示した一対の出力端子２４，２６として用いられる。ドラム型コア１１０の材料については特に限定されないが、透磁率の高い材料、例えばフェライトなどを用いることが好ましい。
【００３５】
第１及び第２のコイル１２１，１２２は、銅（Ｃｕ）などの導体の周囲を絶縁体でコーティングした配線部材であり、いずれもドラム型コア１１０の巻芯部１３０に巻回されている。また、第１及び第２のコイル１２１，１２２は、それぞれ図２に示した第３及び第４のインダクタ２１，２２を構成するコイルである。
【００３６】
より具体的に説明すると、第１のコイル１２１は、巻芯部１３０の第１の領域１３１に巻回されており、その一端１２１ａが第１の端子電極１５１に接続され、他端１２１ｂが第２の端子電極１５２に接続されている。また、第２のコイル１２２は、巻芯部１３０の第２の領域１３２に巻回されており、その一端１２２ａが第３の端子電極１５３に接続され、他端１２２ｂが第４の端子電極１５４に接続されている。
【００３７】
図４に示すように、巻芯部１３０の第１の領域１３１は、巻芯部１３０の軸方向中心部１３０ａからみて第１の鍔部１４１側（図４では紙面の左側）に位置する領域であり、逆に、巻芯部１３０の第２の領域１３２は、上記中心部１３０ａからみて第２の鍔部１４２側（図４では紙面の右側）に位置する領域である。このように、本実施形態では、第１及び第２のコイル１２１，１２２が互いに異なる領域に巻回されている。尚、第１の領域１３１と第２の領域１３２との位置関係が上記の位置関係に限定されるものではなく、これと逆であっても構わない。
【００３８】
本実施形態においては、第１のコイル１２１の巻数及び第２のコイル１２２の巻数はいずれも４回である。もちろん、本発明において第１及び第２のコイル１２１，１２２の巻数はこれに限定されず、何回であっても構わない。但し、第１及び第２のコイル１２１，１２２の対称性を保つためには、第１のコイル１２１の巻数と第２のコイル１２２の巻数については同一とする必要がある。尚、信号を過度に減衰させないためには、コモンモードフィルタ１０よりも、第１及び第２のコイル１２１，１２２の巻数を十分に少なくすることが好ましい。
【００３９】
さらに、図４に示す矢印Ａから見た場合、第１のコイル１２１は一端１２１ａから他端１２１ｂに向かって右回り（時計回り）に巻回されている一方、第２のコイル１２２は一端１２２ａから他端１２２ｂに向かって左回り（反時計回り）に巻回されている。換言すれば、第１の端子電極１５１を始点とした第１のコイル１２１の巻回方向と、第３の端子電極１５３を始点とした第２のコイル１５２の巻回方向は、互いに逆方向となっている。
【００４０】
尚、第１及び第２のコイル１２１，１２２の巻回方向については、互いに逆方向である限りその方向については特に限定されず、したがって上記とは逆、すなわち、第１のコイルが左回り（反時計回り）であり、第２のコイルが右回り（時計回り）であっても構わない。
【００４１】
図５は、インダクタンス素子２０を実装する基板上の配線パターンを説明するための図である。
【００４２】
本実施形態によるインダクタンス素子２０は、第１及び第２のコイル１２１，１２２の巻回方向が互いに逆方向であるにもかかわらず、一対の入力端子２３，２５として用いられる２つの端子電極（第１及び第３の端子電極１５１，１５３）がそれぞれ異なる鍔部の対向する位置に形成され、且つ、一対の出力端子２４，２６として用いられる２つの端子電極（第２及び第４の端子電極１５２，１５４）がそれぞれ異なる鍔部の対向する位置に形成されていることから、図５に示すように、基板１９０上において一対の信号線９１，９２を平行に敷設することができるとともに、一対の信号線９３，９４を平行に敷設することができる。これにより、基板１９０上における配線パターンの迂回などが不要となる。このため、基板１９０上における配線パターンの占有面積が必要以上に増大することがなく、しかも、高い対称性を確保することが可能となる。これにより、装置全体の小型化と信号品質の向上を両立させることが可能となる。
【００４３】
また、本実施形態では、第１のコイル１２１と第２のコイル１２２をそれぞれ巻芯部１３０の異なる領域１３１，１３２に巻回していることから、製造時において、第１のコイル１２１と第２のコイル１２２をそれぞれ別個に巻回することができる。これにより、巻回作業の自由度を高めることも可能となる。さらに、本実施形態によるインダクタンス素子２０では、第１及び第２のコイル１２１，１２２を複雑に交差させることなく巻回することができることから、コイル同士の接触に起因するショート不良や断線などが生じにくく、製品の信頼性を高めることが可能となる。
【００４４】
以上が、第１の実施形態によるインダクタンス素子２０の具体的な構成である。
【００４５】
次に、図６〜図８に基づいて、第１実施形態に係る信号伝送回路ＳＣ１の変形例の構成を説明する。図６〜図８は、第１実施形態に係る信号伝送回路の変形例を示す図である。
【００４６】
図６に示された変形例においては、ＨＤＭＩケーブル３が信号伝送回路ＳＣ１を備えている。
【００４７】
図７に示された変形例においては、ＤＶＤプレーヤー２が、その出力部に信号伝送回路ＳＣ１を備えている。
【００４８】
図８に示された変形例においては、ＨＤＭＩケーブル３の接続端子部６（コネクタ）が、信号伝送回路ＳＣ１を備えている。なお、ＨＤＭＩケーブル３の接続端子部６が信号伝送回路ＳＣ１を備える代わりに、ＨＤＭＩケーブル３の接続端子部５（コネクタ）が、信号伝送回路ＳＣ１を備えていてもよい。
【００４９】
図６〜図８に示されたいずれの変形例においても、第１及び第２のバリスタ３１，３２による特性インピーダンスの低下を抑制することができる。
【００５０】
（インダクタンス素子の第２実施形態）
【００５１】
図９は、第２実施形態によるインダクタンス素子６０の構造を示す略斜視図である。
【００５２】
本実施形態によるインダクタンス素子６０は、第１のコイル１２１と第２のコイル１２２の巻回方式において上記実施形態によるインダクタンス素子２０と異なっている。その他の点については、上記実施形態によるインダクタンス素子２０と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５３】
図９に示すように、本実施形態によるインダクタンス素子６０では、第１のコイル１２１と第２のコイル１２２がそれぞれ異なる領域に巻回されているのではなく、同一領域においていわゆるバイファイラ巻きされている。つまり、第１のコイル１２１と第２のコイル１２２は、互いに沿って、平行に巻回されている。
【００５４】
また、本実施形態では、第１のコイル１２１の一端１２１ａは第１の端子電極１５１に接続され、他端１２１ｂは第４の端子電極１５４に接続されている。また、第２のコイル１２２の一端１２２ａは第３の端子電極１５３に接続され、他端１２２ｂは第２の端子電極１５２に接続されている。実際の使用状態においては、第１及び第３の端子電極１５１，１５３は、図２に示した一対の入力端子２３，２５として用いられ、第２及び第４の端子電極１５２，１５４は、図２に示した一対の出力端子２６，２４として用いられる。
【００５５】
本実施形態においても、図９に示す矢印Ａから見た場合、第１のコイル１２１の巻回方向は、一端１２１ａから他端１２１ｂに向かって右回り（時計回り）に巻回されている一方、第２のコイル１２２は一端１２２ａから他端１２２ｂに向かって左回り（反時計回り）に巻回されている。換言すれば、第１の端子電極１５１を始点とした第１のコイル１２１の巻回方向と、第３の端子電極１５３を始点とした第２のコイル１５２の巻回方向は、互いに逆方向となっている。この点は、上記実施形態によるインダクタンス素子２０と同様である。
【００５６】
したがって、本実施形態によるインダクタンス素子６０は、回路的には上記実施形態によるインダクタンス素子２０と同様の機能を有することになる。しかしながら、本実施形態によるインダクタンス素子６０は、製造時において第１のコイル１２１と第２のコイル１２２を一緒に巻回することができることから、上記実施形態によるインダクタンス素子２０に比べ、巻回作業の効率を高めることが可能となる。さらに、本実施形態によるインダクタンス素子６０では、第１及び第２のコイル１２１，１２２とも、全く交差させずに巻回することができることから、コイル同士の接触に起因するショート不良や断線などが生じることがなく、製品の信頼性をよりいっそう高めることが可能となる。
【００５７】
また、本実施形態においても、第１のコイル１２１の巻数及び第２のコイル１２２の巻数はいずれも４回であり、これにより、第１及び第２のコイル１２１，１２２の対称性が保たれている。
【００５８】
図１０は、インダクタンス素子６０を実装する基板上の配線パターンを説明するための図である。
【００５９】
図１０に示すように、インダクタンス素子６０を実装する基板上の配線パターンは、上記実施形態によるインダクタンス素子２０を実装する基板上のそれと同様であり、基板１９０上において一対の信号線９１，９２を平行に敷設することができるとともに、一対の信号線９３，９４を平行に敷設することができる。これにより、基板１９０上における配線パターンの迂回などが不要となるため、インダクタンス素子２０を用いた場合と同様の効果を得ることが可能となる。
【００６０】
（信号伝送回路の第２実施形態）
【００６１】
次に、図１１に基づいて、第２実施形態に係る信号伝送回路の構成を説明する。図１１は、第２実施形態に係る信号伝送回路を示す回路図である。
【００６２】
デジタルテレビ１は、第１実施形態と同じく、その入力部に信号伝送回路ＳＣ２を備えている。信号伝送回路ＳＣ２は、図１１に示されるように、コモンモードフィルタ１０と、互いに磁気結合される第３及び第４のインダクタ２１，２２を有するインダクタンス素子２０と、第１及び第２のバリスタ３１，３２と、第５及び第６のインダクタ４１，４２と、を備えている。
【００６３】
第５のインダクタ４１は、入出力端子４３，４４を有している。第５のインダクタ４１の入力端子４３は、第３のインダクタ２１の出力端子２４に接続されており、第１のインダクタ１１及び第３のインダクタ２１に電気的に直列に接続されている。これにより、第５のインダクタ４１は、第１のバリスタ３１の後段に位置することとなる。
【００６４】
第６のインダクタ４２は、入出力端子４５，４６を有している。第６のインダクタ４２の入力端子４５は、第４のインダクタ２２の出力端子２６に接続されており、第２のインダクタ１２及び第４のインダクタ２２に電気的に直列に接続されている。これにより、第５のインダクタ４２は、第２のバリスタ３２の後段に位置することとなる。
【００６５】
以上のように、第２実施形態においては、第１及び第２のバリスタ３１，３２の後段に第５及び第６のインダクタ４１，４２をそれぞれ挿入しているので、第１及び第２のバリスタ３１，３２による特性インピーダンスの低下をより一層抑制することができる。
【００６６】
信号伝送回路ＳＣ２は、図６〜図８に示されるように、ＨＤＭＩケーブル３、ＤＶＤプレーヤー２あるいは接続端子部５，６（コネクタ）に備えられていてもよい。この場合でも、第１及び第２のバリスタ３１，３２による特性インピーダンスの低下をより一層抑制することができる。
【００６７】
続いて、信号伝送回路の第１及び第２実施形態によって、第１及び第２のバリスタによる特性インピーダンスの低下を抑制できることを、具体的に示す。ここでは、信号伝送回路の特性インピーダンスをＴＤＲ（Time Domain Reflectometry）法を測定する。ＴＤＲ法とは、伝送線路にステップパルスを送出し、の特性インピーダンスの不連続箇所にて反射されたパルスを測定することにより、伝送線路の特性インピーダンスを計測する測定法である。
【００６８】
まず、図１２に基づいて、ＴＤＲ法による測定環境を説明する。図１２に示される各測定環境では、高速オシロスコープ５０とレシーバＩＣ５２とが、伝送路５４を介して接続されている。伝送路５４は、同軸ケーブル５６と信号伝送回路５８とを有している。高速オシロスコープ５０は、ＴＤＲモジュール５１を有している。高速オシロスコープ５０は、ＴＤＲモジュール５１を通して同軸ケーブル５６と接続され、同軸ケーブル５６の他端は信号伝送回路５８と接続される。信号伝送回路５８の他端にはレシーバＩＣ５２が接続される。
【００６９】
高速オシロスコープ５０としては、アジレント・テクノロジー社（Agilent Technologies, Inc.）製のＡｇｉｌｅｎｔ８６１００広帯域オシロスコープを用いる。ＴＤＲモジュール５１としては、アジレント・テクノロジー社製の５４７５４差動ＴＤＲプラグイン・モジュールを用いる。レシーバＩＣ５２は、電源がオフのときに無限大の入力インピーダンスを有し、高速オシロスコープ５０からの信号を１００％反射させる。同軸ケーブル５６は、２本の差動信号線からなり、それぞれ５０Ωの特性インピーダンスを有する。このため、同軸ケーブル５６全体の特性インピーダンスは１００Ωとなる。
【００７０】
次に、図１２及び図１３に基づいて、ＴＤＲ法による測定方法について説明する。まず、高速オシロスコープ５０が入射電圧ステップＥｉを発生させ、この入射電圧ステップＥｉを伝送路５４に出力する。伝送路５４上で特性インピーダンスの不連続点が存在しない場合には、入射電圧ステップＥｉがレシーバＩＣ５２でそのまま反射され、高速オシロスコープ５０には、図１３（ａ）に示すように、入射電圧ステップＥｉのみが表示される。一方、伝送路５４の特性インピーダンスに不連続箇所が存在する場合には、その不連続箇所で入射電圧ステップの一部が反射される。この場合、高速オシロスコープ５０には、図１３（ｂ）に示すように、反射波Ｅｒが入射電圧ステップＥｉに代数的に追加されて表示される。この結果より、特性インピーダンスの不連続箇所の位置と特性インピーダンスの値を求めることができる。すなわち、反射波Ｅｒが測定されるまでの時間Ｔにより特性インピーダンスの不連続箇所の位置を求めることができると共に、反射波Ｅｒの値により不連続箇所での特性インピーダンスを求めることができる。
【００７１】
コモンモードフィルタとしては、ＡＣＭ２０１２Ｄ−９００（ＴＤＫ株式会社製）を用いた。ＡＣＭ２０１２Ｄ−９００の特性インピーダンスは、１００Ωである。ＡＣＭ２０１２Ｄ−９００のカットオフ周波数は、３．５ＧＨｚである。第１及び第２のバリスタには、ＡＶＲ１６１Ａ１Ｒ１（ＴＤＫ株式会社製）を用いた。ＡＶＲ１６１Ａ１Ｒ１の静電容量は、１．１ｐＦである。第３〜第６のインダクタには、ＭＬＫ１００５シリーズ（ＴＤＫ株式会社製）を用いた。
【００７２】
測定結果を図１４〜図１６に示す。
【００７３】
図１４を参照する。特性Ｉ１は、信号伝送回路５８が、第１及び第２のバリスタを備え、コモンモードフィルタ及び第３〜第６のインダクタを備えていない場合の測定結果である。特性Ｉ１から分かるように、第１及び第２のバリスタの影響を受けて特性インピーダンスが低下し、インピーダンス不整合が生じている。
【００７４】
特性Ｉ２は、信号伝送回路５８が、第１及び第２のバリスタとコモンモードフィルタとを備え、第３〜第６のインダクタを備えていない場合の測定結果である。信号伝送回路５８を構成するにあたり、コモンモードフィルタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第１及び第２のバリスタの入力端子との間の時間的な長さを２３ｐｓに設定した。
【００７５】
特性Ｉ２から分かるように、信号伝送回路５８の特性インピーダンスが１００Ω±１５％の範囲内にあるものの、依然として第１及び第２のバリスタの影響を受けて特性インピーダンスが低下している。
【００７６】
特性Ｉ３〜Ｉ５は、信号伝送回路５８が第１及び第２のバリスタとコモンモードフィルタと第３及び第４のインダクタとを備える場合、すなわち信号伝送回路５８が上述した第１実施形態に係る信号伝送回路ＳＣ１と同じ構成である場合の測定結果である。特性Ｉ３は、第３及び第４のインダクタのインダクタンス値を１．０ｎＨとした場合の測定結果である。特性Ｉ４は、第３及び第４のインダクタのインダクタンス値を１．５ｎＨとした場合の測定結果である。特性Ｉ５は、第３及び第４のインダクタのインダクタンス値を２．２ｎＨとした場合の測定結果である。信号伝送回路５８を構成するにあたり、コモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との間の時間的な長さを２０ｐｓに設定した。同じく、第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、すなわち第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との間の時間的な長さを０ｐｓに設定した。
【００７７】
特性Ｉ３〜Ｉ５から分かるように、第１及び第２のバリスタの影響による特性インピーダンスの低下が抑制されている。
【００７８】
特性Ｉ５から分かるように、第３及び第４のインダクタのインダクタンス値を２．２ｎＨとした場合、第１及び第２のバリスタの位置にて特性インピーダンスが低下しているものの、他の箇所にて特性インピーダンスが高くなってしまう。このように特性インピーダンスが高くなる箇所が生じるのは、第３及び第４のインダクタのインダクタンス値に起因するものと考えられる。したがって、第３及び第４のインダクタのインダクタンス値は１〜２ｎＨであることが好ましい。
【００７９】
次に、図１５を参照する。特性Ｉ６及び特性Ｉ７は、信号伝送回路５８が第１及び第２のバリスタとコモンモードフィルタと第３〜第６のインダクタとを備える場合、すなわち信号伝送回路５８が上述した第２実施形態に係る信号伝送回路ＳＣ２と同じ構成である場合の測定結果である。特性Ｉ６は、第３〜第６のインダクタのインダクタンス値を１．０ｎＨとした場合の測定結果である。特性Ｉ７は、第３及び第４のインダクタのインダクタンス値を１．０ｎＨとし、第５及び第６のインダクタをバイパスさせた場合の測定結果である。信号伝送回路５８を構成するにあたり、コモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との間の時間的な長さを０ｐｓに設定した。同じく、第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、すなわち第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との間の時間的な長さを０ｐｓに設定した。同じく、第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との伝送線路上での間隔、すなわち第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との間の時間的な長さを０ｐｓに設定した。
【００８０】
特性Ｉ６から分かるように、第１及び第２のバリスタの影響による特性インピーダンスの低下がより一層抑制されている。
【００８１】
次に、図１６を参照する。特性Ｉ８〜Ｉ１０は、信号伝送回路５８が第１及び第２のバリスタとコモンモードフィルタと第３〜第６のインダクタとを備える場合、すなわち信号伝送回路５８が上述した第２実施形態に係る信号伝送回路ＳＣ２と同じ構成である場合の測定結果である。特性Ｉ８は、第３及び第４のインダクタのインダクタンス値を１．５ｎＨとし、第５及び第６のインダクタのインダクタンス値を１．０ｎＨとした場合の測定結果である。た場合の測定結果である。特性Ｉ９は、第３〜第６のインダクタのインダクタンス値を１．５ｎＨとした場合の測定結果である。特性Ｉ１０は、第３及び第４のインダクタのインダクタンス値を１．５ｎＨとし、第５及び第６のインダクタをバイパスさせた場合の測定結果である。信号伝送回路５８を構成するにあたり、コモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との間の時間的な長さを０ｐｓに設定した。同じく、第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、すなわち第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との間の時間的な長さを０ｐｓに設定した。同じく、第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との伝送線路上での間隔、すなわち第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との間の時間的な長さを０ｐｓに設定した。
【００８２】
特性Ｉ８及びＩ９から分かるように、第１及び第２のバリスタの影響による特性インピーダンスの低下がより一層抑制されている。
【００８３】
以上のことから、第１及び第２実施形態による信号伝送回路の有用性が確認された。
【００８４】
上述した測定結果から分かるように、第３〜第６のインダクタのインダクタンス値は、１０ｎＨより小さいことが好ましく、１〜２ｎＨであることがより好ましい。これは、上述したように、第３〜第６のインダクタのインダクタンス値に起因して特性インピーダンスが高くなる箇所が生じてしまい、インピーダンス整合が不十分となるためである。
【００８５】
コモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との伝送線路上での間隔、第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、及び、第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との伝送線路上での間隔は、短いほど好ましい。これは、各端子間の伝送線路（例えば、基板の導体パターン）がインダクタンス成分及び容量成分を有することとなり、これらのインダクタンス成分及び容量成分がインピーダンス整合を妨げる要因となるためである。
【００８６】
なお、コモンモードフィルタをノイズフィルタとして用いる場合、信号線間にコンデンサを接続する場合がある（例えば、特許文献２参照）。しかしながら、信号伝送回路の第１及び第２実施形態において信号線間にコンデンサを接続した場合、不要な容量成分が生じることとなり、インピーダンス整合が図れなくなってしまう。したがって、信号伝送回路の第１及び第２実施形態においては、信号線間を接続するコンデンサを備えていない。
【００８７】
以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしもこれらの実施形態に限定されるものではない。例えば、信号伝送回路ＳＣ１，ＳＣ２は、上述した位置に限らず、ＤＶＤプレーヤー２からの出力後、デジタルテレビ１の最初の回路の前に入っていればよい。ＤＶＤプレーヤー２は、パーソナルコンピュータや、セットトップボックス等の他のソース機器でもよい。ＨＤＭＩケーブル３は、ＤＶＩ、ＵＳＢ、ＩＥＥＥ等の規格に対応するケーブルでもよい。デジタルテレビ１は、ＬＣＤモニタやプロジェクタ等の他のシンク機器でもよい。
【００８８】
信号伝送回路の第１及び第２実施形態においては第１及び第２の容量性素子としてバリスタを用いたが、第１及び第２の容量性素子としてツェナーダイオード等の容量性素子を用いてもよい。
【００８９】
コモンモードフィルタ１０としては、互いに絶縁された２本の導線をフェライトコアに複数回巻きつけた巻線型コモンモードフィルタの他に、積層型コモンモードフィルタや、薄膜形成技術を用いて導体パターンを形成した積層型コモンモードフィルタ等を用いてもよい。
【００９０】
尚、第１及び第２実施形態として説明したインダクタンス素子２０，６０の適用範囲は、上述した信号伝送回路ＳＣ１，ＳＣ２に限定されるものではなく、他の用途にも使用することができる。
【図面の簡単な説明】
【００９１】
【図１】第１実施形態に係る信号伝送回路を示す模式図である。
【図２】第１実施形態に係る信号伝送回路を示す回路図である。
【図３】コモンモードフィルタの動作を説明する模式図である。
【図４】第１実施形態によるインダクタンス素子２０の構造を示す略斜視図である。
【図５】インダクタンス素子２０を実装する基板上の配線パターンを説明するための図である。
【図６】第１実施形態に係る信号伝送回路の変形例を示す模式図である。
【図７】第１実施形態に係る信号伝送回路の変形例を示す模式図である。
【図８】第１実施形態に係る信号伝送回路の変形例を示す模式図である。
【図９】第２実施形態によるインダクタンス素子６０の構造を示す略斜視図である。
【図１０】インダクタンス素子６０を実装する基板上の配線パターンを説明するための図である。
【図１１】第２実施形態に係る信号伝送回路を示す回路図である。
【図１２】ＴＤＲ法による測定環境を説明するための図である。
【図１３】ＴＤＲ法による測定方法を説明するための図である。
【図１４】ＴＤＲ法による測定結果を示す線図である。
【図１５】ＴＤＲ法による測定結果を示す線図である。
【図１６】ＴＤＲ法による測定結果を示す線図である。
【符号の説明】
【００９２】
１…デジタルテレビ、２…ＤＶＤプレーヤー、３…ＨＤＭＩケーブル、５，６…接続端子部、１０…コモンモードフィルタ、１１…第１のインダクタ、１２…第２のインダクタ、２１…第３のインダクタ、２２…第４のインダクタ、３１…第１のバリスタ、３２…第２のバリスタ、４１…第５のインダクタ、４２…第６のインダクタ、ＳＣ１，ＳＣ２…信号伝送回路、２０，６０…インダクタンス素子、９１〜９４…信号線、１１０…ドラム型コア、１２１…第１のコイル、１２１ａ…第１のコイルの一端、１２１ｂ…第１のコイルの他端、１２２…第２のコイル、１２２ａ…第２のコイルの一端、１２２ｂ…第２のコイルの他端、１３０…巻芯部、１３０ａ…巻芯部の軸方向における中心部、１３１…巻芯部の第１の領域、１３２…巻芯部の第２の領域、１４１…第１の鍔部、１４２…第２の鍔部、１５１…第１の端子電極、１５２…第２の端子電極、１５３…第３の端子電極、１５４…第４の端子電極、１９０…基板
【特許請求の範囲】
【請求項１】
巻芯部と前記巻芯部の両端に設けられた第１及び第２の鍔部とを有するドラム型コアと、
前記第１の鍔部に一方向に沿ってこの順に形成された第１及び第２の端子電極と、
前記第２の鍔部に前記一方向と同じ方向に沿ってこの順に形成された第３及び第４の端子電極と、
前記巻芯部に一端から他端に向かって所定の方向に巻回され、前記一端が前記第１の端子電極に接続され、前記他端が前記第２の端子電極及び前記第４の端子電極の一方に接続された第１のコイルと、
前記巻芯部に一端から他端に向かって前記所定の方向とは異なる方向に巻回され、前記一端が前記第３の端子電極に接続され、前記他端が前記第２の端子電極及び前記第４の端子電極の他方に接続された第２のコイルとを備えることを特徴とするインダクタンス素子。
【請求項２】
前記第１のコイルは前記巻芯部の第１の領域に巻回され、前記第２のコイルは前記巻芯部の前記第１の領域とは異なる第２の領域に巻回されていることを特徴とする請求項１に記載のインダクタンス素子。
【請求項３】
前記第１のコイルと前記第２のコイルは、互いに沿って平行に巻回されていることを特徴とする請求項１に記載のインダクタンス素子。
【請求項４】
互いに磁気結合される第１及び第２のインダクタと、
前記第１のインダクタの後段に位置し、当該第１のインダクタに電気的に並列接続される第１の容量性素子と、
前記第２のインダクタの後段に位置し、当該第２のインダクタに電気的に並列接続される第２の容量性素子と、
前記第１及び第２のインダクタと前記第１及び第２の容量性素子との間に接続された請求項１乃至３のいずれか一項に記載のインダクタンス素子とを備え、
前記インダクダンス素子の前記第１及び第３の端子電極がそれぞれ前記第１及び第２のインダクタに接続され、前記インダクダンス素子の前記第２及び第４の端子電極がそれぞれ前記第１及び第２の容量性素子に接続されていることを特徴とする信号伝送回路。
【請求項１】
巻芯部と前記巻芯部の両端に設けられた第１及び第２の鍔部とを有するドラム型コアと、
前記第１の鍔部に一方向に沿ってこの順に形成された第１及び第２の端子電極と、
前記第２の鍔部に前記一方向と同じ方向に沿ってこの順に形成された第３及び第４の端子電極と、
前記巻芯部に一端から他端に向かって所定の方向に巻回され、前記一端が前記第１の端子電極に接続され、前記他端が前記第２の端子電極及び前記第４の端子電極の一方に接続された第１のコイルと、
前記巻芯部に一端から他端に向かって前記所定の方向とは異なる方向に巻回され、前記一端が前記第３の端子電極に接続され、前記他端が前記第２の端子電極及び前記第４の端子電極の他方に接続された第２のコイルとを備えることを特徴とするインダクタンス素子。
【請求項２】
前記第１のコイルは前記巻芯部の第１の領域に巻回され、前記第２のコイルは前記巻芯部の前記第１の領域とは異なる第２の領域に巻回されていることを特徴とする請求項１に記載のインダクタンス素子。
【請求項３】
前記第１のコイルと前記第２のコイルは、互いに沿って平行に巻回されていることを特徴とする請求項１に記載のインダクタンス素子。
【請求項４】
互いに磁気結合される第１及び第２のインダクタと、
前記第１のインダクタの後段に位置し、当該第１のインダクタに電気的に並列接続される第１の容量性素子と、
前記第２のインダクタの後段に位置し、当該第２のインダクタに電気的に並列接続される第２の容量性素子と、
前記第１及び第２のインダクタと前記第１及び第２の容量性素子との間に接続された請求項１乃至３のいずれか一項に記載のインダクタンス素子とを備え、
前記インダクダンス素子の前記第１及び第３の端子電極がそれぞれ前記第１及び第２のインダクタに接続され、前記インダクダンス素子の前記第２及び第４の端子電極がそれぞれ前記第１及び第２の容量性素子に接続されていることを特徴とする信号伝送回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
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【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２００７−３６１６０（Ｐ２００７−３６１６０Ａ）
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願番号】特願２００５−２２１６０９（Ｐ２００５−２２１６０９）
【出願日】平成１７年７月２９日（２００５．７．２９）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願日】平成１７年７月２９日（２００５．７．２９）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
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