ガンマ回路及びそれを用いた表示用駆動回路
【課題】ガンマ回路３１のプッシュプルアンプにおける貫通電流を抑止する。
【解決手段】ガンマ回路３１において、プッシュプルアンプ１０に代えて、互いに隣接した基準電位を入力し、入力した基準電位と同一の電位の出力電圧を出力するＮトップ型レギュレータ４０−４〜４０−１と、Ｐトップ型レギュレータ５０−３〜５０−０とを設けた。その結果、階調電位の出力端子ＶＨ０〜ＶＨ６３及びＶＬ０〜ＶＬ６３に接続される負荷が“Ｌ”になっても“Ｈ”になっても互いに隣接するＮトップ型レギュレータ４０とＰトップ型レギュレータ５０とは、相補的に動作してプッシュプルアンプ１０と同等に動作することができる。更に、プッシュプルアンプ１０で発生した貫通電流がほとんど発生しなくなりためガンマ回路３１の消費電流を大幅に削減することができる。
【解決手段】ガンマ回路３１において、プッシュプルアンプ１０に代えて、互いに隣接した基準電位を入力し、入力した基準電位と同一の電位の出力電圧を出力するＮトップ型レギュレータ４０−４〜４０−１と、Ｐトップ型レギュレータ５０−３〜５０−０とを設けた。その結果、階調電位の出力端子ＶＨ０〜ＶＨ６３及びＶＬ０〜ＶＬ６３に接続される負荷が“Ｌ”になっても“Ｈ”になっても互いに隣接するＮトップ型レギュレータ４０とＰトップ型レギュレータ５０とは、相補的に動作してプッシュプルアンプ１０と同等に動作することができる。更に、プッシュプルアンプ１０で発生した貫通電流がほとんど発生しなくなりためガンマ回路３１の消費電流を大幅に削減することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイ等の表示装置において、画像等を表示するための階調電位を補正する低消費電流のガンマ回路とそれを用いた表示用駆動回路に関するものである。
【背景技術】
【０００２】
図７は、従来の表示用駆動回路に用いられるガンマ回路を示す構成図である。
このガンマ回路は、正極性の回路部と、これとほぼ同様の構成の、図示しない負極性の回路部とを有している。図７に示すように、ガンマ回路の正極性の回路部は、複数の正極性基準電位ＶＨＩ６３，ＶＨＩ５５，・・・・，ＶＨＩ０を有する入力端子ＶＨＩ６３，ＶＨＩ５５，・・・・，ＶＨＩ０を備えている。正極性基準電位は、入力端子ＶＨＩ６３の電位が最も高く、以下、ＶＨＩ５５，ＶＨＩ３１，ＶＨＩ７，ＶＨＩ０の順で低くなる。
【０００３】
各入力端子ＶＨＩ６３〜ＶＨＩ０には、複数のプッシュプルアンプ１０−４，１０−３，・・・・，１０−０がそれぞれ接続されている。プッシュプルアンプ１０−４とプッシュプルアンプ１０−０との間には、複数の抵抗素子２０−６３，２０−６２，・・・・２０−１が直列に接続された抵抗ラダー２０が配置されている。
【０００４】
各抵抗素子２０−６３〜２０−１の間には、プッシュプルアンプ１０−４の出力電圧を順次降下させた電位を出力するため、複数の出力端子ＶＨ６３，ＶＨ６２，・・・・ＶＨ０が接続されている。複数の出力端子ＶＨ６３〜ＶＨ０には、表示素子の階調を示すデジタル信号である表示データを複数のアナログ電圧に変換するためのデジタル／アナログコンバータ（以下「ＤＡＣ」という。）２５が接続されている。
【０００５】
ガンマ回路の負極性の回路部は、図７の複数の入力端子ＶＨＩ６３，ＶＨＩ６２，・・・・，ＶＨＩ０と複数の出力端子ＶＨ６３，ＶＨ６２・・・・，ＶＨ０に代えて、複数の入力端子ＶＬＩ６３，ＶＬＩ６２，・・・・・ＶＬＩ０と複数の出力端子ＶＬ６３，ＶＬ６２，・・・・ＶＬ０が設けられた構成である。負極性基準電位は、入力端子ＶＬＩ６３の電位が最も高く、以下、ＶＬＩ５５，ＶＬＩ３１，ＶＬＩ７，ＶＬＩ０の順で低くなる。
【０００６】
このような構成のカンマ回路では、次のような動作を行う。入力端子ＶＨＩ６３に入力された正極性基準電位は、プッシュプルアンプ１０−４により電位はそのままで、電流供給能力を強化されて正極性階調電位として出力される。同様に、入力端子ＶＨＩ５５に入力された正極性基準電位は、プッシュプルアンプ１０−３に、ＶＨＩ３１は１０−２に、ＶＨＩ７は１０−１に、ＶＨＩ０は１０−０にそれぞれ入力され、電位はそのままで、電流供給能力を強化されて正極性階調電位として出力される。負極性の回路部においても同様の動作が行われる。このようして正極性の回路部及び負極性の回路部により、画像等の表示が行われる。
【０００７】
図８は、図７中のプッシュプルアンプ１０−２を示す構成図である。
このプッシュプルアンプ１０−２は、入力端子ＶＨＩ３１である入力端子ＩＮと、出力端子ＶＨ３１である出力端子ＯＵＴとを有している。入力端子ＩＮ及び出力端子ＯＵＴには、オペアンプ１１が接続されこの出力側にはＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１２のゲートと、ＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１３のゲートとが接続されている。
【０００８】
電源端子ノードＶＤＤ、ＰＭＯＳ１２、出力端子ＯＵＴ、ＮＭＯＳ１３、及び接地ノードＧＮＤは、直列に接続されている。
【０００９】
ここで、ある液晶素子の階調が切り替わったことにより、今まで、ＶＬ５９が選択されていた状態からＶＨ９が選択された場合を仮定する。今まで、ＶＬ５９が選択されていた状態からＶＬ５９よりハイレベルのＶＨ９が選択されるので、出力端子ＶＨ９の負荷が“Ｌ”となり、抵抗ラダー２０の分圧によりプッシュプルアンプ１０−２の出力端子ＯＵＴの電位も“Ｌ”となる。この“Ｌ”が帰還されてオペアンプ１１の非反転入力端子に入力されるので、オペアンプ１１は、“Ｌ”を出力する。その結果、ＰＭＯＳ１２はオン、ＮＭＯＳ１３はオフとなってプッシュプルアンプ１０−２は、電流Ｉ１を吐き出す動作を行う。
【００１０】
次に、ＶＨ９が選択されていた状態からＶＬ１５が選択された場合を仮定する。ＶＨ９＞ＶＬ１５であるから、出力端子ＶＬ１５には、ハイレベル（以下「“Ｈ”」という。）の負荷が接続されたことになり、プッシュプルアンプ１０−１は、電流Ｉ２を引き込み、当該の負荷をディスチャージしてＶＬ１５まで引き下げる動作を行う。
【００１１】
このようなガンマ回路及び表示用駆動回路に関する技術としては、例えば、下記の特許文献がある。特許文献１には、Ｐトップ型の演算増幅器とＮトップ型の演算増幅器を用いた表示用駆動回路の技術が記載されている。又、特許文献２には、抵抗ラダーを用いた表示用駆動回路の技術が記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平５−２２４６２１号公報
【００１３】
【特許文献２】特開２００１−１００７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来のプッシュプルアンプ１０（＝１０−４〜１０−０）を用いたガンマ回路では、プッシュプルアンプ１０内のＰＭＯＳ１２及びＮＭＯＳ１３が同時にオンとなるタイミングがあるため、これらを介して電源ノードＶＤＤから接地ノードＧＮＤへ貫通電流Ｉ０が流れるという課題があった。そこで、プッシュプルアンプ１０の代わりに消費電流の少ないＰトップ型のレギュレータ、又はＮトップ型のレギュレータで置き換えることが考えられるが、引き込み又は吐き出しの動作の片方しか動作できないため表示異常を起こすという課題があった。
【課題を解決するための手段】
【００１５】
本発明のガンマ回路は、複数の異なる電位を有する基準電圧における隣接した第１及び第２の電位のうち、前記第１の電位を入力し、前記第１の電位に基づき、第１の出力電圧における第１の極性側の変動を抑制して前記第１の出力電圧を一定電圧に保持する複数の第１のレギュレータと、前記第２の電位を入力し、前記第２の電位に基づき、第２の出力電圧における前記第１の極性側とは相反する第２の極性側の変動を抑制して前記第２の出力電圧を一定電圧に保持する複数の第２のレギュレータと、複数の前記第１の出力電圧及び複数の前記第２の出力電圧を分圧して階調レベルを有する複数のアナログ電圧を出力する分圧回路とを有することを特徴とする。
【発明の効果】
【００１６】
本発明のガンマ回路及びそれを用いた表示用駆動回路によれば、複数の異なる電位を有する基準電圧を入力し、プッシュプルアンプ及び分圧回路により、階調レベルを有する複数の電圧を出力するガンマ回路において、プッシュプルアンプの代わりに第１のレギュレータと第２のレギュレータを用い、互いに隣接する基準電位をそれぞれに入力するように構成している。
【００１７】
そのため、アナログ電圧に第１の極性側の変動があっても、第２の極性側の変動があっても、互いに隣接する第１及び第２のレギュレータが相補的に動作してその変動を抑制するのでプッシュプルアンプと同様の動作を行うことができる。本発明では、プッシュプルアンプを使用しないので、貫通電流がほとんど発生しなくなり、このためガンマ回路及びそれを用いた表示用駆動回路の消費電流を大幅に削減することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の実施例１におけるガンマ回路３１を示す構成図である。
【図２】図２は、本発明の実施例１における表示用駆動回路の全体を示す構成図である。
【図３】図３は、図１中のＮトップ型レギュレータ４０を示す構成図である。
【図４】図４は、図１中のＰトップ型レギュレータ５０を示す構成図である。
【図５】図５は、図２の表示用駆動回路の動作を示す波形図である。
【図６】図６は、本発明の実施例１におけるガンマ回路３１Ｂを示す構成図である。
【図７】図７は、図７は、従来の表示用駆動回路に用いられるガンマ回路を示す構成図である。
【図８】図８は、図７中のプッシュプルアンプ１０−２を示す構成図である。
【発明を実施するための形態】
【００１９】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００２０】
（実施例１の表示用駆動回路の構成）
図２は、本発明の実施例１における表示用駆動回路の全体を示す構成図である。
【００２１】
この表示用駆動回路は、一つの集積回路として構成されており、この集積回路を複数個用いることにより、表示パネルに１ライン分の表示データ信号を出力する構成になっている。
【００２２】
本表示用駆動回路は、赤、緑、青の３色を１セットとした表示データＸ０Ｐ，Ｘ０Ｎ，Ｙ０Ｐ，Ｙ０Ｎ，Ｚ０Ｐ，Ｚ０Ｎ，・・・・を入力する差動入力インターフェース部３２を有している。差動入力インナターフェース部３２の出力側には、差動入力インターフェース部３２からの信号を一時取り込む、データラッチ部３３が接続されている。
【００２３】
バッファ３４は、一対の信号ＣＫＰとＣＫＮを入力し、クロック信号をデータラッチ部３３及びシフトレジスタ回路３５に供給する機能を有している。シフトレジスタ回路３５には、シフト動作の開始又は完了の信号であるＳＰＯＩ及びＳＰＩＯが入出力される構成になっており、出力側には表示データを取り込む表示データラッチ部３６が接続されている。
【００２４】
表示データラッチ部３６は、出力指示信号ＬＳが入力される構成になっており、その出力側には、デジタル／アナログコンバータ（例えば、ＤＡＣ（＝Ｄ／Ａコンバータ））３７が接続されている。ＤＡＣ３７は、又、階調レベルを有する複数のアナログ電圧（例えば、階調電位）ＶＨ６３〜ＶＨ０及び階調電位ＶＬ６３〜ＶＨ０を出力するガンマ回路３１が接続されている。ＤＡＣ３７の出力側には、図示しない表示素子（例えば、液晶表示素子）を駆動する出力バッファ３８が接続されている。
【００２５】
出力バファ３８の出力側には、液晶表示素子を駆動するための図示しないＹ電極線が接続されている。以下、図を用いないで液晶パネル等の構成について説明する。Ｙ電極線は、液晶パネルにおいて、複数のＸ電極線とマトリックス状に直交配置され、その交差箇所に液晶セルが配置されて構成されている。
【００２６】
この液晶セルは、薄膜トランジスタ（以下「ＴＦＴ」という。）等のアクティブ素子及び表示素子（例えば、液晶表示素子）等で形成されており、液晶表示素子は容量として動作する。
【００２７】
Ｘ電極線は、走査信号線とも呼ばれ、走査信号を出力する走査信号回路の出力端子に接続されている。Ｙ電極線はデータ信号線とも呼ばれ、各液晶表示素子に対する表示データ信号を出力する表示用駆動回路の出力バッファ３８に接続されている。
【００２８】
（実施例１のガンマ回路３１の構成）
図１は、本発明の実施例１におけるガンマ回路３１を示す構成図である。
【００２９】
このガンマ回路３１は、正極性の回路部と、これとほぼ同様の構成の、図示しない負極性の回路部とを有している。図１に示すように、ガンマ回路３１の正極性の回路部は、複数の異なる電位を有する基準電位（例えば、正極性基準電位）ＶＨＩ６３，ＶＨＩ５５，・・・・，ＶＨＩ０を有する入力端子ＶＨＩ６３，ＶＨＩ５５，・・・・，ＶＨＩ０を備えている。正極性基準電位は、入力端子ＶＨＩ６３の電位が最も高く、以下、ＶＨＩ５５，ＶＨＩ３１，ＶＨＩ７，ＶＨＩ０の順で低くなる。
【００３０】
各入力端子ＶＨＩ６３〜ＶＨＩ０には、複数の第１のレギュレータ（例えば、Ｎトップ型レギュレータ）４０（＝４０−４，４０−３，・・・・，４０−１）及び第２のレギュレータ（例えば、Ｐトップ型レギュレータ）５０（＝５０−３，５０−２，・・・・５０−０）がそれぞれ接続されている。Ｎトップ型レギュレータ４０−４とＰトップ型レギュレータ５０−０との間には、複数の抵抗素子６０−６３，６０−６２，・・・・６０−１が直列に接続された分圧回路（例えば、抵抗ラダー）６０が設置されている。
【００３１】
各抵抗素子６０−６３〜６０−１の間には、Ｎトップ型レギュレータ４０−４の出力電圧を順次降下させた電位を出力するため、複数の出力端子ＶＨ６３，ＶＨ６２，・・・・ＶＨ０が接続されている。複数の出力端子ＶＨ６３〜ＶＨ０には、表示素子の階調を示すデジタル信号である表示データを複数のアナログ電圧に変換するためのＤＡＣ３７が接続されている。
【００３２】
ガンマ回路３１の負極性の回路部は、図１の複数の入力端子ＶＨＩ６３，ＶＨＩ６２，・・・・，ＶＨＩ０と複数の出力端子ＶＨ６３，ＶＨ６２・・・・，ＶＨ０に代えて、複数の入力端子ＶＬＩ６３，ＶＬＩ６２，・・・・・ＶＬＩ０と複数の出力端子ＶＬ６３，ＶＬ６２，・・・・ＶＬ０が設けられた構成である。負極性基準電位は、入力端子ＶＬＩ６３の電位が最も高く、以下、ＶＬＩ５５，ＶＬＩ３１，ＶＬＩ７，ＶＬＩ０の順で低くなる。
【００３３】
図３は、図１中のＮトップ型レギュレータ４０を示す構成図である。
Ｎトップレギュレータ４０は、第１の電位である基準電圧を入力する反転入力端子ＩＮ及び出力端子ＯＵＴの出力電圧を帰還させて入力する非反転入力端子を有する演算増幅器（例えば、オペアンプ）４１と、第１の電源ノードＶＤＤと出力端子ＯＵＴに接続されオペアンプ４１の出力をゲートに入力する第１のトランジスタ（例えば、ＰＭＯＳ）４３と、出力端子ＯＵＴと第２の電源ノード（例えば、接地ノード）ＧＮＤとの間に接続された定電流源４２とを有している。
【００３４】
図４は、図１中のＰトップ型レギュレータ５０を示す構成図である。
Ｐトップ型レギュレータ５０は、第２の電位である基準電圧を入力する反転入力端子ＩＮ及び出力端子ＯＵＴの電圧を帰還させて入力する非反転入力端子を有する演算増幅器（例えば、オペアンプ）５１と、出力端子ＯＵＴと接地ノードＧＮＤとの間に接続されオペアンプ５１の出力をゲートに入力する第２のトランジスタ（例えば、ＮＭＯＳ）５３と、電源ノードＶＤＤと出力端子ＯＵＴとに接続された定電流源５２とを有している。
【００３５】
（実施例１の表示用駆動回路の概略の動作）
図２において、本表示用駆動回路では、赤、緑、青の３色を１セットとした表示データが差動入力インターフェース部３２に入力される。表示データは、Ｘ０Ｐ、Ｘ０Ｎ、Ｙ０Ｐ、Ｙ０Ｎ・・・のようにＰ及びＮの１対で相補的に入力され、Ｘ、Ｙ、Ｚは色の違いを表している。差動入力インターフェース部３２は、入力した信号を電源の振幅による信号に変換してデータラッチ部３３へ出力する。データラッチ部３３は、差動入力インターフェース部３２からの信号を一時取り込み、バッファ３４からのクロック信号により６ビット（６４階調）×３色の表示データを出力する。
【００３６】
シフトレジスタ回路３５は、ＳＰＯＩ信号によって動作を開始し、バッファ３４からのクロックによりシフト動作を行い、一連のシフト動作を完了するとＳＰＩＯ信号を図示しない別の集積回路に出力する。シフトレジスタ回路３５と表示データラッチ部３６とは、１６０×３色＝４８０本の信号線で接続されている。
【００３７】
シフトレジスタ回路３５から表示データラッチ部３６には、クロック信号ＣＫの入力のタイミングで制御信号が出力される。この制御信号に基づいて、表示データラッチ部３６は、データラッチ部３３からの６ビット×３色の表示データを表示データラッチ部３６の所定の場所に取り込む。
【００３８】
表示データラッチ部３６は、出力指示信号ＬＳにより１６０×３色＝４８０本の６ビットの表示データをＤＡＣ３７に出力する。
【００３９】
ガンマ回路３１には、正極性基準電位ＶＨ０〜ＶＨ６３と負極性基準電位ＶＬ０〜ＶＬ６３とを有する基準電圧が印加されている。ガンマ回路３１ではこれらの基準電圧を分圧して、階調レベルを有する複数の電圧を階調電位として出力する。
【００４０】
ＤＡＣ３７では、表示データラッチ部３６から入力された６ビットの表示データの値により対応する階調電位を選択し、アナログの表示データ信号として、正極性／負極性反転信号ＲＥＶのタイミングにより、出力バッファ３８に出力する。
【００４１】
出力バッファ３８では、入力した表示データ信号を駆動し、走査信号により活性化されているラインの液晶表示素子に与える。
【００４２】
液晶表示素子に表示を行う場合、走査信号回路は、Ｘ電極線に対応した走査信号を順次活性化しＸ電極線を走査する。各Ｘ電極線に接続されたＴＦＴは、活性化した走査信号が与えられた期間にオン状態になる。この走査に同期して、表示用駆動回路から表示データごとの階調レベルを有する電圧を表示データ信号として与えることにより、その表示データ信号がオン状態のＴＦＴを介して１ライン分の液晶表示素子に書き込まれ、共通電極との電位差により各液晶素子がライン表示される。表示データ信号は、階調レベルに応じた電位を有しており、表示データ信号の電位に対応して各液晶素子の光透過率が可変に制御される。
【００４３】
液晶は、電気化学的特性により、一定方向の電界を長時間印加し続けていると劣化するので、ＬＣＤでは、一定の周期で共通電極の電位に対して液晶表示素子を交流駆動する必要がある。
【００４４】
（実施例１の表示用駆動回路の詳細動作の説明）
図５は、図２の表示用駆動回路の動作を示す波形図である。
【００４５】
図５を用いてガンマ回路３１及び表示用駆動回路の動作を説明する。図５において、表示データラッチ部３６の出力、データ：３ｂ、データ：０９及びデータ：０ｆとは、６ビットの表示データの値を示す１６進数である。例えば、１６進数の２ｂは、１０進数の５９であり、以下同様に０９は９、０ｆは１５である。図５のＤＡＣ３７出力のＶＬ５９，ＶＨ９，Ｌ１５の波形は、ＤＡＣ３７から出力される階調電位の波形を示し、出力バッファのＶＬ５９，ＶＨ９，ＶＬ１５の波形は、出力バッファ３８から液晶表示素子に出力される表示データ信号の波形である。
【００４６】
ここで、ある液晶素子に対応する、表示データ“３ｂ”がＤＡＣ３７に入力されたとすると、ＤＡＣ３７では、表示データ“３ｂ”に対応する階調電位ＶＬ５９が選択され、出力バッファ３８を介して同電位の表示データ信号が出力される。次に、当該の液晶素子に対する表示データが“３ｂ”から“０９”に遷移したとすると、ＤＡＣ３７では、表示データ“０９”に対応する階調電位ＶＨ９が選択され、出力バッファ３８を介して同電位表示データ信号が出力される。表示データ“０ｆ”についても同様である。
【００４７】
次に、ガンマ回路３１側から見た動作を図１、図３及び図４を用いて説明する。例えば、ある液晶素子に対応する表示データが“３ｂ”から“０９”に遷移したとすると、ＤＡＣ３７では、表示データ“０９”に対応する階調電位ＶＨ９が選択され、出力バッファ３８を介して同電位の表示データ信号が出力される。
【００４８】
ＶＬ５９＜ＶＨ９であるから、出力端子ＶＨ９には、“Ｌ”の負荷が接続されたことになり、出力端子ＶＨ９には、第１の極性側（例えば、負極性）の変動が起こる。その結果、抵抗ラダー６０の分圧によりＮトップ型レギュレータ４０−２の出力端子ＯＵＴの電位が“Ｌ”となり、Ｎトップレギュレータ４０−２は、当該の負荷をチャージしてＶＨ９端子の電位をＶＨ９まで引き上げる動作を行う。
【００４９】
図３を用いて更に詳細に説明する。ある液晶素子に対応する表示データが“３ｂ”から“０９”に遷移したとすると、今まで、電位ＶＬ５９が選択されていた状態から電位ＶＨ９が選択されるので、出力端子ＶＨ９の負荷が“Ｌ”となり、Ｎトップ型レギュレータ４０−２の出力端子ＯＵＴの電位も“Ｌ”となる。この“Ｌ”が帰還されてオペアンプ４１の非反転入力端子に入力されるので、オペアンプ４１は“Ｌ”を出力する。その結果、ＰＭＯＳ４３はオンとなって、電流Ｉ１が吐き出され、負荷をチャージしてＶＨ９端子の電位をＶＨ９まで引き上げる。
【００５０】
次に、当該の液晶素子に対する表示データが“０９”から“０ｆ”に遷移したとすると、ＤＡＣ３７では、表示データ“０ｆ”に対応する階調電位ＶＬ１５が選択され、出力バッファ３８を介して同電位の表示信号が出力される。ＶＬ１５＜ＶＨ９であるから、出力端子ＶＬ１５には、“Ｈ”の負荷が接続されたことになり、第２の極性側（例えば、正極性）の変動が起こる。
【００５１】
その結果、図示しないが図４に示すＰトップ型レギュレータ５０と同一の構成であるＰトップ型レギュレータ５０Ａ−１の出力端子ＯＵＴの電位が“Ｈ”となり、当該の負荷をディスチャージしてＶＬ１５端子の電位をＶＬ１５まで引き下げる動作を行う。つまり、負荷が“Ｈ”となるので、Ｐトップレギュレータ５０Ａの出力端子ＯＵＴの電位も“Ｈ”となり、図示しない、ＮＭＯＳＡ１２はオンとなって、電流Ｉ２が引き込まれる。
【００５２】
（実施例１の効果）
本実施例１によれば、ガンマ回路３１において、プッシュプルアンプ１０に代えて、互いに隣接した基準電位を入力し、入力した基準電位と同一の電位の出力電圧を出力するＮトップ型レギュレータ４０−４〜４０−１及びＮトップ型レギュレータ４０Ａ−４〜４０Ａ−１と、Ｐトップ型レギュレータ５０−３〜５０−０及びＰトップ型レギュレータ５０Ａ−３〜５０Ａ−０とを設けている。
【００５３】
その結果、階調電位の出力端子ＶＨ６３〜ＶＨ０及びＶＬ６３〜ＶＬ０に接続される負荷が“Ｌ”になっても“Ｈ”になっても隣接するＮトップ型レギュレータ４０（Ａ）とＰトップ型レギュレータ５０（Ａ）とは、相補的に動作してプッシュプルアンプ１０と同等に動作することができる。更に、プッシュプルアンプ１０で発生した貫通電流がほとんど発生しなくなるためガンマ回路３１の消費電流を大幅に削減することができる。
【実施例２】
【００５４】
（実施例２の構成）
前記実施例１では、複数の異なる電位を有する基準電圧が印加される複数の入力端子に新たに、入力端子ＶＨＩ５６、ＶＨＩ３２、ＶＨＩ８、ＶＬＩ５６、ＶＬＩ３２及びＶＬＩ８を追加し、それぞれに基準電位を入力する構成となっている。これに対し、本実施例２では基準電圧の電位を新たに追加せずに、既存の基準電圧の入力端子間に抵抗ラダー７０を設けている。
【００５５】
図６は、本発明の実施例２におけるガンマ回路３１Ｂを示す構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５６】
このガンマ回路３１Ｂは、正極性の回路部と、これとほぼ同様の構成の図示しない負極性の回路部とを有している。図６に示すように、ガンマ回路３１Ｂの正極性の回路部は、複数の正極性基準電位ＶＨＩ６３，ＶＨＩ５５，・・・・，ＶＨＩ０を有する入力端子ＶＨＩ６３，ＶＨＩ５５，・・・・，ＶＨＩ０を備えている。正極性基準電位は、入力端子ＶＨＩ６３の電位が最も高く、以下、ＶＨＩ５５，ＶＨＩ３１，ＶＨＩ７，ＶＨＩ０の順で低くなる。
【００５７】
入力端子ＶＨＩ６３とＶＨＩ０との間には、複数の抵抗素子７０−ｎ，７０−ｎ−１，・・・・７０−１が直列に接続された抵抗ラダー７０が配置されている。この抵抗ラダー７０の分圧により、ＶＨＩ５６，ＶＨＩ３２及びＶＨＩ１８の電位を有する入力端子ＶＨＩ５６，ＶＨＩ３２及びＶＨＩ１８が設けられている。
【００５８】
実施例１と同様に、各入力端子ＶＨＩ６３，ＶＨＩ５６，ＶＨＩ３２，ＶＨＩ１８,ＶＨＩ１７，ＶＨＩ０には、複数のＮトップ型レギュレータ４０−４，４０−３，・・・・，４０−１及びＰトップ型レギュレータ５０−３，５０−２，・・・・５０−０がそれぞれ接続されている。本実施例２における正極性の回路部のその他の構成は、実施例１の構成と同様である。
【００５９】
ガンマ回路３１Ｂの負極性の回路部は、図６の複数の入力端子ＶＨＩ６３，ＶＨＩ６２，・・・・，ＶＨＩ０と複数の出力端子ＶＨ６３，ＶＨ６２・・・・，ＶＨ０に代えて、複数の入力端子ＶＬＩ６３，ＶＬＩ６２，・・・・・ＶＬＩ０と複数の出力端子ＶＬ６３，ＶＬ６２，・・・・ＶＬ０が設けられた構成である。
【００６０】
（実施例２の動作）
実施例２の動作は、抵抗ラダー７０及び７０Ａにおいて基準電圧を分圧する動作が追加されている。他の動作は、実施例１と同様である。
【００６１】
（実施例２の効果）
本実施例２によれば、実施例１と同様に、階調電位の出力端子ＶＨ６３〜ＶＨ０及びＶＬ６３〜ＶＬ０に接続される負荷が“Ｌ”になっても“Ｈ”になっても隣接するＮトップ型レギュレータ４０（Ａ）とＰトップ型レギュレータ５０（Ａ）とは、相補的に動作してプッシュプルアンプ１０と同等に動作することができる。更に、プッシュプルアンプ１０で発生した貫通電流がほとんど発生しなくなりためガンマ回路３１Ｂの消費電流を大幅に削減することができる。
【００６２】
又、実施例１の効果に加え、抵抗ラダー７０を設けて分圧して新たな基準電圧を発生されているので、基準電圧発生用の既存の回路に変更を加える必要がないため、本発明の実施が容易となる。
【００６３】
（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｅ）のようなものがある。
【００６４】
（ａ） 実施例１及び２では、６４階調を表す６ビットの表示データの例で説明したが、５ビット、６ビット、８ビット等の表示データであってもよい。
【００６５】
（ｂ） 実施例１及び２では、図２の構成の表示用駆動回路で説明したが、他の構成及び作用を有する表示用駆動回路でもよい。
【００６６】
（ｃ） 実施例１及び２では、表示装置としてＬＣＤを例に説明したが、ＥＬディスプレイ、プラズマディスプレイ等の他の表示装置でもよい。
【００６７】
（ｄ） 実施例１及び２では、１対の隣接した基準電位のうち電位の高い入力端子にＮトップレギュレータ４０を接続し、電位の低い入力端子にＰトップレギュレータ５０を接続したが、電位の高い入力端子にＰトップレギュレータ５０を接続し、電位の低い入力端子にＮトップレギュレータ４０を接続してもよい。
【００６８】
（ｅ） 本発明は、表示装置での利用に限らず、広く、プッシュプルアンプを使用している各種回路への適用が可能である。
【符号の説明】
【００６９】
３１ ガンマ回路
３２ 差動入力インターフェース部
３３ データラッチ部
３４ バッファ
３５ シフトレジスタ回路
３６ 表示データラッチ部
３７ Ｄ／Ａコンバータ回路
３８ 出力バッファ
４０−１〜４０−４ Ｎトップ型レギュレータ
５０−０〜５０−３ Ｐトップ型レギュレータ
４１、５１ オペアンプ
４２、５２ 定電流源
４３ ＰＭＯＳ
５３ ＮＭＯＳ
６０、７０ 抵抗ラダー
【技術分野】
【０００１】
本発明は、液晶ディスプレイ等の表示装置において、画像等を表示するための階調電位を補正する低消費電流のガンマ回路とそれを用いた表示用駆動回路に関するものである。
【背景技術】
【０００２】
図７は、従来の表示用駆動回路に用いられるガンマ回路を示す構成図である。
このガンマ回路は、正極性の回路部と、これとほぼ同様の構成の、図示しない負極性の回路部とを有している。図７に示すように、ガンマ回路の正極性の回路部は、複数の正極性基準電位ＶＨＩ６３，ＶＨＩ５５，・・・・，ＶＨＩ０を有する入力端子ＶＨＩ６３，ＶＨＩ５５，・・・・，ＶＨＩ０を備えている。正極性基準電位は、入力端子ＶＨＩ６３の電位が最も高く、以下、ＶＨＩ５５，ＶＨＩ３１，ＶＨＩ７，ＶＨＩ０の順で低くなる。
【０００３】
各入力端子ＶＨＩ６３〜ＶＨＩ０には、複数のプッシュプルアンプ１０−４，１０−３，・・・・，１０−０がそれぞれ接続されている。プッシュプルアンプ１０−４とプッシュプルアンプ１０−０との間には、複数の抵抗素子２０−６３，２０−６２，・・・・２０−１が直列に接続された抵抗ラダー２０が配置されている。
【０００４】
各抵抗素子２０−６３〜２０−１の間には、プッシュプルアンプ１０−４の出力電圧を順次降下させた電位を出力するため、複数の出力端子ＶＨ６３，ＶＨ６２，・・・・ＶＨ０が接続されている。複数の出力端子ＶＨ６３〜ＶＨ０には、表示素子の階調を示すデジタル信号である表示データを複数のアナログ電圧に変換するためのデジタル／アナログコンバータ（以下「ＤＡＣ」という。）２５が接続されている。
【０００５】
ガンマ回路の負極性の回路部は、図７の複数の入力端子ＶＨＩ６３，ＶＨＩ６２，・・・・，ＶＨＩ０と複数の出力端子ＶＨ６３，ＶＨ６２・・・・，ＶＨ０に代えて、複数の入力端子ＶＬＩ６３，ＶＬＩ６２，・・・・・ＶＬＩ０と複数の出力端子ＶＬ６３，ＶＬ６２，・・・・ＶＬ０が設けられた構成である。負極性基準電位は、入力端子ＶＬＩ６３の電位が最も高く、以下、ＶＬＩ５５，ＶＬＩ３１，ＶＬＩ７，ＶＬＩ０の順で低くなる。
【０００６】
このような構成のカンマ回路では、次のような動作を行う。入力端子ＶＨＩ６３に入力された正極性基準電位は、プッシュプルアンプ１０−４により電位はそのままで、電流供給能力を強化されて正極性階調電位として出力される。同様に、入力端子ＶＨＩ５５に入力された正極性基準電位は、プッシュプルアンプ１０−３に、ＶＨＩ３１は１０−２に、ＶＨＩ７は１０−１に、ＶＨＩ０は１０−０にそれぞれ入力され、電位はそのままで、電流供給能力を強化されて正極性階調電位として出力される。負極性の回路部においても同様の動作が行われる。このようして正極性の回路部及び負極性の回路部により、画像等の表示が行われる。
【０００７】
図８は、図７中のプッシュプルアンプ１０−２を示す構成図である。
このプッシュプルアンプ１０−２は、入力端子ＶＨＩ３１である入力端子ＩＮと、出力端子ＶＨ３１である出力端子ＯＵＴとを有している。入力端子ＩＮ及び出力端子ＯＵＴには、オペアンプ１１が接続されこの出力側にはＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１２のゲートと、ＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１３のゲートとが接続されている。
【０００８】
電源端子ノードＶＤＤ、ＰＭＯＳ１２、出力端子ＯＵＴ、ＮＭＯＳ１３、及び接地ノードＧＮＤは、直列に接続されている。
【０００９】
ここで、ある液晶素子の階調が切り替わったことにより、今まで、ＶＬ５９が選択されていた状態からＶＨ９が選択された場合を仮定する。今まで、ＶＬ５９が選択されていた状態からＶＬ５９よりハイレベルのＶＨ９が選択されるので、出力端子ＶＨ９の負荷が“Ｌ”となり、抵抗ラダー２０の分圧によりプッシュプルアンプ１０−２の出力端子ＯＵＴの電位も“Ｌ”となる。この“Ｌ”が帰還されてオペアンプ１１の非反転入力端子に入力されるので、オペアンプ１１は、“Ｌ”を出力する。その結果、ＰＭＯＳ１２はオン、ＮＭＯＳ１３はオフとなってプッシュプルアンプ１０−２は、電流Ｉ１を吐き出す動作を行う。
【００１０】
次に、ＶＨ９が選択されていた状態からＶＬ１５が選択された場合を仮定する。ＶＨ９＞ＶＬ１５であるから、出力端子ＶＬ１５には、ハイレベル（以下「“Ｈ”」という。）の負荷が接続されたことになり、プッシュプルアンプ１０−１は、電流Ｉ２を引き込み、当該の負荷をディスチャージしてＶＬ１５まで引き下げる動作を行う。
【００１１】
このようなガンマ回路及び表示用駆動回路に関する技術としては、例えば、下記の特許文献がある。特許文献１には、Ｐトップ型の演算増幅器とＮトップ型の演算増幅器を用いた表示用駆動回路の技術が記載されている。又、特許文献２には、抵抗ラダーを用いた表示用駆動回路の技術が記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平５−２２４６２１号公報
【００１３】
【特許文献２】特開２００１−１００７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来のプッシュプルアンプ１０（＝１０−４〜１０−０）を用いたガンマ回路では、プッシュプルアンプ１０内のＰＭＯＳ１２及びＮＭＯＳ１３が同時にオンとなるタイミングがあるため、これらを介して電源ノードＶＤＤから接地ノードＧＮＤへ貫通電流Ｉ０が流れるという課題があった。そこで、プッシュプルアンプ１０の代わりに消費電流の少ないＰトップ型のレギュレータ、又はＮトップ型のレギュレータで置き換えることが考えられるが、引き込み又は吐き出しの動作の片方しか動作できないため表示異常を起こすという課題があった。
【課題を解決するための手段】
【００１５】
本発明のガンマ回路は、複数の異なる電位を有する基準電圧における隣接した第１及び第２の電位のうち、前記第１の電位を入力し、前記第１の電位に基づき、第１の出力電圧における第１の極性側の変動を抑制して前記第１の出力電圧を一定電圧に保持する複数の第１のレギュレータと、前記第２の電位を入力し、前記第２の電位に基づき、第２の出力電圧における前記第１の極性側とは相反する第２の極性側の変動を抑制して前記第２の出力電圧を一定電圧に保持する複数の第２のレギュレータと、複数の前記第１の出力電圧及び複数の前記第２の出力電圧を分圧して階調レベルを有する複数のアナログ電圧を出力する分圧回路とを有することを特徴とする。
【発明の効果】
【００１６】
本発明のガンマ回路及びそれを用いた表示用駆動回路によれば、複数の異なる電位を有する基準電圧を入力し、プッシュプルアンプ及び分圧回路により、階調レベルを有する複数の電圧を出力するガンマ回路において、プッシュプルアンプの代わりに第１のレギュレータと第２のレギュレータを用い、互いに隣接する基準電位をそれぞれに入力するように構成している。
【００１７】
そのため、アナログ電圧に第１の極性側の変動があっても、第２の極性側の変動があっても、互いに隣接する第１及び第２のレギュレータが相補的に動作してその変動を抑制するのでプッシュプルアンプと同様の動作を行うことができる。本発明では、プッシュプルアンプを使用しないので、貫通電流がほとんど発生しなくなり、このためガンマ回路及びそれを用いた表示用駆動回路の消費電流を大幅に削減することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の実施例１におけるガンマ回路３１を示す構成図である。
【図２】図２は、本発明の実施例１における表示用駆動回路の全体を示す構成図である。
【図３】図３は、図１中のＮトップ型レギュレータ４０を示す構成図である。
【図４】図４は、図１中のＰトップ型レギュレータ５０を示す構成図である。
【図５】図５は、図２の表示用駆動回路の動作を示す波形図である。
【図６】図６は、本発明の実施例１におけるガンマ回路３１Ｂを示す構成図である。
【図７】図７は、図７は、従来の表示用駆動回路に用いられるガンマ回路を示す構成図である。
【図８】図８は、図７中のプッシュプルアンプ１０−２を示す構成図である。
【発明を実施するための形態】
【００１９】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００２０】
（実施例１の表示用駆動回路の構成）
図２は、本発明の実施例１における表示用駆動回路の全体を示す構成図である。
【００２１】
この表示用駆動回路は、一つの集積回路として構成されており、この集積回路を複数個用いることにより、表示パネルに１ライン分の表示データ信号を出力する構成になっている。
【００２２】
本表示用駆動回路は、赤、緑、青の３色を１セットとした表示データＸ０Ｐ，Ｘ０Ｎ，Ｙ０Ｐ，Ｙ０Ｎ，Ｚ０Ｐ，Ｚ０Ｎ，・・・・を入力する差動入力インターフェース部３２を有している。差動入力インナターフェース部３２の出力側には、差動入力インターフェース部３２からの信号を一時取り込む、データラッチ部３３が接続されている。
【００２３】
バッファ３４は、一対の信号ＣＫＰとＣＫＮを入力し、クロック信号をデータラッチ部３３及びシフトレジスタ回路３５に供給する機能を有している。シフトレジスタ回路３５には、シフト動作の開始又は完了の信号であるＳＰＯＩ及びＳＰＩＯが入出力される構成になっており、出力側には表示データを取り込む表示データラッチ部３６が接続されている。
【００２４】
表示データラッチ部３６は、出力指示信号ＬＳが入力される構成になっており、その出力側には、デジタル／アナログコンバータ（例えば、ＤＡＣ（＝Ｄ／Ａコンバータ））３７が接続されている。ＤＡＣ３７は、又、階調レベルを有する複数のアナログ電圧（例えば、階調電位）ＶＨ６３〜ＶＨ０及び階調電位ＶＬ６３〜ＶＨ０を出力するガンマ回路３１が接続されている。ＤＡＣ３７の出力側には、図示しない表示素子（例えば、液晶表示素子）を駆動する出力バッファ３８が接続されている。
【００２５】
出力バファ３８の出力側には、液晶表示素子を駆動するための図示しないＹ電極線が接続されている。以下、図を用いないで液晶パネル等の構成について説明する。Ｙ電極線は、液晶パネルにおいて、複数のＸ電極線とマトリックス状に直交配置され、その交差箇所に液晶セルが配置されて構成されている。
【００２６】
この液晶セルは、薄膜トランジスタ（以下「ＴＦＴ」という。）等のアクティブ素子及び表示素子（例えば、液晶表示素子）等で形成されており、液晶表示素子は容量として動作する。
【００２７】
Ｘ電極線は、走査信号線とも呼ばれ、走査信号を出力する走査信号回路の出力端子に接続されている。Ｙ電極線はデータ信号線とも呼ばれ、各液晶表示素子に対する表示データ信号を出力する表示用駆動回路の出力バッファ３８に接続されている。
【００２８】
（実施例１のガンマ回路３１の構成）
図１は、本発明の実施例１におけるガンマ回路３１を示す構成図である。
【００２９】
このガンマ回路３１は、正極性の回路部と、これとほぼ同様の構成の、図示しない負極性の回路部とを有している。図１に示すように、ガンマ回路３１の正極性の回路部は、複数の異なる電位を有する基準電位（例えば、正極性基準電位）ＶＨＩ６３，ＶＨＩ５５，・・・・，ＶＨＩ０を有する入力端子ＶＨＩ６３，ＶＨＩ５５，・・・・，ＶＨＩ０を備えている。正極性基準電位は、入力端子ＶＨＩ６３の電位が最も高く、以下、ＶＨＩ５５，ＶＨＩ３１，ＶＨＩ７，ＶＨＩ０の順で低くなる。
【００３０】
各入力端子ＶＨＩ６３〜ＶＨＩ０には、複数の第１のレギュレータ（例えば、Ｎトップ型レギュレータ）４０（＝４０−４，４０−３，・・・・，４０−１）及び第２のレギュレータ（例えば、Ｐトップ型レギュレータ）５０（＝５０−３，５０−２，・・・・５０−０）がそれぞれ接続されている。Ｎトップ型レギュレータ４０−４とＰトップ型レギュレータ５０−０との間には、複数の抵抗素子６０−６３，６０−６２，・・・・６０−１が直列に接続された分圧回路（例えば、抵抗ラダー）６０が設置されている。
【００３１】
各抵抗素子６０−６３〜６０−１の間には、Ｎトップ型レギュレータ４０−４の出力電圧を順次降下させた電位を出力するため、複数の出力端子ＶＨ６３，ＶＨ６２，・・・・ＶＨ０が接続されている。複数の出力端子ＶＨ６３〜ＶＨ０には、表示素子の階調を示すデジタル信号である表示データを複数のアナログ電圧に変換するためのＤＡＣ３７が接続されている。
【００３２】
ガンマ回路３１の負極性の回路部は、図１の複数の入力端子ＶＨＩ６３，ＶＨＩ６２，・・・・，ＶＨＩ０と複数の出力端子ＶＨ６３，ＶＨ６２・・・・，ＶＨ０に代えて、複数の入力端子ＶＬＩ６３，ＶＬＩ６２，・・・・・ＶＬＩ０と複数の出力端子ＶＬ６３，ＶＬ６２，・・・・ＶＬ０が設けられた構成である。負極性基準電位は、入力端子ＶＬＩ６３の電位が最も高く、以下、ＶＬＩ５５，ＶＬＩ３１，ＶＬＩ７，ＶＬＩ０の順で低くなる。
【００３３】
図３は、図１中のＮトップ型レギュレータ４０を示す構成図である。
Ｎトップレギュレータ４０は、第１の電位である基準電圧を入力する反転入力端子ＩＮ及び出力端子ＯＵＴの出力電圧を帰還させて入力する非反転入力端子を有する演算増幅器（例えば、オペアンプ）４１と、第１の電源ノードＶＤＤと出力端子ＯＵＴに接続されオペアンプ４１の出力をゲートに入力する第１のトランジスタ（例えば、ＰＭＯＳ）４３と、出力端子ＯＵＴと第２の電源ノード（例えば、接地ノード）ＧＮＤとの間に接続された定電流源４２とを有している。
【００３４】
図４は、図１中のＰトップ型レギュレータ５０を示す構成図である。
Ｐトップ型レギュレータ５０は、第２の電位である基準電圧を入力する反転入力端子ＩＮ及び出力端子ＯＵＴの電圧を帰還させて入力する非反転入力端子を有する演算増幅器（例えば、オペアンプ）５１と、出力端子ＯＵＴと接地ノードＧＮＤとの間に接続されオペアンプ５１の出力をゲートに入力する第２のトランジスタ（例えば、ＮＭＯＳ）５３と、電源ノードＶＤＤと出力端子ＯＵＴとに接続された定電流源５２とを有している。
【００３５】
（実施例１の表示用駆動回路の概略の動作）
図２において、本表示用駆動回路では、赤、緑、青の３色を１セットとした表示データが差動入力インターフェース部３２に入力される。表示データは、Ｘ０Ｐ、Ｘ０Ｎ、Ｙ０Ｐ、Ｙ０Ｎ・・・のようにＰ及びＮの１対で相補的に入力され、Ｘ、Ｙ、Ｚは色の違いを表している。差動入力インターフェース部３２は、入力した信号を電源の振幅による信号に変換してデータラッチ部３３へ出力する。データラッチ部３３は、差動入力インターフェース部３２からの信号を一時取り込み、バッファ３４からのクロック信号により６ビット（６４階調）×３色の表示データを出力する。
【００３６】
シフトレジスタ回路３５は、ＳＰＯＩ信号によって動作を開始し、バッファ３４からのクロックによりシフト動作を行い、一連のシフト動作を完了するとＳＰＩＯ信号を図示しない別の集積回路に出力する。シフトレジスタ回路３５と表示データラッチ部３６とは、１６０×３色＝４８０本の信号線で接続されている。
【００３７】
シフトレジスタ回路３５から表示データラッチ部３６には、クロック信号ＣＫの入力のタイミングで制御信号が出力される。この制御信号に基づいて、表示データラッチ部３６は、データラッチ部３３からの６ビット×３色の表示データを表示データラッチ部３６の所定の場所に取り込む。
【００３８】
表示データラッチ部３６は、出力指示信号ＬＳにより１６０×３色＝４８０本の６ビットの表示データをＤＡＣ３７に出力する。
【００３９】
ガンマ回路３１には、正極性基準電位ＶＨ０〜ＶＨ６３と負極性基準電位ＶＬ０〜ＶＬ６３とを有する基準電圧が印加されている。ガンマ回路３１ではこれらの基準電圧を分圧して、階調レベルを有する複数の電圧を階調電位として出力する。
【００４０】
ＤＡＣ３７では、表示データラッチ部３６から入力された６ビットの表示データの値により対応する階調電位を選択し、アナログの表示データ信号として、正極性／負極性反転信号ＲＥＶのタイミングにより、出力バッファ３８に出力する。
【００４１】
出力バッファ３８では、入力した表示データ信号を駆動し、走査信号により活性化されているラインの液晶表示素子に与える。
【００４２】
液晶表示素子に表示を行う場合、走査信号回路は、Ｘ電極線に対応した走査信号を順次活性化しＸ電極線を走査する。各Ｘ電極線に接続されたＴＦＴは、活性化した走査信号が与えられた期間にオン状態になる。この走査に同期して、表示用駆動回路から表示データごとの階調レベルを有する電圧を表示データ信号として与えることにより、その表示データ信号がオン状態のＴＦＴを介して１ライン分の液晶表示素子に書き込まれ、共通電極との電位差により各液晶素子がライン表示される。表示データ信号は、階調レベルに応じた電位を有しており、表示データ信号の電位に対応して各液晶素子の光透過率が可変に制御される。
【００４３】
液晶は、電気化学的特性により、一定方向の電界を長時間印加し続けていると劣化するので、ＬＣＤでは、一定の周期で共通電極の電位に対して液晶表示素子を交流駆動する必要がある。
【００４４】
（実施例１の表示用駆動回路の詳細動作の説明）
図５は、図２の表示用駆動回路の動作を示す波形図である。
【００４５】
図５を用いてガンマ回路３１及び表示用駆動回路の動作を説明する。図５において、表示データラッチ部３６の出力、データ：３ｂ、データ：０９及びデータ：０ｆとは、６ビットの表示データの値を示す１６進数である。例えば、１６進数の２ｂは、１０進数の５９であり、以下同様に０９は９、０ｆは１５である。図５のＤＡＣ３７出力のＶＬ５９，ＶＨ９，Ｌ１５の波形は、ＤＡＣ３７から出力される階調電位の波形を示し、出力バッファのＶＬ５９，ＶＨ９，ＶＬ１５の波形は、出力バッファ３８から液晶表示素子に出力される表示データ信号の波形である。
【００４６】
ここで、ある液晶素子に対応する、表示データ“３ｂ”がＤＡＣ３７に入力されたとすると、ＤＡＣ３７では、表示データ“３ｂ”に対応する階調電位ＶＬ５９が選択され、出力バッファ３８を介して同電位の表示データ信号が出力される。次に、当該の液晶素子に対する表示データが“３ｂ”から“０９”に遷移したとすると、ＤＡＣ３７では、表示データ“０９”に対応する階調電位ＶＨ９が選択され、出力バッファ３８を介して同電位表示データ信号が出力される。表示データ“０ｆ”についても同様である。
【００４７】
次に、ガンマ回路３１側から見た動作を図１、図３及び図４を用いて説明する。例えば、ある液晶素子に対応する表示データが“３ｂ”から“０９”に遷移したとすると、ＤＡＣ３７では、表示データ“０９”に対応する階調電位ＶＨ９が選択され、出力バッファ３８を介して同電位の表示データ信号が出力される。
【００４８】
ＶＬ５９＜ＶＨ９であるから、出力端子ＶＨ９には、“Ｌ”の負荷が接続されたことになり、出力端子ＶＨ９には、第１の極性側（例えば、負極性）の変動が起こる。その結果、抵抗ラダー６０の分圧によりＮトップ型レギュレータ４０−２の出力端子ＯＵＴの電位が“Ｌ”となり、Ｎトップレギュレータ４０−２は、当該の負荷をチャージしてＶＨ９端子の電位をＶＨ９まで引き上げる動作を行う。
【００４９】
図３を用いて更に詳細に説明する。ある液晶素子に対応する表示データが“３ｂ”から“０９”に遷移したとすると、今まで、電位ＶＬ５９が選択されていた状態から電位ＶＨ９が選択されるので、出力端子ＶＨ９の負荷が“Ｌ”となり、Ｎトップ型レギュレータ４０−２の出力端子ＯＵＴの電位も“Ｌ”となる。この“Ｌ”が帰還されてオペアンプ４１の非反転入力端子に入力されるので、オペアンプ４１は“Ｌ”を出力する。その結果、ＰＭＯＳ４３はオンとなって、電流Ｉ１が吐き出され、負荷をチャージしてＶＨ９端子の電位をＶＨ９まで引き上げる。
【００５０】
次に、当該の液晶素子に対する表示データが“０９”から“０ｆ”に遷移したとすると、ＤＡＣ３７では、表示データ“０ｆ”に対応する階調電位ＶＬ１５が選択され、出力バッファ３８を介して同電位の表示信号が出力される。ＶＬ１５＜ＶＨ９であるから、出力端子ＶＬ１５には、“Ｈ”の負荷が接続されたことになり、第２の極性側（例えば、正極性）の変動が起こる。
【００５１】
その結果、図示しないが図４に示すＰトップ型レギュレータ５０と同一の構成であるＰトップ型レギュレータ５０Ａ−１の出力端子ＯＵＴの電位が“Ｈ”となり、当該の負荷をディスチャージしてＶＬ１５端子の電位をＶＬ１５まで引き下げる動作を行う。つまり、負荷が“Ｈ”となるので、Ｐトップレギュレータ５０Ａの出力端子ＯＵＴの電位も“Ｈ”となり、図示しない、ＮＭＯＳＡ１２はオンとなって、電流Ｉ２が引き込まれる。
【００５２】
（実施例１の効果）
本実施例１によれば、ガンマ回路３１において、プッシュプルアンプ１０に代えて、互いに隣接した基準電位を入力し、入力した基準電位と同一の電位の出力電圧を出力するＮトップ型レギュレータ４０−４〜４０−１及びＮトップ型レギュレータ４０Ａ−４〜４０Ａ−１と、Ｐトップ型レギュレータ５０−３〜５０−０及びＰトップ型レギュレータ５０Ａ−３〜５０Ａ−０とを設けている。
【００５３】
その結果、階調電位の出力端子ＶＨ６３〜ＶＨ０及びＶＬ６３〜ＶＬ０に接続される負荷が“Ｌ”になっても“Ｈ”になっても隣接するＮトップ型レギュレータ４０（Ａ）とＰトップ型レギュレータ５０（Ａ）とは、相補的に動作してプッシュプルアンプ１０と同等に動作することができる。更に、プッシュプルアンプ１０で発生した貫通電流がほとんど発生しなくなるためガンマ回路３１の消費電流を大幅に削減することができる。
【実施例２】
【００５４】
（実施例２の構成）
前記実施例１では、複数の異なる電位を有する基準電圧が印加される複数の入力端子に新たに、入力端子ＶＨＩ５６、ＶＨＩ３２、ＶＨＩ８、ＶＬＩ５６、ＶＬＩ３２及びＶＬＩ８を追加し、それぞれに基準電位を入力する構成となっている。これに対し、本実施例２では基準電圧の電位を新たに追加せずに、既存の基準電圧の入力端子間に抵抗ラダー７０を設けている。
【００５５】
図６は、本発明の実施例２におけるガンマ回路３１Ｂを示す構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５６】
このガンマ回路３１Ｂは、正極性の回路部と、これとほぼ同様の構成の図示しない負極性の回路部とを有している。図６に示すように、ガンマ回路３１Ｂの正極性の回路部は、複数の正極性基準電位ＶＨＩ６３，ＶＨＩ５５，・・・・，ＶＨＩ０を有する入力端子ＶＨＩ６３，ＶＨＩ５５，・・・・，ＶＨＩ０を備えている。正極性基準電位は、入力端子ＶＨＩ６３の電位が最も高く、以下、ＶＨＩ５５，ＶＨＩ３１，ＶＨＩ７，ＶＨＩ０の順で低くなる。
【００５７】
入力端子ＶＨＩ６３とＶＨＩ０との間には、複数の抵抗素子７０−ｎ，７０−ｎ−１，・・・・７０−１が直列に接続された抵抗ラダー７０が配置されている。この抵抗ラダー７０の分圧により、ＶＨＩ５６，ＶＨＩ３２及びＶＨＩ１８の電位を有する入力端子ＶＨＩ５６，ＶＨＩ３２及びＶＨＩ１８が設けられている。
【００５８】
実施例１と同様に、各入力端子ＶＨＩ６３，ＶＨＩ５６，ＶＨＩ３２，ＶＨＩ１８,ＶＨＩ１７，ＶＨＩ０には、複数のＮトップ型レギュレータ４０−４，４０−３，・・・・，４０−１及びＰトップ型レギュレータ５０−３，５０−２，・・・・５０−０がそれぞれ接続されている。本実施例２における正極性の回路部のその他の構成は、実施例１の構成と同様である。
【００５９】
ガンマ回路３１Ｂの負極性の回路部は、図６の複数の入力端子ＶＨＩ６３，ＶＨＩ６２，・・・・，ＶＨＩ０と複数の出力端子ＶＨ６３，ＶＨ６２・・・・，ＶＨ０に代えて、複数の入力端子ＶＬＩ６３，ＶＬＩ６２，・・・・・ＶＬＩ０と複数の出力端子ＶＬ６３，ＶＬ６２，・・・・ＶＬ０が設けられた構成である。
【００６０】
（実施例２の動作）
実施例２の動作は、抵抗ラダー７０及び７０Ａにおいて基準電圧を分圧する動作が追加されている。他の動作は、実施例１と同様である。
【００６１】
（実施例２の効果）
本実施例２によれば、実施例１と同様に、階調電位の出力端子ＶＨ６３〜ＶＨ０及びＶＬ６３〜ＶＬ０に接続される負荷が“Ｌ”になっても“Ｈ”になっても隣接するＮトップ型レギュレータ４０（Ａ）とＰトップ型レギュレータ５０（Ａ）とは、相補的に動作してプッシュプルアンプ１０と同等に動作することができる。更に、プッシュプルアンプ１０で発生した貫通電流がほとんど発生しなくなりためガンマ回路３１Ｂの消費電流を大幅に削減することができる。
【００６２】
又、実施例１の効果に加え、抵抗ラダー７０を設けて分圧して新たな基準電圧を発生されているので、基準電圧発生用の既存の回路に変更を加える必要がないため、本発明の実施が容易となる。
【００６３】
（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｅ）のようなものがある。
【００６４】
（ａ） 実施例１及び２では、６４階調を表す６ビットの表示データの例で説明したが、５ビット、６ビット、８ビット等の表示データであってもよい。
【００６５】
（ｂ） 実施例１及び２では、図２の構成の表示用駆動回路で説明したが、他の構成及び作用を有する表示用駆動回路でもよい。
【００６６】
（ｃ） 実施例１及び２では、表示装置としてＬＣＤを例に説明したが、ＥＬディスプレイ、プラズマディスプレイ等の他の表示装置でもよい。
【００６７】
（ｄ） 実施例１及び２では、１対の隣接した基準電位のうち電位の高い入力端子にＮトップレギュレータ４０を接続し、電位の低い入力端子にＰトップレギュレータ５０を接続したが、電位の高い入力端子にＰトップレギュレータ５０を接続し、電位の低い入力端子にＮトップレギュレータ４０を接続してもよい。
【００６８】
（ｅ） 本発明は、表示装置での利用に限らず、広く、プッシュプルアンプを使用している各種回路への適用が可能である。
【符号の説明】
【００６９】
３１ ガンマ回路
３２ 差動入力インターフェース部
３３ データラッチ部
３４ バッファ
３５ シフトレジスタ回路
３６ 表示データラッチ部
３７ Ｄ／Ａコンバータ回路
３８ 出力バッファ
４０−１〜４０−４ Ｎトップ型レギュレータ
５０−０〜５０−３ Ｐトップ型レギュレータ
４１、５１ オペアンプ
４２、５２ 定電流源
４３ ＰＭＯＳ
５３ ＮＭＯＳ
６０、７０ 抵抗ラダー
【特許請求の範囲】
【請求項１】
複数の異なる電位を有する基準電圧における隣接した第１及び第２の電位のうち、前記第１の電位を入力し、前記第１の電位に基づき、第１の出力電圧における第１の極性側の変動を抑制して前記第１の出力電圧を一定電圧に保持する複数の第１のレギュレータと、
前記第２の電位を入力し、前記第２の電位に基づき、第２の出力電圧における前記第１の極性側とは相反する第２の極性側の変動を抑制して前記第２の出力電圧を一定電圧に保持する複数の第２のレギュレータと、
複数の前記第１の出力電圧及び複数の前記第２の出力電圧を分圧して階調レベルを有する複数のアナログ電圧を出力する分圧回路と、
を有することを特徴とするガンマ回路。
【請求項２】
前記第１のレギュレータは、前記複数の異なる電位を有する正極性又は負極性の前記基準電圧における最も電位の高い電位を前記第１の電位として入力し、前記第１の電位に基づき、前記第１の出力電圧における第１の極性側の変動を抑制して前記第１の出力電圧を一定電圧に保持することを特徴とする請求項１記載のガンマ回路。
【請求項３】
前記第２のレギュレータは、前記複数の異なる電位を有する正極性又は負極性の前記基準電圧における最も電位の低い電位を前記第２の電位として入力し、前記第２の電位に基づき、前記第２の出力電圧における第２の極性側の変動を抑制して前記第２の出力電圧を一定電圧に保持することを特徴とする請求項１又は２記載のガンマ回路。
【請求項４】
前記第１のレギュレータは、
前記第１の電位と第１の出力端子から出力される前記第１の出力電圧とを入力し、前記第１の電位と前記第１の出力電圧との差を打ち消す第１の演算増幅器と、
第１の電源ノードと前記第１の出力端子との間に接続され、前記第１の演算増幅器の出力に基づき導通状態が制御される第１のトランジスタと、
を有することを特徴とする請求項１〜３のいずれか１項に記載のガンマ回路。
【請求項５】
前記第２のレギュレータは、
前記第２の電位と第２の出力端子から出力される前記第２の出力電圧とを入力し、前記第２の電位と前記第２の出力電圧との差を打ち消す第２の演算増幅器と、
前記第２の電源ノードと前記第２の出力端子との間に接続され、前記第２の演算増幅器の出力に基づき導通状態が制御される第２のトランジスタと、
を有することを特徴とする請求項１〜４のいずれか１項に記載のガンマ回路。
【請求項６】
請求項１〜５のいずれか１項に記載のガンマ回路と、
前記階調レベルを有する複数のアナログ電圧と表示素子の階調を示すデジタル信号である表示データとを入力し、前記表示データを前記アナログ電圧に変換するデジタル／アナログコンバータと、
変換された前記アナログ電圧により前記表示素子を駆動する出力回路と、
を有する表示用駆動回路。
【請求項１】
複数の異なる電位を有する基準電圧における隣接した第１及び第２の電位のうち、前記第１の電位を入力し、前記第１の電位に基づき、第１の出力電圧における第１の極性側の変動を抑制して前記第１の出力電圧を一定電圧に保持する複数の第１のレギュレータと、
前記第２の電位を入力し、前記第２の電位に基づき、第２の出力電圧における前記第１の極性側とは相反する第２の極性側の変動を抑制して前記第２の出力電圧を一定電圧に保持する複数の第２のレギュレータと、
複数の前記第１の出力電圧及び複数の前記第２の出力電圧を分圧して階調レベルを有する複数のアナログ電圧を出力する分圧回路と、
を有することを特徴とするガンマ回路。
【請求項２】
前記第１のレギュレータは、前記複数の異なる電位を有する正極性又は負極性の前記基準電圧における最も電位の高い電位を前記第１の電位として入力し、前記第１の電位に基づき、前記第１の出力電圧における第１の極性側の変動を抑制して前記第１の出力電圧を一定電圧に保持することを特徴とする請求項１記載のガンマ回路。
【請求項３】
前記第２のレギュレータは、前記複数の異なる電位を有する正極性又は負極性の前記基準電圧における最も電位の低い電位を前記第２の電位として入力し、前記第２の電位に基づき、前記第２の出力電圧における第２の極性側の変動を抑制して前記第２の出力電圧を一定電圧に保持することを特徴とする請求項１又は２記載のガンマ回路。
【請求項４】
前記第１のレギュレータは、
前記第１の電位と第１の出力端子から出力される前記第１の出力電圧とを入力し、前記第１の電位と前記第１の出力電圧との差を打ち消す第１の演算増幅器と、
第１の電源ノードと前記第１の出力端子との間に接続され、前記第１の演算増幅器の出力に基づき導通状態が制御される第１のトランジスタと、
を有することを特徴とする請求項１〜３のいずれか１項に記載のガンマ回路。
【請求項５】
前記第２のレギュレータは、
前記第２の電位と第２の出力端子から出力される前記第２の出力電圧とを入力し、前記第２の電位と前記第２の出力電圧との差を打ち消す第２の演算増幅器と、
前記第２の電源ノードと前記第２の出力端子との間に接続され、前記第２の演算増幅器の出力に基づき導通状態が制御される第２のトランジスタと、
を有することを特徴とする請求項１〜４のいずれか１項に記載のガンマ回路。
【請求項６】
請求項１〜５のいずれか１項に記載のガンマ回路と、
前記階調レベルを有する複数のアナログ電圧と表示素子の階調を示すデジタル信号である表示データとを入力し、前記表示データを前記アナログ電圧に変換するデジタル／アナログコンバータと、
変換された前記アナログ電圧により前記表示素子を駆動する出力回路と、
を有する表示用駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−１８１８１８（Ｐ２０１０−１８１８１８Ａ）
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願番号】特願２００９−２７５７８（Ｐ２００９−２７５７８）
【出願日】平成２１年２月９日（２００９．２．９）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願日】平成２１年２月９日（２００９．２．９）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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