キャパシタ及びキャパシタ装置
【課題】 ２つのキャパシタが直列に連結して，面積が狭くても十分な容量を有するキャパシタ装置を提供する。
【解決手段】 不純物がドーピングされた多結晶シリコン層と，前記多結晶シリコン層上に形成される第１絶縁層と，前記第１絶縁層上に，第１領域及び第２領域がそれぞれ分離されるように形成される第１金属層と，前記第１金属層上に形成される第２絶縁層と，前記第２絶縁層上に，前記第１金属層の第２領域と電気的に連結されるように形成される第２金属層とを備える。
【解決手段】 不純物がドーピングされた多結晶シリコン層と，前記多結晶シリコン層上に形成される第１絶縁層と，前記第１絶縁層上に，第１領域及び第２領域がそれぞれ分離されるように形成される第１金属層と，前記第１金属層上に形成される第２絶縁層と，前記第２絶縁層上に，前記第１金属層の第２領域と電気的に連結されるように形成される第２金属層とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発光表示装置に関し，特に電極の一つが半導体層で構成されたキャパシタと，これを備える発光表示装置に関する。
【背景技術】
【０００２】
画素表示装置は平板表示装置（ＦＰＤ）とも呼ばれる装置であって，二つの基板の間に基板面に交差する隔壁や電気力線を立てて区画された空間を作り，この空間に光を発する部材や透過光を調節する部材などを配置して画素を構成し，この画素を複数個配列して所望の画面を表示する装置であり，最近，マルチメディアの発達と共にその重要性が大きくなっている。このような画素表示装置の中で，印加される電圧によって液晶配列が攪乱されて光が散乱する，または，配列が変化して偏光状態が変化する原理を利用した液晶表示装置（ＬＣＤ），電子線による蛍光体発光を利用した電界放出表示装置（ＦＥＤ），有機物質の電界発光を利用する有機電界発光表示装置（以下，ＯＬＥＤ表示装置という）の開発が加速化している。
【０００３】
これら画素表示装置の中で，ＯＬＥＤ表示装置を駆動する方式には，単純マトリックス方式と，薄膜トランジスタ（ＴＦＴ）を利用した能動マトリックス方式がある。単純マトリックス駆動方式は，正極線と負極線を直交するように形成し，両線を選択して駆動するが，能動マトリックス駆動方式は，薄膜トランジスタを各ＩＴＯ（インジウム錫酸化物）画素電極に連結し，薄膜トランジスタの一つの電極に連結されたキャパシタの容量によって維持される電圧によって駆動する方式である。
【０００４】
図１は，従来の能動マトリクス方式ＯＬＥＤ表示装置の画素の等価回路図である。
【０００５】
図１のように，ＯＬＥＤ表示装置の画素回路はＯＬＥＤ素子，２つのｐチャンネル電界効果薄膜トランジスタＭ１，Ｍ２及びキャパシタＣｓｔを備える。駆動トランジスタＭ２は，高電位の電源線ＶＤＤにソースが連結され，ゲートとソースの間にキャパシタＣｓｔが連結されている。キャパシタＣｓｔは，駆動トランジスタＭ２のゲート〜ソース間電圧Ｖｇｓを一定期間維持する。スイッチングトランジスタＭ１は，現在走査線Ｓｎからの選択信号に応答してデータ線Ｄｍからのデータ電圧をトランジスタＭ２のゲートに伝達する。ＯＬＥＤ素子は，アノードがトランジスタＭ２のドレインに，カソードが低電位の基準電圧線Ｖｓｓに連結され，駆動トランジスタＭ２を通って印加される電流に対応する光を発する。
【０００６】
このように，能動マトリックス方式では，各画素回路毎に薄膜トランジスタ及びキャパシタを備え，キャパシタ容量によって維持される電圧によって画素の光強度を制御する。したがって，能動マトリックス駆動方式での各表示画素は，所定の時間，例えば，一つのフレーム期間中は継続してデータ信号に対応する映像を表示し続けることが可能であり，単純マトリックス駆動方式より表示品質が優れているので，現在，単純マトリックス方式より広く用いられている。
【０００７】
図２は，従来の表示パネルに形成されたキャパシタの構成を概略的に示す断面図である。
【０００８】
基板１０上にバッファー層１１が形成され，その上にキャパシタの一つの電極を構成する導電層１２が形成される。導電層１２上には絶縁層１３が誘電体として形成され，絶縁層１３上にはキャパシタのもう一つの電極である導電層１４が形成される。このように，導電層１２と導電層１４とから構成されるキャパシタが，画素回路領域内に形成される。画素回路が形成される領域内には，このようなキャパシタが形成されて，キャパシタの広さは，表示パネルの特性に応じて要求される容量によって決定される。
【０００９】
また，能動マトリックス方式表示パネルの画素領域には，所定広さのキャパシタだけではなく，薄膜トランジスタも形成しなければならない。このことは，表示素子を形成できる領域の広さが減少する可能性を意味する。つまり，表示素子から放射される光の放射領域の広さが減少する可能性を意味する。これは，表示パネルの開口率が減少することになりかねないし，表示パネルの表示品質の低下につながる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特に，ＯＬＥＤ表示装置は，駆動トランジスタの閾値電圧を補償するために，２つ以上のキャパシタ及び複数の薄膜トランジスタを備える画素回路を使用する傾向があるので，さらに開口率が減少する恐れがある。したがって，面積が狭くても十分な容量を有するキャパシタが要求される。
【００１１】
本発明が解決しようとする技術的課題は，データ電圧維持用とトランジスタ閾値電圧補償用の，２個のキャパシタが直列に連結された構造を有し，面積が狭くても十分な容量を有するキャパシタ装置を提供することである。
【課題を解決するための手段】
【００１２】
前記課題を解決するための本発明の一つの特徴によるよるキャパシタは，基板上に形成されるキャパシタであって，不純物がドーピングされた多結晶シリコン層と，前記多結晶シリコン層上に形成された第１絶縁層と，前記第１絶縁層上に形成されて，第１領域と第２領域にそれぞれ分離されて形成された第１金属層と，前記第１金属層上に形成された第２絶縁層と，前記第２絶縁層上に形成されて，前記第１金属層の第２領域と電気的に連結された第２金属層とを備える。
【００１３】
前記第２金属層は，前記第１金属層の第１領域の少なくとも一部の部分と重なるように，より具体的には，絶縁されながら重なるように形成されたことを特徴とする。
【００１４】
前記課題を解決するための本発明の他の特徴によるキャパシタは，基板上に形成されるキャパシタであって，基板上に一体に形成される第１導電層と，前記第１導電層上に形成される第１絶縁層と，前記第１絶縁層上に，第１領域と第２領域にそれぞれ分離されて形成された第２導電層と，前記第２導電層上に形成された第２絶縁層と，前記第２絶縁層上に，少なくとも前記第２導電層の第１領域と重なり，前記第２導電層の第２領域と電気的に連結されて形成された第３導電層とを備え，第１期間に，前記第１導電層と前記第３導電層に同じ電位が印加され，第２期間に，前記第３導電層には第１電位が印加され，前記第１導電層には前記第１電位とは異なる第２電位が印加される。
【００１５】
前記第１導電層は不純物がドープされた多結晶シリコン層であって，前記第２及び第３導電層は金属導電層であってもよい。
【００１６】
前記第１導電層は前記第１期間に遮断から導通に変化するスイッチング素子を通して前期第３導電層と電気的に連結され得て，前記スイッチング素子はソースが前記第３導電層に電気的に連結されて，ドレインが第１導電層に電気的に連結されるトランジスタであってもよい。
【００１７】
前記第１導電層は，前記第２期間に遮断から導通に変化するスイッチング素子を通って前記第２電位が印加される。
【００１８】
前記課題を解決するための本発明の他の特徴によるキャパシタ装置は，第１電極及び前記第１電極と絶縁されながら重なる第２電極を備えた第１キャパシタ；前記第１電極と一体に形成される第３電極及び前記第３電極と絶縁されながら重なる第４電極を備えた第２キャパシタ；少なくとも前記第２電極と絶縁されながら重なり，第４電極に電気的に連結されて，第１電位が印加される第５電極と前記第３電極を第１期間の間に電気的に連結する第１スイッチング素子;及び前記第１電位とは異なる第２電位が印加される第６電極と，前記第１電極を第２期間の間に電気的に連結する第２スイッチング素子；を備える。
【００１９】
一体に形成された前記第１電極及び第３電極は，不純物がドーピングされた多結晶シリコン層を含んで構成されてもよい。
【００２０】
前記第１スイッチング素子は，ソースが前記第５電極に電気的に連結され，ドレインが前記第３電極に電気的に連結されるトランジスタであってもよい。
【００２１】
前記第２スイッチング素子は，ソースが前記第６電極に電気的に連結され，ドレインが前記第１電極に電気的に連結されるトランジスタであってもよい。
【００２２】
前記第１キャパシタは，前記第１期間に，前記第１電極と前記第２電極とを含んで形成される第３キャパシタと，前記第２電極と前記第５電極とを含んで形成される第４キャパシタが並列的に連結されて作動できる。
【００２３】
前記第２キャパシタは，前記第２期間に，前記第１電位と第２電位との差に相当する電圧が充電され得る。
【発明の効果】
【００２４】
本発明によると，直列連結されたキャパシタＣｓｔ及びキャパシタＣｖｔｈの共通電極を多結晶シリコン層で形成することによって，キャパシタＣｓｔ及びキャパシタＣｖｔｈの共通電極にトランジスタＭ４のドレインを連結するための別途の接触孔及び連結電極線を形成する必要がなくなる。したがって，接触孔の減少により画素形成工程がさらに便利になり，連結電極線の減少により発光領域が広くなって開口率が向上する。
【００２５】
また，キャパシタＣｖｔｈは多重層で形成されるので平面面積は狭いが，２つの連結電極が一つのキャパシタの一つの電極役割も果たすため，十分な容量を確保することができる。また，キャパシタＣｓｔとキャパシタＣｖｔｈは，多結晶シリコン層を介して直列連結されるので，二つのキャパシタを直列に連結させるための別途の連結電極を形成する必要がない。したがって，画素領域内で，二つのキャパシタが占める領域の広さを減少させることができるので，開口率をさらに向上させることができる。
【発明を実施するための最良の形態】
【００２６】
以下，添付図面を参照しながら，本発明の実施形態について詳細に説明する。本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２７】
なお，本明細書において，ある部分が別の部分と連結されていると記載する時，これは直接的に連結されている場合だけではなく，その間に他の部分を介して連結されている場合も含む。また，層，膜，領域，板などの部分が別の部分の上にあると記載する時，これは別の部分の“真上に”ある場合だけではなく，その間に他の部分がある場合も含む。
【００２８】
まず，図３〜図１２を参照しながら，本発明の一実施形態にかかるＯＬＥＤ表示装置について詳細に説明する。
【００２９】
図３〜図１２で，走査線に関する用語を定義すると，現在選択信号を伝達しようとする走査線を“現在走査線”，現在選択信号が伝えられる直前に選択信号を伝達した走査線を“直前走査線”，現在選択信号が伝えられた後に，選択信号を伝達した走査線を“次の走査線”とする。また，現在画素Ｐｎの構成要素に対して図面符号を付与し，直前画素Ｐｎ−１の構成要素の図面符号は，現在画素Ｐｎの構成要素の図面符号と同じ番号に“’”を追加して表示した。
【００３０】
図３は，本発明によるＯＬＥＤ表示装置の構成を概略的に示す図面である。
【００３１】
図３のように，ＯＬＥＤ表示装置は，表示パネル１００，走査駆動部２００及びデータ駆動部３００を備える。
【００３２】
表示パネル１００は，列方向に伸びている複数のデータ線Ｄ１−Ｄｍ，行方向に伸びている複数の走査線（ゲート線ともいう，以下，走査線とする）Ｓ１−Ｓｎ，及び複数の画素回路１１０を備える。データ線Ｄ１−Ｄｍは，画像信号を表すデータ信号を画素回路１１０に伝達し，走査線Ｓ１−Ｓｎは，選択信号を画素回路１１０に伝達する。画素回路１１０は，隣接した二つのデータ線Ｄ１−Ｄｍと隣接した二つの走査線Ｓ１−Ｓｎによって限定される画素領域に形成される。
【００３３】
走査駆動部２００は，走査線Ｓ１−Ｓｎにそれぞれ選択信号を順次に印加し，データ駆動部３００は，データ線Ｄ１−Ｄｍに画像信号に対応するデータ電圧を印加する。
【００３４】
図４は，本発明の一実施形態にかかるＯＬＥＤ表示装置の画素回路の一例を表す等価回路図である。図４では，ｍ列目データ線Ｄｍと現在走査線Ｓｎ及び直前走査線Ｓｎ−１に連結された画素回路だけを表した。
【００３５】
図４に示すように，画素回路はトランジスタＭ１−Ｍ５，キャパシタＣｓｔ，Ｃｖｔｈ，及びＯＬＥＤ素子を備える。
【００３６】
ＯＬＥＤ素子を駆動するためのトランジスタＭ１は，電源ＶｄｄとＯＬＥＤ素子の間に接続され，ゲートに印加される電圧に対応する電流をトランジスタＭ２を通してＯＬＥＤ素子に伝達する。トランジスタＭ１のゲートには，キャパシタＣｖｔｈのノードＡが接続され，キャパシタＣｖｔｈのノードＢと電源Ｖｄｄとの間にキャパシタＣｓｔとトランジスタＭ４が並列接続される。
【００３７】
トランジスタＭ５は，現在走査線Ｓｎからの選択信号に対応して，データ線Ｄｍから印加されたデータ電圧をキャパシタＣｖｔｈのノードＢに伝達する。トランジスタＭ４は，直前走査線Ｓｎ−１からの選択信号に対応して，キャパシタＣｖｔｈのノードＢを電源Ｖｄｄに直接連結する。トランジスタＭ３は，直前走査線Ｓｎ−１からの選択信号に対応して，トランジスタＭ１をダイオード連結させる。トランジスタＭ２は，トランジスタＭ１のドレインとＯＬＥＤ素子のアノードと間に接続され，発光制御線Ｅｎからの選択信号に対応して，トランジスタＭ１のドレインとＯＬＥＤ素子との間を遮断する。ＯＬＥＤ素子は，トランジスタＭ２を通して入力される電流に対応して光を放出する。
【００３８】
次に，画素回路の動作について，より詳しく説明する。
【００３９】
まず，直前走査線Ｓｎ−１にローレベルの選択信号が印加されると，トランジスタＭ３が遮断から導通に変化して，トランジスタＭ１はダイオード連結状態となる。したがって，トランジスタＭ１のゲートとソースとの間の電圧は，トランジスタＭ１の閾値電圧Ｖｔｈになるまで変化する。この時，トランジスタＭ１のソースが電源Ｖｄｄに連結されているので，トランジスタＭ１のゲート，つまりキャパシタＣｖｔｈのノードＡに印加される電圧は，電源電圧Ｖｄｄと閾値電圧Ｖｔｈとの和になる。また，トランジスタＭ４が遮断から導通に変化して，キャパシタＣｖｔｈのノードＢには電源Ｖｄｄが印加されて，キャパシタＣｖｔｈに充電される電圧ＶＣｖｔｈは数式１の通りである。
【００４０】
【数１】
【００４１】
ここで，ＶＣｖｔｈはキャパシタＣｖｔｈに充電される電圧を意味し，ＶＣｖｔｈＡはキャパシタＣｖｔｈのノードＡに印加される電圧，ＶＣｖｔｈＢはキャパシタＣｖｔｈのノードＢに印加される電圧を意味する。
【００４２】
また，Ｎタイプのチャンネルを有するトランジスタＭ２は，発光制御線Ｅｎのローレベルの信号に対応して遮断されて，トランジスタＭ１に流れる電流がＯＬＥＤ素子に流れることを防止し，現在走査線Ｓｎにはハイレバルの信号が印加されてトランジスタＭ５は遮断される。
【００４３】
次に，現在走査線Ｓｎにローレベルの選択信号が印加されると，トランジスタＭ５が遮断から導通に変化して，データ電圧ＶｄａｔａがノードＢに印加される。また，キャパシタＣｖｔｈには，トランジスタＭ１の閾値電圧Ｖｔｈに相当する電圧が充電されているので，トランジスタＭ１のゲートには，データ電圧ＶｄａｔａとトランジスタＭ１の閾値電圧Ｖｔｈを合わせた電圧が印加される。つまり，トランジスタＭ１のゲート−ソース間の電圧Ｖｇｓは数式２の通りである。この時，発光制御線Ｅｎには，ローレベルの信号が印加されてトランジスタＭ２は遮断される。
【００４４】
【数２】
【００４５】
次に，発光制御線Ｅｎのハイレベル信号に対応して，トランジスタＭ２が導通に変化して，トランジスタＭ１のゲート−ソース電圧Ｖｇｓに対応する電流ＩＯＬＥＤがＯＬＥＤ素子に供給されて，ＯＬＥＤ素子は発光する。電流ＩＯＬＥＤは数式３の通りである。
【００４６】
【数３】
【００４７】
ここで，ＩＯＬＥＤはＯＬＥＤ素子に流れる電流，ＶｇｓはトランジスタＭ１のソースとゲートとの間の電圧，ＶｔｈはトランジスタＭ１の閾値電圧，Ｖｄａｔａはデータ電圧，βは定数値を示す。
【００４８】
このように，本発明の一実施形態にかかる画素回路は，各画素に位置するトランジスタＭ１の閾値電圧Ｖｔｈの値に偏差があっても，この閾値電圧Ｖｔｈの偏差がキャパシタＣｖｔｈによって補正されるので，ＯＬＥＤ素子に供給される電流は一定になる。
【００４９】
以下，図５及び図６を参照して本発明の一実施形態にかかる画素回路の配置構造について詳細に説明する。
【００５０】
図５は，図４に表した画素回路の配置構造の一例を示す平面図であり，図６は，図５のＩ〜Ｉ’部分の断面図である。
【００５１】
図５では，半導体層として多結晶シリコン層を使用している。図５では，多結晶シリコン層でドーピング領域を表示してないが，図６では，ドーピング領域を斜線領域として表示した。つまり，図６では，多結晶シリコン層での斜線領域はｎ+またはｐ+不純物でドーピングされた領域であり，斜線がない空白領域はドーピングされてない真性領域である。つまり，ゲート電極線４４３，４４２とそれぞれ交差するトランジスタのチャンネル領域は，ドーピングされてない領域として空白で表示し，トランジスタのドレイン領域及びソース領域は，ｎ+またはｐ+不純物でドーピングされた領域として斜線で表示した。
【００５２】
また，図５では，上下に同じ構造の画素が反復して並んでいる。ここで，上の画素を現在画素，下の画素を次の画素として説明する。なお，トランジスタＭ５のみは，下側画素の左側にある。
【００５３】
図５及び図６のように，絶縁基板４００上に酸化ケイ素などを含んでなるバッファー層４１０が形成され，バッファー層４１０上に半導体層である多結晶シリコン層４２１，４２２，４２３，４２４，４２６など，更に，ゲート絶縁膜４３０，電極線４４１などのゲート層（参照符号４４０番台の層），層間絶縁膜４５０，電源電極線４６１などの４６０番台の層，平坦化膜４７０が順次形成される。
【００５４】
半導体層を区画（パターニング）した多結晶シリコン層４２１は，図５左下部分のように‘Ｕ’字形態に形成されて，現在画素のスイッチングトランジスタＭ５のソース，ドレイン，チャンネル領域として使用される。一方，多結晶シリコン層４２１’は図５上部で，下部の多結晶シリコン層４２１と同様に‘Ｕ’字形態に形成されて，直前画素スイッチングトランジスタＭ５’のソース，チャンネル，ドレインになる。
【００５５】
図５中央の多結晶シリコン層４２２は，多結晶シリコン層４２１’に隣接して逆‘コ’字形態に形成され，現在画素のトランジスタＭ３のソース，ドレイン，チャンネル領域になる。
【００５６】
各画素の中央にある縦長に形成された多結晶シリコン層４２３は，上方から順に，上部がトランジスタＭ１のソース，チャンネル，ドレイン領域，下部がトランジスタＭ２のソース，チャンネル，ドレイン領域になる。また，多結晶シリコン層４２３は，図６に示すように，多結晶シリコン層４２２と連結されるように配置されて，トランジスタＭ３のソースまたはドレイン領域はトランジスタＭ１のドレイン及びトランジスタＭ２のソース領域に電気的に連結される。
【００５７】
各画素右下の多結晶シリコン層４２４は，多結晶シリコン層４２３の右側で‘Ｕ’字形態に形成されて，トランジスタＭ４のソース，ドレイン，チャンネル領域を形成する。
【００５８】
図５上部の多結晶シリコン層４２６は，広い面積に‘ｎ’字形態に形成されて多結晶シリコン層４２３上半分を囲み，左側部分に配置されてキャパシタＣｖｔｈの一つの電極を形成する第１領域と，右側部分に配置されてキャパシタＣｓｔの一つの電極を形成する第２領域を含む。これにより，第１領域と第２領域が電気的に連結され全体として共通電極（図４のノードＢ）を形成する。また，多結晶シリコン層４２６は，多結晶シリコン層４２４と連結されて，トランジスタＭ４のドレイン領域とキャパシタＣｓｔ及びキャパシタＣｖｔｈの一つの電極と電気的に連結される。
【００５９】
このような配置配線方法（レイアウト）には若干の変更が可能である。例えば，ノードＢをトランジスタＭ５に接続するためデータ伝送線が長くなって寄生容量が増加し充放電時定数が長くなるため，レベル変動の激しい画像信号に波形歪を生じやすい短所が予想される。これを解決するため，現在画素のスイッチングトランジスタＭ５を図５の直前選択信号線Ｓｎ−１より上方に移動配置して折り返しデータ線を短くすると共に，ゲート接続線を，図５下部の現在選択信号線Ｓｎから枝分けして配線する案がある。この枝分け配線には，信号線Ｓｎ−１及びＥｎと次回画素用多結晶シリコン層の面上を絶縁されて通り過ぎる４６０番台の層（最上層）を利用し，ゲート電極のゲート層（参照符号４４０番台の層）に接触孔で連結すればよい。この場合に，選択信号Ｓの波形遅延が予想されるが，信号波形が一定であるから，補正が容易である。また，このようにすれば，トランジスタＭ５のソース・ドレインを構成する多結晶シリコン層４２１の出力側と，キャパシタ電極を構成する多結晶シリコン層４２６とを直結できるから，接続孔の個数が増加することはない。
【００６０】
次に，各層の関係を眺めると，図６に示すように，形成された多結晶シリコン層４２１，４２２，４２３，４２４，４２６上にゲート絶縁膜４３０が形成される。
【００６１】
再度，図５を参照すると，ゲート絶縁膜４３０の上には，ゲートを形成する電極線または電極などのゲート層（参照符号４４０番台の層）が形成される。具体的に，ゲート層は，現在走査線Ｓｎに対応する電極線４４１，発光制御線Ｅｎに対応する電極線４４２，直前走査線Ｓｎ−１に対応する電極線４４３，キャパシタＣｓｔの他電極に対応する電極４４５及びキャパシタＣｖｔｈの他電極に対応する電極４４７を含む。
【００６２】
現在走査線Ｓｎである電極線４４１は，行（横）方向に長く伸び，図５左下で現在画素トランジスタＭ５の電流路になる多結晶シリコン層４２１と交差してゲートとなる。電極線４４２は，行方向に長く延長され，多結晶シリコン層４２３と交差して，現在画素トランジスタＭ２のゲートとなる。電極線４４３も，行方向に長く延長され，多結晶シリコン層４２２及び多結晶シリコン層４２４と交差して，それぞれ現在画素のトランジスタＭ３及びトランジスタＭ４のゲートを形成する。また，電極線４４３は，多結晶シリコン層４２１’と交差して，直前画素のトランジスタＭ５’のゲートを形成する。
【００６３】
また，電極４４５は，キャパシタＣｓｔの一つの電極（図４のノードＢ）を形成するドーピングされた多結晶シリコン層４２６の前記第２領域（つまり，右側領域）と重なり，キャパシタＣｓｔの他電極を形成する。更に，電極４４７は，キャパシタＣｖｔｈの一つの電極（ノードＢ）を形成するドーピングされた多結晶シリコン層４２６の前記第１領域（つまり，左側領域）と重なり，キャパシタＣｖｔｈの他電極（ノードＡ）を形成すると共に，この電極４４７は，多結晶シリコン層４２３と交差して延長され，キャパシタＣｖｔｈの他電極と電気的に連結されるトランジスタＭ１のゲート（ノードＡ）を形成する。
【００６４】
以上のほかに，図６に示すように，ゲート電極４４１，４４２，４４３，４４５，４４６上に層間絶縁膜４５０が形成される。この層間絶縁膜４５０の上には，電源電極線４６１，データ線４６３，連結電極線４６５，４６７，４６８など，４６０番台の層が形成される。
【００６５】
また，図５を参照すると，電源電極線４６１，データ線４６３，連結電極線４６５，４６７，４６８は，接触孔４５１ａ，４５１ｂ，４５１ｃ，４５３ａ，４５３ｂ，４５４，４５５，４５７，４５８を通して対応する下層の導電層と電気的に連結される。ここで，図５に示すように，‘■’（黒塗りの四角形）で表示された接触孔４５１ａ，４５１ｂ，４５１ｃ，４５３ａ，４５４，４５７，４５８は，層間絶縁膜４５０及びゲート絶縁膜４３０を貫通して多結晶シリコン層（４２０番台）まで届く接触孔である。
【００６６】
【００６７】
（四角形に対角線２本の記号）で表示された接触孔４５３ｂ，４５５は，層間絶縁膜４５０を貫通してゲート層（参照符号４４０番台の層）まで届く接触孔である。
【００６８】
電源電極線４６１は，列（縦）方向に延長され，キャパシタ（Ｃｓｔ，Ｃｖｔｈ）が形成される領域では，その幅の広さが拡張される。この電源電極線４６１は，接触孔４５４を通して多結晶シリコン層４２３であるトランジスタＭ１のソース領域と接触して，トランジスタＭ１のソースを電源に連結する。また，電源電極線４６１は，接触孔４５５を通して電極４４５に接触してキャパシタＣｓｔの他電極をも電源に連結し，接触孔４５７を通して多結晶シリコン層４２４のトランジスタＭ４のソース領域と接触して，トランジスタＭ４のソースも電源に連結する。
【００６９】
電源電極線４６１に関して更に記すべきことは，キャパシタ構造の変形により，キャパシタＣｖｔｈの容量増加を実現できることである。例えば，図５におけるキャパシタＣｖｔｈのゲート層電極４４７に対向する４６０番台の層領域の周囲を一定幅で除去して絶縁リングを形成し，この絶縁リングの内側にある４６０番台の導電層を多結晶シリコン層４２６に接続すれば，キャパシタＣｖｔｈの静電容量を約２倍にまで増加させることが可能である。このような変更をする前の構造ならば，変更による容量増加分に相当する寄生容量がノードＡと電源線ＶＤＤの間に接続され，トランジスタＭ１のゲートに印加されるデータ信号の振幅が低下していたと推測される。
【００７０】
データ線（Ｄｍ）４６３は列方向に長く伸びて，接触孔４５１ｂを通して多結晶シリコン層４２１のトランジスタＭ５のソース領域に接触されて，トランジスタＭ５のソースと電気的に連結される。また，データ線４６３は，接触孔４５１ｂ’を通して多結晶シリコン層４２１’のトランジスタＭ５’のソース領域に接触し，トランジスタＭ５’のソースと電気的に連結される。
【００７１】
連結電極線４６５は，接触孔４５１ａを通して多結晶シリコン層４２１のトランジスタＭ５ドレイン領域に接触し，接触孔４５１ｃを通して多結晶シリコン層４２６の何処かに接触する。つまり，連結電極線４６５は，トランジスタＭ５のドレインとキャパシタＣｖｔｈの一つの電極（ノードＢ）を電気的に連結する。連結電極線４６７は，図６のように，接触孔４５３ａを通して多結晶シリコン層４２２のトランジスタＭ３のドレイン領域に接触し，接触孔４５３ｂを通して電極４４７に接触する。つまり，連結電極線４６７は，トランジスタＭ３のドレインとキャパシタＣｖｔｈの他電極を電気的に連結する（ノードＡ）。
【００７２】
連結電極４６８は，図６のように，電極線４４２に隣接して形成され，接触孔４５８を通して多結晶シリコン層４２３のトランジスタＭ２のドレイン領域に接触し，トランジスタＭ２のドレインと連結電極４６８上に形成されるＯＬＥＤ素子のアノード電極（図示せず）を電気的に連結する。
【００７３】
このように形成された電源電極線４６１，データ線４６３，連結電極線４６５，４６７，４６８の上には平坦化膜４７０が形成される。そして，図示してないが，ＯＬＥＤ素子のアノード，つまり，画素電極は平坦化膜４７０を貫通する接触孔を通して連結電極４６８に接触し，トランジスタＭ２のドレインと電気的に連結される。このように画素電極が形成された後に，ＰＤＬ（画素定義層）が形成され，ＰＤＬによって定められた発光領域の画素電極の上には発光層（ＥＭＬ），電子輸送層（ＥＴＬ）及び正孔輸送層（ＨＴＬ）を含む多層構造の有機層が形成される。
【００７４】
このような本発明の一実施形態にかかる配置構造では，直列連結されるキャパシタＣｖｔｈ及びキャパシタＣｓｔに直列連結される一つの電極（ノードＢ）は，多結晶シリコン層４２６で形成され，他電極は，ゲート層４４５，４４７で形成される。
【００７５】
以下，図７〜図１２を参照して，直列に連結された二つのキャパシタ（Ｃｓｔ，Ｃｖｔｈ）の配置構造及び連結関係を詳しく説明する。
【００７６】
まず，図７は，図５のII−II’部分の断面図であって，キャパシタ（Ｃｓｔ，Ｃｖｔｈ）の断面構造を示すための図面であり，図８は，図７の概略的な等価回路図である。
【００７７】
図７を参照すると，基板４００上にバッファー層４１０が形成され，その上に一体に連結された多結晶シリコン層４２６と多結晶シリコン層４２４が形成される。多結晶シリコン層４２６は，全体的にｎ+またはｐ+不純物でドーピングされて，キャパシタＣｖｔｈ及びキャパシタＣｓｔの一つの電極を形成する。多結晶シリコン層４２４は，トランジスタＭ４のソース４２４ｓ，ドレイン４２４ｄ及びチャンネル領域４２４ｃを形成する。図７において，多結晶シリコン層４２４の斜線領域はトランジスタＭ４のソース４２４ｓ及びドレイン領域４２４ｄであって，不純物でドーピングした領域であり，多結晶シリコン層４２４の空白領域はトランジスタＭ４のチャンネル領域４２４ｃであって，不純物でドーピングしてない領域である。このようにすることで，多結晶シリコン層４２６と多結晶シリコン層４２４ｄが直接連結されるので，キャパシタ（Ｃｓｔ，Ｃｖｔｈ）の一つの電極とトランジスタＭ４のドレインは，別途の接触孔を通した連結電極線がなくても電気的に連結できる。
【００７８】
多結晶シリコン層４２６上には，電極４４５及び電極４４７が形成され，多結晶シリコン層４２６と電極４４５はキャパシタＣｓｔを形成し，多結晶シリコン層４２６と電極４４７はキャパシタＶｔｈを形成する。また，多結晶シリコン層４２６の一端には，接触孔４５１ｃを通してトランジスタＭ５のドレインと電気的に連結された連結電極４６５が接触する。したがって，現在選択信号Ｓｎに応答してトランジスタＭ５が遮断から導通に変化すれば，トランジスタＭ５のドレインに印加されるデータ電圧Ｖｄａｔａが多結晶シリコン層４２６に伝達される。
【００７９】
多結晶シリコン層４２４のチャンネル領域４２４ｃ上には，直前走査線Ｓｎ−１に相当する電極線４４３が配置されて，トランジスタＭ４のゲートを形成する。また，多結晶シリコン層４２４のトランジスタＭ４のソース領域４２４ｓには，接触孔４５７を通して電源線４６１が接触する。したがって，直前選択信号Ｓｎ−１によってトランジスタＭ４が遮断から導通に変化して，電源電圧Ｖｄｄは，トランジスタＭ４のドレイン領域４２４ｄを通って多結晶シリコン層４２６に印加される。
【００８０】
図７に示すように構成されたトランジスタＭ５，トランジスタＭ４，キャパシタＣｖｔｈ及びキャパシタＣｓｔは，等価回路図として図８のように表すことができる。つまり，直前走査線の選択信号Ｓｎ−１にローレベルが印加されると，トランジスタＭ４が遮断から導通に変化してノードＢには電源電圧Ｖｄｄが印加される。次に，現在走査線の選択信号Ｓｎにローレベルが印加されると，トランジスタＭ５が遮断から導通に変化してノードＢにはデータ電圧Ｖｄａｔａが印加される。
【００８１】
次に，図９〜図１２を参照して，直前選択信号Ｓｎ−１が印加される時と，選択信号Ｓｎが印加される時のキャパシタＣｓｔ，Ｃｖｔｈの動作について説明する。
【００８２】
図９は，直前選択信号Ｓｎ−１が印加される時の等価回路図であり，図１０は，直前選択信号Ｓｎ−１が印加される時の多結晶シリコン層４２６，４２４及び電極４４５，４４７の電位を示す図面である。
【００８３】
図９で示す実線は，選択信号Ｓｎ−１がローレベルである間に，トランジスタＭ４が遮断から導通に変化して電源電圧ＶｄｄがノードＢに印加される状態を表す。
【００８４】
つまり，図１０のように，多結晶シリコン層のチャンネル領域４２４ｃにチャンネルが形成されて，ソース領域４２４ｓに印加された電源電圧Ｖｄｄはドレイン領域４２４ｄを通して多結晶シリコン層４２６に伝達されて，多結晶シリコン層４２４，４２６の電位はＶＤＤになる。また，電極４４５には，接触孔４５５を通して電源電圧Ｖｄｄが印加される。したがって，キャパシタＣｖｔｈは，電位がＶＤＤである多結晶シリコン層４２６と電極４４７が第１キャパシタＣｖｔｈ２を形成し，電位がＶＤＤである電極線４６１と電極４４７が第２キャパシタＣｖｔｈ１を形成することによって多重層キャパシタになる。第１キャパシタＣｖｔｈ１及び第２キャパシタＣｖｔｈ２は，等価的に図９のように並列的に連結されたキャパシタとして表現される。そして多結晶シリコン層４２６と電極４４５は，電位がＶＤＤとほとんど同じなので，図９で点線で表示したようにキャパシタとして動作することはない。
【００８５】
直前選択信号Ｓｎ−１が印加された後，現在選択信号Ｓｎが印加される。
【００８６】
図１１は現在選択信号Ｓｎが印加される時の等価回路図であり，図１２は現在選択信号Ｓｎが印加される時の多結晶シリコン層４２６，４２４及び電極４４５，４４７の電位を示す図面である。
【００８７】
図１１に示す実線は，選択信号Ｓｎがローレベルである間に，トランジスタＭ４は導通から遮断に変化し，トランジスタＭ５が遮断から導通に変化してデータ線４６３，（図５参照）に印加されたデータ電圧ＶｄａｔａがノードＢに印加される状態を表す。
【００８８】
図１２では，トランジスタＭ４が導通から遮断に変化して，電源線４６１はキャパシタＣｖｔｈの一つの電極である多結晶シリコン層４２６から電気的に遮断される。一方，選択信号ＳｎによりトランジスタＭ５が遮断から導通に変化して，連結電極線４６５を通して多結晶シリコン層４２６にデータ電圧Ｖｄａｔａが印加される。また，電極４４５は，接触孔４５５を通して電源線４６１と電気的に連結されているので，電極４４５の電位は継続的にＶＤＤである。したがって，多結晶シリコン層４２６及び電極４４５は，ＶｄａｔａとＶＤＤの電位差だけを充電するキャパシタＣｓｔを形成する。
【００８９】
このように，直列連結されたキャパシタＣｓｔ及びキャパシタＣｖｔｈの共通電極を多結晶シリコン層で形成することによって，キャパシタＣｓｔ及びキャパシタＣｖｔｈの共通電極にトランジスタＭ４のドレインを連結するための別途の接触孔及び連結電極線を形成する必要がなくなる。したがって，接触孔の減少によって，画素形成工程がさらに簡単になり，連結電極線の減少によって発光領域が広くなって開口率が向上する。
【００９０】
また，キャパシタＣｖｔｈは多重層に形成されることで，平面面積は狭いが，２つの連結電極が一つのキャパシタの一つの電極の役割を果たすので，十分なキャパシタ容量を確保することができる。また，キャパシタＣｓｔとキャパシタＣｖｔｈは，多結晶シリコン層４２６を通じて直列連結されるので，二つのキャパシタを直列連結するための別途の連結電極を形成する必要がない。したがって，画素領域内で二つのキャパシタが占める領域の広さを減少させることができると同時に，連結電極が形成される領域が減少して開口率をよりさらに向上させることができる。
【００９１】
本発明の実施形態では，ＯＬＥＤ表示装置について説明したが，本発明はＯＬＥＤ表示装置に限られるものではなく，２つのキャパシタが直列に連結される構造を有する全ての表示装置及び半導体装置に適用することができる。
【００９２】
つまり本発明の権利範囲は，先に説明した各実施形態のような構造に限定されることは無く，請求範囲で定義している本発明の基本概念を使用した当業者による全ての変更及び改良形態も又，本発明の権利範囲に属するものである。
【図面の簡単な説明】
【００９３】
【図１】従来のＯＬＥＤ表示装置の画素の等価回路を示す説明図である。
【図２】従来の表示パネルに形成されるキャパシタの構成を概略的に示す断面図である。
【図３】本発明によるＯＬＥＤ表示装置の構成を概略的に示す説明図である。
【図４】本発明の一実施形態にかかるＯＬＥＤ表示装置の画素回路の等価回路の一例を示す説明図である。
【図５】図４に表す画素回路の配置構造の一例を示す平面図である。
【図６】図５のＩ〜Ｉ’部分の断面図である。
【図７】キャパシタＣｓｔ，Ｃｖｔｈの断面構造を示すための説明面であり，図５のII−II’部分の断面図である。
【図８】図７に示した部分の概略的な等価回路を示す説明図である。
【図９】直前選択信号Ｓｎ−１が印加される時，図７に示した部分の等価回路を示す説明図である。
【図１０】直前選択信号Ｓｎ−１が印加される時の多結晶シリコン層４２６，４２４及び電極４４５，４４７の電位を示す説明図である。
【図１１】現在選択信号Ｓｎが印加される時，図７に示した部分の等価回路を示す説明図である。
【図１２】現在選択信号Ｓｎが印加される時の多結晶シリコン層４２６，４２４及び電極４４５，４４７の電位を表示した説明図である。
【符号の説明】
【００９４】
１０，４００ 基板
１１，４１０ バッファー層
１２，１４ 導電層
１３ 絶縁層
１００ 表示パネル
１１０ 画素回路
２００ 走査駆動部
３００ データ駆動部
４２１，４２１’，４２２，４２３，４２４，４２４ｃ，４２４ｄ，４２４ｓ，４２６，４２６ｄ 多結晶シリコン層
４３０ ゲート絶縁膜
４４１，４４２，４４３ 電極線
４４５，４４６，４４７ 電極
４５０ 層間絶縁膜
４５１ａ，４５１ｂ，４５１ｃ，４５３ａ，４５３ｂ，４５４，４５５，４５７，４５８ 接触孔
４６１ 電源電極線
４６３ データ線
４６５，４６７，４６８ 連結電極線
４７０ 平坦化膜
【技術分野】
【０００１】
本発明は発光表示装置に関し，特に電極の一つが半導体層で構成されたキャパシタと，これを備える発光表示装置に関する。
【背景技術】
【０００２】
画素表示装置は平板表示装置（ＦＰＤ）とも呼ばれる装置であって，二つの基板の間に基板面に交差する隔壁や電気力線を立てて区画された空間を作り，この空間に光を発する部材や透過光を調節する部材などを配置して画素を構成し，この画素を複数個配列して所望の画面を表示する装置であり，最近，マルチメディアの発達と共にその重要性が大きくなっている。このような画素表示装置の中で，印加される電圧によって液晶配列が攪乱されて光が散乱する，または，配列が変化して偏光状態が変化する原理を利用した液晶表示装置（ＬＣＤ），電子線による蛍光体発光を利用した電界放出表示装置（ＦＥＤ），有機物質の電界発光を利用する有機電界発光表示装置（以下，ＯＬＥＤ表示装置という）の開発が加速化している。
【０００３】
これら画素表示装置の中で，ＯＬＥＤ表示装置を駆動する方式には，単純マトリックス方式と，薄膜トランジスタ（ＴＦＴ）を利用した能動マトリックス方式がある。単純マトリックス駆動方式は，正極線と負極線を直交するように形成し，両線を選択して駆動するが，能動マトリックス駆動方式は，薄膜トランジスタを各ＩＴＯ（インジウム錫酸化物）画素電極に連結し，薄膜トランジスタの一つの電極に連結されたキャパシタの容量によって維持される電圧によって駆動する方式である。
【０００４】
図１は，従来の能動マトリクス方式ＯＬＥＤ表示装置の画素の等価回路図である。
【０００５】
図１のように，ＯＬＥＤ表示装置の画素回路はＯＬＥＤ素子，２つのｐチャンネル電界効果薄膜トランジスタＭ１，Ｍ２及びキャパシタＣｓｔを備える。駆動トランジスタＭ２は，高電位の電源線ＶＤＤにソースが連結され，ゲートとソースの間にキャパシタＣｓｔが連結されている。キャパシタＣｓｔは，駆動トランジスタＭ２のゲート〜ソース間電圧Ｖｇｓを一定期間維持する。スイッチングトランジスタＭ１は，現在走査線Ｓｎからの選択信号に応答してデータ線Ｄｍからのデータ電圧をトランジスタＭ２のゲートに伝達する。ＯＬＥＤ素子は，アノードがトランジスタＭ２のドレインに，カソードが低電位の基準電圧線Ｖｓｓに連結され，駆動トランジスタＭ２を通って印加される電流に対応する光を発する。
【０００６】
このように，能動マトリックス方式では，各画素回路毎に薄膜トランジスタ及びキャパシタを備え，キャパシタ容量によって維持される電圧によって画素の光強度を制御する。したがって，能動マトリックス駆動方式での各表示画素は，所定の時間，例えば，一つのフレーム期間中は継続してデータ信号に対応する映像を表示し続けることが可能であり，単純マトリックス駆動方式より表示品質が優れているので，現在，単純マトリックス方式より広く用いられている。
【０００７】
図２は，従来の表示パネルに形成されたキャパシタの構成を概略的に示す断面図である。
【０００８】
基板１０上にバッファー層１１が形成され，その上にキャパシタの一つの電極を構成する導電層１２が形成される。導電層１２上には絶縁層１３が誘電体として形成され，絶縁層１３上にはキャパシタのもう一つの電極である導電層１４が形成される。このように，導電層１２と導電層１４とから構成されるキャパシタが，画素回路領域内に形成される。画素回路が形成される領域内には，このようなキャパシタが形成されて，キャパシタの広さは，表示パネルの特性に応じて要求される容量によって決定される。
【０００９】
また，能動マトリックス方式表示パネルの画素領域には，所定広さのキャパシタだけではなく，薄膜トランジスタも形成しなければならない。このことは，表示素子を形成できる領域の広さが減少する可能性を意味する。つまり，表示素子から放射される光の放射領域の広さが減少する可能性を意味する。これは，表示パネルの開口率が減少することになりかねないし，表示パネルの表示品質の低下につながる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特に，ＯＬＥＤ表示装置は，駆動トランジスタの閾値電圧を補償するために，２つ以上のキャパシタ及び複数の薄膜トランジスタを備える画素回路を使用する傾向があるので，さらに開口率が減少する恐れがある。したがって，面積が狭くても十分な容量を有するキャパシタが要求される。
【００１１】
本発明が解決しようとする技術的課題は，データ電圧維持用とトランジスタ閾値電圧補償用の，２個のキャパシタが直列に連結された構造を有し，面積が狭くても十分な容量を有するキャパシタ装置を提供することである。
【課題を解決するための手段】
【００１２】
前記課題を解決するための本発明の一つの特徴によるよるキャパシタは，基板上に形成されるキャパシタであって，不純物がドーピングされた多結晶シリコン層と，前記多結晶シリコン層上に形成された第１絶縁層と，前記第１絶縁層上に形成されて，第１領域と第２領域にそれぞれ分離されて形成された第１金属層と，前記第１金属層上に形成された第２絶縁層と，前記第２絶縁層上に形成されて，前記第１金属層の第２領域と電気的に連結された第２金属層とを備える。
【００１３】
前記第２金属層は，前記第１金属層の第１領域の少なくとも一部の部分と重なるように，より具体的には，絶縁されながら重なるように形成されたことを特徴とする。
【００１４】
前記課題を解決するための本発明の他の特徴によるキャパシタは，基板上に形成されるキャパシタであって，基板上に一体に形成される第１導電層と，前記第１導電層上に形成される第１絶縁層と，前記第１絶縁層上に，第１領域と第２領域にそれぞれ分離されて形成された第２導電層と，前記第２導電層上に形成された第２絶縁層と，前記第２絶縁層上に，少なくとも前記第２導電層の第１領域と重なり，前記第２導電層の第２領域と電気的に連結されて形成された第３導電層とを備え，第１期間に，前記第１導電層と前記第３導電層に同じ電位が印加され，第２期間に，前記第３導電層には第１電位が印加され，前記第１導電層には前記第１電位とは異なる第２電位が印加される。
【００１５】
前記第１導電層は不純物がドープされた多結晶シリコン層であって，前記第２及び第３導電層は金属導電層であってもよい。
【００１６】
前記第１導電層は前記第１期間に遮断から導通に変化するスイッチング素子を通して前期第３導電層と電気的に連結され得て，前記スイッチング素子はソースが前記第３導電層に電気的に連結されて，ドレインが第１導電層に電気的に連結されるトランジスタであってもよい。
【００１７】
前記第１導電層は，前記第２期間に遮断から導通に変化するスイッチング素子を通って前記第２電位が印加される。
【００１８】
前記課題を解決するための本発明の他の特徴によるキャパシタ装置は，第１電極及び前記第１電極と絶縁されながら重なる第２電極を備えた第１キャパシタ；前記第１電極と一体に形成される第３電極及び前記第３電極と絶縁されながら重なる第４電極を備えた第２キャパシタ；少なくとも前記第２電極と絶縁されながら重なり，第４電極に電気的に連結されて，第１電位が印加される第５電極と前記第３電極を第１期間の間に電気的に連結する第１スイッチング素子;及び前記第１電位とは異なる第２電位が印加される第６電極と，前記第１電極を第２期間の間に電気的に連結する第２スイッチング素子；を備える。
【００１９】
一体に形成された前記第１電極及び第３電極は，不純物がドーピングされた多結晶シリコン層を含んで構成されてもよい。
【００２０】
前記第１スイッチング素子は，ソースが前記第５電極に電気的に連結され，ドレインが前記第３電極に電気的に連結されるトランジスタであってもよい。
【００２１】
前記第２スイッチング素子は，ソースが前記第６電極に電気的に連結され，ドレインが前記第１電極に電気的に連結されるトランジスタであってもよい。
【００２２】
前記第１キャパシタは，前記第１期間に，前記第１電極と前記第２電極とを含んで形成される第３キャパシタと，前記第２電極と前記第５電極とを含んで形成される第４キャパシタが並列的に連結されて作動できる。
【００２３】
前記第２キャパシタは，前記第２期間に，前記第１電位と第２電位との差に相当する電圧が充電され得る。
【発明の効果】
【００２４】
本発明によると，直列連結されたキャパシタＣｓｔ及びキャパシタＣｖｔｈの共通電極を多結晶シリコン層で形成することによって，キャパシタＣｓｔ及びキャパシタＣｖｔｈの共通電極にトランジスタＭ４のドレインを連結するための別途の接触孔及び連結電極線を形成する必要がなくなる。したがって，接触孔の減少により画素形成工程がさらに便利になり，連結電極線の減少により発光領域が広くなって開口率が向上する。
【００２５】
また，キャパシタＣｖｔｈは多重層で形成されるので平面面積は狭いが，２つの連結電極が一つのキャパシタの一つの電極役割も果たすため，十分な容量を確保することができる。また，キャパシタＣｓｔとキャパシタＣｖｔｈは，多結晶シリコン層を介して直列連結されるので，二つのキャパシタを直列に連結させるための別途の連結電極を形成する必要がない。したがって，画素領域内で，二つのキャパシタが占める領域の広さを減少させることができるので，開口率をさらに向上させることができる。
【発明を実施するための最良の形態】
【００２６】
以下，添付図面を参照しながら，本発明の実施形態について詳細に説明する。本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２７】
なお，本明細書において，ある部分が別の部分と連結されていると記載する時，これは直接的に連結されている場合だけではなく，その間に他の部分を介して連結されている場合も含む。また，層，膜，領域，板などの部分が別の部分の上にあると記載する時，これは別の部分の“真上に”ある場合だけではなく，その間に他の部分がある場合も含む。
【００２８】
まず，図３〜図１２を参照しながら，本発明の一実施形態にかかるＯＬＥＤ表示装置について詳細に説明する。
【００２９】
図３〜図１２で，走査線に関する用語を定義すると，現在選択信号を伝達しようとする走査線を“現在走査線”，現在選択信号が伝えられる直前に選択信号を伝達した走査線を“直前走査線”，現在選択信号が伝えられた後に，選択信号を伝達した走査線を“次の走査線”とする。また，現在画素Ｐｎの構成要素に対して図面符号を付与し，直前画素Ｐｎ−１の構成要素の図面符号は，現在画素Ｐｎの構成要素の図面符号と同じ番号に“’”を追加して表示した。
【００３０】
図３は，本発明によるＯＬＥＤ表示装置の構成を概略的に示す図面である。
【００３１】
図３のように，ＯＬＥＤ表示装置は，表示パネル１００，走査駆動部２００及びデータ駆動部３００を備える。
【００３２】
表示パネル１００は，列方向に伸びている複数のデータ線Ｄ１−Ｄｍ，行方向に伸びている複数の走査線（ゲート線ともいう，以下，走査線とする）Ｓ１−Ｓｎ，及び複数の画素回路１１０を備える。データ線Ｄ１−Ｄｍは，画像信号を表すデータ信号を画素回路１１０に伝達し，走査線Ｓ１−Ｓｎは，選択信号を画素回路１１０に伝達する。画素回路１１０は，隣接した二つのデータ線Ｄ１−Ｄｍと隣接した二つの走査線Ｓ１−Ｓｎによって限定される画素領域に形成される。
【００３３】
走査駆動部２００は，走査線Ｓ１−Ｓｎにそれぞれ選択信号を順次に印加し，データ駆動部３００は，データ線Ｄ１−Ｄｍに画像信号に対応するデータ電圧を印加する。
【００３４】
図４は，本発明の一実施形態にかかるＯＬＥＤ表示装置の画素回路の一例を表す等価回路図である。図４では，ｍ列目データ線Ｄｍと現在走査線Ｓｎ及び直前走査線Ｓｎ−１に連結された画素回路だけを表した。
【００３５】
図４に示すように，画素回路はトランジスタＭ１−Ｍ５，キャパシタＣｓｔ，Ｃｖｔｈ，及びＯＬＥＤ素子を備える。
【００３６】
ＯＬＥＤ素子を駆動するためのトランジスタＭ１は，電源ＶｄｄとＯＬＥＤ素子の間に接続され，ゲートに印加される電圧に対応する電流をトランジスタＭ２を通してＯＬＥＤ素子に伝達する。トランジスタＭ１のゲートには，キャパシタＣｖｔｈのノードＡが接続され，キャパシタＣｖｔｈのノードＢと電源Ｖｄｄとの間にキャパシタＣｓｔとトランジスタＭ４が並列接続される。
【００３７】
トランジスタＭ５は，現在走査線Ｓｎからの選択信号に対応して，データ線Ｄｍから印加されたデータ電圧をキャパシタＣｖｔｈのノードＢに伝達する。トランジスタＭ４は，直前走査線Ｓｎ−１からの選択信号に対応して，キャパシタＣｖｔｈのノードＢを電源Ｖｄｄに直接連結する。トランジスタＭ３は，直前走査線Ｓｎ−１からの選択信号に対応して，トランジスタＭ１をダイオード連結させる。トランジスタＭ２は，トランジスタＭ１のドレインとＯＬＥＤ素子のアノードと間に接続され，発光制御線Ｅｎからの選択信号に対応して，トランジスタＭ１のドレインとＯＬＥＤ素子との間を遮断する。ＯＬＥＤ素子は，トランジスタＭ２を通して入力される電流に対応して光を放出する。
【００３８】
次に，画素回路の動作について，より詳しく説明する。
【００３９】
まず，直前走査線Ｓｎ−１にローレベルの選択信号が印加されると，トランジスタＭ３が遮断から導通に変化して，トランジスタＭ１はダイオード連結状態となる。したがって，トランジスタＭ１のゲートとソースとの間の電圧は，トランジスタＭ１の閾値電圧Ｖｔｈになるまで変化する。この時，トランジスタＭ１のソースが電源Ｖｄｄに連結されているので，トランジスタＭ１のゲート，つまりキャパシタＣｖｔｈのノードＡに印加される電圧は，電源電圧Ｖｄｄと閾値電圧Ｖｔｈとの和になる。また，トランジスタＭ４が遮断から導通に変化して，キャパシタＣｖｔｈのノードＢには電源Ｖｄｄが印加されて，キャパシタＣｖｔｈに充電される電圧ＶＣｖｔｈは数式１の通りである。
【００４０】
【数１】
【００４１】
ここで，ＶＣｖｔｈはキャパシタＣｖｔｈに充電される電圧を意味し，ＶＣｖｔｈＡはキャパシタＣｖｔｈのノードＡに印加される電圧，ＶＣｖｔｈＢはキャパシタＣｖｔｈのノードＢに印加される電圧を意味する。
【００４２】
また，Ｎタイプのチャンネルを有するトランジスタＭ２は，発光制御線Ｅｎのローレベルの信号に対応して遮断されて，トランジスタＭ１に流れる電流がＯＬＥＤ素子に流れることを防止し，現在走査線Ｓｎにはハイレバルの信号が印加されてトランジスタＭ５は遮断される。
【００４３】
次に，現在走査線Ｓｎにローレベルの選択信号が印加されると，トランジスタＭ５が遮断から導通に変化して，データ電圧ＶｄａｔａがノードＢに印加される。また，キャパシタＣｖｔｈには，トランジスタＭ１の閾値電圧Ｖｔｈに相当する電圧が充電されているので，トランジスタＭ１のゲートには，データ電圧ＶｄａｔａとトランジスタＭ１の閾値電圧Ｖｔｈを合わせた電圧が印加される。つまり，トランジスタＭ１のゲート−ソース間の電圧Ｖｇｓは数式２の通りである。この時，発光制御線Ｅｎには，ローレベルの信号が印加されてトランジスタＭ２は遮断される。
【００４４】
【数２】
【００４５】
次に，発光制御線Ｅｎのハイレベル信号に対応して，トランジスタＭ２が導通に変化して，トランジスタＭ１のゲート−ソース電圧Ｖｇｓに対応する電流ＩＯＬＥＤがＯＬＥＤ素子に供給されて，ＯＬＥＤ素子は発光する。電流ＩＯＬＥＤは数式３の通りである。
【００４６】
【数３】
【００４７】
ここで，ＩＯＬＥＤはＯＬＥＤ素子に流れる電流，ＶｇｓはトランジスタＭ１のソースとゲートとの間の電圧，ＶｔｈはトランジスタＭ１の閾値電圧，Ｖｄａｔａはデータ電圧，βは定数値を示す。
【００４８】
このように，本発明の一実施形態にかかる画素回路は，各画素に位置するトランジスタＭ１の閾値電圧Ｖｔｈの値に偏差があっても，この閾値電圧Ｖｔｈの偏差がキャパシタＣｖｔｈによって補正されるので，ＯＬＥＤ素子に供給される電流は一定になる。
【００４９】
以下，図５及び図６を参照して本発明の一実施形態にかかる画素回路の配置構造について詳細に説明する。
【００５０】
図５は，図４に表した画素回路の配置構造の一例を示す平面図であり，図６は，図５のＩ〜Ｉ’部分の断面図である。
【００５１】
図５では，半導体層として多結晶シリコン層を使用している。図５では，多結晶シリコン層でドーピング領域を表示してないが，図６では，ドーピング領域を斜線領域として表示した。つまり，図６では，多結晶シリコン層での斜線領域はｎ+またはｐ+不純物でドーピングされた領域であり，斜線がない空白領域はドーピングされてない真性領域である。つまり，ゲート電極線４４３，４４２とそれぞれ交差するトランジスタのチャンネル領域は，ドーピングされてない領域として空白で表示し，トランジスタのドレイン領域及びソース領域は，ｎ+またはｐ+不純物でドーピングされた領域として斜線で表示した。
【００５２】
また，図５では，上下に同じ構造の画素が反復して並んでいる。ここで，上の画素を現在画素，下の画素を次の画素として説明する。なお，トランジスタＭ５のみは，下側画素の左側にある。
【００５３】
図５及び図６のように，絶縁基板４００上に酸化ケイ素などを含んでなるバッファー層４１０が形成され，バッファー層４１０上に半導体層である多結晶シリコン層４２１，４２２，４２３，４２４，４２６など，更に，ゲート絶縁膜４３０，電極線４４１などのゲート層（参照符号４４０番台の層），層間絶縁膜４５０，電源電極線４６１などの４６０番台の層，平坦化膜４７０が順次形成される。
【００５４】
半導体層を区画（パターニング）した多結晶シリコン層４２１は，図５左下部分のように‘Ｕ’字形態に形成されて，現在画素のスイッチングトランジスタＭ５のソース，ドレイン，チャンネル領域として使用される。一方，多結晶シリコン層４２１’は図５上部で，下部の多結晶シリコン層４２１と同様に‘Ｕ’字形態に形成されて，直前画素スイッチングトランジスタＭ５’のソース，チャンネル，ドレインになる。
【００５５】
図５中央の多結晶シリコン層４２２は，多結晶シリコン層４２１’に隣接して逆‘コ’字形態に形成され，現在画素のトランジスタＭ３のソース，ドレイン，チャンネル領域になる。
【００５６】
各画素の中央にある縦長に形成された多結晶シリコン層４２３は，上方から順に，上部がトランジスタＭ１のソース，チャンネル，ドレイン領域，下部がトランジスタＭ２のソース，チャンネル，ドレイン領域になる。また，多結晶シリコン層４２３は，図６に示すように，多結晶シリコン層４２２と連結されるように配置されて，トランジスタＭ３のソースまたはドレイン領域はトランジスタＭ１のドレイン及びトランジスタＭ２のソース領域に電気的に連結される。
【００５７】
各画素右下の多結晶シリコン層４２４は，多結晶シリコン層４２３の右側で‘Ｕ’字形態に形成されて，トランジスタＭ４のソース，ドレイン，チャンネル領域を形成する。
【００５８】
図５上部の多結晶シリコン層４２６は，広い面積に‘ｎ’字形態に形成されて多結晶シリコン層４２３上半分を囲み，左側部分に配置されてキャパシタＣｖｔｈの一つの電極を形成する第１領域と，右側部分に配置されてキャパシタＣｓｔの一つの電極を形成する第２領域を含む。これにより，第１領域と第２領域が電気的に連結され全体として共通電極（図４のノードＢ）を形成する。また，多結晶シリコン層４２６は，多結晶シリコン層４２４と連結されて，トランジスタＭ４のドレイン領域とキャパシタＣｓｔ及びキャパシタＣｖｔｈの一つの電極と電気的に連結される。
【００５９】
このような配置配線方法（レイアウト）には若干の変更が可能である。例えば，ノードＢをトランジスタＭ５に接続するためデータ伝送線が長くなって寄生容量が増加し充放電時定数が長くなるため，レベル変動の激しい画像信号に波形歪を生じやすい短所が予想される。これを解決するため，現在画素のスイッチングトランジスタＭ５を図５の直前選択信号線Ｓｎ−１より上方に移動配置して折り返しデータ線を短くすると共に，ゲート接続線を，図５下部の現在選択信号線Ｓｎから枝分けして配線する案がある。この枝分け配線には，信号線Ｓｎ−１及びＥｎと次回画素用多結晶シリコン層の面上を絶縁されて通り過ぎる４６０番台の層（最上層）を利用し，ゲート電極のゲート層（参照符号４４０番台の層）に接触孔で連結すればよい。この場合に，選択信号Ｓの波形遅延が予想されるが，信号波形が一定であるから，補正が容易である。また，このようにすれば，トランジスタＭ５のソース・ドレインを構成する多結晶シリコン層４２１の出力側と，キャパシタ電極を構成する多結晶シリコン層４２６とを直結できるから，接続孔の個数が増加することはない。
【００６０】
次に，各層の関係を眺めると，図６に示すように，形成された多結晶シリコン層４２１，４２２，４２３，４２４，４２６上にゲート絶縁膜４３０が形成される。
【００６１】
再度，図５を参照すると，ゲート絶縁膜４３０の上には，ゲートを形成する電極線または電極などのゲート層（参照符号４４０番台の層）が形成される。具体的に，ゲート層は，現在走査線Ｓｎに対応する電極線４４１，発光制御線Ｅｎに対応する電極線４４２，直前走査線Ｓｎ−１に対応する電極線４４３，キャパシタＣｓｔの他電極に対応する電極４４５及びキャパシタＣｖｔｈの他電極に対応する電極４４７を含む。
【００６２】
現在走査線Ｓｎである電極線４４１は，行（横）方向に長く伸び，図５左下で現在画素トランジスタＭ５の電流路になる多結晶シリコン層４２１と交差してゲートとなる。電極線４４２は，行方向に長く延長され，多結晶シリコン層４２３と交差して，現在画素トランジスタＭ２のゲートとなる。電極線４４３も，行方向に長く延長され，多結晶シリコン層４２２及び多結晶シリコン層４２４と交差して，それぞれ現在画素のトランジスタＭ３及びトランジスタＭ４のゲートを形成する。また，電極線４４３は，多結晶シリコン層４２１’と交差して，直前画素のトランジスタＭ５’のゲートを形成する。
【００６３】
また，電極４４５は，キャパシタＣｓｔの一つの電極（図４のノードＢ）を形成するドーピングされた多結晶シリコン層４２６の前記第２領域（つまり，右側領域）と重なり，キャパシタＣｓｔの他電極を形成する。更に，電極４４７は，キャパシタＣｖｔｈの一つの電極（ノードＢ）を形成するドーピングされた多結晶シリコン層４２６の前記第１領域（つまり，左側領域）と重なり，キャパシタＣｖｔｈの他電極（ノードＡ）を形成すると共に，この電極４４７は，多結晶シリコン層４２３と交差して延長され，キャパシタＣｖｔｈの他電極と電気的に連結されるトランジスタＭ１のゲート（ノードＡ）を形成する。
【００６４】
以上のほかに，図６に示すように，ゲート電極４４１，４４２，４４３，４４５，４４６上に層間絶縁膜４５０が形成される。この層間絶縁膜４５０の上には，電源電極線４６１，データ線４６３，連結電極線４６５，４６７，４６８など，４６０番台の層が形成される。
【００６５】
また，図５を参照すると，電源電極線４６１，データ線４６３，連結電極線４６５，４６７，４６８は，接触孔４５１ａ，４５１ｂ，４５１ｃ，４５３ａ，４５３ｂ，４５４，４５５，４５７，４５８を通して対応する下層の導電層と電気的に連結される。ここで，図５に示すように，‘■’（黒塗りの四角形）で表示された接触孔４５１ａ，４５１ｂ，４５１ｃ，４５３ａ，４５４，４５７，４５８は，層間絶縁膜４５０及びゲート絶縁膜４３０を貫通して多結晶シリコン層（４２０番台）まで届く接触孔である。
【００６６】
【００６７】
（四角形に対角線２本の記号）で表示された接触孔４５３ｂ，４５５は，層間絶縁膜４５０を貫通してゲート層（参照符号４４０番台の層）まで届く接触孔である。
【００６８】
電源電極線４６１は，列（縦）方向に延長され，キャパシタ（Ｃｓｔ，Ｃｖｔｈ）が形成される領域では，その幅の広さが拡張される。この電源電極線４６１は，接触孔４５４を通して多結晶シリコン層４２３であるトランジスタＭ１のソース領域と接触して，トランジスタＭ１のソースを電源に連結する。また，電源電極線４６１は，接触孔４５５を通して電極４４５に接触してキャパシタＣｓｔの他電極をも電源に連結し，接触孔４５７を通して多結晶シリコン層４２４のトランジスタＭ４のソース領域と接触して，トランジスタＭ４のソースも電源に連結する。
【００６９】
電源電極線４６１に関して更に記すべきことは，キャパシタ構造の変形により，キャパシタＣｖｔｈの容量増加を実現できることである。例えば，図５におけるキャパシタＣｖｔｈのゲート層電極４４７に対向する４６０番台の層領域の周囲を一定幅で除去して絶縁リングを形成し，この絶縁リングの内側にある４６０番台の導電層を多結晶シリコン層４２６に接続すれば，キャパシタＣｖｔｈの静電容量を約２倍にまで増加させることが可能である。このような変更をする前の構造ならば，変更による容量増加分に相当する寄生容量がノードＡと電源線ＶＤＤの間に接続され，トランジスタＭ１のゲートに印加されるデータ信号の振幅が低下していたと推測される。
【００７０】
データ線（Ｄｍ）４６３は列方向に長く伸びて，接触孔４５１ｂを通して多結晶シリコン層４２１のトランジスタＭ５のソース領域に接触されて，トランジスタＭ５のソースと電気的に連結される。また，データ線４６３は，接触孔４５１ｂ’を通して多結晶シリコン層４２１’のトランジスタＭ５’のソース領域に接触し，トランジスタＭ５’のソースと電気的に連結される。
【００７１】
連結電極線４６５は，接触孔４５１ａを通して多結晶シリコン層４２１のトランジスタＭ５ドレイン領域に接触し，接触孔４５１ｃを通して多結晶シリコン層４２６の何処かに接触する。つまり，連結電極線４６５は，トランジスタＭ５のドレインとキャパシタＣｖｔｈの一つの電極（ノードＢ）を電気的に連結する。連結電極線４６７は，図６のように，接触孔４５３ａを通して多結晶シリコン層４２２のトランジスタＭ３のドレイン領域に接触し，接触孔４５３ｂを通して電極４４７に接触する。つまり，連結電極線４６７は，トランジスタＭ３のドレインとキャパシタＣｖｔｈの他電極を電気的に連結する（ノードＡ）。
【００７２】
連結電極４６８は，図６のように，電極線４４２に隣接して形成され，接触孔４５８を通して多結晶シリコン層４２３のトランジスタＭ２のドレイン領域に接触し，トランジスタＭ２のドレインと連結電極４６８上に形成されるＯＬＥＤ素子のアノード電極（図示せず）を電気的に連結する。
【００７３】
このように形成された電源電極線４６１，データ線４６３，連結電極線４６５，４６７，４６８の上には平坦化膜４７０が形成される。そして，図示してないが，ＯＬＥＤ素子のアノード，つまり，画素電極は平坦化膜４７０を貫通する接触孔を通して連結電極４６８に接触し，トランジスタＭ２のドレインと電気的に連結される。このように画素電極が形成された後に，ＰＤＬ（画素定義層）が形成され，ＰＤＬによって定められた発光領域の画素電極の上には発光層（ＥＭＬ），電子輸送層（ＥＴＬ）及び正孔輸送層（ＨＴＬ）を含む多層構造の有機層が形成される。
【００７４】
このような本発明の一実施形態にかかる配置構造では，直列連結されるキャパシタＣｖｔｈ及びキャパシタＣｓｔに直列連結される一つの電極（ノードＢ）は，多結晶シリコン層４２６で形成され，他電極は，ゲート層４４５，４４７で形成される。
【００７５】
以下，図７〜図１２を参照して，直列に連結された二つのキャパシタ（Ｃｓｔ，Ｃｖｔｈ）の配置構造及び連結関係を詳しく説明する。
【００７６】
まず，図７は，図５のII−II’部分の断面図であって，キャパシタ（Ｃｓｔ，Ｃｖｔｈ）の断面構造を示すための図面であり，図８は，図７の概略的な等価回路図である。
【００７７】
図７を参照すると，基板４００上にバッファー層４１０が形成され，その上に一体に連結された多結晶シリコン層４２６と多結晶シリコン層４２４が形成される。多結晶シリコン層４２６は，全体的にｎ+またはｐ+不純物でドーピングされて，キャパシタＣｖｔｈ及びキャパシタＣｓｔの一つの電極を形成する。多結晶シリコン層４２４は，トランジスタＭ４のソース４２４ｓ，ドレイン４２４ｄ及びチャンネル領域４２４ｃを形成する。図７において，多結晶シリコン層４２４の斜線領域はトランジスタＭ４のソース４２４ｓ及びドレイン領域４２４ｄであって，不純物でドーピングした領域であり，多結晶シリコン層４２４の空白領域はトランジスタＭ４のチャンネル領域４２４ｃであって，不純物でドーピングしてない領域である。このようにすることで，多結晶シリコン層４２６と多結晶シリコン層４２４ｄが直接連結されるので，キャパシタ（Ｃｓｔ，Ｃｖｔｈ）の一つの電極とトランジスタＭ４のドレインは，別途の接触孔を通した連結電極線がなくても電気的に連結できる。
【００７８】
多結晶シリコン層４２６上には，電極４４５及び電極４４７が形成され，多結晶シリコン層４２６と電極４４５はキャパシタＣｓｔを形成し，多結晶シリコン層４２６と電極４４７はキャパシタＶｔｈを形成する。また，多結晶シリコン層４２６の一端には，接触孔４５１ｃを通してトランジスタＭ５のドレインと電気的に連結された連結電極４６５が接触する。したがって，現在選択信号Ｓｎに応答してトランジスタＭ５が遮断から導通に変化すれば，トランジスタＭ５のドレインに印加されるデータ電圧Ｖｄａｔａが多結晶シリコン層４２６に伝達される。
【００７９】
多結晶シリコン層４２４のチャンネル領域４２４ｃ上には，直前走査線Ｓｎ−１に相当する電極線４４３が配置されて，トランジスタＭ４のゲートを形成する。また，多結晶シリコン層４２４のトランジスタＭ４のソース領域４２４ｓには，接触孔４５７を通して電源線４６１が接触する。したがって，直前選択信号Ｓｎ−１によってトランジスタＭ４が遮断から導通に変化して，電源電圧Ｖｄｄは，トランジスタＭ４のドレイン領域４２４ｄを通って多結晶シリコン層４２６に印加される。
【００８０】
図７に示すように構成されたトランジスタＭ５，トランジスタＭ４，キャパシタＣｖｔｈ及びキャパシタＣｓｔは，等価回路図として図８のように表すことができる。つまり，直前走査線の選択信号Ｓｎ−１にローレベルが印加されると，トランジスタＭ４が遮断から導通に変化してノードＢには電源電圧Ｖｄｄが印加される。次に，現在走査線の選択信号Ｓｎにローレベルが印加されると，トランジスタＭ５が遮断から導通に変化してノードＢにはデータ電圧Ｖｄａｔａが印加される。
【００８１】
次に，図９〜図１２を参照して，直前選択信号Ｓｎ−１が印加される時と，選択信号Ｓｎが印加される時のキャパシタＣｓｔ，Ｃｖｔｈの動作について説明する。
【００８２】
図９は，直前選択信号Ｓｎ−１が印加される時の等価回路図であり，図１０は，直前選択信号Ｓｎ−１が印加される時の多結晶シリコン層４２６，４２４及び電極４４５，４４７の電位を示す図面である。
【００８３】
図９で示す実線は，選択信号Ｓｎ−１がローレベルである間に，トランジスタＭ４が遮断から導通に変化して電源電圧ＶｄｄがノードＢに印加される状態を表す。
【００８４】
つまり，図１０のように，多結晶シリコン層のチャンネル領域４２４ｃにチャンネルが形成されて，ソース領域４２４ｓに印加された電源電圧Ｖｄｄはドレイン領域４２４ｄを通して多結晶シリコン層４２６に伝達されて，多結晶シリコン層４２４，４２６の電位はＶＤＤになる。また，電極４４５には，接触孔４５５を通して電源電圧Ｖｄｄが印加される。したがって，キャパシタＣｖｔｈは，電位がＶＤＤである多結晶シリコン層４２６と電極４４７が第１キャパシタＣｖｔｈ２を形成し，電位がＶＤＤである電極線４６１と電極４４７が第２キャパシタＣｖｔｈ１を形成することによって多重層キャパシタになる。第１キャパシタＣｖｔｈ１及び第２キャパシタＣｖｔｈ２は，等価的に図９のように並列的に連結されたキャパシタとして表現される。そして多結晶シリコン層４２６と電極４４５は，電位がＶＤＤとほとんど同じなので，図９で点線で表示したようにキャパシタとして動作することはない。
【００８５】
直前選択信号Ｓｎ−１が印加された後，現在選択信号Ｓｎが印加される。
【００８６】
図１１は現在選択信号Ｓｎが印加される時の等価回路図であり，図１２は現在選択信号Ｓｎが印加される時の多結晶シリコン層４２６，４２４及び電極４４５，４４７の電位を示す図面である。
【００８７】
図１１に示す実線は，選択信号Ｓｎがローレベルである間に，トランジスタＭ４は導通から遮断に変化し，トランジスタＭ５が遮断から導通に変化してデータ線４６３，（図５参照）に印加されたデータ電圧ＶｄａｔａがノードＢに印加される状態を表す。
【００８８】
図１２では，トランジスタＭ４が導通から遮断に変化して，電源線４６１はキャパシタＣｖｔｈの一つの電極である多結晶シリコン層４２６から電気的に遮断される。一方，選択信号ＳｎによりトランジスタＭ５が遮断から導通に変化して，連結電極線４６５を通して多結晶シリコン層４２６にデータ電圧Ｖｄａｔａが印加される。また，電極４４５は，接触孔４５５を通して電源線４６１と電気的に連結されているので，電極４４５の電位は継続的にＶＤＤである。したがって，多結晶シリコン層４２６及び電極４４５は，ＶｄａｔａとＶＤＤの電位差だけを充電するキャパシタＣｓｔを形成する。
【００８９】
このように，直列連結されたキャパシタＣｓｔ及びキャパシタＣｖｔｈの共通電極を多結晶シリコン層で形成することによって，キャパシタＣｓｔ及びキャパシタＣｖｔｈの共通電極にトランジスタＭ４のドレインを連結するための別途の接触孔及び連結電極線を形成する必要がなくなる。したがって，接触孔の減少によって，画素形成工程がさらに簡単になり，連結電極線の減少によって発光領域が広くなって開口率が向上する。
【００９０】
また，キャパシタＣｖｔｈは多重層に形成されることで，平面面積は狭いが，２つの連結電極が一つのキャパシタの一つの電極の役割を果たすので，十分なキャパシタ容量を確保することができる。また，キャパシタＣｓｔとキャパシタＣｖｔｈは，多結晶シリコン層４２６を通じて直列連結されるので，二つのキャパシタを直列連結するための別途の連結電極を形成する必要がない。したがって，画素領域内で二つのキャパシタが占める領域の広さを減少させることができると同時に，連結電極が形成される領域が減少して開口率をよりさらに向上させることができる。
【００９１】
本発明の実施形態では，ＯＬＥＤ表示装置について説明したが，本発明はＯＬＥＤ表示装置に限られるものではなく，２つのキャパシタが直列に連結される構造を有する全ての表示装置及び半導体装置に適用することができる。
【００９２】
つまり本発明の権利範囲は，先に説明した各実施形態のような構造に限定されることは無く，請求範囲で定義している本発明の基本概念を使用した当業者による全ての変更及び改良形態も又，本発明の権利範囲に属するものである。
【図面の簡単な説明】
【００９３】
【図１】従来のＯＬＥＤ表示装置の画素の等価回路を示す説明図である。
【図２】従来の表示パネルに形成されるキャパシタの構成を概略的に示す断面図である。
【図３】本発明によるＯＬＥＤ表示装置の構成を概略的に示す説明図である。
【図４】本発明の一実施形態にかかるＯＬＥＤ表示装置の画素回路の等価回路の一例を示す説明図である。
【図５】図４に表す画素回路の配置構造の一例を示す平面図である。
【図６】図５のＩ〜Ｉ’部分の断面図である。
【図７】キャパシタＣｓｔ，Ｃｖｔｈの断面構造を示すための説明面であり，図５のII−II’部分の断面図である。
【図８】図７に示した部分の概略的な等価回路を示す説明図である。
【図９】直前選択信号Ｓｎ−１が印加される時，図７に示した部分の等価回路を示す説明図である。
【図１０】直前選択信号Ｓｎ−１が印加される時の多結晶シリコン層４２６，４２４及び電極４４５，４４７の電位を示す説明図である。
【図１１】現在選択信号Ｓｎが印加される時，図７に示した部分の等価回路を示す説明図である。
【図１２】現在選択信号Ｓｎが印加される時の多結晶シリコン層４２６，４２４及び電極４４５，４４７の電位を表示した説明図である。
【符号の説明】
【００９４】
１０，４００ 基板
１１，４１０ バッファー層
１２，１４ 導電層
１３ 絶縁層
１００ 表示パネル
１１０ 画素回路
２００ 走査駆動部
３００ データ駆動部
４２１，４２１’，４２２，４２３，４２４，４２４ｃ，４２４ｄ，４２４ｓ，４２６，４２６ｄ 多結晶シリコン層
４３０ ゲート絶縁膜
４４１，４４２，４４３ 電極線
４４５，４４６，４４７ 電極
４５０ 層間絶縁膜
４５１ａ，４５１ｂ，４５１ｃ，４５３ａ，４５３ｂ，４５４，４５５，４５７，４５８ 接触孔
４６１ 電源電極線
４６３ データ線
４６５，４６７，４６８ 連結電極線
４７０ 平坦化膜
【特許請求の範囲】
【請求項１】
不純物がドーピングされた多結晶シリコン層と，
前記多結晶シリコン層上に形成された第１絶縁層と，
前記第１絶縁層上に，第１領域と第２領域にそれぞれ分離されるように形成された第１金属層と，
前記第１金属層上に形成された第２絶縁層と，
前記第２絶縁層上に，前記第１金属層の第２領域と電気的に連結されるように形成された第２金属層と,
を備えたことを特徴とする，キャパシタ。
【請求項２】
前記第２金属層は，前記第１金属層の第１領域の少なくとも一部の部分と，絶縁されながら重なるように形成されたことを特徴とする，請求項１に記載のキャパシタ。
【請求項３】
基板上に形成されるキャパシタにおいて，
基板上に一体に形成された第１導電層と，
前記第１導電層上に形成された第１絶縁層と，
前記第１絶縁層上に，第１領域と第２領域にそれぞれ分離されるように形成された第２導電層と，
前記第２導電層上に形成された第２絶縁層と，
前記第２絶縁層上に，少なくとも前記第２導電層の第１領域と重なり，前記第２導電層の第２領域と電気的に連結されるように形成された第３導電層と，
を備え，
第１期間に，前記第１導電層と前記第３導電層に同じ電位が印加され，第２期間に，前記第３導電層には第１電位が印加され，前記第１導電層には前記第１電位とは異なる第２電位が印加されることを特徴とする，キャパシタ。
【請求項４】
前記第１導電層は，不純物がドーピングされた多結晶シリコン層であることを特徴とする，請求項３に記載のキャパシタ。
【請求項５】
前記第２導電層及び前記第３導電層は，金属電極層であることを特徴とする，請求項４に記載のキャパシタ。
【請求項６】
前記第１導電層は，前記第１期間に遮断から導通に変化するスイッチング素子を通って前記第３導電層と電気的に連結されることを特徴とする，請求項４に記載のキャパシタ。
【請求項７】
前記スイッチング素子は，ソースが前記第３導電層に電気的に連結され，ドレインが第１導電層に電気的に連結されるトランジスタであることを特徴とする，請求項６に記載のキャパシタ。
【請求項８】
前記第１導電層は，前記第２期間に遮断から導通に変化するスイッチング素子を通って前記第２電位が印加されることを特徴とする，請求項４に記載のキャパシタ。
【請求項９】
前記第１導電層は，前記第２期間に遮断から導通に変化するスイッチング素子を通って前記第２電位が印加されることを特徴とする，請求項５に記載のキャパシタ。
【請求項１０】
前記第１導電層は，前記第１期間に遮断から導通に変化するスイッチング素子を通って前記第３導電層と電気的に連結されることを特徴とする，請求項５に記載のキャパシタ。
【請求項１１】
第１電極及び前記第１電極から絶縁されて重なる第２電極を備えた第１キャパシタと；
前記第１電極と一体に形成された第３電極及び前記第３電極から絶縁されて重なる第４電極を備えた第２キャパシタと；
少なくとも前記第２電極から絶縁されて重なり，第４電極に電気的に連結して形成され，第１電位が印加される第５電極と前記第３電極を第１期間の間に電気的に連結する第１スイッチング素子と;
前記第１電位とは異なる第２電位が印加される第６電極と，前記第１電極を第２期間の間に電気的に連結する第２スイッチング素子と；
を備えたことを特徴とする，キャパシタ装置。
【請求項１２】
一体に形成された前記第１電極及び前記第３電極が，不純物でドーピングされた多結晶シリコン層を含んでなることを特徴とする，請求項１１に記載のキャパシタ装置。
【請求項１３】
前記第１スイッチング素子は，ソースが前記第５電極に電気的に連結され，ドレインが前記第３電極に電気的に連結されたトランジスタであることを特徴とする，請求項１１に記載のキャパシタ装置。
【請求項１４】
前記第２スイッチング素子は，ソースが前記第６電極に電気的に連結され，ドレインが前記第１電極に電気的に連結されたトランジスタであることを特徴とする，請求項１１に記載のキャパシタ装置。
【請求項１５】
前記第１キャパシタは，
前記第１期間に，前記第１電極と前記第２電極とを含んでなる第３キャパシタと，前記第２電極と前記第５電極とを含んでなる第４キャパシタが並列的に連結されて作動することを特徴とする，請求項１１に記載のキャパシタ装置。
【請求項１６】
前記第２キャパシタは，
前記第２期間に，前記第１電位と前記第２電位との差に相当する電圧が充電されることを特徴とする，請求項１１に記載のキャパシタ装置。
【請求項１】
不純物がドーピングされた多結晶シリコン層と，
前記多結晶シリコン層上に形成された第１絶縁層と，
前記第１絶縁層上に，第１領域と第２領域にそれぞれ分離されるように形成された第１金属層と，
前記第１金属層上に形成された第２絶縁層と，
前記第２絶縁層上に，前記第１金属層の第２領域と電気的に連結されるように形成された第２金属層と,
を備えたことを特徴とする，キャパシタ。
【請求項２】
前記第２金属層は，前記第１金属層の第１領域の少なくとも一部の部分と，絶縁されながら重なるように形成されたことを特徴とする，請求項１に記載のキャパシタ。
【請求項３】
基板上に形成されるキャパシタにおいて，
基板上に一体に形成された第１導電層と，
前記第１導電層上に形成された第１絶縁層と，
前記第１絶縁層上に，第１領域と第２領域にそれぞれ分離されるように形成された第２導電層と，
前記第２導電層上に形成された第２絶縁層と，
前記第２絶縁層上に，少なくとも前記第２導電層の第１領域と重なり，前記第２導電層の第２領域と電気的に連結されるように形成された第３導電層と，
を備え，
第１期間に，前記第１導電層と前記第３導電層に同じ電位が印加され，第２期間に，前記第３導電層には第１電位が印加され，前記第１導電層には前記第１電位とは異なる第２電位が印加されることを特徴とする，キャパシタ。
【請求項４】
前記第１導電層は，不純物がドーピングされた多結晶シリコン層であることを特徴とする，請求項３に記載のキャパシタ。
【請求項５】
前記第２導電層及び前記第３導電層は，金属電極層であることを特徴とする，請求項４に記載のキャパシタ。
【請求項６】
前記第１導電層は，前記第１期間に遮断から導通に変化するスイッチング素子を通って前記第３導電層と電気的に連結されることを特徴とする，請求項４に記載のキャパシタ。
【請求項７】
前記スイッチング素子は，ソースが前記第３導電層に電気的に連結され，ドレインが第１導電層に電気的に連結されるトランジスタであることを特徴とする，請求項６に記載のキャパシタ。
【請求項８】
前記第１導電層は，前記第２期間に遮断から導通に変化するスイッチング素子を通って前記第２電位が印加されることを特徴とする，請求項４に記載のキャパシタ。
【請求項９】
前記第１導電層は，前記第２期間に遮断から導通に変化するスイッチング素子を通って前記第２電位が印加されることを特徴とする，請求項５に記載のキャパシタ。
【請求項１０】
前記第１導電層は，前記第１期間に遮断から導通に変化するスイッチング素子を通って前記第３導電層と電気的に連結されることを特徴とする，請求項５に記載のキャパシタ。
【請求項１１】
第１電極及び前記第１電極から絶縁されて重なる第２電極を備えた第１キャパシタと；
前記第１電極と一体に形成された第３電極及び前記第３電極から絶縁されて重なる第４電極を備えた第２キャパシタと；
少なくとも前記第２電極から絶縁されて重なり，第４電極に電気的に連結して形成され，第１電位が印加される第５電極と前記第３電極を第１期間の間に電気的に連結する第１スイッチング素子と;
前記第１電位とは異なる第２電位が印加される第６電極と，前記第１電極を第２期間の間に電気的に連結する第２スイッチング素子と；
を備えたことを特徴とする，キャパシタ装置。
【請求項１２】
一体に形成された前記第１電極及び前記第３電極が，不純物でドーピングされた多結晶シリコン層を含んでなることを特徴とする，請求項１１に記載のキャパシタ装置。
【請求項１３】
前記第１スイッチング素子は，ソースが前記第５電極に電気的に連結され，ドレインが前記第３電極に電気的に連結されたトランジスタであることを特徴とする，請求項１１に記載のキャパシタ装置。
【請求項１４】
前記第２スイッチング素子は，ソースが前記第６電極に電気的に連結され，ドレインが前記第１電極に電気的に連結されたトランジスタであることを特徴とする，請求項１１に記載のキャパシタ装置。
【請求項１５】
前記第１キャパシタは，
前記第１期間に，前記第１電極と前記第２電極とを含んでなる第３キャパシタと，前記第２電極と前記第５電極とを含んでなる第４キャパシタが並列的に連結されて作動することを特徴とする，請求項１１に記載のキャパシタ装置。
【請求項１６】
前記第２キャパシタは，
前記第２期間に，前記第１電位と前記第２電位との差に相当する電圧が充電されることを特徴とする，請求項１１に記載のキャパシタ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００６−６５３２２（Ｐ２００６−６５３２２Ａ）
【公開日】平成１８年３月９日（２００６．３．９）
【国際特許分類】
【出願番号】特願２００５−２２５９９０（Ｐ２００５−２２５９９０）
【出願日】平成１７年８月３日（２００５．８．３）
【出願人】（５９０００２８１７）三星エスディアイ株式会社 (2,784)
【Ｆターム（参考）】
【公開日】平成１８年３月９日（２００６．３．９）
【国際特許分類】
【出願日】平成１７年８月３日（２００５．８．３）
【出願人】（５９０００２８１７）三星エスディアイ株式会社 (2,784)
【Ｆターム（参考）】
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