セレクタ回路、プロセッサシステム
【課題】本実施例におけるセレクタ回路は、所定ノードに対する充電と放電により入力信号の選択動作を行う前段の選択回路において余計な消費電流が生じるのを防止し、回路の消費電力を低減することを目的とする。
【解決手段】本実施例におけるセレクタ回路は、第１選択制御信号に基づいて複数の入力信号のうちの１つを選択して第１出力信号を出力する複数の第１選択回路と、第２選択制御信号に基づいて複数の第１出力信号のうちの１つを選択して出力する第２選択回路を含み、第１選択回路の各々が、第１期間に第１ノードと第１電源を電気的に接続して第１ノードを充電する充電回路と、第１ノードと第２電源の間に設けられ、第１期間の後に続く第２期間に第１選択制御信号、複数の入力信号及び第２選択制御信号に基づいて、第１ノードと第２電源を電気的に接続して、充電された第１ノードを放電させる否かを制御する放電制御回路を含むことを特徴とする。
【解決手段】本実施例におけるセレクタ回路は、第１選択制御信号に基づいて複数の入力信号のうちの１つを選択して第１出力信号を出力する複数の第１選択回路と、第２選択制御信号に基づいて複数の第１出力信号のうちの１つを選択して出力する第２選択回路を含み、第１選択回路の各々が、第１期間に第１ノードと第１電源を電気的に接続して第１ノードを充電する充電回路と、第１ノードと第２電源の間に設けられ、第１期間の後に続く第２期間に第１選択制御信号、複数の入力信号及び第２選択制御信号に基づいて、第１ノードと第２電源を電気的に接続して、充電された第１ノードを放電させる否かを制御する放電制御回路を含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例の一側面において開示する技術は、複数の入力信号の中から１つの信号を選択するセレクタ回路、及びそのセレクタ回路を含むプロセッサシステムに関する。
【背景技術】
【０００２】
現在、多くの集積回路において、複数の入力信号の中から１つの信号を選択する機能を実現するために、セレクタ回路が広く使用されている。
【０００３】
図１はセレクタ回路の一例を示す図である。図１において、太線で示した信号線は複数本の信号線で構成されていることを表す。他の図においても同様である。
【０００４】
図１に示したセレクタ回路１００は、前段の選択回路１０１〜１０４、後段の選択回路１０５、及び放電トランジスタ１０６を含み、１６個の入力信号ＩＮ１〜１６の中から１つの信号を選択して、出力信号ＯＵＴとして出力する。
【０００５】
選択回路１０１〜１０４はそれぞれ１６個の入力信号ＩＮ１〜１６のうちの対応する４つの入力信号を受けとる。また、選択回路１０１〜１０４は共通の選択制御信号ＳＥＬ＿Ｌ１〜４及びタイミング制御信号Ｐ／Ｅを受けとる。選択回路１０１〜１０４はそれぞれ、選択制御信号ＳＥＬ＿Ｌ１〜４に基づいて、受けとった４つの入力信号の中から１つの信号を選択して出力する。
【０００６】
選択回路１０５は選択回路１０１〜１０４の４つの出力信号ＯＵＴ１〜４を受けとり、選択制御信号ＳＥＬ＿Ｈ１〜４を受けとる。選択回路１０５は、選択制御信号ＳＥＬ＿Ｈ１〜４に基づいて、受けとった４つの出力信号ＯＵＴ１〜４の中から１つの信号を選択して、出力信号ＯＵＴとして出力する。
【０００７】
ここで、選択回路１０１〜１０４の回路動作について、図２に示したタイミングチャートに従って説明する。
【０００８】
尚、本明細書及び図面では、回路を伝搬するデジタル信号のレベルのうち高い方をＨ又は１で表し、低い方をＬ又は０で表すこととする。Ｈレベルと“１”は同じ意味であり、Ｌレベルと“０”は同じ意味である。
【０００９】
また、このチャートにおいて、例えば、ＳＥＬ＿Ｈ１，２，３，４という表記は４つの信号ＳＥＬ＿Ｈ１〜４のセットを表し、その信号のセットに対する“１０００”という表記は、ＳＥＬ＿Ｈ１が“１”（Ｈレベル）であり、ＳＥＬ＿Ｈ２が“０”（Ｌレベル）であり、ＳＥＬ＿Ｈ３が“０”（Ｌレベル）であり、ＳＥＬ＿Ｈ４が“０”（Ｌレベル）であることを表す。他の信号においても同様である。また、他の図においても同様である。
【００１０】
図２に示した例では、選択制御信号ＳＥＬ＿Ｈ１が“１”（Ｈレベル）に設定され、残りのＳＥＬ＿Ｈ２〜４が“０”（Ｌレベル）に設定されている。これにより、選択回路１０１の出力信号ＯＵＴ１が選択回路１０５で選択され、出力信号ＯＵＴとして出力される。
【００１１】
まず、時刻ｔ１において、タイミング制御信号Ｐ／ＥがＬレベルに設定され、プリチャージ期間ＰＣが始まる。プリチャージ期間ＰＣでは、選択回路１０１において、充電回路１０７のプリチャージ用トランジスタがオンする。それによって、電源ＶＤＤとノードＮ１０１が電気的に接続され、ノードＮ１０１がＨレベルに充電される。ノードＮ１０１のＨレベルは出力回路１０８のラッチ機能により保持される。このとき、放電トランジスタ１０６はオフするため、ノードＮ１０１と接地ＧＮＤは電気的に切り離されている。
【００１２】
次に、時刻ｔ２において、タイミング制御信号Ｐ／ＥがＨレベルに設定され、評価期間ＥＶが始まる。評価期間ＥＶでは、充電回路１０７のプリチャージ用トランジスタがオフする。それによって、選択回路１０１において、ノードＮ１０１が電源ＶＤＤから切り離される。このとき、放電トランジスタ１０６はオンする。ノードＮ１０１とトランジスタ１０６の間には、ノードＮ１０１を放電するか否かを制御する放電制御回路１１０が設けられており、放電トランジスタ１０６を介してノードＮ１０１と接地ＧＮＤを電気的に接続する否かを制御する。
【００１３】
図２に示した例では、選択制御信号ＳＥＬ＿Ｌ１が“１”に設定され、残りのＳＥＬ＿Ｌ２〜４が“０”に設定されている。この場合、放電制御回路１１０において、選択制御信号ＳＥＬ＿Ｌ１がゲートに入力されるトランジスタだけがオンし、残りの３つの選択制御信号ＳＥＬ＿Ｌ２〜４がゲートに入力されるトランジスタはオフする。それによって、選択制御信号ＳＥＬ＿Ｌ１に対応する入力信号ＩＮ１が選択される。
【００１４】
このとき、入力信号ＩＮ１は“１”（Ｈレベル）を示すため、放電制御回路１１０において、入力信号ＩＮ１がゲートに入力されるトランジスタはオンする。これによって、ノードＮ１０１と接地ＧＮＤは電気的に接続されるため、ノードＮ１０１は、放電制御回路１１０及び放電用トランジスタ１０６を介して、Ｌレベルに放電される。
【００１５】
出力回路１０８はノードＮ１０１のＬレベルをインバータ１０９で反転させてＨレベルの信号を出力信号ＯＵＴ１として出力する。すなわち、選択回路１０１では、入力信号ＩＮ１のＨレベル（“１”）と同一のレベルを有する出力信号ＯＵＴ１が出力される。
【００１６】
選択回路１０５は選択回路１０１の出力信号ＯＵＴ１を選択する。選択回路１０５はＨレベルの出力信号ＯＵＴ１を受けて、Ｈレベルの出力信号ＯＵＴを出力する。
【００１７】
尚、信号線をＨレベルに充電にした後で、入力信号のレベルに基づいてその信号線を放電するか否かを決定することにより、所望のレベルの信号を出力する技術が知られている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平６−１７７７５１号公報
【特許文献２】特開２００１−３２５０５０号公報
【特許文献３】特開平１０−３０２４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、図１のセレクタ回路では、後段のセレクタ回路１０５で選択されない出力信号ＯＵＴ２〜４を出力する前段の選択回路１０２〜１０４においても、選択回路１０１と同様の回路動作が行われる。選択回路１０２〜１０４においても、選択回路１０１のノードＮ１０１と同様に、ノードＮ１０２〜Ｎ１０４に対して充電と放電のサイクルが繰り返し実行され、入力信号のレベルに対応するレベルを有する出力信号を生成する動作が繰り返される。このため、無駄な放電が繰り返され、余計な消費電流が生じ、それによって多大な電力が無駄に消費されるという問題があった。
【００２０】
図２に示した例では、前段の選択回路１０２〜１０４の出力信号ＯＵＴ２〜４は後段の選択回路１０５で選択されないにもかかわらず、選択回路１０２〜１０４においても、プリチャージ期間ＰＣにおいてノードＮ１０２〜Ｎ１０４がＨレベルに充電され、評価期間ＥＶにおいて、選択された入力信号ＩＮ５、９及び１３のＨレベル（“１”）によって、ノードＮ１０２〜Ｎ１０４がＬレベルに放電される。そして、プリチャージ期間における充電動作と評価期間における放電動作が繰り返される。ノードＮ１０２〜Ｎ１０４に対して不必要な充電と放電が行われる結果、余計な消費電流が生じていた。
【００２１】
従って、本実施例の一側面におけるセレクタ回路は、所定のノードに対する充電と放電により入力信号の選択を行う前段の選択回路において余計な消費電流が生じるのを防止し、回路の消費電力を低減することを目的とする。
【課題を解決するための手段】
【００２２】
本実施例におけるセレクタ回路は、各々が第１選択制御信号に基づいて複数の入力信号のうちの１つを選択し、前記選択された入力信号に対応する第１出力信号を出力する複数の第１選択回路と、第２選択制御信号に基づいて前記複数の第１出力信号のうちの１つを選択し、前記選択された第１出力信号に対応する第２出力信号を出力する第２選択回路とを含むセレクタ回路であって、前記複数の第１選択回路の各々は、充放電が可能な第１ノードと、第１電源と前記第１ノードの間に設けられ、タイミング制御信号によって規定される第１期間に、前記第１電源と前記第１ノードを電気的に接続して前記第１ノードを充電する充電回路と、前記第１ノードと前記第１電源よりも低い電位を有する第２電源の間に設けられ、前記タイミング制御信号によって規定される、前記第１期間の後に続く第２期間に、前記第１選択制御信号、前記複数の入力信号及び前記第２選択制御信号に基づいて、前記第１ノードと前記第２電源を電気的に接続して前記充電された第１ノードを放電させる否かを制御する放電制御回路と、前記第１ノードの電位に応じた電位を有する前記第１出力信号を出力する出力回路を含むことを特徴とする。
【発明の効果】
【００２３】
本実施例におけるセレクタ回路では、第２選択回路において選択されない第１選択回路の無駄な放電動作を止めることにより余計な消費電流が生じるのを防止することができるので、回路の消費電力を低減することができる。
【図面の簡単な説明】
【００２４】
【図１】セレクタ回路の一例を示す図である。
【図２】図１のセレクタ回路のタイミングチャートを示す図である。
【図３】第１実施例に係るセレクタ回路を示す図である。
【図４】前段の選択回路３０１の回路構成の一例を示す図である。
【図５】前段の選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択される場合の、選択回路３０１のタイミングチャートの一例を示す図である。
【図６】前段の選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されない場合の、選択回路３０１のタイミングチャートの一例を示す図である。
【図７】セレクタ回路３００全体のタイミングチャートの一例を示す図である。
【図８】第２実施例に係るセレクタ回路に示す図である。
【図９】第２実施例に係る前段の選択回路８０１の回路構成の一例を示す図である。
【図１０】第３実施例に係るセレクタ回路を示す図である。
【図１１】第３実施例に係る前段の選択回路１００１の回路構成の一例を示す図である。
【図１２】第４実施例に係るセレクタ回路を示す図である。
【図１３】第５実施例に係るセレクタ回路を示す図である。
【図１４】第６実施例に係るセレクタ回路を示す図である。
【図１５】第７実施例に係るプロセッサシステムの一例を示す図である。
【図１６】第７実施例に係るプロセッサ１５０１の内部構成の一例を示す図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施例について説明する。
【実施例】
【００２６】
［１．第１実施例］
図３は、本発明の第１実施例に係るセレクタ回路を示す図である。
【００２７】
図３に示したセレクタ回路３００は、前段の選択回路３０１〜３０４及び後段の選択回路３０５を含み、１６個の入力信号ＩＮ１〜１６の中から１つの信号を選択して、出力信号ＯＵＴとして出力する。尚、セレクタ回路３００の入力信号の個数は１６個に限定されるものではなく、その利用形態に応じて適宜変更可能である。また、セレクタ回路３００は前段及び後段を含む２段構成としたが、選択回路の段数は２段に限定されることはなく、その利用形態に応じて適宜変更可能である。
【００２８】
後述するように、図３に示したセレクタ回路３００では、前段の選択回路３０１〜３０４の論理の大部分をＮチャネルトランジスタで構築することができるので、論理をＣＭＯＳ回路で構築したセレクタ回路と比べて、多くのＰチャネルトランジスタによって相補論理を構築する必要がない。このため、セレクタ回路３００は前段の選択回路をＣＭＯＳ回路で構成したセレクタ回路と比べて、全体として回路動作を高速化することができ、全体の回路規模を小さくすることができる。
【００２９】
［１−１．セレクタ回路の全体構成］
図３に示したように、前段の選択回路３０１〜３０４はそれぞれ１６個の入力信号ＩＮ１〜１６のうちの対応する４つの入力信号を受けとり、受けとった４つの入力信号の中から１つの信号を選択して出力信号ＯＵＴ１〜４を出力する。尚、前段の選択回路の個数や前段の各選択回路が受けとる入力信号の個数はそれぞれ４個に限定されるものではなく、その利用形態に応じて適宜変更可能である。
【００３０】
後段の選択回路３０５は選択回路３０１〜３０４の４つの出力信号ＯＵＴ１〜４を受けとり、コントローラ（不図示）から選択制御信号ＳＥＬ＿Ｈ１〜４を受けとる。後段の選択回路３０５は、選択制御信号ＳＥＬ＿Ｈ１〜４に基づいて、受けとった４つの出力信号ＯＵＴ１〜４の中から１つの信号を選択して、出力信号ＯＵＴとして出力する。尚、後段の選択回路３０５が受けとる信号の個数は４個に限定されるものではなく、その利用形態に応じて適宜変更可能である。
【００３１】
選択制御信号ＳＥＬ＿Ｈ１〜４は、後段の選択回路３０５が前段の選択回路３０１〜３０４の４つの出力信号ＯＵＴ１〜４のうち、どの信号を出力信号ＯＵＴとして出力するかを示す信号である。図３に示した例では、選択制御信号ＳＥＬ＿Ｈ１〜４はそれぞれ、選択回路３０１〜３０４の出力信号ＯＵＴ１〜４に対応づけられている。選択制御信号ＳＥＬ＿Ｈ１〜４のうちの１つの信号だけがＨレベルに設定され、残りの３つがＬレベルに設定される。これにより、Ｈレベルに設定された選択制御信号ＳＥＬ＿Ｈ１〜４に対応する出力信号ＯＵＴ１〜４が選択回路３０５で選択される。
【００３２】
［１−２．前段の選択回路の回路構成例］
ここで、前段の選択回路３０１〜３０４の回路構成例について説明する。
【００３３】
図３に示したように、前段の選択回路３０１〜３０４は、コントローラ（不図示）によって供給される、共通の選択制御信号ＳＥＬ＿Ｌ１〜４及びタイミング制御信号Ｐ／Ｅを受け取る。
【００３４】
更に、選択回路３０１〜３０４は上述の選択制御信号ＳＥＬ＿Ｈ１〜４を受けとる。図３に示した例では、選択制御信号ＳＥＬ＿Ｈ１が選択回路３０１に供給され、同様に選択制御信号ＳＥＬ＿Ｈ２〜４がそれぞれ選択回路３０２〜３０４に供給される。但し、選択制御信号ＳＥＬ＿Ｈ１〜４の供給の形態はこの例には限定されず、各選択回路に複数もしくは全部の選択制御信号ＳＥＬ＿Ｈを供給するようにしてもよい。供給の形態は選択制御信号ＳＥＬ＿Ｈの組み合わせによって選択対象の出力信号ＯＵＴ１〜４をどのように表現するかに依存して適宜変更可能である。
【００３５】
前段の選択回路３０１〜３０４はそれぞれ同じ回路構成を有している。従って、ここでは選択回路３０１を例にとってその回路構成及び回路動作を説明するが、他の選択回路３０２〜３０４においてもその回路構成及び回路動作は同様である。以下の選択回路３０１に対する説明は、対応する信号の読み替えを行うことにより、他の選択回路３０２〜３０４に対する説明となる。
【００３６】
図４は前段の選択回路３０１の回路構成の一例を示す図である。図３及び図４に示したように、選択回路３０１はノードＮ３０１、充電回路３０６、放電制御回路３０７及び出力回路３０８を含む。充電回路３０６は電源線ＶＤＤとノードＮ３０１の間に設けられ、放電制御回路３０７はノードＮ３０１と接地線ＧＮＤの間に設けられている。ノードＮ３０１は出力回路３０８の入力ノードに接続され、出力回路３０８は選択回路３０１の出力信号ＯＵＴ１の出力ノードに接続されている。選択回路３０１は、後述するように、ノードＮ３０１の充放電により選択動作を行う回路であり、ダイナミックセレクタと呼ばれる回路である。
【００３７】
充電回路３０６はコントローラ（不図示）によって供給されるタイミング制御信号Ｐ／Ｅを受けとる。充電回路３０６は、図４に示した例では、電源線ＶＤＤとノードＮ３０１の間に設けられたＰチャネルトランジスタ３０９である。Ｐチャネルトランジスタ３０９のゲートにはタイミング制御信号Ｐ／Ｅが入力される。Ｐチャネルトランジスタ３０９はタイミング制御信号Ｐ／ＥがＬレベルである期間にオンし、電源線ＶＤＤとノードＮ３０１を電気的に接続する。これにより、充電回路３０６はタイミング制御信号Ｐ／ＥがＬレベルである期間にノードＮ３０１をＨレベルに充電する。
【００３８】
放電制御回路３０７は第１放電制御部３１０と第２放電制御部３１１を含む。第１放電制御部３１０は入力信号ＩＮ１〜４及び選択制御信号ＳＥＬ＿Ｌ１〜４を受けとる。第１放電制御部３１０は、図４に示した例では、ノードＮ３０１に対して並列に接続された４つのトランジスタ列３１２〜３１５を含む。トランジスタ列３１２を構成する２つＮチャネルトランジスタ３１６、３１７のゲートにはそれぞれ選択制御信号ＳＥＬ＿Ｌ１及び入力信号ＩＮ１が入力される。同様に、トランジスタ列３１３〜３１５を構成するＮチャネルトランジスタのゲートには入力信号ＩＮ２〜４及び選択制御信号ＳＥＬ＿Ｌ２〜４が入力される。
【００３９】
選択制御信号ＳＥＬ＿Ｌ１〜４は選択回路３０１が４つの入力信号のうち、どの信号を出力信号ＯＵＴ１として出力するかを示す信号である。図４に示した例では、選択制御信号ＳＥＬ＿Ｌ１〜４はそれぞれ、入力信号ＩＮ１〜４に対応づけられている。選択制御信号ＳＥＬ＿Ｌ１〜４のうちの１つの信号だけがＨレベルに設定され、残りの３つがＬレベルに設定される。これにより、Ｈレベルに設定された選択制御信号ＳＥＬ＿Ｌ１〜４に対応する入力信号ＩＮ１〜４が選択される。
【００４０】
例えば、選択制御信号ＳＥＬ＿Ｌ１がＨレベルに設定され、残りの選択制御信号ＳＥＬ＿Ｌ２〜４がＬレベルに設定されるときは、トランジスタ列３１２のＮチャネルトランジスタ３１６がオンする。ここで、更に入力信号ＩＮ１が“１”（Ｈレベル）である場合は、トランジスタ列３１２のＮチャネルトランジスタ３１７もオンし、それによってトランジスタ列３１２によって形成される導電パスは電気的に導通状態になる。一方、他のトランジスタ列３１３〜３１５においては、対応するトランジスタがＬレベルの選択制御信号ＳＥＬ＿Ｌ２〜４によってオフするため、入力信号ＩＮ２〜４のレベルによらず、導電パスは電気的に非導通の状態になる。
【００４１】
すなわち、第１放電制御部３１０は、選択制御信号ＳＥＬ＿Ｌ１〜４によって選択された入力信号ＩＮ１〜４のレベルに応じて、ノードＮ３０１と接地線ＧＮＤを電気的に接続し、ノードＮ３０１を放電させるか否かを制御する。
【００４２】
第２放電制御部３１１はタイミング制御信号Ｐ／Ｅ及び選択制御信号ＳＥＬ＿Ｈ１を受けとる。第２放電制御部３１１は、図３に示した例では、トランジスタ列３１２〜３１５と接地線ＧＮＤの間に設けられたＮチャネルトランジスタ３１８と、タイミング制御信号Ｐ／Ｅ及び選択制御信号ＳＥＬ＿Ｈ１を受け、Ｎチャネルトランジスタ３１８のゲートに制御信号を出力するＡＮＤ回路３１９を含む。
【００４３】
ＡＮＤ回路３１９は、選択制御信号ＳＥＬ＿Ｈ１がＨレベルであるときは、タイミング制御信号Ｐ／ＥがＨレベルである期間にＨレベルの信号を出力し、Ｎチャネルトランジスタ３１８をオンさせる。一方、ＡＮＤ回路３１９は、選択制御信号ＳＥＬ＿Ｈ１がＬレベルであるときは、タイミング制御信号Ｐ／Ｅのレベルに関係なく、Ｌレベルの信号を出力し、Ｎチャネルトランジスタ３１９を常時オフさせる。
【００４４】
よって、第２放電制御部３１１は、選択制御信号ＳＥＬ＿Ｈ１がＬレベル、すなわち、後段の選択回路３０５が対応する出力信号ＯＵＴ１選択しないことを示すときは、タイミング制御信号Ｐ／Ｅのレベルに関係なく常時、ノードＮ３０１と接地線ＧＮＤを電気的に切り離し、ノードＮ３０１の放電を抑止する。
【００４５】
一方、第２放電制御部３１１は、選択制御信号ＳＥＬ＿Ｈ１がＨレベル、すなわち、後段の選択回路３０５が対応する出力信号ＯＵＴ１を選択することを示すときは、タイミング制御信号Ｐ／ＥがＨレベルである期間に、ノードＮ３０１と接地線ＧＮＤを電気的に接続してノードＮ３０１を放電させることが可能な状態になる。
【００４６】
出力回路３０８は、図４に示した例では、入力ノードがノードＮ３０１に接続されたインバータ３２０と、電源線ＶＤＤとインバータ３２０の入力ノードの間に設けられ、ゲートにインバータ３２０の出力を受けるＰチャネルトランジスタ３２１を含む。インバータ３２０とＰチャネルトランジスタ３２１はフィードバック回路を構成している。
【００４７】
ここで、Ｐチャネルトランジスタ３２１は、その駆動力が放電制御回路３０７に含まれるＮチャネルトランジスタの駆動力に比べて小さくなるように形成される。これは、第１放電制御部３１０と第２放電制御部３１１によってノード３０１と接地線ＧＮＤが電気的に接続されたときに、放電制御回路３０７がノードＮ３０１を速やかに放電させることができるように、各トランジスタの駆動力が調整されるためである。
【００４８】
出力回路３０８はノードＮ３０１がＨレベルであるときは、ノードＮ３０１のＨレベルを保持するラッチ回路として動作し、入力レベルを反転させてＬレベルの出力信号ＯＵＴ１を出力する。出力回路３０８はノードＮ３０１がＬレベルであるときは、入力レベルを反転されてＨレベルの出力信号ＯＵＴ１を出力する。すなわち、出力回路３０８はノードＮ３０１のレベルに応じたレベルの信号を出力信号ＯＵＴ１として出力する。
【００４９】
［１−３．出力信号が後段の選択回路において選択される場合の前段の選択回路の回路動作例］
次に、前段の選択回路３０１〜３０４の回路動作例について説明する。ここでも、選択回路３０１を例にとって説明する。
【００５０】
図５は前段の選択回路３０１のタイミングチャートの一例を示す図であり、選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択される場合のチャートである。そのため、選択制御信号ＳＥＬ＿Ｈ１はＨレベルに設定される。
【００５１】
図３、図４及び図５を参照して、前段の選択回路３０１の回路動作例を説明する。選択回路３０１の選択動作は、プリチャージ期間と、プリチャージ期間の後に続く評価期間からなる動作サイクルを繰り返すことによって行われる。
【００５２】
まず、図５に示すように、時刻ｔ３において、タイミング制御信号Ｐ／ＥがＬレベルに設定され、プリチャージ期間ＰＣ１が始まる。タイミング制御信号Ｐ／ＥのＬレベルはプリチャージ期間であることを示す。プリチャージ期間ＰＣ１においては、タイミング制御信号Ｐ／ＥのＬレベルに応答してＰチャネルトランジスタ３０９がオンする。それによって、充電回路３０６は電源線ＶＤＤとノードＮ３０１を電気的に接続し、ノードＮ３０１をＨレベルに充電する。ノードＮ３０１のＨレベルは、出力回路３０８のラッチ機能により保持される。
【００５３】
このとき、放電制御回路３０７では、ＡＮＤ回路３１９がタイミング制御信号Ｐ／ＥのＬレベルに応答してＬレベルの信号を出力するため、Ｎチャネルトランジスタ３１８がオフする。それによって、第２放電制御部３１１はノードＮ３０１と接地線ＧＮＤを電気的に切り離している。
【００５４】
また、プリチャージ期間ＰＣ１において、選択制御信号ＳＥＬ＿Ｈ１〜４、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４の各信号は、コントローラ（不図示）によって、そのレベルが確定するように制御される。
【００５５】
図５に示した例では、選択制御信号ＳＥＬ＿Ｈ１はＨレベルに設定されている。これは選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５で選択されることを示すものである。選択制御信号ＳＥＬ＿Ｌ１はＨレベルに設定され、残りの選択制御信号ＳＥＬ＿Ｌ２〜４はＬレベルに設定されている。これは選択回路３０１において入力信号ＩＮ１が出力信号ＯＵＴ１として選択されることを示すものである。入力信号ＩＮ１はＨレベル（“１”）、残りの入力信号ＩＮ２〜４はＬレベル（“０”）に設定されている。
【００５６】
次に、時刻ｔ４において、タイミング制御信号Ｐ／ＥがＨレベルに設定され、評価期間ＥＶ１が始まる。タイミング制御信号Ｐ／ＥのＨレベルは評価期間であることを示す。評価期間においては、タイミング制御信号Ｐ／ＥのＨレベルに応答してＰチャネルトランジスタ３０９がオフする。それによって、ノードＮ１０１は電源ＶＤＤから電気的に切り離される。
【００５７】
このとき、第２放電制御部３１１では、ＡＮＤ回路３１９がタイミング制御信号Ｐ／ＥのＨレベルと選択制御信号ＳＥＬ＿Ｈ１のＨレベルに応答してＨレベルの信号を出力する。このため、Ｎチャネルトランジスタ３１８がオンする。
【００５８】
また、第１放電制御部３１０では、選択制御信号ＳＥＬ＿Ｌ１のＨレベルと入力信号ＩＮ１のＨレベル（“１”）に応答してＮチャネルトランジスタ３１６とＮチャネルトランジスタ３１７がそれぞれオンし、トランジスタ列３１２によって形成される導電パスが電気的に導通状態になる。尚、他のトランジスタ列３１３〜３１５は、選択制御信号ＳＥＬ＿Ｌ２〜４のＬレベルによって対応する各トランジスタがオフすることにより、入力信号ＩＮ２〜４のレベルによらず、電気的に非導通の状態となっている。
【００５９】
従って、ノードＮ３０１と接地線ＧＮＤは放電制御回路３０７によって、トランジスタ列３１２及びとＮチャネルトランジスタ３１８を介して電気的に接続される。これにより、評価期間ＥＶ１においては、プリチャージ期間ＰＣ１でＨレベルに充電されたノードＮ３０１は放電し、ノードＮ３０１はＬレベルになる。
【００６０】
出力回路３０８はノードＮ３０１のＬレベルを受けて、インバータ３０８により、Ｈレベル（“１”）の信号を出力信号ＯＵＴ１として出力する。
【００６１】
すなわち、選択回路３０１は評価期間ＥＶ１において、選択制御信号ＳＥＬ＿Ｌ１〜４に基づいて入力信号ＩＮ１を選択し、入力信号ＩＮ１のＨレベルと同一のレベルを有する出力信号ＯＵＴ１を出力する。
【００６２】
次に、時刻ｔ５において、タイミング制御信号Ｐ／Ｅが再びＬレベルに設定され、プリチャージ期間ＰＣ２が始まる。前回のプリチャージ期間ＰＣ１と同様に、第２放電制御部３１１によってノードＮ３０１と接地線ＧＮＤが電気的に切り離され、充電回路３０６はノードＮ３０１を電源線ＶＤＤに接続し、Ｈレベルに充電する。ノードＮ３０１のＨレベルは、出力回路３０８のラッチ機能により保持される。
【００６３】
プリチャージ期間ＰＣ２において、図５に示した例では、選択制御信号ＳＥＬ＿Ｈ１はＨレベルに設定されている。これは選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５で選択されることを示すものである。選択制御信号ＳＥＬ＿Ｌ３はＨレベルに設定され、残りの選択制御信号ＳＥＬ＿Ｌ１、２、４はＬレベルに設定されている。これは選択回路３０１において入力信号ＩＮ３が出力信号ＯＵＴ１として選択されることを示すものである。入力信号ＩＮ３はＬレベル（“０”）に、残りの入力信号ＩＮ１、２、４はＨレベル（“１”）に設定されている。
【００６４】
次に、時刻ｔ６において、タイミング制御信号Ｐ／Ｅが再びＨレベルに設定され、評価期間ＥＶ２が始まる。前回の評価期間ＥＶ１と同様に、充電回路３０６によってノードＮ３０１と電源線ＶＤＤが電気的に切り離され、選択制御信号ＳＥＬ＿Ｈ１がＨレベルであるので、第２放電制御部３１１においてＮチャネルトランジスタ３１８がオンする。
【００６５】
このとき、第１放電制御部３１０では、選択制御信号ＳＥＬ＿Ｌ３のＨレベルと入力信号ＩＮ３のＬレベル（“０”）に応答してＮチャネルトランジスタ３２２はオンし、Ｎチャネルトランジスタ３２３がオフする。それによって、トランジスタ列３１４によって形成される導電パスが電気的に非導通の状態になる。尚、他のトランジスタ列３１２、３１３、３１５は、選択制御信号ＳＥＬ＿Ｌ１、２、４のＬレベルによって対応する各トランジスタがオフすることにより、入力信号ＩＮ１、２、４のレベルによらず、電気的に非導通の状態となっている。
【００６６】
従って、評価期間ＥＶ２においては、ノードＮ３０１と接地線ＧＮＤは放電制御回路３０７の第１放電制御部３１１によって、プリチャージ期間ＰＣ２から引き続き、電気的に切り離された状態が維持される。よって、プリチャージ期間ＰＣ２でＨレベルに充電されたノードＮ３０１は放電することがなく、ノードＮ３０１はＨレベルに維持される。
【００６７】
出力回路３０８はノードＮ３０１のＨレベルを受けて、インバータ３０８により、Ｌレベル（“０”）の信号を出力信号ＯＵＴ１として出力する。
【００６８】
すなわち、選択回路３０１は評価期間ＥＶ２において、選択制御信号ＳＥＬ＿Ｌ１〜４に基づいて入力信号ＩＮ３を選択し、入力信号ＩＮ３のＬレベルと同一のレベルを有する出力信号ＯＵＴ１を出力する。
【００６９】
以上説明したように、選択回路３０１は、出力信号ＯＵＴ１が後段の選択回路３０５において選択される場合は、選択制御信号ＳＥＬ＿Ｌ１〜４に基づいて入力信号ＩＮ１〜４の中の１つを選択し、選択された入力信号のレベルに対応するレベルを有する出力信号ＯＵＴ１を出力する。
【００７０】
［１−４．出力信号が後段の選択回路において選択されない場合の前段の選択回路の回路動作例］
図６は前段の選択回路３０１のタイミングチャートの一例を示す図であり、前段の選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されない場合のチャートである。そのため、選択制御信号ＳＥＬ＿Ｈ１はＬレベルに設定される。
【００７１】
図３、図４及び図６を参照して、前段の選択回路３０１の回路動作例を説明する。
【００７２】
まず、図６に示すように、時刻ｔ７において、タイミング制御信号Ｐ／ＥがＬレベルに設定され、プリチャージ期間ＰＣ３が始まる。プリチャージ期間ＰＣ３においては、図５で示した例の場合と同様に、タイミング制御信号Ｐ／ＥのＬレベルによって、第２放電制御部３１１はノードＮ３０１と接地線ＧＮＤとを電気的に切り離し、充電回路３０６はノードＮ３０１を電源線ＶＤＤに接続してＨレベルに充電する。ノードＮ３０１のＨレベルは出力回路３０８のラッチ機能により保持される。
【００７３】
プリチャージ期間ＰＣ３において、図６に示した例では、選択制御信号ＳＥＬ＿Ｈ１はＬレベルに設定されている。これは選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５で選択されないことを示すものである。選択制御信号ＳＥＬ＿Ｌ１はＨレベルに設定され、残りの選択制御信号ＳＥＬ＿Ｌ２〜４はＬレベルに設定されている。入力信号ＩＮ１はＨレベル（“１”）に、残りの入力信号ＩＮ２〜４はＬレベル（“０”）に設定されている。
【００７４】
次に、時刻ｔ８において、タイミング制御信号Ｐ／ＥがＨレベルに設定され、評価期間ＥＶ３が始まる。この評価期間ＥＶ３においては、タイミング制御信号Ｐ／ＥのＨレベルに応答してＰチャネルトランジスタ３０９がオフする。それによって、ノードＮ１０１は電源ＶＤＤから電気的に切り離される。
【００７５】
このとき、第２放電制御部３１１では、ＡＮＤ回路３１９が選択制御信号ＳＥＬ＿Ｈ１のＬレベルに応答してＬレベルの信号を出力する。このため、Ｎチャネルトランジスタ３１８はオフする。ここで、ＡＮＤ回路３１９の一方の入力には、前のプリチャージ期間ＰＣ３においてＬレベルの選択制御信号ＳＥＬ＿Ｈ１が供給されている。よって、プリチャージ期間ＰＣ３から評価期間ＥＶ３に移行し、タイミング制御信号Ｐ／ＥがＬレベルからＨレベルに遷移した後であっても、ＡＮＤ回路３１９はプリチャージ期間ＰＣ３から継続してＬレベルの信号を出力し続ける。これにより、Ｎチャネルトランジスタ３１８は前のプリチャージ期間ＰＣ３から継続してオフし続ける。
【００７６】
それによって、ノードＮ３０１と接地線ＧＮＤは、トランジスタ列３１２〜３１５によって形成される導電パスの電気的な導通状態、すなわち、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４のレベルに関係なく、前のプリチャージ期間ＰＣ３から継続して、第２放電制御部３１１によって電気的に切り離された状態が維持される。
【００７７】
図６に示した例では、選択制御信号ＳＥＬ＿Ｌ１のＨレベルと入力信号ＩＮ１のＨレベルに応答してＮチャネルトランジスタ３１６とＮチャネルトランジスタ３１７がそれぞれオンし、トランジスタ列３１２によって形成される導電パスが電気的に導通状態になる。しかしながら、第２放電制御部３１１のＮチャネルトランジスタ３１８がオフするため、ノードＮ３０１と接地線ＧＮＤが電気的に切り離された状態が維持される。
【００７８】
従って、評価期間ＥＶ３においては、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４がどのようなレベルの信号であっても、プリチャージ期間ＰＣ３においてＨレベルに充電されたノードＮ３０１はＬレベルに放電することがない。
【００７９】
ノードＮ３０１の電位は出力回路３０８のラッチ機能により保持されるので、ノードＮ３０１はＨレベルを維持する。出力回路３０８はノードＮ３０１のＨレベルを受けて、Ｌレベルの出力信号ＯＵＴ１を出力する。
【００８０】
すなわち、選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５で選択されないときは、選択回路３０１は一切選択動作を行わない。出力回路３０８は、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４のレベルに関係なく、所定の固定レベルを有する出力信号ＯＵＴ１を出力する。
【００８１】
次に、時刻ｔ９及びｔ１０から始まる次のプリチャージ期間ＰＣ４及び評価期間ＥＶ４においても、前の評価期間ＥＶ３から引き続き、選択制御信号ＳＥＬ＿Ｈ１がＬレベルに維持されている。すなわち、選択回路３０１の出力信号ＯＵＴ１は引き続き、後段の選択回路３０５で選択されない。
【００８２】
これにより、前の評価期間ＥＶ３から引き続き、プリチャージ期間ＰＣ４及び評価期間ＥＶ４を通じて、ＡＮＤ回路３１９はＬレベルの信号を出力し続ける。それによって、Ｎチャネルトランジスタ３１８もオフし続ける。これにより、前の評価期間ＥＶ３から引き続き、プリチャージ期間ＰＣ４及び評価期間ＥＶ４を通じて、ノードＮ３０１と接地線ＧＮＤが電気的に切り離された状態が継続される。
【００８３】
よって、評価期間ＥＶ４においても、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４がどのようなレベルの信号であっても、プリチャージ期間ＰＣ３及びＰＣ４でＨレベルに充電されたノードＮ３０１はＬレベルに放電することがない。プリチャージ期間ＰＣ４及び評価期間ＥＶ４を通じて、ノードＮ３０１はＨレベルを維持し、出力回路３０８はノードＮ３０１のＨレベルを受けて、Ｌレベルの出力信号ＯＵＴ１を出力する。
【００８４】
すなわち、選択回路３０１の出力信号ＯＵＴ１が前の評価期間から引き続き、後段の選択回路３０５で選択されないときは、選択回路３０１は引き続き、一切選択動作を行わない。出力回路３０８は、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４のレベルに関係なく、引き続き同一の固定レベルを有する出力信号ＯＵＴ１を出力し続ける。
【００８５】
以上説明したように、選択回路３０１においては、放電制御回路３０７に選択制御信号ＳＥＬ＿Ｈ１が供給され、放電制御回路３０７は選択制御信号ＳＥＬ＿Ｈ１に基づいてノードＮ３０１と接地線ＧＮＤを電気的に接続する否かを制御する。これにより、選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されないとき、放電制御回路３０７は評価期間において、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４のレベルに関係なく、ノードＮ３０１と接地線ＧＮＤを電気的に切り離すことができる。
【００８６】
それによって、出力信号が選択されない前段の選択回路において、プリチャージ期間にＨレベルに充電されたノードが評価期間においてＬレベルに放電するのを抑止することができるので、評価期間において余計な消費電流が生ずることがなく、無駄な電力が消費されることを防止することができる。
【００８７】
また、選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されないとき、プリチャージ期間及び評価期間からなる連続する動作サイクルを通じて、選択制御信号ＳＥＬ＿Ｈ１が継続してＬレベルに維持される。これにより、放電制御回路３０７は継続して、ノードＮ３０１と接地線ＧＮＤを電気的に切り離す。
【００８８】
それによって、出力信号が選択されない前段の選択回路において、常時ノードＮ３０１と接地線ＧＮＤが電気的に切り離された状態を維持することができるので、放電による電力消費をより確実に防止することができ、出力信号が選択されない前段の選択回路における消費電力を実際上無視し得るレベルにまで抑えることが可能となる。
【００８９】
また、放電制御回路３０７は、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４が供給される第１放電制御部３１０と、選択制御信号ＳＥＬ＿Ｈ１が供給される第２放電制御部３１１とに分離されている。出力信号ＯＵＴ１が後段の選択回路３０５において選択されないとき、第２放電制御部３１１が選択制御信号ＳＥＬ＿Ｈ１のＬレベルに基づいて、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４のレベルに関係なく、プリチャージ期間及び評価期間からなる一連の動作サイクルを通じて、ノードＮ３０１と接地線ＧＮＤを電気的に切り離す。
【００９０】
それによって、出力信号が選択されない前段の選択回路において、ノードＮ３０１と接地線ＧＮＤを電気的に切り離して無駄な放電を抑止する制御を、よりシンプルな回路構成で実現することができるので、回路規模の増大を抑えながら、放電抑止制御を行うことができる。
【００９１】
とりわけ、第２放電制御部３１１においては、ＡＮＤ回路３１９によって、上記の放電抑止制御を実現しているので、放電抑止制御に伴う回路規模の増大を最小限に抑えることができる。
【００９２】
また、評価期間においては、ノードＮ３０１は電源線ＶＤＤと接地線ＧＮＤのいずれとも電気的に切り離される。よって、放電制御回路３０７を構成する各トランジスタにオフ時のリーク電流が一定の許容量以上で存在する場合、評価期間において、このリーク電流に起因してノードＮ３０１が放電し、それによってノードＮ３０１の電位が不安定になったり、Ｌレベルに反転してしまうといった不具合が発生することが考えられる。
【００９３】
これに対して、出力回路３０８は、充電されたノードＮ３０１のＨレベルをラッチし保持することができるので、ノードＮ３０１の電位を安定させ、上記の不具合の発生を防止することができ、セレクタ回路３００が誤動作するのを防止することができる。
【００９４】
［１−５．セレクタ回路全体の回路動作例］
図７は、セレクタ回路３００全体のタイミングチャートの一例を示す図である。
【００９５】
図７に示した例では、前段の選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されており、残りの選択回路３０２〜３０４の出力信号ＯＵＴ２〜４は選択されない。後段の選択回路３０５は、前段の選択回路３０１の出力信号ＯＵＴ１を選択して出力信号ＯＵＴとして出力する。前段の選択回路３０１〜３０４の各動作は図４及び図５を用いて説明したとおりであるので、詳細な説明は省略する。
【００９６】
選択回路３０１は、その出力信号ＯＵＴ１が後段の選択回路３０５で選択されるので、時刻ｔ１１から始まるプリチャージ期間ＰＣ５においてノードＮ３０１をＨレベルに充電した後、時刻ｔ１２から始まる評価期間ＥＶ５において、ノードＮ３０１をＬレベルに放電させることにより、入力信号ＩＮ１のＨレベル（“１”）に対応するＨレベルの出力信号ＯＵＴ１を出力する。
【００９７】
一方、選択回路３０２〜３０４は、その出力信号ＯＵＴ２〜４が後段の選択回路３０５において選択されないので、ノードＮ３０２〜３０４はプリチャージ期間ＰＣ５においてＨレベルに充電された後、評価期間ＥＶ５において、Ｈレベルに充電したノードＮ３０２〜３０４を放電させることなく、Ｈレベルに維持する。このため、選択回路３０２〜３０４では、回路動作中に無駄な放電が生じることがなく。余計な消費電流が生じることがない。選択回路３０２〜３０４は入力信号ＩＮのレベルに関係なく、Ｌレベルの出力信号ＯＵＴ２〜４を出力する。
【００９８】
以上説明したように、セレクタ回路３００では、出力信号が選択されない選択回路において、プリチャージ期間にＨレベルに充電されたノードがＬレベルに放電するのを抑止することができるので、余計な消費電流を生じさせず、無駄な電力が消費されることを防止することができる。従って、セレクタ回路３００は回路全体の選択動作に要する消費電力を大きく低減することができる。
【００９９】
例えば、図３に示したように、４つの前段の選択回路３０１〜３０４から１つの出力信号を選択して出力する回路構成の場合には、セレクタ回路３００は、出力信号が選択されない３つの選択回路における消費電力を実際上無視し得るレベルに抑えることができるので、回路全体の消費電力を最大で約１／４程度にまで低減することが可能になる。この消費電力低減の効果は前段の選択回路の個数が増加すればすれるほど大きくなる。
【０１００】
尚、図３のセレクタ回路３００において、後段の選択回路３０５は、例えばＣＭＯＳ回路であり、ＣＭＯＳ回路で論理を構築したセレクタ回路である。ＣＭＯＳ回路で論理を構築したセレクタはスタティックセレクタと呼ばれる。但し、選択回路３０５の回路構成はこれに限定されることはなく、例えば選択回路３０１と同様の回路構成を有するダイナミックセレクタを用いてもよい。
【０１０１】
［２．第２実施例］
図８は、本発明の第２実施例に係るセレクタ回路に示す図である。図８に示した第２実施例のセレクタ回路８００は、図３及び図４に示した第１実施例のセレクタ回路３００と、前段の選択回路に含まれる充電回路の制御が異なっているが、その他の部分については同様である。
【０１０２】
図８に示したセレクタ回路８００においても、前段の選択回路８０１〜８０４はそれぞれ同じ回路構成を有している。従って、前段の選択回路８０１を例にとってその回路構成及び回路動作を説明するが、他の選択回路８０２〜８０４においてもその回路構成及び回路動作は同様である。
【０１０３】
図９は前段の選択回路８０１の回路構成の一例を示す図である。図８及び図９において、図３及び図４に示したセレクタ回路３００と同一又は対応する部分には同一の符号が付されている。
【０１０４】
図３及び図４に示した充電回路３０６がタイミング制御信号Ｐ／Ｅを受けとるのに対し、図８及び図９に示した選択回路８０１においては、充電回路８０６は、第２放電制御部３１１に含まれるＡＮＤ回路３１９の出力信号Ｐ／Ｅ＿Ｓを受けとる。充電回路８０６のＰチャネルトランジスタ８０９のゲートにはＡＮＤ回路３１９の出力信号Ｐ／Ｅ＿Ｓが入力される。
【０１０５】
選択回路８０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されるときは、選択制御信号ＳＥＬ＿Ｈ１はＨレベルに設定される。よって、ＡＮＤ回路３１９は、一方の入力においてＨレベルの選択制御信号ＳＥＬ＿Ｈ１を受けとる。このため、ＡＮＤ回路３１９は他方の入力であるタイミング制御信号Ｐ／Ｅと同一のレベルの信号を出力信号Ｐ／Ｅ＿Ｓとして出力する。
【０１０６】
従って、選択回路８０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されるときは、充電回路８０６の動作は図３及び図４に示した充電回路３０６のそれと同一である。すなわち、充電回路８０６はプリチャージ期間においてノードＮ８０１を電源線ＶＤＤに接続し、評価期間においてノードＮ８０１を電源線ＶＤＤから切り離す。
【０１０７】
一方、選択回路８０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されないときは、選択制御信号ＳＥＬ＿Ｈ１はＬレベルに設定される。よって、ＡＮＤ回路３１９は、一方の入力においてＬレベルの選択制御信号ＳＥＬ＿Ｈ１を受けとる。このため、ＡＮＤ回路３１９は、他方の入力であるタイミング制御信号Ｐ／Ｅのレベルに関係なく、常時Ｌレベルの信号を出力信号Ｐ／Ｅ＿Ｓとして出力する。
【０１０８】
従って、選択回路８０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されないときは、充電回路８０６のＰチャネルトランジスタ８０９は、タイミング制御信号Ｐ／Ｅのレベルに関係なく、常時オンされる。すなわち、充電回路８０６はノードＮ８０１をプリチャージ期間及び評価期間を通じて常時、電源線ＶＤＤと電気的に接続し、ノードＮ８０１をＨレベルに充電し続ける。
【０１０９】
尚、放電制御回路３０７の回路動作については、図３及び図４に示した放電制御回路３０７のそれと同一であるので、説明は省略する。
【０１１０】
ここで、上述したように、図３に示した選択回路３０１では、評価期間において、放電制御回路３０７を構成する各トランジスタのオフ時のリーク電流によってＨレベルに充電されたノードＮ３０１が放電し、それによってノードＮ３０１の電位が不安定になったり、Ｌレベルに反転してしまうといった不具合が発生することが考えられる。
【０１１１】
一方、出力回路３０８はノードＮ３０１のＨレベルをラッチする機能を有するが、そのＰチャネルトランジスタ３２１の駆動能力は上述したように制限されており、十分に大きくすることができない。このため、上記のリーク電流が大きくなった場合には、出力回路３０８のラッチ機能だけではノードＮ３０１の電位を安定させることができない可能性がある。
【０１１２】
これに対し、充電回路８０６はノードＮ８０１をプリチャージ期間及び評価期間を通じて常時、電源線ＶＤＤに電気的に接続する。また、充電回路８０６に含まれるＰチャネルトランジスタ８０９は出力回路３０８のＰチャネルトランジスタ３２１とは異なり、ノードＮ８０１を充電するために充分な駆動能力を有するように形成される。このため、図８に示した選択回路８０１では、上記のリーク電流が大きくなった場合であっても、ノードＮ８０１の電位を安定させ、上記の不具合の発生を防止することができ、セレクタ回路８００が誤動作するのをより確実に防止することができる。
【０１１３】
［３．第３実施例］
図１０は、本発明の第３実施例に係るセレクタ回路を示す図である。図１０に示した第３実施例のセレクタ回路１０００は、図３及び図４に示した第１実施例のセレクタ回路３００、及び、図８及び図９に示した第２実施例のセレクタ回路８００と、放電制御回路の回路構成が異なっているが、その他の部分については同様である。
【０１１４】
図１０に示したセレクタ回路１０００においても、前段の選択回路１００１〜１００４はそれぞれ同じ回路構成を有している。従って、前段の選択回路１００１を例にとってその回路構成及び回路動作を説明するが、他の前段の選択回路１００２〜１００４においてもその回路構成及び回路動作は同様である。
【０１１５】
［３−１．前段の選択回路の回路構成例］
図１１は前段の選択回路１００１の回路構成の一例を示す図である。図１０及び図１１において、図３に示したセレクタ回路３００と同一又は対応する部分には同一の符号が付されている。
【０１１６】
図１０及び図１１に示した選択回路１００１においては、放電制御回路１００７は第３放電制御部１０１０と第４放電制御部１０１１を含む。第３放電制御部１０１０はノードＮ１００１と接地線ＧＮＤの間に設けられ、ノードＮ１００１と接地線ＧＮＤの間に並列に設けられたトランジスタ列１０１２〜１０１５を含む。トランジスタ列１０１２を構成する２つのＮチャネルトランジスタ１０１６、１０１７のゲートにはそれぞれ、入力信号ＩＮ１と、第４放電制御部１０１１によって出力される制御信号ＣＯＮ＿Ｌ１が入力される。同様に、トランジスタ列１０１３〜１０１５を構成するＮチャネルトランジスタのゲートには入力信号ＩＮ２〜４及び制御信号ＣＯＮ＿Ｌ２〜４が入力される。
【０１１７】
第４放電制御部１０１１は、タイミング制御信号Ｐ／Ｅと選択制御信号ＳＥＬ＿Ｈ１を受けとるＡＮＤ回路１０３１と、ＡＮＤ回路１０３１の出力信号Ｐ／Ｅ＿Ｓと受けとり、選択制御信号ＳＥＬ＿Ｌ１〜４をそれぞれ受けとるＡＮＤ回路１０３２〜１０３５を含む。ＡＮＤ回路１０３２は制御信号ＣＯＮ＿Ｌ１を出力し、トランジスタ列１０１２のＮチャネルトランジスタ１０１６の動作を制御する。同様に、ＡＮＤ回路１０３３〜１０３５は制御信号ＣＯＮ＿Ｌ２〜４を出力し、トランジスタ列１０１３〜１０１５の対応するトランジスタの動作を制御する。ＡＮＤ回路１０３１の出力信号Ｐ／Ｅ＿Ｓはさらに充電回路８０６のＰチャネルトランジスタ８０９のゲートに供給される。
【０１１８】
［３−２．出力信号が後段の選択回路において選択される場合の前段の選択回路の回路動作例］
選択回路１００１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されるとき、選択制御信号ＳＥＬ＿Ｈ１はＨレベルに設定される。よって、第４放電制御部１０１１のＡＮＤ回路１０３１は、一方の入力においてＨレベルの選択制御信号ＳＥＬ＿Ｈ１を受けとる。このため、ＡＮＤ回路１０３１は他方の入力であるタイミング制御信号Ｐ／Ｅと同一のレベルの信号を出力信号Ｐ／Ｅ＿Ｓとして出力する。
【０１１９】
従って、充電回路８０６の動作は図３に示した充電回路３０６のそれと同一である。すなわち、充電回路８０６はプリチャージ期間においてノードＮ１００１を電源線ＶＤＤに接続し、評価期間においてノードＮ１００１を電源線ＶＤＤから切り離す。
【０１２０】
次に、放電制御回路１００７の回路動作を説明する。プリチャージ期間においては、タイミング制御信号Ｐ／ＥがＬレベルとなるため、第４放電制御部１０１１のＡＮＤ１０３２〜１０３５は、それぞれ一方の入力においてＬレベルのタイミング制御信号Ｐ／Ｅ＿Ｓを受けとる。このため、ＡＮＤ回路１０３２〜１０３５はそれぞれ、他方の入力である選択制御信号ＳＥＬ＿Ｌ１〜４のレベルに関係なく、Ｌレベルの制御信号ＣＯＮ＿Ｌ１〜４を出力する。
【０１２１】
よって、第３放電制御部１０１０のトランジスタ列１０１２において、Ｎチャネルトランジスタ１０１６がＬレベルの制御信号ＣＯＮ＿Ｌ１によってオフする。これにより、トランジスタ列１０１２よって形成される導電パスは、入力信号ＩＮ１のレベルによらず、電気的に非導通の状態になる。同様に、他のトランジスタ列１０１３〜１０１５においても、対応するトランジスタがＬレベルの制御信号ＣＯＮ＿Ｌ２〜４によってオフするため、信号ＩＮ２〜４のレベルによらず、導電パスは電気的に非導通の状態になる。
【０１２２】
よって、プリチャージ期間においては、ノードＮ１００１は接地線ＧＮＤと電気的に切り離され、充電回路８０６によってＨレベルに充電される。
一方、評価期間においては、タイミング制御信号Ｐ／ＥがＨレベルとなるため、ＡＮＤ回路１０３２〜１０３５は、それぞれ一方の入力においてＨレベルのタイミング制御信号Ｐ／Ｅ＿Ｓを受けとる。よって、ＡＮＤ回路１０３２〜１０３５はそれぞれ、他方の入力である選択制御信号ＳＥＬ＿Ｌ１〜４と同一のレベルの信号を制御信号ＣＯＮ＿Ｌ１〜４として出力する。このため、第３放電制御部１０１０では、選択制御信号ＳＥＬ＿Ｌ１〜４に基づいてトランジスタ列１０１２〜１０１５のうちの１つが選択される。
【０１２３】
従って、評価期間においては、第３放電制御部１０１０は、選択されたトランジスタ列に入力される入力信号ＩＮ１〜４のレベルに応じて、Ｈレベルに充電されたノードＮ１００１をＬレベルに放電させる否かを制御する。
【０１２４】
以上説明したように、選択回路１００１の出力信号が後段の選択回路で選択される場合、放電制御回路１００７のノードＮ１００１に対する放電制御動作は、図３及び図４に示した放電制御回路３０１のノードＮ３０１に対する放電制御動作と同様である。よって、選択回路１００１における、タイミング制御信号Ｐ／Ｅ、選択制御信号ＳＥＬ＿Ｌ１〜４、入力信号ＩＮ１〜４、ノードＮ１００１及び出力信号ＯＵＴ１の間の相関関係は、例えば図５に示したタイミングチャートに示されたものと同様である。
【０１２５】
このとき、ノードＮ１００１と接地線ＧＮＤの間には、トランジスタ列１０１２〜１０１５のいずれの導電パスにおいても、各トランジスタ列を構成する２つのＮチャネルトランジスタが存在するのみである。これに対し、例えば図３に示した例では、ノードＮ３０１と接地線ＧＮＤの間には、トランジスタ列３１２〜３１５とＮチャネルトランジスタ３１８が存在するため、３つのＮチャネルトランジスタが存在することになる。
【０１２６】
よって、図１０及び図１１の第３実施例のセレクタ回路１０００においては、評価期間においてノードＮ１００１が放電される時に、その放電電流が流れるトランジスタの数を減らすことができ、ノードＮ１００１と接地線ＧＮＤの間の電気抵抗を減らすことができる。それによって、ノードＮ１００１の放電動作を高速にし、放電による時間を短くすることができるので、評価期間を短くし、セレクタ回路の回路動作をより高速にすることができる。
【０１２７】
［３−３．出力信号が後段の選択回路において選択されない場合の前段の選択回路の回路動作例］
選択回路１００１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されないとき、選択制御信号ＳＥＬ＿Ｈ１はＬレベルに設定される。よって、第４放電制御部１０１１のＡＮＤ回路１０３１は、一方の入力においてＬレベルの選択制御信号ＳＥＬ＿Ｈ１を受けとる。このため、ＡＮＤ回路１０３１は、他方の入力であるタイミング制御信号Ｐ／Ｅのレベルに関係なく、常時Ｌレベルの信号を出力信号Ｐ／Ｅ＿Ｓとして出力する。
【０１２８】
よって、充電回路８０６のＰチャネルトランジスタ８０９は、Ｌレベルの出力信号Ｐ／Ｅ＿Ｓに応答して、プリチャージ期間及び評価期間を通じて常時オンする。
【０１２９】
これに対し、第４放電制御部１０１１のＡＮＤ１０３２〜１０３５は、それぞれ一方の入力においてＬレベルのタイミング制御信号Ｐ／Ｅ＿Ｓを受けとるため、他方の入力である選択制御信号ＳＥＬ＿Ｌ１〜４のレベルに関係なく、プリチャージ期間及び評価期間を通じて常時、Ｌレベルの制御信号ＣＯＮ＿Ｌ１〜４を出力する。よって、第３放電制御部１０１０のトランジスタ列１０１２〜１０１５が形成する全ての導電パスは、プリチャージ期間及び評価期間を通じて常時、電気的に非導通の状態とされる。
【０１３０】
従って、ノードＮ１００１はプリチャージ期間及び評価期間を通じて常時、電源線ＶＤＤに電気的に接続され、接地線ＧＮＤとは電気的に切り離される。
【０１３１】
以上説明したように、選択回路１００１の出力信号が後段の選択回路で選択されない場合においても、放電制御回路１００７のノードＮ１００１に対する放電制御動作は、図３及び図４に示した放電制御回路３０１のノードＮ３０１に対する放電制御動作と同様である。よって、選択回路１００１における、タイミング制御信号Ｐ／Ｅ、選択制御信号ＳＥＬ＿Ｌ１〜４、入力信号ＩＮ１〜４、ノードＮ１００１及び出力信号ＯＵＴ１の間の相関関係は、例えば図６に示したタイミングチャートに示されたものと同様である。
【０１３２】
以上より、選択回路１００１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されない場合、選択回路１００１において、回路動作中に無駄な放電による余計な消費電流が生じることがなく、それによって無駄な電力が消費されることを防止することができる。
【０１３３】
また、第３放電制御部１０１０を構成する各チャネルトランジスタのオフ時のリーク電流が大きくなった場合であっても、ノードＮ１００１の電位を安定させることができるので、セレクタ回路１０００が誤動作するのをより確実に防止することができる。
【０１３４】
［４．第４実施例］
図１２は、本発明の第４実施例に係るセレクタ回路を示す図である。図１２に示した第４実施例のセレクタ回路１２００は、図３に示した第１実施例のセレクタ回路３００と、後段の選択回路の回路構成が異なっているが、その他の部分については同様である。図１２において、図３に示したセレクタ回路３００と同一又は対応する部分には同一の符号が付されている。
【０１３５】
図１２に示したセレクタ回路１２００においては、選択回路３０１〜３０４の出力信号ＯＵＴ１〜４を受けとり、出力信号ＯＵＴを出力する後段の選択回路として、ＯＲ回路１２０５が設けられている。前段の選択回路３０１〜３０４は、例えば図４に示した回路構成を有するものである。
【０１３６】
上述したように、前段の選択回路３０１〜３０４においては、選択制御信号ＳＥＬ＿Ｈ１〜４に基づいて後段の選択回路３０５において選択される出力信号ＯＵＴ１〜４が指定される。出力信号が後段の選択回路において選択される１つの前段の選択回路は、入力信号の選択動作を行い、選択した入力信号のレベルに対応するレベルを有する出力信号を出力する。
【０１３７】
しかしながら、その出力信号が後段の選択回路において選択されない残りの３つの前段の選択回路は、選択動作を行わず、入力信号のレベルに関係なく常時、所定の固定レベルを有する出力信号を出力する。図１２で示した例では、前段の選択回路３０１〜３０４のうち、出力信号が選択されない３つの前段の選択回路は常時、Ｌレベルの出力信号を出力する。
【０１３８】
従って、ＯＲ回路１２０５は、前段の選択回路３０１〜３０４のうち、出力信号が選択されない３つの前段の選択回路からはＬレベルの入力を受けるので、出力信号が選択される前段の選択回路からの出力信号を受けて、その出力信号のレベルと同一のレベルを有する出力信号を出力することができる。それによって、ＯＲ回路１２０５は前段の選択回路の出力信号ＯＵＴ１〜４のうち１つの信号を選択して、出力信号ＯＵＴとして出力する機能を実現する。
【０１３９】
ＯＲ回路は一般に、ＣＭＯＳ回路によって論理を構築することができるが、単純な論理演算回路であるため、小さい回路規模で実現することができる。これにより、セレクタ回路全体の回路規模を縮小することができる。
【０１４０】
尚、図１２で示した例では、前段の選択回路３０１〜３０４のうち、出力信号が選択されない３つの前段の選択回路は常時、Ｌレベルの出力信号を出力する構成としたが、例えば、各前段の選択回路における出力回路３０８の回路構成を変更することにより、出力信号が選択されない前段の選択回路が常時、Ｈレベルの出力信号を出力する構成とすることも可能である。
【０１４１】
この場合は、後段の選択回路として、ＯＲ回路の代わりにＡＮＤ回路を用いればよく、この場合、同様に前段の選択回路の出力信号ＯＵＴ１〜４のうち１つの信号を選択することが可能となる。
【０１４２】
［５．第５実施例］
図１３は、本発明の第５実施例に係るセレクタ回路を示す図である。図１３に示した第５実施例のセレクタ回路１３００は、図８に示した第２実施例のセレクタ回路８００と、後段の選択回路の回路構成が異なっているが、その他の部分については同様である。図１３において、図８に示したセレクタ回路８００と同一又は対応する部分には同一の符号が付されている。
【０１４３】
図１３に示したセレクタ回路１３００においては、選択回路８０１〜８０４の出力信号ＯＵＴ１〜４を受けとり、出力信号ＯＵＴを出力する後段の選択回路として、ＯＲ回路１３０５が設けられている。前段の選択回路８０１〜８０４は、例えば図９に示した回路構成を有するものである。図１２に示した第４実施例のセレクタ回路１２００の場合と同様に、ＯＲ回路１３０５は前段の選択回路８０１〜８０４の出力信号ＯＵＴ１〜４のうち１つの信号を選択して、出力信号ＯＵＴとして出力する。
【０１４４】
ＯＲ回路は一般に、ＣＭＯＳ回路によって小さい回路規模で実現することができる。これにより、セレクタ回路全体の回路規模を縮小することができる。
【０１４５】
尚、出力信号が選択されない前段の選択回路が常時、Ｈレベルの出力信号を出力する構成とすることも可能である。この場合は、後段の選択回路として、ＯＲ回路の代わりにＡＮＤ回路を用いればよい。
【０１４６】
［６．第６実施例］
図１４は、本発明の第６実施例に係るセレクタ回路を示す図である。図１４に示した第６実施例のセレクタ回路１４００は、図１０に示した第２実施例のセレクタ回路１０００と、後段の選択回路の回路構成が異なっているが、その他の部分については同様である。図１４において、図１０に示したセレクタ回路１０００と同一又は対応する部分には同一の符号が付されている。
【０１４７】
図１４に示したセレクタ回路１４００においては、選択回路１００１〜１００４の出力信号ＯＵＴ１〜４を受けとり、出力信号ＯＵＴを出力する後段の選択回路として、ＯＲ回路１４０５が設けられている。前段の選択回路１００１〜１００４は、例えば図１１に示した回路構成を有するものである。図１２に示した第４実施例のセレクタ回路１２００の場合と同様に、ＯＲ回路１４０５は前段の選択回路１００１〜１００２の出力信号ＯＵＴ１〜４のうち１つの信号を選択して、出力信号ＯＵＴとして出力する。
【０１４８】
ＯＲ回路は一般に、ＣＭＯＳ回路によって小さい回路規模で実現することができる。これにより、セレクタ回路全体の回路規模を縮小することができる。
【０１４９】
尚、出力信号が選択されない前段の選択回路が常時、Ｈレベルの出力信号を出力する構成とすることも可能である。この場合は、後段の選択回路として、ＯＲ回路の代わりにＡＮＤ回路を用いればよい。
【０１５０】
［７．第７実施例］
図１５は、本発明の第７実施例に係るプロセッサシステムの一例を示す図である。図１５に示したプロセッサシステム１５００は、プロセッサ１５０１、ＲＡＭ１５０２、磁気ディスク１５０３、入力インターフェース（以下、Ｉ／Ｆと称する。）１５０４、出力Ｉ／Ｆ１５０５、ネットワークＩ／Ｆ１５０６、システムバス１５０７を含む。プロセッサ１５０１等のシステムの各構成要素はシステムバス１５０７に接続されている。
【０１５１】
プロセッサ１５０１はＲＡＭ１５０２等の他の構成要素とデータの送受信を行い、内部でデータの演算処理を行う。プロセッサ１５０１はシステム全体を制御する機能を有してもよい。その詳細については後述する。
【０１５２】
ＲＡＭ１５０２はプロセッサ１５０１が処理するデータを格納し、またプロセッサ１５０２で処理されたデータ、例えば演算結果のデータを格納するメモリである。ＲＡＭ１５０２は例えば、ＤＲＡＭである。磁気ディスク１５０３はシステムにおいて必要とされる各種のデータを記憶する。磁気ディスク１５０３は例えば、ハードディスクドライブ（ＨＤＤ）である。
【０１５３】
入力Ｉ／Ｆ１５０４は外部の入力装置１５０８と接続するためのインターフェース部である。外部の入力装置１５０８は例えば、キーボードやマウスである。出力Ｉ／Ｆ１５０５は外部の出力装置１５０９と接続するためのインターフェース部である。外部の出力装置１５０９は例えば、ディスプレイである。ネットワークＩ／Ｆ１５０６は各種の通信回線を通じて外部のネットワーク１５１０と接続するためのインターフェースである。外部のネットワーク１５１０は例えば、ＬＡＮやインターネットである。
【０１５４】
システム１５００は、上述の各構成要素が連携して動作し、所望の処理を実行する。
【０１５５】
次に、プロセッサ１５０１の詳細について説明する。図１６は、プロセッサ１５０１の内部構成の一例を示す図である。プロセッサ１５０１は、セレクタ１６０１、データレジスタ１６０２、ＡＬＵ１６０３、レジスタ１６０４、コントローラ１６０５、キャッシュメモリ１６０６、データバス１６０７を含む。
【０１５６】
セレクタ１６０１は、データレジスタ１６０２から複数の入力データを受けとり、複数の入力データの中から１つを選択して、選択したデータをＡＬＵ１６０３の一方の入力に供給する回路である。セレクタ１６０１としては、図３、８、１０、１２〜１４に示した各実施例のセレクタ回路３００、８００、１０００、１２００、１３００、１４００のいずれかが用いられる。
【０１５７】
セレクタ１６０１にはコントローラ１６０５から、図３、８、１０、１２〜１４に示した選択制御信号ＳＥＬ＿Ｈ１〜４、選択制御ＳＥＬ＿Ｌ１〜４及びタイミング制御信号Ｐ／Ｅが供給される。セレクタ１６０１内部で行われる選択動作はすでに説明したとおりであるので、説明は省略する。尚、セレクタ１６０１の内部構成は入力信号の個数に応じて適宜変更可能であり、また、セレクタ１３０１の内部構成の変更に伴い、選択制御信号ＳＥＬ＿Ｈ及び選択制御信号ＳＥＬ＿Ｌの信号の構成も適宜変更可能である。
【０１５８】
データレジスタ１６０２は、クロック信号ＣＬＫを受けとり、クロック信号ＣＬＫに応答してＡＬＵ１６０３の演算結果を取り込み、保持する。また、データレジスタ１６０２はクロック信号ＣＬＫに応答してキャッシュメモリ１６０６に記憶されたデータをデータバス１６０７を介して取り込み、保持する。データレジスタ１６０２は複数個のデータを並列に保持し、保持した複数個のデータをセレクタ１６０１に供給する。データレジスタ１６０２は例えば、並列に設けられた複数のデータフリップフロップ（Ｄ−ＦＦ）回路である。データレジスタ１６０２の保持データの個数は例えば１６個であるが、利用形態に応じて適宜変更可能である。
【０１５９】
ＡＬＵ１６０３はセレクタ１６０１の出力データを一方の入力として受けとり、レジスタ１６０４に保持されたデータを他方の入力として受けとる。ＡＬＵ１６０３は、コントローラ１６０５からの制御信号ＡＬ＿Ｃに基づいて、セレクタ１６０１の出力データとレジスタ１６０４の保持データに対して、加算、減算、乗算又は除算などの所望の演算を行う演算器である。ＡＬＵ１６０３はその演算結果をデータレジスタ１６０２に出力する。
【０１６０】
データレジスタ１６０２、セレクタ１６０１及びＡＬＵ１６０３はフィードバックループを形成しており、このフィードバックループを利用してＡＬＵにおいて所望の演算が繰り返し実行される。
【０１６１】
レジスタ１６０４はＡＬＵ１６０３にデータを供給する。レジスタ１６０４には、図示しない他のＡＬＵの演算結果が保持される。また、レジスタ１６０４には、コントローラ１６０５によって所定のデータが設定されてもよい。
【０１６２】
コントローラ１６０５はクロック信号ＣＬＫを受けとり、クロック信号ＣＬＫに基づいて、選択制御信号ＳＥＬ＿Ｈ１〜４、選択制御ＳＥＬ＿Ｌ１〜４及びタイミング制御信号Ｐ／Ｅを生成し、セレクタ１６０１に供給する。コントローラ１６０５は、クロック信号ＣＬＫを基準として、データレジスタ１６０２の出力データ、選択制御信号ＳＥＬ＿Ｈ１〜４、選択制御ＳＥＬ＿Ｌ１〜４及びタイミング制御信号Ｐ／Ｅがそれぞれセレクタ１６０１に供給されるタイミングを調整する。また、コントローラ１６０５はＡＬＵ１６０３に対して、ＡＬＵ１６０３が加算、減算、乗算又は除算のうちのどの演算を行うかを示す制御信号ＡＬ＿Ｃを供給する。
【０１６３】
キャッシュメモリ１６０６はデータバス１６０７を介してデータレジスタ１６０２に接続されている。キャッシュメモリ１６０６は、データレジスタ１６０２に保持されたＡＬＵ１６０３の演算結果をデータバス１６０７を介して入力し、記憶するメモリである。また、キャッシュメモリ１６０６はＡＬＵ１６０３の演算のための初期データを記憶し、その初期データをデータバス１６０７を介してデータレジスタ１６０２に供給する。キャッシュメモリ１６０６は例えば、ＳＲＡＭである。
【０１６４】
上述のように、プロセッサ１５０１では、ＡＬＵ１６０３において所望の演算が繰り返し実行され、その演算の度にセレクタ１６０１はデータレジスタ１６０２からの複数の入力データの中から１つを選択する動作を実行する。セレクタ１６０１はその選択動作を実行する度に内部の所定ノードに対する充放電を実行するので、ＡＬＵ１６０３の演算の度に、セレクタ１６０１の内部で充放電のサイクルが繰り返し実行されることになる。そのため、プロセッサ１６０１及びプロセッサシステム１５００においては、セレクタ１６０１に起因する消費電力の増大が問題となり得る。
【０１６５】
これに対し、図１６に示したセレクタ１６０１においては、図３、８、１０、１２〜１４に示した各実施例のセレクタ回路３００、８００、１０００、１２００、１３００、１４００のいずれかが用いられるため、内部の無駄な放電を抑止することができ、セレクタ回路１６０１に起因する消費電力を抑えることができる。特に、セレクタ１６０１の選択動作は繰り返し実行される動作であることから、プロセッサ１６０１及びプロセッサシステム１５００において消費電力を低減しようとするとき、セレクタ１６０１に起因する消費電力の低減が全体の消費電力の低減に寄与する度合いは大きくなる。
【０１６６】
以上の第１乃至第７実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
各々が、第１選択制御信号に基づいて複数の入力信号のうちの１つを選択し、前記選択された入力信号に対応する第１出力信号を出力する複数の第１選択回路と、
第２選択制御信号に基づいて前記複数の第１出力信号のうちの１つを選択し、前記選択された第１出力信号に対応する第２出力信号を出力する第２選択回路と
を有するセレクタ回路であって、
前記複数の第１選択回路の各々は、
充放電が可能な第１ノードと、
第１電源と前記第１ノードとの間に設けられ、タイミング制御信号によって規定される第１期間に、前記第１電源と前記第１ノードとを電気的に接続して前記第１ノードを充電する充電回路と、
前記第１ノードと前記第１電源よりも低い電位を有する第２電源の間に設けられ、前記タイミング制御信号によって規定される、前記第１期間の後に続く第２期間に、前記第１選択制御信号、前記複数の入力信号及び前記第２選択制御信号に基づいて、前記第１ノードと前記第２電源を電気的に接続して前記充電された第１ノードを放電させるか否かを制御する放電制御回路と、
前記第１ノードの電位に応じた電位を有する前記第１出力信号を出力する出力回路と
を有することを特徴とするセレクタ回路。
（付記２）
前記複数の第１選択回路の１つに含まれる前記放電制御回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１ノードと前記第２電源とを電気的に切り離すことを特徴とする付記１記載のセレクタ回路。
（付記３）
前記１つの第１選択回路に含まれる前記充電回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１電源と前記第１ノードとを電気的に接続することを特徴とする付記２記載のセレクタ回路。
（付記４）
前記放電制御回路は、
前記第１選択制御信号に基づいて前記複数の入力信号のうちの１つを選択し、前記選択された入力信号の電位に応じて前記第１ノードと前記第２電源とを電気的に接続するか否かを制御する第１放電制御部と、
前記第２期間に、前記第２選択制御信号に基づいて前記第１ノードと前記第２電源とを電気的に接続するか否かを制御する第２放電制御部と、
を有することを特徴とする付記１乃至３のいずれか１つに記載のセレクタ回路。
（付記５）
前記複数の第１選択回路の１つに含まれる前記第２放電制御部は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１ノードと前記第２電源とを電気的に切り離すことを特徴とする付記４記載のセレクタ回路。
（付記６）
前記出力回路は、前記第２期間に前記放電制御回路が前記第１ノードを放電させない場合に、前記充電された第１ノードの電位を保持することを特徴とする付記１乃至５のいずれか１つに記載のセレクタ回路。
（付記７）
前記放電制御回路は、
前記第１選択制御信号に基づいて前記複数の入力信号のうちの１つを選択し、前記選択された入力信号の電位に応じて前記第１ノードと前記第２電源を電気的に接続するか否かを制御する第３放電制御部と、
前記第２期間に、前記第２選択制御信号に基づいて前記第１選択制御信号を前記第３放電制御部に供給するか否かを制御する第４放電制御部と
を有することを特徴とする付記１乃至３のいずれか１つに記載のセレクタ回路。
（付記８）
前記第４放電制御部は、前記第１選択制御信号を前記第３放電制御部に供給しないときは、前記第３放電制御部を前記第１ノードと前記第２電源を電気的に切り離すように制御することを特徴とする付記７記載のセレクタ回路。
（付記９）
前記複数の第１選択回路の１つに含まれる前記第４放電制御部は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第３放電制御部を前記第１ノードと前記第２電源とを電気的に切り離すように制御し、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択することを示すときは、前記第２期間に、前記第３放電制御部に前記第１選択制御信号を供給する
することを特徴とする付記７又は８記載のセレクタ回路。
（付記１０）
各々が、第１選択制御信号に基づいて複数の入力信号のうちの１つを選択し、前記選択された入力信号に対応する第１出力信号を出力する複数の第１選択回路と、
前記複数の第１出力信号に対して所定の論理演算を行い、前記論理演算に基づいて前記複数の第１出力信号の１つに対応する第２出力信号を出力する第２選択回路と
を有するセレクタ回路であって、
前記複数の第１選択回路の各々は、前記第２選択回路が前記複数の第１出力信号のうちのどれを前記第２出力信号として出力するかを示す第２選択制御信号を受け、
充放電が可能な第１ノードと、
第１電源と前記第１ノードとの間に設けられ、タイミング制御信号によって規定される第１期間に、前記第１電源と前記第１ノードとを電気的に接続して前記第１ノードを充電する充電回路と、
前記第１ノードと前記第１電源よりも低い電位を有する第２電源との間に設けられ、前記タイミング制御信号によって規定される、前記第１期間の後に続く第２期間に、前記第１選択制御信号、前記複数の入力信号及び前記第２選択制御信号に基づいて、前記第１ノードと前記第２電源を電気的に接続して前記充電された第１ノードを放電させる否かを制御する放電制御回路と、
前記第１ノードの電位に応じた電位を有する前記第１出力信号を出力するとともに、前記第２期間に前記放電制御回路が前記第１ノードを放電させない場合に、前記充電された第１ノードの電位を保持する出力回路と
有することを特徴とするセレクタ回路。
（付記１１）
前記複数の第１選択回路の１つに含まれる前記放電制御回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１ノードと前記第２電源とを電気的に切り離すことを特徴とする付記１０記載のセレクタ回路。
（付記１２）
前記１つの第１選択回路に含まれる前記充電回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１電源と前記第１ノードを電気的に接続することを特徴とする付記１１記載のセレクタ回路。
（付記１３）
前記１つの第１選択回路に含まれる前記出力回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、所定の固定電位を有する前記第１出力信号を出力することを特徴とする付記１１又は１２記載のセレクタ回路。
（付記１４）
前記所定の固定電位は前記第２電源の電位であり、
前記所定の論理演算は論理和である
ことを特徴とする付記１３記載のセレクタ回路。
（付記１５）
複数のデータを保持するデータレジスタと、
前記複数のデータを入力信号として受け、前記複数のデータのうちの１つを選択して出力するセレクタ回路と、
前記セレクタ回路によって選択されたデータを用いて所定の演算を行う演算器と、
前記セレクタ回路の選択動作を制御するコントローラと
を有するプロセッサシステムであって、
前記セレクタ回路は、各々が、第１選択制御信号に基づいて複数の入力信号のうちの１つを選択し、前記選択された入力信号に対応する第１出力信号を出力する複数の第１選択回路と、
第２選択制御信号に基づいて前記複数の第１出力信号のうちの１つを選択し、前記選択された第１出力信号に対応する第２出力信号を出力する第２選択回路と
を有するセレクタ回路であって、
前記複数の第１選択回路の各々は、
充放電が可能な第１ノードと、
第１電源と前記第１ノードとの間に設けられ、タイミング制御信号によって規定される第１期間に、前記第１電源と前記第１ノードとを電気的に接続して前記第１ノードを充電する充電回路と、
前記第１ノードと前記第１電源よりも低い電位を有する第２電源の間に設けられ、前記タイミング制御信号によって規定される、前記第１期間の後に続く第２期間に、前記第１選択制御信号、前記複数の入力信号及び前記第２選択制御信号に基づいて、前記第１ノードと前記第２電源とを電気的に接続して前記充電された第１ノードを放電させる否かを制御する放電制御回路と、
前記第１ノードの電位に応じた電位を有する前記第１出力信号を出力する出力回路と
を有し、
前記コントローラは、前記第１選択制御信号、前記第２選択制御信号及び前記タイミング制御信号を生成する
ことを特徴とするプロセッサシステム。
（付記１６）
複数のデータを保持するデータレジスタと、
前記複数のデータを入力信号として受け、前記複数のデータのうちの１つを選択して出力するセレクタ回路と、
前記セレクタ回路によって選択されたデータを用いて所定の演算を行う演算器と、
前記セレクタ回路の選択動作を制御するコントローラと
を有するプロセッサシステムであって、
各々が、第１選択制御信号に基づいて複数の入力信号のうちの１つを選択し、前記選択された入力信号に対応する第１出力信号を出力する複数の第１選択回路と、
前記複数の第１出力信号に対して所定の論理演算を行い、前記論理演算に基づいて前記複数の第１出力信号の１つに対応する第２出力信号を出力する第２選択回路と
を有するセレクタ回路であって、
前記複数の第１選択回路の各々は、前記第２選択回路が前記複数の第１出力信号のうちのどれを前記第２出力信号として出力するかを示す第２選択制御信号を受け、
充放電が可能な第１ノードと、
第１電源と前記第１ノードとの間に設けられ、タイミング制御信号によって規定される第１期間に、前記第１電源と前記第１ノードとを電気的に接続して前記第１ノードを充電する充電回路と、
前記第１ノードと前記第１電源よりも低い電位を有する第２電源との間に設けられ、前記タイミング制御信号によって規定される、前記第１期間の後に続く第２期間に、前記第１選択制御信号、前記複数の入力信号及び前記第２選択制御信号に基づいて、前記第１ノードと前記第２電源とを電気的に接続して前記充電された第１ノードを放電させる否かを制御する放電制御回路と、
前記第１ノードの電位に応じた電位を有する前記第１出力信号を出力するとともに、前記第２期間に前記放電制御回路が前記第１ノードを放電させない場合に、前記充電された第１ノードの電位を保持する出力回路と
を有し、
前記コントローラは、前記第１選択制御信号、前記第２選択制御信号及び前記タイミング制御信号を生成する
ことを特徴とするプロセッサシステム。
（付記１７）
前記演算の結果のデータを格納するメモリをさらに有することを特徴とする付記１５又は１６記載のプロセッサシステム。
（付記１８）
前記データレジスタは、前記演算の結果のデータを受けとって格納し、前記格納した演算の結果のデータをさらに前記セレクタ回路に供給することを特徴とする付記１５乃至１７のいずれか１つに記載のプロセッサシステム。
（付記１９）
前記複数の第１選択回路の１つに含まれる前記放電制御回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１ノードと前記第２電源とを電気的に切り離すことを特徴とする付記１５乃至１８のいずれか１つに記載のプロセッサシステム。
（付記２０）
前記１つの第１選択回路に含まれる前記充電回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１電源と前記第１ノードとを電気的に接続することを特徴とする付記１９記載のプロセッサシステム。
【符号の説明】
【０１６７】
３００ セレクタ回路
３０１〜３０４ 前段の選択回路
３０５ 後段の選択回路
３０６ 充電回路
３０７ 放電制御回路
３０８ 出力回路
３１０ 第１放電制御部
３１１ 第２放電制御部
８００ セレクタ回路
８０１〜８０４ 前段の選択回路
８０６ 充電回路
１０００ セレクタ回路
１００１〜１００４ 前段の選択回路
１００７ 放電制御回路
１０１０ 第３放電制御部
１０１１ 第４放電制御部
１２００ セレクタ回路
１２０５ ＯＲ回路
１３００ セレクタ回路
１３０５ ＯＲ回路
１４００ セレクタ回路
１４０５ ＯＲ回路
１５００ プロセッサシステム
１５０１ プロセッサ
１６０１ セレクタ
１６０２ データレジスタ
１６０３ ＡＬＵ
１６０５ コントローラ
【技術分野】
【０００１】
本発明の実施例の一側面において開示する技術は、複数の入力信号の中から１つの信号を選択するセレクタ回路、及びそのセレクタ回路を含むプロセッサシステムに関する。
【背景技術】
【０００２】
現在、多くの集積回路において、複数の入力信号の中から１つの信号を選択する機能を実現するために、セレクタ回路が広く使用されている。
【０００３】
図１はセレクタ回路の一例を示す図である。図１において、太線で示した信号線は複数本の信号線で構成されていることを表す。他の図においても同様である。
【０００４】
図１に示したセレクタ回路１００は、前段の選択回路１０１〜１０４、後段の選択回路１０５、及び放電トランジスタ１０６を含み、１６個の入力信号ＩＮ１〜１６の中から１つの信号を選択して、出力信号ＯＵＴとして出力する。
【０００５】
選択回路１０１〜１０４はそれぞれ１６個の入力信号ＩＮ１〜１６のうちの対応する４つの入力信号を受けとる。また、選択回路１０１〜１０４は共通の選択制御信号ＳＥＬ＿Ｌ１〜４及びタイミング制御信号Ｐ／Ｅを受けとる。選択回路１０１〜１０４はそれぞれ、選択制御信号ＳＥＬ＿Ｌ１〜４に基づいて、受けとった４つの入力信号の中から１つの信号を選択して出力する。
【０００６】
選択回路１０５は選択回路１０１〜１０４の４つの出力信号ＯＵＴ１〜４を受けとり、選択制御信号ＳＥＬ＿Ｈ１〜４を受けとる。選択回路１０５は、選択制御信号ＳＥＬ＿Ｈ１〜４に基づいて、受けとった４つの出力信号ＯＵＴ１〜４の中から１つの信号を選択して、出力信号ＯＵＴとして出力する。
【０００７】
ここで、選択回路１０１〜１０４の回路動作について、図２に示したタイミングチャートに従って説明する。
【０００８】
尚、本明細書及び図面では、回路を伝搬するデジタル信号のレベルのうち高い方をＨ又は１で表し、低い方をＬ又は０で表すこととする。Ｈレベルと“１”は同じ意味であり、Ｌレベルと“０”は同じ意味である。
【０００９】
また、このチャートにおいて、例えば、ＳＥＬ＿Ｈ１，２，３，４という表記は４つの信号ＳＥＬ＿Ｈ１〜４のセットを表し、その信号のセットに対する“１０００”という表記は、ＳＥＬ＿Ｈ１が“１”（Ｈレベル）であり、ＳＥＬ＿Ｈ２が“０”（Ｌレベル）であり、ＳＥＬ＿Ｈ３が“０”（Ｌレベル）であり、ＳＥＬ＿Ｈ４が“０”（Ｌレベル）であることを表す。他の信号においても同様である。また、他の図においても同様である。
【００１０】
図２に示した例では、選択制御信号ＳＥＬ＿Ｈ１が“１”（Ｈレベル）に設定され、残りのＳＥＬ＿Ｈ２〜４が“０”（Ｌレベル）に設定されている。これにより、選択回路１０１の出力信号ＯＵＴ１が選択回路１０５で選択され、出力信号ＯＵＴとして出力される。
【００１１】
まず、時刻ｔ１において、タイミング制御信号Ｐ／ＥがＬレベルに設定され、プリチャージ期間ＰＣが始まる。プリチャージ期間ＰＣでは、選択回路１０１において、充電回路１０７のプリチャージ用トランジスタがオンする。それによって、電源ＶＤＤとノードＮ１０１が電気的に接続され、ノードＮ１０１がＨレベルに充電される。ノードＮ１０１のＨレベルは出力回路１０８のラッチ機能により保持される。このとき、放電トランジスタ１０６はオフするため、ノードＮ１０１と接地ＧＮＤは電気的に切り離されている。
【００１２】
次に、時刻ｔ２において、タイミング制御信号Ｐ／ＥがＨレベルに設定され、評価期間ＥＶが始まる。評価期間ＥＶでは、充電回路１０７のプリチャージ用トランジスタがオフする。それによって、選択回路１０１において、ノードＮ１０１が電源ＶＤＤから切り離される。このとき、放電トランジスタ１０６はオンする。ノードＮ１０１とトランジスタ１０６の間には、ノードＮ１０１を放電するか否かを制御する放電制御回路１１０が設けられており、放電トランジスタ１０６を介してノードＮ１０１と接地ＧＮＤを電気的に接続する否かを制御する。
【００１３】
図２に示した例では、選択制御信号ＳＥＬ＿Ｌ１が“１”に設定され、残りのＳＥＬ＿Ｌ２〜４が“０”に設定されている。この場合、放電制御回路１１０において、選択制御信号ＳＥＬ＿Ｌ１がゲートに入力されるトランジスタだけがオンし、残りの３つの選択制御信号ＳＥＬ＿Ｌ２〜４がゲートに入力されるトランジスタはオフする。それによって、選択制御信号ＳＥＬ＿Ｌ１に対応する入力信号ＩＮ１が選択される。
【００１４】
このとき、入力信号ＩＮ１は“１”（Ｈレベル）を示すため、放電制御回路１１０において、入力信号ＩＮ１がゲートに入力されるトランジスタはオンする。これによって、ノードＮ１０１と接地ＧＮＤは電気的に接続されるため、ノードＮ１０１は、放電制御回路１１０及び放電用トランジスタ１０６を介して、Ｌレベルに放電される。
【００１５】
出力回路１０８はノードＮ１０１のＬレベルをインバータ１０９で反転させてＨレベルの信号を出力信号ＯＵＴ１として出力する。すなわち、選択回路１０１では、入力信号ＩＮ１のＨレベル（“１”）と同一のレベルを有する出力信号ＯＵＴ１が出力される。
【００１６】
選択回路１０５は選択回路１０１の出力信号ＯＵＴ１を選択する。選択回路１０５はＨレベルの出力信号ＯＵＴ１を受けて、Ｈレベルの出力信号ＯＵＴを出力する。
【００１７】
尚、信号線をＨレベルに充電にした後で、入力信号のレベルに基づいてその信号線を放電するか否かを決定することにより、所望のレベルの信号を出力する技術が知られている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平６−１７７７５１号公報
【特許文献２】特開２００１−３２５０５０号公報
【特許文献３】特開平１０−３０２４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、図１のセレクタ回路では、後段のセレクタ回路１０５で選択されない出力信号ＯＵＴ２〜４を出力する前段の選択回路１０２〜１０４においても、選択回路１０１と同様の回路動作が行われる。選択回路１０２〜１０４においても、選択回路１０１のノードＮ１０１と同様に、ノードＮ１０２〜Ｎ１０４に対して充電と放電のサイクルが繰り返し実行され、入力信号のレベルに対応するレベルを有する出力信号を生成する動作が繰り返される。このため、無駄な放電が繰り返され、余計な消費電流が生じ、それによって多大な電力が無駄に消費されるという問題があった。
【００２０】
図２に示した例では、前段の選択回路１０２〜１０４の出力信号ＯＵＴ２〜４は後段の選択回路１０５で選択されないにもかかわらず、選択回路１０２〜１０４においても、プリチャージ期間ＰＣにおいてノードＮ１０２〜Ｎ１０４がＨレベルに充電され、評価期間ＥＶにおいて、選択された入力信号ＩＮ５、９及び１３のＨレベル（“１”）によって、ノードＮ１０２〜Ｎ１０４がＬレベルに放電される。そして、プリチャージ期間における充電動作と評価期間における放電動作が繰り返される。ノードＮ１０２〜Ｎ１０４に対して不必要な充電と放電が行われる結果、余計な消費電流が生じていた。
【００２１】
従って、本実施例の一側面におけるセレクタ回路は、所定のノードに対する充電と放電により入力信号の選択を行う前段の選択回路において余計な消費電流が生じるのを防止し、回路の消費電力を低減することを目的とする。
【課題を解決するための手段】
【００２２】
本実施例におけるセレクタ回路は、各々が第１選択制御信号に基づいて複数の入力信号のうちの１つを選択し、前記選択された入力信号に対応する第１出力信号を出力する複数の第１選択回路と、第２選択制御信号に基づいて前記複数の第１出力信号のうちの１つを選択し、前記選択された第１出力信号に対応する第２出力信号を出力する第２選択回路とを含むセレクタ回路であって、前記複数の第１選択回路の各々は、充放電が可能な第１ノードと、第１電源と前記第１ノードの間に設けられ、タイミング制御信号によって規定される第１期間に、前記第１電源と前記第１ノードを電気的に接続して前記第１ノードを充電する充電回路と、前記第１ノードと前記第１電源よりも低い電位を有する第２電源の間に設けられ、前記タイミング制御信号によって規定される、前記第１期間の後に続く第２期間に、前記第１選択制御信号、前記複数の入力信号及び前記第２選択制御信号に基づいて、前記第１ノードと前記第２電源を電気的に接続して前記充電された第１ノードを放電させる否かを制御する放電制御回路と、前記第１ノードの電位に応じた電位を有する前記第１出力信号を出力する出力回路を含むことを特徴とする。
【発明の効果】
【００２３】
本実施例におけるセレクタ回路では、第２選択回路において選択されない第１選択回路の無駄な放電動作を止めることにより余計な消費電流が生じるのを防止することができるので、回路の消費電力を低減することができる。
【図面の簡単な説明】
【００２４】
【図１】セレクタ回路の一例を示す図である。
【図２】図１のセレクタ回路のタイミングチャートを示す図である。
【図３】第１実施例に係るセレクタ回路を示す図である。
【図４】前段の選択回路３０１の回路構成の一例を示す図である。
【図５】前段の選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択される場合の、選択回路３０１のタイミングチャートの一例を示す図である。
【図６】前段の選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されない場合の、選択回路３０１のタイミングチャートの一例を示す図である。
【図７】セレクタ回路３００全体のタイミングチャートの一例を示す図である。
【図８】第２実施例に係るセレクタ回路に示す図である。
【図９】第２実施例に係る前段の選択回路８０１の回路構成の一例を示す図である。
【図１０】第３実施例に係るセレクタ回路を示す図である。
【図１１】第３実施例に係る前段の選択回路１００１の回路構成の一例を示す図である。
【図１２】第４実施例に係るセレクタ回路を示す図である。
【図１３】第５実施例に係るセレクタ回路を示す図である。
【図１４】第６実施例に係るセレクタ回路を示す図である。
【図１５】第７実施例に係るプロセッサシステムの一例を示す図である。
【図１６】第７実施例に係るプロセッサ１５０１の内部構成の一例を示す図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施例について説明する。
【実施例】
【００２６】
［１．第１実施例］
図３は、本発明の第１実施例に係るセレクタ回路を示す図である。
【００２７】
図３に示したセレクタ回路３００は、前段の選択回路３０１〜３０４及び後段の選択回路３０５を含み、１６個の入力信号ＩＮ１〜１６の中から１つの信号を選択して、出力信号ＯＵＴとして出力する。尚、セレクタ回路３００の入力信号の個数は１６個に限定されるものではなく、その利用形態に応じて適宜変更可能である。また、セレクタ回路３００は前段及び後段を含む２段構成としたが、選択回路の段数は２段に限定されることはなく、その利用形態に応じて適宜変更可能である。
【００２８】
後述するように、図３に示したセレクタ回路３００では、前段の選択回路３０１〜３０４の論理の大部分をＮチャネルトランジスタで構築することができるので、論理をＣＭＯＳ回路で構築したセレクタ回路と比べて、多くのＰチャネルトランジスタによって相補論理を構築する必要がない。このため、セレクタ回路３００は前段の選択回路をＣＭＯＳ回路で構成したセレクタ回路と比べて、全体として回路動作を高速化することができ、全体の回路規模を小さくすることができる。
【００２９】
［１−１．セレクタ回路の全体構成］
図３に示したように、前段の選択回路３０１〜３０４はそれぞれ１６個の入力信号ＩＮ１〜１６のうちの対応する４つの入力信号を受けとり、受けとった４つの入力信号の中から１つの信号を選択して出力信号ＯＵＴ１〜４を出力する。尚、前段の選択回路の個数や前段の各選択回路が受けとる入力信号の個数はそれぞれ４個に限定されるものではなく、その利用形態に応じて適宜変更可能である。
【００３０】
後段の選択回路３０５は選択回路３０１〜３０４の４つの出力信号ＯＵＴ１〜４を受けとり、コントローラ（不図示）から選択制御信号ＳＥＬ＿Ｈ１〜４を受けとる。後段の選択回路３０５は、選択制御信号ＳＥＬ＿Ｈ１〜４に基づいて、受けとった４つの出力信号ＯＵＴ１〜４の中から１つの信号を選択して、出力信号ＯＵＴとして出力する。尚、後段の選択回路３０５が受けとる信号の個数は４個に限定されるものではなく、その利用形態に応じて適宜変更可能である。
【００３１】
選択制御信号ＳＥＬ＿Ｈ１〜４は、後段の選択回路３０５が前段の選択回路３０１〜３０４の４つの出力信号ＯＵＴ１〜４のうち、どの信号を出力信号ＯＵＴとして出力するかを示す信号である。図３に示した例では、選択制御信号ＳＥＬ＿Ｈ１〜４はそれぞれ、選択回路３０１〜３０４の出力信号ＯＵＴ１〜４に対応づけられている。選択制御信号ＳＥＬ＿Ｈ１〜４のうちの１つの信号だけがＨレベルに設定され、残りの３つがＬレベルに設定される。これにより、Ｈレベルに設定された選択制御信号ＳＥＬ＿Ｈ１〜４に対応する出力信号ＯＵＴ１〜４が選択回路３０５で選択される。
【００３２】
［１−２．前段の選択回路の回路構成例］
ここで、前段の選択回路３０１〜３０４の回路構成例について説明する。
【００３３】
図３に示したように、前段の選択回路３０１〜３０４は、コントローラ（不図示）によって供給される、共通の選択制御信号ＳＥＬ＿Ｌ１〜４及びタイミング制御信号Ｐ／Ｅを受け取る。
【００３４】
更に、選択回路３０１〜３０４は上述の選択制御信号ＳＥＬ＿Ｈ１〜４を受けとる。図３に示した例では、選択制御信号ＳＥＬ＿Ｈ１が選択回路３０１に供給され、同様に選択制御信号ＳＥＬ＿Ｈ２〜４がそれぞれ選択回路３０２〜３０４に供給される。但し、選択制御信号ＳＥＬ＿Ｈ１〜４の供給の形態はこの例には限定されず、各選択回路に複数もしくは全部の選択制御信号ＳＥＬ＿Ｈを供給するようにしてもよい。供給の形態は選択制御信号ＳＥＬ＿Ｈの組み合わせによって選択対象の出力信号ＯＵＴ１〜４をどのように表現するかに依存して適宜変更可能である。
【００３５】
前段の選択回路３０１〜３０４はそれぞれ同じ回路構成を有している。従って、ここでは選択回路３０１を例にとってその回路構成及び回路動作を説明するが、他の選択回路３０２〜３０４においてもその回路構成及び回路動作は同様である。以下の選択回路３０１に対する説明は、対応する信号の読み替えを行うことにより、他の選択回路３０２〜３０４に対する説明となる。
【００３６】
図４は前段の選択回路３０１の回路構成の一例を示す図である。図３及び図４に示したように、選択回路３０１はノードＮ３０１、充電回路３０６、放電制御回路３０７及び出力回路３０８を含む。充電回路３０６は電源線ＶＤＤとノードＮ３０１の間に設けられ、放電制御回路３０７はノードＮ３０１と接地線ＧＮＤの間に設けられている。ノードＮ３０１は出力回路３０８の入力ノードに接続され、出力回路３０８は選択回路３０１の出力信号ＯＵＴ１の出力ノードに接続されている。選択回路３０１は、後述するように、ノードＮ３０１の充放電により選択動作を行う回路であり、ダイナミックセレクタと呼ばれる回路である。
【００３７】
充電回路３０６はコントローラ（不図示）によって供給されるタイミング制御信号Ｐ／Ｅを受けとる。充電回路３０６は、図４に示した例では、電源線ＶＤＤとノードＮ３０１の間に設けられたＰチャネルトランジスタ３０９である。Ｐチャネルトランジスタ３０９のゲートにはタイミング制御信号Ｐ／Ｅが入力される。Ｐチャネルトランジスタ３０９はタイミング制御信号Ｐ／ＥがＬレベルである期間にオンし、電源線ＶＤＤとノードＮ３０１を電気的に接続する。これにより、充電回路３０６はタイミング制御信号Ｐ／ＥがＬレベルである期間にノードＮ３０１をＨレベルに充電する。
【００３８】
放電制御回路３０７は第１放電制御部３１０と第２放電制御部３１１を含む。第１放電制御部３１０は入力信号ＩＮ１〜４及び選択制御信号ＳＥＬ＿Ｌ１〜４を受けとる。第１放電制御部３１０は、図４に示した例では、ノードＮ３０１に対して並列に接続された４つのトランジスタ列３１２〜３１５を含む。トランジスタ列３１２を構成する２つＮチャネルトランジスタ３１６、３１７のゲートにはそれぞれ選択制御信号ＳＥＬ＿Ｌ１及び入力信号ＩＮ１が入力される。同様に、トランジスタ列３１３〜３１５を構成するＮチャネルトランジスタのゲートには入力信号ＩＮ２〜４及び選択制御信号ＳＥＬ＿Ｌ２〜４が入力される。
【００３９】
選択制御信号ＳＥＬ＿Ｌ１〜４は選択回路３０１が４つの入力信号のうち、どの信号を出力信号ＯＵＴ１として出力するかを示す信号である。図４に示した例では、選択制御信号ＳＥＬ＿Ｌ１〜４はそれぞれ、入力信号ＩＮ１〜４に対応づけられている。選択制御信号ＳＥＬ＿Ｌ１〜４のうちの１つの信号だけがＨレベルに設定され、残りの３つがＬレベルに設定される。これにより、Ｈレベルに設定された選択制御信号ＳＥＬ＿Ｌ１〜４に対応する入力信号ＩＮ１〜４が選択される。
【００４０】
例えば、選択制御信号ＳＥＬ＿Ｌ１がＨレベルに設定され、残りの選択制御信号ＳＥＬ＿Ｌ２〜４がＬレベルに設定されるときは、トランジスタ列３１２のＮチャネルトランジスタ３１６がオンする。ここで、更に入力信号ＩＮ１が“１”（Ｈレベル）である場合は、トランジスタ列３１２のＮチャネルトランジスタ３１７もオンし、それによってトランジスタ列３１２によって形成される導電パスは電気的に導通状態になる。一方、他のトランジスタ列３１３〜３１５においては、対応するトランジスタがＬレベルの選択制御信号ＳＥＬ＿Ｌ２〜４によってオフするため、入力信号ＩＮ２〜４のレベルによらず、導電パスは電気的に非導通の状態になる。
【００４１】
すなわち、第１放電制御部３１０は、選択制御信号ＳＥＬ＿Ｌ１〜４によって選択された入力信号ＩＮ１〜４のレベルに応じて、ノードＮ３０１と接地線ＧＮＤを電気的に接続し、ノードＮ３０１を放電させるか否かを制御する。
【００４２】
第２放電制御部３１１はタイミング制御信号Ｐ／Ｅ及び選択制御信号ＳＥＬ＿Ｈ１を受けとる。第２放電制御部３１１は、図３に示した例では、トランジスタ列３１２〜３１５と接地線ＧＮＤの間に設けられたＮチャネルトランジスタ３１８と、タイミング制御信号Ｐ／Ｅ及び選択制御信号ＳＥＬ＿Ｈ１を受け、Ｎチャネルトランジスタ３１８のゲートに制御信号を出力するＡＮＤ回路３１９を含む。
【００４３】
ＡＮＤ回路３１９は、選択制御信号ＳＥＬ＿Ｈ１がＨレベルであるときは、タイミング制御信号Ｐ／ＥがＨレベルである期間にＨレベルの信号を出力し、Ｎチャネルトランジスタ３１８をオンさせる。一方、ＡＮＤ回路３１９は、選択制御信号ＳＥＬ＿Ｈ１がＬレベルであるときは、タイミング制御信号Ｐ／Ｅのレベルに関係なく、Ｌレベルの信号を出力し、Ｎチャネルトランジスタ３１９を常時オフさせる。
【００４４】
よって、第２放電制御部３１１は、選択制御信号ＳＥＬ＿Ｈ１がＬレベル、すなわち、後段の選択回路３０５が対応する出力信号ＯＵＴ１選択しないことを示すときは、タイミング制御信号Ｐ／Ｅのレベルに関係なく常時、ノードＮ３０１と接地線ＧＮＤを電気的に切り離し、ノードＮ３０１の放電を抑止する。
【００４５】
一方、第２放電制御部３１１は、選択制御信号ＳＥＬ＿Ｈ１がＨレベル、すなわち、後段の選択回路３０５が対応する出力信号ＯＵＴ１を選択することを示すときは、タイミング制御信号Ｐ／ＥがＨレベルである期間に、ノードＮ３０１と接地線ＧＮＤを電気的に接続してノードＮ３０１を放電させることが可能な状態になる。
【００４６】
出力回路３０８は、図４に示した例では、入力ノードがノードＮ３０１に接続されたインバータ３２０と、電源線ＶＤＤとインバータ３２０の入力ノードの間に設けられ、ゲートにインバータ３２０の出力を受けるＰチャネルトランジスタ３２１を含む。インバータ３２０とＰチャネルトランジスタ３２１はフィードバック回路を構成している。
【００４７】
ここで、Ｐチャネルトランジスタ３２１は、その駆動力が放電制御回路３０７に含まれるＮチャネルトランジスタの駆動力に比べて小さくなるように形成される。これは、第１放電制御部３１０と第２放電制御部３１１によってノード３０１と接地線ＧＮＤが電気的に接続されたときに、放電制御回路３０７がノードＮ３０１を速やかに放電させることができるように、各トランジスタの駆動力が調整されるためである。
【００４８】
出力回路３０８はノードＮ３０１がＨレベルであるときは、ノードＮ３０１のＨレベルを保持するラッチ回路として動作し、入力レベルを反転させてＬレベルの出力信号ＯＵＴ１を出力する。出力回路３０８はノードＮ３０１がＬレベルであるときは、入力レベルを反転されてＨレベルの出力信号ＯＵＴ１を出力する。すなわち、出力回路３０８はノードＮ３０１のレベルに応じたレベルの信号を出力信号ＯＵＴ１として出力する。
【００４９】
［１−３．出力信号が後段の選択回路において選択される場合の前段の選択回路の回路動作例］
次に、前段の選択回路３０１〜３０４の回路動作例について説明する。ここでも、選択回路３０１を例にとって説明する。
【００５０】
図５は前段の選択回路３０１のタイミングチャートの一例を示す図であり、選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択される場合のチャートである。そのため、選択制御信号ＳＥＬ＿Ｈ１はＨレベルに設定される。
【００５１】
図３、図４及び図５を参照して、前段の選択回路３０１の回路動作例を説明する。選択回路３０１の選択動作は、プリチャージ期間と、プリチャージ期間の後に続く評価期間からなる動作サイクルを繰り返すことによって行われる。
【００５２】
まず、図５に示すように、時刻ｔ３において、タイミング制御信号Ｐ／ＥがＬレベルに設定され、プリチャージ期間ＰＣ１が始まる。タイミング制御信号Ｐ／ＥのＬレベルはプリチャージ期間であることを示す。プリチャージ期間ＰＣ１においては、タイミング制御信号Ｐ／ＥのＬレベルに応答してＰチャネルトランジスタ３０９がオンする。それによって、充電回路３０６は電源線ＶＤＤとノードＮ３０１を電気的に接続し、ノードＮ３０１をＨレベルに充電する。ノードＮ３０１のＨレベルは、出力回路３０８のラッチ機能により保持される。
【００５３】
このとき、放電制御回路３０７では、ＡＮＤ回路３１９がタイミング制御信号Ｐ／ＥのＬレベルに応答してＬレベルの信号を出力するため、Ｎチャネルトランジスタ３１８がオフする。それによって、第２放電制御部３１１はノードＮ３０１と接地線ＧＮＤを電気的に切り離している。
【００５４】
また、プリチャージ期間ＰＣ１において、選択制御信号ＳＥＬ＿Ｈ１〜４、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４の各信号は、コントローラ（不図示）によって、そのレベルが確定するように制御される。
【００５５】
図５に示した例では、選択制御信号ＳＥＬ＿Ｈ１はＨレベルに設定されている。これは選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５で選択されることを示すものである。選択制御信号ＳＥＬ＿Ｌ１はＨレベルに設定され、残りの選択制御信号ＳＥＬ＿Ｌ２〜４はＬレベルに設定されている。これは選択回路３０１において入力信号ＩＮ１が出力信号ＯＵＴ１として選択されることを示すものである。入力信号ＩＮ１はＨレベル（“１”）、残りの入力信号ＩＮ２〜４はＬレベル（“０”）に設定されている。
【００５６】
次に、時刻ｔ４において、タイミング制御信号Ｐ／ＥがＨレベルに設定され、評価期間ＥＶ１が始まる。タイミング制御信号Ｐ／ＥのＨレベルは評価期間であることを示す。評価期間においては、タイミング制御信号Ｐ／ＥのＨレベルに応答してＰチャネルトランジスタ３０９がオフする。それによって、ノードＮ１０１は電源ＶＤＤから電気的に切り離される。
【００５７】
このとき、第２放電制御部３１１では、ＡＮＤ回路３１９がタイミング制御信号Ｐ／ＥのＨレベルと選択制御信号ＳＥＬ＿Ｈ１のＨレベルに応答してＨレベルの信号を出力する。このため、Ｎチャネルトランジスタ３１８がオンする。
【００５８】
また、第１放電制御部３１０では、選択制御信号ＳＥＬ＿Ｌ１のＨレベルと入力信号ＩＮ１のＨレベル（“１”）に応答してＮチャネルトランジスタ３１６とＮチャネルトランジスタ３１７がそれぞれオンし、トランジスタ列３１２によって形成される導電パスが電気的に導通状態になる。尚、他のトランジスタ列３１３〜３１５は、選択制御信号ＳＥＬ＿Ｌ２〜４のＬレベルによって対応する各トランジスタがオフすることにより、入力信号ＩＮ２〜４のレベルによらず、電気的に非導通の状態となっている。
【００５９】
従って、ノードＮ３０１と接地線ＧＮＤは放電制御回路３０７によって、トランジスタ列３１２及びとＮチャネルトランジスタ３１８を介して電気的に接続される。これにより、評価期間ＥＶ１においては、プリチャージ期間ＰＣ１でＨレベルに充電されたノードＮ３０１は放電し、ノードＮ３０１はＬレベルになる。
【００６０】
出力回路３０８はノードＮ３０１のＬレベルを受けて、インバータ３０８により、Ｈレベル（“１”）の信号を出力信号ＯＵＴ１として出力する。
【００６１】
すなわち、選択回路３０１は評価期間ＥＶ１において、選択制御信号ＳＥＬ＿Ｌ１〜４に基づいて入力信号ＩＮ１を選択し、入力信号ＩＮ１のＨレベルと同一のレベルを有する出力信号ＯＵＴ１を出力する。
【００６２】
次に、時刻ｔ５において、タイミング制御信号Ｐ／Ｅが再びＬレベルに設定され、プリチャージ期間ＰＣ２が始まる。前回のプリチャージ期間ＰＣ１と同様に、第２放電制御部３１１によってノードＮ３０１と接地線ＧＮＤが電気的に切り離され、充電回路３０６はノードＮ３０１を電源線ＶＤＤに接続し、Ｈレベルに充電する。ノードＮ３０１のＨレベルは、出力回路３０８のラッチ機能により保持される。
【００６３】
プリチャージ期間ＰＣ２において、図５に示した例では、選択制御信号ＳＥＬ＿Ｈ１はＨレベルに設定されている。これは選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５で選択されることを示すものである。選択制御信号ＳＥＬ＿Ｌ３はＨレベルに設定され、残りの選択制御信号ＳＥＬ＿Ｌ１、２、４はＬレベルに設定されている。これは選択回路３０１において入力信号ＩＮ３が出力信号ＯＵＴ１として選択されることを示すものである。入力信号ＩＮ３はＬレベル（“０”）に、残りの入力信号ＩＮ１、２、４はＨレベル（“１”）に設定されている。
【００６４】
次に、時刻ｔ６において、タイミング制御信号Ｐ／Ｅが再びＨレベルに設定され、評価期間ＥＶ２が始まる。前回の評価期間ＥＶ１と同様に、充電回路３０６によってノードＮ３０１と電源線ＶＤＤが電気的に切り離され、選択制御信号ＳＥＬ＿Ｈ１がＨレベルであるので、第２放電制御部３１１においてＮチャネルトランジスタ３１８がオンする。
【００６５】
このとき、第１放電制御部３１０では、選択制御信号ＳＥＬ＿Ｌ３のＨレベルと入力信号ＩＮ３のＬレベル（“０”）に応答してＮチャネルトランジスタ３２２はオンし、Ｎチャネルトランジスタ３２３がオフする。それによって、トランジスタ列３１４によって形成される導電パスが電気的に非導通の状態になる。尚、他のトランジスタ列３１２、３１３、３１５は、選択制御信号ＳＥＬ＿Ｌ１、２、４のＬレベルによって対応する各トランジスタがオフすることにより、入力信号ＩＮ１、２、４のレベルによらず、電気的に非導通の状態となっている。
【００６６】
従って、評価期間ＥＶ２においては、ノードＮ３０１と接地線ＧＮＤは放電制御回路３０７の第１放電制御部３１１によって、プリチャージ期間ＰＣ２から引き続き、電気的に切り離された状態が維持される。よって、プリチャージ期間ＰＣ２でＨレベルに充電されたノードＮ３０１は放電することがなく、ノードＮ３０１はＨレベルに維持される。
【００６７】
出力回路３０８はノードＮ３０１のＨレベルを受けて、インバータ３０８により、Ｌレベル（“０”）の信号を出力信号ＯＵＴ１として出力する。
【００６８】
すなわち、選択回路３０１は評価期間ＥＶ２において、選択制御信号ＳＥＬ＿Ｌ１〜４に基づいて入力信号ＩＮ３を選択し、入力信号ＩＮ３のＬレベルと同一のレベルを有する出力信号ＯＵＴ１を出力する。
【００６９】
以上説明したように、選択回路３０１は、出力信号ＯＵＴ１が後段の選択回路３０５において選択される場合は、選択制御信号ＳＥＬ＿Ｌ１〜４に基づいて入力信号ＩＮ１〜４の中の１つを選択し、選択された入力信号のレベルに対応するレベルを有する出力信号ＯＵＴ１を出力する。
【００７０】
［１−４．出力信号が後段の選択回路において選択されない場合の前段の選択回路の回路動作例］
図６は前段の選択回路３０１のタイミングチャートの一例を示す図であり、前段の選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されない場合のチャートである。そのため、選択制御信号ＳＥＬ＿Ｈ１はＬレベルに設定される。
【００７１】
図３、図４及び図６を参照して、前段の選択回路３０１の回路動作例を説明する。
【００７２】
まず、図６に示すように、時刻ｔ７において、タイミング制御信号Ｐ／ＥがＬレベルに設定され、プリチャージ期間ＰＣ３が始まる。プリチャージ期間ＰＣ３においては、図５で示した例の場合と同様に、タイミング制御信号Ｐ／ＥのＬレベルによって、第２放電制御部３１１はノードＮ３０１と接地線ＧＮＤとを電気的に切り離し、充電回路３０６はノードＮ３０１を電源線ＶＤＤに接続してＨレベルに充電する。ノードＮ３０１のＨレベルは出力回路３０８のラッチ機能により保持される。
【００７３】
プリチャージ期間ＰＣ３において、図６に示した例では、選択制御信号ＳＥＬ＿Ｈ１はＬレベルに設定されている。これは選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５で選択されないことを示すものである。選択制御信号ＳＥＬ＿Ｌ１はＨレベルに設定され、残りの選択制御信号ＳＥＬ＿Ｌ２〜４はＬレベルに設定されている。入力信号ＩＮ１はＨレベル（“１”）に、残りの入力信号ＩＮ２〜４はＬレベル（“０”）に設定されている。
【００７４】
次に、時刻ｔ８において、タイミング制御信号Ｐ／ＥがＨレベルに設定され、評価期間ＥＶ３が始まる。この評価期間ＥＶ３においては、タイミング制御信号Ｐ／ＥのＨレベルに応答してＰチャネルトランジスタ３０９がオフする。それによって、ノードＮ１０１は電源ＶＤＤから電気的に切り離される。
【００７５】
このとき、第２放電制御部３１１では、ＡＮＤ回路３１９が選択制御信号ＳＥＬ＿Ｈ１のＬレベルに応答してＬレベルの信号を出力する。このため、Ｎチャネルトランジスタ３１８はオフする。ここで、ＡＮＤ回路３１９の一方の入力には、前のプリチャージ期間ＰＣ３においてＬレベルの選択制御信号ＳＥＬ＿Ｈ１が供給されている。よって、プリチャージ期間ＰＣ３から評価期間ＥＶ３に移行し、タイミング制御信号Ｐ／ＥがＬレベルからＨレベルに遷移した後であっても、ＡＮＤ回路３１９はプリチャージ期間ＰＣ３から継続してＬレベルの信号を出力し続ける。これにより、Ｎチャネルトランジスタ３１８は前のプリチャージ期間ＰＣ３から継続してオフし続ける。
【００７６】
それによって、ノードＮ３０１と接地線ＧＮＤは、トランジスタ列３１２〜３１５によって形成される導電パスの電気的な導通状態、すなわち、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４のレベルに関係なく、前のプリチャージ期間ＰＣ３から継続して、第２放電制御部３１１によって電気的に切り離された状態が維持される。
【００７７】
図６に示した例では、選択制御信号ＳＥＬ＿Ｌ１のＨレベルと入力信号ＩＮ１のＨレベルに応答してＮチャネルトランジスタ３１６とＮチャネルトランジスタ３１７がそれぞれオンし、トランジスタ列３１２によって形成される導電パスが電気的に導通状態になる。しかしながら、第２放電制御部３１１のＮチャネルトランジスタ３１８がオフするため、ノードＮ３０１と接地線ＧＮＤが電気的に切り離された状態が維持される。
【００７８】
従って、評価期間ＥＶ３においては、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４がどのようなレベルの信号であっても、プリチャージ期間ＰＣ３においてＨレベルに充電されたノードＮ３０１はＬレベルに放電することがない。
【００７９】
ノードＮ３０１の電位は出力回路３０８のラッチ機能により保持されるので、ノードＮ３０１はＨレベルを維持する。出力回路３０８はノードＮ３０１のＨレベルを受けて、Ｌレベルの出力信号ＯＵＴ１を出力する。
【００８０】
すなわち、選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５で選択されないときは、選択回路３０１は一切選択動作を行わない。出力回路３０８は、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４のレベルに関係なく、所定の固定レベルを有する出力信号ＯＵＴ１を出力する。
【００８１】
次に、時刻ｔ９及びｔ１０から始まる次のプリチャージ期間ＰＣ４及び評価期間ＥＶ４においても、前の評価期間ＥＶ３から引き続き、選択制御信号ＳＥＬ＿Ｈ１がＬレベルに維持されている。すなわち、選択回路３０１の出力信号ＯＵＴ１は引き続き、後段の選択回路３０５で選択されない。
【００８２】
これにより、前の評価期間ＥＶ３から引き続き、プリチャージ期間ＰＣ４及び評価期間ＥＶ４を通じて、ＡＮＤ回路３１９はＬレベルの信号を出力し続ける。それによって、Ｎチャネルトランジスタ３１８もオフし続ける。これにより、前の評価期間ＥＶ３から引き続き、プリチャージ期間ＰＣ４及び評価期間ＥＶ４を通じて、ノードＮ３０１と接地線ＧＮＤが電気的に切り離された状態が継続される。
【００８３】
よって、評価期間ＥＶ４においても、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４がどのようなレベルの信号であっても、プリチャージ期間ＰＣ３及びＰＣ４でＨレベルに充電されたノードＮ３０１はＬレベルに放電することがない。プリチャージ期間ＰＣ４及び評価期間ＥＶ４を通じて、ノードＮ３０１はＨレベルを維持し、出力回路３０８はノードＮ３０１のＨレベルを受けて、Ｌレベルの出力信号ＯＵＴ１を出力する。
【００８４】
すなわち、選択回路３０１の出力信号ＯＵＴ１が前の評価期間から引き続き、後段の選択回路３０５で選択されないときは、選択回路３０１は引き続き、一切選択動作を行わない。出力回路３０８は、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４のレベルに関係なく、引き続き同一の固定レベルを有する出力信号ＯＵＴ１を出力し続ける。
【００８５】
以上説明したように、選択回路３０１においては、放電制御回路３０７に選択制御信号ＳＥＬ＿Ｈ１が供給され、放電制御回路３０７は選択制御信号ＳＥＬ＿Ｈ１に基づいてノードＮ３０１と接地線ＧＮＤを電気的に接続する否かを制御する。これにより、選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されないとき、放電制御回路３０７は評価期間において、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４のレベルに関係なく、ノードＮ３０１と接地線ＧＮＤを電気的に切り離すことができる。
【００８６】
それによって、出力信号が選択されない前段の選択回路において、プリチャージ期間にＨレベルに充電されたノードが評価期間においてＬレベルに放電するのを抑止することができるので、評価期間において余計な消費電流が生ずることがなく、無駄な電力が消費されることを防止することができる。
【００８７】
また、選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されないとき、プリチャージ期間及び評価期間からなる連続する動作サイクルを通じて、選択制御信号ＳＥＬ＿Ｈ１が継続してＬレベルに維持される。これにより、放電制御回路３０７は継続して、ノードＮ３０１と接地線ＧＮＤを電気的に切り離す。
【００８８】
それによって、出力信号が選択されない前段の選択回路において、常時ノードＮ３０１と接地線ＧＮＤが電気的に切り離された状態を維持することができるので、放電による電力消費をより確実に防止することができ、出力信号が選択されない前段の選択回路における消費電力を実際上無視し得るレベルにまで抑えることが可能となる。
【００８９】
また、放電制御回路３０７は、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４が供給される第１放電制御部３１０と、選択制御信号ＳＥＬ＿Ｈ１が供給される第２放電制御部３１１とに分離されている。出力信号ＯＵＴ１が後段の選択回路３０５において選択されないとき、第２放電制御部３１１が選択制御信号ＳＥＬ＿Ｈ１のＬレベルに基づいて、選択制御信号ＳＥＬ＿Ｌ１〜４及び入力信号ＩＮ１〜４のレベルに関係なく、プリチャージ期間及び評価期間からなる一連の動作サイクルを通じて、ノードＮ３０１と接地線ＧＮＤを電気的に切り離す。
【００９０】
それによって、出力信号が選択されない前段の選択回路において、ノードＮ３０１と接地線ＧＮＤを電気的に切り離して無駄な放電を抑止する制御を、よりシンプルな回路構成で実現することができるので、回路規模の増大を抑えながら、放電抑止制御を行うことができる。
【００９１】
とりわけ、第２放電制御部３１１においては、ＡＮＤ回路３１９によって、上記の放電抑止制御を実現しているので、放電抑止制御に伴う回路規模の増大を最小限に抑えることができる。
【００９２】
また、評価期間においては、ノードＮ３０１は電源線ＶＤＤと接地線ＧＮＤのいずれとも電気的に切り離される。よって、放電制御回路３０７を構成する各トランジスタにオフ時のリーク電流が一定の許容量以上で存在する場合、評価期間において、このリーク電流に起因してノードＮ３０１が放電し、それによってノードＮ３０１の電位が不安定になったり、Ｌレベルに反転してしまうといった不具合が発生することが考えられる。
【００９３】
これに対して、出力回路３０８は、充電されたノードＮ３０１のＨレベルをラッチし保持することができるので、ノードＮ３０１の電位を安定させ、上記の不具合の発生を防止することができ、セレクタ回路３００が誤動作するのを防止することができる。
【００９４】
［１−５．セレクタ回路全体の回路動作例］
図７は、セレクタ回路３００全体のタイミングチャートの一例を示す図である。
【００９５】
図７に示した例では、前段の選択回路３０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されており、残りの選択回路３０２〜３０４の出力信号ＯＵＴ２〜４は選択されない。後段の選択回路３０５は、前段の選択回路３０１の出力信号ＯＵＴ１を選択して出力信号ＯＵＴとして出力する。前段の選択回路３０１〜３０４の各動作は図４及び図５を用いて説明したとおりであるので、詳細な説明は省略する。
【００９６】
選択回路３０１は、その出力信号ＯＵＴ１が後段の選択回路３０５で選択されるので、時刻ｔ１１から始まるプリチャージ期間ＰＣ５においてノードＮ３０１をＨレベルに充電した後、時刻ｔ１２から始まる評価期間ＥＶ５において、ノードＮ３０１をＬレベルに放電させることにより、入力信号ＩＮ１のＨレベル（“１”）に対応するＨレベルの出力信号ＯＵＴ１を出力する。
【００９７】
一方、選択回路３０２〜３０４は、その出力信号ＯＵＴ２〜４が後段の選択回路３０５において選択されないので、ノードＮ３０２〜３０４はプリチャージ期間ＰＣ５においてＨレベルに充電された後、評価期間ＥＶ５において、Ｈレベルに充電したノードＮ３０２〜３０４を放電させることなく、Ｈレベルに維持する。このため、選択回路３０２〜３０４では、回路動作中に無駄な放電が生じることがなく。余計な消費電流が生じることがない。選択回路３０２〜３０４は入力信号ＩＮのレベルに関係なく、Ｌレベルの出力信号ＯＵＴ２〜４を出力する。
【００９８】
以上説明したように、セレクタ回路３００では、出力信号が選択されない選択回路において、プリチャージ期間にＨレベルに充電されたノードがＬレベルに放電するのを抑止することができるので、余計な消費電流を生じさせず、無駄な電力が消費されることを防止することができる。従って、セレクタ回路３００は回路全体の選択動作に要する消費電力を大きく低減することができる。
【００９９】
例えば、図３に示したように、４つの前段の選択回路３０１〜３０４から１つの出力信号を選択して出力する回路構成の場合には、セレクタ回路３００は、出力信号が選択されない３つの選択回路における消費電力を実際上無視し得るレベルに抑えることができるので、回路全体の消費電力を最大で約１／４程度にまで低減することが可能になる。この消費電力低減の効果は前段の選択回路の個数が増加すればすれるほど大きくなる。
【０１００】
尚、図３のセレクタ回路３００において、後段の選択回路３０５は、例えばＣＭＯＳ回路であり、ＣＭＯＳ回路で論理を構築したセレクタ回路である。ＣＭＯＳ回路で論理を構築したセレクタはスタティックセレクタと呼ばれる。但し、選択回路３０５の回路構成はこれに限定されることはなく、例えば選択回路３０１と同様の回路構成を有するダイナミックセレクタを用いてもよい。
【０１０１】
［２．第２実施例］
図８は、本発明の第２実施例に係るセレクタ回路に示す図である。図８に示した第２実施例のセレクタ回路８００は、図３及び図４に示した第１実施例のセレクタ回路３００と、前段の選択回路に含まれる充電回路の制御が異なっているが、その他の部分については同様である。
【０１０２】
図８に示したセレクタ回路８００においても、前段の選択回路８０１〜８０４はそれぞれ同じ回路構成を有している。従って、前段の選択回路８０１を例にとってその回路構成及び回路動作を説明するが、他の選択回路８０２〜８０４においてもその回路構成及び回路動作は同様である。
【０１０３】
図９は前段の選択回路８０１の回路構成の一例を示す図である。図８及び図９において、図３及び図４に示したセレクタ回路３００と同一又は対応する部分には同一の符号が付されている。
【０１０４】
図３及び図４に示した充電回路３０６がタイミング制御信号Ｐ／Ｅを受けとるのに対し、図８及び図９に示した選択回路８０１においては、充電回路８０６は、第２放電制御部３１１に含まれるＡＮＤ回路３１９の出力信号Ｐ／Ｅ＿Ｓを受けとる。充電回路８０６のＰチャネルトランジスタ８０９のゲートにはＡＮＤ回路３１９の出力信号Ｐ／Ｅ＿Ｓが入力される。
【０１０５】
選択回路８０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されるときは、選択制御信号ＳＥＬ＿Ｈ１はＨレベルに設定される。よって、ＡＮＤ回路３１９は、一方の入力においてＨレベルの選択制御信号ＳＥＬ＿Ｈ１を受けとる。このため、ＡＮＤ回路３１９は他方の入力であるタイミング制御信号Ｐ／Ｅと同一のレベルの信号を出力信号Ｐ／Ｅ＿Ｓとして出力する。
【０１０６】
従って、選択回路８０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されるときは、充電回路８０６の動作は図３及び図４に示した充電回路３０６のそれと同一である。すなわち、充電回路８０６はプリチャージ期間においてノードＮ８０１を電源線ＶＤＤに接続し、評価期間においてノードＮ８０１を電源線ＶＤＤから切り離す。
【０１０７】
一方、選択回路８０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されないときは、選択制御信号ＳＥＬ＿Ｈ１はＬレベルに設定される。よって、ＡＮＤ回路３１９は、一方の入力においてＬレベルの選択制御信号ＳＥＬ＿Ｈ１を受けとる。このため、ＡＮＤ回路３１９は、他方の入力であるタイミング制御信号Ｐ／Ｅのレベルに関係なく、常時Ｌレベルの信号を出力信号Ｐ／Ｅ＿Ｓとして出力する。
【０１０８】
従って、選択回路８０１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されないときは、充電回路８０６のＰチャネルトランジスタ８０９は、タイミング制御信号Ｐ／Ｅのレベルに関係なく、常時オンされる。すなわち、充電回路８０６はノードＮ８０１をプリチャージ期間及び評価期間を通じて常時、電源線ＶＤＤと電気的に接続し、ノードＮ８０１をＨレベルに充電し続ける。
【０１０９】
尚、放電制御回路３０７の回路動作については、図３及び図４に示した放電制御回路３０７のそれと同一であるので、説明は省略する。
【０１１０】
ここで、上述したように、図３に示した選択回路３０１では、評価期間において、放電制御回路３０７を構成する各トランジスタのオフ時のリーク電流によってＨレベルに充電されたノードＮ３０１が放電し、それによってノードＮ３０１の電位が不安定になったり、Ｌレベルに反転してしまうといった不具合が発生することが考えられる。
【０１１１】
一方、出力回路３０８はノードＮ３０１のＨレベルをラッチする機能を有するが、そのＰチャネルトランジスタ３２１の駆動能力は上述したように制限されており、十分に大きくすることができない。このため、上記のリーク電流が大きくなった場合には、出力回路３０８のラッチ機能だけではノードＮ３０１の電位を安定させることができない可能性がある。
【０１１２】
これに対し、充電回路８０６はノードＮ８０１をプリチャージ期間及び評価期間を通じて常時、電源線ＶＤＤに電気的に接続する。また、充電回路８０６に含まれるＰチャネルトランジスタ８０９は出力回路３０８のＰチャネルトランジスタ３２１とは異なり、ノードＮ８０１を充電するために充分な駆動能力を有するように形成される。このため、図８に示した選択回路８０１では、上記のリーク電流が大きくなった場合であっても、ノードＮ８０１の電位を安定させ、上記の不具合の発生を防止することができ、セレクタ回路８００が誤動作するのをより確実に防止することができる。
【０１１３】
［３．第３実施例］
図１０は、本発明の第３実施例に係るセレクタ回路を示す図である。図１０に示した第３実施例のセレクタ回路１０００は、図３及び図４に示した第１実施例のセレクタ回路３００、及び、図８及び図９に示した第２実施例のセレクタ回路８００と、放電制御回路の回路構成が異なっているが、その他の部分については同様である。
【０１１４】
図１０に示したセレクタ回路１０００においても、前段の選択回路１００１〜１００４はそれぞれ同じ回路構成を有している。従って、前段の選択回路１００１を例にとってその回路構成及び回路動作を説明するが、他の前段の選択回路１００２〜１００４においてもその回路構成及び回路動作は同様である。
【０１１５】
［３−１．前段の選択回路の回路構成例］
図１１は前段の選択回路１００１の回路構成の一例を示す図である。図１０及び図１１において、図３に示したセレクタ回路３００と同一又は対応する部分には同一の符号が付されている。
【０１１６】
図１０及び図１１に示した選択回路１００１においては、放電制御回路１００７は第３放電制御部１０１０と第４放電制御部１０１１を含む。第３放電制御部１０１０はノードＮ１００１と接地線ＧＮＤの間に設けられ、ノードＮ１００１と接地線ＧＮＤの間に並列に設けられたトランジスタ列１０１２〜１０１５を含む。トランジスタ列１０１２を構成する２つのＮチャネルトランジスタ１０１６、１０１７のゲートにはそれぞれ、入力信号ＩＮ１と、第４放電制御部１０１１によって出力される制御信号ＣＯＮ＿Ｌ１が入力される。同様に、トランジスタ列１０１３〜１０１５を構成するＮチャネルトランジスタのゲートには入力信号ＩＮ２〜４及び制御信号ＣＯＮ＿Ｌ２〜４が入力される。
【０１１７】
第４放電制御部１０１１は、タイミング制御信号Ｐ／Ｅと選択制御信号ＳＥＬ＿Ｈ１を受けとるＡＮＤ回路１０３１と、ＡＮＤ回路１０３１の出力信号Ｐ／Ｅ＿Ｓと受けとり、選択制御信号ＳＥＬ＿Ｌ１〜４をそれぞれ受けとるＡＮＤ回路１０３２〜１０３５を含む。ＡＮＤ回路１０３２は制御信号ＣＯＮ＿Ｌ１を出力し、トランジスタ列１０１２のＮチャネルトランジスタ１０１６の動作を制御する。同様に、ＡＮＤ回路１０３３〜１０３５は制御信号ＣＯＮ＿Ｌ２〜４を出力し、トランジスタ列１０１３〜１０１５の対応するトランジスタの動作を制御する。ＡＮＤ回路１０３１の出力信号Ｐ／Ｅ＿Ｓはさらに充電回路８０６のＰチャネルトランジスタ８０９のゲートに供給される。
【０１１８】
［３−２．出力信号が後段の選択回路において選択される場合の前段の選択回路の回路動作例］
選択回路１００１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されるとき、選択制御信号ＳＥＬ＿Ｈ１はＨレベルに設定される。よって、第４放電制御部１０１１のＡＮＤ回路１０３１は、一方の入力においてＨレベルの選択制御信号ＳＥＬ＿Ｈ１を受けとる。このため、ＡＮＤ回路１０３１は他方の入力であるタイミング制御信号Ｐ／Ｅと同一のレベルの信号を出力信号Ｐ／Ｅ＿Ｓとして出力する。
【０１１９】
従って、充電回路８０６の動作は図３に示した充電回路３０６のそれと同一である。すなわち、充電回路８０６はプリチャージ期間においてノードＮ１００１を電源線ＶＤＤに接続し、評価期間においてノードＮ１００１を電源線ＶＤＤから切り離す。
【０１２０】
次に、放電制御回路１００７の回路動作を説明する。プリチャージ期間においては、タイミング制御信号Ｐ／ＥがＬレベルとなるため、第４放電制御部１０１１のＡＮＤ１０３２〜１０３５は、それぞれ一方の入力においてＬレベルのタイミング制御信号Ｐ／Ｅ＿Ｓを受けとる。このため、ＡＮＤ回路１０３２〜１０３５はそれぞれ、他方の入力である選択制御信号ＳＥＬ＿Ｌ１〜４のレベルに関係なく、Ｌレベルの制御信号ＣＯＮ＿Ｌ１〜４を出力する。
【０１２１】
よって、第３放電制御部１０１０のトランジスタ列１０１２において、Ｎチャネルトランジスタ１０１６がＬレベルの制御信号ＣＯＮ＿Ｌ１によってオフする。これにより、トランジスタ列１０１２よって形成される導電パスは、入力信号ＩＮ１のレベルによらず、電気的に非導通の状態になる。同様に、他のトランジスタ列１０１３〜１０１５においても、対応するトランジスタがＬレベルの制御信号ＣＯＮ＿Ｌ２〜４によってオフするため、信号ＩＮ２〜４のレベルによらず、導電パスは電気的に非導通の状態になる。
【０１２２】
よって、プリチャージ期間においては、ノードＮ１００１は接地線ＧＮＤと電気的に切り離され、充電回路８０６によってＨレベルに充電される。
一方、評価期間においては、タイミング制御信号Ｐ／ＥがＨレベルとなるため、ＡＮＤ回路１０３２〜１０３５は、それぞれ一方の入力においてＨレベルのタイミング制御信号Ｐ／Ｅ＿Ｓを受けとる。よって、ＡＮＤ回路１０３２〜１０３５はそれぞれ、他方の入力である選択制御信号ＳＥＬ＿Ｌ１〜４と同一のレベルの信号を制御信号ＣＯＮ＿Ｌ１〜４として出力する。このため、第３放電制御部１０１０では、選択制御信号ＳＥＬ＿Ｌ１〜４に基づいてトランジスタ列１０１２〜１０１５のうちの１つが選択される。
【０１２３】
従って、評価期間においては、第３放電制御部１０１０は、選択されたトランジスタ列に入力される入力信号ＩＮ１〜４のレベルに応じて、Ｈレベルに充電されたノードＮ１００１をＬレベルに放電させる否かを制御する。
【０１２４】
以上説明したように、選択回路１００１の出力信号が後段の選択回路で選択される場合、放電制御回路１００７のノードＮ１００１に対する放電制御動作は、図３及び図４に示した放電制御回路３０１のノードＮ３０１に対する放電制御動作と同様である。よって、選択回路１００１における、タイミング制御信号Ｐ／Ｅ、選択制御信号ＳＥＬ＿Ｌ１〜４、入力信号ＩＮ１〜４、ノードＮ１００１及び出力信号ＯＵＴ１の間の相関関係は、例えば図５に示したタイミングチャートに示されたものと同様である。
【０１２５】
このとき、ノードＮ１００１と接地線ＧＮＤの間には、トランジスタ列１０１２〜１０１５のいずれの導電パスにおいても、各トランジスタ列を構成する２つのＮチャネルトランジスタが存在するのみである。これに対し、例えば図３に示した例では、ノードＮ３０１と接地線ＧＮＤの間には、トランジスタ列３１２〜３１５とＮチャネルトランジスタ３１８が存在するため、３つのＮチャネルトランジスタが存在することになる。
【０１２６】
よって、図１０及び図１１の第３実施例のセレクタ回路１０００においては、評価期間においてノードＮ１００１が放電される時に、その放電電流が流れるトランジスタの数を減らすことができ、ノードＮ１００１と接地線ＧＮＤの間の電気抵抗を減らすことができる。それによって、ノードＮ１００１の放電動作を高速にし、放電による時間を短くすることができるので、評価期間を短くし、セレクタ回路の回路動作をより高速にすることができる。
【０１２７】
［３−３．出力信号が後段の選択回路において選択されない場合の前段の選択回路の回路動作例］
選択回路１００１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されないとき、選択制御信号ＳＥＬ＿Ｈ１はＬレベルに設定される。よって、第４放電制御部１０１１のＡＮＤ回路１０３１は、一方の入力においてＬレベルの選択制御信号ＳＥＬ＿Ｈ１を受けとる。このため、ＡＮＤ回路１０３１は、他方の入力であるタイミング制御信号Ｐ／Ｅのレベルに関係なく、常時Ｌレベルの信号を出力信号Ｐ／Ｅ＿Ｓとして出力する。
【０１２８】
よって、充電回路８０６のＰチャネルトランジスタ８０９は、Ｌレベルの出力信号Ｐ／Ｅ＿Ｓに応答して、プリチャージ期間及び評価期間を通じて常時オンする。
【０１２９】
これに対し、第４放電制御部１０１１のＡＮＤ１０３２〜１０３５は、それぞれ一方の入力においてＬレベルのタイミング制御信号Ｐ／Ｅ＿Ｓを受けとるため、他方の入力である選択制御信号ＳＥＬ＿Ｌ１〜４のレベルに関係なく、プリチャージ期間及び評価期間を通じて常時、Ｌレベルの制御信号ＣＯＮ＿Ｌ１〜４を出力する。よって、第３放電制御部１０１０のトランジスタ列１０１２〜１０１５が形成する全ての導電パスは、プリチャージ期間及び評価期間を通じて常時、電気的に非導通の状態とされる。
【０１３０】
従って、ノードＮ１００１はプリチャージ期間及び評価期間を通じて常時、電源線ＶＤＤに電気的に接続され、接地線ＧＮＤとは電気的に切り離される。
【０１３１】
以上説明したように、選択回路１００１の出力信号が後段の選択回路で選択されない場合においても、放電制御回路１００７のノードＮ１００１に対する放電制御動作は、図３及び図４に示した放電制御回路３０１のノードＮ３０１に対する放電制御動作と同様である。よって、選択回路１００１における、タイミング制御信号Ｐ／Ｅ、選択制御信号ＳＥＬ＿Ｌ１〜４、入力信号ＩＮ１〜４、ノードＮ１００１及び出力信号ＯＵＴ１の間の相関関係は、例えば図６に示したタイミングチャートに示されたものと同様である。
【０１３２】
以上より、選択回路１００１の出力信号ＯＵＴ１が後段の選択回路３０５において選択されない場合、選択回路１００１において、回路動作中に無駄な放電による余計な消費電流が生じることがなく、それによって無駄な電力が消費されることを防止することができる。
【０１３３】
また、第３放電制御部１０１０を構成する各チャネルトランジスタのオフ時のリーク電流が大きくなった場合であっても、ノードＮ１００１の電位を安定させることができるので、セレクタ回路１０００が誤動作するのをより確実に防止することができる。
【０１３４】
［４．第４実施例］
図１２は、本発明の第４実施例に係るセレクタ回路を示す図である。図１２に示した第４実施例のセレクタ回路１２００は、図３に示した第１実施例のセレクタ回路３００と、後段の選択回路の回路構成が異なっているが、その他の部分については同様である。図１２において、図３に示したセレクタ回路３００と同一又は対応する部分には同一の符号が付されている。
【０１３５】
図１２に示したセレクタ回路１２００においては、選択回路３０１〜３０４の出力信号ＯＵＴ１〜４を受けとり、出力信号ＯＵＴを出力する後段の選択回路として、ＯＲ回路１２０５が設けられている。前段の選択回路３０１〜３０４は、例えば図４に示した回路構成を有するものである。
【０１３６】
上述したように、前段の選択回路３０１〜３０４においては、選択制御信号ＳＥＬ＿Ｈ１〜４に基づいて後段の選択回路３０５において選択される出力信号ＯＵＴ１〜４が指定される。出力信号が後段の選択回路において選択される１つの前段の選択回路は、入力信号の選択動作を行い、選択した入力信号のレベルに対応するレベルを有する出力信号を出力する。
【０１３７】
しかしながら、その出力信号が後段の選択回路において選択されない残りの３つの前段の選択回路は、選択動作を行わず、入力信号のレベルに関係なく常時、所定の固定レベルを有する出力信号を出力する。図１２で示した例では、前段の選択回路３０１〜３０４のうち、出力信号が選択されない３つの前段の選択回路は常時、Ｌレベルの出力信号を出力する。
【０１３８】
従って、ＯＲ回路１２０５は、前段の選択回路３０１〜３０４のうち、出力信号が選択されない３つの前段の選択回路からはＬレベルの入力を受けるので、出力信号が選択される前段の選択回路からの出力信号を受けて、その出力信号のレベルと同一のレベルを有する出力信号を出力することができる。それによって、ＯＲ回路１２０５は前段の選択回路の出力信号ＯＵＴ１〜４のうち１つの信号を選択して、出力信号ＯＵＴとして出力する機能を実現する。
【０１３９】
ＯＲ回路は一般に、ＣＭＯＳ回路によって論理を構築することができるが、単純な論理演算回路であるため、小さい回路規模で実現することができる。これにより、セレクタ回路全体の回路規模を縮小することができる。
【０１４０】
尚、図１２で示した例では、前段の選択回路３０１〜３０４のうち、出力信号が選択されない３つの前段の選択回路は常時、Ｌレベルの出力信号を出力する構成としたが、例えば、各前段の選択回路における出力回路３０８の回路構成を変更することにより、出力信号が選択されない前段の選択回路が常時、Ｈレベルの出力信号を出力する構成とすることも可能である。
【０１４１】
この場合は、後段の選択回路として、ＯＲ回路の代わりにＡＮＤ回路を用いればよく、この場合、同様に前段の選択回路の出力信号ＯＵＴ１〜４のうち１つの信号を選択することが可能となる。
【０１４２】
［５．第５実施例］
図１３は、本発明の第５実施例に係るセレクタ回路を示す図である。図１３に示した第５実施例のセレクタ回路１３００は、図８に示した第２実施例のセレクタ回路８００と、後段の選択回路の回路構成が異なっているが、その他の部分については同様である。図１３において、図８に示したセレクタ回路８００と同一又は対応する部分には同一の符号が付されている。
【０１４３】
図１３に示したセレクタ回路１３００においては、選択回路８０１〜８０４の出力信号ＯＵＴ１〜４を受けとり、出力信号ＯＵＴを出力する後段の選択回路として、ＯＲ回路１３０５が設けられている。前段の選択回路８０１〜８０４は、例えば図９に示した回路構成を有するものである。図１２に示した第４実施例のセレクタ回路１２００の場合と同様に、ＯＲ回路１３０５は前段の選択回路８０１〜８０４の出力信号ＯＵＴ１〜４のうち１つの信号を選択して、出力信号ＯＵＴとして出力する。
【０１４４】
ＯＲ回路は一般に、ＣＭＯＳ回路によって小さい回路規模で実現することができる。これにより、セレクタ回路全体の回路規模を縮小することができる。
【０１４５】
尚、出力信号が選択されない前段の選択回路が常時、Ｈレベルの出力信号を出力する構成とすることも可能である。この場合は、後段の選択回路として、ＯＲ回路の代わりにＡＮＤ回路を用いればよい。
【０１４６】
［６．第６実施例］
図１４は、本発明の第６実施例に係るセレクタ回路を示す図である。図１４に示した第６実施例のセレクタ回路１４００は、図１０に示した第２実施例のセレクタ回路１０００と、後段の選択回路の回路構成が異なっているが、その他の部分については同様である。図１４において、図１０に示したセレクタ回路１０００と同一又は対応する部分には同一の符号が付されている。
【０１４７】
図１４に示したセレクタ回路１４００においては、選択回路１００１〜１００４の出力信号ＯＵＴ１〜４を受けとり、出力信号ＯＵＴを出力する後段の選択回路として、ＯＲ回路１４０５が設けられている。前段の選択回路１００１〜１００４は、例えば図１１に示した回路構成を有するものである。図１２に示した第４実施例のセレクタ回路１２００の場合と同様に、ＯＲ回路１４０５は前段の選択回路１００１〜１００２の出力信号ＯＵＴ１〜４のうち１つの信号を選択して、出力信号ＯＵＴとして出力する。
【０１４８】
ＯＲ回路は一般に、ＣＭＯＳ回路によって小さい回路規模で実現することができる。これにより、セレクタ回路全体の回路規模を縮小することができる。
【０１４９】
尚、出力信号が選択されない前段の選択回路が常時、Ｈレベルの出力信号を出力する構成とすることも可能である。この場合は、後段の選択回路として、ＯＲ回路の代わりにＡＮＤ回路を用いればよい。
【０１５０】
［７．第７実施例］
図１５は、本発明の第７実施例に係るプロセッサシステムの一例を示す図である。図１５に示したプロセッサシステム１５００は、プロセッサ１５０１、ＲＡＭ１５０２、磁気ディスク１５０３、入力インターフェース（以下、Ｉ／Ｆと称する。）１５０４、出力Ｉ／Ｆ１５０５、ネットワークＩ／Ｆ１５０６、システムバス１５０７を含む。プロセッサ１５０１等のシステムの各構成要素はシステムバス１５０７に接続されている。
【０１５１】
プロセッサ１５０１はＲＡＭ１５０２等の他の構成要素とデータの送受信を行い、内部でデータの演算処理を行う。プロセッサ１５０１はシステム全体を制御する機能を有してもよい。その詳細については後述する。
【０１５２】
ＲＡＭ１５０２はプロセッサ１５０１が処理するデータを格納し、またプロセッサ１５０２で処理されたデータ、例えば演算結果のデータを格納するメモリである。ＲＡＭ１５０２は例えば、ＤＲＡＭである。磁気ディスク１５０３はシステムにおいて必要とされる各種のデータを記憶する。磁気ディスク１５０３は例えば、ハードディスクドライブ（ＨＤＤ）である。
【０１５３】
入力Ｉ／Ｆ１５０４は外部の入力装置１５０８と接続するためのインターフェース部である。外部の入力装置１５０８は例えば、キーボードやマウスである。出力Ｉ／Ｆ１５０５は外部の出力装置１５０９と接続するためのインターフェース部である。外部の出力装置１５０９は例えば、ディスプレイである。ネットワークＩ／Ｆ１５０６は各種の通信回線を通じて外部のネットワーク１５１０と接続するためのインターフェースである。外部のネットワーク１５１０は例えば、ＬＡＮやインターネットである。
【０１５４】
システム１５００は、上述の各構成要素が連携して動作し、所望の処理を実行する。
【０１５５】
次に、プロセッサ１５０１の詳細について説明する。図１６は、プロセッサ１５０１の内部構成の一例を示す図である。プロセッサ１５０１は、セレクタ１６０１、データレジスタ１６０２、ＡＬＵ１６０３、レジスタ１６０４、コントローラ１６０５、キャッシュメモリ１６０６、データバス１６０７を含む。
【０１５６】
セレクタ１６０１は、データレジスタ１６０２から複数の入力データを受けとり、複数の入力データの中から１つを選択して、選択したデータをＡＬＵ１６０３の一方の入力に供給する回路である。セレクタ１６０１としては、図３、８、１０、１２〜１４に示した各実施例のセレクタ回路３００、８００、１０００、１２００、１３００、１４００のいずれかが用いられる。
【０１５７】
セレクタ１６０１にはコントローラ１６０５から、図３、８、１０、１２〜１４に示した選択制御信号ＳＥＬ＿Ｈ１〜４、選択制御ＳＥＬ＿Ｌ１〜４及びタイミング制御信号Ｐ／Ｅが供給される。セレクタ１６０１内部で行われる選択動作はすでに説明したとおりであるので、説明は省略する。尚、セレクタ１６０１の内部構成は入力信号の個数に応じて適宜変更可能であり、また、セレクタ１３０１の内部構成の変更に伴い、選択制御信号ＳＥＬ＿Ｈ及び選択制御信号ＳＥＬ＿Ｌの信号の構成も適宜変更可能である。
【０１５８】
データレジスタ１６０２は、クロック信号ＣＬＫを受けとり、クロック信号ＣＬＫに応答してＡＬＵ１６０３の演算結果を取り込み、保持する。また、データレジスタ１６０２はクロック信号ＣＬＫに応答してキャッシュメモリ１６０６に記憶されたデータをデータバス１６０７を介して取り込み、保持する。データレジスタ１６０２は複数個のデータを並列に保持し、保持した複数個のデータをセレクタ１６０１に供給する。データレジスタ１６０２は例えば、並列に設けられた複数のデータフリップフロップ（Ｄ−ＦＦ）回路である。データレジスタ１６０２の保持データの個数は例えば１６個であるが、利用形態に応じて適宜変更可能である。
【０１５９】
ＡＬＵ１６０３はセレクタ１６０１の出力データを一方の入力として受けとり、レジスタ１６０４に保持されたデータを他方の入力として受けとる。ＡＬＵ１６０３は、コントローラ１６０５からの制御信号ＡＬ＿Ｃに基づいて、セレクタ１６０１の出力データとレジスタ１６０４の保持データに対して、加算、減算、乗算又は除算などの所望の演算を行う演算器である。ＡＬＵ１６０３はその演算結果をデータレジスタ１６０２に出力する。
【０１６０】
データレジスタ１６０２、セレクタ１６０１及びＡＬＵ１６０３はフィードバックループを形成しており、このフィードバックループを利用してＡＬＵにおいて所望の演算が繰り返し実行される。
【０１６１】
レジスタ１６０４はＡＬＵ１６０３にデータを供給する。レジスタ１６０４には、図示しない他のＡＬＵの演算結果が保持される。また、レジスタ１６０４には、コントローラ１６０５によって所定のデータが設定されてもよい。
【０１６２】
コントローラ１６０５はクロック信号ＣＬＫを受けとり、クロック信号ＣＬＫに基づいて、選択制御信号ＳＥＬ＿Ｈ１〜４、選択制御ＳＥＬ＿Ｌ１〜４及びタイミング制御信号Ｐ／Ｅを生成し、セレクタ１６０１に供給する。コントローラ１６０５は、クロック信号ＣＬＫを基準として、データレジスタ１６０２の出力データ、選択制御信号ＳＥＬ＿Ｈ１〜４、選択制御ＳＥＬ＿Ｌ１〜４及びタイミング制御信号Ｐ／Ｅがそれぞれセレクタ１６０１に供給されるタイミングを調整する。また、コントローラ１６０５はＡＬＵ１６０３に対して、ＡＬＵ１６０３が加算、減算、乗算又は除算のうちのどの演算を行うかを示す制御信号ＡＬ＿Ｃを供給する。
【０１６３】
キャッシュメモリ１６０６はデータバス１６０７を介してデータレジスタ１６０２に接続されている。キャッシュメモリ１６０６は、データレジスタ１６０２に保持されたＡＬＵ１６０３の演算結果をデータバス１６０７を介して入力し、記憶するメモリである。また、キャッシュメモリ１６０６はＡＬＵ１６０３の演算のための初期データを記憶し、その初期データをデータバス１６０７を介してデータレジスタ１６０２に供給する。キャッシュメモリ１６０６は例えば、ＳＲＡＭである。
【０１６４】
上述のように、プロセッサ１５０１では、ＡＬＵ１６０３において所望の演算が繰り返し実行され、その演算の度にセレクタ１６０１はデータレジスタ１６０２からの複数の入力データの中から１つを選択する動作を実行する。セレクタ１６０１はその選択動作を実行する度に内部の所定ノードに対する充放電を実行するので、ＡＬＵ１６０３の演算の度に、セレクタ１６０１の内部で充放電のサイクルが繰り返し実行されることになる。そのため、プロセッサ１６０１及びプロセッサシステム１５００においては、セレクタ１６０１に起因する消費電力の増大が問題となり得る。
【０１６５】
これに対し、図１６に示したセレクタ１６０１においては、図３、８、１０、１２〜１４に示した各実施例のセレクタ回路３００、８００、１０００、１２００、１３００、１４００のいずれかが用いられるため、内部の無駄な放電を抑止することができ、セレクタ回路１６０１に起因する消費電力を抑えることができる。特に、セレクタ１６０１の選択動作は繰り返し実行される動作であることから、プロセッサ１６０１及びプロセッサシステム１５００において消費電力を低減しようとするとき、セレクタ１６０１に起因する消費電力の低減が全体の消費電力の低減に寄与する度合いは大きくなる。
【０１６６】
以上の第１乃至第７実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
各々が、第１選択制御信号に基づいて複数の入力信号のうちの１つを選択し、前記選択された入力信号に対応する第１出力信号を出力する複数の第１選択回路と、
第２選択制御信号に基づいて前記複数の第１出力信号のうちの１つを選択し、前記選択された第１出力信号に対応する第２出力信号を出力する第２選択回路と
を有するセレクタ回路であって、
前記複数の第１選択回路の各々は、
充放電が可能な第１ノードと、
第１電源と前記第１ノードとの間に設けられ、タイミング制御信号によって規定される第１期間に、前記第１電源と前記第１ノードとを電気的に接続して前記第１ノードを充電する充電回路と、
前記第１ノードと前記第１電源よりも低い電位を有する第２電源の間に設けられ、前記タイミング制御信号によって規定される、前記第１期間の後に続く第２期間に、前記第１選択制御信号、前記複数の入力信号及び前記第２選択制御信号に基づいて、前記第１ノードと前記第２電源を電気的に接続して前記充電された第１ノードを放電させるか否かを制御する放電制御回路と、
前記第１ノードの電位に応じた電位を有する前記第１出力信号を出力する出力回路と
を有することを特徴とするセレクタ回路。
（付記２）
前記複数の第１選択回路の１つに含まれる前記放電制御回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１ノードと前記第２電源とを電気的に切り離すことを特徴とする付記１記載のセレクタ回路。
（付記３）
前記１つの第１選択回路に含まれる前記充電回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１電源と前記第１ノードとを電気的に接続することを特徴とする付記２記載のセレクタ回路。
（付記４）
前記放電制御回路は、
前記第１選択制御信号に基づいて前記複数の入力信号のうちの１つを選択し、前記選択された入力信号の電位に応じて前記第１ノードと前記第２電源とを電気的に接続するか否かを制御する第１放電制御部と、
前記第２期間に、前記第２選択制御信号に基づいて前記第１ノードと前記第２電源とを電気的に接続するか否かを制御する第２放電制御部と、
を有することを特徴とする付記１乃至３のいずれか１つに記載のセレクタ回路。
（付記５）
前記複数の第１選択回路の１つに含まれる前記第２放電制御部は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１ノードと前記第２電源とを電気的に切り離すことを特徴とする付記４記載のセレクタ回路。
（付記６）
前記出力回路は、前記第２期間に前記放電制御回路が前記第１ノードを放電させない場合に、前記充電された第１ノードの電位を保持することを特徴とする付記１乃至５のいずれか１つに記載のセレクタ回路。
（付記７）
前記放電制御回路は、
前記第１選択制御信号に基づいて前記複数の入力信号のうちの１つを選択し、前記選択された入力信号の電位に応じて前記第１ノードと前記第２電源を電気的に接続するか否かを制御する第３放電制御部と、
前記第２期間に、前記第２選択制御信号に基づいて前記第１選択制御信号を前記第３放電制御部に供給するか否かを制御する第４放電制御部と
を有することを特徴とする付記１乃至３のいずれか１つに記載のセレクタ回路。
（付記８）
前記第４放電制御部は、前記第１選択制御信号を前記第３放電制御部に供給しないときは、前記第３放電制御部を前記第１ノードと前記第２電源を電気的に切り離すように制御することを特徴とする付記７記載のセレクタ回路。
（付記９）
前記複数の第１選択回路の１つに含まれる前記第４放電制御部は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第３放電制御部を前記第１ノードと前記第２電源とを電気的に切り離すように制御し、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択することを示すときは、前記第２期間に、前記第３放電制御部に前記第１選択制御信号を供給する
することを特徴とする付記７又は８記載のセレクタ回路。
（付記１０）
各々が、第１選択制御信号に基づいて複数の入力信号のうちの１つを選択し、前記選択された入力信号に対応する第１出力信号を出力する複数の第１選択回路と、
前記複数の第１出力信号に対して所定の論理演算を行い、前記論理演算に基づいて前記複数の第１出力信号の１つに対応する第２出力信号を出力する第２選択回路と
を有するセレクタ回路であって、
前記複数の第１選択回路の各々は、前記第２選択回路が前記複数の第１出力信号のうちのどれを前記第２出力信号として出力するかを示す第２選択制御信号を受け、
充放電が可能な第１ノードと、
第１電源と前記第１ノードとの間に設けられ、タイミング制御信号によって規定される第１期間に、前記第１電源と前記第１ノードとを電気的に接続して前記第１ノードを充電する充電回路と、
前記第１ノードと前記第１電源よりも低い電位を有する第２電源との間に設けられ、前記タイミング制御信号によって規定される、前記第１期間の後に続く第２期間に、前記第１選択制御信号、前記複数の入力信号及び前記第２選択制御信号に基づいて、前記第１ノードと前記第２電源を電気的に接続して前記充電された第１ノードを放電させる否かを制御する放電制御回路と、
前記第１ノードの電位に応じた電位を有する前記第１出力信号を出力するとともに、前記第２期間に前記放電制御回路が前記第１ノードを放電させない場合に、前記充電された第１ノードの電位を保持する出力回路と
有することを特徴とするセレクタ回路。
（付記１１）
前記複数の第１選択回路の１つに含まれる前記放電制御回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１ノードと前記第２電源とを電気的に切り離すことを特徴とする付記１０記載のセレクタ回路。
（付記１２）
前記１つの第１選択回路に含まれる前記充電回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１電源と前記第１ノードを電気的に接続することを特徴とする付記１１記載のセレクタ回路。
（付記１３）
前記１つの第１選択回路に含まれる前記出力回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、所定の固定電位を有する前記第１出力信号を出力することを特徴とする付記１１又は１２記載のセレクタ回路。
（付記１４）
前記所定の固定電位は前記第２電源の電位であり、
前記所定の論理演算は論理和である
ことを特徴とする付記１３記載のセレクタ回路。
（付記１５）
複数のデータを保持するデータレジスタと、
前記複数のデータを入力信号として受け、前記複数のデータのうちの１つを選択して出力するセレクタ回路と、
前記セレクタ回路によって選択されたデータを用いて所定の演算を行う演算器と、
前記セレクタ回路の選択動作を制御するコントローラと
を有するプロセッサシステムであって、
前記セレクタ回路は、各々が、第１選択制御信号に基づいて複数の入力信号のうちの１つを選択し、前記選択された入力信号に対応する第１出力信号を出力する複数の第１選択回路と、
第２選択制御信号に基づいて前記複数の第１出力信号のうちの１つを選択し、前記選択された第１出力信号に対応する第２出力信号を出力する第２選択回路と
を有するセレクタ回路であって、
前記複数の第１選択回路の各々は、
充放電が可能な第１ノードと、
第１電源と前記第１ノードとの間に設けられ、タイミング制御信号によって規定される第１期間に、前記第１電源と前記第１ノードとを電気的に接続して前記第１ノードを充電する充電回路と、
前記第１ノードと前記第１電源よりも低い電位を有する第２電源の間に設けられ、前記タイミング制御信号によって規定される、前記第１期間の後に続く第２期間に、前記第１選択制御信号、前記複数の入力信号及び前記第２選択制御信号に基づいて、前記第１ノードと前記第２電源とを電気的に接続して前記充電された第１ノードを放電させる否かを制御する放電制御回路と、
前記第１ノードの電位に応じた電位を有する前記第１出力信号を出力する出力回路と
を有し、
前記コントローラは、前記第１選択制御信号、前記第２選択制御信号及び前記タイミング制御信号を生成する
ことを特徴とするプロセッサシステム。
（付記１６）
複数のデータを保持するデータレジスタと、
前記複数のデータを入力信号として受け、前記複数のデータのうちの１つを選択して出力するセレクタ回路と、
前記セレクタ回路によって選択されたデータを用いて所定の演算を行う演算器と、
前記セレクタ回路の選択動作を制御するコントローラと
を有するプロセッサシステムであって、
各々が、第１選択制御信号に基づいて複数の入力信号のうちの１つを選択し、前記選択された入力信号に対応する第１出力信号を出力する複数の第１選択回路と、
前記複数の第１出力信号に対して所定の論理演算を行い、前記論理演算に基づいて前記複数の第１出力信号の１つに対応する第２出力信号を出力する第２選択回路と
を有するセレクタ回路であって、
前記複数の第１選択回路の各々は、前記第２選択回路が前記複数の第１出力信号のうちのどれを前記第２出力信号として出力するかを示す第２選択制御信号を受け、
充放電が可能な第１ノードと、
第１電源と前記第１ノードとの間に設けられ、タイミング制御信号によって規定される第１期間に、前記第１電源と前記第１ノードとを電気的に接続して前記第１ノードを充電する充電回路と、
前記第１ノードと前記第１電源よりも低い電位を有する第２電源との間に設けられ、前記タイミング制御信号によって規定される、前記第１期間の後に続く第２期間に、前記第１選択制御信号、前記複数の入力信号及び前記第２選択制御信号に基づいて、前記第１ノードと前記第２電源とを電気的に接続して前記充電された第１ノードを放電させる否かを制御する放電制御回路と、
前記第１ノードの電位に応じた電位を有する前記第１出力信号を出力するとともに、前記第２期間に前記放電制御回路が前記第１ノードを放電させない場合に、前記充電された第１ノードの電位を保持する出力回路と
を有し、
前記コントローラは、前記第１選択制御信号、前記第２選択制御信号及び前記タイミング制御信号を生成する
ことを特徴とするプロセッサシステム。
（付記１７）
前記演算の結果のデータを格納するメモリをさらに有することを特徴とする付記１５又は１６記載のプロセッサシステム。
（付記１８）
前記データレジスタは、前記演算の結果のデータを受けとって格納し、前記格納した演算の結果のデータをさらに前記セレクタ回路に供給することを特徴とする付記１５乃至１７のいずれか１つに記載のプロセッサシステム。
（付記１９）
前記複数の第１選択回路の１つに含まれる前記放電制御回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１ノードと前記第２電源とを電気的に切り離すことを特徴とする付記１５乃至１８のいずれか１つに記載のプロセッサシステム。
（付記２０）
前記１つの第１選択回路に含まれる前記充電回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１電源と前記第１ノードとを電気的に接続することを特徴とする付記１９記載のプロセッサシステム。
【符号の説明】
【０１６７】
３００ セレクタ回路
３０１〜３０４ 前段の選択回路
３０５ 後段の選択回路
３０６ 充電回路
３０７ 放電制御回路
３０８ 出力回路
３１０ 第１放電制御部
３１１ 第２放電制御部
８００ セレクタ回路
８０１〜８０４ 前段の選択回路
８０６ 充電回路
１０００ セレクタ回路
１００１〜１００４ 前段の選択回路
１００７ 放電制御回路
１０１０ 第３放電制御部
１０１１ 第４放電制御部
１２００ セレクタ回路
１２０５ ＯＲ回路
１３００ セレクタ回路
１３０５ ＯＲ回路
１４００ セレクタ回路
１４０５ ＯＲ回路
１５００ プロセッサシステム
１５０１ プロセッサ
１６０１ セレクタ
１６０２ データレジスタ
１６０３ ＡＬＵ
１６０５ コントローラ
【特許請求の範囲】
【請求項１】
各々が、第１選択制御信号に基づいて複数の入力信号のうちの１つを選択し、前記選択された入力信号に対応する第１出力信号を出力する複数の第１選択回路と、
第２選択制御信号に基づいて前記複数の第１出力信号のうちの１つを選択し、前記選択された第１出力信号に対応する第２出力信号を出力する第２選択回路と
を有するセレクタ回路であって、
前記複数の第１選択回路の各々は、
充放電が可能な第１ノードと、
第１電源と前記第１ノードとの間に設けられ、タイミング制御信号によって規定される第１期間に、前記第１電源と前記第１ノードとを電気的に接続して前記第１ノードを充電する充電回路と、
前記第１ノードと前記第１電源よりも低い電位を有する第２電源との間に設けられ、前記タイミング制御信号によって規定される、前記第１期間の後に続く第２期間に、前記第１選択制御信号、前記複数の入力信号及び前記第２選択制御信号に基づいて、前記第１ノードと前記第２電源を電気的に接続して前記充電された第１ノードを放電させるか否かを制御する放電制御回路と、
前記第１ノードの電位に応じた電位を有する前記第１出力信号を出力する出力回路と
を有することを特徴とするセレクタ回路。
【請求項２】
前記複数の第１選択回路の１つに含まれる前記放電制御回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１ノードと前記第２電源を電気的に切り離すことを特徴とする請求項１記載のセレクタ回路。
【請求項３】
前記１つの第１選択回路に含まれる前記充電回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１電源と前記第１ノードを電気的に接続することを特徴とする請求項２記載のセレクタ回路。
【請求項４】
前記放電制御回路は、
前記第１選択制御信号に基づいて前記複数の入力信号のうちの１つを選択し、前記選択された入力信号の電位に応じて前記第１ノードと前記第２電源を電気的に接続するか否かを制御する第１放電制御部と、
前記第２期間に、前記第２選択制御信号に基づいて前記第１ノードと前記第２電源とを電気的に接続するか否かを制御する第２放電制御部と、
を有することを特徴とする請求項１乃至３のいずれか一項記載のセレクタ回路。
【請求項５】
前記複数の第１選択回路の１つに含まれる前記第２放電制御部は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１ノードと前記第２電源とを電気的に切り離すことを特徴とする請求項４記載のセレクタ回路。
【請求項６】
前記出力回路は、前記第２期間に前記放電制御回路が前記第１ノードを放電させない場合に、前記充電された第１ノードの電位を保持することを特徴とする請求項１乃至５のいずれか一項記載のセレクタ回路。
【請求項７】
前記放電制御回路は、
前記第１選択制御信号に基づいて前記複数の入力信号のうちの１つを選択し、前記選択された入力信号の電位に応じて前記第１ノードと前記第２電源とを電気的に接続するか否かを制御する第３放電制御部と、
前記第２期間に、前記第２選択制御信号に基づいて前記第１選択制御信号を前記第３放電制御部に供給するか否かを制御する第４放電制御部と
を有することを特徴とする請求項１乃至３のいずれか一項記載のセレクタ回路。
【請求項８】
前記第４放電制御部は、前記第１選択制御信号を前記第３放電制御部に供給しないときは、前記第３放電制御部を前記第１ノードと前記第２電源を電気的に切り離すように制御することを特徴とする請求項７記載のセレクタ回路。
【請求項９】
各々が、第１選択制御信号に基づいて複数の入力信号のうちの１つを選択し、前記選択された入力信号に対応する第１出力信号を出力する複数の第１選択回路と、
前記複数の第１出力信号に対して所定の論理演算を行い、前記論理演算に基づいて前記複数の第１出力信号の１つに対応する第２出力信号を出力する第２選択回路と
を有するセレクタ回路であって、
前記複数の第１選択回路の各々は、前記第２選択回路が前記複数の第１出力信号のうちのどれを前記第２出力信号として出力するかを示す第２選択制御信号を受け、
充放電が可能な第１ノードと、
第１電源と前記第１ノードとの間に設けられ、タイミング制御信号によって規定される第１期間に、前記第１電源と前記第１ノードとを電気的に接続して前記第１ノードを充電する充電回路と、
前記第１ノードと前記第１電源よりも低い電位を有する第２電源の間に設けられ、前記タイミング制御信号によって規定される、前記第１期間の後に続く第２期間に、前記第１選択制御信号、前記複数の入力信号及び前記第２選択制御信号に基づいて、前記第１ノードと前記第２電源とを電気的に接続して前記充電された第１ノードを放電させる否かを制御する放電制御回路と、
前記第１ノードの電位に応じた電位を有する前記第１出力信号を出力するとともに、前記第２期間に前記放電制御回路が前記第１ノードを放電させない場合に、前記充電された第１ノードの電位を保持する出力回路と
有することを特徴とするセレクタ回路。
【請求項１０】
複数のデータを保持するデータレジスタと、
前記複数のデータを入力信号として受け、前記複数のデータのうちの１つを選択して出力するセレクタ回路と、
前記セレクタ回路によって選択されたデータを用いて所定の演算を行う演算器と、
前記セレクタ回路の選択動作を制御するコントローラと
を有するプロセッサシステムであって、
前記セレクタ回路は、各々が、第１選択制御信号に基づいて複数の入力信号のうちの１つを選択し、前記選択された入力信号に対応する第１出力信号を出力する複数の第１選択回路と、
第２選択制御信号に基づいて前記複数の第１出力信号のうちの１つを選択し、前記選択された第１出力信号に対応する第２出力信号を出力する第２選択回路と
を有するセレクタ回路であって、
前記複数の第１選択回路の各々は、
充放電が可能な第１ノードと、
第１電源と前記第１ノードとの間に設けられ、タイミング制御信号によって規定される第１期間に、前記第１電源と前記第１ノードとを電気的に接続して前記第１ノードを充電する充電回路と、
前記第１ノードと前記第１電源よりも低い電位を有する第２電源との間に設けられ、前記タイミング制御信号によって規定される、前記第１期間の後に続く第２期間に、前記第１選択制御信号、前記複数の入力信号及び前記第２選択制御信号に基づいて、前記第１ノードと前記第２電源とを電気的に接続して前記充電された第１ノードを放電させる否かを制御する放電制御回路と、
前記第１ノードの電位に応じた電位を有する前記第１出力信号を出力する出力回路と
を有し、
前記コントローラは、前記第１選択制御信号、前記第２選択制御信号及び前記タイミング制御信号を生成する
ことを特徴とするプロセッサシステム。
【請求項１】
各々が、第１選択制御信号に基づいて複数の入力信号のうちの１つを選択し、前記選択された入力信号に対応する第１出力信号を出力する複数の第１選択回路と、
第２選択制御信号に基づいて前記複数の第１出力信号のうちの１つを選択し、前記選択された第１出力信号に対応する第２出力信号を出力する第２選択回路と
を有するセレクタ回路であって、
前記複数の第１選択回路の各々は、
充放電が可能な第１ノードと、
第１電源と前記第１ノードとの間に設けられ、タイミング制御信号によって規定される第１期間に、前記第１電源と前記第１ノードとを電気的に接続して前記第１ノードを充電する充電回路と、
前記第１ノードと前記第１電源よりも低い電位を有する第２電源との間に設けられ、前記タイミング制御信号によって規定される、前記第１期間の後に続く第２期間に、前記第１選択制御信号、前記複数の入力信号及び前記第２選択制御信号に基づいて、前記第１ノードと前記第２電源を電気的に接続して前記充電された第１ノードを放電させるか否かを制御する放電制御回路と、
前記第１ノードの電位に応じた電位を有する前記第１出力信号を出力する出力回路と
を有することを特徴とするセレクタ回路。
【請求項２】
前記複数の第１選択回路の１つに含まれる前記放電制御回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１ノードと前記第２電源を電気的に切り離すことを特徴とする請求項１記載のセレクタ回路。
【請求項３】
前記１つの第１選択回路に含まれる前記充電回路は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１電源と前記第１ノードを電気的に接続することを特徴とする請求項２記載のセレクタ回路。
【請求項４】
前記放電制御回路は、
前記第１選択制御信号に基づいて前記複数の入力信号のうちの１つを選択し、前記選択された入力信号の電位に応じて前記第１ノードと前記第２電源を電気的に接続するか否かを制御する第１放電制御部と、
前記第２期間に、前記第２選択制御信号に基づいて前記第１ノードと前記第２電源とを電気的に接続するか否かを制御する第２放電制御部と、
を有することを特徴とする請求項１乃至３のいずれか一項記載のセレクタ回路。
【請求項５】
前記複数の第１選択回路の１つに含まれる前記第２放電制御部は、
前記第２選択制御信号が、前記第２選択回路が前記１つの第１選択回路の第１出力信号を選択しないことを示すときは、前記第１ノードと前記第２電源とを電気的に切り離すことを特徴とする請求項４記載のセレクタ回路。
【請求項６】
前記出力回路は、前記第２期間に前記放電制御回路が前記第１ノードを放電させない場合に、前記充電された第１ノードの電位を保持することを特徴とする請求項１乃至５のいずれか一項記載のセレクタ回路。
【請求項７】
前記放電制御回路は、
前記第１選択制御信号に基づいて前記複数の入力信号のうちの１つを選択し、前記選択された入力信号の電位に応じて前記第１ノードと前記第２電源とを電気的に接続するか否かを制御する第３放電制御部と、
前記第２期間に、前記第２選択制御信号に基づいて前記第１選択制御信号を前記第３放電制御部に供給するか否かを制御する第４放電制御部と
を有することを特徴とする請求項１乃至３のいずれか一項記載のセレクタ回路。
【請求項８】
前記第４放電制御部は、前記第１選択制御信号を前記第３放電制御部に供給しないときは、前記第３放電制御部を前記第１ノードと前記第２電源を電気的に切り離すように制御することを特徴とする請求項７記載のセレクタ回路。
【請求項９】
各々が、第１選択制御信号に基づいて複数の入力信号のうちの１つを選択し、前記選択された入力信号に対応する第１出力信号を出力する複数の第１選択回路と、
前記複数の第１出力信号に対して所定の論理演算を行い、前記論理演算に基づいて前記複数の第１出力信号の１つに対応する第２出力信号を出力する第２選択回路と
を有するセレクタ回路であって、
前記複数の第１選択回路の各々は、前記第２選択回路が前記複数の第１出力信号のうちのどれを前記第２出力信号として出力するかを示す第２選択制御信号を受け、
充放電が可能な第１ノードと、
第１電源と前記第１ノードとの間に設けられ、タイミング制御信号によって規定される第１期間に、前記第１電源と前記第１ノードとを電気的に接続して前記第１ノードを充電する充電回路と、
前記第１ノードと前記第１電源よりも低い電位を有する第２電源の間に設けられ、前記タイミング制御信号によって規定される、前記第１期間の後に続く第２期間に、前記第１選択制御信号、前記複数の入力信号及び前記第２選択制御信号に基づいて、前記第１ノードと前記第２電源とを電気的に接続して前記充電された第１ノードを放電させる否かを制御する放電制御回路と、
前記第１ノードの電位に応じた電位を有する前記第１出力信号を出力するとともに、前記第２期間に前記放電制御回路が前記第１ノードを放電させない場合に、前記充電された第１ノードの電位を保持する出力回路と
有することを特徴とするセレクタ回路。
【請求項１０】
複数のデータを保持するデータレジスタと、
前記複数のデータを入力信号として受け、前記複数のデータのうちの１つを選択して出力するセレクタ回路と、
前記セレクタ回路によって選択されたデータを用いて所定の演算を行う演算器と、
前記セレクタ回路の選択動作を制御するコントローラと
を有するプロセッサシステムであって、
前記セレクタ回路は、各々が、第１選択制御信号に基づいて複数の入力信号のうちの１つを選択し、前記選択された入力信号に対応する第１出力信号を出力する複数の第１選択回路と、
第２選択制御信号に基づいて前記複数の第１出力信号のうちの１つを選択し、前記選択された第１出力信号に対応する第２出力信号を出力する第２選択回路と
を有するセレクタ回路であって、
前記複数の第１選択回路の各々は、
充放電が可能な第１ノードと、
第１電源と前記第１ノードとの間に設けられ、タイミング制御信号によって規定される第１期間に、前記第１電源と前記第１ノードとを電気的に接続して前記第１ノードを充電する充電回路と、
前記第１ノードと前記第１電源よりも低い電位を有する第２電源との間に設けられ、前記タイミング制御信号によって規定される、前記第１期間の後に続く第２期間に、前記第１選択制御信号、前記複数の入力信号及び前記第２選択制御信号に基づいて、前記第１ノードと前記第２電源とを電気的に接続して前記充電された第１ノードを放電させる否かを制御する放電制御回路と、
前記第１ノードの電位に応じた電位を有する前記第１出力信号を出力する出力回路と
を有し、
前記コントローラは、前記第１選択制御信号、前記第２選択制御信号及び前記タイミング制御信号を生成する
ことを特徴とするプロセッサシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−９４９７３（Ｐ２０１２−９４９７３Ａ）
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願番号】特願２０１０−２３８５２１（Ｐ２０１０−２３８５２１）
【出願日】平成２２年１０月２５日（２０１０．１０．２５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願日】平成２２年１０月２５日（２０１０．１０．２５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
[ Back to top ]