デバイス評価用素子、テグ、半導体ウエハー、半導体デバイス評価方法および半導体デバイス製造方法
【課題】 微小な半導体デバイスであっても、短時間で製造工程途中のプロセス評価を実現するデバイス評価用素子等を提供する。
【解決手段】 電子ビームあるいは光によって位置合わせを行うアライメントマークを備え、該アライメントマークから特定距離離れた位置に電子ビーム受容領域を備えた半導体デバイス評価素子を配置する。
【解決手段】 電子ビームあるいは光によって位置合わせを行うアライメントマークを備え、該アライメントマークから特定距離離れた位置に電子ビーム受容領域を備えた半導体デバイス評価素子を配置する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子ビームを利用した半導体デバイス製造工程途中のプロセス評価を行うデバイス評価用素子、テグ、半導体ウエハー、半導体デバイス評価方法および半導体デバイス製造方法に関する。
【背景技術】
【０００２】
図２７に従来テグ（ＴＥＧ）の例を示す。従来から、半導体プロセスの評価を行うために種々のＴＥＧが利用されてきている。ここで、ＴＥＧとは、半導体プロセスによって所望のデバイスが出来ているかを調査するために本体デバイスとは別に作られる一連の半導体素子のことである。
【０００３】
一般に、ＴＥＧには、配線幅測定、配線抵抗測定、コンタクト、ビアホール抵抗測定、エレクトロマイグレーション測定、パーティクルによるパターン欠損測定、露光不具合測定、トランジスタ、ダイオード特性測定、ショート、リーク測定、膜厚、めずれを調べるものなど種々のものがある。
【０００４】
半導体プロセスの出来栄えは最終的に電気特性として現れるため、各半導体の単位素子を幅、長さ、厚み、イオン注入量、重なり具合、ホール径、スペーシングなどいろいろなパラメータで水準振りした一群のＴＥＧが利用される。これらのＴＥＧは電気的特性が半導体テスター等の装置で取得可能な半導体デバイスプロセスの終了過程で使用され、上記の電気的特性を評価するために、外部に接続する電気特性測定装置との電気的接続を行うために必要なはりを立てるためのパッド領域を有しているのが特徴である。
【０００５】
特に、プロセスＴＥＧは半導体デバイスの製造工程に利用されるプロセスパラメータの最適化を行うために利用されるもので、種々の大きさのデバイス素子や回路が作りこまれている。これらのＴＥＧは外部測定装置とともに電気回路を形成するようにできており、その末端には針立てのためのパッド１８が設けられている。そして、測定対象部分とパッド１８は必ず電気的に接続されている。
【０００６】
そのため、プロセスエンジニアは、種々のプロセス条件を振ってこれらＴＥＧを試作し、パッド工程までのプロセス行って回路を形成し、その電気的特性を調べる。そして、プロセス水準とこのパッドを通じて得られる電気的特性の関係を調べることによりプロセスパラメータの最適化を行う（例えば、特許文献１参照）。
【特許文献１】特表２００３−５１７１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来よりＴＥＧとよばれる一連の半導体評価用素子は、電気的特性を測定するために作られてきたものであるため、電気的特性の測定に必要なパッドに半導体素子のサイズとは、比較にならないほど大きな領域を設けることが必要であった。また、電気的特性の測定のためには、電気回路を形成する必要があるため、半導体素子を最後の構造まで作り上げる必要があった。
【０００８】
ところが、最先端のデバイスは０．１ミクロンを切る大きさであり、測定対象自身の大きさは０．１ミクロン程度の大きさしかない、しかしながら、従来のＴＥＧでは、針立てに必要な領域として１０ミクロン程度の導体領域を必要としていたため、非常に大きなＴＥＧでないと作ることができないという問題があった。
【０００９】
特に、コンタクトホールやビアホールなど、それぞれの素子間隔が０．１ミクロン程度になると、互いに隣接するホールの特性をそれぞれ測ることは原理的に不可能であった。したがって、それらコンタクトホールやビアホールの出来栄えの分布を測定することは、従来の方式では不可能であった。
【００１０】
また、いろいろなデバイスの不具合はデバイス作成の途中で起こるが、電気配線が最後まで出来ていない途中工程でプロセスの不具合をＴＥＧにより発見することは不可能であった。そのため、途中で作りこまれる不具合を最終的な電気特性から分離して原因を突き止めるという複雑な工程を踏む必要があり、そのために、最先端のコンピュータを1週間も占有して計算が必要があった。こうしたことから、従来の方法では、半導体デバイスの評価に非常に長い時間を要し、半導体製造の生産性を著しく低下させていたという問題があった。
【００１１】
そこで、本発明は、上述の問題点に鑑みてなされたものであり、微小な半導体デバイスであっても、短時間で製造工程途中のプロセス評価を実現するデバイス評価用素子、テグ、半導体ウエハー、半導体デバイス評価方法および半導体デバイス製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明は、以下の事項を提案している。
請求項１に係る発明は、電子ビームあるいは光によって位置合わせを行うアライメントマークを備え、該アライメントマークから特定距離離れた位置に電子ビーム受容領域を備えた半導体デバイス評価素子を配置したことを特徴とするデバイス評価用素子を提案している。
【００１３】
請求項２に係る発明は、請求項１に記載されたデバイス評価用素子について、前記半導体デバイス評価素子が格子状に配列され、前記アライメントマークが少なくとも１本の列状に配置されていることを特徴とするデバイス評価用素子を提案している。
【００１４】
請求項３に係る発明は、請求項１または請求項２に記載されたデバイス評価用素子について、前記半導体デバイス評価素子が電子ビームあるいは光によって位置指定が可能なように決められた領域の中に、電子ビーム受容領域および受領領域で生じた電流を支持基板に流すための導電部を備えたことを特徴とするデバイス評価用素子を提案している。
【００１５】
請求項４に係る発明は、請求項３に記載されたデバイス評価用素子について、複数の半導体デバイスの構造に関するパラメータを水準振りした構造を含むことを特徴とするデバイス評価用素子を提案している。
【００１６】
請求項５に係る発明は、電子ビーム照射位置を定めるためのグローバルアライメントを設け、該グローバルアライメントから予め定められた位置に前記請求項１から請求項３に記載されたデバイス評価用素子を配置したことを特徴とする半導体ウエハーを提案している。
【００１７】
請求項６に係る発明は、半導体プロセス終了時に電気的テストを行うためのパッドを有するテグに隣接して請求項１から３に記載されたデバイス評価用素子を配置したことを特徴とするテグを提案している。
【００１８】
請求項７に係る発明は、電子ビームによるパターンマッチングを行うための認識用パターンを測定箇所とは別に該測定箇所に隣接して設けたことを特徴とするテグを提案している。
【００１９】
請求項８に係る発明は、測定対象に照射された電子によって誘起された電流を基板に流す容量電極を有することを特徴とするテグを提案している。
【００２０】
請求項９に係る発明は、半導体ウエハー上に設けられる単位露光領域内に、少なくとも１つのテグを配置し、ウエハー全体としておおよそ等間隔に該テグが配置されていることを特徴とする半導体ウエハーを提案している。
【００２１】
請求項１０に係る発明は、ウエハーに設けられたグローバルアライメント用パターンを用いて、アライメントを行うステップと、該グローバルアライメントマークを基準として、配置されているテグ近傍の第２のアライメントマークの位置にアライメントを行うステップと、該第２のアライメントマーク位置から電子ビームをシフトして測定点に移動し、該測定点に電子ビームを照射して電流の測定を行うことを特徴とする半導体デバイス評価方法を提案している。
【００２２】
請求項１１に係る発明は、近接領域に設けられ、互いに異なった半導体構造パラメータを持つ複数テグに対して電子ビームを照射し、得られた複数の基板電流値における半導体構造パラメータの依存性を算出して、プロセス評価を行うことを特徴とする半導体デバイス評価方法を提案している。
【００２３】
請求項１２に係る発明は、予め定められた基板の電流値に対する半導体構造パラメータ依存性関数からの乖離を検出して半導体プロセス評価を行うことを特徴とする半導体プロセス評価方法を提案している。
【００２４】
請求項１３に係る発明は、デバイスのレイアウトデータからプロセス制御の特徴となりうる構造パラメータの特徴量を抽出するステップと、抽出した特徴量を再現する構造を有したテグを作成するためのレイアウトデータを作成するステップとを含み、最適化を必要とするプロセスフローを用いて前記レイアウトデータに基づいて前記テグを含む半導体デバイスを作成し、少なくとも１つの工程において、テグに対して電子ビーム照射を行って測定を行い、得られた測定値からプロセスパラメータを最適化することを特徴とする半導体デバイスの製造方法を提案している。
【００２５】
請求項１４に係る発明は、前記テグのレイアウトデータをデバイスのレイアウトデータに挿入したデバイスレイアウトデータを作成し、該レイアウトデータに基づいて半導体デバイスを作成して、少なくとも１つの工程においてテグに対して電子ビーム照射を行って測定を行い、得られた測定値からプロセスパラメータを最適化することを特徴とする半導体デバイスの製造方法を提案している。
【発明の効果】
【００２６】
本発明によれば、非常に小さなＴＥＧを構成することができ、半導体ウエハー、スクライブ部分あるいはデバイス内部のどの部分にでも配置できるという効果がある。
また、測定時に電気的接続を必要としないため、半導体のプロセス途中で正確なプロセス評価を行うことが可能となるという効果がある。したがって、従来不可能であった、０．１ミクロン単位の非常に狭い範囲のプロセス分布や材料、プロセス、電気、物理特性を測定できるようになる。
【００２７】
また、本発明によれば、パターンマッチングしやすいようにパターンマッチングパターンを設定しているので、測定時に必要とされる電子ビームによる位置あわせが容易となり、測定に必要とされる技術や時間が短縮できるという効果がある。
さらに、測定再現性も向上し測定ミスも防止できるという効果もある。
【００２８】
また、本発明によれば、１枚のウエハーからでも、プロセスの良否を判定することが可能になるという効果がある。そのため、プロセス評価に必要とされるトータル時間が非常に短くなり、測定結果を解釈するためにデータベースを必要とせずに必要なプロセス評価が行える。また、エッチング評価で利用される、ホールの底が必ずしもシリコン基板に電気的に接触していないフローティング状態のデバイスにおいても、本発明のＴＥＧを利用して測定に必要な基板電流が得られ、しかも再現性の高い有効な測定が可能となるという効果がある。
【００２９】
さらに、本発明によれば、ウエハー全体としてのプロセス評価、および露光領域内のプロセス評価を分離して行うことが可能となり、どちらに起因した問題であるのかを容易に判断できる。したがって、従来とは異なり、プロセス途中のデバイスの絶対評価が可能になり、単位プロセス終了後に、非常に早く不具合を直接発見することができる。これにより、従来のようにいろいろな原因を分離抽出する必要が無い。また、製品レイアウトデータを用いてＴＥＧ構造を最適化するので、正確なデバイスの代表としての性格をもち、正しいプロセス制御が実現できるという効果がある。
【発明を実施するための最良の形態】
【００３０】
以下、図面を参照して、本発明の実施形態について詳細に説明する。
以下では、電子ビームを利用したＥＢＳＣＯＰＥ測定技術を最大限に活用できるようにしたテストエレメントの構成方法および使用方法を開示する。例えば、エッチングプロセスを評価する場合、以下のような評価項目が考えられる。１）エッチング装置のプロセス面内分布特性。２）露光条件依存性。３）ホールサイズ依存性。４）ホール配置密度、デザイン依存性。５）下地との位置関係。
【００３１】
ここで、エッチング装置のプロセス面内分布特性とは、ウエハー面内の位置によって同一処理条件でプロセスを行ったのにもかかわらず、異なったエッチング結果が得られることを言う。その原因としては、真空チャンバー内でのプラズマの分布、ガス流量分布、シリコン基板の温度分布など種々の原因がある。
【００３２】
また、露光依存性とは、露光装置そのものが有するプロセス揺らぎを指している。露光には、マスク、露光量、波長、シフト補正量、露光装置の光学特性が関係する、像ひずみや露光むらなどいろいろなプロセスパラメータがある。もちろんレジスト自身の特性揺らぎも含まれる。露光の後には、現像およびリンス乾燥プロセスが存在し、それぞれの工程において現像時間、現像薬液の種類、現像温度、リンス時間、リンス薬剤、乾燥温度、乾燥時間など多くのパラメータが存在する。
【００３３】
エッチング特性は、エッチング装置のみに依存するのではなく、その後に続くプラズマを用いたレジストはく離工程や、化学溶液を用いた洗浄工程も影響する。
一方、露光はショットと呼ばれる２ｃｍ角程度の領域が同時に行われる。露光装置は各波長の光源を有しており、その光をレチクルと呼ばれるマスクに当て、マスクに書かれた微細なパターンをシリコンウエハー上に投影転写する。光源の軸はあらゆる方向に均等に光が放射されるように調節されるが、装置不具合、調節不足により軸が非対称になると焼きむらが生じ露光プロセスにばらつきが生じる。
【００３４】
一方、露光プロセスにもマイクロローディング効果と呼ばれる、パターン密度によって露光プロセスがばらつく現象がある。さらには、酸化膜堆積やアニ−ルなど熱処理工程によってもたらされた大きな反りが原因で露光プロセスがばらつく現象がある。半導体の露光装置は光を利用しているため、焦点深度は０．３ミクロン程度と非常に小さい。ウエハーが反っていると、同一ショット内部で焦点がぼけたり、焦点があっている場所が傾斜傾向を有するいろいろな不具合が生じる。
【００３５】
ホールサイズ依存性はエッチングの負荷がホールのサイズによって異なるため、同一エッチング条件でエッチングを行っても、エッチングのされかたに変化が生じることを指す。入射するプラズマイオン量はホールの大きさに関らず、単位面積あたりほぼ同じであるが、ホールのエッチングに伴って発生するガスの拡散速度はホールの形状によって著しく変わる。そのため、ホールのサイズが異なるとエッチング速度が著しく変化する。
【００３６】
ホール配置密度依存性は、同一形状のホールが単独で存在する場合と、複数並んで存在する場合で、エッチング速度に変化が出ることを言う。ホールサイズの場合と同じように、照射される１つの装置内ではプラズマの単位面積あたりの強さは一定であるが、ホールを１つ作成する場合と複数作成する場合では、反応性生物量に差が生じる。そのため、ホールのエッチング速度に差が生じる。
【００３７】
配線密度が高くなるとボーダレス構造が採用され、ホールの下地は必ずしも配線があるとは限らず、場合によってはホール面積の大部分を絶縁層が占めることがある。ホールの底が配線であれば、ホールエッチングは確実に配線で停止するが、配線の代わりに絶縁膜が露出しているとエッチングに伴い、どんどんエッチングが進行してしまい、ついには下の層まで掘れて不具合が起こる。これらを評価する必要がある。これが下地との位置関係である。
【００３８】
本発明の技術を用いてエッチングプロセスの評価を行うためには、主たる信号である基板電流を容易に測定できる構造が必要である。基板電流が測定できるためには、測定対象ホールの底に導電性の材料が存在し、基板にＤＣ的に接続されていることが望ましい。しかしながら、本測定で測定される電流はピコアンペアあるいはフェムトアンペアーオーダーと非常に小さくかつ、電流は交流的なので、直接基板につながっている場合はもちろんのこと、測定対象が基板に対して数ピコファラッド程度の容量で接続していれば、測定に必要とされる十分な電流を流すことができる。
【００３９】
図1は、本発明において利用されるアライメントマークを示している。電子ビームを所望の位置に照射するためには、ウエハーと装置の間の位置関係を定義する必要がある。そのために、用いられるのが図1のアライメントマーク１である。このアライメントマーク1に光、あるいは電子ビームを照射して撮像を行い、予め設定されているパターンマッチングテンプレートと比較し、位置を確定する。このグローバルアライメント点を手がかりに、ウエハー上に形成された評価素子へ正確に電子ビーム照射を行う。
【００４０】
図２は、ウエハー上に設けられたそれぞれの評価素子に設けられたアライメントマークを示している。半導体評価素子のサイズは大きいもので数ミクロン、小さいもので０．１ミクロン以下のサイズを持つ。電子ビームを正確にそれらのサイズを持つ評価素子に照射するためには、それぞれの照射点に行く前にさらに正確な座標定義を必要とする。そのために用いられるのが、図２に示したアライメントマークである。このアライメントマーク1は、測定を行う点の横、あるいは縦方向に存在する。図に示したように、縦一列、横一列というように配置してもよい。このアライメントマーク位置で一度正確なパターンマッチングを行って正確に位置座標を定義したのち、電子ビームシフト機能により所望の場所に電子ビームを正確に照射する。
【００４１】
図３はアライメントマークの構造を示している。アライメントは電子ビームを利用して行うことが多いため、電子ビーム照射によって良いコントラストが得やすい構造を用いる。ホール構造にすると、ホールの中と外では大きなコントラストが得られる。（ａ）はシリコン基板１１に直接ホールが届くように形成した例（コンタクトホール）、（ｂ）は配線１２にホールそこが届くように形成した例である（ビアホール）。
【００４２】
図４は別のアライメントマーク構造を示している。この例では、ホールの中にWあるいはアルミ、ポリシリコン、銅などの導電性材料を埋め込んだ構造を示している。（ａ）はコンタクトホールを埋め込んだ例であり、（ｂ）はビアホールを埋め込んだ例である。
【００４３】
図５は配線を設けた例である。ホールを作成して埋め込みを行った後、さらにその上に導電性の材料を堆積してパターンニングを行って形成する。（ａ）はコンタクトホールに埋め込みを行ってさらに配線１２を設けた例、（ｂ）はビアホールに埋め込みを行った後にさらに配線を設けた例を示している。
【００４４】
図６は本発明において用いられるＴＥＧの例を示している。
基本的な構造は、はシリコン基板上に絶縁膜を形成した後に、エッチングを行ってホールを形成したコンタクトホール構造である。シリコン基板には半導体の極性があるので、Ｎ型、Ｐ型および無極性の場合がある。また、半導体にはホールの底にＰＮ接合やウエル構造を有する。従って、それを表現するために、ＰＮ接合、およびＮＰ接合さらには種々の半導体極性や不純物純度の組み合わせからなるウエル構造を用いる。
【００４５】
図７は金属プラグ等を埋め込んだ後のＴＥＧ構造を示している。埋め込み材料としては、ポリシリコン、タングステン、アルミ、アルミ合金、銅、銅化合物等の導電材料が選択される。場合によっては、拡散バリアのために埋め込み材料の表面にＴｉあるいはＴｉＮ、Ｔａのようなバリア膜が形成される。
【００４６】
図８はＣＭＰ等平坦化処理を行った後のＴＥＧ構造を示している。このＴＥＧでは、ホール部分の絶縁膜はＣＭＰで削り取られるため、埋め込み材料の表面高さと、絶縁膜部分の高さはほぼ等しくなっている。
【００４７】
図９はＶｉａ構造のＴＥＧを示している。Ｖｉａは、シリコン基板にコンタクトホールを形成してタングステンあるいはポリシリコンプラグを立てた後、さらに、絶縁膜を堆積して穴を開けた構造である。このＶｉａ構造のＴＥＧでは、最上層のＶｉａからシリコン基板に直流が流れうる電気的な回路が設けられていることに特徴がある。
【００４８】
図１０は別のＶｉａ構造のＴＥＧを示している。このＶｉａ構造のＴＥＧでは、シリコン基板に対して直接的な電気的接続は無く、フローティング状態になっている。つまり、最上層のViaからシリコン基板に直流が流れうる電気的な回路が設けられていないことに特徴がある。
【００４９】
図１１はダマシン構造のＴＥＧを示している。ダマシンは配線材料を直接エッチングして配線を形成する代わりに、配線の枠となる絶縁材料を溝状にエッチングした後に、Ａｌ, Ｃｕなどの配線材料を溝の中にスパッタあるいはめっき、ＣＶＤで選択的に堆積し、ＣＭＰ等を用いて表面に残った不要な配線材料を除去して配線を作る技術である。ダマシン法にはビアファースト、トレンチファーストなどがあり、工程の順番が異なっている。
【００５０】
図１２には、ダマシン構造作製時に利用されるＴＥＧ構造を示している。（ａ）はトレンチ構造のＴＥＧである。トレンチはシリコン基板上に絶縁膜を堆積した後に所定の場所のみに溝を形成した構造を指す。（ｂ）はトレンチのおおよそ中央部にホールを形成した構造ＴＥＧを示す。（ｃ）は配線材料をトレンチに形成するためのシード層を設けたＴＥＧである。（ｄ）はトレンチ構造に配線材料を堆積した構造のＴＥＧである。
【００５１】
図１２はダマシン構造のＴＥＧであるが、シリコン基板の上に絶縁膜を設け、ダマシン構造部分とシリコン基板とは、直接的な電気的接触が無いようにフローティング構造をしているところに特徴がある。
【００５２】
本発明のＴＥＧはホールサイズやスペースなど幾つかのプロセスパラメータを振った複数の素子のグループからなる。それぞれのグループにはパターンマッチングが容易に出来るように、固有の形状を持ったパターンマッチング用の標識が設けられている。測定点に照射される電子ビームは予めパターンマッチング用の場所で正確に位置合わせを行ったのち、所定の距離だけ電子ビームをシフトするなどして、それぞれの測定点に順次照射される。
【００５３】
図１３はホールサイズを種々の水準に振ったＴＥＧを示している。このＴＥＧでは、開発プロセスの中心サイズとは別に、より小さなサイズ、より大きなサイズを形成する。このＴＥＧではそれぞれのホール構造がホールサイズ以外は固定されていることが特徴である。
【００５４】
図１４はホールの間隔を種々の水準に振ったＴＥＧを示している。ホール間隔はホールサイズを基準として、１：１、１：２、１：３、１：５，１：１０、孤立などの間隔を作りこむ。なお、ホール間隔が１：１のレイアウトでは、ホール総数が１００個以上になるようにするのが望ましい。逆に孤立ホールでは、ホールサイズの１０倍以上の間隔を設ける。このＴＥＧでは、ターゲット開発プロセス、あるいは管理対象プロセスで利用されうるホール間隔がＴＥＧ水準の中に含まれるようにＴＥＧを設計するのが望ましい。
【００５５】
図１５はホールの位置とホール底に走る配線との位置関係を種々の水準に振ったＴＥＧを示している。このＴＥＧはホール底に形成された配線領域と絶縁体部分の領域の割合を変えられる構造をしている。
【００５６】
図１６は下地とホールの位置関係をずらした評価素子を示している。ホールのサイズと下地の配線は同じような幅に作られており、下地がずれるとホールの底と配線のオーバーラップ割合が徐々に変化する。変化量はオーバーラップが１００から０までの間、いろいろなステップで作りこむことが出来る。
【００５７】
図１７はＴＥＧの断面構造を示している。この例では、プラグの下部に拡散層が形成されており、シリコン基板に対して、電気的接触が良好に行われるようになっている。
【００５８】
図１８はＴＥＧの断面構造を示している。ＴＥＧとして形成されたホールの下部配線は通常の配線と比較して非常に大きな面積を有するのが特徴であり、その一端がシリコン基板に電気的接触した構造となっている。それぞれのホール底で電子ビーム照射により生じた基板電流は、集められて基板に落ちる。
【００５９】
図１９はＴＥＧの断面構造を示している。ＴＥＧとして形成されたホールの下部配線は通常の配線と比較して非常に大きな面積を有するのが特徴であり、シリコン基板との間に数ピコファラッドの容量を形成している。それぞれのホール底で電子ビーム照射により生じた基板電流は、この容量を介して基板に流れる。
【００６０】
図２０は従来のパッドつきＴＥＧとパッドの無いＴＥＧが隣接して配置されている様子を示している。従来のＴＥＧはプロセス最終に至って電気特性の測定を行うために、針立てようのパッドを持っている。しかしながら、本発明で利用する電子ビーム測定装置では、はりが電子ビームであるため、特別な針立て領域であるパッドを設ける必要が無い。
しかし、パッドを有した従来ＴＥＧと本発明のプロセス途中での測定値の相関を取りたいというニーズがある。その場合、本実施例に示したように、従来のパッド付きＴＥＧと本発明のパッドの無いＴＥＧを近接させて配置させれば、両者の相関を取ることができる。
【００６１】
図２１は電子ビームパターンマッチング用のパターンが付属するＴＥＧを示す。
プロセス評価のためには、ウエハー全体の分布では約１００点、露光領域の中では２０点くらいの測定点を必要とする。最先端のデバイスサイズは１００nm程度であり、非常に小さい。
【００６２】
正確な測定を行うためには、この領域にnmオーダーの正確さで電子ビームを照射する必要がある。そのためには、電子ビームを用いたパターンマッチングが利用される。電子ビームを利用したパターンマッチングは、あらかじめテンプレートと呼ばれるパターン探索用の形状を記憶し、その形状とできるだけ同じ形を持つものを取得された画像の中から探し出し、位置合わせを行う。この位置あわせ精度は４分の１ピクセル程度といわれ、２０万倍で取得されたＳＥＭ画像では、０．２５nm程度の精度が得られる。
【００６３】
しかしながら、パターンマッチングテンプレートの取り方により、精度は変化し、デバイスの形状が変更になるたびにテンプレートを取り直しする必要がある。本発明では、ＳＥＭ画像取得が容易なパターンを測定対象とは別に隣接した位置に設け、その場所で位置合わせを行った後に、ビームシフトを行って測定点を測定する。
【００６４】
パターンマッチング用のパターンとしては、ＳＥＭで大きなコントラストが付き、かつ、非対称な幾何形状が望ましい。ＳＥＭで大きなコントラストを付けるには、位置合わせパターン部表面に大きな電位差を生じさせることが望ましい。そのため、例えば、基板に電気的接触のあるホールを作ることが考えられる。あるいは、金属と絶縁体では二次電子の出方が大きく異なるので、位置合わせパターン部分に金属の材料を配置することもよい。
【００６５】
ＴＥＧは単独測定で利用されるが、露光条件依存性は一群のＴＥＧを測定したのちに、行われる計算を示している。例えば、ホールサイズ水準を振った試料を測定すると図１７のような関係が得られる。エッチングが良好に行われている場合、大きなホールの示す基板電流値から小さなホールが示す基板電流値に至る連続的な曲線になる。しかしながら、例えば、小さなホール径の時に、エッチング不良があると、先ほどの曲線から乖離が生じる。この乖離を検出することで、ホールエッチングが正常か否かをデータベース参照せずに知ることができる。
【００６６】
図２２はＴＥＧの配置方法について示している。図２２のＴＥＧは位置はウエハー全体として起こる分布を調査するために好適な配置方法を示している。ＴＥＧは半導体チップのスクライブラインと呼ばれる領域に形成されることも、それ以外の場所に形成されることもある。ＴＥＧの配置間隔は必ずしも等間隔である必要は無いが、チップの間隔と等しい間隔、あるいは一回の露光サイズに等しい間隔にすると解析が容易となる。図２２では、チップサイズに等しい場合を示している。
【００６７】
図２３はＴＥＧの配置をより詳細に示している。例えば、露光分布を見たい場合には、１つのショット領域に満遍なくＴＥＧが配置されるようにする。例えば、ショットの平均サイズは２ｃｍ角程度なので、８インチのウエハーでは、約４４このショット領域ができる。３００ｍｍでは、１００程度できる。従って、ウエハー全体としてのプロセス分布を知りたい場合には、１つのショット領域に対して１つ程度ＴＥＧを配置すればプロセス分布を計測することが可能である。
【００６８】
図２４は半導体構造パラメータとしてホール径を採用した場合のホール径に対する基板電流値の関係を示している。ホールエッチングが正常に行われている場合、ホール径と基板電流値は単調な減少関数になる。しかしながら、例えばホール径が小さい時に、エッチング不良が起こると、ホール径増加に伴い急激に基板電流が減少する。この現象程度は１つの関数形で表現されるため、この関数形からの乖離を測定することで、データベースを用いずに直接ホールエッチングに不良が生じていることが判定出来る。
【００６９】
図２５は半導体構造パラメータとしてホールスペースを採用した場合を示している。ホールエッチングが正常に行われている場合、ホールスペースと基板電流値は単調な減少関数になる。しかしながら、例えばホールスペースが大きい時に、エッチング不良が起こると、ホールスペース増加に伴い急激に基板電流が減少する。このことから、データベースを用いずに直接ホールエッチングに不良が生じていることが判定出来る。
【００７０】
図２６は下地とのずれ量をパラメータに取ったときに得られる測定値である。ずれ量が０の場合、最大の電流値を示し、ずれ量が大きくなるに従い電流量が小さくなる。ピーク位置を示す位置からずれ量が推定できる。
【００７１】
ＴＥＧはいろいろな構造を含んだ小規模な半導体素子集合体である。この集合体に含まれるべき内容は、レイアウトデータを用いて最適化することが出来る。レイアウトデータは実際に作られるホール形状の集合を定義している基礎データである。半導体デバイスは複雑であるが、基本的には単純な幾何学形状の組み合わせに過ぎない。
【００７２】
例えば、エッチングの工程を考えると、半導体基板上に実現されるホールの構成要素としては、大きさの異なった穴、穴の間隔、穴の深さ、つながっている先の構造などがある。エッチング工程はウエハー１枚が同時に加工されるプロセスであり、その中にいろいろな形状を持つホールが同時に作製される。プロセス最適化とはある目的の半導体デバイスが動作するように、そのデバイスを構成する全てのホールが目的に沿って形成されるようにすることである。
【００７３】
現在の半導体では、１つのウエハーに何億個の穴が形成されそれぞれが所望の形状に処理されるようにプロセス条件を調整する必要がある。全てのホールを管理することは時間的に困難であり、プロセス制御上も無意味なので、代表点を選び出してその場所を制御するようにする。その１つが本発明のＴＥＧである。
【００７４】
例えば、エッチングプロセスでは、エッチング装置に起因した特長的な物理量を用いて代表を決めることが出来る。エッチングは、ウエハー面内の位置、ショット内での位置、ホールの大きさ、ホールとホールの間隔、あるいは配置密度によるマイクロローディング依存性が知られている。小さいホールほど開きにくかったり、ホール間隔が広がっていたほうが穴が開きにくかったりする。
【００７５】
以上のような特徴を用いれば、特定デバイス中に含まれるホールに関して、自動的に代表を選ぶことが半導体デバイス回路作成ツールにある、レイアウトチェック機能を用いることで実現される。ある半導体デバイスを表現するレイアウトデータに対し、特徴量に関する統計調査を行い、一番小さいホール、中間のサイズのホール、一番大きなホールを配置している場所と共に抽出する。あるいは、ホール間隔が一番広く、中間に広く、一番狭く開いているホールを、ホールが配置されている場所とともに抽出する。さらには、ホールとホールを結ぶ配線が一番長い場所、中間の場所、一番短い場所を抽出する。これらの情報を用いて、デバイスの代表となるべきホールのサイズ、間隔、場所などを決定する。
【００７６】
以上、図面を参照して本発明の実施例について詳述してきたが、具体的な構成はこれらの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【図面の簡単な説明】
【００７７】
【図１】本発明において用いられるＴＥＧの例を示した図である。
【図２】金属プラグ等を埋め込んだ後のＴＥＧの構造を示した図である。
【図３】ＣＭＰ等平坦化処理を行った後のＴＥＧ構造を示した図である。
【図４】ｖｉａ構造のＴＥＧを示した図である。
【図５】別のｖｉａ構造のＴＥＧを示した図である。
【図６】ダマシン構造のＴＥＧを示した図である。
【図７】ダマシン構造のＴＥＧを示した図である。
【図８】ホールサイズを種々の水準に振ったＴＥＧを示した図である。
【図９】ホールの間隔を種々の水準に振ったＴＥＧを示した図である。
【図１０】ホールの位置とホール底に走る配線との位置関係を種々の水準に振ったＴＥＧを示した図である。
【図１１】ＴＥＧの配置方法を示した図である。
【図１２】ＴＥＧ配置によりウエハー全体として起こる分布を調査する配置方法を示した図である。
【図１３】チップサイズに等しい場合を示した図である。
【図１４】ＴＥＧの配置をより詳細に示した図である。
【図１５】ＴＥＧの断面構造を示した図である。
【図１６】ＴＥＧの断面構造を示した図である。
【図１７】ＴＥＧの断面構造を示した図である。
【図１８】ＴＥＧの断面構造を示した図である。
【図１９】ＴＥＧの断面構造を示した図である。
【図２０】ＴＥＧの断面構造を示した図である。
【図２１】ＴＥＧの断面構造を示した図である。
【図２２】ＴＥＧの配置を示した図である。
【図２３】ＴＥＧの配置を示した図である。
【図２４】測定結果を示した図である。
【図２５】測定結果を示した図である。
【図２６】測定結果を示した図である。
【図２７】従来のＴＥＧ構造を示した図である。
【符号の説明】
【００７８】
１・・・アライメントマーク、２・・・電子ビーム受容領域、３・・・ＴＥＧ領域、１０・・・絶縁体、１１・・・基板、１２・・・配線、１３・・・プラグ、１４・・・下層配線、１５・・・拡散層、１６・・・容量形成電極、１７・・・基板コンタクト、１８・・・パッド、１９・・・プローブはり
【技術分野】
【０００１】
本発明は、電子ビームを利用した半導体デバイス製造工程途中のプロセス評価を行うデバイス評価用素子、テグ、半導体ウエハー、半導体デバイス評価方法および半導体デバイス製造方法に関する。
【背景技術】
【０００２】
図２７に従来テグ（ＴＥＧ）の例を示す。従来から、半導体プロセスの評価を行うために種々のＴＥＧが利用されてきている。ここで、ＴＥＧとは、半導体プロセスによって所望のデバイスが出来ているかを調査するために本体デバイスとは別に作られる一連の半導体素子のことである。
【０００３】
一般に、ＴＥＧには、配線幅測定、配線抵抗測定、コンタクト、ビアホール抵抗測定、エレクトロマイグレーション測定、パーティクルによるパターン欠損測定、露光不具合測定、トランジスタ、ダイオード特性測定、ショート、リーク測定、膜厚、めずれを調べるものなど種々のものがある。
【０００４】
半導体プロセスの出来栄えは最終的に電気特性として現れるため、各半導体の単位素子を幅、長さ、厚み、イオン注入量、重なり具合、ホール径、スペーシングなどいろいろなパラメータで水準振りした一群のＴＥＧが利用される。これらのＴＥＧは電気的特性が半導体テスター等の装置で取得可能な半導体デバイスプロセスの終了過程で使用され、上記の電気的特性を評価するために、外部に接続する電気特性測定装置との電気的接続を行うために必要なはりを立てるためのパッド領域を有しているのが特徴である。
【０００５】
特に、プロセスＴＥＧは半導体デバイスの製造工程に利用されるプロセスパラメータの最適化を行うために利用されるもので、種々の大きさのデバイス素子や回路が作りこまれている。これらのＴＥＧは外部測定装置とともに電気回路を形成するようにできており、その末端には針立てのためのパッド１８が設けられている。そして、測定対象部分とパッド１８は必ず電気的に接続されている。
【０００６】
そのため、プロセスエンジニアは、種々のプロセス条件を振ってこれらＴＥＧを試作し、パッド工程までのプロセス行って回路を形成し、その電気的特性を調べる。そして、プロセス水準とこのパッドを通じて得られる電気的特性の関係を調べることによりプロセスパラメータの最適化を行う（例えば、特許文献１参照）。
【特許文献１】特表２００３−５１７１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来よりＴＥＧとよばれる一連の半導体評価用素子は、電気的特性を測定するために作られてきたものであるため、電気的特性の測定に必要なパッドに半導体素子のサイズとは、比較にならないほど大きな領域を設けることが必要であった。また、電気的特性の測定のためには、電気回路を形成する必要があるため、半導体素子を最後の構造まで作り上げる必要があった。
【０００８】
ところが、最先端のデバイスは０．１ミクロンを切る大きさであり、測定対象自身の大きさは０．１ミクロン程度の大きさしかない、しかしながら、従来のＴＥＧでは、針立てに必要な領域として１０ミクロン程度の導体領域を必要としていたため、非常に大きなＴＥＧでないと作ることができないという問題があった。
【０００９】
特に、コンタクトホールやビアホールなど、それぞれの素子間隔が０．１ミクロン程度になると、互いに隣接するホールの特性をそれぞれ測ることは原理的に不可能であった。したがって、それらコンタクトホールやビアホールの出来栄えの分布を測定することは、従来の方式では不可能であった。
【００１０】
また、いろいろなデバイスの不具合はデバイス作成の途中で起こるが、電気配線が最後まで出来ていない途中工程でプロセスの不具合をＴＥＧにより発見することは不可能であった。そのため、途中で作りこまれる不具合を最終的な電気特性から分離して原因を突き止めるという複雑な工程を踏む必要があり、そのために、最先端のコンピュータを1週間も占有して計算が必要があった。こうしたことから、従来の方法では、半導体デバイスの評価に非常に長い時間を要し、半導体製造の生産性を著しく低下させていたという問題があった。
【００１１】
そこで、本発明は、上述の問題点に鑑みてなされたものであり、微小な半導体デバイスであっても、短時間で製造工程途中のプロセス評価を実現するデバイス評価用素子、テグ、半導体ウエハー、半導体デバイス評価方法および半導体デバイス製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明は、以下の事項を提案している。
請求項１に係る発明は、電子ビームあるいは光によって位置合わせを行うアライメントマークを備え、該アライメントマークから特定距離離れた位置に電子ビーム受容領域を備えた半導体デバイス評価素子を配置したことを特徴とするデバイス評価用素子を提案している。
【００１３】
請求項２に係る発明は、請求項１に記載されたデバイス評価用素子について、前記半導体デバイス評価素子が格子状に配列され、前記アライメントマークが少なくとも１本の列状に配置されていることを特徴とするデバイス評価用素子を提案している。
【００１４】
請求項３に係る発明は、請求項１または請求項２に記載されたデバイス評価用素子について、前記半導体デバイス評価素子が電子ビームあるいは光によって位置指定が可能なように決められた領域の中に、電子ビーム受容領域および受領領域で生じた電流を支持基板に流すための導電部を備えたことを特徴とするデバイス評価用素子を提案している。
【００１５】
請求項４に係る発明は、請求項３に記載されたデバイス評価用素子について、複数の半導体デバイスの構造に関するパラメータを水準振りした構造を含むことを特徴とするデバイス評価用素子を提案している。
【００１６】
請求項５に係る発明は、電子ビーム照射位置を定めるためのグローバルアライメントを設け、該グローバルアライメントから予め定められた位置に前記請求項１から請求項３に記載されたデバイス評価用素子を配置したことを特徴とする半導体ウエハーを提案している。
【００１７】
請求項６に係る発明は、半導体プロセス終了時に電気的テストを行うためのパッドを有するテグに隣接して請求項１から３に記載されたデバイス評価用素子を配置したことを特徴とするテグを提案している。
【００１８】
請求項７に係る発明は、電子ビームによるパターンマッチングを行うための認識用パターンを測定箇所とは別に該測定箇所に隣接して設けたことを特徴とするテグを提案している。
【００１９】
請求項８に係る発明は、測定対象に照射された電子によって誘起された電流を基板に流す容量電極を有することを特徴とするテグを提案している。
【００２０】
請求項９に係る発明は、半導体ウエハー上に設けられる単位露光領域内に、少なくとも１つのテグを配置し、ウエハー全体としておおよそ等間隔に該テグが配置されていることを特徴とする半導体ウエハーを提案している。
【００２１】
請求項１０に係る発明は、ウエハーに設けられたグローバルアライメント用パターンを用いて、アライメントを行うステップと、該グローバルアライメントマークを基準として、配置されているテグ近傍の第２のアライメントマークの位置にアライメントを行うステップと、該第２のアライメントマーク位置から電子ビームをシフトして測定点に移動し、該測定点に電子ビームを照射して電流の測定を行うことを特徴とする半導体デバイス評価方法を提案している。
【００２２】
請求項１１に係る発明は、近接領域に設けられ、互いに異なった半導体構造パラメータを持つ複数テグに対して電子ビームを照射し、得られた複数の基板電流値における半導体構造パラメータの依存性を算出して、プロセス評価を行うことを特徴とする半導体デバイス評価方法を提案している。
【００２３】
請求項１２に係る発明は、予め定められた基板の電流値に対する半導体構造パラメータ依存性関数からの乖離を検出して半導体プロセス評価を行うことを特徴とする半導体プロセス評価方法を提案している。
【００２４】
請求項１３に係る発明は、デバイスのレイアウトデータからプロセス制御の特徴となりうる構造パラメータの特徴量を抽出するステップと、抽出した特徴量を再現する構造を有したテグを作成するためのレイアウトデータを作成するステップとを含み、最適化を必要とするプロセスフローを用いて前記レイアウトデータに基づいて前記テグを含む半導体デバイスを作成し、少なくとも１つの工程において、テグに対して電子ビーム照射を行って測定を行い、得られた測定値からプロセスパラメータを最適化することを特徴とする半導体デバイスの製造方法を提案している。
【００２５】
請求項１４に係る発明は、前記テグのレイアウトデータをデバイスのレイアウトデータに挿入したデバイスレイアウトデータを作成し、該レイアウトデータに基づいて半導体デバイスを作成して、少なくとも１つの工程においてテグに対して電子ビーム照射を行って測定を行い、得られた測定値からプロセスパラメータを最適化することを特徴とする半導体デバイスの製造方法を提案している。
【発明の効果】
【００２６】
本発明によれば、非常に小さなＴＥＧを構成することができ、半導体ウエハー、スクライブ部分あるいはデバイス内部のどの部分にでも配置できるという効果がある。
また、測定時に電気的接続を必要としないため、半導体のプロセス途中で正確なプロセス評価を行うことが可能となるという効果がある。したがって、従来不可能であった、０．１ミクロン単位の非常に狭い範囲のプロセス分布や材料、プロセス、電気、物理特性を測定できるようになる。
【００２７】
また、本発明によれば、パターンマッチングしやすいようにパターンマッチングパターンを設定しているので、測定時に必要とされる電子ビームによる位置あわせが容易となり、測定に必要とされる技術や時間が短縮できるという効果がある。
さらに、測定再現性も向上し測定ミスも防止できるという効果もある。
【００２８】
また、本発明によれば、１枚のウエハーからでも、プロセスの良否を判定することが可能になるという効果がある。そのため、プロセス評価に必要とされるトータル時間が非常に短くなり、測定結果を解釈するためにデータベースを必要とせずに必要なプロセス評価が行える。また、エッチング評価で利用される、ホールの底が必ずしもシリコン基板に電気的に接触していないフローティング状態のデバイスにおいても、本発明のＴＥＧを利用して測定に必要な基板電流が得られ、しかも再現性の高い有効な測定が可能となるという効果がある。
【００２９】
さらに、本発明によれば、ウエハー全体としてのプロセス評価、および露光領域内のプロセス評価を分離して行うことが可能となり、どちらに起因した問題であるのかを容易に判断できる。したがって、従来とは異なり、プロセス途中のデバイスの絶対評価が可能になり、単位プロセス終了後に、非常に早く不具合を直接発見することができる。これにより、従来のようにいろいろな原因を分離抽出する必要が無い。また、製品レイアウトデータを用いてＴＥＧ構造を最適化するので、正確なデバイスの代表としての性格をもち、正しいプロセス制御が実現できるという効果がある。
【発明を実施するための最良の形態】
【００３０】
以下、図面を参照して、本発明の実施形態について詳細に説明する。
以下では、電子ビームを利用したＥＢＳＣＯＰＥ測定技術を最大限に活用できるようにしたテストエレメントの構成方法および使用方法を開示する。例えば、エッチングプロセスを評価する場合、以下のような評価項目が考えられる。１）エッチング装置のプロセス面内分布特性。２）露光条件依存性。３）ホールサイズ依存性。４）ホール配置密度、デザイン依存性。５）下地との位置関係。
【００３１】
ここで、エッチング装置のプロセス面内分布特性とは、ウエハー面内の位置によって同一処理条件でプロセスを行ったのにもかかわらず、異なったエッチング結果が得られることを言う。その原因としては、真空チャンバー内でのプラズマの分布、ガス流量分布、シリコン基板の温度分布など種々の原因がある。
【００３２】
また、露光依存性とは、露光装置そのものが有するプロセス揺らぎを指している。露光には、マスク、露光量、波長、シフト補正量、露光装置の光学特性が関係する、像ひずみや露光むらなどいろいろなプロセスパラメータがある。もちろんレジスト自身の特性揺らぎも含まれる。露光の後には、現像およびリンス乾燥プロセスが存在し、それぞれの工程において現像時間、現像薬液の種類、現像温度、リンス時間、リンス薬剤、乾燥温度、乾燥時間など多くのパラメータが存在する。
【００３３】
エッチング特性は、エッチング装置のみに依存するのではなく、その後に続くプラズマを用いたレジストはく離工程や、化学溶液を用いた洗浄工程も影響する。
一方、露光はショットと呼ばれる２ｃｍ角程度の領域が同時に行われる。露光装置は各波長の光源を有しており、その光をレチクルと呼ばれるマスクに当て、マスクに書かれた微細なパターンをシリコンウエハー上に投影転写する。光源の軸はあらゆる方向に均等に光が放射されるように調節されるが、装置不具合、調節不足により軸が非対称になると焼きむらが生じ露光プロセスにばらつきが生じる。
【００３４】
一方、露光プロセスにもマイクロローディング効果と呼ばれる、パターン密度によって露光プロセスがばらつく現象がある。さらには、酸化膜堆積やアニ−ルなど熱処理工程によってもたらされた大きな反りが原因で露光プロセスがばらつく現象がある。半導体の露光装置は光を利用しているため、焦点深度は０．３ミクロン程度と非常に小さい。ウエハーが反っていると、同一ショット内部で焦点がぼけたり、焦点があっている場所が傾斜傾向を有するいろいろな不具合が生じる。
【００３５】
ホールサイズ依存性はエッチングの負荷がホールのサイズによって異なるため、同一エッチング条件でエッチングを行っても、エッチングのされかたに変化が生じることを指す。入射するプラズマイオン量はホールの大きさに関らず、単位面積あたりほぼ同じであるが、ホールのエッチングに伴って発生するガスの拡散速度はホールの形状によって著しく変わる。そのため、ホールのサイズが異なるとエッチング速度が著しく変化する。
【００３６】
ホール配置密度依存性は、同一形状のホールが単独で存在する場合と、複数並んで存在する場合で、エッチング速度に変化が出ることを言う。ホールサイズの場合と同じように、照射される１つの装置内ではプラズマの単位面積あたりの強さは一定であるが、ホールを１つ作成する場合と複数作成する場合では、反応性生物量に差が生じる。そのため、ホールのエッチング速度に差が生じる。
【００３７】
配線密度が高くなるとボーダレス構造が採用され、ホールの下地は必ずしも配線があるとは限らず、場合によってはホール面積の大部分を絶縁層が占めることがある。ホールの底が配線であれば、ホールエッチングは確実に配線で停止するが、配線の代わりに絶縁膜が露出しているとエッチングに伴い、どんどんエッチングが進行してしまい、ついには下の層まで掘れて不具合が起こる。これらを評価する必要がある。これが下地との位置関係である。
【００３８】
本発明の技術を用いてエッチングプロセスの評価を行うためには、主たる信号である基板電流を容易に測定できる構造が必要である。基板電流が測定できるためには、測定対象ホールの底に導電性の材料が存在し、基板にＤＣ的に接続されていることが望ましい。しかしながら、本測定で測定される電流はピコアンペアあるいはフェムトアンペアーオーダーと非常に小さくかつ、電流は交流的なので、直接基板につながっている場合はもちろんのこと、測定対象が基板に対して数ピコファラッド程度の容量で接続していれば、測定に必要とされる十分な電流を流すことができる。
【００３９】
図1は、本発明において利用されるアライメントマークを示している。電子ビームを所望の位置に照射するためには、ウエハーと装置の間の位置関係を定義する必要がある。そのために、用いられるのが図1のアライメントマーク１である。このアライメントマーク1に光、あるいは電子ビームを照射して撮像を行い、予め設定されているパターンマッチングテンプレートと比較し、位置を確定する。このグローバルアライメント点を手がかりに、ウエハー上に形成された評価素子へ正確に電子ビーム照射を行う。
【００４０】
図２は、ウエハー上に設けられたそれぞれの評価素子に設けられたアライメントマークを示している。半導体評価素子のサイズは大きいもので数ミクロン、小さいもので０．１ミクロン以下のサイズを持つ。電子ビームを正確にそれらのサイズを持つ評価素子に照射するためには、それぞれの照射点に行く前にさらに正確な座標定義を必要とする。そのために用いられるのが、図２に示したアライメントマークである。このアライメントマーク1は、測定を行う点の横、あるいは縦方向に存在する。図に示したように、縦一列、横一列というように配置してもよい。このアライメントマーク位置で一度正確なパターンマッチングを行って正確に位置座標を定義したのち、電子ビームシフト機能により所望の場所に電子ビームを正確に照射する。
【００４１】
図３はアライメントマークの構造を示している。アライメントは電子ビームを利用して行うことが多いため、電子ビーム照射によって良いコントラストが得やすい構造を用いる。ホール構造にすると、ホールの中と外では大きなコントラストが得られる。（ａ）はシリコン基板１１に直接ホールが届くように形成した例（コンタクトホール）、（ｂ）は配線１２にホールそこが届くように形成した例である（ビアホール）。
【００４２】
図４は別のアライメントマーク構造を示している。この例では、ホールの中にWあるいはアルミ、ポリシリコン、銅などの導電性材料を埋め込んだ構造を示している。（ａ）はコンタクトホールを埋め込んだ例であり、（ｂ）はビアホールを埋め込んだ例である。
【００４３】
図５は配線を設けた例である。ホールを作成して埋め込みを行った後、さらにその上に導電性の材料を堆積してパターンニングを行って形成する。（ａ）はコンタクトホールに埋め込みを行ってさらに配線１２を設けた例、（ｂ）はビアホールに埋め込みを行った後にさらに配線を設けた例を示している。
【００４４】
図６は本発明において用いられるＴＥＧの例を示している。
基本的な構造は、はシリコン基板上に絶縁膜を形成した後に、エッチングを行ってホールを形成したコンタクトホール構造である。シリコン基板には半導体の極性があるので、Ｎ型、Ｐ型および無極性の場合がある。また、半導体にはホールの底にＰＮ接合やウエル構造を有する。従って、それを表現するために、ＰＮ接合、およびＮＰ接合さらには種々の半導体極性や不純物純度の組み合わせからなるウエル構造を用いる。
【００４５】
図７は金属プラグ等を埋め込んだ後のＴＥＧ構造を示している。埋め込み材料としては、ポリシリコン、タングステン、アルミ、アルミ合金、銅、銅化合物等の導電材料が選択される。場合によっては、拡散バリアのために埋め込み材料の表面にＴｉあるいはＴｉＮ、Ｔａのようなバリア膜が形成される。
【００４６】
図８はＣＭＰ等平坦化処理を行った後のＴＥＧ構造を示している。このＴＥＧでは、ホール部分の絶縁膜はＣＭＰで削り取られるため、埋め込み材料の表面高さと、絶縁膜部分の高さはほぼ等しくなっている。
【００４７】
図９はＶｉａ構造のＴＥＧを示している。Ｖｉａは、シリコン基板にコンタクトホールを形成してタングステンあるいはポリシリコンプラグを立てた後、さらに、絶縁膜を堆積して穴を開けた構造である。このＶｉａ構造のＴＥＧでは、最上層のＶｉａからシリコン基板に直流が流れうる電気的な回路が設けられていることに特徴がある。
【００４８】
図１０は別のＶｉａ構造のＴＥＧを示している。このＶｉａ構造のＴＥＧでは、シリコン基板に対して直接的な電気的接続は無く、フローティング状態になっている。つまり、最上層のViaからシリコン基板に直流が流れうる電気的な回路が設けられていないことに特徴がある。
【００４９】
図１１はダマシン構造のＴＥＧを示している。ダマシンは配線材料を直接エッチングして配線を形成する代わりに、配線の枠となる絶縁材料を溝状にエッチングした後に、Ａｌ, Ｃｕなどの配線材料を溝の中にスパッタあるいはめっき、ＣＶＤで選択的に堆積し、ＣＭＰ等を用いて表面に残った不要な配線材料を除去して配線を作る技術である。ダマシン法にはビアファースト、トレンチファーストなどがあり、工程の順番が異なっている。
【００５０】
図１２には、ダマシン構造作製時に利用されるＴＥＧ構造を示している。（ａ）はトレンチ構造のＴＥＧである。トレンチはシリコン基板上に絶縁膜を堆積した後に所定の場所のみに溝を形成した構造を指す。（ｂ）はトレンチのおおよそ中央部にホールを形成した構造ＴＥＧを示す。（ｃ）は配線材料をトレンチに形成するためのシード層を設けたＴＥＧである。（ｄ）はトレンチ構造に配線材料を堆積した構造のＴＥＧである。
【００５１】
図１２はダマシン構造のＴＥＧであるが、シリコン基板の上に絶縁膜を設け、ダマシン構造部分とシリコン基板とは、直接的な電気的接触が無いようにフローティング構造をしているところに特徴がある。
【００５２】
本発明のＴＥＧはホールサイズやスペースなど幾つかのプロセスパラメータを振った複数の素子のグループからなる。それぞれのグループにはパターンマッチングが容易に出来るように、固有の形状を持ったパターンマッチング用の標識が設けられている。測定点に照射される電子ビームは予めパターンマッチング用の場所で正確に位置合わせを行ったのち、所定の距離だけ電子ビームをシフトするなどして、それぞれの測定点に順次照射される。
【００５３】
図１３はホールサイズを種々の水準に振ったＴＥＧを示している。このＴＥＧでは、開発プロセスの中心サイズとは別に、より小さなサイズ、より大きなサイズを形成する。このＴＥＧではそれぞれのホール構造がホールサイズ以外は固定されていることが特徴である。
【００５４】
図１４はホールの間隔を種々の水準に振ったＴＥＧを示している。ホール間隔はホールサイズを基準として、１：１、１：２、１：３、１：５，１：１０、孤立などの間隔を作りこむ。なお、ホール間隔が１：１のレイアウトでは、ホール総数が１００個以上になるようにするのが望ましい。逆に孤立ホールでは、ホールサイズの１０倍以上の間隔を設ける。このＴＥＧでは、ターゲット開発プロセス、あるいは管理対象プロセスで利用されうるホール間隔がＴＥＧ水準の中に含まれるようにＴＥＧを設計するのが望ましい。
【００５５】
図１５はホールの位置とホール底に走る配線との位置関係を種々の水準に振ったＴＥＧを示している。このＴＥＧはホール底に形成された配線領域と絶縁体部分の領域の割合を変えられる構造をしている。
【００５６】
図１６は下地とホールの位置関係をずらした評価素子を示している。ホールのサイズと下地の配線は同じような幅に作られており、下地がずれるとホールの底と配線のオーバーラップ割合が徐々に変化する。変化量はオーバーラップが１００から０までの間、いろいろなステップで作りこむことが出来る。
【００５７】
図１７はＴＥＧの断面構造を示している。この例では、プラグの下部に拡散層が形成されており、シリコン基板に対して、電気的接触が良好に行われるようになっている。
【００５８】
図１８はＴＥＧの断面構造を示している。ＴＥＧとして形成されたホールの下部配線は通常の配線と比較して非常に大きな面積を有するのが特徴であり、その一端がシリコン基板に電気的接触した構造となっている。それぞれのホール底で電子ビーム照射により生じた基板電流は、集められて基板に落ちる。
【００５９】
図１９はＴＥＧの断面構造を示している。ＴＥＧとして形成されたホールの下部配線は通常の配線と比較して非常に大きな面積を有するのが特徴であり、シリコン基板との間に数ピコファラッドの容量を形成している。それぞれのホール底で電子ビーム照射により生じた基板電流は、この容量を介して基板に流れる。
【００６０】
図２０は従来のパッドつきＴＥＧとパッドの無いＴＥＧが隣接して配置されている様子を示している。従来のＴＥＧはプロセス最終に至って電気特性の測定を行うために、針立てようのパッドを持っている。しかしながら、本発明で利用する電子ビーム測定装置では、はりが電子ビームであるため、特別な針立て領域であるパッドを設ける必要が無い。
しかし、パッドを有した従来ＴＥＧと本発明のプロセス途中での測定値の相関を取りたいというニーズがある。その場合、本実施例に示したように、従来のパッド付きＴＥＧと本発明のパッドの無いＴＥＧを近接させて配置させれば、両者の相関を取ることができる。
【００６１】
図２１は電子ビームパターンマッチング用のパターンが付属するＴＥＧを示す。
プロセス評価のためには、ウエハー全体の分布では約１００点、露光領域の中では２０点くらいの測定点を必要とする。最先端のデバイスサイズは１００nm程度であり、非常に小さい。
【００６２】
正確な測定を行うためには、この領域にnmオーダーの正確さで電子ビームを照射する必要がある。そのためには、電子ビームを用いたパターンマッチングが利用される。電子ビームを利用したパターンマッチングは、あらかじめテンプレートと呼ばれるパターン探索用の形状を記憶し、その形状とできるだけ同じ形を持つものを取得された画像の中から探し出し、位置合わせを行う。この位置あわせ精度は４分の１ピクセル程度といわれ、２０万倍で取得されたＳＥＭ画像では、０．２５nm程度の精度が得られる。
【００６３】
しかしながら、パターンマッチングテンプレートの取り方により、精度は変化し、デバイスの形状が変更になるたびにテンプレートを取り直しする必要がある。本発明では、ＳＥＭ画像取得が容易なパターンを測定対象とは別に隣接した位置に設け、その場所で位置合わせを行った後に、ビームシフトを行って測定点を測定する。
【００６４】
パターンマッチング用のパターンとしては、ＳＥＭで大きなコントラストが付き、かつ、非対称な幾何形状が望ましい。ＳＥＭで大きなコントラストを付けるには、位置合わせパターン部表面に大きな電位差を生じさせることが望ましい。そのため、例えば、基板に電気的接触のあるホールを作ることが考えられる。あるいは、金属と絶縁体では二次電子の出方が大きく異なるので、位置合わせパターン部分に金属の材料を配置することもよい。
【００６５】
ＴＥＧは単独測定で利用されるが、露光条件依存性は一群のＴＥＧを測定したのちに、行われる計算を示している。例えば、ホールサイズ水準を振った試料を測定すると図１７のような関係が得られる。エッチングが良好に行われている場合、大きなホールの示す基板電流値から小さなホールが示す基板電流値に至る連続的な曲線になる。しかしながら、例えば、小さなホール径の時に、エッチング不良があると、先ほどの曲線から乖離が生じる。この乖離を検出することで、ホールエッチングが正常か否かをデータベース参照せずに知ることができる。
【００６６】
図２２はＴＥＧの配置方法について示している。図２２のＴＥＧは位置はウエハー全体として起こる分布を調査するために好適な配置方法を示している。ＴＥＧは半導体チップのスクライブラインと呼ばれる領域に形成されることも、それ以外の場所に形成されることもある。ＴＥＧの配置間隔は必ずしも等間隔である必要は無いが、チップの間隔と等しい間隔、あるいは一回の露光サイズに等しい間隔にすると解析が容易となる。図２２では、チップサイズに等しい場合を示している。
【００６７】
図２３はＴＥＧの配置をより詳細に示している。例えば、露光分布を見たい場合には、１つのショット領域に満遍なくＴＥＧが配置されるようにする。例えば、ショットの平均サイズは２ｃｍ角程度なので、８インチのウエハーでは、約４４このショット領域ができる。３００ｍｍでは、１００程度できる。従って、ウエハー全体としてのプロセス分布を知りたい場合には、１つのショット領域に対して１つ程度ＴＥＧを配置すればプロセス分布を計測することが可能である。
【００６８】
図２４は半導体構造パラメータとしてホール径を採用した場合のホール径に対する基板電流値の関係を示している。ホールエッチングが正常に行われている場合、ホール径と基板電流値は単調な減少関数になる。しかしながら、例えばホール径が小さい時に、エッチング不良が起こると、ホール径増加に伴い急激に基板電流が減少する。この現象程度は１つの関数形で表現されるため、この関数形からの乖離を測定することで、データベースを用いずに直接ホールエッチングに不良が生じていることが判定出来る。
【００６９】
図２５は半導体構造パラメータとしてホールスペースを採用した場合を示している。ホールエッチングが正常に行われている場合、ホールスペースと基板電流値は単調な減少関数になる。しかしながら、例えばホールスペースが大きい時に、エッチング不良が起こると、ホールスペース増加に伴い急激に基板電流が減少する。このことから、データベースを用いずに直接ホールエッチングに不良が生じていることが判定出来る。
【００７０】
図２６は下地とのずれ量をパラメータに取ったときに得られる測定値である。ずれ量が０の場合、最大の電流値を示し、ずれ量が大きくなるに従い電流量が小さくなる。ピーク位置を示す位置からずれ量が推定できる。
【００７１】
ＴＥＧはいろいろな構造を含んだ小規模な半導体素子集合体である。この集合体に含まれるべき内容は、レイアウトデータを用いて最適化することが出来る。レイアウトデータは実際に作られるホール形状の集合を定義している基礎データである。半導体デバイスは複雑であるが、基本的には単純な幾何学形状の組み合わせに過ぎない。
【００７２】
例えば、エッチングの工程を考えると、半導体基板上に実現されるホールの構成要素としては、大きさの異なった穴、穴の間隔、穴の深さ、つながっている先の構造などがある。エッチング工程はウエハー１枚が同時に加工されるプロセスであり、その中にいろいろな形状を持つホールが同時に作製される。プロセス最適化とはある目的の半導体デバイスが動作するように、そのデバイスを構成する全てのホールが目的に沿って形成されるようにすることである。
【００７３】
現在の半導体では、１つのウエハーに何億個の穴が形成されそれぞれが所望の形状に処理されるようにプロセス条件を調整する必要がある。全てのホールを管理することは時間的に困難であり、プロセス制御上も無意味なので、代表点を選び出してその場所を制御するようにする。その１つが本発明のＴＥＧである。
【００７４】
例えば、エッチングプロセスでは、エッチング装置に起因した特長的な物理量を用いて代表を決めることが出来る。エッチングは、ウエハー面内の位置、ショット内での位置、ホールの大きさ、ホールとホールの間隔、あるいは配置密度によるマイクロローディング依存性が知られている。小さいホールほど開きにくかったり、ホール間隔が広がっていたほうが穴が開きにくかったりする。
【００７５】
以上のような特徴を用いれば、特定デバイス中に含まれるホールに関して、自動的に代表を選ぶことが半導体デバイス回路作成ツールにある、レイアウトチェック機能を用いることで実現される。ある半導体デバイスを表現するレイアウトデータに対し、特徴量に関する統計調査を行い、一番小さいホール、中間のサイズのホール、一番大きなホールを配置している場所と共に抽出する。あるいは、ホール間隔が一番広く、中間に広く、一番狭く開いているホールを、ホールが配置されている場所とともに抽出する。さらには、ホールとホールを結ぶ配線が一番長い場所、中間の場所、一番短い場所を抽出する。これらの情報を用いて、デバイスの代表となるべきホールのサイズ、間隔、場所などを決定する。
【００７６】
以上、図面を参照して本発明の実施例について詳述してきたが、具体的な構成はこれらの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【図面の簡単な説明】
【００７７】
【図１】本発明において用いられるＴＥＧの例を示した図である。
【図２】金属プラグ等を埋め込んだ後のＴＥＧの構造を示した図である。
【図３】ＣＭＰ等平坦化処理を行った後のＴＥＧ構造を示した図である。
【図４】ｖｉａ構造のＴＥＧを示した図である。
【図５】別のｖｉａ構造のＴＥＧを示した図である。
【図６】ダマシン構造のＴＥＧを示した図である。
【図７】ダマシン構造のＴＥＧを示した図である。
【図８】ホールサイズを種々の水準に振ったＴＥＧを示した図である。
【図９】ホールの間隔を種々の水準に振ったＴＥＧを示した図である。
【図１０】ホールの位置とホール底に走る配線との位置関係を種々の水準に振ったＴＥＧを示した図である。
【図１１】ＴＥＧの配置方法を示した図である。
【図１２】ＴＥＧ配置によりウエハー全体として起こる分布を調査する配置方法を示した図である。
【図１３】チップサイズに等しい場合を示した図である。
【図１４】ＴＥＧの配置をより詳細に示した図である。
【図１５】ＴＥＧの断面構造を示した図である。
【図１６】ＴＥＧの断面構造を示した図である。
【図１７】ＴＥＧの断面構造を示した図である。
【図１８】ＴＥＧの断面構造を示した図である。
【図１９】ＴＥＧの断面構造を示した図である。
【図２０】ＴＥＧの断面構造を示した図である。
【図２１】ＴＥＧの断面構造を示した図である。
【図２２】ＴＥＧの配置を示した図である。
【図２３】ＴＥＧの配置を示した図である。
【図２４】測定結果を示した図である。
【図２５】測定結果を示した図である。
【図２６】測定結果を示した図である。
【図２７】従来のＴＥＧ構造を示した図である。
【符号の説明】
【００７８】
１・・・アライメントマーク、２・・・電子ビーム受容領域、３・・・ＴＥＧ領域、１０・・・絶縁体、１１・・・基板、１２・・・配線、１３・・・プラグ、１４・・・下層配線、１５・・・拡散層、１６・・・容量形成電極、１７・・・基板コンタクト、１８・・・パッド、１９・・・プローブはり
【特許請求の範囲】
【請求項１】
電子ビームあるいは光によって位置合わせを行うアライメントマークを備え、該アライメントマークから特定距離離れた位置に電子ビーム受容領域を備えた半導体デバイス評価素子を配置したことを特徴とするデバイス評価用素子。
【請求項２】
前記半導体デバイス評価素子が格子状に配列され、前記アライメントマークが少なくとも１本の列状に配置されていることを特徴とする請求項１に記載されたデバイス評価用素子。
【請求項３】
前記半導体デバイス評価素子が電子ビームあるいは光によって位置指定が可能なように決められた領域の中に、電子ビーム受容領域および受領領域で生じた電流を支持基板に流すための導電部を備えたことを特徴とする請求項１または請求項２に記載されたデバイス評価用素子。
【請求項４】
複数の半導体デバイスの構造に関するパラメータを水準振りした構造を含むことを特徴とする請求項３に記載されたデバイス評価用素子。
【請求項５】
電子ビーム照射位置を定めるためのグローバルアライメントを設け、該グローバルアライメントから予め定められた位置に前記請求項１から請求項３に記載されたデバイス評価用素子を配置したことを特徴とする半導体ウエハー。
【請求項６】
半導体プロセス終了時に電気的テストを行うためのパッドを有するテグに隣接して請求項１から３に記載されたデバイス評価用素子を配置したことを特徴とするテグ。
【請求項７】
電子ビームによるパターンマッチングを行うための認識用パターンを測定箇所とは別に該測定箇所に隣接して設けたことを特徴とするテグ。
【請求項８】
測定対象に照射された電子によって誘起された電流を基板に流す容量電極を有することを特徴とするテグ。
【請求項９】
半導体ウエハー上に設けられる単位露光領域内に、少なくとも１つのテグを配置し、ウエハー全体としておおよそ等間隔に該テグが配置されていることを特徴とする半導体ウエハー。
【請求項１０】
ウエハーに設けられたグローバルアライメント用パターンを用いて、アライメントを行うステップと、
該グローバルアライメントマークを基準として、配置されているテグ近傍の第２のアライメントマークの位置にアライメントを行うステップと、
該第２のアライメントマーク位置から電子ビームをシフトして測定点に移動し、該測定点に電子ビームを照射して電流の測定を行うことを特徴とする半導体デバイス評価方法。
【請求項１１】
近接領域に設けられ、互いに異なった半導体構造パラメータを持つ複数テグに対して電子ビームを照射し、得られた複数の基板電流値における半導体構造パラメータの依存性を算出して、プロセス評価を行うことを特徴とする半導体デバイス評価方法。
【請求項１２】
予め定められた基板の電流値に対する半導体構造パラメータ依存性関数からの乖離を検出して半導体プロセス評価を行うことを特徴とする半導体プロセス評価方法。
【請求項１３】
デバイスのレイアウトデータからプロセス制御の特徴となりうる構造パラメータの特徴量を抽出するステップと、
抽出した特徴量を再現する構造を有したテグを作成するためのレイアウトデータを作成するステップとを含み、
最適化を必要とするプロセスフローを用いて前記レイアウトデータに基づいて前記テグを含む半導体デバイスを作成し、
少なくとも１つの工程において、テグに対して電子ビーム照射を行って測定を行い、得られた測定値からプロセスパラメータを最適化することを特徴とする半導体デバイスの製造方法。
【請求項１４】
前記テグのレイアウトデータをデバイスのレイアウトデータに挿入したデバイスレイアウトデータを作成し、該レイアウトデータに基づいて半導体デバイスを作成して、少なくとも１つの工程においてテグに対して電子ビーム照射を行って測定を行い、得られた測定値からプロセスパラメータを最適化することを特徴とする半導体デバイスの製造方法。
【請求項１】
電子ビームあるいは光によって位置合わせを行うアライメントマークを備え、該アライメントマークから特定距離離れた位置に電子ビーム受容領域を備えた半導体デバイス評価素子を配置したことを特徴とするデバイス評価用素子。
【請求項２】
前記半導体デバイス評価素子が格子状に配列され、前記アライメントマークが少なくとも１本の列状に配置されていることを特徴とする請求項１に記載されたデバイス評価用素子。
【請求項３】
前記半導体デバイス評価素子が電子ビームあるいは光によって位置指定が可能なように決められた領域の中に、電子ビーム受容領域および受領領域で生じた電流を支持基板に流すための導電部を備えたことを特徴とする請求項１または請求項２に記載されたデバイス評価用素子。
【請求項４】
複数の半導体デバイスの構造に関するパラメータを水準振りした構造を含むことを特徴とする請求項３に記載されたデバイス評価用素子。
【請求項５】
電子ビーム照射位置を定めるためのグローバルアライメントを設け、該グローバルアライメントから予め定められた位置に前記請求項１から請求項３に記載されたデバイス評価用素子を配置したことを特徴とする半導体ウエハー。
【請求項６】
半導体プロセス終了時に電気的テストを行うためのパッドを有するテグに隣接して請求項１から３に記載されたデバイス評価用素子を配置したことを特徴とするテグ。
【請求項７】
電子ビームによるパターンマッチングを行うための認識用パターンを測定箇所とは別に該測定箇所に隣接して設けたことを特徴とするテグ。
【請求項８】
測定対象に照射された電子によって誘起された電流を基板に流す容量電極を有することを特徴とするテグ。
【請求項９】
半導体ウエハー上に設けられる単位露光領域内に、少なくとも１つのテグを配置し、ウエハー全体としておおよそ等間隔に該テグが配置されていることを特徴とする半導体ウエハー。
【請求項１０】
ウエハーに設けられたグローバルアライメント用パターンを用いて、アライメントを行うステップと、
該グローバルアライメントマークを基準として、配置されているテグ近傍の第２のアライメントマークの位置にアライメントを行うステップと、
該第２のアライメントマーク位置から電子ビームをシフトして測定点に移動し、該測定点に電子ビームを照射して電流の測定を行うことを特徴とする半導体デバイス評価方法。
【請求項１１】
近接領域に設けられ、互いに異なった半導体構造パラメータを持つ複数テグに対して電子ビームを照射し、得られた複数の基板電流値における半導体構造パラメータの依存性を算出して、プロセス評価を行うことを特徴とする半導体デバイス評価方法。
【請求項１２】
予め定められた基板の電流値に対する半導体構造パラメータ依存性関数からの乖離を検出して半導体プロセス評価を行うことを特徴とする半導体プロセス評価方法。
【請求項１３】
デバイスのレイアウトデータからプロセス制御の特徴となりうる構造パラメータの特徴量を抽出するステップと、
抽出した特徴量を再現する構造を有したテグを作成するためのレイアウトデータを作成するステップとを含み、
最適化を必要とするプロセスフローを用いて前記レイアウトデータに基づいて前記テグを含む半導体デバイスを作成し、
少なくとも１つの工程において、テグに対して電子ビーム照射を行って測定を行い、得られた測定値からプロセスパラメータを最適化することを特徴とする半導体デバイスの製造方法。
【請求項１４】
前記テグのレイアウトデータをデバイスのレイアウトデータに挿入したデバイスレイアウトデータを作成し、該レイアウトデータに基づいて半導体デバイスを作成して、少なくとも１つの工程においてテグに対して電子ビーム照射を行って測定を行い、得られた測定値からプロセスパラメータを最適化することを特徴とする半導体デバイスの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２００６−１９５６２（Ｐ２００６−１９５６２Ａ）
【公開日】平成１８年１月１９日（２００６．１．１９）
【国際特許分類】
【出願番号】特願２００４−１９６６６２（Ｐ２００４−１９６６６２）
【出願日】平成１６年７月２日（２００４．７．２）
【出願人】（５０２２７７７６２）ファブソリューション株式会社 (9)
【Ｆターム（参考）】
【公開日】平成１８年１月１９日（２００６．１．１９）
【国際特許分類】
【出願日】平成１６年７月２日（２００４．７．２）
【出願人】（５０２２７７７６２）ファブソリューション株式会社 (9)
【Ｆターム（参考）】
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