データドライバ、集積回路装置及び電子機器
【課題】表示画像の色むらを解消するデータドライバ及び電子機器を提供すること。
【解決手段】データドライバは、電気光学パネルの複数のデータ線を駆動するドライバ回路１００−１〜１００−ｋ（ｋは２以上の自然数）を含み、複数のデータ線が、各ブロックに第１〜第ｋのデータ線が含まれる第１〜第ｎ（ｎは２以上の自然数）のブロックにブロック分けされ、ドライバ回路１００−１〜１００−ｋが、第ｉ（ｉはｎ−１以下の自然数）のブロックの第１〜第ｋのデータ線を駆動した後、第ｉ＋１のブロックの第１〜第ｋのデータ線を駆動するスキャン駆動を行い、ドライバ回路１００−ｋが、第ｉのブロックの第ｋのデータ線を駆動する際に、補正用データＧＤ１i+1に基づいて補正されたデータ電圧Ｖｋｉ−ΔＶを出力する。
【解決手段】データドライバは、電気光学パネルの複数のデータ線を駆動するドライバ回路１００−１〜１００−ｋ（ｋは２以上の自然数）を含み、複数のデータ線が、各ブロックに第１〜第ｋのデータ線が含まれる第１〜第ｎ（ｎは２以上の自然数）のブロックにブロック分けされ、ドライバ回路１００−１〜１００−ｋが、第ｉ（ｉはｎ−１以下の自然数）のブロックの第１〜第ｋのデータ線を駆動した後、第ｉ＋１のブロックの第１〜第ｋのデータ線を駆動するスキャン駆動を行い、ドライバ回路１００−ｋが、第ｉのブロックの第ｋのデータ線を駆動する際に、補正用データＧＤ１i+1に基づいて補正されたデータ電圧Ｖｋｉ−ΔＶを出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データドライバ、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
液晶パネル（電気光学パネル）において、その構造上の理由からデータ線間に寄生容量が存在することが知られている。そして、このデータ線間の寄生容量は表示画像に色むらを発生させ、画質を劣化させる原因となっている。
【０００３】
例えば、本出願人は、液晶パネルのデータ線を複数のブロックに分け、ブロックを順次駆動するスキャン駆動方式のデータドライバの開発を行っている。しかしながら、このスキャン駆動方式では、ブロックの境界に色むらが発生するという課題があることが判明した。具体的には、１つのブロックを駆動し、次のブロックを駆動する際に、駆動されたデータ電圧がデータ線間の寄生容量を介して前のブロックのデータ電圧を変動させ、色むらを発生させるという課題がある。
【０００４】
なお特許文献１では、液晶パネル内部においてデータ線や画素の配列を工夫することで、寄生容量の影響を軽減する手法が開示されている。しかしながら、この手法では、寄生容量の影響を軽減する一方で画素の開口率等を劣化させるという問題がある。
【０００５】
ここで、液晶パネルのデータドライバでは、データ線駆動回路（演算増幅器）のオフセットによって表示画像に色むらが発生してしまうという問題もある。そしてスキャン駆動方式のデータドライバでは、寄生容量によるブロック境界の色むらに加えて、オフセットによる色むらが発生してしまうという問題もある。
【特許文献１】特開２０００−１０１２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様によれば、表示画像の色むらを解消するデータドライバ、集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、電気光学パネルの複数のデータ線を駆動する第１〜第ｋ（ｋは２以上の自然数）のドライバ回路を含み、前記複数のデータ線が、各ブロックに第１〜第ｋのデータ線が含まれる第１〜第ｎ（ｎは２以上の自然数）のブロックにブロック分けされ、前記第１〜第ｋのドライバ回路が、前記第１〜第ｎのブロックのうちの第ｉ（ｉはｎ−１以下の自然数）のブロックの第１〜第ｋのデータ線を駆動した後、前記第１〜第ｎのブロックのうちの第ｉ＋１のブロックの第１〜第ｋのデータ線を駆動するスキャン駆動を行い、前記第１〜第ｋのドライバ回路のうちの第ｋのドライバ回路が、前記第ｉのブロックの第ｋのデータ線を駆動する際に、補正用データに基づいて補正されたデータ電圧を出力するデータドライバに関係する。
【０００８】
ここで、スキャン駆動方式のデータドライバで電気光学パネルを駆動すると、各ブロックの第ｋのデータ線の電圧が、次に駆動されるブロックの第１のデータ線から、寄生容量を介して変動を受け、ブロックの境界に色むらが発生するという課題がある。
【０００９】
この点、本発明の一態様によれば、第１〜第ｋのドライバ回路が、電気光学パネルの複数のデータ線の第１〜第ｎのブロックを順次駆動し、このとき第ｋのドライバ回路が、補正用データに基づいて補正されたデータ電圧を出力して、第１〜第ｎのブロックの各ブロックのブロック端のデータ線である第ｋのデータ線を駆動する。
【００１０】
このように本発明の一態様によれば、第ｋのドライバ回路が、補正用データに基づいて補正されたデータ電圧を出力して、第１〜第ｎのブロックの各ブロックの第ｋのデータ線を駆動する。そのため第ｋのドライバ回路が、各ブロックの第ｋのデータ線のデータ電圧を、次のブロックの第１のデータ線から受ける電圧変動分について、あらかじめ補正して出力できる。そして次のブロックの第１のデータ線が駆動されたとき、その補正分と電圧変動分が相殺し、各ブロックの第ｋのデータ線の電圧を所望のデータ電圧にできる。これにより、ブロックの境界の画素に対してデータ電圧を高精度に書き込むことができ、ブロックの境界における色むらを防止できる。
【００１１】
また本発明の一態様では、前記第１〜第ｋのドライバ回路の各々が、データ線を駆動するデータ線駆動回路と、階調データを受けて、前記階調データのＤ／Ａ変換を行うＤ／Ａ変換回路と、を有し、前記第ｋのドライバ回路が、前記補正用データを受けて、前記補正用データのＤ／Ａ変換を行う補正用Ｄ／Ａ変換回路をさらに有し、前記第ｋのドライバ回路の前記データ線駆動回路が、前記第ｋのドライバ回路の前記Ｄ／Ａ変換回路からの電圧と前記補正用Ｄ／Ａ変換回路からの電圧とに基づいてデータ電圧を出力してもよい。
【００１２】
本発明の一態様によれば、第ｋのドライバ回路において、補正用Ｄ／Ａ変換回路が補正用データをＤ／Ａ変換し、データ線駆動回路がそのＤ／Ａ変換された電圧に基づいて補正されたデータ電圧を出力できる。これにより、第ｋのドライバ回路が、補正用データに基づいて補正されたデータ電圧を出力して、各ブロックの第ｋのデータ線を駆動することを実現できる。
【００１３】
また本発明の一態様では、前記補正用Ｄ／Ａ変換回路には、前記第ｉ＋１のブロックの第１のデータ線に対応する階調データ、又は前記第ｉ＋１のブロックの第１のデータ線に対応する階調データに対して所定の演算処理を行うことで生成されたデータが、前記補正用データとして入力されてもよい。
【００１４】
これにより、補正用データを実現できる。具体的には、補正用Ｄ／Ａ変換回路が、これらの補正用データをＤ／Ａ変換することで、各ブロックの第ｋのデータ線が次に駆動されるブロックの第１のデータ線から受ける電圧変動に対応する電圧を、データ線駆動回路に対して出力できる。
【００１５】
また本発明の一態様では、前記第ｋのドライバ回路の前記データ線駆動回路が、演算増幅器と、前記演算増幅器の第１の入力端子と前記第ｋのドライバ回路の前記Ｄ／Ａ変換回路の出力ノードとの間に設けられた入力用キャパシタと、前記第１の入力端子と前記補正用Ｄ／Ａ変換回路の出力ノードとの間に設けられた補正用キャパシタと、を有してもよい。
【００１６】
本発明の一態様によれば、Ｄ／Ａ変換回路からの電圧と補正用Ｄ／Ａ変換回路からの電圧とに基づいてデータ電圧を出力する第ｋのドライバ回路を実現できる。また、入力用キャパシタ及び補正用キャパシタを用いることで、演算増幅器のオフセットをキャンセルできる。これにより、データ線駆動回路が高精度にデータ電圧を出力できる。
【００１７】
また本発明の一態様では、前記第１〜第ｋのドライバ回路の前記Ｄ／Ａ変換回路に対して階調電圧を出力する階調電圧生成回路と、前記第ｋのドライバ回路の前記補正用Ｄ／Ａ変換回路に対して補正用電圧を出力する補正用電圧生成回路と、を含んでもよい。
【００１８】
これにより、Ｄ／Ａ変換回路が階調データをＤ／Ａ変換するための階調電圧、及び補正用Ｄ／Ａ変換回路が補正用データをＤ／Ａ変換するための補正用電圧を生成できる。また、補正用Ｄ／Ａ変換回路を有することで、補正用電圧を階調電圧とは独立に生成することができ、第ｋのドライバ回路がデータ電圧を適切に補正できる。
【００１９】
また本発明の一態様では、前記補正用電圧生成回路が、前記階調電圧生成回路が出力する階調電圧の階調特性に対応する補正用電圧を出力してもよい。
【００２０】
ここで、各ブロックの第ｋのデータ線が受ける電圧変動の大きさや符号は、次に駆動されるブロックの第１のデータ線に出力されるデータ電圧に依存する。このデータ電圧は、階調電圧生成回路が出力する階調電圧の階調特性で決まることから、各ブロックの第ｋのデータ線が受ける電圧変動の大きさや符号も、その階調特性に依存する。
【００２１】
この点、本発明の一態様によれば、補正用電圧生成回路が、階調電圧生成回路が出力する階調電圧の階調特性に対応する補正用電圧を出力する。そのため、この補正用電圧を用いてデータ電圧を補正することで、電圧変動に対応する補正を行うことができる。
【００２２】
また本発明の一態様では、前記階調電圧生成回路が、階調データに対して単調増加する階調電圧を出力するときには、前記補正用電圧生成回路が、階調データに対して単調減少する階調電圧を前記補正用電圧として出力し、前記階調電圧生成回路が、階調データに対して単調減少する階調電圧を出力するときには、前記補正用電圧生成回路が、階調データに対して単調増加する階調電圧を前記補正用電圧として出力してもよい。
【００２３】
このようにすれば、階調電圧生成回路が出力する階調電圧の階調特性に対応する補正用電圧を実現できる。具体的には、階調電圧の階調特性と増減が反対の補正用電圧を用いることで、階調電圧の階調特性に依存する電圧変動に対して、その電圧変動と符号が反対の補正を実現できる。これにより、電圧変動と相殺する補正を実現できる。
【００２４】
また本発明の一態様では、前記補正用電圧生成回路が、前記階調電圧生成回路が出力する階調電圧の階調特性に対して所定電圧に関して線対称な階調特性に、比例係数を乗算した階調特性の前記補正用電圧を出力してもよい。
【００２５】
このようにすれば、単調増加する階調電圧に対して単調減少する補正用電圧あるいは、単調減少する階調電圧に対して単調増加する補正用電圧を実現できる。また、次に駆動されるブロック（第ｉ＋１のブロック）の第１のデータ線に対応する階調データを補正用データとして用いる補正を実現できる。
【００２６】
また本発明の一態様では、前記階調電圧生成回路が、非リニアな階調特性の階調電圧を出力し、前記補正用電圧生成回路が、リニアな階調特性の補正用電圧を出力してもよい。
【００２７】
これにより、次に駆動されるブロック（第ｉ＋１のブロック）の第１のデータ線に対応する階調データに対して所定の演算処理を行うことで生成されたデータを補正用データとして用いる補正を実現できる。そして所定の演算処理を行うことで、補正用Ｄ／Ａ変換回路が、階調電圧生成回路が出力する階調電圧の階調特性に対応する補正用電圧を出力できる。
【００２８】
また本発明の一態様では、前記第ｋのドライバ回路の前記データ線駆動回路が、第１の入力端子にサミングノードが接続され、第２の入力端子にアナログ基準電源が供給され、出力端子に出力ノードが接続される演算増幅器と、前記第ｋのドライバ回路の前記Ｄ／Ａ変換回路からの階調電圧が供給される入力ノードと第１のノードとの間に設けられた第１のスイッチ素子と、前記第１のノードと前記サミングノードとの間に設けられた入力用キャパシタと、前記第１のノードとアナログ基準電源との間に設けられた第２のスイッチ素子と、前記サミングノードと第２のノードとの間に設けられた帰還用キャパシタと、前記第２のノードと前記出力ノードとの間に設けられた第３のスイッチ素子と、前記第２のノードとアナログ基準電源との間に設けられた第４のスイッチ素子と、前記サミングノードと前記出力ノードとの間に設けられた第５のスイッチ素子と、前記補正用Ｄ／Ａ変換回路からの補正用電圧が入力される補正用入力ノードと第３のノードとの間に設けられた第１の補正用スイッチ素子と、前記第３のノードと前記サミングノードとの間に設けられた補正用キャパシタと、前記第３のノードと補正基準電圧が供給される補正基準電圧ノードとの間に設けられた第２の補正用スイッチ素子と、を含んでもよい。
【００２９】
このようにすれば、入力用キャパシタと補正用キャパシタを有する第ｋのドライバ回路のデータ線駆動回路を実現できる。また、入力用キャパシタと補正用キャパシタと帰還用キャパシタを含むスイッチドキャパシタ回路を構成することができる。これにより、演算増幅器のオフセットをキャンセルし、オフセットフリーのデータ線駆動回路を実現できる。
【００３０】
また本発明の一態様では、前記補正用Ｄ／Ａ変換回路が、初期化時においてプリチャージ電圧に対応する電圧を前記補正基準電圧として出力してもよい。
【００３１】
このようにすれば、データ線駆動回路に対して補正基準電圧を供給できる。さらに補正用Ｄ／Ａ変換回路を用いることで、補正基準電圧を調整することができ、最適な補正基準電圧をデータ線駆動回路に供給できる。
【００３２】
本発明の他の態様は、上記のいずれかに記載のデータドライバを含む集積回路装置に関係する。
【００３３】
また本発明の他の態様は、上記に記載の集積回路装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３５】
１．スキャン駆動
１．１．電気光学装置
本実施形態のデータドライバについて説明する前に、図１〜図４を用いてスキャン駆動について説明する。なお以下では電気光学装置として、液晶パネルを駆動する液晶表示装置を例に説明する。但し本発明は、液晶パネル以外の電気光学パネルを駆動する電気光学装置にも適用できる。例えば本発明は、有機ＥＬ（Electro Luminescence）素子、無機ＥＬ素子等の自発光素子を用いたＥＬパネルを駆動する電気光学装置にも適用できる。
【００３６】
図１に、本実施形態のデータドライバを適用できる液晶表示装置（広義には、電気光学装置）の構成例を示す。この構成例は、液晶パネル１２（広義には、電気光学パネル、表示パネル）、ドライバ６０（広義には、集積回路装置）、表示コントローラ４０、電源回路５０を含む。なお、液晶表示装置にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【００３７】
液晶パネル１２（LCD:Liquid Crystal Display）は、アクティブマトリクス方式のパネルや、単純マトリクス方式のパネルにより構成できる。例えばアクティブマトリクス方式のパネルでは、液晶パネル１２はアクティブマトリクス基板（例えば、ガラス基板）上に形成される。アクティブマトリクス基板には、図１のＸ方向に伸びる複数の走査線Ｇ１〜Ｇｍ（ｍは２以上の自然数）と、Ｙ方向に伸びる複数のデータ線ＳＲ１、ＳＧ１、ＳＢ１、・・・、ＳＲｎ、ＳＧｎ、ＳＢｎ（ｎは２以上の自然数）とが配置される。またアクティブマトリクス基板には、各データ線に対応するスイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎと、シフトレジスタＳＦと、データ電圧供給線ＳＲ、ＳＧ、ＳＢ（ソース電圧供給線）とが設けられる。
【００３８】
走査線とデータ線との各交差点に対応する位置には、それぞれ薄膜トランジスタ（TFT:Thin Film Transistor、広義にはスイッチング素子）と液晶容量（液晶素子、広義には電気光学素子）が設けられる。例えば走査線Ｇ１とデータ線ＳＲ１との交差点に対応する位置には、薄膜トランジスタＴＲ、液晶容量ＣＬが設けられる。そして、ＴＲのゲート電極は走査線Ｇ１に接続され、ＴＲのソース電極はデータ線ＳＲ１に接続され、ＴＲのドレイン電極は画素電極ＰＥに接続される。画素電極ＰＥと対向電極ＣＥ（共通電極、コモン電極）との間には、液晶容量ＣＬが形成される。対向電極ＣＥは、アクティブマトリクス基板に対向する対向基板に形成され、アクティブマトリクス基板と対向基板との間に液晶（広義には電気光学物質）が封入される。
【００３９】
ここで、データ線ＳＲ１、ＳＧ１、ＳＢ１、・・・、ＳＲｎ、ＳＧｎ、ＳＢｎは、第１のブロック（ＳＲ１、ＳＧ１、ＳＢ１）〜第ｎのブロック（ＳＲｎ、ＳＧｎ、ＳＢｎ）にブロック分け（グループ分け、区分け）されているとする。液晶パネル１２は、この第１〜第ｎのブロックのデータ線が順次駆動されるスキャン駆動方式により駆動される。
【００４０】
具体的には、スイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎは、データ電圧供給線ＳＲ、ＳＧ、ＳＢに時分割で供給された階調電圧（階調信号）を第１〜第ｎのブロックのデータ線に分割して供給する。
【００４１】
シフトレジスタＳＦは、スイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎをオンオフ制御するための制御信号を出力する。シフトレジスタＳＦは、データドライバ２０からのスキャン駆動用クロック信号ＣＬＫを受けて、制御信号Ｓｉｇ１〜Ｓｉｇｎを順次アクティブ（第１の論理レベル）にする。
【００４２】
そして、制御信号Ｓｉｇ１がアクティブにされるとスイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１がオンし、第１のブロックのデータ線ＳＲ１、ＳＧ１、ＳＢ１が駆動される。制御信号Ｓｉｇ２がアクティブにされると、スイッチ素子ＳＷＲ２、ＳＷＧ２、ＳＷＢ２がオンし、第２のブロックのデータ線ＳＲ２、ＳＧ２、ＳＢ２が駆動される。そして、制御信号Ｓｉｇｎがアクティブにされるとスイッチ素子ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎがオンし、第ｎのブロックのデータ線ＳＲｎ、ＳＧｎ、ＳＢｎが駆動される。このようにして、第１〜第ｎのブロックのデータ線が順次駆動され、スキャン駆動が行われる。
【００４３】
なおスイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎ及びシフトレジスタＳＦは、例えば薄膜トランジスタＴＦＴを用いて構成できる。
【００４４】
ドライバ６０は、データドライバ２０（ソースドライバ）、走査ドライバ３８（ゲートドライバ）を含む。データドライバ２０は、階調データ（画像データ）に基づいて液晶パネル１２のデータ電圧供給線ＳＲ、ＳＧ、ＳＢを駆動する。データドライバ２０は、上記のように、第１〜第ｎのブロックのデータ線を順次駆動するスキャン駆動を行う。走査ドライバ３８は、液晶パネル１２の走査線Ｇ１〜Ｇｍを走査（順次駆動）する。なおドライバ６０には、後述する本実施形態のデータドライバを適用できる。
【００４５】
表示コントローラ４０は、図示しないＣＰＵ（Central Processing Unit、中央演算処理装置）等のホストコントローラにより設定された内容に従って、データドライバ２０、走査ドライバ３８及び電源回路５０を制御する。具体的には、表示コントローラ４０は、データドライバ２０及び走査ドライバ３８に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行う。また電源回路５０に対しては、例えば対向電極ＣＥに印加する対向電極電圧ＶＣＯＭの電圧レベルの制御を行う。
【００４６】
電源回路５０は、外部から供給される電源電圧に基づいて、液晶パネル１２の駆動に必要な各種の電圧レベルや、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。例えば、階調電圧生成回路がデータドライバ２０に内蔵され、電源回路５０が階調電圧生成回路の電源電圧の電圧レベルを生成できる。
【００４７】
なおデータドライバ２０は、液晶パネル１２を極性反転駆動してもよい。このとき階調電圧生成回路は、正極性用と負極性用の階調電圧生成回路を含んでもよい。あるいは、階調電圧生成回路の高電圧側電源電圧と低電圧側電源電圧が交互に入れ替わって正極性用と負極性用の階調電圧を生成してもよい。
【００４８】
ここで図１では、データドライバ２０がデータ電圧供給線ＳＲ、ＳＧ、ＳＢを介してＲＧＢ各色成分のデータ線３本ずつを順次駆動するものとして説明した。但し本発明では、データドライバ２０がデータ電圧供給線Ｓ１〜Ｓｋ（ｋは２以上の自然数）を介してデータ線をｋ本ずつ順次駆動してもよい。
【００４９】
また図１では、表示コントローラ４０と電源回路５０が液晶表示装置１０の内部に設けられるが、本発明では、表示コントローラ４０と電源回路５０が液晶表示装置１０の外部に設けられてもよい。さらに本発明では、データドライバ２０、走査ドライバ３８、表示コントローラ４０、電源回路５０の一部又は全部が液晶パネル１２上に形成されてもよく、データドライバ２０、走査ドライバ３８、表示コントローラ４０、電源回路５０の一部又は全部が半導体装置（集積回路、ＩＣ）として構成されてもよい。
【００５０】
１．２．データドライバ
図２にデータドライバ２０の構成例を示す。この構成例は、シフトレジスタ２２、ラインラッチ２４、２６、多重化回路２８、階調電圧生成回路３０（基準電圧生成回路）、ＤＡＣ３２（DAC:Digital to Analog Converter、データ電圧生成回路）、データ線駆動回路３４（ソース線駆動回路）、スキャン駆動制御部３６を含む。
【００５１】
シフトレジスタ２２は、各データ線に対応するフリップフロップを含む。フリップフロップは順次接続される。シフトレジスタ２２は、先頭のフリップフロップがイネーブル入出力信号ＥＩＯを保持すると、ドットクロック信号ＤＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯを順次シフトする。
【００５２】
ラインラッチ２４は、各データ線に対応するラッチ（画像データレジスタ）を含む。ラインラッチ２４には、表示コントローラ４０から階調データＤＩＯが入力される。ラインラッチ２４の各ラッチは、シフトレジスタ２２からの順次シフトされたイネーブル入出力信号ＥＩＯに同期して各データ線に対応する階調データをラッチする。
【００５３】
ラインラッチ２６は、表示コントローラ４０から供給される水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の階調データをラッチする。
【００５４】
多重化回路２８は、ラインラッチ２６からの各データ線に対応する階調データを時分割多重し、データ電圧供給線ＳＲ、ＳＧ、ＳＢ（Ｓ１〜Ｓｋ）に対応する時分割多重された階調データを生成する。
【００５５】
スキャン駆動制御部３６は、スキャン駆動の時分割タイミングを規定するスキャン駆動用クロック信号ＣＬＫを生成する。具体的には、スキャン駆動制御部３６は、１水平走査期間内に第１〜第ｎのブロックを順次駆動するためのｎ発のクロックを生成する。そして多重化回路２８が、ＣＬＫを受けて１水平走査期間に第１〜第ｎのブロック分の階調データを時分割多重する。また液晶パネル１２のシフトレジスタＳＦが、ＣＬＫを受けて第１〜第ｎのブロックのスイッチ素子を順次オンオフ制御する。
【００５６】
階調電圧生成回路３０（階調信号生成回路）は、階調電圧（階調信号）を生成し、その階調電圧をＤＡＣ３２に対して供給する。
【００５７】
ＤＡＣ３２（Ｄ／Ａ変換回路）は、各データ線（ソース線）に供給するデータ電圧（ソース電圧）を生成する。具体的にはＤＡＣ３２は、多重化回路２８からのデジタルの階調データに基づいて階調電圧生成回路３０からの階調電圧のいずれかを選択し、選択した階調電圧をアナログのデータ電圧として出力する。
【００５８】
データ線駆動回路３４は、ＤＡＣ３２からのデータ電圧をバッファリングしてデータ線を駆動する。例えばデータ線駆動回路３４は、各データ線毎に設けられたボルテージフォロワ接続の演算増幅器を含む。そして各演算増幅器が、ＤＡＣ３２からのデータ電圧をバッファリングして各データ線に出力する。
【００５９】
１．３．スキャン駆動の動作説明
図３に多重化回路２８の動作説明図を示す。
【００６０】
図３において、第１のブロックのデータ線ＳＲ１、ＳＧ１用の階調データをＲ１、Ｇ１とし、第２のブロックのデータ線ＳＲ２、ＳＧ２用の階調データをＲ２、Ｇ２とする。
【００６１】
多重化回路２８は、Ａ１に示す１水平走査期間の１発目のスキャン駆動用クロック信号ＣＬＫを受けて、Ａ２に示すように、第１のブロックのデータ線ＳＲ１用の階調データＲ１を選択して出力する。多重化回路２８は、Ａ３に示す２発目のスキャン駆動用クロック信号ＣＬＫを受けて、Ａ４に示すように、第２のブロックのデータ線ＳＲ２用の階調データＲ２を選択して出力する。このようして多重化回路２８は、階調データＲ１、Ｒ２、・・・が時分割多重化されたデータ電圧供給線ＳＲ用の多重化データを出力する。同様に、階調データＧ１、Ｇ２、・・・が時分割多重化されたデータ電圧供給線ＳＧ用の多重化データを出力する。
【００６２】
ＤＡＣ３２は、多重化回路２８からの多重化された階調データに対応する階調電圧を、階調電圧生成回路３０からの階調電圧の中から選択し、多重化された階調電圧として出力する。
【００６３】
図４にスキャン駆動方式の液晶パネルの動作説明図を示す。
【００６４】
データ線駆動回路３４は、ＤＡＣ３２からの多重化された階調電圧を受けて、多重化されたデータ電圧ＶＲ１、ＶＲ２、・・・をデータ電圧供給線ＳＲに出力する。同様にデータ線駆動回路３４は、多重化されたデータ電圧ＶＧ１、ＶＧ２、・・・をデータ電圧供給線ＳＧに出力する。
【００６５】
液晶パネル１２のシフトレジスタＳＦは、図４のＢ１に示す１水平走査期間の１発目のスキャン駆動用クロック信号ＣＬＫを受けて、Ｂ２に示すように、制御信号Ｓｉｇ１をアクティブにする。スイッチ素子ＳＷＲ１、ＳＷＧ１は、この制御信号Ｓｉｇ１を受けてオンする。そしてＢ３に示すように、第１のブロックのデータ線ＳＲ１、ＳＧ１にはデータ電圧ＶＲ１、ＶＧ１が出力される。同様にＢ４に示す２発目のスキャン駆動用クロック信号ＣＬＫによって、Ｂ５に示すように制御信号Ｓｉｇ２がアクティブにされ、スイッチ素子ＳＷＲ２、ＳＷＧ２がオンされる。そしてＢ６に示すように、第２のブロックのデータ線ＳＲ２、ＳＧ２にはデータ電圧ＶＲ２、ＶＧ２が出力される。
【００６６】
なお図３、図４では、ＲＧＢ色成分のうちのＲＧ色成分について説明したが、Ｂ色成分についても同様である。また図３、図４では、第１、第２のブロックのデータ線について説明したが、第３〜第ｎのブロックのデータ線についても同様である。
【００６７】
１．４．色むらの発生原因について
ところで、スキャン駆動方式のデータドライバで液晶パネルを駆動すると、ブロックの境界に色むらが発生するという課題があった。図５、図６を用いて具体的に説明する。
【００６８】
図５にデータ線間の寄生容量の説明図を模式的に示す。図５に示すように、液晶パネルの隣り合うデータ線の間には、データ線が小ピッチで平行に配置されている等の理由により、寄生容量が存在する。例えば、データ線ＳＢｉ（ｉはｎ−１以下の自然数）とデータ線ＳＲi+1との間には寄生容量Ｃｐが存在する。
【００６９】
図５においては、第ｉのブロックのデータ線Ｒｉ、ＳＧｉ、ＳＢｉが駆動された後、スイッチ素子ＳＷＲｉ、ＳＷＧｉ、ＳＷＢｉがオフされ、データ線ＳＲｉ、ＳＧｉ、ＳＢｉはハイインピーダンス状態になる。そして、第ｉ＋１のブロックのデータ線ＳＲi+1、ＳＧi+1、ＳＢi+1が駆動される。そうすると、データ線ＳＲi+1の駆動電圧が、寄生容量Ｃｐを介してハイインピーダンス状態のデータ線ＳＢｉに電圧カップリングし、データ線ＳＢｉのデータ電圧を変動させる。
【００７０】
図６に寄生容量によるデータ電圧の変動の説明図を模式的に示す。図６のＣ１に示すように、データ線ＳＢｉのデータ電圧ＶＢｉは、データ線ＳＲi+1が駆動されるとΔＶの変動を受け、ＶＢｉ＋ΔＶとなる。このデータ電圧ＶＢｉの変動分ΔＶは、寄生容量Ｃｐを介した電圧カップリングによるものであるため、データ線ＳＲi+1の電圧変化ＶＲi+1−Ｖｐｒｅに比例する電圧となる。比例係数をαとすれば、データ電圧ＶＢｉは下式（１）に示すΔＶの変動を受ける。
【００７１】
ΔＶ＝α（ＶＲi+1−Ｖｐｒｅ） ・・・ （１）
なおＶｐｒｅは、データ線をプリチャージするためのプリチャージ電圧である。プリチャージ電圧Ｖｐｒｅは、画素にデータ電圧を短時間で書き込むために、画素にデータ電圧を書き込む前にデータ線に印加される電圧である。また比例係数αは、液晶パネルによって大きさが決まる係数である。
【００７２】
図５、図６に示した例では、データ線ＳＢｉのデータ電圧がΔＶの変動を受けるため、このΔＶによってブロックの境界においてＢ色成分の色むらが発生する。このようにスキャン駆動方式のデータドライバでは、ブロックの境界において色むらが発生するという課題があった。
【００７３】
２．データドライバ
２．１．構成例
図７に上記課題を解決できる本実施形態の構成例を示す。図７の構成例は、第１〜第ｋ（ｋは２以上の自然数）のドライバ回路１００−１〜１００−ｋを含み、液晶パネル（電気光学パネル、表示パネル）の複数のデータ線をスキャン駆動するデータドライバである。
【００７４】
ドライバ回路１００−１〜１００−ｋは、複数のデータ線として第１〜第ｎ（ｎは２以上の自然数）のブロックのデータ線を順次駆動する。第１〜第ｎのブロックの各ブロックには第１〜第ｋのデータ線が含まれ、ドライバ回路１００−１〜１００−ｋは、各ブロックにおいて第１〜第ｋのデータ線を駆動する。
【００７５】
具体的には、ドライバ回路１００−１〜１００−ｋは、第ｉ（ｉはｎ−１以下の自然数）のブロックの第１〜第ｋのデータ線（以下、データ線Ｓ１ｉ〜Ｓｋｉ）を駆動した後、第ｉ＋１のブロックの第１〜第ｋのデータ線（以下、データ線Ｓ１i+1〜Ｓｋi+1）を駆動して、第１〜第ｎのブロックのデータ線を順次駆動する。
【００７６】
ドライバ回路１００−１〜１００−ｋには、例えば図２の多重化回路２８から、多重化された階調データ（画像データ）が入力される。例えばデータ線Ｓ１ｉ〜Ｓｋｉを駆動するとき、第１〜第ｋ−１のドライバ回路１００−１〜１００−k-1は、階調データＧＤ１ｉ〜ＧＤk-1ｉを受けて、データ電圧Ｖ１ｉ〜Ｖk-1ｉ（ソース電圧）をデータ電圧供給線Ｓ１〜Ｓk-1（ソース電圧供給線）に出力する。第ｋのドライバ回路１００−ｋは、階調データＧＤｋｉ及び階調データＧＤ１i+1（補正用データ）を受けて、データ電圧Ｖｋｉ−ΔＶをデータ電圧供給線Ｓｋに出力する。
【００７７】
より具体的には、ドライバ回路１００−ｋは、階調データＧＤｋｉに対応するデータ電圧Ｖｋｉを階調データＧＤ１i+1に基づいて補正し、補正されたデータ電圧Ｖｋｉ−ΔＶを出力する。ΔＶを下式（２）に示す。
【００７８】
ΔＶ＝α（Ｖ１i+1−Ｖｐｒｅ） ・・・ （２）
図６等で説明したように、データ線Ｓｋｉ（例えばＳＢｉ）は、隣接するデータ線Ｓ１i+1（ＳＲi+1）から寄生容量を介してΔＶの電圧変動を受ける。図７の構成例では、データ線Ｓｋｉ（ＳＢｉ）にデータ電圧Ｖｋｉ−ΔＶ（ＶＢｉ−ΔＶ）が出力されるため、結果的に変動分ΔＶと相殺される。そのため、最終的にデータ線Ｓｋｉ（ＳＢｉ）には所望のデータ電圧Ｖｋｉ（ＶＢｉ）が書き込まれる。
【００７９】
このように本実施形態によれば、データ線Ｓｋｉを駆動する際に、データ線Ｓ１i+1に対応する階調データＧＤ１i+1に基づいて補正されたデータ電圧Ｖｋｉ−ΔＶを出力する。そのため、データ線Ｓｋｉがデータ線Ｓ１i+1から受ける電圧変動分ΔＶについて、あらかじめ補正しておくことができる。これにより、ブロックの境界の画素に対してデータ電圧を高精度に書き込むことができ、ブロックの境界における色むらを防止して画質を向上できる。
【００８０】
なお本発明では、ドライバ回路１００−ｋには補正用データ（補正用階調データ）として、上記のように階調データＧＤ１i+1が入力されてもよく、階調データＧＤ１i+1に対して所定の演算処理を行うことで生成されたデータが入力されてもよい。
【００８１】
２．２．第１の詳細な構成例
図８に本実施形態の第１の詳細な構成例を示す。この構成例は、ドライバ回路１００−１〜１００−ｋ、階調電圧生成回路１６０（階調信号生成回路）、補正用電圧生成回路１８０（補正用信号生成回路）を含む。
【００８２】
具体的には、ドライバ回路１００−１〜１００−k-1は、第１〜第ｋ−１のＤＡＣ１１０−１〜１１０−k-1（Ｄ／Ａ変換回路）、第１〜第ｋ−１のデータ線駆動回路１４０−１〜１４０−k-1（ソース線駆動回路）を含む。
【００８３】
ＤＡＣ１１０−１〜１１０−k-1は、階調データＧＤ１ｉ〜ＧＤk-1ｉを受けて、階調データＧＤ１ｉ〜ＧＤk-1ｉをＤ／Ａ変換する。ＤＡＣ１１０−１〜１１０−k-1は、階調電圧生成回路１６０からの複数の階調電圧のうちから階調データＧＤ１ｉ〜ＧＤk-1ｉに対応する階調電圧（階調電流、広義には階調信号）を選択して出力し、階調データＧＤ１ｉ〜ＧＤk-1ｉのＤ／Ａ変換を行う。
【００８４】
データ線駆動回路１４０−１〜１４０−k-1は、液晶パネル（電気光学パネル）のデータ線を駆動する。データ線駆動回路１４０−１〜１４０−k-1は、ＤＡＣ１１０−１〜１１０−k-1からの階調電圧を受けて、この階調電圧に対応するデータ電圧Ｖ１ｉ〜Ｖk-1ｉ（ソース電圧）をデータ電圧供給線Ｓ１〜Ｓk-1（ソース電圧供給線）に出力する。
【００８５】
ドライバ回路１００−ｋは、第ｋのＤＡＣ１１０−ｋ（Ｄ／Ａ変換回路）、第ｋのデータ線駆動回路１４０−ｋ、補正用ＤＡＣ１２０（補正用Ｄ／Ａ変換回路）を含む。
【００８６】
ＤＡＣ１１０−ｋは、階調データＧＤｋｉを受けて、階調データＧＤｋｉをＤ／Ａ変換する。ＤＡＣ１１０−ｋは、ＤＡＣ１１０−１〜１１０−k-1と同様に、階調データＧＤｋｉに対応する階調電圧を選択して出力する。
【００８７】
補正用ＤＡＣ１２０は、階調データＧＤ１i+1（補正用データ）を受けて、階調データＧＤ１i+1をＤ／Ａ変換する。補正用ＤＡＣ１２０は、補正用電圧生成回路１８０からの複数の補正用電圧のうちから階調データＧＤ１i+1に対応する補正用電圧（補正用電流、広義には補正用信号）を選択して出力し、階調データＧＤ１i+1のＤ／Ａ変換を行う。
【００８８】
第ｋのデータ線駆動回路１４０−ｋは、液晶パネル（電気光学パネル）のデータ線を駆動する。データ線駆動回路１４０−ｋは、ＤＡＣ１１０−ｋからの階調電圧と補正用ＤＡＣ１２０からの補正用電圧とを受けて、データ電圧Ｖｋｉ−ΔＶをデータ電圧供給線Ｓｋに出力する。例えば、データ線駆動回路１４０−ｋは、ＤＡＣ１１０−ｋからの階調電圧としてデータ電圧Ｖｋｉを受け、補正用ＤＡＣ１２０からの補正用電圧として−ΔＶを受け、これらを合成してデータ電圧Ｖｋｉ−ΔＶを出力する。
【００８９】
階調電圧生成回路１６０は、複数の階調電圧を生成する。具体的には、階調電圧生成回路１６０は、電源回路（例えば、図１に示す電源回路５０）からの電源電圧を分割して階調電圧を出力する。例えば階調電圧生成回路１６０は、液晶パネルのガンマ特性に対応した階調電圧を出力してもよい。あるいは、階調電圧生成回路１６０が、リニアな特性の階調電圧を出力し、ＤＡＣ１１０−１〜１１０−ｋには、ガンマ補正処理された階調データが入力されてもよい。
【００９０】
補正用電圧生成回路１６０は、複数の補正用電圧を生成する。具体的には、補正用電圧生成回路１８０は、電源回路（例えば、図１に示す電源回路５０）からの電源電圧を分割して補正用電圧を出力する。例えば、補正用電圧生成回路１８０は、図１９（Ａ）、図１９（Ｂ）等で説明するように、液晶パネルのガンマ特性に対応した補正用電圧を出力する。
【００９１】
なお、ＤＡＣ１１０−１〜１１０−ｋ及び補正用ＤＡＣ１２０は、例えばＣＭＯＳトランスファーゲートで構成されるセレクタにより実現できる。またデータ線駆動回路１４０−ｋは、例えば演算増幅器とポリ抵抗から構成される反転増幅回路により実現できる。あるいはデータ線駆動回路１４０−ｋは、図１４等で説明するスイッチドキャパシタ回路により実現できる。階調電圧生成回路１６０及び補正用電圧生成回路１８０は、例えばポリ抵抗で構成されるラダー抵抗回路により実現できる。
【００９２】
図８の構成例によれば、階調データＧＤ１i+1（補正用データ）に基づいて補正されたデータ電圧Ｖｋｉ−ΔＶの出力を実現できる。具体的には、補正用ＤＡＣ１２０が階調データＧＤ１i+1に対応する補正用電圧を出力し、データ線駆動回路１４０−ｋがその補正用電圧に基づいてデータ電圧Ｖｋｉ−ΔＶを出力することで、階調データＧＤ１i+1に基づく補正を実現できる。
【００９３】
なお本発明は、図８の構成に限定されず、その構成要素の一部（例えば、階調電圧生成回路）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば本発明は、ドライバ回路１００−k-1、１００−k-2等に補正用ＤＡＣが追加されてもよく、スキャン駆動において逆方向のスキャン方向に対応するために、ドライバ回路１００−１に補正用ＤＡＣが追加されてもよい。
【００９４】
２．３．第２の詳細な構成例
図９に本実施形態の第２の詳細な構成例を示す。図９の構成例は、ＤＡＣ１１０−１〜１１０−ｋ、補正用ＤＡＣ、データ線駆動回路１４０−１〜１４０−ｋ、階調電圧生成回路１６０、補正用電圧生成回路１８０を含む。なお以下では、図８等で説明したＤＡＣ等の各構成要素については、同じ符号を付して適宜説明を省略する。
【００９５】
データ線駆動回路１４０−１〜１４０−k-1は、第１〜第ｋ−１のオペアンプＯＰ１〜ＯＰk-1（演算増幅器）、第１〜第ｋ−１の入力用キャパシタＣＩ１〜ＣＩk-1（入力用容量）、第１〜第ｋ−１の帰還用キャパシタＣＦ１〜ＣＦk-1（帰還用容量）を含む。
【００９６】
例えばデータ線駆動回路１４０−１において、入力用キャパシタＣＩ１は、入力ノードＮＩ１（ＤＡＣ１１０−１の出力ノード）とサミングノードＮＥＧ１（基準ノード）との間に設けられる。帰還用キャパシタＣＦ１は、サミングノードＮＥＧ１と出力ノードＳ１（データ電圧供給線Ｓ１）との間に設けられる。オペアンプＯＰ１は、その入力端子（第１の入力端子）にサミングノードＮＥＧ１からの電圧が入力され、出力端子を介して出力ノードＳ１にデータ電圧Ｖ１ｉを出力する。そしてデータ線駆動回路１４０−１は、ＤＡＣ１１０−１からの階調電圧をＣＩ１／ＣＦ１倍してデータ電圧Ｖ１ｉを出力する。なお、他のデータ線駆動回路１４０−２〜１４０−k-1においても同様である。
【００９７】
データ線駆動回路１４０−ｋは、第ｋのオペアンプＯＰｋ（演算増幅器）、第ｋの入力用キャパシタＣＩｋ（入力用容量）、補正用キャパシタＣＣ（補正用容量）、第ｋの帰還用キャパシタＣＦｋ（帰還用容量）を含む。
【００９８】
入力用キャパシタＣＩｋは、入力ノードＮＩｋ（ＤＡＣ１１０−ｋの出力ノード）とサミングノードＮＥＧｋとの間に設けられる。補正用キャパシタＣＣは、補正用入力ノードＮＩＣ（補正用ＤＡＣ１２０の出力ノード）とサミングノードＮＥＧｋとの間に設けられる。帰還用キャパシタＣＦｋは、サミングノードＮＥＧｋと出力ノードＳｋ（データ電圧供給線Ｓｋ）との間に設けられる。オペアンプＯＰｋは、その入力端子（第１の入力端子）にサミングノードＮＥＧｋからの電圧が入力され、出力端子を介して出力ノードＳｋにデータ電圧Ｖｋｉ−ΔＶを出力する。そしてデータ線駆動回路１４０−ｋは、ＤＡＣ１１０−ｋからの電圧をＣＩｋ／ＣＦｋ倍し、補正用ＤＡＣ１２０からの電圧をＣＣ／ＣＦｋ倍して、データ電圧Ｖｋｉ−ΔＶを出力する。
【００９９】
なお、オペアンプＯＰ１〜ＯＰｋは、例えばＣＭＯＳトランジスタで構成されるＡ級アンプやＡＢ級アンプで構成できる。また入力用キャパシタＣＩ１〜ＣＩｋ、補正用キャパシタＣＣ、帰還用キャパシタＣＦ１〜ＣＦｋは、例えばポリシリコンキャパシタやＭＩＭ（Metal-Insulator-Metal）キャパシタにより構成できる。
【０１００】
図９の構成例によれば、ＤＡＣ１１０−ｋからの電圧と補正用ＤＡＣ１２０からの電圧とに基づいてデータ電圧Ｖｋｉ−ΔＶを出力するドライバ回路１００−ｋを実現できる。また、入力用キャパシタＣＩ１〜ＣＩｋ、補正用キャパシタＣＣ、帰還用キャパシタＣＦ１〜ＣＦｋを用いることにより、オペアンプのオフセットをキャンセルできる。これにより、高精度にデータ電圧Ｖ１ｉ〜Ｖk-1ｉ、Ｖｋｉ−ΔＶを出力できる。
【０１０１】
３．データ線駆動回路
３．１．データ線駆動回路１４０−１〜１４０−k-1
図１０にデータ線駆動回路１４０−１〜１４０−k-1の詳細な構成例を示す。なお本実施形態のデータ線駆動回路は図１０の構成に限定されず、その構成要素の一部（例えば演算増幅器）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１０２】
図１０のデータ線駆動回路は、入力電圧ＶＩＮを受けて、出力電圧ＶＱを出力し、駆動対象（例えばデータ電圧供給線、データ線）を駆動する回路であり、入力用キャパシタＣＩと、帰還用キャパシタＣＦと、第１〜第５のスイッチ素子ＳＷ１〜ＳＷ５を含む。またオペアンプＯＰ（演算増幅器）を含むことができる。
【０１０３】
キャパシタＣＩは、サミングノードＮＥＧ（基準ノード、ネガティブノード、反転入力端子ノード、電荷蓄積ノード）と第１のノードＮ１との間に設けられる。キャパシタＣＦは、サミングノードＮＥＧと第２のノードＮ２との間に設けられる。これらのキャパシタＣＩ、ＣＦの各々は例えば複数のユニットキャパシタにより構成できる。
【０１０４】
スイッチ素子ＳＷ１は、ノードＮ１と入力電圧ＶＩＮの入力ノードＮＩとの間に設けられる。スイッチ素子ＳＷ２は、ノードＮ１とＡＧＮＤ（広義にはアナログ基準電源）との間に設けられる。スイッチ素子ＳＷ３は、ノードＮ２と出力ノードＮＱとの間に設けられる。スイッチ素子ＳＷ４は、ノードＮ２とＡＧＮＤ（ＡＧＮＤノード）との間に設けられる。スイッチ素子ＳＷ５は、サミングノードＮＥＧと出力ノードＮＱとの間に設けられる。
【０１０５】
これらのスイッチ素子ＳＷ１〜ＳＷ５は例えばＣＭＯＳのトランジスタにより構成できる。具体的にはＰ型トランジスタとＮ型トランジスタとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスタは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。またＡＧＮＤは、例えば高電位側電源ＶＤＤ（第２の電源）と低電位側電源ＶＳＳ（第１の電源）の中間の電圧（例えばＡＧＮＤ＝（ＶＤＤ＋ＶＳＳ）／２）である。このＡＧＮＤは、例えば図１の電源回路５０から供給される。
【０１０６】
オペアンプＯＰは、その反転入力端子（広義には第１の入力端子）にサミングノードＮＥＧが接続され、その非反転入力端子（広義には第２の入力端子）にＡＧＮＤ（アナログ基準電源）が設定され、出力ノードＮＱ（出力端子）に出力電圧ＶＱを出力する。
【０１０７】
本実施形態のデータ線駆動回路は、図１０に示すように初期化期間（ＣＩ、ＣＦに初期化用の電圧を設定する期間）においては、スイッチ素子ＳＷ２、ＳＷ４、ＳＷ５がオンになる。
【０１０８】
初期化期間においてスイッチ素子ＳＷ２がオンになることで、その一端がサミングノードＮＥＧに電気的に接続されるキャパシタＣＩの他端が、ＡＧＮＤ（アナログ基準電源電圧ＶＡ）に設定される。同様に、スイッチ素子ＳＷ４がオンになることで、その一端がサミングノードＮＥＧに電気的に接続されるキャパシタＣＦの他端が、ＡＧＮＤ（ＶＡ）に設定される。また帰還スイッチ素子であるスイッチ素子ＳＷ５がオンになることで、オペアンプＯＰの出力が反転入力端子に帰還され、オペアンプＯＰのイマジナリーショート機能により、ノードＮＥＧがＡＧＮＤに設定される。
【０１０９】
また本実施形態のデータ線駆動回路は、図１１に示すように出力期間（出力電圧を出力して駆動対象を駆動する期間）においては、スイッチ素子ＳＷ１、ＳＷ３がオンになる。
【０１１０】
出力期間においてスイッチ素子ＳＷ１がオンになることで、一端がサミングノードＮＥＧに接続されるキャパシタＣＩの他端が、入力電圧ＶＩＮに設定される。またスイッチ素子ＳＷ３がオンになることで、一端がサミングノードＮＥＧに接続されるキャパシタＣＦの他端が、出力電圧ＶＱ（ＯＰの出力）に設定される。
【０１１１】
図１２に本実施形態のデータ線駆動回路の動作を説明するための信号波形例を示す。図１２においてＶＡはＡＧＮＤの電圧であり、例えばＶＡ＝（ＶＤＤ＋ＶＳＳ）／２である。但し、ＶＡはＶＤＤとＶＳＳの間の電圧であればよく、（ＶＤＤ＋ＶＳＳ）／２には限定されない。
【０１１２】
図１０の初期化期間においては、帰還用のスイッチ素子ＳＷ５がオンになるため、オペアンプＯＰのイマジナリーショート機能により、ＯＰの反転入力端子のノードＮＥＧは、非反転入力端子のＡＧＮＤの電圧であるＶＡと等しくなる。但し、オペアンプＯＰはプロセスバラツキ等に起因するオフセットを有するため、図１２に示すようにノードＮＥＧの電圧とＶＡにはオフセット電圧ΔＶｏｆの電圧差が生じる。
【０１１３】
本実施形態のデータ線駆動回路では、図１０の初期化期間においてこのオフセット電圧ΔＶｏｆが記憶され、図１１の出力期間において、このオフセット電圧ΔＶｏｆがキャンセルされて、出力電圧ＶＱが出力されるため、いわゆるオフセットフリーを実現できる。
【０１１４】
なお図１２に示すように、出力期間では、入力電圧ＶＩＮが反転増幅される。具体的には、ＶＩＮが高電位側（ＶＤＤ側）に変化すると、出力電圧ＶＱは低電位側（ＶＳＳ側）に変化し、ＶＩＮが低電位側に変化するとＶＱは高電位側に変化する。
【０１１５】
図１３（Ａ）に本実施形態のデータ線駆動回路の原理的な構成を示す。図１３（Ａ）に示すように本実施形態のデータ線駆動回路（データ線駆動回路１４０−１〜１４０−k-1）は、キャパシタＣＩ、ＣＦを含めばよい。そしてＣＩの一端が、サミングノードＮＥＧに接続され、その他端が、初期化期間においてはアナログ基準電圧ＶＡに設定され、出力期間においては入力電圧ＶＩＮに設定されればよい。また、ＣＦの一端が、サミングノードＮＥＧに接続され、その他端が、初期化期間においてはアナログ基準電圧ＶＡに設定され、出力期間においては出力電圧ＶＱに設定されればよい。
【０１１６】
なおサミングノードＮＥＧ（ＣＩとＣＦの接続ノード）は、初期化期間において所与の電圧（例えばＶＡ、ＶＡ−ΔＶｏｆ）に設定され、出力期間においてハイインピーダンス状態（フローティング状態）で初期化期間と同電位に設定されるノードであればよい。このようなノードＮＥＧの機能を実現するために、図１０、図１１ではオペアンプＯＰを利用しているが、オペアンプＯＰ以外の回路によりこのような機能を実現してもよい。
【０１１７】
次に図１３（Ｂ）、図１３（Ｃ）を用いて、本実施形態のデータ線駆動回路における入力電圧ＶＩＮと出力電圧ＶＱの関係について説明する。
【０１１８】
図１３（Ｂ）に示すように初期化期間では、キャパシタＣＩ、ＣＦの一端にはＶＡ、他端にはＶＡ−ΔＶｏｆが設定される。ここでΔＶｏｆはオペアンプＯＰのオフセット電圧である。
【０１１９】
一方、図１３（Ｃ）に示すように出力期間では、キャパシタＣＩの一端にはＶＩＮ、他端にはＶＡ−ΔＶｏｆが設定され、キャパシタＣＦの一端にはＶＱ、他端にはＶＡ−ΔＶｏｆが設定される。従って、電荷保存の法則により下式（３）が成立する。
【０１２０】
ＣＩ×｛ＶＡ−（ＶＡ−ΔＶｏｆ）｝＋ＣＦ×｛ＶＡ−（ＶＡ−ΔＶｏｆ）｝
＝ＣＩ×｛ＶＩＮ−（ＶＡ−ΔＶｏｆ）｝＋ＣＦ×｛ＶＱ−（ＶＡ−ΔＶｏｆ）｝
・・・ （３）
従って下式（４）が成立する。
【０１２１】
ＶＱ＝ＶＡ−（ＣＩ／ＣＦ）×（ＶＩＮ−ＶＡ） ・・・ （４）
上式（４）から明らかなように、出力電圧ＶＱにはオフセット電圧ΔＶｏｆが現れないため、いわゆるオフセットフリーを実現できる。
【０１２２】
例えば比較例の駆動回路として、フリップアラウンド型の駆動回路が考えられる。この比較例の駆動回路は、その一端がサミングノードＮＥＧに接続されるサンプリング用キャパシタを含む。そして、サンプリング期間においてサンプリング用キャパシタの他端に入力電圧が印加され、ホールド期間において、その他端が出力ノードに接続されるフリップアラウンド動作を行う。このようにして、比較例の駆動回路は、サンプリング期間においてサンプリング用キャパシタに入力電圧に応じた電荷を蓄積し、ホールド期間において、このサンプリング用キャパシタに蓄積された電荷に応じた電圧を出力する。
【０１２３】
しかしながら、この比較例の駆動回路では、サンプリング期間においてはデータ線駆動回路の出力がハイインピーダンス状態になってしまい、駆動時間にロスが生じる。
【０１２４】
これに対して本実施形態のデータ線駆動回路では、キャパシタＣＩ、ＣＦを２つ用いることで、出力電圧ＶＱの連続的な出力が可能になる。すなわち、初期化期間の後の出力期間では、サンプリング期間は存在せず、入力電圧ＶＩＮに応じた出力電圧ＶＱが上式（４）にしたがって出力されるため、駆動対象の連続的な駆動が可能になる。
【０１２５】
３．２．データ線駆動回路１４０−ｋ
図１４にデータ線駆動回路１４０−ｋの詳細な構成例を示す。なお本実施形態のデータ線駆動回路は図１４の構成に限定されず、その構成要素の一部（例えば演算増幅器）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１２６】
図１４のデータ線駆動回路は、図１０で説明したデータ線駆動回路の構成要素（入力用キャパシタＣＩ、帰還用キャパシタＣＦ、第１〜第５のスイッチ素子ＳＷ１〜ＳＷ５、オペアンプＯＰ）を含み、さらに入力用キャパシタＣＣ、第１、第２の補正用スイッチ素子ＳＷＣ１、ＳＷＣ２を含む。そして図１４のデータ線駆動回路は、図１０のデータ線駆動回路と同様に入力電圧ＶＩＮを受け、さらに補正用入力電圧ＶＩＮＣを受けて、補正用入力電圧ＶＩＮＣに基づいて補正された出力電圧ＶＱを出力する回路である。
【０１２７】
なお以下では、図１０、図１１等で説明した構成要素と同一の構成要素（キャパシタＣＩ、ＣＦ、スイッチ素子ＳＷ１〜ＳＷ５、オペアンプＯＰ等）には同一の符号を付して、適宜説明を省略する。
【０１２８】
キャパシタＣＣは、サミングノードＮＥＧと第３のノードＮ３との間に設けられる。キャパシタＣＣは、例えば複数のユニットキャパシタにより構成できる。
【０１２９】
スイッチ素子ＳＷＣ１は、ノードＮ３と入力電圧ＶＩＮＣの補正用入力ノードＮＩＣとの間に設けられる。スイッチ素子ＳＷＣ２は、ノードＮ３と補正基準電圧Ｖｃの補正基準電圧ノードＮＶｃとの間に設けられる。
【０１３０】
これらのスイッチ素子ＳＷＣ１、ＳＷＣ２は、例えばＣＭＯＳのトランジスタにより構成できる。具体的にはＰ型トランジスタとＮ型トランジスタとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスタは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。またＶｃは、プリチャージ電圧Ｖｐｒｅに対応する電圧である。例えばＶｃは、ＶｐｒｅをＶＡ（ＡＧＮＤ）に関して線対称にした電圧Ｖｃ＝２ＶＡ−Ｖｐｒｅ、あるいは、それに比例する電圧である。このＶｃは、例えば補正用ＤＡＣ１２０から供給される。
【０１３１】
本実施形態のデータ線駆動回路は、図１４に示すように初期化期間（ＣＩ、ＣＣ、ＣＦに初期化用の電圧を設定する期間）においては、スイッチ素子ＳＷＣ２がオンになる。初期化期間において、図１０と同様にノードＮＥＧがＶＡ（ＡＧＮＤ）に設定される。そしてスイッチ素子ＳＷＣ２がオンになることで、キャパシタＣＣのノードＮ３側の一端がＶｃに設定され、ノードＮＥＧ側の他端がＶＡに設定される。
【０１３２】
また本実施形態のデータ線駆動回路は、図１５に示すように出力期間（出力電圧を出力して駆動対象を駆動する期間）においては、スイッチ素子ＳＷＣ１がオンになる。そして出力期間においてスイッチ素子ＳＷＣ１がオンになることで、キャパシタＣＣのノードＮ３側の一端が入力電圧ＶＩＮＣに設定される。
【０１３３】
なおスイッチ素子ＳＷ１〜ＳＷ５、キャパシタＣＩ、ＣＦについては、図１０、図１１で説明したのと同様に動作する。
【０１３４】
ここで図１２で説明したのと同様に、オペアンプＯＰはプロセスバラツキ等に起因するオフセットを有するため、ノードＮＥＧの電圧とＶＡにはオフセット電圧ΔＶｏｆの電圧差が生じる。しかしながら図１４、図１５に示すデータ線駆動回路は、図１３（Ａ）等で説明したのと同様に、オフセットフリーを実現できる。
【０１３５】
具体的には、電荷保存の法則により下式（５）が成立する。
【０１３６】
ＣＩ×｛ＶＡ−（ＶＡ−ΔＶｏｆ）｝
＋ＣＣ×｛Ｖｃ−（ＶＡ−ΔＶｏｆ）｝
＋ＣＦ×｛ＶＡ−（ＶＡ−ΔＶｏｆ）｝
＝ＣＩ×｛ＶＩＮ−（ＶＡ−ΔＶｏｆ）｝
＋ＣＣ×｛ＶＩＮＣ−（ＶＡ−ΔＶｏｆ）｝
＋ＣＦ×｛ＶＱ−（ＶＡ−ΔＶｏｆ）｝ ・・・ （５）
従って下式（６）が成立する。
【０１３７】
ＶＱ＝ＶＡ−（ＣＩ／ＣＦ）×（ＶＩＮ−ＶＡ）
−（ＣＣ／ＣＦ）×（ＶＩＮＣ−Ｖｃ） ・・・ （６）
上式（６）から明らかなように、出力電圧ＶＱにはオフセット電圧ΔＶｏｆが現れないため、いわゆるオフセットフリーを実現できる。
【０１３８】
また図１４、図１５のデータ線駆動回路では、比較例のフリップアラウンド型の駆動回路に比べて、出力電圧ＶＱの連続的な出力が可能になる。すなわちキャパシタＣＩ、ＣＣ、ＣＦを３つ用いることでサンプリング期間が不要となり、出力期間において上式（６）にしたがって出力電圧ＶＱを連続的に出力できる。
【０１３９】
図１６に本実施形態のデータ線駆動回路の動作説明図を示す。図１６では、水平走査期間（１Ｈ）の先頭のプリチャージ期間が、図１０、図１４で説明した初期化期間に設定される。そして、この初期化期間の後の出力期間に、データ線駆動回路が複数のデータ線を時分割にスキャン駆動する。
【０１４０】
ここでプリチャージ期間は、データ線をプリチャージするための期間である。プリチャージ期間においてデータ線には、例えば図示しないプリチャージ電圧生成回路からプリチャージ電圧Ｖｐｒｅが印加される。プリチャージ電圧Ｖｐｒｅは、例えば画素の対向電極に供給されるコモン電圧ＶＣＯＭと同一の電圧である。但しプリチャージ電圧Ｖｐｒｅは、ＶＣＯＭと異なる電圧であってもよい。
【０１４１】
例えばライン反転駆動では、水平走査期間毎に画素に印加される電圧の極性を反転させる。そのためデータ線駆動回路は、水平走査期間毎に極性が反転したデータ電圧を駆動しなければならない。本実施形態では、初期化期間においてデータ線をプリチャージするため、プリチャージ電圧Ｖｐｒｅを初期値としてデータ電圧を駆動すればよい。そのため、データ線駆動回路が短期間にデータ線を駆動することができる。
【０１４２】
また本実施形態では、プリチャージ期間を有効活用してデータ線駆動回路の初期化を行う。そしてプリチャージ終了後に出力期間に切り替えて、データ線をスキャン駆動する。このようにすれば、効率的なデータ線の駆動が可能になる。
【０１４３】
４．補正用電圧生成回路
４．１．補正用電圧の階調特性例
図１７〜図２１を用いて、本実施形態の補正用電圧生成回路について具体的に説明する。
【０１４４】
ここで上式（４）、（６）で説明したように、データ線駆動回路は、ＤＡＣからの階調電圧及び補正用ＤＡＣからの補正用電圧を反転増幅して出力する。以下では説明を簡単にするために、データ線駆動回路が、ＤＡＣからの階調電圧及び補正用ＤＡＣからの補正用電圧を正転増幅して出力し、ＣＩ／ＣＦ＝１、ＶＡ＝０であるものとして説明する。すなわち上式（４）、（６）から、データ線駆動回路１４０−１〜１４０−k-1が、
ＶＱ＝ＶＩＮ ・・・ （７）
を出力し、データ線駆動回路１４０−ｋが、
ＶＱ＝ＶＩＮ＋（ＣＣ／ＣＦ）×（ＶＩＮＣ−Ｖｃ） ・・・ （８）
を出力するものとして説明する。
【０１４５】
図１７に、本実施形態の階調電圧生成回路が出力する階調電圧の階調特性例を示す。階調電圧生成回路は、例えば高電圧側電源電圧ＶＤＨと低電圧側電源電圧ＶＤＬとを分割した複数の階調電圧を出力する。そしてＤＡＣが、この複数の階調電圧から、階調データ（例えば２５６階調）に対応する階調電圧を選択して出力する。図１７では、この階調データに対応する階調電圧の階調特性例を図示する。
【０１４６】
ところで図６等で説明したように、スキャン駆動において第ｉ＋１のブロックの第１のデータ線Ｓ１i+1が駆動されると、第ｉのブロックの第ｋのデータ線Ｓｋｉの電圧がΔＶの変動を受ける。具体的には図１７に示すように、ＤＡＣ１１０−１は階調データＧＤ１i+1を受けて、階調電圧Ｖ１i+1を出力する。上式（７）より、データ線駆動回路１４０−１がデータ電圧Ｖ１i+1を出力し、データ線Ｓ１i+1の電圧はＶ１i+1−Ｖｐｒｅだけ変化する。そしてデータ線Ｓｋｉの電圧がΔＶ＝α（Ｖ１i+1−Ｖｐｒｅ）の変動を受ける。このようにデータ線Ｓｋｉの電圧変動ΔＶは、Ｖ１i+1−Ｖｐｒｅに比例し、階調電圧生成回路の階調特性に依存した電圧となる。
【０１４７】
そこで本実施形態では、補正用電圧生成回路が、階調電圧生成回路の階調特性に対応する階調特性の補正用電圧を生成することで、階調電圧生成回路の階調特性に依存するΔＶを補正する。
【０１４８】
例えば図１８のＬ１に示すように、本実施形態の補正用電圧生成回路は、階調電圧生成回路の階調特性Ｌ２に対して所定の電圧Ｖｓ（例えばＶｓ＝（ＶＤＨ＋ＶＤＬ）／２）に関して線対称な階調特性の補正用電圧を生成する。このとき所定の電圧Ｖｓに関してプリチャージ電圧Ｖｐｒｅに対称な電圧を補正基準電圧Ｖｃ（Ｖｃ＝２Ｖｓ−Ｖｐｒｅ）とする。そうすると図１９（Ａ）に示すように、補正用ＤＡＣは、階調データＧＤ１i+1（補正用データ）を受けて補正用電圧ＶＩＮＣを出力する。ＶＩＮＣ−Ｖｃは、Ｖｓに関してＶ１i+1−Ｖｐｒｅに対称な電圧であるから、Ｖ１i+1−Ｖｐｒｅと逆符号となり、下式（９）が成り立つ。
【０１４９】
ＶＩＮＣ−Ｖｃ＝−（Ｖ１i+1−Ｖｐｒｅ） ・・・ （９）
そして上式（８）、（９）より、下式（１０）が成り立つ。
【０１５０】
ＶＱ＝ＶＩＮ−（ＣＣ／ＣＦ）×（Ｖ１i+1−Ｖｐｒｅ） ・・・ （１０）
従って、データ線Ｓｋｉの駆動時において、データ線駆動回路１４０−ｋは下式（１１）に示すデータ電圧をデータ線Ｓｋｉに出力する。
【０１５１】
ＶＱ＝Ｖｋｉ−（ＣＣ／ＣＦ）×（Ｖ１i+1−Ｖｐｒｅ） ・・・ （１１）
ここでΔＶ＝α（Ｖ１i+1−Ｖｐｒｅ）の比例係数αは、電気光学パネルによって決まる係数である。従って上式（１１）より、電気光学パネルに合わせてＣＣ／ＣＦ＝αとなるように調整すれば、
ＶＱ＝Ｖｋｉ−α（Ｖ１i+1−Ｖｐｒｅ）
＝Ｖｋｉ−ΔＶ ・・・ （１２）
が成り立ち、データ線Ｓｋｉのデータ電圧をあらかじめ−ΔＶだけ補正しておくことができる。そして、データ線Ｓ１i+1からΔＶの変動を受けたとき、結果的にデータ線Ｓｋｉの電圧が所望のＶｋｉとなるようにすることができる。
【０１５２】
ここで図１９（Ｂ）に示すように、補正用電圧生成回路が、図１９（Ａ）の階調特性に比例係数βを乗算した階調特性の補正用電圧を出力してもよい。このときＶｃも図１９（Ａ）のＶｃをβ倍した電圧であるとする。そうすると、図１９（Ｂ）に示すように、
ＶＩＮＣ−Ｖｃ＝−β（Ｖ１i+1−Ｖｐｒｅ） ・・・ （１３）
が成り立ち、
ＶＱ＝Ｖｋｉ−β×（ＣＣ／ＣＦ）×（Ｖ１i+1−Ｖｐｒｅ） ・・・ （１４）
が成り立つ。図１９（Ａ）に示すβ＝１の場合と同様に、β×ＣＣ／ＣＦ＝αとなるようにβ又はＣＣ／ＣＦを調整すれば、上式（１２）が成り立ち、データ線Ｓｋｉのデータ電圧を−ΔＶだけ補正できる。
【０１５３】
４．２．補正用電圧生成回路の構成例
図２０に本実施形態の補正用電圧生成回路の構成例を示す。本実施形態の補正用電圧生成回路は、可変抵抗素子Ｒｓ、抵抗素子Ｒ０〜Ｒ２５６を含む。
【０１５４】
可変抵抗素子Ｒｓ、抵抗素子Ｒ０〜Ｒ２５６は、高電圧側電源電圧ＶＤＨと低電圧側電源電圧ＶＤＬとの間の電圧を抵抗分割し、補正用電圧ＶＧ０〜ＶＧ２５５を出力する。高電圧側電源電圧ＶＤＨ、低電圧側電源電圧ＶＤＬは、例えば電源回路（例えば図１の電源回路５０）から供給される。
【０１５５】
可変抵抗素子Ｒｓは、例えば高電圧側電源（ＶＤＨが供給されるノード）と抵抗素子Ｒ０〜Ｒ２５６との間に設けられる。このとき上式（１４）のβは下式（１５）で表される。
【０１５６】
β＝（Ｒ１＋Ｒ２＋・・・＋Ｒ２５６）／（Ｒｓ＋Ｒ０＋Ｒ１＋・・・＋Ｒ２５６）
・・・ （１５）
したがって、可変抵抗素子Ｒｓの抵抗値が調整されることにより、補正用電圧の階調特性の比例係数βを調整できる。可変抵抗素子Ｒｓの抵抗値は、例えば図示しないホストコントローラからの指示や、レーザートリミング等によって調整されることができる。なお可変抵抗素子Ｒｓは、低電圧側電源（ＶＤＬが供給されるノード）と抵抗素子Ｒ０〜Ｒ２５６との間に設けられてもよい。
【０１５７】
ところで、スキャン駆動方式のデータドライバにおいて、ブロック境界のデータ線Ｓｋｉが隣接するデータ線Ｓ１i+1からΔＶの電圧変動を受けるという課題があった。
【０１５８】
この点本実施形態によれば、ＤＡＣに対して階調電圧を出力する階調電圧生成回路と、補正用ＤＡＣに対して補正用電圧を出力する補正用電圧生成回路とを含む。
【０１５９】
これにより、補正用電圧を階調電圧とは独立に生成することができる。そして、補正用電圧を用いることでデータ線Ｓｋｉが受ける電圧変動ΔＶを適切に補正することができる。
【０１６０】
なお図１７〜図２０で説明したように、補正用電圧生成回路は、階調電圧生成回路と同一階調数（例えば２５６階調）の補正用電圧を出力してもよく、階調電圧生成回路と異なる階調数（例えば１２８、６４階調）の補正用電圧を出力してもよい。あるいは補正用電圧生成回路は、階調電圧生成回路の階調電圧の分解能（１階調の電圧）と同一の分解能の補正用電圧を出力してもよく、異なる分解能の補正用電圧を出力してもよい。このように、独立した補正用電圧を生成することで、必要な補正精度に応じた階調数や分解能を設定できる。
【０１６１】
また本実施形態によれば、補正用電圧生成回路が、階調電圧生成回路が出力する階調電圧の階調特性に対応する補正用電圧を出力する。
【０１６２】
これにより、図１７等で説明したようにΔＶが階調電圧生成回路が出力する階調電圧の階調特性に依存することから、その階調特性に対応する補正用電圧を用いることでデータ線Ｓｋｉのデータ電圧を−ΔＶだけ補正することができる。
【０１６３】
例えば本実施形態によれば、階調電圧生成回路が、階調データに対して単調増加する階調電圧を出力するとき、補正用電圧生成回路が、階調データ（補正用データ）に対して単調減少する補正用電圧を出力してもよい。あるいは、階調電圧生成回路が、階調データに対して単調減少する階調電圧を出力するとき、補正用電圧生成回路が、階調データ（補正用データ）に対して単調増加する補正用電圧を出力してもよい。
【０１６４】
例えば図１７に示すように、階調電圧生成回路が、階調データに対して単調増加する階調電圧を出力し、図１９（Ａ）に示すように、補正用電圧生成回路が、階調データに対して単調減少する補正用電圧を出力してもよい。
【０１６５】
このようにすれば、階調電圧生成回路が出力する階調電圧の階調特性に対応する補正用電圧を実現できる。具体的には補正用電圧生成回路が、データ線Ｓ１i+1の駆動電圧Ｖ１i+1−Ｖｐｒｅに対して、極性が反転した補正用電圧を生成できる。これにより、データ線Ｓｋｉが受けるΔＶに対して極性が反対の−ΔＶの補正を実現できる。
【０１６６】
また例えば本実施形態によれば、補正用電圧生成回路が、階調電圧生成回路が出力する階調電圧の階調特性に対して所定電圧に関して線対称な階調特性に、比例係数を乗算した階調特性の補正用電圧を出力してもよい。
【０１６７】
例えば図１８で説明したように、所定電圧Ｖｓに関して階調電圧の階調特性Ｌ２に線対称な階調特性Ｌ１の補正用電圧に、図１９（Ｂ）で説明したように、比例係数βを乗算してもよい。
【０１６８】
このようにすれば、補正用ＤＡＣが、データ線Ｓ１i+1に対応する階調データＧＤ１i+1を補正用データとして受け、データ線Ｓ１i+1の駆動電圧Ｖ１i+1−Ｖｐｒｅに対して極性が反転した補正用電圧ＶＩＮＣ−Ｖｃ＝−（Ｖ１i+1−Ｖｐｒｅ）を出力できる。これにより、補正用データとして階調データＧＤ１i+1を用いてデータ線Ｓｋｉのデータ電圧の補正を実現できる。
【０１６９】
ここで本実施形態によれば、階調電圧生成回路が、非リニア（非直線特性、非線形特性）な階調特性の階調電圧を出力し、補正用電圧生成回路が、リニア（直線特性、線形特性）な階調特性の補正用電圧を出力してもよい。
【０１７０】
例えば図１７に示すように、階調電圧生成回路が、１階調の電圧が階調データに対して非等間隔の非リニアな特性の階調電圧を出力し、図２１に示すように、補正用電圧生成回路が、１階調の電圧が階調データ（補正用データ）に対して等間隔のリニアな特性の補正用電圧を出力してもよい。
【０１７１】
このとき補正用ＤＡＣは、例えば図示しない画像処理部によって階調データＧＤ１i+1を所定の演算処理したデータを補正用データとして受けて、補正用電圧ＶＩＮＣを出力してもよい。具体的には、ＧＤ１i+1を所定の演算処理したデータを受けて、ＶＩＮＣ−Ｖｃ＝−（Ｖ１i+1−Ｖｐｒｅ）を満たす補正用電圧ＶＩＮＣを出力してもよい。
【０１７２】
このようにすれば、階調電圧生成回路が出力する階調電圧の階調特性に対応する補正用電圧を実現できる。また階調データＧＤ１i+1を所定の演算処理したデータを用いることで、簡単な等間隔のラダー抵抗等により補正用電圧生成回路を構成することができる。
【０１７３】
さらに本実施形態によれば、補正用ＤＡＣが、初期化時においてプリチャージ電圧Ｖｐｒｅに対応する電圧を出力してもよい。具体的には、補正用ＤＡＣが、プリチャージ電圧Ｖｐｒｅに対応する電圧として補正基準電圧Ｖｃを出力してもよい。
【０１７４】
例えば図１８、図１９（Ａ）、図１９（Ｂ）で説明したように、Ｖｓに関してＶｐｒｅに対称な電圧、またはＶｓに関してＶｐｒｅに対称な電圧にβを乗算した電圧を、補正基準電圧Ｖｃとして出力してもよい。あるいは、これらの電圧と略同一の電圧を補正基準電圧Ｖｃとして出力してもよい。例えば図１８に示すように、階調電圧生成回路の階調特性Ｌ２において、Ｖｐｒｅに最も近い階調電圧（高電圧側に直近の階調電圧、低電圧側に直近の階調電圧）に対応する階調データをＧＤｃとする。そうすると図１９（Ａ）、図１９（Ｂ）に示すように、ＧＤｃに対応する補正用電圧を補正基準電圧Ｖｃとして出力してもよい。
【０１７５】
５．電子機器
図２２（Ａ）、図２２（Ｂ）に本実施形態の集積回路装置６０（ドライバ）を含む携帯電話（電子機器、電気光学装置）の構成例を示す。なお図２２（Ａ）、図２２（Ｂ）の構成要素の一部を省略したり、他の構成要素（例えばカメラ、操作部又は電源等）を追加したりするなどの種々の変形実施が可能である。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【０１７６】
図２２（Ａ）、図２２（Ｂ）においてホストコントローラ４１０は、例えばＭＰＵ（Micro Processing Unit）、ベースバンドエンジンなどである。このホストコントローラ４１０は、ドライバである集積回路装置６０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２２（Ｂ）の画像処理コントローラ４２０は、ホストコントローラ４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【０１７７】
図２２（Ａ）の場合には、集積回路装置６０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置６０は、ホストコントローラ４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、電気光学パネル４００を駆動する。一方、図２２（Ｂ）の場合には、集積回路装置６０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストコントローラ４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置６０は、画像処理コントローラ４２０の制御の下で、電気光学パネル４００を駆動する。
【０１７８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（集積回路装置、電気光学パネル、データ線、走査線、演算増幅器等）と共に記載された用語（ドライバ、液晶パネル、ソース線、ゲート線、オペアンプ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また電子機器、電気光学装置、集積回路装置、データドライバ、ドライバ回路、データ線駆動回路、ＤＡＣ、補正用ＤＡＣ、階調電圧生成回路、補正用電圧生成回路等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０１７９】
【図１】電気光学装置の構成例。
【図２】データドライバの構成例。
【図３】多重化回路の動作説明図。
【図４】スキャン駆動の動作説明図。
【図５】データ線間の寄生容量の説明図。
【図６】寄生容量によるデータ電圧の変動の説明図。
【図７】本実施形態の構成例。
【図８】本実施形態の第１の詳細な構成例。
【図９】本実施形態の第２の詳細な構成例。
【図１０】データ線駆動回路の構成例。
【図１１】データ線駆動回路の構成例。
【図１２】データ線駆動回路の動作を説明するための信号波形例。
【図１３】図１３（Ａ）、図１３（Ｂ）、図１３（Ｃ）は、データ線駆動回路の原理的な構成図。
【図１４】第ｋのデータ線駆動回路の構成例。
【図１５】第ｋのデータ線駆動回路の構成例。
【図１６】データ線駆動回路の動作説明図。
【図１７】階調電圧生成回路が生成する階調電圧の階調特性例。
【図１８】補正用電圧生成回路が生成する補正用電圧の説明図。
【図１９】図１９（Ａ）、図１９（Ｂ）は、補正用電圧生成回路が生成する補正用電圧の階調特性例。
【図２０】補正用電圧生成回路の構成例。
【図２１】補正用電圧生成回路が生成する補正用電圧の階調特性例。
【図２２】図２２（Ａ）、図２２（Ｂ）は、電子機器の構成例。
【符号の説明】
【０１８０】
１２ 電気光学パネル、２０ データドライバ、２２ シフトレジスタ、
２４，２６ ラインラッチ、２８ 多重化回路、３２ ＤＡＣ、
３４ データ線駆動回路、３６ スキャン駆動制御部、３８ 走査ドライバ、
４０ 表示コントローラ、５０ 電源回路、６０ 集積回路装置、
１００−１〜１００−ｋ 第１〜第ｋのドライバ回路、
１１０−１〜１１０−ｋ 第１〜第ｋのＤ／Ａ変換回路、
１２０ 補正用Ｄ／Ａ変換回路、
１４０−１〜１４０−ｋ 第１〜第ｋのデータ線駆動回路、
１６０ 階調電圧生成回路、１８０ 補正用電圧生成回路、４００ 電気光学パネル、
４１０ ホストコントローラ、４２０ 画像処理コントローラ
ＳＦ シフトレジスタ、ＳＲ１ データ線、ＳＲ，Ｓ１ データ電圧供給線、
ＣＬＫ スキャン駆動用クロック信号、ＯＰ 演算増幅器、ＣＩ 入力用キャパシタ、
ＣＣ 補正用キャパシタ、ＣＦ 帰還用キャパシタ、ＳＷ１ スイッチ素子、
ＳＷＣ１ 補正用スイッチ素子、Ｖｃ 補正基準電圧、ＡＧＮＤ アナログ基準電源、
Ｎ１〜Ｎ３ 第１〜第３のノード、Ｖｐｒｅ プリチャージ電圧
【技術分野】
【０００１】
本発明は、データドライバ、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
液晶パネル（電気光学パネル）において、その構造上の理由からデータ線間に寄生容量が存在することが知られている。そして、このデータ線間の寄生容量は表示画像に色むらを発生させ、画質を劣化させる原因となっている。
【０００３】
例えば、本出願人は、液晶パネルのデータ線を複数のブロックに分け、ブロックを順次駆動するスキャン駆動方式のデータドライバの開発を行っている。しかしながら、このスキャン駆動方式では、ブロックの境界に色むらが発生するという課題があることが判明した。具体的には、１つのブロックを駆動し、次のブロックを駆動する際に、駆動されたデータ電圧がデータ線間の寄生容量を介して前のブロックのデータ電圧を変動させ、色むらを発生させるという課題がある。
【０００４】
なお特許文献１では、液晶パネル内部においてデータ線や画素の配列を工夫することで、寄生容量の影響を軽減する手法が開示されている。しかしながら、この手法では、寄生容量の影響を軽減する一方で画素の開口率等を劣化させるという問題がある。
【０００５】
ここで、液晶パネルのデータドライバでは、データ線駆動回路（演算増幅器）のオフセットによって表示画像に色むらが発生してしまうという問題もある。そしてスキャン駆動方式のデータドライバでは、寄生容量によるブロック境界の色むらに加えて、オフセットによる色むらが発生してしまうという問題もある。
【特許文献１】特開２０００−１０１２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様によれば、表示画像の色むらを解消するデータドライバ、集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、電気光学パネルの複数のデータ線を駆動する第１〜第ｋ（ｋは２以上の自然数）のドライバ回路を含み、前記複数のデータ線が、各ブロックに第１〜第ｋのデータ線が含まれる第１〜第ｎ（ｎは２以上の自然数）のブロックにブロック分けされ、前記第１〜第ｋのドライバ回路が、前記第１〜第ｎのブロックのうちの第ｉ（ｉはｎ−１以下の自然数）のブロックの第１〜第ｋのデータ線を駆動した後、前記第１〜第ｎのブロックのうちの第ｉ＋１のブロックの第１〜第ｋのデータ線を駆動するスキャン駆動を行い、前記第１〜第ｋのドライバ回路のうちの第ｋのドライバ回路が、前記第ｉのブロックの第ｋのデータ線を駆動する際に、補正用データに基づいて補正されたデータ電圧を出力するデータドライバに関係する。
【０００８】
ここで、スキャン駆動方式のデータドライバで電気光学パネルを駆動すると、各ブロックの第ｋのデータ線の電圧が、次に駆動されるブロックの第１のデータ線から、寄生容量を介して変動を受け、ブロックの境界に色むらが発生するという課題がある。
【０００９】
この点、本発明の一態様によれば、第１〜第ｋのドライバ回路が、電気光学パネルの複数のデータ線の第１〜第ｎのブロックを順次駆動し、このとき第ｋのドライバ回路が、補正用データに基づいて補正されたデータ電圧を出力して、第１〜第ｎのブロックの各ブロックのブロック端のデータ線である第ｋのデータ線を駆動する。
【００１０】
このように本発明の一態様によれば、第ｋのドライバ回路が、補正用データに基づいて補正されたデータ電圧を出力して、第１〜第ｎのブロックの各ブロックの第ｋのデータ線を駆動する。そのため第ｋのドライバ回路が、各ブロックの第ｋのデータ線のデータ電圧を、次のブロックの第１のデータ線から受ける電圧変動分について、あらかじめ補正して出力できる。そして次のブロックの第１のデータ線が駆動されたとき、その補正分と電圧変動分が相殺し、各ブロックの第ｋのデータ線の電圧を所望のデータ電圧にできる。これにより、ブロックの境界の画素に対してデータ電圧を高精度に書き込むことができ、ブロックの境界における色むらを防止できる。
【００１１】
また本発明の一態様では、前記第１〜第ｋのドライバ回路の各々が、データ線を駆動するデータ線駆動回路と、階調データを受けて、前記階調データのＤ／Ａ変換を行うＤ／Ａ変換回路と、を有し、前記第ｋのドライバ回路が、前記補正用データを受けて、前記補正用データのＤ／Ａ変換を行う補正用Ｄ／Ａ変換回路をさらに有し、前記第ｋのドライバ回路の前記データ線駆動回路が、前記第ｋのドライバ回路の前記Ｄ／Ａ変換回路からの電圧と前記補正用Ｄ／Ａ変換回路からの電圧とに基づいてデータ電圧を出力してもよい。
【００１２】
本発明の一態様によれば、第ｋのドライバ回路において、補正用Ｄ／Ａ変換回路が補正用データをＤ／Ａ変換し、データ線駆動回路がそのＤ／Ａ変換された電圧に基づいて補正されたデータ電圧を出力できる。これにより、第ｋのドライバ回路が、補正用データに基づいて補正されたデータ電圧を出力して、各ブロックの第ｋのデータ線を駆動することを実現できる。
【００１３】
また本発明の一態様では、前記補正用Ｄ／Ａ変換回路には、前記第ｉ＋１のブロックの第１のデータ線に対応する階調データ、又は前記第ｉ＋１のブロックの第１のデータ線に対応する階調データに対して所定の演算処理を行うことで生成されたデータが、前記補正用データとして入力されてもよい。
【００１４】
これにより、補正用データを実現できる。具体的には、補正用Ｄ／Ａ変換回路が、これらの補正用データをＤ／Ａ変換することで、各ブロックの第ｋのデータ線が次に駆動されるブロックの第１のデータ線から受ける電圧変動に対応する電圧を、データ線駆動回路に対して出力できる。
【００１５】
また本発明の一態様では、前記第ｋのドライバ回路の前記データ線駆動回路が、演算増幅器と、前記演算増幅器の第１の入力端子と前記第ｋのドライバ回路の前記Ｄ／Ａ変換回路の出力ノードとの間に設けられた入力用キャパシタと、前記第１の入力端子と前記補正用Ｄ／Ａ変換回路の出力ノードとの間に設けられた補正用キャパシタと、を有してもよい。
【００１６】
本発明の一態様によれば、Ｄ／Ａ変換回路からの電圧と補正用Ｄ／Ａ変換回路からの電圧とに基づいてデータ電圧を出力する第ｋのドライバ回路を実現できる。また、入力用キャパシタ及び補正用キャパシタを用いることで、演算増幅器のオフセットをキャンセルできる。これにより、データ線駆動回路が高精度にデータ電圧を出力できる。
【００１７】
また本発明の一態様では、前記第１〜第ｋのドライバ回路の前記Ｄ／Ａ変換回路に対して階調電圧を出力する階調電圧生成回路と、前記第ｋのドライバ回路の前記補正用Ｄ／Ａ変換回路に対して補正用電圧を出力する補正用電圧生成回路と、を含んでもよい。
【００１８】
これにより、Ｄ／Ａ変換回路が階調データをＤ／Ａ変換するための階調電圧、及び補正用Ｄ／Ａ変換回路が補正用データをＤ／Ａ変換するための補正用電圧を生成できる。また、補正用Ｄ／Ａ変換回路を有することで、補正用電圧を階調電圧とは独立に生成することができ、第ｋのドライバ回路がデータ電圧を適切に補正できる。
【００１９】
また本発明の一態様では、前記補正用電圧生成回路が、前記階調電圧生成回路が出力する階調電圧の階調特性に対応する補正用電圧を出力してもよい。
【００２０】
ここで、各ブロックの第ｋのデータ線が受ける電圧変動の大きさや符号は、次に駆動されるブロックの第１のデータ線に出力されるデータ電圧に依存する。このデータ電圧は、階調電圧生成回路が出力する階調電圧の階調特性で決まることから、各ブロックの第ｋのデータ線が受ける電圧変動の大きさや符号も、その階調特性に依存する。
【００２１】
この点、本発明の一態様によれば、補正用電圧生成回路が、階調電圧生成回路が出力する階調電圧の階調特性に対応する補正用電圧を出力する。そのため、この補正用電圧を用いてデータ電圧を補正することで、電圧変動に対応する補正を行うことができる。
【００２２】
また本発明の一態様では、前記階調電圧生成回路が、階調データに対して単調増加する階調電圧を出力するときには、前記補正用電圧生成回路が、階調データに対して単調減少する階調電圧を前記補正用電圧として出力し、前記階調電圧生成回路が、階調データに対して単調減少する階調電圧を出力するときには、前記補正用電圧生成回路が、階調データに対して単調増加する階調電圧を前記補正用電圧として出力してもよい。
【００２３】
このようにすれば、階調電圧生成回路が出力する階調電圧の階調特性に対応する補正用電圧を実現できる。具体的には、階調電圧の階調特性と増減が反対の補正用電圧を用いることで、階調電圧の階調特性に依存する電圧変動に対して、その電圧変動と符号が反対の補正を実現できる。これにより、電圧変動と相殺する補正を実現できる。
【００２４】
また本発明の一態様では、前記補正用電圧生成回路が、前記階調電圧生成回路が出力する階調電圧の階調特性に対して所定電圧に関して線対称な階調特性に、比例係数を乗算した階調特性の前記補正用電圧を出力してもよい。
【００２５】
このようにすれば、単調増加する階調電圧に対して単調減少する補正用電圧あるいは、単調減少する階調電圧に対して単調増加する補正用電圧を実現できる。また、次に駆動されるブロック（第ｉ＋１のブロック）の第１のデータ線に対応する階調データを補正用データとして用いる補正を実現できる。
【００２６】
また本発明の一態様では、前記階調電圧生成回路が、非リニアな階調特性の階調電圧を出力し、前記補正用電圧生成回路が、リニアな階調特性の補正用電圧を出力してもよい。
【００２７】
これにより、次に駆動されるブロック（第ｉ＋１のブロック）の第１のデータ線に対応する階調データに対して所定の演算処理を行うことで生成されたデータを補正用データとして用いる補正を実現できる。そして所定の演算処理を行うことで、補正用Ｄ／Ａ変換回路が、階調電圧生成回路が出力する階調電圧の階調特性に対応する補正用電圧を出力できる。
【００２８】
また本発明の一態様では、前記第ｋのドライバ回路の前記データ線駆動回路が、第１の入力端子にサミングノードが接続され、第２の入力端子にアナログ基準電源が供給され、出力端子に出力ノードが接続される演算増幅器と、前記第ｋのドライバ回路の前記Ｄ／Ａ変換回路からの階調電圧が供給される入力ノードと第１のノードとの間に設けられた第１のスイッチ素子と、前記第１のノードと前記サミングノードとの間に設けられた入力用キャパシタと、前記第１のノードとアナログ基準電源との間に設けられた第２のスイッチ素子と、前記サミングノードと第２のノードとの間に設けられた帰還用キャパシタと、前記第２のノードと前記出力ノードとの間に設けられた第３のスイッチ素子と、前記第２のノードとアナログ基準電源との間に設けられた第４のスイッチ素子と、前記サミングノードと前記出力ノードとの間に設けられた第５のスイッチ素子と、前記補正用Ｄ／Ａ変換回路からの補正用電圧が入力される補正用入力ノードと第３のノードとの間に設けられた第１の補正用スイッチ素子と、前記第３のノードと前記サミングノードとの間に設けられた補正用キャパシタと、前記第３のノードと補正基準電圧が供給される補正基準電圧ノードとの間に設けられた第２の補正用スイッチ素子と、を含んでもよい。
【００２９】
このようにすれば、入力用キャパシタと補正用キャパシタを有する第ｋのドライバ回路のデータ線駆動回路を実現できる。また、入力用キャパシタと補正用キャパシタと帰還用キャパシタを含むスイッチドキャパシタ回路を構成することができる。これにより、演算増幅器のオフセットをキャンセルし、オフセットフリーのデータ線駆動回路を実現できる。
【００３０】
また本発明の一態様では、前記補正用Ｄ／Ａ変換回路が、初期化時においてプリチャージ電圧に対応する電圧を前記補正基準電圧として出力してもよい。
【００３１】
このようにすれば、データ線駆動回路に対して補正基準電圧を供給できる。さらに補正用Ｄ／Ａ変換回路を用いることで、補正基準電圧を調整することができ、最適な補正基準電圧をデータ線駆動回路に供給できる。
【００３２】
本発明の他の態様は、上記のいずれかに記載のデータドライバを含む集積回路装置に関係する。
【００３３】
また本発明の他の態様は、上記に記載の集積回路装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３５】
１．スキャン駆動
１．１．電気光学装置
本実施形態のデータドライバについて説明する前に、図１〜図４を用いてスキャン駆動について説明する。なお以下では電気光学装置として、液晶パネルを駆動する液晶表示装置を例に説明する。但し本発明は、液晶パネル以外の電気光学パネルを駆動する電気光学装置にも適用できる。例えば本発明は、有機ＥＬ（Electro Luminescence）素子、無機ＥＬ素子等の自発光素子を用いたＥＬパネルを駆動する電気光学装置にも適用できる。
【００３６】
図１に、本実施形態のデータドライバを適用できる液晶表示装置（広義には、電気光学装置）の構成例を示す。この構成例は、液晶パネル１２（広義には、電気光学パネル、表示パネル）、ドライバ６０（広義には、集積回路装置）、表示コントローラ４０、電源回路５０を含む。なお、液晶表示装置にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【００３７】
液晶パネル１２（LCD:Liquid Crystal Display）は、アクティブマトリクス方式のパネルや、単純マトリクス方式のパネルにより構成できる。例えばアクティブマトリクス方式のパネルでは、液晶パネル１２はアクティブマトリクス基板（例えば、ガラス基板）上に形成される。アクティブマトリクス基板には、図１のＸ方向に伸びる複数の走査線Ｇ１〜Ｇｍ（ｍは２以上の自然数）と、Ｙ方向に伸びる複数のデータ線ＳＲ１、ＳＧ１、ＳＢ１、・・・、ＳＲｎ、ＳＧｎ、ＳＢｎ（ｎは２以上の自然数）とが配置される。またアクティブマトリクス基板には、各データ線に対応するスイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎと、シフトレジスタＳＦと、データ電圧供給線ＳＲ、ＳＧ、ＳＢ（ソース電圧供給線）とが設けられる。
【００３８】
走査線とデータ線との各交差点に対応する位置には、それぞれ薄膜トランジスタ（TFT:Thin Film Transistor、広義にはスイッチング素子）と液晶容量（液晶素子、広義には電気光学素子）が設けられる。例えば走査線Ｇ１とデータ線ＳＲ１との交差点に対応する位置には、薄膜トランジスタＴＲ、液晶容量ＣＬが設けられる。そして、ＴＲのゲート電極は走査線Ｇ１に接続され、ＴＲのソース電極はデータ線ＳＲ１に接続され、ＴＲのドレイン電極は画素電極ＰＥに接続される。画素電極ＰＥと対向電極ＣＥ（共通電極、コモン電極）との間には、液晶容量ＣＬが形成される。対向電極ＣＥは、アクティブマトリクス基板に対向する対向基板に形成され、アクティブマトリクス基板と対向基板との間に液晶（広義には電気光学物質）が封入される。
【００３９】
ここで、データ線ＳＲ１、ＳＧ１、ＳＢ１、・・・、ＳＲｎ、ＳＧｎ、ＳＢｎは、第１のブロック（ＳＲ１、ＳＧ１、ＳＢ１）〜第ｎのブロック（ＳＲｎ、ＳＧｎ、ＳＢｎ）にブロック分け（グループ分け、区分け）されているとする。液晶パネル１２は、この第１〜第ｎのブロックのデータ線が順次駆動されるスキャン駆動方式により駆動される。
【００４０】
具体的には、スイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎは、データ電圧供給線ＳＲ、ＳＧ、ＳＢに時分割で供給された階調電圧（階調信号）を第１〜第ｎのブロックのデータ線に分割して供給する。
【００４１】
シフトレジスタＳＦは、スイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎをオンオフ制御するための制御信号を出力する。シフトレジスタＳＦは、データドライバ２０からのスキャン駆動用クロック信号ＣＬＫを受けて、制御信号Ｓｉｇ１〜Ｓｉｇｎを順次アクティブ（第１の論理レベル）にする。
【００４２】
そして、制御信号Ｓｉｇ１がアクティブにされるとスイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１がオンし、第１のブロックのデータ線ＳＲ１、ＳＧ１、ＳＢ１が駆動される。制御信号Ｓｉｇ２がアクティブにされると、スイッチ素子ＳＷＲ２、ＳＷＧ２、ＳＷＢ２がオンし、第２のブロックのデータ線ＳＲ２、ＳＧ２、ＳＢ２が駆動される。そして、制御信号Ｓｉｇｎがアクティブにされるとスイッチ素子ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎがオンし、第ｎのブロックのデータ線ＳＲｎ、ＳＧｎ、ＳＢｎが駆動される。このようにして、第１〜第ｎのブロックのデータ線が順次駆動され、スキャン駆動が行われる。
【００４３】
なおスイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎ及びシフトレジスタＳＦは、例えば薄膜トランジスタＴＦＴを用いて構成できる。
【００４４】
ドライバ６０は、データドライバ２０（ソースドライバ）、走査ドライバ３８（ゲートドライバ）を含む。データドライバ２０は、階調データ（画像データ）に基づいて液晶パネル１２のデータ電圧供給線ＳＲ、ＳＧ、ＳＢを駆動する。データドライバ２０は、上記のように、第１〜第ｎのブロックのデータ線を順次駆動するスキャン駆動を行う。走査ドライバ３８は、液晶パネル１２の走査線Ｇ１〜Ｇｍを走査（順次駆動）する。なおドライバ６０には、後述する本実施形態のデータドライバを適用できる。
【００４５】
表示コントローラ４０は、図示しないＣＰＵ（Central Processing Unit、中央演算処理装置）等のホストコントローラにより設定された内容に従って、データドライバ２０、走査ドライバ３８及び電源回路５０を制御する。具体的には、表示コントローラ４０は、データドライバ２０及び走査ドライバ３８に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行う。また電源回路５０に対しては、例えば対向電極ＣＥに印加する対向電極電圧ＶＣＯＭの電圧レベルの制御を行う。
【００４６】
電源回路５０は、外部から供給される電源電圧に基づいて、液晶パネル１２の駆動に必要な各種の電圧レベルや、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。例えば、階調電圧生成回路がデータドライバ２０に内蔵され、電源回路５０が階調電圧生成回路の電源電圧の電圧レベルを生成できる。
【００４７】
なおデータドライバ２０は、液晶パネル１２を極性反転駆動してもよい。このとき階調電圧生成回路は、正極性用と負極性用の階調電圧生成回路を含んでもよい。あるいは、階調電圧生成回路の高電圧側電源電圧と低電圧側電源電圧が交互に入れ替わって正極性用と負極性用の階調電圧を生成してもよい。
【００４８】
ここで図１では、データドライバ２０がデータ電圧供給線ＳＲ、ＳＧ、ＳＢを介してＲＧＢ各色成分のデータ線３本ずつを順次駆動するものとして説明した。但し本発明では、データドライバ２０がデータ電圧供給線Ｓ１〜Ｓｋ（ｋは２以上の自然数）を介してデータ線をｋ本ずつ順次駆動してもよい。
【００４９】
また図１では、表示コントローラ４０と電源回路５０が液晶表示装置１０の内部に設けられるが、本発明では、表示コントローラ４０と電源回路５０が液晶表示装置１０の外部に設けられてもよい。さらに本発明では、データドライバ２０、走査ドライバ３８、表示コントローラ４０、電源回路５０の一部又は全部が液晶パネル１２上に形成されてもよく、データドライバ２０、走査ドライバ３８、表示コントローラ４０、電源回路５０の一部又は全部が半導体装置（集積回路、ＩＣ）として構成されてもよい。
【００５０】
１．２．データドライバ
図２にデータドライバ２０の構成例を示す。この構成例は、シフトレジスタ２２、ラインラッチ２４、２６、多重化回路２８、階調電圧生成回路３０（基準電圧生成回路）、ＤＡＣ３２（DAC:Digital to Analog Converter、データ電圧生成回路）、データ線駆動回路３４（ソース線駆動回路）、スキャン駆動制御部３６を含む。
【００５１】
シフトレジスタ２２は、各データ線に対応するフリップフロップを含む。フリップフロップは順次接続される。シフトレジスタ２２は、先頭のフリップフロップがイネーブル入出力信号ＥＩＯを保持すると、ドットクロック信号ＤＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯを順次シフトする。
【００５２】
ラインラッチ２４は、各データ線に対応するラッチ（画像データレジスタ）を含む。ラインラッチ２４には、表示コントローラ４０から階調データＤＩＯが入力される。ラインラッチ２４の各ラッチは、シフトレジスタ２２からの順次シフトされたイネーブル入出力信号ＥＩＯに同期して各データ線に対応する階調データをラッチする。
【００５３】
ラインラッチ２６は、表示コントローラ４０から供給される水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の階調データをラッチする。
【００５４】
多重化回路２８は、ラインラッチ２６からの各データ線に対応する階調データを時分割多重し、データ電圧供給線ＳＲ、ＳＧ、ＳＢ（Ｓ１〜Ｓｋ）に対応する時分割多重された階調データを生成する。
【００５５】
スキャン駆動制御部３６は、スキャン駆動の時分割タイミングを規定するスキャン駆動用クロック信号ＣＬＫを生成する。具体的には、スキャン駆動制御部３６は、１水平走査期間内に第１〜第ｎのブロックを順次駆動するためのｎ発のクロックを生成する。そして多重化回路２８が、ＣＬＫを受けて１水平走査期間に第１〜第ｎのブロック分の階調データを時分割多重する。また液晶パネル１２のシフトレジスタＳＦが、ＣＬＫを受けて第１〜第ｎのブロックのスイッチ素子を順次オンオフ制御する。
【００５６】
階調電圧生成回路３０（階調信号生成回路）は、階調電圧（階調信号）を生成し、その階調電圧をＤＡＣ３２に対して供給する。
【００５７】
ＤＡＣ３２（Ｄ／Ａ変換回路）は、各データ線（ソース線）に供給するデータ電圧（ソース電圧）を生成する。具体的にはＤＡＣ３２は、多重化回路２８からのデジタルの階調データに基づいて階調電圧生成回路３０からの階調電圧のいずれかを選択し、選択した階調電圧をアナログのデータ電圧として出力する。
【００５８】
データ線駆動回路３４は、ＤＡＣ３２からのデータ電圧をバッファリングしてデータ線を駆動する。例えばデータ線駆動回路３４は、各データ線毎に設けられたボルテージフォロワ接続の演算増幅器を含む。そして各演算増幅器が、ＤＡＣ３２からのデータ電圧をバッファリングして各データ線に出力する。
【００５９】
１．３．スキャン駆動の動作説明
図３に多重化回路２８の動作説明図を示す。
【００６０】
図３において、第１のブロックのデータ線ＳＲ１、ＳＧ１用の階調データをＲ１、Ｇ１とし、第２のブロックのデータ線ＳＲ２、ＳＧ２用の階調データをＲ２、Ｇ２とする。
【００６１】
多重化回路２８は、Ａ１に示す１水平走査期間の１発目のスキャン駆動用クロック信号ＣＬＫを受けて、Ａ２に示すように、第１のブロックのデータ線ＳＲ１用の階調データＲ１を選択して出力する。多重化回路２８は、Ａ３に示す２発目のスキャン駆動用クロック信号ＣＬＫを受けて、Ａ４に示すように、第２のブロックのデータ線ＳＲ２用の階調データＲ２を選択して出力する。このようして多重化回路２８は、階調データＲ１、Ｒ２、・・・が時分割多重化されたデータ電圧供給線ＳＲ用の多重化データを出力する。同様に、階調データＧ１、Ｇ２、・・・が時分割多重化されたデータ電圧供給線ＳＧ用の多重化データを出力する。
【００６２】
ＤＡＣ３２は、多重化回路２８からの多重化された階調データに対応する階調電圧を、階調電圧生成回路３０からの階調電圧の中から選択し、多重化された階調電圧として出力する。
【００６３】
図４にスキャン駆動方式の液晶パネルの動作説明図を示す。
【００６４】
データ線駆動回路３４は、ＤＡＣ３２からの多重化された階調電圧を受けて、多重化されたデータ電圧ＶＲ１、ＶＲ２、・・・をデータ電圧供給線ＳＲに出力する。同様にデータ線駆動回路３４は、多重化されたデータ電圧ＶＧ１、ＶＧ２、・・・をデータ電圧供給線ＳＧに出力する。
【００６５】
液晶パネル１２のシフトレジスタＳＦは、図４のＢ１に示す１水平走査期間の１発目のスキャン駆動用クロック信号ＣＬＫを受けて、Ｂ２に示すように、制御信号Ｓｉｇ１をアクティブにする。スイッチ素子ＳＷＲ１、ＳＷＧ１は、この制御信号Ｓｉｇ１を受けてオンする。そしてＢ３に示すように、第１のブロックのデータ線ＳＲ１、ＳＧ１にはデータ電圧ＶＲ１、ＶＧ１が出力される。同様にＢ４に示す２発目のスキャン駆動用クロック信号ＣＬＫによって、Ｂ５に示すように制御信号Ｓｉｇ２がアクティブにされ、スイッチ素子ＳＷＲ２、ＳＷＧ２がオンされる。そしてＢ６に示すように、第２のブロックのデータ線ＳＲ２、ＳＧ２にはデータ電圧ＶＲ２、ＶＧ２が出力される。
【００６６】
なお図３、図４では、ＲＧＢ色成分のうちのＲＧ色成分について説明したが、Ｂ色成分についても同様である。また図３、図４では、第１、第２のブロックのデータ線について説明したが、第３〜第ｎのブロックのデータ線についても同様である。
【００６７】
１．４．色むらの発生原因について
ところで、スキャン駆動方式のデータドライバで液晶パネルを駆動すると、ブロックの境界に色むらが発生するという課題があった。図５、図６を用いて具体的に説明する。
【００６８】
図５にデータ線間の寄生容量の説明図を模式的に示す。図５に示すように、液晶パネルの隣り合うデータ線の間には、データ線が小ピッチで平行に配置されている等の理由により、寄生容量が存在する。例えば、データ線ＳＢｉ（ｉはｎ−１以下の自然数）とデータ線ＳＲi+1との間には寄生容量Ｃｐが存在する。
【００６９】
図５においては、第ｉのブロックのデータ線Ｒｉ、ＳＧｉ、ＳＢｉが駆動された後、スイッチ素子ＳＷＲｉ、ＳＷＧｉ、ＳＷＢｉがオフされ、データ線ＳＲｉ、ＳＧｉ、ＳＢｉはハイインピーダンス状態になる。そして、第ｉ＋１のブロックのデータ線ＳＲi+1、ＳＧi+1、ＳＢi+1が駆動される。そうすると、データ線ＳＲi+1の駆動電圧が、寄生容量Ｃｐを介してハイインピーダンス状態のデータ線ＳＢｉに電圧カップリングし、データ線ＳＢｉのデータ電圧を変動させる。
【００７０】
図６に寄生容量によるデータ電圧の変動の説明図を模式的に示す。図６のＣ１に示すように、データ線ＳＢｉのデータ電圧ＶＢｉは、データ線ＳＲi+1が駆動されるとΔＶの変動を受け、ＶＢｉ＋ΔＶとなる。このデータ電圧ＶＢｉの変動分ΔＶは、寄生容量Ｃｐを介した電圧カップリングによるものであるため、データ線ＳＲi+1の電圧変化ＶＲi+1−Ｖｐｒｅに比例する電圧となる。比例係数をαとすれば、データ電圧ＶＢｉは下式（１）に示すΔＶの変動を受ける。
【００７１】
ΔＶ＝α（ＶＲi+1−Ｖｐｒｅ） ・・・ （１）
なおＶｐｒｅは、データ線をプリチャージするためのプリチャージ電圧である。プリチャージ電圧Ｖｐｒｅは、画素にデータ電圧を短時間で書き込むために、画素にデータ電圧を書き込む前にデータ線に印加される電圧である。また比例係数αは、液晶パネルによって大きさが決まる係数である。
【００７２】
図５、図６に示した例では、データ線ＳＢｉのデータ電圧がΔＶの変動を受けるため、このΔＶによってブロックの境界においてＢ色成分の色むらが発生する。このようにスキャン駆動方式のデータドライバでは、ブロックの境界において色むらが発生するという課題があった。
【００７３】
２．データドライバ
２．１．構成例
図７に上記課題を解決できる本実施形態の構成例を示す。図７の構成例は、第１〜第ｋ（ｋは２以上の自然数）のドライバ回路１００−１〜１００−ｋを含み、液晶パネル（電気光学パネル、表示パネル）の複数のデータ線をスキャン駆動するデータドライバである。
【００７４】
ドライバ回路１００−１〜１００−ｋは、複数のデータ線として第１〜第ｎ（ｎは２以上の自然数）のブロックのデータ線を順次駆動する。第１〜第ｎのブロックの各ブロックには第１〜第ｋのデータ線が含まれ、ドライバ回路１００−１〜１００−ｋは、各ブロックにおいて第１〜第ｋのデータ線を駆動する。
【００７５】
具体的には、ドライバ回路１００−１〜１００−ｋは、第ｉ（ｉはｎ−１以下の自然数）のブロックの第１〜第ｋのデータ線（以下、データ線Ｓ１ｉ〜Ｓｋｉ）を駆動した後、第ｉ＋１のブロックの第１〜第ｋのデータ線（以下、データ線Ｓ１i+1〜Ｓｋi+1）を駆動して、第１〜第ｎのブロックのデータ線を順次駆動する。
【００７６】
ドライバ回路１００−１〜１００−ｋには、例えば図２の多重化回路２８から、多重化された階調データ（画像データ）が入力される。例えばデータ線Ｓ１ｉ〜Ｓｋｉを駆動するとき、第１〜第ｋ−１のドライバ回路１００−１〜１００−k-1は、階調データＧＤ１ｉ〜ＧＤk-1ｉを受けて、データ電圧Ｖ１ｉ〜Ｖk-1ｉ（ソース電圧）をデータ電圧供給線Ｓ１〜Ｓk-1（ソース電圧供給線）に出力する。第ｋのドライバ回路１００−ｋは、階調データＧＤｋｉ及び階調データＧＤ１i+1（補正用データ）を受けて、データ電圧Ｖｋｉ−ΔＶをデータ電圧供給線Ｓｋに出力する。
【００７７】
より具体的には、ドライバ回路１００−ｋは、階調データＧＤｋｉに対応するデータ電圧Ｖｋｉを階調データＧＤ１i+1に基づいて補正し、補正されたデータ電圧Ｖｋｉ−ΔＶを出力する。ΔＶを下式（２）に示す。
【００７８】
ΔＶ＝α（Ｖ１i+1−Ｖｐｒｅ） ・・・ （２）
図６等で説明したように、データ線Ｓｋｉ（例えばＳＢｉ）は、隣接するデータ線Ｓ１i+1（ＳＲi+1）から寄生容量を介してΔＶの電圧変動を受ける。図７の構成例では、データ線Ｓｋｉ（ＳＢｉ）にデータ電圧Ｖｋｉ−ΔＶ（ＶＢｉ−ΔＶ）が出力されるため、結果的に変動分ΔＶと相殺される。そのため、最終的にデータ線Ｓｋｉ（ＳＢｉ）には所望のデータ電圧Ｖｋｉ（ＶＢｉ）が書き込まれる。
【００７９】
このように本実施形態によれば、データ線Ｓｋｉを駆動する際に、データ線Ｓ１i+1に対応する階調データＧＤ１i+1に基づいて補正されたデータ電圧Ｖｋｉ−ΔＶを出力する。そのため、データ線Ｓｋｉがデータ線Ｓ１i+1から受ける電圧変動分ΔＶについて、あらかじめ補正しておくことができる。これにより、ブロックの境界の画素に対してデータ電圧を高精度に書き込むことができ、ブロックの境界における色むらを防止して画質を向上できる。
【００８０】
なお本発明では、ドライバ回路１００−ｋには補正用データ（補正用階調データ）として、上記のように階調データＧＤ１i+1が入力されてもよく、階調データＧＤ１i+1に対して所定の演算処理を行うことで生成されたデータが入力されてもよい。
【００８１】
２．２．第１の詳細な構成例
図８に本実施形態の第１の詳細な構成例を示す。この構成例は、ドライバ回路１００−１〜１００−ｋ、階調電圧生成回路１６０（階調信号生成回路）、補正用電圧生成回路１８０（補正用信号生成回路）を含む。
【００８２】
具体的には、ドライバ回路１００−１〜１００−k-1は、第１〜第ｋ−１のＤＡＣ１１０−１〜１１０−k-1（Ｄ／Ａ変換回路）、第１〜第ｋ−１のデータ線駆動回路１４０−１〜１４０−k-1（ソース線駆動回路）を含む。
【００８３】
ＤＡＣ１１０−１〜１１０−k-1は、階調データＧＤ１ｉ〜ＧＤk-1ｉを受けて、階調データＧＤ１ｉ〜ＧＤk-1ｉをＤ／Ａ変換する。ＤＡＣ１１０−１〜１１０−k-1は、階調電圧生成回路１６０からの複数の階調電圧のうちから階調データＧＤ１ｉ〜ＧＤk-1ｉに対応する階調電圧（階調電流、広義には階調信号）を選択して出力し、階調データＧＤ１ｉ〜ＧＤk-1ｉのＤ／Ａ変換を行う。
【００８４】
データ線駆動回路１４０−１〜１４０−k-1は、液晶パネル（電気光学パネル）のデータ線を駆動する。データ線駆動回路１４０−１〜１４０−k-1は、ＤＡＣ１１０−１〜１１０−k-1からの階調電圧を受けて、この階調電圧に対応するデータ電圧Ｖ１ｉ〜Ｖk-1ｉ（ソース電圧）をデータ電圧供給線Ｓ１〜Ｓk-1（ソース電圧供給線）に出力する。
【００８５】
ドライバ回路１００−ｋは、第ｋのＤＡＣ１１０−ｋ（Ｄ／Ａ変換回路）、第ｋのデータ線駆動回路１４０−ｋ、補正用ＤＡＣ１２０（補正用Ｄ／Ａ変換回路）を含む。
【００８６】
ＤＡＣ１１０−ｋは、階調データＧＤｋｉを受けて、階調データＧＤｋｉをＤ／Ａ変換する。ＤＡＣ１１０−ｋは、ＤＡＣ１１０−１〜１１０−k-1と同様に、階調データＧＤｋｉに対応する階調電圧を選択して出力する。
【００８７】
補正用ＤＡＣ１２０は、階調データＧＤ１i+1（補正用データ）を受けて、階調データＧＤ１i+1をＤ／Ａ変換する。補正用ＤＡＣ１２０は、補正用電圧生成回路１８０からの複数の補正用電圧のうちから階調データＧＤ１i+1に対応する補正用電圧（補正用電流、広義には補正用信号）を選択して出力し、階調データＧＤ１i+1のＤ／Ａ変換を行う。
【００８８】
第ｋのデータ線駆動回路１４０−ｋは、液晶パネル（電気光学パネル）のデータ線を駆動する。データ線駆動回路１４０−ｋは、ＤＡＣ１１０−ｋからの階調電圧と補正用ＤＡＣ１２０からの補正用電圧とを受けて、データ電圧Ｖｋｉ−ΔＶをデータ電圧供給線Ｓｋに出力する。例えば、データ線駆動回路１４０−ｋは、ＤＡＣ１１０−ｋからの階調電圧としてデータ電圧Ｖｋｉを受け、補正用ＤＡＣ１２０からの補正用電圧として−ΔＶを受け、これらを合成してデータ電圧Ｖｋｉ−ΔＶを出力する。
【００８９】
階調電圧生成回路１６０は、複数の階調電圧を生成する。具体的には、階調電圧生成回路１６０は、電源回路（例えば、図１に示す電源回路５０）からの電源電圧を分割して階調電圧を出力する。例えば階調電圧生成回路１６０は、液晶パネルのガンマ特性に対応した階調電圧を出力してもよい。あるいは、階調電圧生成回路１６０が、リニアな特性の階調電圧を出力し、ＤＡＣ１１０−１〜１１０−ｋには、ガンマ補正処理された階調データが入力されてもよい。
【００９０】
補正用電圧生成回路１６０は、複数の補正用電圧を生成する。具体的には、補正用電圧生成回路１８０は、電源回路（例えば、図１に示す電源回路５０）からの電源電圧を分割して補正用電圧を出力する。例えば、補正用電圧生成回路１８０は、図１９（Ａ）、図１９（Ｂ）等で説明するように、液晶パネルのガンマ特性に対応した補正用電圧を出力する。
【００９１】
なお、ＤＡＣ１１０−１〜１１０−ｋ及び補正用ＤＡＣ１２０は、例えばＣＭＯＳトランスファーゲートで構成されるセレクタにより実現できる。またデータ線駆動回路１４０−ｋは、例えば演算増幅器とポリ抵抗から構成される反転増幅回路により実現できる。あるいはデータ線駆動回路１４０−ｋは、図１４等で説明するスイッチドキャパシタ回路により実現できる。階調電圧生成回路１６０及び補正用電圧生成回路１８０は、例えばポリ抵抗で構成されるラダー抵抗回路により実現できる。
【００９２】
図８の構成例によれば、階調データＧＤ１i+1（補正用データ）に基づいて補正されたデータ電圧Ｖｋｉ−ΔＶの出力を実現できる。具体的には、補正用ＤＡＣ１２０が階調データＧＤ１i+1に対応する補正用電圧を出力し、データ線駆動回路１４０−ｋがその補正用電圧に基づいてデータ電圧Ｖｋｉ−ΔＶを出力することで、階調データＧＤ１i+1に基づく補正を実現できる。
【００９３】
なお本発明は、図８の構成に限定されず、その構成要素の一部（例えば、階調電圧生成回路）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば本発明は、ドライバ回路１００−k-1、１００−k-2等に補正用ＤＡＣが追加されてもよく、スキャン駆動において逆方向のスキャン方向に対応するために、ドライバ回路１００−１に補正用ＤＡＣが追加されてもよい。
【００９４】
２．３．第２の詳細な構成例
図９に本実施形態の第２の詳細な構成例を示す。図９の構成例は、ＤＡＣ１１０−１〜１１０−ｋ、補正用ＤＡＣ、データ線駆動回路１４０−１〜１４０−ｋ、階調電圧生成回路１６０、補正用電圧生成回路１８０を含む。なお以下では、図８等で説明したＤＡＣ等の各構成要素については、同じ符号を付して適宜説明を省略する。
【００９５】
データ線駆動回路１４０−１〜１４０−k-1は、第１〜第ｋ−１のオペアンプＯＰ１〜ＯＰk-1（演算増幅器）、第１〜第ｋ−１の入力用キャパシタＣＩ１〜ＣＩk-1（入力用容量）、第１〜第ｋ−１の帰還用キャパシタＣＦ１〜ＣＦk-1（帰還用容量）を含む。
【００９６】
例えばデータ線駆動回路１４０−１において、入力用キャパシタＣＩ１は、入力ノードＮＩ１（ＤＡＣ１１０−１の出力ノード）とサミングノードＮＥＧ１（基準ノード）との間に設けられる。帰還用キャパシタＣＦ１は、サミングノードＮＥＧ１と出力ノードＳ１（データ電圧供給線Ｓ１）との間に設けられる。オペアンプＯＰ１は、その入力端子（第１の入力端子）にサミングノードＮＥＧ１からの電圧が入力され、出力端子を介して出力ノードＳ１にデータ電圧Ｖ１ｉを出力する。そしてデータ線駆動回路１４０−１は、ＤＡＣ１１０−１からの階調電圧をＣＩ１／ＣＦ１倍してデータ電圧Ｖ１ｉを出力する。なお、他のデータ線駆動回路１４０−２〜１４０−k-1においても同様である。
【００９７】
データ線駆動回路１４０−ｋは、第ｋのオペアンプＯＰｋ（演算増幅器）、第ｋの入力用キャパシタＣＩｋ（入力用容量）、補正用キャパシタＣＣ（補正用容量）、第ｋの帰還用キャパシタＣＦｋ（帰還用容量）を含む。
【００９８】
入力用キャパシタＣＩｋは、入力ノードＮＩｋ（ＤＡＣ１１０−ｋの出力ノード）とサミングノードＮＥＧｋとの間に設けられる。補正用キャパシタＣＣは、補正用入力ノードＮＩＣ（補正用ＤＡＣ１２０の出力ノード）とサミングノードＮＥＧｋとの間に設けられる。帰還用キャパシタＣＦｋは、サミングノードＮＥＧｋと出力ノードＳｋ（データ電圧供給線Ｓｋ）との間に設けられる。オペアンプＯＰｋは、その入力端子（第１の入力端子）にサミングノードＮＥＧｋからの電圧が入力され、出力端子を介して出力ノードＳｋにデータ電圧Ｖｋｉ−ΔＶを出力する。そしてデータ線駆動回路１４０−ｋは、ＤＡＣ１１０−ｋからの電圧をＣＩｋ／ＣＦｋ倍し、補正用ＤＡＣ１２０からの電圧をＣＣ／ＣＦｋ倍して、データ電圧Ｖｋｉ−ΔＶを出力する。
【００９９】
なお、オペアンプＯＰ１〜ＯＰｋは、例えばＣＭＯＳトランジスタで構成されるＡ級アンプやＡＢ級アンプで構成できる。また入力用キャパシタＣＩ１〜ＣＩｋ、補正用キャパシタＣＣ、帰還用キャパシタＣＦ１〜ＣＦｋは、例えばポリシリコンキャパシタやＭＩＭ（Metal-Insulator-Metal）キャパシタにより構成できる。
【０１００】
図９の構成例によれば、ＤＡＣ１１０−ｋからの電圧と補正用ＤＡＣ１２０からの電圧とに基づいてデータ電圧Ｖｋｉ−ΔＶを出力するドライバ回路１００−ｋを実現できる。また、入力用キャパシタＣＩ１〜ＣＩｋ、補正用キャパシタＣＣ、帰還用キャパシタＣＦ１〜ＣＦｋを用いることにより、オペアンプのオフセットをキャンセルできる。これにより、高精度にデータ電圧Ｖ１ｉ〜Ｖk-1ｉ、Ｖｋｉ−ΔＶを出力できる。
【０１０１】
３．データ線駆動回路
３．１．データ線駆動回路１４０−１〜１４０−k-1
図１０にデータ線駆動回路１４０−１〜１４０−k-1の詳細な構成例を示す。なお本実施形態のデータ線駆動回路は図１０の構成に限定されず、その構成要素の一部（例えば演算増幅器）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１０２】
図１０のデータ線駆動回路は、入力電圧ＶＩＮを受けて、出力電圧ＶＱを出力し、駆動対象（例えばデータ電圧供給線、データ線）を駆動する回路であり、入力用キャパシタＣＩと、帰還用キャパシタＣＦと、第１〜第５のスイッチ素子ＳＷ１〜ＳＷ５を含む。またオペアンプＯＰ（演算増幅器）を含むことができる。
【０１０３】
キャパシタＣＩは、サミングノードＮＥＧ（基準ノード、ネガティブノード、反転入力端子ノード、電荷蓄積ノード）と第１のノードＮ１との間に設けられる。キャパシタＣＦは、サミングノードＮＥＧと第２のノードＮ２との間に設けられる。これらのキャパシタＣＩ、ＣＦの各々は例えば複数のユニットキャパシタにより構成できる。
【０１０４】
スイッチ素子ＳＷ１は、ノードＮ１と入力電圧ＶＩＮの入力ノードＮＩとの間に設けられる。スイッチ素子ＳＷ２は、ノードＮ１とＡＧＮＤ（広義にはアナログ基準電源）との間に設けられる。スイッチ素子ＳＷ３は、ノードＮ２と出力ノードＮＱとの間に設けられる。スイッチ素子ＳＷ４は、ノードＮ２とＡＧＮＤ（ＡＧＮＤノード）との間に設けられる。スイッチ素子ＳＷ５は、サミングノードＮＥＧと出力ノードＮＱとの間に設けられる。
【０１０５】
これらのスイッチ素子ＳＷ１〜ＳＷ５は例えばＣＭＯＳのトランジスタにより構成できる。具体的にはＰ型トランジスタとＮ型トランジスタとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスタは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。またＡＧＮＤは、例えば高電位側電源ＶＤＤ（第２の電源）と低電位側電源ＶＳＳ（第１の電源）の中間の電圧（例えばＡＧＮＤ＝（ＶＤＤ＋ＶＳＳ）／２）である。このＡＧＮＤは、例えば図１の電源回路５０から供給される。
【０１０６】
オペアンプＯＰは、その反転入力端子（広義には第１の入力端子）にサミングノードＮＥＧが接続され、その非反転入力端子（広義には第２の入力端子）にＡＧＮＤ（アナログ基準電源）が設定され、出力ノードＮＱ（出力端子）に出力電圧ＶＱを出力する。
【０１０７】
本実施形態のデータ線駆動回路は、図１０に示すように初期化期間（ＣＩ、ＣＦに初期化用の電圧を設定する期間）においては、スイッチ素子ＳＷ２、ＳＷ４、ＳＷ５がオンになる。
【０１０８】
初期化期間においてスイッチ素子ＳＷ２がオンになることで、その一端がサミングノードＮＥＧに電気的に接続されるキャパシタＣＩの他端が、ＡＧＮＤ（アナログ基準電源電圧ＶＡ）に設定される。同様に、スイッチ素子ＳＷ４がオンになることで、その一端がサミングノードＮＥＧに電気的に接続されるキャパシタＣＦの他端が、ＡＧＮＤ（ＶＡ）に設定される。また帰還スイッチ素子であるスイッチ素子ＳＷ５がオンになることで、オペアンプＯＰの出力が反転入力端子に帰還され、オペアンプＯＰのイマジナリーショート機能により、ノードＮＥＧがＡＧＮＤに設定される。
【０１０９】
また本実施形態のデータ線駆動回路は、図１１に示すように出力期間（出力電圧を出力して駆動対象を駆動する期間）においては、スイッチ素子ＳＷ１、ＳＷ３がオンになる。
【０１１０】
出力期間においてスイッチ素子ＳＷ１がオンになることで、一端がサミングノードＮＥＧに接続されるキャパシタＣＩの他端が、入力電圧ＶＩＮに設定される。またスイッチ素子ＳＷ３がオンになることで、一端がサミングノードＮＥＧに接続されるキャパシタＣＦの他端が、出力電圧ＶＱ（ＯＰの出力）に設定される。
【０１１１】
図１２に本実施形態のデータ線駆動回路の動作を説明するための信号波形例を示す。図１２においてＶＡはＡＧＮＤの電圧であり、例えばＶＡ＝（ＶＤＤ＋ＶＳＳ）／２である。但し、ＶＡはＶＤＤとＶＳＳの間の電圧であればよく、（ＶＤＤ＋ＶＳＳ）／２には限定されない。
【０１１２】
図１０の初期化期間においては、帰還用のスイッチ素子ＳＷ５がオンになるため、オペアンプＯＰのイマジナリーショート機能により、ＯＰの反転入力端子のノードＮＥＧは、非反転入力端子のＡＧＮＤの電圧であるＶＡと等しくなる。但し、オペアンプＯＰはプロセスバラツキ等に起因するオフセットを有するため、図１２に示すようにノードＮＥＧの電圧とＶＡにはオフセット電圧ΔＶｏｆの電圧差が生じる。
【０１１３】
本実施形態のデータ線駆動回路では、図１０の初期化期間においてこのオフセット電圧ΔＶｏｆが記憶され、図１１の出力期間において、このオフセット電圧ΔＶｏｆがキャンセルされて、出力電圧ＶＱが出力されるため、いわゆるオフセットフリーを実現できる。
【０１１４】
なお図１２に示すように、出力期間では、入力電圧ＶＩＮが反転増幅される。具体的には、ＶＩＮが高電位側（ＶＤＤ側）に変化すると、出力電圧ＶＱは低電位側（ＶＳＳ側）に変化し、ＶＩＮが低電位側に変化するとＶＱは高電位側に変化する。
【０１１５】
図１３（Ａ）に本実施形態のデータ線駆動回路の原理的な構成を示す。図１３（Ａ）に示すように本実施形態のデータ線駆動回路（データ線駆動回路１４０−１〜１４０−k-1）は、キャパシタＣＩ、ＣＦを含めばよい。そしてＣＩの一端が、サミングノードＮＥＧに接続され、その他端が、初期化期間においてはアナログ基準電圧ＶＡに設定され、出力期間においては入力電圧ＶＩＮに設定されればよい。また、ＣＦの一端が、サミングノードＮＥＧに接続され、その他端が、初期化期間においてはアナログ基準電圧ＶＡに設定され、出力期間においては出力電圧ＶＱに設定されればよい。
【０１１６】
なおサミングノードＮＥＧ（ＣＩとＣＦの接続ノード）は、初期化期間において所与の電圧（例えばＶＡ、ＶＡ−ΔＶｏｆ）に設定され、出力期間においてハイインピーダンス状態（フローティング状態）で初期化期間と同電位に設定されるノードであればよい。このようなノードＮＥＧの機能を実現するために、図１０、図１１ではオペアンプＯＰを利用しているが、オペアンプＯＰ以外の回路によりこのような機能を実現してもよい。
【０１１７】
次に図１３（Ｂ）、図１３（Ｃ）を用いて、本実施形態のデータ線駆動回路における入力電圧ＶＩＮと出力電圧ＶＱの関係について説明する。
【０１１８】
図１３（Ｂ）に示すように初期化期間では、キャパシタＣＩ、ＣＦの一端にはＶＡ、他端にはＶＡ−ΔＶｏｆが設定される。ここでΔＶｏｆはオペアンプＯＰのオフセット電圧である。
【０１１９】
一方、図１３（Ｃ）に示すように出力期間では、キャパシタＣＩの一端にはＶＩＮ、他端にはＶＡ−ΔＶｏｆが設定され、キャパシタＣＦの一端にはＶＱ、他端にはＶＡ−ΔＶｏｆが設定される。従って、電荷保存の法則により下式（３）が成立する。
【０１２０】
ＣＩ×｛ＶＡ−（ＶＡ−ΔＶｏｆ）｝＋ＣＦ×｛ＶＡ−（ＶＡ−ΔＶｏｆ）｝
＝ＣＩ×｛ＶＩＮ−（ＶＡ−ΔＶｏｆ）｝＋ＣＦ×｛ＶＱ−（ＶＡ−ΔＶｏｆ）｝
・・・ （３）
従って下式（４）が成立する。
【０１２１】
ＶＱ＝ＶＡ−（ＣＩ／ＣＦ）×（ＶＩＮ−ＶＡ） ・・・ （４）
上式（４）から明らかなように、出力電圧ＶＱにはオフセット電圧ΔＶｏｆが現れないため、いわゆるオフセットフリーを実現できる。
【０１２２】
例えば比較例の駆動回路として、フリップアラウンド型の駆動回路が考えられる。この比較例の駆動回路は、その一端がサミングノードＮＥＧに接続されるサンプリング用キャパシタを含む。そして、サンプリング期間においてサンプリング用キャパシタの他端に入力電圧が印加され、ホールド期間において、その他端が出力ノードに接続されるフリップアラウンド動作を行う。このようにして、比較例の駆動回路は、サンプリング期間においてサンプリング用キャパシタに入力電圧に応じた電荷を蓄積し、ホールド期間において、このサンプリング用キャパシタに蓄積された電荷に応じた電圧を出力する。
【０１２３】
しかしながら、この比較例の駆動回路では、サンプリング期間においてはデータ線駆動回路の出力がハイインピーダンス状態になってしまい、駆動時間にロスが生じる。
【０１２４】
これに対して本実施形態のデータ線駆動回路では、キャパシタＣＩ、ＣＦを２つ用いることで、出力電圧ＶＱの連続的な出力が可能になる。すなわち、初期化期間の後の出力期間では、サンプリング期間は存在せず、入力電圧ＶＩＮに応じた出力電圧ＶＱが上式（４）にしたがって出力されるため、駆動対象の連続的な駆動が可能になる。
【０１２５】
３．２．データ線駆動回路１４０−ｋ
図１４にデータ線駆動回路１４０−ｋの詳細な構成例を示す。なお本実施形態のデータ線駆動回路は図１４の構成に限定されず、その構成要素の一部（例えば演算増幅器）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１２６】
図１４のデータ線駆動回路は、図１０で説明したデータ線駆動回路の構成要素（入力用キャパシタＣＩ、帰還用キャパシタＣＦ、第１〜第５のスイッチ素子ＳＷ１〜ＳＷ５、オペアンプＯＰ）を含み、さらに入力用キャパシタＣＣ、第１、第２の補正用スイッチ素子ＳＷＣ１、ＳＷＣ２を含む。そして図１４のデータ線駆動回路は、図１０のデータ線駆動回路と同様に入力電圧ＶＩＮを受け、さらに補正用入力電圧ＶＩＮＣを受けて、補正用入力電圧ＶＩＮＣに基づいて補正された出力電圧ＶＱを出力する回路である。
【０１２７】
なお以下では、図１０、図１１等で説明した構成要素と同一の構成要素（キャパシタＣＩ、ＣＦ、スイッチ素子ＳＷ１〜ＳＷ５、オペアンプＯＰ等）には同一の符号を付して、適宜説明を省略する。
【０１２８】
キャパシタＣＣは、サミングノードＮＥＧと第３のノードＮ３との間に設けられる。キャパシタＣＣは、例えば複数のユニットキャパシタにより構成できる。
【０１２９】
スイッチ素子ＳＷＣ１は、ノードＮ３と入力電圧ＶＩＮＣの補正用入力ノードＮＩＣとの間に設けられる。スイッチ素子ＳＷＣ２は、ノードＮ３と補正基準電圧Ｖｃの補正基準電圧ノードＮＶｃとの間に設けられる。
【０１３０】
これらのスイッチ素子ＳＷＣ１、ＳＷＣ２は、例えばＣＭＯＳのトランジスタにより構成できる。具体的にはＰ型トランジスタとＮ型トランジスタとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスタは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。またＶｃは、プリチャージ電圧Ｖｐｒｅに対応する電圧である。例えばＶｃは、ＶｐｒｅをＶＡ（ＡＧＮＤ）に関して線対称にした電圧Ｖｃ＝２ＶＡ−Ｖｐｒｅ、あるいは、それに比例する電圧である。このＶｃは、例えば補正用ＤＡＣ１２０から供給される。
【０１３１】
本実施形態のデータ線駆動回路は、図１４に示すように初期化期間（ＣＩ、ＣＣ、ＣＦに初期化用の電圧を設定する期間）においては、スイッチ素子ＳＷＣ２がオンになる。初期化期間において、図１０と同様にノードＮＥＧがＶＡ（ＡＧＮＤ）に設定される。そしてスイッチ素子ＳＷＣ２がオンになることで、キャパシタＣＣのノードＮ３側の一端がＶｃに設定され、ノードＮＥＧ側の他端がＶＡに設定される。
【０１３２】
また本実施形態のデータ線駆動回路は、図１５に示すように出力期間（出力電圧を出力して駆動対象を駆動する期間）においては、スイッチ素子ＳＷＣ１がオンになる。そして出力期間においてスイッチ素子ＳＷＣ１がオンになることで、キャパシタＣＣのノードＮ３側の一端が入力電圧ＶＩＮＣに設定される。
【０１３３】
なおスイッチ素子ＳＷ１〜ＳＷ５、キャパシタＣＩ、ＣＦについては、図１０、図１１で説明したのと同様に動作する。
【０１３４】
ここで図１２で説明したのと同様に、オペアンプＯＰはプロセスバラツキ等に起因するオフセットを有するため、ノードＮＥＧの電圧とＶＡにはオフセット電圧ΔＶｏｆの電圧差が生じる。しかしながら図１４、図１５に示すデータ線駆動回路は、図１３（Ａ）等で説明したのと同様に、オフセットフリーを実現できる。
【０１３５】
具体的には、電荷保存の法則により下式（５）が成立する。
【０１３６】
ＣＩ×｛ＶＡ−（ＶＡ−ΔＶｏｆ）｝
＋ＣＣ×｛Ｖｃ−（ＶＡ−ΔＶｏｆ）｝
＋ＣＦ×｛ＶＡ−（ＶＡ−ΔＶｏｆ）｝
＝ＣＩ×｛ＶＩＮ−（ＶＡ−ΔＶｏｆ）｝
＋ＣＣ×｛ＶＩＮＣ−（ＶＡ−ΔＶｏｆ）｝
＋ＣＦ×｛ＶＱ−（ＶＡ−ΔＶｏｆ）｝ ・・・ （５）
従って下式（６）が成立する。
【０１３７】
ＶＱ＝ＶＡ−（ＣＩ／ＣＦ）×（ＶＩＮ−ＶＡ）
−（ＣＣ／ＣＦ）×（ＶＩＮＣ−Ｖｃ） ・・・ （６）
上式（６）から明らかなように、出力電圧ＶＱにはオフセット電圧ΔＶｏｆが現れないため、いわゆるオフセットフリーを実現できる。
【０１３８】
また図１４、図１５のデータ線駆動回路では、比較例のフリップアラウンド型の駆動回路に比べて、出力電圧ＶＱの連続的な出力が可能になる。すなわちキャパシタＣＩ、ＣＣ、ＣＦを３つ用いることでサンプリング期間が不要となり、出力期間において上式（６）にしたがって出力電圧ＶＱを連続的に出力できる。
【０１３９】
図１６に本実施形態のデータ線駆動回路の動作説明図を示す。図１６では、水平走査期間（１Ｈ）の先頭のプリチャージ期間が、図１０、図１４で説明した初期化期間に設定される。そして、この初期化期間の後の出力期間に、データ線駆動回路が複数のデータ線を時分割にスキャン駆動する。
【０１４０】
ここでプリチャージ期間は、データ線をプリチャージするための期間である。プリチャージ期間においてデータ線には、例えば図示しないプリチャージ電圧生成回路からプリチャージ電圧Ｖｐｒｅが印加される。プリチャージ電圧Ｖｐｒｅは、例えば画素の対向電極に供給されるコモン電圧ＶＣＯＭと同一の電圧である。但しプリチャージ電圧Ｖｐｒｅは、ＶＣＯＭと異なる電圧であってもよい。
【０１４１】
例えばライン反転駆動では、水平走査期間毎に画素に印加される電圧の極性を反転させる。そのためデータ線駆動回路は、水平走査期間毎に極性が反転したデータ電圧を駆動しなければならない。本実施形態では、初期化期間においてデータ線をプリチャージするため、プリチャージ電圧Ｖｐｒｅを初期値としてデータ電圧を駆動すればよい。そのため、データ線駆動回路が短期間にデータ線を駆動することができる。
【０１４２】
また本実施形態では、プリチャージ期間を有効活用してデータ線駆動回路の初期化を行う。そしてプリチャージ終了後に出力期間に切り替えて、データ線をスキャン駆動する。このようにすれば、効率的なデータ線の駆動が可能になる。
【０１４３】
４．補正用電圧生成回路
４．１．補正用電圧の階調特性例
図１７〜図２１を用いて、本実施形態の補正用電圧生成回路について具体的に説明する。
【０１４４】
ここで上式（４）、（６）で説明したように、データ線駆動回路は、ＤＡＣからの階調電圧及び補正用ＤＡＣからの補正用電圧を反転増幅して出力する。以下では説明を簡単にするために、データ線駆動回路が、ＤＡＣからの階調電圧及び補正用ＤＡＣからの補正用電圧を正転増幅して出力し、ＣＩ／ＣＦ＝１、ＶＡ＝０であるものとして説明する。すなわち上式（４）、（６）から、データ線駆動回路１４０−１〜１４０−k-1が、
ＶＱ＝ＶＩＮ ・・・ （７）
を出力し、データ線駆動回路１４０−ｋが、
ＶＱ＝ＶＩＮ＋（ＣＣ／ＣＦ）×（ＶＩＮＣ−Ｖｃ） ・・・ （８）
を出力するものとして説明する。
【０１４５】
図１７に、本実施形態の階調電圧生成回路が出力する階調電圧の階調特性例を示す。階調電圧生成回路は、例えば高電圧側電源電圧ＶＤＨと低電圧側電源電圧ＶＤＬとを分割した複数の階調電圧を出力する。そしてＤＡＣが、この複数の階調電圧から、階調データ（例えば２５６階調）に対応する階調電圧を選択して出力する。図１７では、この階調データに対応する階調電圧の階調特性例を図示する。
【０１４６】
ところで図６等で説明したように、スキャン駆動において第ｉ＋１のブロックの第１のデータ線Ｓ１i+1が駆動されると、第ｉのブロックの第ｋのデータ線Ｓｋｉの電圧がΔＶの変動を受ける。具体的には図１７に示すように、ＤＡＣ１１０−１は階調データＧＤ１i+1を受けて、階調電圧Ｖ１i+1を出力する。上式（７）より、データ線駆動回路１４０−１がデータ電圧Ｖ１i+1を出力し、データ線Ｓ１i+1の電圧はＶ１i+1−Ｖｐｒｅだけ変化する。そしてデータ線Ｓｋｉの電圧がΔＶ＝α（Ｖ１i+1−Ｖｐｒｅ）の変動を受ける。このようにデータ線Ｓｋｉの電圧変動ΔＶは、Ｖ１i+1−Ｖｐｒｅに比例し、階調電圧生成回路の階調特性に依存した電圧となる。
【０１４７】
そこで本実施形態では、補正用電圧生成回路が、階調電圧生成回路の階調特性に対応する階調特性の補正用電圧を生成することで、階調電圧生成回路の階調特性に依存するΔＶを補正する。
【０１４８】
例えば図１８のＬ１に示すように、本実施形態の補正用電圧生成回路は、階調電圧生成回路の階調特性Ｌ２に対して所定の電圧Ｖｓ（例えばＶｓ＝（ＶＤＨ＋ＶＤＬ）／２）に関して線対称な階調特性の補正用電圧を生成する。このとき所定の電圧Ｖｓに関してプリチャージ電圧Ｖｐｒｅに対称な電圧を補正基準電圧Ｖｃ（Ｖｃ＝２Ｖｓ−Ｖｐｒｅ）とする。そうすると図１９（Ａ）に示すように、補正用ＤＡＣは、階調データＧＤ１i+1（補正用データ）を受けて補正用電圧ＶＩＮＣを出力する。ＶＩＮＣ−Ｖｃは、Ｖｓに関してＶ１i+1−Ｖｐｒｅに対称な電圧であるから、Ｖ１i+1−Ｖｐｒｅと逆符号となり、下式（９）が成り立つ。
【０１４９】
ＶＩＮＣ−Ｖｃ＝−（Ｖ１i+1−Ｖｐｒｅ） ・・・ （９）
そして上式（８）、（９）より、下式（１０）が成り立つ。
【０１５０】
ＶＱ＝ＶＩＮ−（ＣＣ／ＣＦ）×（Ｖ１i+1−Ｖｐｒｅ） ・・・ （１０）
従って、データ線Ｓｋｉの駆動時において、データ線駆動回路１４０−ｋは下式（１１）に示すデータ電圧をデータ線Ｓｋｉに出力する。
【０１５１】
ＶＱ＝Ｖｋｉ−（ＣＣ／ＣＦ）×（Ｖ１i+1−Ｖｐｒｅ） ・・・ （１１）
ここでΔＶ＝α（Ｖ１i+1−Ｖｐｒｅ）の比例係数αは、電気光学パネルによって決まる係数である。従って上式（１１）より、電気光学パネルに合わせてＣＣ／ＣＦ＝αとなるように調整すれば、
ＶＱ＝Ｖｋｉ−α（Ｖ１i+1−Ｖｐｒｅ）
＝Ｖｋｉ−ΔＶ ・・・ （１２）
が成り立ち、データ線Ｓｋｉのデータ電圧をあらかじめ−ΔＶだけ補正しておくことができる。そして、データ線Ｓ１i+1からΔＶの変動を受けたとき、結果的にデータ線Ｓｋｉの電圧が所望のＶｋｉとなるようにすることができる。
【０１５２】
ここで図１９（Ｂ）に示すように、補正用電圧生成回路が、図１９（Ａ）の階調特性に比例係数βを乗算した階調特性の補正用電圧を出力してもよい。このときＶｃも図１９（Ａ）のＶｃをβ倍した電圧であるとする。そうすると、図１９（Ｂ）に示すように、
ＶＩＮＣ−Ｖｃ＝−β（Ｖ１i+1−Ｖｐｒｅ） ・・・ （１３）
が成り立ち、
ＶＱ＝Ｖｋｉ−β×（ＣＣ／ＣＦ）×（Ｖ１i+1−Ｖｐｒｅ） ・・・ （１４）
が成り立つ。図１９（Ａ）に示すβ＝１の場合と同様に、β×ＣＣ／ＣＦ＝αとなるようにβ又はＣＣ／ＣＦを調整すれば、上式（１２）が成り立ち、データ線Ｓｋｉのデータ電圧を−ΔＶだけ補正できる。
【０１５３】
４．２．補正用電圧生成回路の構成例
図２０に本実施形態の補正用電圧生成回路の構成例を示す。本実施形態の補正用電圧生成回路は、可変抵抗素子Ｒｓ、抵抗素子Ｒ０〜Ｒ２５６を含む。
【０１５４】
可変抵抗素子Ｒｓ、抵抗素子Ｒ０〜Ｒ２５６は、高電圧側電源電圧ＶＤＨと低電圧側電源電圧ＶＤＬとの間の電圧を抵抗分割し、補正用電圧ＶＧ０〜ＶＧ２５５を出力する。高電圧側電源電圧ＶＤＨ、低電圧側電源電圧ＶＤＬは、例えば電源回路（例えば図１の電源回路５０）から供給される。
【０１５５】
可変抵抗素子Ｒｓは、例えば高電圧側電源（ＶＤＨが供給されるノード）と抵抗素子Ｒ０〜Ｒ２５６との間に設けられる。このとき上式（１４）のβは下式（１５）で表される。
【０１５６】
β＝（Ｒ１＋Ｒ２＋・・・＋Ｒ２５６）／（Ｒｓ＋Ｒ０＋Ｒ１＋・・・＋Ｒ２５６）
・・・ （１５）
したがって、可変抵抗素子Ｒｓの抵抗値が調整されることにより、補正用電圧の階調特性の比例係数βを調整できる。可変抵抗素子Ｒｓの抵抗値は、例えば図示しないホストコントローラからの指示や、レーザートリミング等によって調整されることができる。なお可変抵抗素子Ｒｓは、低電圧側電源（ＶＤＬが供給されるノード）と抵抗素子Ｒ０〜Ｒ２５６との間に設けられてもよい。
【０１５７】
ところで、スキャン駆動方式のデータドライバにおいて、ブロック境界のデータ線Ｓｋｉが隣接するデータ線Ｓ１i+1からΔＶの電圧変動を受けるという課題があった。
【０１５８】
この点本実施形態によれば、ＤＡＣに対して階調電圧を出力する階調電圧生成回路と、補正用ＤＡＣに対して補正用電圧を出力する補正用電圧生成回路とを含む。
【０１５９】
これにより、補正用電圧を階調電圧とは独立に生成することができる。そして、補正用電圧を用いることでデータ線Ｓｋｉが受ける電圧変動ΔＶを適切に補正することができる。
【０１６０】
なお図１７〜図２０で説明したように、補正用電圧生成回路は、階調電圧生成回路と同一階調数（例えば２５６階調）の補正用電圧を出力してもよく、階調電圧生成回路と異なる階調数（例えば１２８、６４階調）の補正用電圧を出力してもよい。あるいは補正用電圧生成回路は、階調電圧生成回路の階調電圧の分解能（１階調の電圧）と同一の分解能の補正用電圧を出力してもよく、異なる分解能の補正用電圧を出力してもよい。このように、独立した補正用電圧を生成することで、必要な補正精度に応じた階調数や分解能を設定できる。
【０１６１】
また本実施形態によれば、補正用電圧生成回路が、階調電圧生成回路が出力する階調電圧の階調特性に対応する補正用電圧を出力する。
【０１６２】
これにより、図１７等で説明したようにΔＶが階調電圧生成回路が出力する階調電圧の階調特性に依存することから、その階調特性に対応する補正用電圧を用いることでデータ線Ｓｋｉのデータ電圧を−ΔＶだけ補正することができる。
【０１６３】
例えば本実施形態によれば、階調電圧生成回路が、階調データに対して単調増加する階調電圧を出力するとき、補正用電圧生成回路が、階調データ（補正用データ）に対して単調減少する補正用電圧を出力してもよい。あるいは、階調電圧生成回路が、階調データに対して単調減少する階調電圧を出力するとき、補正用電圧生成回路が、階調データ（補正用データ）に対して単調増加する補正用電圧を出力してもよい。
【０１６４】
例えば図１７に示すように、階調電圧生成回路が、階調データに対して単調増加する階調電圧を出力し、図１９（Ａ）に示すように、補正用電圧生成回路が、階調データに対して単調減少する補正用電圧を出力してもよい。
【０１６５】
このようにすれば、階調電圧生成回路が出力する階調電圧の階調特性に対応する補正用電圧を実現できる。具体的には補正用電圧生成回路が、データ線Ｓ１i+1の駆動電圧Ｖ１i+1−Ｖｐｒｅに対して、極性が反転した補正用電圧を生成できる。これにより、データ線Ｓｋｉが受けるΔＶに対して極性が反対の−ΔＶの補正を実現できる。
【０１６６】
また例えば本実施形態によれば、補正用電圧生成回路が、階調電圧生成回路が出力する階調電圧の階調特性に対して所定電圧に関して線対称な階調特性に、比例係数を乗算した階調特性の補正用電圧を出力してもよい。
【０１６７】
例えば図１８で説明したように、所定電圧Ｖｓに関して階調電圧の階調特性Ｌ２に線対称な階調特性Ｌ１の補正用電圧に、図１９（Ｂ）で説明したように、比例係数βを乗算してもよい。
【０１６８】
このようにすれば、補正用ＤＡＣが、データ線Ｓ１i+1に対応する階調データＧＤ１i+1を補正用データとして受け、データ線Ｓ１i+1の駆動電圧Ｖ１i+1−Ｖｐｒｅに対して極性が反転した補正用電圧ＶＩＮＣ−Ｖｃ＝−（Ｖ１i+1−Ｖｐｒｅ）を出力できる。これにより、補正用データとして階調データＧＤ１i+1を用いてデータ線Ｓｋｉのデータ電圧の補正を実現できる。
【０１６９】
ここで本実施形態によれば、階調電圧生成回路が、非リニア（非直線特性、非線形特性）な階調特性の階調電圧を出力し、補正用電圧生成回路が、リニア（直線特性、線形特性）な階調特性の補正用電圧を出力してもよい。
【０１７０】
例えば図１７に示すように、階調電圧生成回路が、１階調の電圧が階調データに対して非等間隔の非リニアな特性の階調電圧を出力し、図２１に示すように、補正用電圧生成回路が、１階調の電圧が階調データ（補正用データ）に対して等間隔のリニアな特性の補正用電圧を出力してもよい。
【０１７１】
このとき補正用ＤＡＣは、例えば図示しない画像処理部によって階調データＧＤ１i+1を所定の演算処理したデータを補正用データとして受けて、補正用電圧ＶＩＮＣを出力してもよい。具体的には、ＧＤ１i+1を所定の演算処理したデータを受けて、ＶＩＮＣ−Ｖｃ＝−（Ｖ１i+1−Ｖｐｒｅ）を満たす補正用電圧ＶＩＮＣを出力してもよい。
【０１７２】
このようにすれば、階調電圧生成回路が出力する階調電圧の階調特性に対応する補正用電圧を実現できる。また階調データＧＤ１i+1を所定の演算処理したデータを用いることで、簡単な等間隔のラダー抵抗等により補正用電圧生成回路を構成することができる。
【０１７３】
さらに本実施形態によれば、補正用ＤＡＣが、初期化時においてプリチャージ電圧Ｖｐｒｅに対応する電圧を出力してもよい。具体的には、補正用ＤＡＣが、プリチャージ電圧Ｖｐｒｅに対応する電圧として補正基準電圧Ｖｃを出力してもよい。
【０１７４】
例えば図１８、図１９（Ａ）、図１９（Ｂ）で説明したように、Ｖｓに関してＶｐｒｅに対称な電圧、またはＶｓに関してＶｐｒｅに対称な電圧にβを乗算した電圧を、補正基準電圧Ｖｃとして出力してもよい。あるいは、これらの電圧と略同一の電圧を補正基準電圧Ｖｃとして出力してもよい。例えば図１８に示すように、階調電圧生成回路の階調特性Ｌ２において、Ｖｐｒｅに最も近い階調電圧（高電圧側に直近の階調電圧、低電圧側に直近の階調電圧）に対応する階調データをＧＤｃとする。そうすると図１９（Ａ）、図１９（Ｂ）に示すように、ＧＤｃに対応する補正用電圧を補正基準電圧Ｖｃとして出力してもよい。
【０１７５】
５．電子機器
図２２（Ａ）、図２２（Ｂ）に本実施形態の集積回路装置６０（ドライバ）を含む携帯電話（電子機器、電気光学装置）の構成例を示す。なお図２２（Ａ）、図２２（Ｂ）の構成要素の一部を省略したり、他の構成要素（例えばカメラ、操作部又は電源等）を追加したりするなどの種々の変形実施が可能である。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
【０１７６】
図２２（Ａ）、図２２（Ｂ）においてホストコントローラ４１０は、例えばＭＰＵ（Micro Processing Unit）、ベースバンドエンジンなどである。このホストコントローラ４１０は、ドライバである集積回路装置６０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２２（Ｂ）の画像処理コントローラ４２０は、ホストコントローラ４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
【０１７７】
図２２（Ａ）の場合には、集積回路装置６０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置６０は、ホストコントローラ４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、電気光学パネル４００を駆動する。一方、図２２（Ｂ）の場合には、集積回路装置６０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストコントローラ４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置６０は、画像処理コントローラ４２０の制御の下で、電気光学パネル４００を駆動する。
【０１７８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（集積回路装置、電気光学パネル、データ線、走査線、演算増幅器等）と共に記載された用語（ドライバ、液晶パネル、ソース線、ゲート線、オペアンプ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また電子機器、電気光学装置、集積回路装置、データドライバ、ドライバ回路、データ線駆動回路、ＤＡＣ、補正用ＤＡＣ、階調電圧生成回路、補正用電圧生成回路等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０１７９】
【図１】電気光学装置の構成例。
【図２】データドライバの構成例。
【図３】多重化回路の動作説明図。
【図４】スキャン駆動の動作説明図。
【図５】データ線間の寄生容量の説明図。
【図６】寄生容量によるデータ電圧の変動の説明図。
【図７】本実施形態の構成例。
【図８】本実施形態の第１の詳細な構成例。
【図９】本実施形態の第２の詳細な構成例。
【図１０】データ線駆動回路の構成例。
【図１１】データ線駆動回路の構成例。
【図１２】データ線駆動回路の動作を説明するための信号波形例。
【図１３】図１３（Ａ）、図１３（Ｂ）、図１３（Ｃ）は、データ線駆動回路の原理的な構成図。
【図１４】第ｋのデータ線駆動回路の構成例。
【図１５】第ｋのデータ線駆動回路の構成例。
【図１６】データ線駆動回路の動作説明図。
【図１７】階調電圧生成回路が生成する階調電圧の階調特性例。
【図１８】補正用電圧生成回路が生成する補正用電圧の説明図。
【図１９】図１９（Ａ）、図１９（Ｂ）は、補正用電圧生成回路が生成する補正用電圧の階調特性例。
【図２０】補正用電圧生成回路の構成例。
【図２１】補正用電圧生成回路が生成する補正用電圧の階調特性例。
【図２２】図２２（Ａ）、図２２（Ｂ）は、電子機器の構成例。
【符号の説明】
【０１８０】
１２ 電気光学パネル、２０ データドライバ、２２ シフトレジスタ、
２４，２６ ラインラッチ、２８ 多重化回路、３２ ＤＡＣ、
３４ データ線駆動回路、３６ スキャン駆動制御部、３８ 走査ドライバ、
４０ 表示コントローラ、５０ 電源回路、６０ 集積回路装置、
１００−１〜１００−ｋ 第１〜第ｋのドライバ回路、
１１０−１〜１１０−ｋ 第１〜第ｋのＤ／Ａ変換回路、
１２０ 補正用Ｄ／Ａ変換回路、
１４０−１〜１４０−ｋ 第１〜第ｋのデータ線駆動回路、
１６０ 階調電圧生成回路、１８０ 補正用電圧生成回路、４００ 電気光学パネル、
４１０ ホストコントローラ、４２０ 画像処理コントローラ
ＳＦ シフトレジスタ、ＳＲ１ データ線、ＳＲ，Ｓ１ データ電圧供給線、
ＣＬＫ スキャン駆動用クロック信号、ＯＰ 演算増幅器、ＣＩ 入力用キャパシタ、
ＣＣ 補正用キャパシタ、ＣＦ 帰還用キャパシタ、ＳＷ１ スイッチ素子、
ＳＷＣ１ 補正用スイッチ素子、Ｖｃ 補正基準電圧、ＡＧＮＤ アナログ基準電源、
Ｎ１〜Ｎ３ 第１〜第３のノード、Ｖｐｒｅ プリチャージ電圧
【特許請求の範囲】
【請求項１】
電気光学パネルの複数のデータ線を駆動する第１〜第ｋ（ｋは２以上の自然数）のドライバ回路を含み、
前記複数のデータ線が、各ブロックに第１〜第ｋのデータ線が含まれる第１〜第ｎ（ｎは２以上の自然数）のブロックにブロック分けされ、
前記第１〜第ｋのドライバ回路が、
前記第１〜第ｎのブロックのうちの第ｉ（ｉはｎ−１以下の自然数）のブロックの第１〜第ｋのデータ線を駆動した後、前記第１〜第ｎのブロックのうちの第ｉ＋１のブロックの第１〜第ｋのデータ線を駆動するスキャン駆動を行い、
前記第１〜第ｋのドライバ回路のうちの第ｋのドライバ回路が、
前記第ｉのブロックの第ｋのデータ線を駆動する際に、補正用データに基づいて補正されたデータ電圧を出力することを特徴とするデータドライバ。
【請求項２】
請求項１において、
前記第１〜第ｋのドライバ回路の各々が、
データ線を駆動するデータ線駆動回路と、
階調データを受けて、前記階調データのＤ／Ａ変換を行うＤ／Ａ変換回路と、
を有し、
前記第ｋのドライバ回路が、
前記補正用データを受けて、前記補正用データのＤ／Ａ変換を行う補正用Ｄ／Ａ変換回路をさらに有し、
前記第ｋのドライバ回路の前記データ線駆動回路が、
前記第ｋのドライバ回路の前記Ｄ／Ａ変換回路からの電圧と前記補正用Ｄ／Ａ変換回路からの電圧とに基づいてデータ電圧を出力することを特徴とするデータドライバ。
【請求項３】
請求項１又は２において、
前記補正用Ｄ／Ａ変換回路には、前記第ｉ＋１のブロックの第１のデータ線に対応する階調データ、又は前記第ｉ＋１のブロックの第１のデータ線に対応する階調データに対して所定の演算処理を行うことで生成されたデータが、前記補正用データとして入力されることを特徴とするデータドライバ。
【請求項４】
請求項２又は３において、
前記第ｋのドライバ回路の前記データ線駆動回路が、
演算増幅器と、
前記演算増幅器の第１の入力端子と前記第ｋのドライバ回路の前記Ｄ／Ａ変換回路の出力ノードとの間に設けられた入力用キャパシタと、
前記第１の入力端子と前記補正用Ｄ／Ａ変換回路の出力ノードとの間に設けられた補正用キャパシタと、
を有することを特徴とするデータドライバ。
【請求項５】
請求項２乃至４のいずれかにおいて、
前記第１〜第ｋのドライバ回路の前記Ｄ／Ａ変換回路に対して階調電圧を出力する階調電圧生成回路と、
前記第ｋのドライバ回路の前記補正用Ｄ／Ａ変換回路に対して補正用電圧を出力する補正用電圧生成回路と、
を含むことを特徴とするデータドライバ。
【請求項６】
請求項５において、
前記補正用電圧生成回路が、
前記階調電圧生成回路が出力する階調電圧の階調特性に対応する補正用電圧を出力することを特徴とするデータドライバ。
【請求項７】
請求項６において、
前記階調電圧生成回路が、階調データに対して単調増加する階調電圧を出力するときには、前記補正用電圧生成回路が、階調データに対して単調減少する階調電圧を前記補正用電圧として出力し、
前記階調電圧生成回路が、階調データに対して単調減少する階調電圧を出力するときには、前記補正用電圧生成回路が、階調データに対して単調増加する階調電圧を前記補正用電圧として出力することを特徴とするデータドライバ。
【請求項８】
請求項７において、
前記補正用電圧生成回路が、
前記階調電圧生成回路が出力する階調電圧の階調特性に対して所定電圧に関して線対称な階調特性に、比例係数を乗算した階調特性の前記補正用電圧を出力することを特徴とするデータドライバ。
【請求項９】
請求項５において、
前記階調電圧生成回路が、
非リニアな階調特性の階調電圧を出力し、
前記補正用電圧生成回路が、
リニアな階調特性の補正用電圧を出力することを特徴とするデータドライバ。
【請求項１０】
請求項２乃至９のいずれかにおいて、
前記第ｋのドライバ回路の前記データ線駆動回路が、
第１の入力端子にサミングノードが接続され、第２の入力端子にアナログ基準電源が供給され、出力端子に出力ノードが接続される演算増幅器と、
前記第ｋのドライバ回路の前記Ｄ／Ａ変換回路からの階調電圧が供給される入力ノードと第１のノードとの間に設けられた第１のスイッチ素子と、
前記第１のノードと前記サミングノードとの間に設けられた入力用キャパシタと、
前記第１のノードとアナログ基準電源との間に設けられた第２のスイッチ素子と、
前記サミングノードと第２のノードとの間に設けられた帰還用キャパシタと、
前記第２のノードと前記出力ノードとの間に設けられた第３のスイッチ素子と、
前記第２のノードとアナログ基準電源との間に設けられた第４のスイッチ素子と、
前記サミングノードと前記出力ノードとの間に設けられた第５のスイッチ素子と、
前記補正用Ｄ／Ａ変換回路からの補正用電圧が入力される補正用入力ノードと第３のノードとの間に設けられた第１の補正用スイッチ素子と、
前記第３のノードと前記サミングノードとの間に設けられた補正用キャパシタと、
前記第３のノードと補正基準電圧が供給される補正基準電圧ノードとの間に設けられた第２の補正用スイッチ素子と、
を含むことを特徴とするデータドライバ。
【請求項１１】
請求項１０において、
前記補正用Ｄ／Ａ変換回路が、
初期化時においてプリチャージ電圧に対応する電圧を前記補正基準電圧として出力することを特徴とするデータドライバ。
【請求項１２】
請求項１乃至１１のいずれかに記載のデータドライバを含むことを特徴とする集積回路装置。
【請求項１３】
請求項１２に記載の集積回路装置を含むことを特徴とする電子機器。
【請求項１】
電気光学パネルの複数のデータ線を駆動する第１〜第ｋ（ｋは２以上の自然数）のドライバ回路を含み、
前記複数のデータ線が、各ブロックに第１〜第ｋのデータ線が含まれる第１〜第ｎ（ｎは２以上の自然数）のブロックにブロック分けされ、
前記第１〜第ｋのドライバ回路が、
前記第１〜第ｎのブロックのうちの第ｉ（ｉはｎ−１以下の自然数）のブロックの第１〜第ｋのデータ線を駆動した後、前記第１〜第ｎのブロックのうちの第ｉ＋１のブロックの第１〜第ｋのデータ線を駆動するスキャン駆動を行い、
前記第１〜第ｋのドライバ回路のうちの第ｋのドライバ回路が、
前記第ｉのブロックの第ｋのデータ線を駆動する際に、補正用データに基づいて補正されたデータ電圧を出力することを特徴とするデータドライバ。
【請求項２】
請求項１において、
前記第１〜第ｋのドライバ回路の各々が、
データ線を駆動するデータ線駆動回路と、
階調データを受けて、前記階調データのＤ／Ａ変換を行うＤ／Ａ変換回路と、
を有し、
前記第ｋのドライバ回路が、
前記補正用データを受けて、前記補正用データのＤ／Ａ変換を行う補正用Ｄ／Ａ変換回路をさらに有し、
前記第ｋのドライバ回路の前記データ線駆動回路が、
前記第ｋのドライバ回路の前記Ｄ／Ａ変換回路からの電圧と前記補正用Ｄ／Ａ変換回路からの電圧とに基づいてデータ電圧を出力することを特徴とするデータドライバ。
【請求項３】
請求項１又は２において、
前記補正用Ｄ／Ａ変換回路には、前記第ｉ＋１のブロックの第１のデータ線に対応する階調データ、又は前記第ｉ＋１のブロックの第１のデータ線に対応する階調データに対して所定の演算処理を行うことで生成されたデータが、前記補正用データとして入力されることを特徴とするデータドライバ。
【請求項４】
請求項２又は３において、
前記第ｋのドライバ回路の前記データ線駆動回路が、
演算増幅器と、
前記演算増幅器の第１の入力端子と前記第ｋのドライバ回路の前記Ｄ／Ａ変換回路の出力ノードとの間に設けられた入力用キャパシタと、
前記第１の入力端子と前記補正用Ｄ／Ａ変換回路の出力ノードとの間に設けられた補正用キャパシタと、
を有することを特徴とするデータドライバ。
【請求項５】
請求項２乃至４のいずれかにおいて、
前記第１〜第ｋのドライバ回路の前記Ｄ／Ａ変換回路に対して階調電圧を出力する階調電圧生成回路と、
前記第ｋのドライバ回路の前記補正用Ｄ／Ａ変換回路に対して補正用電圧を出力する補正用電圧生成回路と、
を含むことを特徴とするデータドライバ。
【請求項６】
請求項５において、
前記補正用電圧生成回路が、
前記階調電圧生成回路が出力する階調電圧の階調特性に対応する補正用電圧を出力することを特徴とするデータドライバ。
【請求項７】
請求項６において、
前記階調電圧生成回路が、階調データに対して単調増加する階調電圧を出力するときには、前記補正用電圧生成回路が、階調データに対して単調減少する階調電圧を前記補正用電圧として出力し、
前記階調電圧生成回路が、階調データに対して単調減少する階調電圧を出力するときには、前記補正用電圧生成回路が、階調データに対して単調増加する階調電圧を前記補正用電圧として出力することを特徴とするデータドライバ。
【請求項８】
請求項７において、
前記補正用電圧生成回路が、
前記階調電圧生成回路が出力する階調電圧の階調特性に対して所定電圧に関して線対称な階調特性に、比例係数を乗算した階調特性の前記補正用電圧を出力することを特徴とするデータドライバ。
【請求項９】
請求項５において、
前記階調電圧生成回路が、
非リニアな階調特性の階調電圧を出力し、
前記補正用電圧生成回路が、
リニアな階調特性の補正用電圧を出力することを特徴とするデータドライバ。
【請求項１０】
請求項２乃至９のいずれかにおいて、
前記第ｋのドライバ回路の前記データ線駆動回路が、
第１の入力端子にサミングノードが接続され、第２の入力端子にアナログ基準電源が供給され、出力端子に出力ノードが接続される演算増幅器と、
前記第ｋのドライバ回路の前記Ｄ／Ａ変換回路からの階調電圧が供給される入力ノードと第１のノードとの間に設けられた第１のスイッチ素子と、
前記第１のノードと前記サミングノードとの間に設けられた入力用キャパシタと、
前記第１のノードとアナログ基準電源との間に設けられた第２のスイッチ素子と、
前記サミングノードと第２のノードとの間に設けられた帰還用キャパシタと、
前記第２のノードと前記出力ノードとの間に設けられた第３のスイッチ素子と、
前記第２のノードとアナログ基準電源との間に設けられた第４のスイッチ素子と、
前記サミングノードと前記出力ノードとの間に設けられた第５のスイッチ素子と、
前記補正用Ｄ／Ａ変換回路からの補正用電圧が入力される補正用入力ノードと第３のノードとの間に設けられた第１の補正用スイッチ素子と、
前記第３のノードと前記サミングノードとの間に設けられた補正用キャパシタと、
前記第３のノードと補正基準電圧が供給される補正基準電圧ノードとの間に設けられた第２の補正用スイッチ素子と、
を含むことを特徴とするデータドライバ。
【請求項１１】
請求項１０において、
前記補正用Ｄ／Ａ変換回路が、
初期化時においてプリチャージ電圧に対応する電圧を前記補正基準電圧として出力することを特徴とするデータドライバ。
【請求項１２】
請求項１乃至１１のいずれかに記載のデータドライバを含むことを特徴とする集積回路装置。
【請求項１３】
請求項１２に記載の集積回路装置を含むことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１０−１１７４６６（Ｐ２０１０−１１７４６６Ａ）
【公開日】平成２２年５月２７日（２０１０．５．２７）
【国際特許分類】
【出願番号】特願２００８−２８９５９３（Ｐ２００８−２８９５９３）
【出願日】平成２０年１１月１２日（２００８．１１．１２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年５月２７日（２０１０．５．２７）
【国際特許分類】
【出願日】平成２０年１１月１２日（２００８．１１．１２）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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