バンド・ギャップ基準から可変出力電圧を生成する方法及び装置
【課題】電圧基準回路から可変出力電圧を生成する方法及び装置を提供すること。
【解決手段】電圧基準回路は、負の温度係数を有する第１の電圧信号を生成する第１の電圧発生器と、正の温度係数を有する第２の電圧信号を生成する第２の電圧発生器とを備える。電圧基準回路は、基準電流を第１の電圧発生器及び第２の電圧発生器に供給する電流発生器を更に備える。第１の電圧信号を第２の電圧信号と比較する比較器が比較結果を生成し、比較結果に関係付けられた電流変化で基準電流を修正する。電圧基準回路は、電流発生器に結合された出力端末を備え、出力端末はバンド・ギャップ電圧より高い電圧差であって温度変化に実質的に依存しない電圧を含む。
【解決手段】電圧基準回路は、負の温度係数を有する第１の電圧信号を生成する第１の電圧発生器と、正の温度係数を有する第２の電圧信号を生成する第２の電圧発生器とを備える。電圧基準回路は、基準電流を第１の電圧発生器及び第２の電圧発生器に供給する電流発生器を更に備える。第１の電圧信号を第２の電圧信号と比較する比較器が比較結果を生成し、比較結果に関係付けられた電流変化で基準電流を修正する。電圧基準回路は、電流発生器に結合された出力端末を備え、出力端末はバンド・ギャップ電圧より高い電圧差であって温度変化に実質的に依存しない電圧を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電圧基準回路に関する。より詳細には、本発明は、バンド・ギャップ基準から可変基準電圧を生成する回路及び方法に関する。
【背景技術】
【０００２】
アナログ信号及びデジタル信号を操作及び生成する多くのシステムは、こうしたシステムのためのバイアス点を定義する、精密で安定な電圧基準及び電流基準を必要とする。多くの場合、こうした電圧基準を回路に対する供給電圧に追加しなければならず、また、こうした電圧基準は独立でなければならない。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）及びその他の半導体デバイスにおいては、こうした応用の中には、センス増幅器、入力信号レベル・センサ、位相ロックループ、遅延ロックループ及びその他の様々なアナログ回路などの領域内にあるものがある。
【０００３】
こうした電圧基準を生成するのに多くの技法が存在する。従来のバイアス生成技法は、単純な抵抗器電圧分割器から、順方向バイアスがかけられたダイオードによって生成された電圧降下、逆方向バイアスがかけられたツェナー・ダイオード、及び、精密なバンド・ギャップ基準回路に至るまで、様々である。典型的には、こうした基準電圧は電源供給電圧とは独立であり、且つ、温度変化にわたって比較的一定である必要がある。
【０００４】
電圧基準は、直列抵抗を使用する従来の単純な電圧分割器回路から生成することができる。遺憾ながら、得られる基準電圧は供給電圧の関数であり、抵抗の精度を制御することは難しい。したがって、電源の独立性が必要であるとき、電圧分割器は適切な解決策ではない。
【０００５】
ダイオードにおける電圧降下を使用して、電源から独立した基準電圧を生成することができる。しかし、ダイオード電圧降下は温度に依存するので、基準電圧を広い温度範囲にわたって実質的に一定にしなければならないシステムでは不適切である。
【０００６】
電源に依存しない基準電圧を生成するのに、トランジスタ閾値電圧（Ｖｔ）を使用して基準を生成する相補型ＭＯＳ（ＣＭＯＳ）回路がしばしば使用される。典型的には、こうした回路は、面積が小さく、比較的単純であり、比較的供給電圧から独立であるという利点を有する。しかし、典型的には、Ｖｔ基準バイアス源はダイオード基準と同じく温度変化と共に変動する。
【０００７】
バンド・ギャップ基準電源は極めて柔軟であって、実質的に電源及び温度に依存しない基準電圧を生成することができる。しかし、従来のバンド・ギャップ基準回路は、シリコンのバンド・ギャップにおける電圧又は該バンド・ギャップ電圧の整数倍の電圧を生成する。
【０００８】
従来のバンド・ギャップ基準１０の回路図を図１に示す。このバンド・ギャップ基準は、電流源として構成されたｐチャネル・トランジスタ１２、増幅器１５、２つのダイオード接続バイポーラ・トランジスタ２８、３８及び抵抗２２、３２、３６を備える。バイポーラ・トランジスタ２８、３８は、第１のバイポーラ・トランジスタ２８が１の相対的大きさのＰ−Ｎ接合面積を有し、第２のバイポーラ・トランジスタ３８がバイポーラ・トランジスタ２８のＮ倍の大きさのＰ−Ｎ接合面積を有するような相対的大きさの接合面積で構成される。
【０００９】
一般に、バンド・ギャップ基準は、大きさが異なるがエミッタ電流が同一である２つのダイオードは異なる電流密度を有するので、その結果、Ｐ−Ｎ接合の両端間で僅かに異なる電圧降下を有する、という原理から導出される。さらに、Ｐ−Ｎ接合は負の温度係数を有し、Ｐ−Ｎ接合における電圧降下の変化は温度変化に反比例する。言い換えれば、温度が上昇するにつれ、Ｐ−Ｎ接合における電圧降下は低下する。例えば、シリコンにおいては、Ｐ−Ｎ接合における電圧降下は温度に対して約−２．２ｍＶ／℃で反比例する。
【００１０】
動作において、増幅器１５に対するフィードバックは、反転入力ノード２０と非反転入力ノード３０とが実質的に同じ電位に維持される定常状態を作るように動作する。入力が同電位でない場合、増幅器１５は、フィードバック・ノード１８での電圧を降下又は上昇させるように動作する。それにより、フィードバック・ノード１８上の電圧はｐチャネル・トランジスタ１２を流れる電流を増大又は減少させる。したがって、抵抗２２、３２が同じ値を有する回路においては、第１のバイポーラ・トランジスタ２８での電圧降下は、第２のバイポーラ・トランジスタ３８での電圧降下と抵抗３６での電圧降下との組合せに等しい。その結果、抵抗３６での電圧降下は、第１のトランジスタ２８での電圧降下と第２のトランジスタ３８での電圧降下との差を表す。この差は一般にΔＶｂｅと呼ばれ、２つのバイポーラ・トランジスタ２８、３８の間の電圧降下の差を表すことを示す。ΔＶｂｅは絶対温度に比例する（ＰＴＡＴ）電圧とも呼ばれる。これは、出力信号４０が実質的に温度独立性を維持するように、第１のバイポーラ・トランジスタ２８の負の温度係数とほぼ逆の正の温度係数で、温度変化に比例して電圧が調整されるからである。
【００１１】
ダイオードの温度係数が負であることに起因して、温度が上昇するにつれ、第１のバイポーラ・トランジスタ２８のＶｂｅは、第２のバイポーラ・トランジスタ３８のＶｂｅの減少よりも高い割合で減少する。したがって、フィードバック・ループを定常状態に保つために、抵抗３６でのΔＶｂｅは直接の温度相関を有する（すなわち、温度が上昇するにつれて電圧変化が増大する）。定常状態にあるとき、この回路は、約１．２５ボルトであるシリコンのバンド・ギャップ電圧に実質的に等しい派生出力信号４０を生成する。
【００１２】
図２は、第１のバイポーラ・トランジスタ２８の負の温度係数２５、ＶＰＴＡＴから得られる正の温度係数３５、及び実質的に温度に依存しない出力電圧４５を示す。
従来の別のバンド・ギャップ基準６０の回路図を図３に示す。図３のバンド・ギャップ基準６０は、バンド・ギャップ電圧の２倍の基準電圧を生成するように構成され得る。バンド・ギャップ基準６０は、電流源として構成されたｐチャネル・トランジスタ６２、増幅器６５、４つのダイオード接続バイポーラ・トランジスタ７８、７９、８８、８９及び抵抗７２、８２、８６を備える。この回路においては、バイポーラ・トランジスタ７８とバイポーラ・トランジスタ７９とが直列に接続され、２つのダイオードの電圧降下が生み出される。同様に、バイポーラ・トランジスタ８８とバイポーラ・トランジスタ８９とが直列に接続され、２つのダイオード電圧降下が生み出される。バイポーラ・トランジスタ８８、８９のＰ−Ｎ接合の面積はバイポーラ・トランジスタ７８、７９のＰ−Ｎ接合の面積よりも例えばＮ倍大きい。
【００１３】
図３の回路に対するフィードバックは、図１の回路と同様に動作する。その結果、抵抗８６での電圧降下は、バイポーラ・トランジスタ７８、７９での２ダイオード電圧降下と、バイポーラ・トランジスタ８８、８９での２ダイオード電圧降下との差にほぼ等しく設定される。その結果得られる出力信号９０上の電圧は、シリコン・バンド・ギャップ電圧の約２倍（すなわち約２．５ボルト）である。この回路を、３つ以上の直列のトランジスタを使用することによって拡張すると、バンド・ギャップ電圧の整数倍の電圧基準を生成することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、実質的に温度から独立していて、実質的に供給電圧から独立であり、シリコン・バンド・ギャップ電圧の整数倍ではなくバンド・ギャップ電圧より高い可変出力を生成することのできる基準電圧発生器が求められている。
【課題を解決するための手段】
【００１５】
幾つかの実施の形態での本発明は、実質的に温度から独立であり、実質的に供給電圧から独立であり、バンド・ギャップ電圧より高い電圧出力の基準電圧を生成する方法及び装置を含む。
【００１６】
本発明の一つの実施の形態においては、電圧基準回路が、負の温度係数を有する第１の電圧信号を生成するように構成された第１の電圧発生器を含む。電圧基準回路は、正の温度係数及びオフセット電流を有する基準電流を供給するように構成された発生器を更に含み、基準電流は第１の電圧信号の電圧に関係付けられる。電圧基準回路は、第１の電圧発生器と電流発生器との間に動作可能に結合された第１の抵抗素子を更に含む。最後に、電圧基準回路は電流発生器に動作可能に結合された出力信号を含み、出力信号はバンド・ギャップ電圧より高い電圧オフセットであって温度変化から実質的に独立である電圧を含む。
【００１７】
本発明の別の実施の形態では、電圧基準回路は、第１の入力と第２の入力と比較結果とを有する増幅器を備える。電圧基準回路は、比較結果の電圧に関係付けられた電流を供給するように構成された電流源を更に含み、電流源の出力が出力信号として構成される。電圧基準回路は、出力信号と第１の入力との間に動作可能に結合された第１の抵抗素子と、第１の入力と接地との間に順方向バイアス方向で動作可能に結合された第１のＰ−Ｎ接合素子とを更に含む。電圧基準回路は、出力信号と第２の入力との間に動作可能に結合された第２の抵抗素子と、第２の入力に動作可能に結合された第３の抵抗素子と、第３の抵抗素子と接地との間に順方向バイアス方向で第３の抵抗素子に直列に動作可能に結合された第２のＰ−Ｎ接合素子とを更に含む。更に、電圧基準回路は第２の入力と接地との間に動作可能に結合された第４の抵抗素子を含む。
【００１８】
本発明の別の実施の形態においては、電圧基準回路は、第１の入力と第２の入力と出力信号として構成された比較結果とを有する増幅器を備える。電圧基準回路は、出力信号と第１の入力との間に動作可能に結合された第１の抵抗素子と、第１の入力と接地との間に順方向バイアス方向で動作可能に結合された第１のＰ−Ｎ接合素子とを更に含む。電圧基準回路は、出力信号と第２の入力との間に動作可能に結合された第２の抵抗素子と、第２の入力に動作可能に結合された第３の抵抗素子と、第３の抵抗素子と接地との間に順方向バイアス方向で第３の抵抗素子と直列に動作可能に結合された第２のＰ−Ｎ接合素子とを更に含む。更に、電圧基準回路は、第２の入力と接地との間に動作可能に結合された第４の抵抗素子を含む。
【００１９】
本発明の別の実施の形態は基準電圧を生成する方法を含む。この方法は基準電流を生成することを含む。この方法はまた、基準電流の第１の部分に関係付けられた第１の電圧信号を生成することであって、第１の電圧が温度変化と反比例の関係にあること、及び、基準電流の第２の部分に関係付けられた第２の電圧信号を生成することであって、第２の電圧が温度変化と正比例の関係にあることを含む。この方法はまた、第１の電圧信号を第２の電圧信号と比較して比較結果を生成すること、及び、比較結果に関係付けられた電流変化を用いて基準電流を修正することを含む。最後に、この方法はまた、第２の電圧に関係付けられた出力電圧を供給することを含み、出力電圧は、バンド・ギャップ電圧より高い電圧オフセットであって温度変化から実質的に独立である。
【００２０】
本発明の別の実施の形態は、本明細書に記載の本発明の一つの実施の形態による少なくとも１つの電圧基準回路を含む半導体デバイスを含む。
本発明の別の実施の形態は、半導体ウェーハ上に製造された少なくとも１つの半導体デバイスを含み、その少なくとも１つの半導体デバイスは、本明細書に記載の本発明の一つの実施の形態による少なくとも１つの電圧基準回路を含む。
【００２１】
本発明による更に別の実施形態は、少なくとも１つの入力装置と、少なくとも１つの出力装置と、少なくとも１つのプロセッサと、少なくとも１つのメモリ装置とを含む電子システムを含む。少なくとも１つのメモリ装置は、本明細書に記載の本発明の一つの実施の形態による少なくとも１つの電圧基準回路を含む。
【発明を実施するための最良の形態】
【００２２】
複数の実施の形態での本発明は、実質的に温度から独立であり、実質的に供給電圧から独立であり、バンド・ギャップ電圧より大きい電圧出力の基準電圧を生成する方法及び装置を含む。
【００２３】
この記述における一部の回路は、ダイオード接続トランジスタと呼ばれる周知の回路構成を含む。ダイオード接続トランジスタは、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタのゲートとドレインとが接続されるとき、又は、バイポーラ・トランジスタのベースとコレクタとが接続されるときに形成される。例えば、図１に示す回路においては、バイポーラ・トランジスタ２８、３８がダイオード構成で接続される。このように接続されると、トランジスタはＰ−Ｎ接合ダイオードと同様の電圧対電流特性で動作する。
【００２４】
歴史的には、バイポーラ接合トランジスタのベースからエミッタへの電圧（Ｖｂｅ）を使用して、シリコンのバンド・ギャップ電圧に対応する電圧基準が定義された。しかし、従来のダイオードやダイオード構成で接続されたＣＭＯＳデバイスなどのバイポーラ・トランジスタではない、Ｐ−Ｎ接合を作る任意の装置を使用することができる。本発明の様々な実施の形態では様々なデバイスからバンド・ギャップ電圧を得ることができるが、バンド・ギャップ電圧を生成するのに使用される適切なデバイスは、一般に、ダイオード、Ｐ−Ｎ接合素子、ダイオード接続ＣＭＯＳトランジスタ、ダイオード接続バイポーラ・トランジスタと呼ばれる。さらに、こうしたデバイスのいずれかによって発生した電圧降下は、歴史的なＶｂｅという用語を用いて表わされる。
【００２５】
図４は、温度変化に実質的に依存しないバンド・ギャップ電圧より大きい基準電圧を生成する理論を示すための回路モデル９０を示す。電流発生器９２は抵抗素子９４と負温度係数素子９６との直列の組合せに結合される。抵抗素子９４は絶対温度に比例する（ＰＴＡＴ）電圧（正の温度係数とも呼ばれる）を供給して負温度係数素子９６とのバランスを取る。電流発生器９２は以下で完全に説明するように、出力ノード９８での電圧がバンド・ギャップ電圧よりも高い電圧であるように選択することができるよう、従来のバンド・ギャップ基準回路とは異なる基準電流Ｉｐｔｃｏ（オフセット電流を有する正の温度係数）を提供する。
【００２６】
図５Ａは、バンド・ギャップ電圧より大きい可変出力電圧を生成する、本発明の一つの実施の形態を示す。電圧基準回路１００は、ｐチャネル・トランジスタとして構成された電流源１０５、増幅器１４０、第１の電圧発生器１５０及び第２の電圧発生器１６０を備えている。第１の電圧発生器１５０は第１のＰ−Ｎ接合素子Ｄ１と第１の抵抗素子Ｒ１を含む。第２の電圧発生器１６０は、第２のＰ−Ｎ接合素子Ｄ２、第２の抵抗素子Ｒ２、第３の抵抗素子Ｒ３及び第４の抵抗素子Ｒ４を含む。第１のＰ−Ｎ接合素子Ｄ１及び第２のＰ−Ｎ接合素子Ｄ２は、第１のＰ−Ｎ接合素子Ｄ１が１の相対的な大きさの接合面積を有し、第２のＰ−Ｎ接合素子Ｄ２が第１のＰ−Ｎ接合素子ＤのＮ倍の大きさの接合面積を有するような相対的な大きさの接合面積で構成される。
【００２７】
一般的には、出力信号１３０上に所望の電圧を生成する本発明の実施の形態が説明されるが、当業者は理解するように、一部の応用例は、電圧基準ではなく又は電圧基準に加えて、電流基準を必要とする。こうした応用例においては、図５Ｂに示す一つの実施の形態を使用することができる。図５Ｂの実施の形態は図５Ａの実施の形態と同様であり、出力信号１３０上の電圧に比例する出力電流信号１４６を生成するのに用いることができるオプションの出力電流源１４４を含む。図５Ｂの実施の形態では、出力電流信号１４６を生成するのに単純なｐチャネル・トランジスタが使用される。当業者は認識するように、他の電流源も可能であり、本発明の範囲に包含される。
【００２８】
同様に、当業者は認識するように、例えばソース・ホロワ構成のｎチャネル・トランジスタなどの回路素子を用いて電流源１０５を構成できる。また、様々な回路素子及び接続を使用して抵抗素子を形成し、比較的一定な抵抗値を生成することができる。幾つかの可能な抵抗の実現形態には、離散抵抗、抵抗素子としての或る長さのＮ＋ドープ領域、抵抗素子としての或る長さのＰ＋ドープ領域、抵抗素子としての或る長さのポリシリコン、飽和領域で動作するように接続されたｎチャネル・トランジスタ、及び、飽和領域で動作するように接続されたｐチャネル・トランジスタが含まれる。
【００２９】
前述のように、同一のエミッタ電流を有し且つ大きさの異なる２つのダイオードは異なる電流密度を有するので、その結果、Ｐ−Ｎ接合において僅かに異なる電圧降下を有する。同様に、異なる電流密度は異なる電圧降下を生じるので、２つのダイオードを、同一の大きさ（すなわちＮ＝１）を有するように、且つ、これら２つのダイオードを流れる異なる電流を供給するように設計された回路を有するように選択することもできる。さらに、Ｐ−Ｎ接合は負の温度係数を有し、Ｐ−Ｎ接合での電圧降下の変化は温度変化と反比例の関係にある。言い換えれば、温度が上昇するにつれてＰ−Ｎ接合での電圧降下は低下する。例えば、シリコンでは、Ｖｂｅは約−２．２ｍＶ／℃で温度と反比例する。したがって、電流密度の差により、第１のＰ−Ｎ接合素子Ｄ１に、第２のＰ−Ｎ接合素子Ｄ２と僅かに異なる電圧降下が生じる。
【００３０】
動作において、増幅器１４０に対するフィードバックは、反転入力ノード１４１（第１の入力とも呼ぶ）と非反転入力ノード１４２（第２の入力とも呼ぶ）とがほぼ同電位に維持される定常状態を発生するように動作する。入力が同電位ではない場合、増幅器１４０はフィードバック・ノード１４８での電圧（比較結果とも呼ばれる）を低下又は上昇させるように動作する。フィードバック・ノード１４８での電圧は電流源１０５を流れる電流を増大又は減少させる。
【００３１】
図５Ａの回路を分析するに際して、ダイオードの両端間の電圧は近似的に
【００３２】
【数１】
【００３３】
と表現できることを示すことができ、また当業者の認識するところである。ただし、ｋはボルツマン定数であって約１．３８０６×１０−２３ジュール／°Ｋに等しく、ｑは電子の電荷であって約１．６０２×１０−１９クーロンに等しく、Ｔはケルビン単位の絶対温度であり、Ｉはダイオードを流れる順方向電流であり、Ｉｓはダイオードの逆飽和電流を表し、ＡはＰ−Ｎ接合の面積である。項ｋＴ／ｑはしばしば熱電圧（ＶＴ）と呼ばれる。したがって、室温３００°Ｋでは、ＶＴは約２６ミリボルトに等しい。
【００３４】
前述のように、増幅器１４０に対するフィードバックは、第１の電圧信号１１０の電圧と第２の電圧信号１２０の電圧とを実質的に同じ電圧へ移動させるように動作する。したがって、
【００３５】
【数２】
【００３６】
が成り立つ。
ΔＶｂｅは第１のＰ−Ｎ接合素子Ｄ１と第２のＰ−Ｎ接合素子Ｄ２との電圧降下の差を表すから、ＶＲ３はΔＶｂｅとも呼ぶことができる。ダイオードの式に代入すると、ΔＶｂｅは
【００３７】
【数３】
【００３８】
のように表わされる。
抵抗素子Ｒ１、Ｒ２が同じ抵抗を有するように選択され、第１の電圧信号１１０の電圧が第２の電圧信号１２０の電圧と実質的に等しい定常状態にある場合、電流Ｉ１は電流Ｉ２と実質的に等しく、式２を
【００３９】
【数４】
【００４０】
のように書くことができる。ただし、Ｎは第１のＰ−Ｎ接合素子Ｄ１と第２のＰ−Ｎ接合素子Ｄ２とのＰ−Ｎ接合面積の比に等しい。
出力信号１３０での電圧は、第１の抵抗素子Ｒ１と第１のＰ−Ｎ接合素子Ｄ１とにおける電圧降下の和であり、
【００４１】
【数５】
【００４２】
のように書くことができる。
電流Ｉ２は、副電流Ｉ２ａ（第１の部分とも呼ばれる）と副電流Ｉ２ｂ（第２の部分とも呼ばれる）の和に等しく、式
【００４３】
【数６】
【００４４】
で表される。ただし、Ｖ２は第２の電圧信号１２０の電圧を示す。しかし、定常状態では、Ｖ２はＶｂｅ１に等しいので、式６は
【００４５】
【数７】
【００４６】
のように書くことができる。
したがって、第２の抵抗素子Ｒ２での電圧降下は、
【００４７】
【数８】
【００４８】
となる。
定常状態ではＶＲ１はＶＲ２に等しい。その結果、式５でのＶｏｕｔは
【００４９】
【数９】
【００５０】
のように書くことができる。
この式から、温度変化に対する出力信号１３０の電圧変化が実質的にゼロに近い実質的な温度独立性を依然として維持しながら、約１．２５ボルトのバンド・ギャップ電圧よりも高い出力信号１３０上の電圧に適合するパラメータの組を定義することができる。換言すると、
【００５１】
【数１０】
【００５２】
で表される。
例えば、Ｒ１＝Ｒ２＝２４０キロオーム、Ｒ３＝１５キロオーム、Ｒ４＝４００キロオーム、Ｎ＝８の場合、約２．２ＶのＶｏｕｔを得ることができる。
【００５３】
対照的に、図１の従来技術の回路を分析すると、電流Ｉ２についての式が得られ、その式は
【００５４】
【数１１】
【００５５】
のように表すことができる。したがって、抵抗素子２２での電圧降下は
【００５６】
【数１２】
【００５７】
で表される。したがって、定常状態においては、また、Ｖ２２がＶ３２と等しい場合、図１のＶｏｕｔは
【００５８】
【数１３】
【００５９】
と書くことができる。換言すると、図１の従来技術の回路の場合のＶｏｕｔは
Ｖｏｕｔ＝Ｖｂｅ１＋Ａ＊Ｖｂｅ
と書くことができる。一方、本発明の実施の形態では、Ｖｏｕｔは
Ｖｏｕｔ＝Ｖｂｅ１＋Ｂ＊ΔＶｂｅ＋Ｃ＊Ｖｂｅ１
と書くことができる。
【００６０】
式９は図６Ａによってグラフで示すことができる。図６Ａにおいて、線１２５は第１のＰ−Ｎ接合素子Ｄ１の負の温度係数（すなわち、第１の電圧信号１１０と定常状態での第２電圧信号１２０と）を示し、線１３５はＲ２での電圧差を示し、これは抵抗Ｒ２とＩｐｔｃｏとの積に等しい（すなわち、Ｒ２＊Ｉｐｔｃｏ）。線１３５は図２の傾きと同様の傾き、すなわち、式９の（Ｒ２／Ｒ３）＊ΔＶｂｅ項と同様の傾きを含む。しかし図６Ａでは、線１３５は図２よりも高いｙ切片を含む。ｙ切片は（Ｒ２／Ｒ４）＊Ｖｂｅ１と定義される式９の部分によって表わされる。線１４５は線１２５と線１３５との和であるＶｏｕｔ電圧を表わす。
【００６１】
同様に、電流Ｉ２は図６Ｂによってグラフで表すことができる。電流Ｉ２は副電流Ｉ２ａと副電流Ｉ２ｂとの和として示される。図から分かるように、式７のΔＶｂｅ項に起因して、電流Ｉ２ａは温度変化と正比例の関係にある。同様に、式７のＶｂｅ１項に起因して、副電流Ｉ２ｂは温度変化と反比例の関係にある。その結果、電流Ｉ２のＩ２ａ部分からの正の温度係数と電流Ｉ２のＩ２ｂ部分からの追加のオフセット電流とによって（図４に示す）電流発生器９２が基準電流Ｉｐｔｃｏを如何に作ることができるかが分かる。
【００６２】
図５Ａの電圧基準回路の動作において、増幅器１４０に対するフィードバックは、反転入力ノード１４１と非反転入力ノード１４２とがほぼ同電位に維持される定常状態を発生するように動作する。入力が同電位ではない場合、増幅器１４０はフィードバック・ノード１４８での電圧を低下又は上昇させるように動作する。そこで、フィードバック・ノード１４８での電圧は、電流源１０５を流れる電流を増大又は減少させる。したがって、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２とが同じ値を有する回路では、第１のＰ−Ｎ接合素子Ｄ１での電圧降下は、第２のＰ−Ｎ接合素子Ｄ２と第３の抵抗素子Ｒ３と第４の抵抗素子Ｒ４との回路組合せでの電圧降下に等しい。前述のように、ダイオードに対する温度係数が負であるために、温度が上昇するにつれて、第１のＰ−Ｎ接合素子Ｄ１のＶｂｅは第２のＰ−Ｎ接合素子Ｄ２のＶｂｅの減少よりも高い比率で減少する。したがって、フィードバック・ループを定常状態に保つために、第３の抵抗素子Ｒ３でのΔＶｂｅは正の温度相関を有する（すなわち、温度が上昇するにつれて電圧変化は増大する）。
【００６３】
しかし、本発明の実施の形態では、第４の抵抗素子Ｒ４は第３の抵抗素子Ｒ３と第２のＰ−Ｎ接合素子Ｄ２を迂回して接地へ至る分路電流路を提供する。これは電流Ｉ２を増大させるように働くので、第２の抵抗素子Ｒ２での電圧降下が大きくなる。言い換えれば、適切な抵抗比を選択した場合、Ｒ２に対するＲ３の比を調整することによってＶ２を実質的に熱電圧の近傍に保つことができる。しかし、同時に、Ｒ２に対してＲ４を調整することにより、第１の抵抗素子Ｒ１及び第２の抵抗素子Ｒ２において一層大きな電圧降下を生成して出力信号１３０上の基準電圧を上昇させることができる。電源電圧からの実質的な独立性と温度変化からの実質的な独立性とを維持しながら、異なる抵抗比を選択して基準電圧を異なる値に変更することができる。
【００６４】
図７Ａは、バンド・ギャップ電圧より大きい可変出力電圧を生成する本発明の別の実施の形態を示す。電圧基準回路１００は、増幅器１４０’、第１の抵抗素子Ｒ１’、第２の抵抗素子Ｒ２’、第１の電圧発生器１５０’及び第２の電圧発生器１６０’を備えている。第１の電圧発生器１５０’は第１のＰ−Ｎ接合素子Ｄ１’を備える。第２の電圧発生器１６０’は、第２のＰ−Ｎ接合素子Ｄ２’と第３の抵抗素子Ｒ３’と第４の抵抗素子Ｒ４’とを備える。第１のＰ−Ｎ接合素子Ｄ１’及び第２のＰ−Ｎ接合素子Ｄ２’は、第１のＰ−Ｎ接合素子Ｄ１’が１の相対的な大きさを有する接合面積を有し、第２のＰ−Ｎ接合素子Ｄ２’が第１のＰ−Ｎ接合素子Ｄ１のＮ倍の接合面積を有するような相対的な大きさの接合面積で構成される。
【００６５】
図７Ａの実施の形態は図５Ａの実施の形態と同様に動作するが、電流源を介して増幅器１４０’の出力をバッファリングするのではなく、増幅器１４０’の出力が電流Ｉ１’、Ｉ２’に対する電流源として直接振る舞う点で相違する。さらに、増幅器１４０’の出力は出力信号１３０’として振る舞う。動作において、図５Ａの実施の形態についての説明は図７Ａの実施の形態に対して等しく適用可能である。
【００６６】
電流基準が必要とされる応用例では、図７Ｂに示す実施の形態を使用することができる。図７Ｂの実施の形態は図７Ａの実施の形態と同様であるが、出力信号１３０’上の電圧に比例する出力電流信号１４６’を生成するのに用いることができるオプションの出力電流源１４４’を備えている。
【００６７】
本発明の実施の形態を、大部分は半導体メモリに関連して説明してきたが、本発明の実施の形態は多くの半導体デバイスにも適用可能である。例えば、センス増幅器、入力信号レベル・センサ、位相ロックループ、遅延ロックループなど、ほぼ温度独立であり且つバンド・ギャップ電圧より高い電圧基準を必要とする任意の半導体デバイスにおいて本発明を使用することができる。
【００６８】
図８に示すように、本発明に係る半導体ウェーハ４００は、本明細書に記載の電圧基準回路１００の少なくとも１つの実施の形態を組み込んだ複数の半導体デバイス２００を含む。もちろん、理解されるように、例えばシリコン・オン・インシュレータ（ＳＯＩ）基板、シリコン・オン・グラス（ＳＯＧ）基板、シリコン・オン・サファイア（ＳＯＳ）基板など、シリコン・ウェーハではない基板上にも半導体デバイス２００を製造することができる。
【００６９】
図９に示すように、本発明に係る電子システム５００は、入力装置５１０と出力装置５２０とプロセッサ５３０とメモリ装置５４０とを備える。メモリ装置５４０は、本明細書に記載の電圧基準回路１００の少なくとも１つの実施の形態をＤＲＡＭ装置に組み込んだ少なくとも１つの半導体メモリ２００’を備える。理解されるように、半導体メモリ２００’は、静的ＲＡＭ（ＳＲＡＭ）装置やフラッシュ・メモリ装置などを含むＤＲＡＭ以外の多種多様な装置を含むことができる。
【００７０】
これまで、幾つかの好ましい実施の形態に関連して本発明を説明してきたが、当業者は理解するように、本発明はそのような実施の形態に限定されるものではない。むしろ、請求される本発明の範囲から逸脱することなく、好ましい実施の形態に対する多くの追加、削除及び修正を行うことができる。さらに、本発明者等によって企図される本発明の範囲内に包含される形で、一つの実施の形態の特徴を別の実施の形態の特徴と組み合わせることができる。
【図面の簡単な説明】
【００７１】
【図１】従来のバンド・ギャップ基準回路の回路図である。
【図２】図１のバンド・ギャップ基準回路での様々な電圧のグラフである。
【図３】バンド・ギャップ電圧の整数倍である電圧基準を生成する従来のバンド・ギャップ基準回路の回路図である。
【図４】バンド・ギャップ電圧より高い可変出力電圧を生成する、本発明の一つの実施の形態の回路モデルである。
【図５Ａ】バンド・ギャップ電圧より高い可変出力電圧を生成する、本発明の一つの実施の形態の回路図である。
【図５Ｂ】バンド・ギャップ電圧より高い可変出力電圧と可変出力電流とを生成する、本発明の一つの実施の形態の回路図である。
【図６Ａ】図５Ａの実施の形態による様々な電圧のグラフである。
【図６Ｂ】図５Ａの実施の形態による様々な電流のグラフである。
【図７Ａ】バンド・ギャップ電圧より高い可変出力電圧を生成する、本発明の別の実施の形態の回路図である。
【図７Ｂ】バンド・ギャップ電圧より高い可変出力電圧と可変出力電流とを生成する本発明の別の実施形態の回路図である。
【図８】本発明に係る電圧基準回路を含む複数の半導体デバイスを含む半導体ウェーハである。
【図９】本発明に係る電圧基準回路を含む複数の半導体メモリを示すコンピューティング・システム図である。
【技術分野】
【０００１】
本発明は電圧基準回路に関する。より詳細には、本発明は、バンド・ギャップ基準から可変基準電圧を生成する回路及び方法に関する。
【背景技術】
【０００２】
アナログ信号及びデジタル信号を操作及び生成する多くのシステムは、こうしたシステムのためのバイアス点を定義する、精密で安定な電圧基準及び電流基準を必要とする。多くの場合、こうした電圧基準を回路に対する供給電圧に追加しなければならず、また、こうした電圧基準は独立でなければならない。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）及びその他の半導体デバイスにおいては、こうした応用の中には、センス増幅器、入力信号レベル・センサ、位相ロックループ、遅延ロックループ及びその他の様々なアナログ回路などの領域内にあるものがある。
【０００３】
こうした電圧基準を生成するのに多くの技法が存在する。従来のバイアス生成技法は、単純な抵抗器電圧分割器から、順方向バイアスがかけられたダイオードによって生成された電圧降下、逆方向バイアスがかけられたツェナー・ダイオード、及び、精密なバンド・ギャップ基準回路に至るまで、様々である。典型的には、こうした基準電圧は電源供給電圧とは独立であり、且つ、温度変化にわたって比較的一定である必要がある。
【０００４】
電圧基準は、直列抵抗を使用する従来の単純な電圧分割器回路から生成することができる。遺憾ながら、得られる基準電圧は供給電圧の関数であり、抵抗の精度を制御することは難しい。したがって、電源の独立性が必要であるとき、電圧分割器は適切な解決策ではない。
【０００５】
ダイオードにおける電圧降下を使用して、電源から独立した基準電圧を生成することができる。しかし、ダイオード電圧降下は温度に依存するので、基準電圧を広い温度範囲にわたって実質的に一定にしなければならないシステムでは不適切である。
【０００６】
電源に依存しない基準電圧を生成するのに、トランジスタ閾値電圧（Ｖｔ）を使用して基準を生成する相補型ＭＯＳ（ＣＭＯＳ）回路がしばしば使用される。典型的には、こうした回路は、面積が小さく、比較的単純であり、比較的供給電圧から独立であるという利点を有する。しかし、典型的には、Ｖｔ基準バイアス源はダイオード基準と同じく温度変化と共に変動する。
【０００７】
バンド・ギャップ基準電源は極めて柔軟であって、実質的に電源及び温度に依存しない基準電圧を生成することができる。しかし、従来のバンド・ギャップ基準回路は、シリコンのバンド・ギャップにおける電圧又は該バンド・ギャップ電圧の整数倍の電圧を生成する。
【０００８】
従来のバンド・ギャップ基準１０の回路図を図１に示す。このバンド・ギャップ基準は、電流源として構成されたｐチャネル・トランジスタ１２、増幅器１５、２つのダイオード接続バイポーラ・トランジスタ２８、３８及び抵抗２２、３２、３６を備える。バイポーラ・トランジスタ２８、３８は、第１のバイポーラ・トランジスタ２８が１の相対的大きさのＰ−Ｎ接合面積を有し、第２のバイポーラ・トランジスタ３８がバイポーラ・トランジスタ２８のＮ倍の大きさのＰ−Ｎ接合面積を有するような相対的大きさの接合面積で構成される。
【０００９】
一般に、バンド・ギャップ基準は、大きさが異なるがエミッタ電流が同一である２つのダイオードは異なる電流密度を有するので、その結果、Ｐ−Ｎ接合の両端間で僅かに異なる電圧降下を有する、という原理から導出される。さらに、Ｐ−Ｎ接合は負の温度係数を有し、Ｐ−Ｎ接合における電圧降下の変化は温度変化に反比例する。言い換えれば、温度が上昇するにつれ、Ｐ−Ｎ接合における電圧降下は低下する。例えば、シリコンにおいては、Ｐ−Ｎ接合における電圧降下は温度に対して約−２．２ｍＶ／℃で反比例する。
【００１０】
動作において、増幅器１５に対するフィードバックは、反転入力ノード２０と非反転入力ノード３０とが実質的に同じ電位に維持される定常状態を作るように動作する。入力が同電位でない場合、増幅器１５は、フィードバック・ノード１８での電圧を降下又は上昇させるように動作する。それにより、フィードバック・ノード１８上の電圧はｐチャネル・トランジスタ１２を流れる電流を増大又は減少させる。したがって、抵抗２２、３２が同じ値を有する回路においては、第１のバイポーラ・トランジスタ２８での電圧降下は、第２のバイポーラ・トランジスタ３８での電圧降下と抵抗３６での電圧降下との組合せに等しい。その結果、抵抗３６での電圧降下は、第１のトランジスタ２８での電圧降下と第２のトランジスタ３８での電圧降下との差を表す。この差は一般にΔＶｂｅと呼ばれ、２つのバイポーラ・トランジスタ２８、３８の間の電圧降下の差を表すことを示す。ΔＶｂｅは絶対温度に比例する（ＰＴＡＴ）電圧とも呼ばれる。これは、出力信号４０が実質的に温度独立性を維持するように、第１のバイポーラ・トランジスタ２８の負の温度係数とほぼ逆の正の温度係数で、温度変化に比例して電圧が調整されるからである。
【００１１】
ダイオードの温度係数が負であることに起因して、温度が上昇するにつれ、第１のバイポーラ・トランジスタ２８のＶｂｅは、第２のバイポーラ・トランジスタ３８のＶｂｅの減少よりも高い割合で減少する。したがって、フィードバック・ループを定常状態に保つために、抵抗３６でのΔＶｂｅは直接の温度相関を有する（すなわち、温度が上昇するにつれて電圧変化が増大する）。定常状態にあるとき、この回路は、約１．２５ボルトであるシリコンのバンド・ギャップ電圧に実質的に等しい派生出力信号４０を生成する。
【００１２】
図２は、第１のバイポーラ・トランジスタ２８の負の温度係数２５、ＶＰＴＡＴから得られる正の温度係数３５、及び実質的に温度に依存しない出力電圧４５を示す。
従来の別のバンド・ギャップ基準６０の回路図を図３に示す。図３のバンド・ギャップ基準６０は、バンド・ギャップ電圧の２倍の基準電圧を生成するように構成され得る。バンド・ギャップ基準６０は、電流源として構成されたｐチャネル・トランジスタ６２、増幅器６５、４つのダイオード接続バイポーラ・トランジスタ７８、７９、８８、８９及び抵抗７２、８２、８６を備える。この回路においては、バイポーラ・トランジスタ７８とバイポーラ・トランジスタ７９とが直列に接続され、２つのダイオードの電圧降下が生み出される。同様に、バイポーラ・トランジスタ８８とバイポーラ・トランジスタ８９とが直列に接続され、２つのダイオード電圧降下が生み出される。バイポーラ・トランジスタ８８、８９のＰ−Ｎ接合の面積はバイポーラ・トランジスタ７８、７９のＰ−Ｎ接合の面積よりも例えばＮ倍大きい。
【００１３】
図３の回路に対するフィードバックは、図１の回路と同様に動作する。その結果、抵抗８６での電圧降下は、バイポーラ・トランジスタ７８、７９での２ダイオード電圧降下と、バイポーラ・トランジスタ８８、８９での２ダイオード電圧降下との差にほぼ等しく設定される。その結果得られる出力信号９０上の電圧は、シリコン・バンド・ギャップ電圧の約２倍（すなわち約２．５ボルト）である。この回路を、３つ以上の直列のトランジスタを使用することによって拡張すると、バンド・ギャップ電圧の整数倍の電圧基準を生成することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、実質的に温度から独立していて、実質的に供給電圧から独立であり、シリコン・バンド・ギャップ電圧の整数倍ではなくバンド・ギャップ電圧より高い可変出力を生成することのできる基準電圧発生器が求められている。
【課題を解決するための手段】
【００１５】
幾つかの実施の形態での本発明は、実質的に温度から独立であり、実質的に供給電圧から独立であり、バンド・ギャップ電圧より高い電圧出力の基準電圧を生成する方法及び装置を含む。
【００１６】
本発明の一つの実施の形態においては、電圧基準回路が、負の温度係数を有する第１の電圧信号を生成するように構成された第１の電圧発生器を含む。電圧基準回路は、正の温度係数及びオフセット電流を有する基準電流を供給するように構成された発生器を更に含み、基準電流は第１の電圧信号の電圧に関係付けられる。電圧基準回路は、第１の電圧発生器と電流発生器との間に動作可能に結合された第１の抵抗素子を更に含む。最後に、電圧基準回路は電流発生器に動作可能に結合された出力信号を含み、出力信号はバンド・ギャップ電圧より高い電圧オフセットであって温度変化から実質的に独立である電圧を含む。
【００１７】
本発明の別の実施の形態では、電圧基準回路は、第１の入力と第２の入力と比較結果とを有する増幅器を備える。電圧基準回路は、比較結果の電圧に関係付けられた電流を供給するように構成された電流源を更に含み、電流源の出力が出力信号として構成される。電圧基準回路は、出力信号と第１の入力との間に動作可能に結合された第１の抵抗素子と、第１の入力と接地との間に順方向バイアス方向で動作可能に結合された第１のＰ−Ｎ接合素子とを更に含む。電圧基準回路は、出力信号と第２の入力との間に動作可能に結合された第２の抵抗素子と、第２の入力に動作可能に結合された第３の抵抗素子と、第３の抵抗素子と接地との間に順方向バイアス方向で第３の抵抗素子に直列に動作可能に結合された第２のＰ−Ｎ接合素子とを更に含む。更に、電圧基準回路は第２の入力と接地との間に動作可能に結合された第４の抵抗素子を含む。
【００１８】
本発明の別の実施の形態においては、電圧基準回路は、第１の入力と第２の入力と出力信号として構成された比較結果とを有する増幅器を備える。電圧基準回路は、出力信号と第１の入力との間に動作可能に結合された第１の抵抗素子と、第１の入力と接地との間に順方向バイアス方向で動作可能に結合された第１のＰ−Ｎ接合素子とを更に含む。電圧基準回路は、出力信号と第２の入力との間に動作可能に結合された第２の抵抗素子と、第２の入力に動作可能に結合された第３の抵抗素子と、第３の抵抗素子と接地との間に順方向バイアス方向で第３の抵抗素子と直列に動作可能に結合された第２のＰ−Ｎ接合素子とを更に含む。更に、電圧基準回路は、第２の入力と接地との間に動作可能に結合された第４の抵抗素子を含む。
【００１９】
本発明の別の実施の形態は基準電圧を生成する方法を含む。この方法は基準電流を生成することを含む。この方法はまた、基準電流の第１の部分に関係付けられた第１の電圧信号を生成することであって、第１の電圧が温度変化と反比例の関係にあること、及び、基準電流の第２の部分に関係付けられた第２の電圧信号を生成することであって、第２の電圧が温度変化と正比例の関係にあることを含む。この方法はまた、第１の電圧信号を第２の電圧信号と比較して比較結果を生成すること、及び、比較結果に関係付けられた電流変化を用いて基準電流を修正することを含む。最後に、この方法はまた、第２の電圧に関係付けられた出力電圧を供給することを含み、出力電圧は、バンド・ギャップ電圧より高い電圧オフセットであって温度変化から実質的に独立である。
【００２０】
本発明の別の実施の形態は、本明細書に記載の本発明の一つの実施の形態による少なくとも１つの電圧基準回路を含む半導体デバイスを含む。
本発明の別の実施の形態は、半導体ウェーハ上に製造された少なくとも１つの半導体デバイスを含み、その少なくとも１つの半導体デバイスは、本明細書に記載の本発明の一つの実施の形態による少なくとも１つの電圧基準回路を含む。
【００２１】
本発明による更に別の実施形態は、少なくとも１つの入力装置と、少なくとも１つの出力装置と、少なくとも１つのプロセッサと、少なくとも１つのメモリ装置とを含む電子システムを含む。少なくとも１つのメモリ装置は、本明細書に記載の本発明の一つの実施の形態による少なくとも１つの電圧基準回路を含む。
【発明を実施するための最良の形態】
【００２２】
複数の実施の形態での本発明は、実質的に温度から独立であり、実質的に供給電圧から独立であり、バンド・ギャップ電圧より大きい電圧出力の基準電圧を生成する方法及び装置を含む。
【００２３】
この記述における一部の回路は、ダイオード接続トランジスタと呼ばれる周知の回路構成を含む。ダイオード接続トランジスタは、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタのゲートとドレインとが接続されるとき、又は、バイポーラ・トランジスタのベースとコレクタとが接続されるときに形成される。例えば、図１に示す回路においては、バイポーラ・トランジスタ２８、３８がダイオード構成で接続される。このように接続されると、トランジスタはＰ−Ｎ接合ダイオードと同様の電圧対電流特性で動作する。
【００２４】
歴史的には、バイポーラ接合トランジスタのベースからエミッタへの電圧（Ｖｂｅ）を使用して、シリコンのバンド・ギャップ電圧に対応する電圧基準が定義された。しかし、従来のダイオードやダイオード構成で接続されたＣＭＯＳデバイスなどのバイポーラ・トランジスタではない、Ｐ−Ｎ接合を作る任意の装置を使用することができる。本発明の様々な実施の形態では様々なデバイスからバンド・ギャップ電圧を得ることができるが、バンド・ギャップ電圧を生成するのに使用される適切なデバイスは、一般に、ダイオード、Ｐ−Ｎ接合素子、ダイオード接続ＣＭＯＳトランジスタ、ダイオード接続バイポーラ・トランジスタと呼ばれる。さらに、こうしたデバイスのいずれかによって発生した電圧降下は、歴史的なＶｂｅという用語を用いて表わされる。
【００２５】
図４は、温度変化に実質的に依存しないバンド・ギャップ電圧より大きい基準電圧を生成する理論を示すための回路モデル９０を示す。電流発生器９２は抵抗素子９４と負温度係数素子９６との直列の組合せに結合される。抵抗素子９４は絶対温度に比例する（ＰＴＡＴ）電圧（正の温度係数とも呼ばれる）を供給して負温度係数素子９６とのバランスを取る。電流発生器９２は以下で完全に説明するように、出力ノード９８での電圧がバンド・ギャップ電圧よりも高い電圧であるように選択することができるよう、従来のバンド・ギャップ基準回路とは異なる基準電流Ｉｐｔｃｏ（オフセット電流を有する正の温度係数）を提供する。
【００２６】
図５Ａは、バンド・ギャップ電圧より大きい可変出力電圧を生成する、本発明の一つの実施の形態を示す。電圧基準回路１００は、ｐチャネル・トランジスタとして構成された電流源１０５、増幅器１４０、第１の電圧発生器１５０及び第２の電圧発生器１６０を備えている。第１の電圧発生器１５０は第１のＰ−Ｎ接合素子Ｄ１と第１の抵抗素子Ｒ１を含む。第２の電圧発生器１６０は、第２のＰ−Ｎ接合素子Ｄ２、第２の抵抗素子Ｒ２、第３の抵抗素子Ｒ３及び第４の抵抗素子Ｒ４を含む。第１のＰ−Ｎ接合素子Ｄ１及び第２のＰ−Ｎ接合素子Ｄ２は、第１のＰ−Ｎ接合素子Ｄ１が１の相対的な大きさの接合面積を有し、第２のＰ−Ｎ接合素子Ｄ２が第１のＰ−Ｎ接合素子ＤのＮ倍の大きさの接合面積を有するような相対的な大きさの接合面積で構成される。
【００２７】
一般的には、出力信号１３０上に所望の電圧を生成する本発明の実施の形態が説明されるが、当業者は理解するように、一部の応用例は、電圧基準ではなく又は電圧基準に加えて、電流基準を必要とする。こうした応用例においては、図５Ｂに示す一つの実施の形態を使用することができる。図５Ｂの実施の形態は図５Ａの実施の形態と同様であり、出力信号１３０上の電圧に比例する出力電流信号１４６を生成するのに用いることができるオプションの出力電流源１４４を含む。図５Ｂの実施の形態では、出力電流信号１４６を生成するのに単純なｐチャネル・トランジスタが使用される。当業者は認識するように、他の電流源も可能であり、本発明の範囲に包含される。
【００２８】
同様に、当業者は認識するように、例えばソース・ホロワ構成のｎチャネル・トランジスタなどの回路素子を用いて電流源１０５を構成できる。また、様々な回路素子及び接続を使用して抵抗素子を形成し、比較的一定な抵抗値を生成することができる。幾つかの可能な抵抗の実現形態には、離散抵抗、抵抗素子としての或る長さのＮ＋ドープ領域、抵抗素子としての或る長さのＰ＋ドープ領域、抵抗素子としての或る長さのポリシリコン、飽和領域で動作するように接続されたｎチャネル・トランジスタ、及び、飽和領域で動作するように接続されたｐチャネル・トランジスタが含まれる。
【００２９】
前述のように、同一のエミッタ電流を有し且つ大きさの異なる２つのダイオードは異なる電流密度を有するので、その結果、Ｐ−Ｎ接合において僅かに異なる電圧降下を有する。同様に、異なる電流密度は異なる電圧降下を生じるので、２つのダイオードを、同一の大きさ（すなわちＮ＝１）を有するように、且つ、これら２つのダイオードを流れる異なる電流を供給するように設計された回路を有するように選択することもできる。さらに、Ｐ−Ｎ接合は負の温度係数を有し、Ｐ−Ｎ接合での電圧降下の変化は温度変化と反比例の関係にある。言い換えれば、温度が上昇するにつれてＰ−Ｎ接合での電圧降下は低下する。例えば、シリコンでは、Ｖｂｅは約−２．２ｍＶ／℃で温度と反比例する。したがって、電流密度の差により、第１のＰ−Ｎ接合素子Ｄ１に、第２のＰ−Ｎ接合素子Ｄ２と僅かに異なる電圧降下が生じる。
【００３０】
動作において、増幅器１４０に対するフィードバックは、反転入力ノード１４１（第１の入力とも呼ぶ）と非反転入力ノード１４２（第２の入力とも呼ぶ）とがほぼ同電位に維持される定常状態を発生するように動作する。入力が同電位ではない場合、増幅器１４０はフィードバック・ノード１４８での電圧（比較結果とも呼ばれる）を低下又は上昇させるように動作する。フィードバック・ノード１４８での電圧は電流源１０５を流れる電流を増大又は減少させる。
【００３１】
図５Ａの回路を分析するに際して、ダイオードの両端間の電圧は近似的に
【００３２】
【数１】
【００３３】
と表現できることを示すことができ、また当業者の認識するところである。ただし、ｋはボルツマン定数であって約１．３８０６×１０−２３ジュール／°Ｋに等しく、ｑは電子の電荷であって約１．６０２×１０−１９クーロンに等しく、Ｔはケルビン単位の絶対温度であり、Ｉはダイオードを流れる順方向電流であり、Ｉｓはダイオードの逆飽和電流を表し、ＡはＰ−Ｎ接合の面積である。項ｋＴ／ｑはしばしば熱電圧（ＶＴ）と呼ばれる。したがって、室温３００°Ｋでは、ＶＴは約２６ミリボルトに等しい。
【００３４】
前述のように、増幅器１４０に対するフィードバックは、第１の電圧信号１１０の電圧と第２の電圧信号１２０の電圧とを実質的に同じ電圧へ移動させるように動作する。したがって、
【００３５】
【数２】
【００３６】
が成り立つ。
ΔＶｂｅは第１のＰ−Ｎ接合素子Ｄ１と第２のＰ−Ｎ接合素子Ｄ２との電圧降下の差を表すから、ＶＲ３はΔＶｂｅとも呼ぶことができる。ダイオードの式に代入すると、ΔＶｂｅは
【００３７】
【数３】
【００３８】
のように表わされる。
抵抗素子Ｒ１、Ｒ２が同じ抵抗を有するように選択され、第１の電圧信号１１０の電圧が第２の電圧信号１２０の電圧と実質的に等しい定常状態にある場合、電流Ｉ１は電流Ｉ２と実質的に等しく、式２を
【００３９】
【数４】
【００４０】
のように書くことができる。ただし、Ｎは第１のＰ−Ｎ接合素子Ｄ１と第２のＰ−Ｎ接合素子Ｄ２とのＰ−Ｎ接合面積の比に等しい。
出力信号１３０での電圧は、第１の抵抗素子Ｒ１と第１のＰ−Ｎ接合素子Ｄ１とにおける電圧降下の和であり、
【００４１】
【数５】
【００４２】
のように書くことができる。
電流Ｉ２は、副電流Ｉ２ａ（第１の部分とも呼ばれる）と副電流Ｉ２ｂ（第２の部分とも呼ばれる）の和に等しく、式
【００４３】
【数６】
【００４４】
で表される。ただし、Ｖ２は第２の電圧信号１２０の電圧を示す。しかし、定常状態では、Ｖ２はＶｂｅ１に等しいので、式６は
【００４５】
【数７】
【００４６】
のように書くことができる。
したがって、第２の抵抗素子Ｒ２での電圧降下は、
【００４７】
【数８】
【００４８】
となる。
定常状態ではＶＲ１はＶＲ２に等しい。その結果、式５でのＶｏｕｔは
【００４９】
【数９】
【００５０】
のように書くことができる。
この式から、温度変化に対する出力信号１３０の電圧変化が実質的にゼロに近い実質的な温度独立性を依然として維持しながら、約１．２５ボルトのバンド・ギャップ電圧よりも高い出力信号１３０上の電圧に適合するパラメータの組を定義することができる。換言すると、
【００５１】
【数１０】
【００５２】
で表される。
例えば、Ｒ１＝Ｒ２＝２４０キロオーム、Ｒ３＝１５キロオーム、Ｒ４＝４００キロオーム、Ｎ＝８の場合、約２．２ＶのＶｏｕｔを得ることができる。
【００５３】
対照的に、図１の従来技術の回路を分析すると、電流Ｉ２についての式が得られ、その式は
【００５４】
【数１１】
【００５５】
のように表すことができる。したがって、抵抗素子２２での電圧降下は
【００５６】
【数１２】
【００５７】
で表される。したがって、定常状態においては、また、Ｖ２２がＶ３２と等しい場合、図１のＶｏｕｔは
【００５８】
【数１３】
【００５９】
と書くことができる。換言すると、図１の従来技術の回路の場合のＶｏｕｔは
Ｖｏｕｔ＝Ｖｂｅ１＋Ａ＊Ｖｂｅ
と書くことができる。一方、本発明の実施の形態では、Ｖｏｕｔは
Ｖｏｕｔ＝Ｖｂｅ１＋Ｂ＊ΔＶｂｅ＋Ｃ＊Ｖｂｅ１
と書くことができる。
【００６０】
式９は図６Ａによってグラフで示すことができる。図６Ａにおいて、線１２５は第１のＰ−Ｎ接合素子Ｄ１の負の温度係数（すなわち、第１の電圧信号１１０と定常状態での第２電圧信号１２０と）を示し、線１３５はＲ２での電圧差を示し、これは抵抗Ｒ２とＩｐｔｃｏとの積に等しい（すなわち、Ｒ２＊Ｉｐｔｃｏ）。線１３５は図２の傾きと同様の傾き、すなわち、式９の（Ｒ２／Ｒ３）＊ΔＶｂｅ項と同様の傾きを含む。しかし図６Ａでは、線１３５は図２よりも高いｙ切片を含む。ｙ切片は（Ｒ２／Ｒ４）＊Ｖｂｅ１と定義される式９の部分によって表わされる。線１４５は線１２５と線１３５との和であるＶｏｕｔ電圧を表わす。
【００６１】
同様に、電流Ｉ２は図６Ｂによってグラフで表すことができる。電流Ｉ２は副電流Ｉ２ａと副電流Ｉ２ｂとの和として示される。図から分かるように、式７のΔＶｂｅ項に起因して、電流Ｉ２ａは温度変化と正比例の関係にある。同様に、式７のＶｂｅ１項に起因して、副電流Ｉ２ｂは温度変化と反比例の関係にある。その結果、電流Ｉ２のＩ２ａ部分からの正の温度係数と電流Ｉ２のＩ２ｂ部分からの追加のオフセット電流とによって（図４に示す）電流発生器９２が基準電流Ｉｐｔｃｏを如何に作ることができるかが分かる。
【００６２】
図５Ａの電圧基準回路の動作において、増幅器１４０に対するフィードバックは、反転入力ノード１４１と非反転入力ノード１４２とがほぼ同電位に維持される定常状態を発生するように動作する。入力が同電位ではない場合、増幅器１４０はフィードバック・ノード１４８での電圧を低下又は上昇させるように動作する。そこで、フィードバック・ノード１４８での電圧は、電流源１０５を流れる電流を増大又は減少させる。したがって、第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２とが同じ値を有する回路では、第１のＰ−Ｎ接合素子Ｄ１での電圧降下は、第２のＰ−Ｎ接合素子Ｄ２と第３の抵抗素子Ｒ３と第４の抵抗素子Ｒ４との回路組合せでの電圧降下に等しい。前述のように、ダイオードに対する温度係数が負であるために、温度が上昇するにつれて、第１のＰ−Ｎ接合素子Ｄ１のＶｂｅは第２のＰ−Ｎ接合素子Ｄ２のＶｂｅの減少よりも高い比率で減少する。したがって、フィードバック・ループを定常状態に保つために、第３の抵抗素子Ｒ３でのΔＶｂｅは正の温度相関を有する（すなわち、温度が上昇するにつれて電圧変化は増大する）。
【００６３】
しかし、本発明の実施の形態では、第４の抵抗素子Ｒ４は第３の抵抗素子Ｒ３と第２のＰ−Ｎ接合素子Ｄ２を迂回して接地へ至る分路電流路を提供する。これは電流Ｉ２を増大させるように働くので、第２の抵抗素子Ｒ２での電圧降下が大きくなる。言い換えれば、適切な抵抗比を選択した場合、Ｒ２に対するＲ３の比を調整することによってＶ２を実質的に熱電圧の近傍に保つことができる。しかし、同時に、Ｒ２に対してＲ４を調整することにより、第１の抵抗素子Ｒ１及び第２の抵抗素子Ｒ２において一層大きな電圧降下を生成して出力信号１３０上の基準電圧を上昇させることができる。電源電圧からの実質的な独立性と温度変化からの実質的な独立性とを維持しながら、異なる抵抗比を選択して基準電圧を異なる値に変更することができる。
【００６４】
図７Ａは、バンド・ギャップ電圧より大きい可変出力電圧を生成する本発明の別の実施の形態を示す。電圧基準回路１００は、増幅器１４０’、第１の抵抗素子Ｒ１’、第２の抵抗素子Ｒ２’、第１の電圧発生器１５０’及び第２の電圧発生器１６０’を備えている。第１の電圧発生器１５０’は第１のＰ−Ｎ接合素子Ｄ１’を備える。第２の電圧発生器１６０’は、第２のＰ−Ｎ接合素子Ｄ２’と第３の抵抗素子Ｒ３’と第４の抵抗素子Ｒ４’とを備える。第１のＰ−Ｎ接合素子Ｄ１’及び第２のＰ−Ｎ接合素子Ｄ２’は、第１のＰ−Ｎ接合素子Ｄ１’が１の相対的な大きさを有する接合面積を有し、第２のＰ−Ｎ接合素子Ｄ２’が第１のＰ−Ｎ接合素子Ｄ１のＮ倍の接合面積を有するような相対的な大きさの接合面積で構成される。
【００６５】
図７Ａの実施の形態は図５Ａの実施の形態と同様に動作するが、電流源を介して増幅器１４０’の出力をバッファリングするのではなく、増幅器１４０’の出力が電流Ｉ１’、Ｉ２’に対する電流源として直接振る舞う点で相違する。さらに、増幅器１４０’の出力は出力信号１３０’として振る舞う。動作において、図５Ａの実施の形態についての説明は図７Ａの実施の形態に対して等しく適用可能である。
【００６６】
電流基準が必要とされる応用例では、図７Ｂに示す実施の形態を使用することができる。図７Ｂの実施の形態は図７Ａの実施の形態と同様であるが、出力信号１３０’上の電圧に比例する出力電流信号１４６’を生成するのに用いることができるオプションの出力電流源１４４’を備えている。
【００６７】
本発明の実施の形態を、大部分は半導体メモリに関連して説明してきたが、本発明の実施の形態は多くの半導体デバイスにも適用可能である。例えば、センス増幅器、入力信号レベル・センサ、位相ロックループ、遅延ロックループなど、ほぼ温度独立であり且つバンド・ギャップ電圧より高い電圧基準を必要とする任意の半導体デバイスにおいて本発明を使用することができる。
【００６８】
図８に示すように、本発明に係る半導体ウェーハ４００は、本明細書に記載の電圧基準回路１００の少なくとも１つの実施の形態を組み込んだ複数の半導体デバイス２００を含む。もちろん、理解されるように、例えばシリコン・オン・インシュレータ（ＳＯＩ）基板、シリコン・オン・グラス（ＳＯＧ）基板、シリコン・オン・サファイア（ＳＯＳ）基板など、シリコン・ウェーハではない基板上にも半導体デバイス２００を製造することができる。
【００６９】
図９に示すように、本発明に係る電子システム５００は、入力装置５１０と出力装置５２０とプロセッサ５３０とメモリ装置５４０とを備える。メモリ装置５４０は、本明細書に記載の電圧基準回路１００の少なくとも１つの実施の形態をＤＲＡＭ装置に組み込んだ少なくとも１つの半導体メモリ２００’を備える。理解されるように、半導体メモリ２００’は、静的ＲＡＭ（ＳＲＡＭ）装置やフラッシュ・メモリ装置などを含むＤＲＡＭ以外の多種多様な装置を含むことができる。
【００７０】
これまで、幾つかの好ましい実施の形態に関連して本発明を説明してきたが、当業者は理解するように、本発明はそのような実施の形態に限定されるものではない。むしろ、請求される本発明の範囲から逸脱することなく、好ましい実施の形態に対する多くの追加、削除及び修正を行うことができる。さらに、本発明者等によって企図される本発明の範囲内に包含される形で、一つの実施の形態の特徴を別の実施の形態の特徴と組み合わせることができる。
【図面の簡単な説明】
【００７１】
【図１】従来のバンド・ギャップ基準回路の回路図である。
【図２】図１のバンド・ギャップ基準回路での様々な電圧のグラフである。
【図３】バンド・ギャップ電圧の整数倍である電圧基準を生成する従来のバンド・ギャップ基準回路の回路図である。
【図４】バンド・ギャップ電圧より高い可変出力電圧を生成する、本発明の一つの実施の形態の回路モデルである。
【図５Ａ】バンド・ギャップ電圧より高い可変出力電圧を生成する、本発明の一つの実施の形態の回路図である。
【図５Ｂ】バンド・ギャップ電圧より高い可変出力電圧と可変出力電流とを生成する、本発明の一つの実施の形態の回路図である。
【図６Ａ】図５Ａの実施の形態による様々な電圧のグラフである。
【図６Ｂ】図５Ａの実施の形態による様々な電流のグラフである。
【図７Ａ】バンド・ギャップ電圧より高い可変出力電圧を生成する、本発明の別の実施の形態の回路図である。
【図７Ｂ】バンド・ギャップ電圧より高い可変出力電圧と可変出力電流とを生成する本発明の別の実施形態の回路図である。
【図８】本発明に係る電圧基準回路を含む複数の半導体デバイスを含む半導体ウェーハである。
【図９】本発明に係る電圧基準回路を含む複数の半導体メモリを示すコンピューティング・システム図である。
【特許請求の範囲】
【請求項１】
負の温度係数を有する第１の電圧信号を生成するように構成された第１の電圧発生器と、
正の温度係数及びオフセット電流を有する基準電流を供給するように構成された電流発生器であって、前記基準電流が前記第１の電圧信号の電圧に関係付けられる電流発生器と、
前記第１の電圧発生器と前記電流発生器との間に動作可能に結合された第１の抵抗素子と、
前記電流発生器に動作可能に結合された出力信号であって、バンド・ギャップ電圧よりも高い電圧オフセットであって温度変化から実質的に独立である電圧を含む出力信号と、
を具備する電圧基準回路。
【請求項２】
前記第１の電圧発生器が、前記第１の抵抗素子と接地との間に順方向バイアス方向で動作可能に結合された第１のＰ−Ｎ接合素子を備える、請求項１に記載の電圧基準回路。
【請求項３】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項２に記載の電圧基準回路。
【請求項４】
前記電流発生器が、
前記基準電流を生成するように構成された電流源と、
前記電流源と第２の電圧信号との間に動作可能に結合された第２の抵抗素子と、
前記第２の電圧信号に動作可能に結合された第３の抵抗素子と、
前記第２の電圧信号と接地との間に動作可能に結合された第４の抵抗素子と、
前記第３の抵抗素子と接地との間に順方向バイアス方向で前記第３の抵抗素子と直列に動作可能に結合された第２のＰ−Ｎ接合素子と、
前記第１の電圧信号を前記第２の電圧信号と比較して比較結果を生成するように構成された増幅器であって、前記比較結果が、前記比較結果に関係付けられた電流変化で前記基準電流を修正する増幅器と
を備える、請求項１に記載の電圧基準回路。
【請求項５】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項４に記載の電圧基準回路。
【請求項６】
前記電流源が、電圧源に動作可能に結合されたソースと、前記比較結果に結合されたゲートと、前記出力信号に動作可能に結合されたドレインとを有するｐチャネル・トランジスタを備える、請求項４に記載の電圧基準回路。
【請求項７】
前記電流源が前記増幅器の前記比較結果を含む、請求項４に記載の電圧基準回路。
【請求項８】
前記出力信号に動作可能に結合され、前記出力信号の電圧に比例する出力電流信号を生成するように構成された出力電流源を更に備える、請求項１に記載の電圧基準回路。
【請求項９】
第１の入力と第２の入力と比較結果とを有する増幅器と、
前記比較結果の電圧に関係付けられた電流を供給するように構成された電流源であって、前記電流源の出力が出力信号として構成される電流源と、
前記出力信号と前記第１の入力との間に動作可能に結合された第１の抵抗素子と、
前記第１の入力と接地との間に順方向バイアス方向で動作可能に結合された第１のＰ−Ｎ接合素子と、
前記出力信号と前記第２の入力との間に動作可能に結合された第２の抵抗素子と、
前記第２の入力に動作可能に結合された第３の抵抗素子と、
前記第３の抵抗素子と接地との間に順方向バイアス方向で前記第３の抵抗素子に直列に動作可能に結合された第２のＰ−Ｎ接合素子と、
前記第２の入力と接地との間に動作可能に結合された第４の抵抗素子と
を具備する電圧基準回路。
【請求項１０】
前記電流源が、電圧源に動作可能に結合されたソースと、前記比較結果に結合されたゲートと、前記出力信号に動作可能に結合されたドレインとを有するｐチャネル・トランジスタを備える、請求項９に記載の電圧基準回路。
【請求項１１】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項９に記載の電圧基準回路。
【請求項１２】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項９に記載の電圧基準回路。
【請求項１３】
前記出力信号に動作可能に結合され、前記出力信号の電圧に比例する出力電流信号を生成するように構成された出力電流源を更に備える、請求項９に記載の電圧基準回路。
【請求項１４】
第１の入力と第２の入力と出力信号として構成された比較結果とを有する増幅器と、
前記出力信号と前記第１の入力との間に動作可能に結合された第１の抵抗素子と、
前記第１の入力と接地との間に順方向バイアス方向で動作可能に結合された第１のＰ−Ｎ接合要素と、
前記出力信号と前記第２の入力との間に動作可能に結合された第２の抵抗素子と、
前記第２の入力に動作可能に結合された第３の抵抗素子と、
前記第３の抵抗素子と接地との間に順方向バイアス方向で前記第３の抵抗素子と直列に動作可能に結合された第２のＰ−Ｎ接合要素と、
前記第２の入力と接地との間に動作可能に結合された第４の抵抗素子と、
を具備する電圧基準回路。
【請求項１５】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項１４に記載の電圧基準回路。
【請求項１６】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項１４に記載の電圧基準回路。
【請求項１７】
前記出力信号に動作可能に結合され、前記出力信号の電圧に比例する出力電流信号を生成するように構成された出力電流源を更に備える、請求項１４に記載の電圧基準回路。
【請求項１８】
基準電圧を生成する方法であって、
基準電流を生成するステップと、
前記基準電流の第１の部分に関係付けられた第１の電圧信号を生成するステップであって、第１の電圧が温度変化と反比例の関係にあるステップと、
前記基準電流の第２の部分に関係付けられた第２の電圧信号を生成するステップであって、第２の電圧が前記温度変化と正比例の関係にあるステップと、
前記第１の電圧信号を前記第２の電圧信号と比較して比較結果を生成するステップと、
前記比較結果に関係付けられた電流変化を用いて前記基準電流を修正するステップと、
前記第２の電圧に関係付けられた出力電圧を生成するステップであって、前記出力電圧が、バンド・ギャップ電圧より高い電圧オフセットであって、前記温度変化から実質的に独立であるステップと
を含む方法。
【請求項１９】
前記基準電流が、前記比較結果に関係付けられた電圧でｐチャネル・トランジスタを流れる電流を制御することによって実施される、請求項１８に記載の方法。
【請求項２０】
前記第１の電圧信号を生成するステップが、第１のＰ−Ｎ接合素子での第１の電圧降下を生み出すステップを含む、請求項１８に記載の方法。
【請求項２１】
前記第２の電圧信号を生成するステップが、別の抵抗素子と第２のＰ−Ｎ接合素子との直列の組合せと並列に動作可能に結合された抵抗素子での第２の電圧降下を生み出すステップを含む、請求項１８に記載の方法。
【請求項２２】
前記出力電圧に比例する出力電流信号を生成するステップを更に含む、請求項１８に記載の方法。
【請求項２３】
少なくとも１つの電圧基準回路を含む半導体デバイスであって、
負の温度係数を有する第１の電圧信号を生成するように構成された第１の電圧発生器と、
正の温度係数及びオフセット電流を有する基準電流を供給するように構成された電流発生器であって、前記基準電流が前記第１の電圧信号の電圧に関係付けられる電流発生器と、
前記第１の電圧発生器と前記電流発生器との間に動作可能に結合された第１の抵抗素子と、
前記電流発生器に動作可能に結合された出力信号であって、バンド・ギャップ電圧より高い電圧オフセットであって温度変化から実質的に独立である電圧を含む出力信号と、
を備える半導体デバイス。
【請求項２４】
前記第１の電圧発生器が、前記第１の抵抗素子と接地との間に順方向バイアス方向で動作可能に結合された第１のＰ−Ｎ接合素子を備える、請求項２３に記載の半導体デバイス。
【請求項２５】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項２４に記載の半導体デバイス。
【請求項２６】
前記電流発生器が、
前記基準電流を生成するように構成された電流源と、
前記電流源と第２の電圧信号との間に動作可能に結合された第２の抵抗素子と、
前記第２の電圧信号に動作可能に結合された第３の抵抗素子と、
前記第２の電圧信号と接地との間に動作可能に結合された第４の抵抗素子と、
前記第３の抵抗素子と接地との間に順方向バイアス方向で前記第３の抵抗素子と直列に動作可能に結合された第２のＰ−Ｎ接合素子と、
前記第１の電圧信号を前記第２の電圧信号と比較して比較結果を生成するように構成された増幅器であって、前記比較結果が、前記比較結果に関係付けられた電流変化で前記基準電流を修正する増幅器と、
を備える、請求項２３に記載の半導体デバイス。
【請求項２７】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項２６に記載の半導体デバイス。
【請求項２８】
前記電流源が、電圧源に動作可能に結合されたソースと、前記比較結果に結合されたゲートと、前記出力信号に動作可能に結合されたドレインとを有するｐチャネル・トランジスタを備える、請求項２６に記載の半導体デバイス。
【請求項２９】
前記電流源が前記増幅器の前記比較結果を含む、請求項２６に記載の半導体デバイス。
【請求項３０】
前記出力信号に動作可能に結合され、前記出力信号の電圧に比例する出力電流信号を生成するように構成された出力電流源を更に備える、請求項２３に記載の半導体デバイス。
【請求項３１】
少なくとも１つの電圧基準回路を含む少なくとも１つの半導体デバイスであって、
負の温度係数を有する第１の電圧信号を生成するように構成された第１の電圧発生器と、
正の温度係数及びオフセット電流を有する基準電流を供給するように構成された電流発生器であって、前記基準電流が前記第１の電圧信号の電圧に関係付けられる電流発生器と、
前記第１の電圧発生器と前記電流発生器との間に動作可能に結合された第１の抵抗素子と、
前記電流発生器に動作可能に結合された出力信号であって、バンド・ギャップ電圧より高い電圧オフセットであって温度変化から実質的に独立である電圧を含む出力信号と、
を備える半導体デバイスを具備する半導体ウェーハ。
【請求項３２】
前記第１の電圧発生器が、前記第１の抵抗素子と接地との間に順方向バイアス方向で動作可能に結合された第１のＰ−Ｎ接合素子を備える、請求項３１に記載の半導体ウェーハ。
【請求項３３】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項３２に記載の半導体ウェーハ。
【請求項３４】
前記電流発生器が、
前記基準電流を生成するように構成された電流源と、
前記電流源と第２の電圧信号との間に動作可能に結合された第２の抵抗素子と、
前記第２の電圧信号に動作可能に結合された第３の抵抗素子と、
前記第２の電圧信号と接地との間に動作可能に結合された第４の抵抗素子と、
前記第３の抵抗素子と接地との間に順方向バイアス方向で前記第３の抵抗素子と直列に動作可能に結合された第２のＰ−Ｎ接合素子と、
前記第１の電圧信号を前記第２の電圧信号と比較して比較結果を生成するように構成された増幅器であって、前記比較結果が、前記比較結果に関係付けられた電流変化で前記基準電流を修正する増幅器と、
を備える、請求項３１に記載の半導体ウェーハ。
【請求項３５】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項３４に記載の半導体ウェーハ。
【請求項３６】
前記電流源が、電圧源に動作可能に結合されたソースと、前記比較結果に結合されたゲートと、前記出力信号に動作可能に結合されたドレインとを有するｐチャネル・トランジスタを備える、請求項３４に記載の半導体ウェーハ。
【請求項３７】
前記電流源が前記増幅器の前記比較結果を含む、請求項３４に記載の半導体ウェーハ。
【請求項３８】
前記出力信号に動作可能に結合され、前記出力信号の電圧に比例する出力電流信号を生成するように構成された出力電流源を更に備える、請求項３１に記載の半導体ウェーハ。
【請求項３９】
少なくとも１つの入力装置と、
少なくとも１つの出力装置と、
プロセッサと、
少なくとも１つの電圧基準回路を含む少なくとも１つの半導体メモリを含むメモリ装置であって、
負の温度係数を有する第１の電圧信号を生成するように構成された第１の電圧発生器と、
正の温度係数及びオフセット電流を有する基準電流を供給するように構成された電流発生器であって、前記基準電流が前記第１の電圧信号の電圧に関係付けられる電流発生器と、
前記第１の電圧発生器と前記電流発生器との間に動作可能に結合された第１の抵抗素子と、
前記電流発生器に動作可能に結合された出力信号であって、バンド・ギャップ電圧より高い電圧オフセットであって温度変化から実質的に独立である電圧を含む出力信号と、
を備えるメモリ装置と、
を具備する電子システム。
【請求項４０】
前記第１の電圧発生器が、前記第１の抵抗素子と接地との間に順方向バイアス方向で動作可能に結合された第１のＰ−Ｎ接合素子を備える、請求項３９に記載の電子システム。
【請求項４１】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項４０に記載の電子システム。
【請求項４２】
前記電流発生器が、
前記基準電流を生成するように構成された電流源と、
前記電流源と第２の電圧信号との間に動作可能に結合された第２の抵抗素子と、
前記第２の電圧信号に動作可能に結合された第３の抵抗素子と、
前記第２の電圧信号と接地との間に動作可能に結合された第４の抵抗素子と、
前記第３の抵抗素子と接地との間に順方向バイアス方向で前記第３の抵抗素子と直列に動作可能に結合された第２のＰ−Ｎ接合素子と、
前記第１の電圧信号を前記第２の電圧信号と比較して比較結果を生成するように構成された増幅器であって、前記比較結果が、前記比較結果に関係付けられた電流変化で前記基準電流を修正する増幅器と、
を備える、請求項３９に記載の電子システム。
【請求項４３】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項４２に記載の電子システム。
【請求項４４】
前記電流源が、電圧源に動作可能に結合されたソースと、前記比較結果に結合されたゲートと、前記出力信号に動作可能に結合されたドレインとを有するｐチャネル・トランジスタを備える、請求項４２に記載の電子システム。
【請求項４５】
前記電流源が前記増幅器の前記比較結果を含む、請求項４２に記載の電子システム。
【請求項４６】
前記出力信号に動作可能に結合され、前記出力信号の電圧に比例する出力電流信号を生成するように構成された出力電流源を更に備える、請求項３９に記載の電子システム。
【請求項１】
負の温度係数を有する第１の電圧信号を生成するように構成された第１の電圧発生器と、
正の温度係数及びオフセット電流を有する基準電流を供給するように構成された電流発生器であって、前記基準電流が前記第１の電圧信号の電圧に関係付けられる電流発生器と、
前記第１の電圧発生器と前記電流発生器との間に動作可能に結合された第１の抵抗素子と、
前記電流発生器に動作可能に結合された出力信号であって、バンド・ギャップ電圧よりも高い電圧オフセットであって温度変化から実質的に独立である電圧を含む出力信号と、
を具備する電圧基準回路。
【請求項２】
前記第１の電圧発生器が、前記第１の抵抗素子と接地との間に順方向バイアス方向で動作可能に結合された第１のＰ−Ｎ接合素子を備える、請求項１に記載の電圧基準回路。
【請求項３】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項２に記載の電圧基準回路。
【請求項４】
前記電流発生器が、
前記基準電流を生成するように構成された電流源と、
前記電流源と第２の電圧信号との間に動作可能に結合された第２の抵抗素子と、
前記第２の電圧信号に動作可能に結合された第３の抵抗素子と、
前記第２の電圧信号と接地との間に動作可能に結合された第４の抵抗素子と、
前記第３の抵抗素子と接地との間に順方向バイアス方向で前記第３の抵抗素子と直列に動作可能に結合された第２のＰ−Ｎ接合素子と、
前記第１の電圧信号を前記第２の電圧信号と比較して比較結果を生成するように構成された増幅器であって、前記比較結果が、前記比較結果に関係付けられた電流変化で前記基準電流を修正する増幅器と
を備える、請求項１に記載の電圧基準回路。
【請求項５】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項４に記載の電圧基準回路。
【請求項６】
前記電流源が、電圧源に動作可能に結合されたソースと、前記比較結果に結合されたゲートと、前記出力信号に動作可能に結合されたドレインとを有するｐチャネル・トランジスタを備える、請求項４に記載の電圧基準回路。
【請求項７】
前記電流源が前記増幅器の前記比較結果を含む、請求項４に記載の電圧基準回路。
【請求項８】
前記出力信号に動作可能に結合され、前記出力信号の電圧に比例する出力電流信号を生成するように構成された出力電流源を更に備える、請求項１に記載の電圧基準回路。
【請求項９】
第１の入力と第２の入力と比較結果とを有する増幅器と、
前記比較結果の電圧に関係付けられた電流を供給するように構成された電流源であって、前記電流源の出力が出力信号として構成される電流源と、
前記出力信号と前記第１の入力との間に動作可能に結合された第１の抵抗素子と、
前記第１の入力と接地との間に順方向バイアス方向で動作可能に結合された第１のＰ−Ｎ接合素子と、
前記出力信号と前記第２の入力との間に動作可能に結合された第２の抵抗素子と、
前記第２の入力に動作可能に結合された第３の抵抗素子と、
前記第３の抵抗素子と接地との間に順方向バイアス方向で前記第３の抵抗素子に直列に動作可能に結合された第２のＰ−Ｎ接合素子と、
前記第２の入力と接地との間に動作可能に結合された第４の抵抗素子と
を具備する電圧基準回路。
【請求項１０】
前記電流源が、電圧源に動作可能に結合されたソースと、前記比較結果に結合されたゲートと、前記出力信号に動作可能に結合されたドレインとを有するｐチャネル・トランジスタを備える、請求項９に記載の電圧基準回路。
【請求項１１】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項９に記載の電圧基準回路。
【請求項１２】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項９に記載の電圧基準回路。
【請求項１３】
前記出力信号に動作可能に結合され、前記出力信号の電圧に比例する出力電流信号を生成するように構成された出力電流源を更に備える、請求項９に記載の電圧基準回路。
【請求項１４】
第１の入力と第２の入力と出力信号として構成された比較結果とを有する増幅器と、
前記出力信号と前記第１の入力との間に動作可能に結合された第１の抵抗素子と、
前記第１の入力と接地との間に順方向バイアス方向で動作可能に結合された第１のＰ−Ｎ接合要素と、
前記出力信号と前記第２の入力との間に動作可能に結合された第２の抵抗素子と、
前記第２の入力に動作可能に結合された第３の抵抗素子と、
前記第３の抵抗素子と接地との間に順方向バイアス方向で前記第３の抵抗素子と直列に動作可能に結合された第２のＰ−Ｎ接合要素と、
前記第２の入力と接地との間に動作可能に結合された第４の抵抗素子と、
を具備する電圧基準回路。
【請求項１５】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項１４に記載の電圧基準回路。
【請求項１６】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項１４に記載の電圧基準回路。
【請求項１７】
前記出力信号に動作可能に結合され、前記出力信号の電圧に比例する出力電流信号を生成するように構成された出力電流源を更に備える、請求項１４に記載の電圧基準回路。
【請求項１８】
基準電圧を生成する方法であって、
基準電流を生成するステップと、
前記基準電流の第１の部分に関係付けられた第１の電圧信号を生成するステップであって、第１の電圧が温度変化と反比例の関係にあるステップと、
前記基準電流の第２の部分に関係付けられた第２の電圧信号を生成するステップであって、第２の電圧が前記温度変化と正比例の関係にあるステップと、
前記第１の電圧信号を前記第２の電圧信号と比較して比較結果を生成するステップと、
前記比較結果に関係付けられた電流変化を用いて前記基準電流を修正するステップと、
前記第２の電圧に関係付けられた出力電圧を生成するステップであって、前記出力電圧が、バンド・ギャップ電圧より高い電圧オフセットであって、前記温度変化から実質的に独立であるステップと
を含む方法。
【請求項１９】
前記基準電流が、前記比較結果に関係付けられた電圧でｐチャネル・トランジスタを流れる電流を制御することによって実施される、請求項１８に記載の方法。
【請求項２０】
前記第１の電圧信号を生成するステップが、第１のＰ−Ｎ接合素子での第１の電圧降下を生み出すステップを含む、請求項１８に記載の方法。
【請求項２１】
前記第２の電圧信号を生成するステップが、別の抵抗素子と第２のＰ−Ｎ接合素子との直列の組合せと並列に動作可能に結合された抵抗素子での第２の電圧降下を生み出すステップを含む、請求項１８に記載の方法。
【請求項２２】
前記出力電圧に比例する出力電流信号を生成するステップを更に含む、請求項１８に記載の方法。
【請求項２３】
少なくとも１つの電圧基準回路を含む半導体デバイスであって、
負の温度係数を有する第１の電圧信号を生成するように構成された第１の電圧発生器と、
正の温度係数及びオフセット電流を有する基準電流を供給するように構成された電流発生器であって、前記基準電流が前記第１の電圧信号の電圧に関係付けられる電流発生器と、
前記第１の電圧発生器と前記電流発生器との間に動作可能に結合された第１の抵抗素子と、
前記電流発生器に動作可能に結合された出力信号であって、バンド・ギャップ電圧より高い電圧オフセットであって温度変化から実質的に独立である電圧を含む出力信号と、
を備える半導体デバイス。
【請求項２４】
前記第１の電圧発生器が、前記第１の抵抗素子と接地との間に順方向バイアス方向で動作可能に結合された第１のＰ−Ｎ接合素子を備える、請求項２３に記載の半導体デバイス。
【請求項２５】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項２４に記載の半導体デバイス。
【請求項２６】
前記電流発生器が、
前記基準電流を生成するように構成された電流源と、
前記電流源と第２の電圧信号との間に動作可能に結合された第２の抵抗素子と、
前記第２の電圧信号に動作可能に結合された第３の抵抗素子と、
前記第２の電圧信号と接地との間に動作可能に結合された第４の抵抗素子と、
前記第３の抵抗素子と接地との間に順方向バイアス方向で前記第３の抵抗素子と直列に動作可能に結合された第２のＰ−Ｎ接合素子と、
前記第１の電圧信号を前記第２の電圧信号と比較して比較結果を生成するように構成された増幅器であって、前記比較結果が、前記比較結果に関係付けられた電流変化で前記基準電流を修正する増幅器と、
を備える、請求項２３に記載の半導体デバイス。
【請求項２７】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項２６に記載の半導体デバイス。
【請求項２８】
前記電流源が、電圧源に動作可能に結合されたソースと、前記比較結果に結合されたゲートと、前記出力信号に動作可能に結合されたドレインとを有するｐチャネル・トランジスタを備える、請求項２６に記載の半導体デバイス。
【請求項２９】
前記電流源が前記増幅器の前記比較結果を含む、請求項２６に記載の半導体デバイス。
【請求項３０】
前記出力信号に動作可能に結合され、前記出力信号の電圧に比例する出力電流信号を生成するように構成された出力電流源を更に備える、請求項２３に記載の半導体デバイス。
【請求項３１】
少なくとも１つの電圧基準回路を含む少なくとも１つの半導体デバイスであって、
負の温度係数を有する第１の電圧信号を生成するように構成された第１の電圧発生器と、
正の温度係数及びオフセット電流を有する基準電流を供給するように構成された電流発生器であって、前記基準電流が前記第１の電圧信号の電圧に関係付けられる電流発生器と、
前記第１の電圧発生器と前記電流発生器との間に動作可能に結合された第１の抵抗素子と、
前記電流発生器に動作可能に結合された出力信号であって、バンド・ギャップ電圧より高い電圧オフセットであって温度変化から実質的に独立である電圧を含む出力信号と、
を備える半導体デバイスを具備する半導体ウェーハ。
【請求項３２】
前記第１の電圧発生器が、前記第１の抵抗素子と接地との間に順方向バイアス方向で動作可能に結合された第１のＰ−Ｎ接合素子を備える、請求項３１に記載の半導体ウェーハ。
【請求項３３】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項３２に記載の半導体ウェーハ。
【請求項３４】
前記電流発生器が、
前記基準電流を生成するように構成された電流源と、
前記電流源と第２の電圧信号との間に動作可能に結合された第２の抵抗素子と、
前記第２の電圧信号に動作可能に結合された第３の抵抗素子と、
前記第２の電圧信号と接地との間に動作可能に結合された第４の抵抗素子と、
前記第３の抵抗素子と接地との間に順方向バイアス方向で前記第３の抵抗素子と直列に動作可能に結合された第２のＰ−Ｎ接合素子と、
前記第１の電圧信号を前記第２の電圧信号と比較して比較結果を生成するように構成された増幅器であって、前記比較結果が、前記比較結果に関係付けられた電流変化で前記基準電流を修正する増幅器と、
を備える、請求項３１に記載の半導体ウェーハ。
【請求項３５】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項３４に記載の半導体ウェーハ。
【請求項３６】
前記電流源が、電圧源に動作可能に結合されたソースと、前記比較結果に結合されたゲートと、前記出力信号に動作可能に結合されたドレインとを有するｐチャネル・トランジスタを備える、請求項３４に記載の半導体ウェーハ。
【請求項３７】
前記電流源が前記増幅器の前記比較結果を含む、請求項３４に記載の半導体ウェーハ。
【請求項３８】
前記出力信号に動作可能に結合され、前記出力信号の電圧に比例する出力電流信号を生成するように構成された出力電流源を更に備える、請求項３１に記載の半導体ウェーハ。
【請求項３９】
少なくとも１つの入力装置と、
少なくとも１つの出力装置と、
プロセッサと、
少なくとも１つの電圧基準回路を含む少なくとも１つの半導体メモリを含むメモリ装置であって、
負の温度係数を有する第１の電圧信号を生成するように構成された第１の電圧発生器と、
正の温度係数及びオフセット電流を有する基準電流を供給するように構成された電流発生器であって、前記基準電流が前記第１の電圧信号の電圧に関係付けられる電流発生器と、
前記第１の電圧発生器と前記電流発生器との間に動作可能に結合された第１の抵抗素子と、
前記電流発生器に動作可能に結合された出力信号であって、バンド・ギャップ電圧より高い電圧オフセットであって温度変化から実質的に独立である電圧を含む出力信号と、
を備えるメモリ装置と、
を具備する電子システム。
【請求項４０】
前記第１の電圧発生器が、前記第１の抵抗素子と接地との間に順方向バイアス方向で動作可能に結合された第１のＰ−Ｎ接合素子を備える、請求項３９に記載の電子システム。
【請求項４１】
前記第１のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項４０に記載の電子システム。
【請求項４２】
前記電流発生器が、
前記基準電流を生成するように構成された電流源と、
前記電流源と第２の電圧信号との間に動作可能に結合された第２の抵抗素子と、
前記第２の電圧信号に動作可能に結合された第３の抵抗素子と、
前記第２の電圧信号と接地との間に動作可能に結合された第４の抵抗素子と、
前記第３の抵抗素子と接地との間に順方向バイアス方向で前記第３の抵抗素子と直列に動作可能に結合された第２のＰ−Ｎ接合素子と、
前記第１の電圧信号を前記第２の電圧信号と比較して比較結果を生成するように構成された増幅器であって、前記比較結果が、前記比較結果に関係付けられた電流変化で前記基準電流を修正する増幅器と、
を備える、請求項３９に記載の電子システム。
【請求項４３】
前記第２のＰ−Ｎ接合素子が、ダイオード、ダイオード接続バイポーラ・トランジスタ及びダイオード接続ＣＭＯＳトランジスタからなるグループから選択されたデバイスを含む、請求項４２に記載の電子システム。
【請求項４４】
前記電流源が、電圧源に動作可能に結合されたソースと、前記比較結果に結合されたゲートと、前記出力信号に動作可能に結合されたドレインとを有するｐチャネル・トランジスタを備える、請求項４２に記載の電子システム。
【請求項４５】
前記電流源が前記増幅器の前記比較結果を含む、請求項４２に記載の電子システム。
【請求項４６】
前記出力信号に動作可能に結合され、前記出力信号の電圧に比例する出力電流信号を生成するように構成された出力電流源を更に備える、請求項３９に記載の電子システム。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【公開番号】特開２００７−５８７７２（Ｐ２００７−５８７７２Ａ）
【公開日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【外国語出願】
【出願番号】特願２００５−２４６２３１（Ｐ２００５−２４６２３１）
【出願日】平成１７年８月２６日（２００５．８．２６）
【出願人】（５９６０７９１２７）マイクロン・テクノロジー・インコーポレーテッド (55)
【氏名又は名称原語表記】ＭＩＣＲＯＮ ＴＥＣＨＮＯＬＯＧＹ，ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【出願番号】特願２００５−２４６２３１（Ｐ２００５−２４６２３１）
【出願日】平成１７年８月２６日（２００５．８．２６）
【出願人】（５９６０７９１２７）マイクロン・テクノロジー・インコーポレーテッド (55)
【氏名又は名称原語表記】ＭＩＣＲＯＮ ＴＥＣＨＮＯＬＯＧＹ，ＩＮＣ．
【Ｆターム（参考）】
[ Back to top ]