パワーオンリセット回路
【課題】回路の消費電流を低減可能な、パワーオンリセット回路を提供すること。
【解決手段】抵抗分圧回路（Ｒ３，Ｒ４）によって得られた電源電圧ＶＤＤの検出電圧Ｖｃが基準電圧Ｖｒｅｆを超えているとき、リセット解除信号を出力するコンパレータＣ２と、基準電圧Ｖｒｅｆよりも高い所定電圧を検出する第２の電圧検出回路Ｄ２と、第２の電圧検出回路Ｄ２によって前記の所定電圧が検出されているときに抵抗分圧回路（Ｒ３，Ｒ４）とコンパレータＣ２に流れる電流を遮断するスイッチＭ１，Ｍ２と、スイッチＭ１，Ｍ２によって電流が遮断されているときにリセット解除信号の出力を補償する補償回路とを備え、第２の電圧検出回路Ｄ２の消費電流を、抵抗分圧回路（Ｒ３，Ｒ４）とコンパレータＣ２との合計消費電流よりも低く設定した、パワーオンリセット回路。
【解決手段】抵抗分圧回路（Ｒ３，Ｒ４）によって得られた電源電圧ＶＤＤの検出電圧Ｖｃが基準電圧Ｖｒｅｆを超えているとき、リセット解除信号を出力するコンパレータＣ２と、基準電圧Ｖｒｅｆよりも高い所定電圧を検出する第２の電圧検出回路Ｄ２と、第２の電圧検出回路Ｄ２によって前記の所定電圧が検出されているときに抵抗分圧回路（Ｒ３，Ｒ４）とコンパレータＣ２に流れる電流を遮断するスイッチＭ１，Ｍ２と、スイッチＭ１，Ｍ２によって電流が遮断されているときにリセット解除信号の出力を補償する補償回路とを備え、第２の電圧検出回路Ｄ２の消費電流を、抵抗分圧回路（Ｒ３，Ｒ４）とコンパレータＣ２との合計消費電流よりも低く設定した、パワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセット解除信号を出力するパワーオンリセット回路に関する。
【背景技術】
【０００２】
従来技術として、電源電圧が所定の閾値を超えて上昇したことを検出するとリセット信号を解除するパワーオンリセット回路が知られている（例えば、特許文献１を参照）。図１は、特許文献１等の従来のパワーオンリセット回路の基本構成を示した図である。図１の回路の場合、コンパレータＣ１は、電源電圧ＶＤＤの投入直後は、電源電圧ＶＤＤの抵抗Ｒ１とＲ２による分圧電圧Ｖａが基準電圧Ｖｒｅｆよりも低いので、ローレベルの電圧信号ＰＯＲを出力し、電源電圧ＶＤＤがある程度まで立ち上がると、分圧電圧Ｖａが基準電圧Ｖｒｅｆを上回るので、ハイレベルの電圧信号ＰＯＲを出力する。すなわち、図１の回路の場合、ローレベルの電圧信号ＰＯＲが出力されている状態は、リセット状態を表し、ハイレベルの電圧信号ＰＯＲが出力されている状態は、リセット解除状態を表す。
【０００３】
図２は、図１の回路における、電源電圧ＶＤＤの投入から遮断までの電圧信号ＰＯＲと電源電圧ＶＤＤの推移を示したタイムチャートである。電源電圧ＶＤＤは、不図示のレギュレータ等の電圧制御回路によって、予め設定された目標電圧に一致するように制御される。一般的に、電源電圧ＶＤＤの立ち上がり時には、電源電圧ＶＤＤの目標電圧よりも低い電圧で、電圧信号ＰＯＲのレベルがローレベルからハイレベルに切り替わることにより、リセットモードからリセット解除モードに移行する。また、電源電圧ＶＤＤの立ち下がり時にも同様に、電源電圧ＶＤＤの目標電圧よりも低い電圧で、電圧信号ＰＯＲのレベルがハイレベルからローレベルに切り替わることにより、リセット解除モードからリセットモードに移行する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１２３１６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のパワーオンリセット回路では、リセットモードとリセット解除モードとの間でのモード切り替えのために、検出対象となる電圧を、電源電圧ＶＤＤが投入されてから遮断されるまで常に監視しなければならない。このように、電圧を常時監視することは、パワーオンリセット回路の消費電流を増大させる一因となっていた。
【０００６】
そこで、本発明は、回路の消費電流を低減可能な、パワーオンリセット回路の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明に係るパワーオンリセット回路は、
電源電圧を監視する第１の監視回路と、
前記第１の監視回路によって監視された電源電圧が第１の所定値を超えているとき、リセット解除信号を出力する出力回路と、
前記第１の監視回路よりも消費電流が低い制御回路とを有し、
前記制御回路が、
前記電源電圧を監視する第２の監視回路と、
前記第２の監視回路によって監視された電源電圧が前記第１の所定値よりも高い第２の所定値を超えているとき、前記第１の監視回路に流れる電流を抑制する抑制回路と、
前記第２の監視回路によって監視された電源電圧が前記第２の所定値を超えているとき、前記リセット解除信号の出力を補償する補償回路とを備える、ことを特徴とするものである。
【発明の効果】
【０００８】
本発明によれば、回路の消費電流を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】従来のパワーオンリセット回路の基本構成を示した図である。
【図２】図１の回路における、電源電圧ＶＤＤの投入から遮断までの電圧信号ＰＯＲと電源電圧ＶＤＤの推移を示したタイムチャートである。
【図３】本発明の実施形態であるパワーオンリセット回路１の回路図である。
【図４】第２の電圧検出回路Ｄ２の回路図である。
【図５】電源電圧ＶＤＤの変化に対する電圧信号Ｖｅの変化を示した図である。
【図６】電源電圧ＶＤＤの時間的変化に対する、電圧信号ＰＯＲとＶｅの振る舞いを示した図である。
【図７】パワーオンリセット回路１に構成される、基準電圧Ｖｒｅｆの生成回路と第２の電圧検出回路Ｄ２の具体例を示した図である。
【図８】スイッチＭ１及びＭ２が共にオンした状態とオフした状態との、図７の回路の消費電流を比較した図である。
【図９】コンパレータＣ２の内部回路を示した図である。
【図１０】第２の電圧検出回路Ｄ２の変形例である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明を実施するための形態の説明を行う。図３は、本発明の実施形態であるパワーオンリセット回路１の回路図である。パワーオンリセット回路１は、周辺回路が誤動作しない電圧に電源電圧ＶＤＤが到達するまで、周辺回路にリセットをかけるパワーオンリセット（ＰＯＲ）の機能を有する。
【００１１】
パワーオンリセット回路１は、第１の電圧検出回路Ｄ１と、第２の電圧検出回路Ｄ２と、スタンバイスイッチＭ１及びＭ２とを備える。第１の電圧検出回路Ｄ１は、電源電圧ＶＤＤを動作電源とする回路であって、抵抗分圧回路（Ｒ３，Ｒ４）と、コンパレータＣ２とを備える。
【００１２】
抵抗分圧回路（Ｒ３，Ｒ４）は、電源電圧ＶＤＤを監視する監視回路である。抵抗分圧回路（Ｒ３，Ｒ４）は、抵抗Ｒ３とＲ４との直列回路であって、グランドパターンと監視対象電圧の電位パターンとの間に挿入される。監視対象電圧は、電源電圧ＶＤＤの変化に連動する電圧であって、電源電圧ＶＤＤそのものでもよい。抵抗分圧回路（Ｒ３，Ｒ４）は、その監視対象電圧を抵抗Ｒ３とＲ４による分圧をすることによって、抵抗Ｒ３と抵抗Ｒ４との接続点から、監視対象電圧を分圧した検出電圧Ｖｃを出力する。つまり、検出電圧Ｖｃは、電源電圧ＶＤＤに対応した値である。例えば、抵抗Ｒ３とＲ４の抵抗値の比は、１：２である。なお、監視対象電圧の分圧は、３つ以上の複数の抵抗によって行われてもよい。
【００１３】
コンパレータＣ２は、検出電圧Ｖｃと所定の基準電圧Ｖｒｅｆとが比較入力される比較入力回路と、リセット信号又はリセット解除信号を電圧信号ＰＯＲとして出力する出力回路とを備える（比較入力回路と出力回路の詳細については、後述する）。出力回路は、比較入力回路によって検出電圧Ｖｃが基準電圧Ｖｒｅｆを超えていないと検出されているときには、リセット信号を出力し、比較入力回路によって検出電圧Ｖｃが基準電圧Ｖｒｅｆを超えていると検出されているときには、リセット解除信号を出力するものである。つまり、コンパレータＣ２は、検出電圧Ｖｃと基準電圧Ｖｒｅｆとを比較し、その比較結果に応じて、リセット信号又はリセット解除信号を表す電圧信号ＰＯＲを出力する。なお、リセット信号とリセット解除信号は、排他的に出力されるものである。また、リセット解除信号を出力するということは、リセット（信号）を解除することと同義である。
【００１４】
基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが降圧回路（不図示）によって降圧変換されて生成された一定の電圧値である。基準電圧Ｖｒｅｆは、コンパレータＣ２の非反転入力端子に入力され、検出電圧Ｖｃは、コンパレータＣ２の反転入力端子に入力される。したがって、コンパレータＣ２は、検出電圧Ｖｃが基準電圧Ｖｒｅｆを下回っているとき、ハイレベルの電圧信号ＰＯＲをリセット信号として出力し、検出電圧Ｖｃが基準電圧Ｖｒｅｆを上回っているとき、ローレベルの電圧信号ＰＯＲをリセット解除信号として出力する。コンパレータＣ２は、電源電圧ＶＤＤを動作電源とする。
【００１５】
スタンバイスイッチＭ１，Ｍ２は、電源電圧ＶＤＤを監視する監視回路に流れる電流を抑制可能な遮断回路である。第１の電圧検出回路Ｄ１は、電源電圧ＶＤＤを監視する第１の監視回路として、抵抗分圧回路（Ｒ３，Ｒ４）と、コンパレータＣ２の比較入力回路とを備える。すなわち、スイッチＭ１は、抵抗分圧回路（Ｒ３，Ｒ４）に流れる電流を遮断する第１の遮断回路であり、スイッチＭ２は、コンパレータＣ２の比較入力回路に流れる電流を遮断する第２の遮断回路である。
【００１６】
スイッチＭ１は、抵抗分圧回路（Ｒ３，Ｒ４）に監視対象電圧を印加するか否かを切り替えるための第１のスイッチであり、スイッチＭ２は、コンパレータＣ２に電流を流すか否かを切り替えるための第２のスイッチである。スイッチＭ１は、抵抗分圧回路（Ｒ３，Ｒ４）に直列に接続され、スイッチＭ２は、コンパレータＣ２の電源経路に直列に接続される。スイッチＭ１，Ｍ２は、ＮチャンネルのＭＯＳＦＥＴ（以下、「ＮＭＯＳ」という）である。したがって、スイッチＭ１，Ｍ２への入力信号がハイレベルであれば、スイッチＭ１，Ｍ２はオンし、スイッチＭ１，Ｍ２への入力信号がローレベルであれば、スイッチＭ１，Ｍ２はオフする。
【００１７】
スイッチＭ１のオンによって、抵抗分圧回路（Ｒ３，Ｒ４）に監視対象電圧が印加され、抵抗分圧回路（Ｒ３，Ｒ４）に電流が流れる。これにより、抵抗分圧回路（Ｒ３，Ｒ４）の監視対象電圧の監視機能が正常に働く。一方、スイッチＭ１のオフによって、抵抗分圧回路（Ｒ３，Ｒ４）に監視対象電圧が印加されず、抵抗分圧回路（Ｒ３，Ｒ４）に電流が流れない。これにより、抵抗分圧回路（Ｒ３，Ｒ４）の監視対象電圧の監視機能は制限され、抵抗分圧回路（Ｒ３，Ｒ４）の監視動作は停止する。
【００１８】
また、スイッチＭ２のオンによって、コンパレータＣ２に電源電圧ＶＤＤが印加され、コンパレータＣ２に電流が流れる。これにより、コンパレータＣ２の入力電圧監視機能が正常に働く。一方、スイッチＭ２のオフによって、コンパレータＣ２を流れる電流の経路が遮断され、コンパレータＣ２に電流が流れない。これにより、コンパレータＣ２の入力電圧監視機能は制限され、コンパレータＣ２の比較入力回路の監視動作は停止する。
【００１９】
スイッチＭ１，Ｍ２は、第２の電圧検出回路Ｄ２から出力された電圧信号Ｖｅの電圧レベルに応じて、オン／オフする。第２の電圧検出回路Ｄ２は、第１の監視回路が監視対象としている電源電圧ＶＤＤを監視する第２の監視回路である。第２の電圧検出回路Ｄ２は、検出電圧Ｖｃが基準電圧Ｖｒｅｆに一致する時の電源電圧ＶＤＤの電圧値Ｖｒよりも高い所定の電圧値Ｖｓを電源電圧ＶＤＤが超えているか否かを検出可能な回路である（図６参照）。電圧値Ｖｓは、図６に示されるように、電源電圧ＶＤＤの目標設定電圧Ｖｔよりも低い値である。目標設定電圧Ｖｔは、不図示のレギュレータ等の電圧制御回路によって決まる一定の電圧値である。
【００２０】
図４は、第２の電圧検出回路Ｄ２の回路例を示した回路図である。第２の電圧検出回路Ｄ２は、電流源Ｓ１とトランジスタＭ３との直列回路と、電流源Ｓ１とトランジスタＭ３との接続点に入力部が接続されたインバータＡ１とを備える。トランジスタＭ３は、ＰチャンネルＭＯＳＦＥＴである（以下、「ＰＭＯＳ」という）。インバータＡ１は、電流源Ｓ１とトランジスタＭ３との接続点の電圧レベルを反転させた信号を出力する。電圧信号Ｖｅは、インバータＡ１の出力信号に相当する。
【００２１】
トランジスタＭ３のゲートに入力されるバイアス電圧ＶｂｉａｓとトランジスタＭ３のソース側の電源電圧ＶＤＤとの電位差Ｖｇｓ（＝｜Ｖｂｉａｓ−ＶＤＤ｜）が、トランジスタＭ３の閾値電圧Ｖｔｈよりも大きくなることにより、トランジスタＭ３はオンする。インバータＡ１から出力される電圧信号Ｖｅのレベルは、トランジスタＭ３のオンによって、ハイレベルからローレベルに変化する。
【００２２】
図５は、電源電圧ＶＤＤの変化に対する電圧信号Ｖｅの変化を示した図である。電源電圧ＶＤＤの投入直後は、電圧信号Ｖｅは、電源電圧ＶＤＤの増加に応じて、略比例で増加する。この略比例で増加する期間では、電圧信号Ｖｅと電源電圧ＶＤＤの電圧値は、略等しい。その後、電源電圧ＶＤＤが電圧値Ｖｓ（＝｜Ｖｂｉａｓ−ＶＤＤ｜−Ｖｔｈ）付近に近づくと、電圧信号Ｖｅはハイレベルからローレベルに切り替わる。つまり、電源電圧ＶＤＤが、
｜Ｖｂｉａｓ−ＶＤＤ｜−Ｖｔｈ＞ＶＤＤ ・・・（１）
の関係式を満たす電圧領域では、電圧信号Ｖｅはローレベルである。
【００２３】
トランジスタＭ３の閾値電圧Ｖｔｈは、製造プロセスで決まる値なので、バイアス電圧Ｖｂｉａｓの調整次第で、任意の電圧値Ｖｓで、電圧信号Ｖｅの切り替えを行うことができる。例えば、Ｖｂｉａｓが低いと、ＶｂｉａｓとＶＤＤとの電位差Ｖｇｓは大きくなるので、電源電圧ＶＤＤが低い電圧領域で電圧信号Ｖｅのレベルの切り替えが可能となる。逆に、Ｖｂｉａｓが高いと、電位差Ｖｇｓは小さくなるので、電圧信号Ｖｅのレベルが切り替わる時の電源電圧ＶＤＤは高くなる。
【００２４】
図６は、電源電圧ＶＤＤの時間的変化に対する、電圧信号ＰＯＲとＶｅの振る舞いを示した図である。電源電圧ＶＤＤが零から立ち上がって電圧値Ｖｒを超えることにより検出電圧Ｖｃが基準電圧Ｖｒｅｆを超えるので、コンパレータＣ２から出力される電圧信号ＰＯＲのレベルが、ハイレベルからローレベルにタイミングｔ１で切り替わる。電圧信号ＰＯＲのレベルが切り替わった後、電源電圧ＶＤＤが電圧値Ｖｓを超えることにより、第２の電圧検出信号から出力される電圧信号Ｖｅのレベルが、ハイレベルからローレベルにタイミングｔ２で切り替わる。その後、電源電圧ＶＤＤがタイミングｔ３以後に目標設定電圧Ｖｔで安定する。
【００２５】
電圧信号Ｖｅのレベルがローレベルになることにより、スイッチＭ１，Ｍ２はオフする。スイッチＭ１，Ｍ２のオフにより、抵抗分圧回路（Ｒ３，Ｒ４）とコンパレータＣ２に流れる電流が遮断される。この電流遮断によって、抵抗分圧回路（Ｒ３，Ｒ４）とコンパレータＣ２の比較入力回路の動作が停止する。
【００２６】
つまり、抵抗分圧回路（Ｒ３，Ｒ４）とコンパレータＣ２に流れる電流がタイミングｔ２以後遮断されているので、電源電圧ＶＤＤの投入から遮断までの全動作期間のほとんどを占めるタイミングｔ３以後の期間での消費電流を、効果的に低減することができる。
【００２７】
図７は、図３に示したパワーオンリセット回路１に構成される、基準電圧Ｖｒｅｆの生成回路と第２の電圧検出回路Ｄ２の具体例を示した図である。
【００２８】
基準電圧Ｖｒｅｆの生成回路（以下、「Ｖｒｅｆ生成回路」という）は、ドレインが電源電圧ＶＤＤに接続されたディプレッション型ＭＯＳＦＥＴ（ＮＤＭＯＳ）のトランジスタＭ３と、ダイオード接続されたＮＭＯＳのトランジスタＭ４とを備える。トランジスタＭ３のゲートとソース間が接続されてゲート−ソース間電圧が０Ｖであるため、トランジスタＭ３に一定のドレイン電流が流れる。したがって、Ｖｆｅｆ生成回路は、電源電圧ＶＤＤに基づいて、電源電圧ＶＤＤよりも低い一定の基準電圧Ｖｒｅｆを生成する。
【００２９】
第２の電圧検出回路Ｄ２は、ソースが電源電圧ＶＤＤに接続されたＰＭＯＳのトランジスタＭ５と、ソースがグランドに接続されたＮＭＯＳのトランジスタＭ６と、インバータＡ１とを備える。第２の電圧検出回路Ｄ２は、基準電圧Ｖｒｅｆをバイアス電圧Ｖｂｉａｓとして、トランジスタＭ５とトランジスタＭ６のそれぞれに与える回路構成である。トランジスタＭ５とトランジスタＭ６のドレイン同士の接続点から出力される電圧信号が、インバータＡ１に入力される。インバータＡ１の出力信号Ｖｅを、抵抗分圧回路（Ｒ３，Ｒ４）のグランド側に接続されたスイッチＭ１と、コンパレータＣ２のグランド側に接続されたスイッチＭ２に入力する。
【００３０】
図９は、コンパレータＣ２の内部回路を示した図である。コンパレータＣ２は、検出電圧Ｖｃと所定の基準電圧Ｖｒｅｆとが比較入力される比較入力回路として、トランジスタＭ９，Ｍ１０，Ｍ１７，Ｍ１８及び電流源Ｓ２を備え、リセット信号又はリセット解除信号を電圧信号ＰＯＲとして出力する出力回路として、トランジスタＭ１２，Ｍ１３，Ｍ１５，Ｍ１６を備える。トランジスタＭ１５，Ｍ１６，Ｍ１７，Ｍ１８はＮＭＯＳであり、トランジスタＭ９，Ｍ１０，Ｍ１２，Ｍ１３はＰＭＯＳである。また、ＮＭＯＳのスイッチＭ７は、上述のスイッチＭ２に相当する。
【００３１】
また、コンパレータＣ２は、ローレベルの電圧信号Ｖｅの入力によりスイッチＭ７がオフしているときのリセット解除信号の出力を補償する補償回路として、インバータＡ２と、スイッチＭ１４，Ｍ１９と、スイッチＭ８，Ｍ１１とを備える。
【００３２】
図９の動作について説明する。電圧信号Ｖｅがハイレベルのとき、スイッチＭ７はオンであり、スイッチＭ１４，Ｍ１９はオフである。スイッチＭ７のオンにより、比較入力回路は、正常に動作する。すなわち、検出電圧Ｖｃが基準電圧Ｖｒｅｆよりも低いとき、スイッチＭ１３のオンにより、電圧信号ＰＯＲはハイレベルであり（リセット状態）、検出電圧Ｖｃが基準電圧Ｖｒｅｆよりも高いとき、スイッチＭ１２，Ｍ１６のオンにより、電圧信号ＰＯＲはローレベルである（リセット解除状態）。
【００３３】
その後、電圧信号Ｖｅがハイレベルからローレベルに変化する。電圧信号Ｖｅがローレベルのとき、スイッチＭ７はオフであり、スイッチＭ１４，Ｍ１９は、ローレベルの電圧信号ＶｅがインバータＡ２によって反転したハイレベルの電圧信号が入力されることで、オンである。スイッチＭ７のオフにより、比較入力回路に流れる電流は遮断され、その監視動作が停止する。
【００３４】
この場合、補償回路のＰＭＯＳのスイッチＭ８及びＭ１１は、ローレベルの電圧信号Ｖｅが入力されることでオンするので、比較入力回路のトランジスタＭ１７，Ｍ１８のドレイン側のノードが、電源電圧ＶＤＤ側にプルアップされる。これにより、出力回路のスイッチＭ１２，Ｍ１３は、オフする。一方、補償回路のＮＭＯＳのスイッチＭ１４はオンしているので、スイッチＭ１４のドレイン側のノードはＧＮＤ側にプルダウンされる。また、ＮＭＯＳのスイッチＭ１９もオンしているので、電圧信号ＰＯＲの出力をグランドレベルに引き込む。
【００３５】
つまり、出力回路のＰＭＯＳのトランジスタＭ１２，Ｍ１３のゲート入力はハイレベル、トランジスタＭ１６のゲート入力はローレベル、スイッチＭ１９のゲート入力はハイレベルになるため、電圧信号ＰＯＲの出力はローレベルである。
【００３６】
このように、スイッチＭ１とスイッチＭ７（Ｍ２）がオフされても、電圧信号ＰＯＲはローレベルのまま変化しないので、周辺回路に誤ってリセットがかかってしまうことはない。
【００３７】
図８は、スイッチＭ１及びＭ２が共にオンした状態とオフした状態との、図７及び図９に示した回路構成を有するパワーオンリセット回路１の消費電流を比較した図である。図８に示されるように、スイッチＭ１及びＭ２をオフすることにより、抵抗分圧回路（Ｒ３，Ｒ４）に流れる電流とコンパレータＣ２の比較入力回路に流れる電流が遮断されることで、消費電流が低減する。
【００３８】
ところで、従来のパワーオンリセット回路（図１）に対して、本発明の実施形態であるパワーオンリセット回路１は、新たな制御回路が追加されている。すなわち、新たな制御回路として、第２の電圧検出回路Ｄ２（Ｍ５＋Ｍ６＋Ａ１）と、第１の監視回路（Ｒ３＋Ｒ４＋Ｃ２の比較入力回路）に流れる電流を抑制する抑制回路（Ｍ１＋Ｍ２）と、リセット解除信号の出力を補償する補償回路（Ａ２＋Ｍ８＋Ｍ１１＋Ｍ１４）とが追加されている。本発明のパワーオンリセット回路１は、これらの追加した新たな制御回路によって第１の監視回路（Ｒ３＋Ｒ４＋Ｃ２の比較入力回路）に流れる電流を遮断することにより、従来のパワーオンリセット回路（図１）よりも消費電流の低減を図っている。そのため、遮断して削減される消費電流よりも、追加する回路の消費電流が大きくならないようにする必要がある。また、スイッチＭ１，Ｍ２がオフしている期間はオンしている期間に比べて十分長く、電源電圧ＶＤＤが供給されている期間のうち、スイッチＭ１，Ｍ２がオフしている期間がほとんど占めている。したがって、スイッチＭ１，Ｍ２がオフしているときのこれらの新たな制御回路の消費電流は、スイッチＭ１，Ｍ２がオンしているときの第１の監視回路（Ｒ３＋Ｒ４＋Ｃ２の比較入力回路）の消費電流よりも低くなければならない。
【００３９】
この点、スイッチＭ１，Ｍ２がオフしているときの抑制回路（Ｍ１＋Ｍ２）及び補償回路（Ａ２＋Ｍ８＋Ｍ１１＋Ｍ１４）の消費電流は、ほとんど零である。また、図８に示されるように、スイッチＭ１，Ｍ２がオフしているときの第２の電圧検出回路Ｄ２（Ｍ５＋Ｍ６＋Ａ１）の消費電流は、スイッチＭ１，Ｍ２がオンしているときの第１の監視回路（Ｒ３＋Ｒ４＋Ｃ２の比較入力回路）の消費電流よりも低い。したがって、スイッチＭ１，Ｍ２がオフしているときのこれらの新たな制御回路の消費電流は、スイッチＭ１，Ｍ２がオンしているときの第１の監視回路（Ｒ３＋Ｒ４＋Ｃ２の比較入力回路）の消費電流よりも低くなっているので、新たな制御回路を追加しても、図１のような従来の回路に比べて、消費電流を削減することができる。
【００４０】
このように、本実施形態によれば、パワーオンリセットの機能を損なうことなく（リセット信号を誤出力することなく）、消費電流を削減することができる。また、電源電圧ＶＤＤが投入される際だけに限らず、遮断される際も、リセット解除信号を誤出力することはない。すなわち、リセット解除モードからリセットモードへの切り替え時の電圧値よりも高い電源電圧ＶＤＤでスイッチＭ１，Ｍ２がオフからオンに切り替わるので、出力信号ＰＯＲのレベルが誤って反転することはない。
【００４１】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００４２】
例えば、図１０は、第２の電圧検出回路Ｄ２の変形例である。図１０の検出回路Ｄ２は、図７の検出回路Ｄ２に比べて、電源電圧ＶＤＤが低い領域でも、電圧信号Ｖｅを反転させて消費電流をカットすることができる点を特徴としている。
【００４３】
ＰＭＯＳのトランジスタＭ２６へのバイアス電圧Ｖｂｉａｓは、ダイオード接続されたＮＭＯＳのトランジスタＭ２２のソース電圧から供給している。これにより、バイアス電圧Ｖｂｉａｓを図７に比べてトランジスタＭ２２の閾値電圧分だけ下げることができることができるので、ＰＭＯＳのトランジスタＭ２６がオン可能な電源電圧ＶＤＤを図７に比べて下げることができる。
【００４４】
すなわち、図７の検出回路（Ｍ５，Ｍ６）は上下２段のインバータの構成なので、検出回路（Ｍ５，Ｍ６）の出力レベルを切り替えて電圧信号Ｖｅを反転させるためには、『ＶＤＤ／２＞Ｖｒｅｆ』、つまり『ＶＤＤ＞２×Ｖｒｅｆ』という関係式が成立する必要がある。例えば、Ｖｒｅｆが１Ｖの場合、電源電圧ＶＤＤは２Ｖを超えなければ、電圧信号Ｖｅを反転させることができない。
【００４５】
一方、図１０の場合、トランジスタＭ２２の閾値電圧をＶｔｈ１とすると、バイアス電圧Ｖｂｉａｓは、『Ｖｂｉａｓ＝Ｖｒｅｆ−Ｖｔｈ１』という関係式が成立する。したがって、トランジスタＭ２６の閾値電圧をＶｔｈ２とすると、ＰＭＯＳのトランジスタＭ２６がオンするためには、『ＶＤＤ＞Ｖｔｈ２＋Ｖｂｉａｓ』という関係式が成立すればよい。そうすると、例えば、Ｖｒｅｆが１Ｖ、Ｖｔｈ１が０．８Ｖ，Ｖｔｈ２が０．８Ｖの場合、電源電圧ＶＤＤは１．０Ｖを超えれば、電圧信号Ｖｅを反転させることができる。なお、電圧信号Ｖｅの反転の際は、ＰＭＯＳのトランジスタＭ２６のオーバードライブ電圧（Ｖｇｓ−Ｖｔｈ２）を０．１〜０．２Ｖ程度取るため、電圧信号Ｖｅが実際に反転するのは、１．１Ｖ〜１．２Ｖの時である。
【００４６】
また、例えば、ローレベルの電圧信号ＰＯＲをリセット信号として出力し、ハイレベルの電圧信号ＰＯＲをリセット解除信号として出力したい場合、図３に示した回路であれば、コンパレータＣ２の出力にインバータを設ければよい。又は、検出電圧ＶｃをコンパレータＣ２の非反転入力端子に入力し、基準電圧ＶｒｅｆをコンパレータＣ２の反転入力端子に入力する回路構成にしてもよい。
【符号の説明】
【００４７】
１ パワーオンリセット回路
Ｄ１ 第１の電圧検出回路
Ｄ２ 第２の電圧検出回路
【技術分野】
【０００１】
本発明は、リセット解除信号を出力するパワーオンリセット回路に関する。
【背景技術】
【０００２】
従来技術として、電源電圧が所定の閾値を超えて上昇したことを検出するとリセット信号を解除するパワーオンリセット回路が知られている（例えば、特許文献１を参照）。図１は、特許文献１等の従来のパワーオンリセット回路の基本構成を示した図である。図１の回路の場合、コンパレータＣ１は、電源電圧ＶＤＤの投入直後は、電源電圧ＶＤＤの抵抗Ｒ１とＲ２による分圧電圧Ｖａが基準電圧Ｖｒｅｆよりも低いので、ローレベルの電圧信号ＰＯＲを出力し、電源電圧ＶＤＤがある程度まで立ち上がると、分圧電圧Ｖａが基準電圧Ｖｒｅｆを上回るので、ハイレベルの電圧信号ＰＯＲを出力する。すなわち、図１の回路の場合、ローレベルの電圧信号ＰＯＲが出力されている状態は、リセット状態を表し、ハイレベルの電圧信号ＰＯＲが出力されている状態は、リセット解除状態を表す。
【０００３】
図２は、図１の回路における、電源電圧ＶＤＤの投入から遮断までの電圧信号ＰＯＲと電源電圧ＶＤＤの推移を示したタイムチャートである。電源電圧ＶＤＤは、不図示のレギュレータ等の電圧制御回路によって、予め設定された目標電圧に一致するように制御される。一般的に、電源電圧ＶＤＤの立ち上がり時には、電源電圧ＶＤＤの目標電圧よりも低い電圧で、電圧信号ＰＯＲのレベルがローレベルからハイレベルに切り替わることにより、リセットモードからリセット解除モードに移行する。また、電源電圧ＶＤＤの立ち下がり時にも同様に、電源電圧ＶＤＤの目標電圧よりも低い電圧で、電圧信号ＰＯＲのレベルがハイレベルからローレベルに切り替わることにより、リセット解除モードからリセットモードに移行する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１２３１６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のパワーオンリセット回路では、リセットモードとリセット解除モードとの間でのモード切り替えのために、検出対象となる電圧を、電源電圧ＶＤＤが投入されてから遮断されるまで常に監視しなければならない。このように、電圧を常時監視することは、パワーオンリセット回路の消費電流を増大させる一因となっていた。
【０００６】
そこで、本発明は、回路の消費電流を低減可能な、パワーオンリセット回路の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明に係るパワーオンリセット回路は、
電源電圧を監視する第１の監視回路と、
前記第１の監視回路によって監視された電源電圧が第１の所定値を超えているとき、リセット解除信号を出力する出力回路と、
前記第１の監視回路よりも消費電流が低い制御回路とを有し、
前記制御回路が、
前記電源電圧を監視する第２の監視回路と、
前記第２の監視回路によって監視された電源電圧が前記第１の所定値よりも高い第２の所定値を超えているとき、前記第１の監視回路に流れる電流を抑制する抑制回路と、
前記第２の監視回路によって監視された電源電圧が前記第２の所定値を超えているとき、前記リセット解除信号の出力を補償する補償回路とを備える、ことを特徴とするものである。
【発明の効果】
【０００８】
本発明によれば、回路の消費電流を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】従来のパワーオンリセット回路の基本構成を示した図である。
【図２】図１の回路における、電源電圧ＶＤＤの投入から遮断までの電圧信号ＰＯＲと電源電圧ＶＤＤの推移を示したタイムチャートである。
【図３】本発明の実施形態であるパワーオンリセット回路１の回路図である。
【図４】第２の電圧検出回路Ｄ２の回路図である。
【図５】電源電圧ＶＤＤの変化に対する電圧信号Ｖｅの変化を示した図である。
【図６】電源電圧ＶＤＤの時間的変化に対する、電圧信号ＰＯＲとＶｅの振る舞いを示した図である。
【図７】パワーオンリセット回路１に構成される、基準電圧Ｖｒｅｆの生成回路と第２の電圧検出回路Ｄ２の具体例を示した図である。
【図８】スイッチＭ１及びＭ２が共にオンした状態とオフした状態との、図７の回路の消費電流を比較した図である。
【図９】コンパレータＣ２の内部回路を示した図である。
【図１０】第２の電圧検出回路Ｄ２の変形例である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明を実施するための形態の説明を行う。図３は、本発明の実施形態であるパワーオンリセット回路１の回路図である。パワーオンリセット回路１は、周辺回路が誤動作しない電圧に電源電圧ＶＤＤが到達するまで、周辺回路にリセットをかけるパワーオンリセット（ＰＯＲ）の機能を有する。
【００１１】
パワーオンリセット回路１は、第１の電圧検出回路Ｄ１と、第２の電圧検出回路Ｄ２と、スタンバイスイッチＭ１及びＭ２とを備える。第１の電圧検出回路Ｄ１は、電源電圧ＶＤＤを動作電源とする回路であって、抵抗分圧回路（Ｒ３，Ｒ４）と、コンパレータＣ２とを備える。
【００１２】
抵抗分圧回路（Ｒ３，Ｒ４）は、電源電圧ＶＤＤを監視する監視回路である。抵抗分圧回路（Ｒ３，Ｒ４）は、抵抗Ｒ３とＲ４との直列回路であって、グランドパターンと監視対象電圧の電位パターンとの間に挿入される。監視対象電圧は、電源電圧ＶＤＤの変化に連動する電圧であって、電源電圧ＶＤＤそのものでもよい。抵抗分圧回路（Ｒ３，Ｒ４）は、その監視対象電圧を抵抗Ｒ３とＲ４による分圧をすることによって、抵抗Ｒ３と抵抗Ｒ４との接続点から、監視対象電圧を分圧した検出電圧Ｖｃを出力する。つまり、検出電圧Ｖｃは、電源電圧ＶＤＤに対応した値である。例えば、抵抗Ｒ３とＲ４の抵抗値の比は、１：２である。なお、監視対象電圧の分圧は、３つ以上の複数の抵抗によって行われてもよい。
【００１３】
コンパレータＣ２は、検出電圧Ｖｃと所定の基準電圧Ｖｒｅｆとが比較入力される比較入力回路と、リセット信号又はリセット解除信号を電圧信号ＰＯＲとして出力する出力回路とを備える（比較入力回路と出力回路の詳細については、後述する）。出力回路は、比較入力回路によって検出電圧Ｖｃが基準電圧Ｖｒｅｆを超えていないと検出されているときには、リセット信号を出力し、比較入力回路によって検出電圧Ｖｃが基準電圧Ｖｒｅｆを超えていると検出されているときには、リセット解除信号を出力するものである。つまり、コンパレータＣ２は、検出電圧Ｖｃと基準電圧Ｖｒｅｆとを比較し、その比較結果に応じて、リセット信号又はリセット解除信号を表す電圧信号ＰＯＲを出力する。なお、リセット信号とリセット解除信号は、排他的に出力されるものである。また、リセット解除信号を出力するということは、リセット（信号）を解除することと同義である。
【００１４】
基準電圧Ｖｒｅｆは、電源電圧ＶＤＤが降圧回路（不図示）によって降圧変換されて生成された一定の電圧値である。基準電圧Ｖｒｅｆは、コンパレータＣ２の非反転入力端子に入力され、検出電圧Ｖｃは、コンパレータＣ２の反転入力端子に入力される。したがって、コンパレータＣ２は、検出電圧Ｖｃが基準電圧Ｖｒｅｆを下回っているとき、ハイレベルの電圧信号ＰＯＲをリセット信号として出力し、検出電圧Ｖｃが基準電圧Ｖｒｅｆを上回っているとき、ローレベルの電圧信号ＰＯＲをリセット解除信号として出力する。コンパレータＣ２は、電源電圧ＶＤＤを動作電源とする。
【００１５】
スタンバイスイッチＭ１，Ｍ２は、電源電圧ＶＤＤを監視する監視回路に流れる電流を抑制可能な遮断回路である。第１の電圧検出回路Ｄ１は、電源電圧ＶＤＤを監視する第１の監視回路として、抵抗分圧回路（Ｒ３，Ｒ４）と、コンパレータＣ２の比較入力回路とを備える。すなわち、スイッチＭ１は、抵抗分圧回路（Ｒ３，Ｒ４）に流れる電流を遮断する第１の遮断回路であり、スイッチＭ２は、コンパレータＣ２の比較入力回路に流れる電流を遮断する第２の遮断回路である。
【００１６】
スイッチＭ１は、抵抗分圧回路（Ｒ３，Ｒ４）に監視対象電圧を印加するか否かを切り替えるための第１のスイッチであり、スイッチＭ２は、コンパレータＣ２に電流を流すか否かを切り替えるための第２のスイッチである。スイッチＭ１は、抵抗分圧回路（Ｒ３，Ｒ４）に直列に接続され、スイッチＭ２は、コンパレータＣ２の電源経路に直列に接続される。スイッチＭ１，Ｍ２は、ＮチャンネルのＭＯＳＦＥＴ（以下、「ＮＭＯＳ」という）である。したがって、スイッチＭ１，Ｍ２への入力信号がハイレベルであれば、スイッチＭ１，Ｍ２はオンし、スイッチＭ１，Ｍ２への入力信号がローレベルであれば、スイッチＭ１，Ｍ２はオフする。
【００１７】
スイッチＭ１のオンによって、抵抗分圧回路（Ｒ３，Ｒ４）に監視対象電圧が印加され、抵抗分圧回路（Ｒ３，Ｒ４）に電流が流れる。これにより、抵抗分圧回路（Ｒ３，Ｒ４）の監視対象電圧の監視機能が正常に働く。一方、スイッチＭ１のオフによって、抵抗分圧回路（Ｒ３，Ｒ４）に監視対象電圧が印加されず、抵抗分圧回路（Ｒ３，Ｒ４）に電流が流れない。これにより、抵抗分圧回路（Ｒ３，Ｒ４）の監視対象電圧の監視機能は制限され、抵抗分圧回路（Ｒ３，Ｒ４）の監視動作は停止する。
【００１８】
また、スイッチＭ２のオンによって、コンパレータＣ２に電源電圧ＶＤＤが印加され、コンパレータＣ２に電流が流れる。これにより、コンパレータＣ２の入力電圧監視機能が正常に働く。一方、スイッチＭ２のオフによって、コンパレータＣ２を流れる電流の経路が遮断され、コンパレータＣ２に電流が流れない。これにより、コンパレータＣ２の入力電圧監視機能は制限され、コンパレータＣ２の比較入力回路の監視動作は停止する。
【００１９】
スイッチＭ１，Ｍ２は、第２の電圧検出回路Ｄ２から出力された電圧信号Ｖｅの電圧レベルに応じて、オン／オフする。第２の電圧検出回路Ｄ２は、第１の監視回路が監視対象としている電源電圧ＶＤＤを監視する第２の監視回路である。第２の電圧検出回路Ｄ２は、検出電圧Ｖｃが基準電圧Ｖｒｅｆに一致する時の電源電圧ＶＤＤの電圧値Ｖｒよりも高い所定の電圧値Ｖｓを電源電圧ＶＤＤが超えているか否かを検出可能な回路である（図６参照）。電圧値Ｖｓは、図６に示されるように、電源電圧ＶＤＤの目標設定電圧Ｖｔよりも低い値である。目標設定電圧Ｖｔは、不図示のレギュレータ等の電圧制御回路によって決まる一定の電圧値である。
【００２０】
図４は、第２の電圧検出回路Ｄ２の回路例を示した回路図である。第２の電圧検出回路Ｄ２は、電流源Ｓ１とトランジスタＭ３との直列回路と、電流源Ｓ１とトランジスタＭ３との接続点に入力部が接続されたインバータＡ１とを備える。トランジスタＭ３は、ＰチャンネルＭＯＳＦＥＴである（以下、「ＰＭＯＳ」という）。インバータＡ１は、電流源Ｓ１とトランジスタＭ３との接続点の電圧レベルを反転させた信号を出力する。電圧信号Ｖｅは、インバータＡ１の出力信号に相当する。
【００２１】
トランジスタＭ３のゲートに入力されるバイアス電圧ＶｂｉａｓとトランジスタＭ３のソース側の電源電圧ＶＤＤとの電位差Ｖｇｓ（＝｜Ｖｂｉａｓ−ＶＤＤ｜）が、トランジスタＭ３の閾値電圧Ｖｔｈよりも大きくなることにより、トランジスタＭ３はオンする。インバータＡ１から出力される電圧信号Ｖｅのレベルは、トランジスタＭ３のオンによって、ハイレベルからローレベルに変化する。
【００２２】
図５は、電源電圧ＶＤＤの変化に対する電圧信号Ｖｅの変化を示した図である。電源電圧ＶＤＤの投入直後は、電圧信号Ｖｅは、電源電圧ＶＤＤの増加に応じて、略比例で増加する。この略比例で増加する期間では、電圧信号Ｖｅと電源電圧ＶＤＤの電圧値は、略等しい。その後、電源電圧ＶＤＤが電圧値Ｖｓ（＝｜Ｖｂｉａｓ−ＶＤＤ｜−Ｖｔｈ）付近に近づくと、電圧信号Ｖｅはハイレベルからローレベルに切り替わる。つまり、電源電圧ＶＤＤが、
｜Ｖｂｉａｓ−ＶＤＤ｜−Ｖｔｈ＞ＶＤＤ ・・・（１）
の関係式を満たす電圧領域では、電圧信号Ｖｅはローレベルである。
【００２３】
トランジスタＭ３の閾値電圧Ｖｔｈは、製造プロセスで決まる値なので、バイアス電圧Ｖｂｉａｓの調整次第で、任意の電圧値Ｖｓで、電圧信号Ｖｅの切り替えを行うことができる。例えば、Ｖｂｉａｓが低いと、ＶｂｉａｓとＶＤＤとの電位差Ｖｇｓは大きくなるので、電源電圧ＶＤＤが低い電圧領域で電圧信号Ｖｅのレベルの切り替えが可能となる。逆に、Ｖｂｉａｓが高いと、電位差Ｖｇｓは小さくなるので、電圧信号Ｖｅのレベルが切り替わる時の電源電圧ＶＤＤは高くなる。
【００２４】
図６は、電源電圧ＶＤＤの時間的変化に対する、電圧信号ＰＯＲとＶｅの振る舞いを示した図である。電源電圧ＶＤＤが零から立ち上がって電圧値Ｖｒを超えることにより検出電圧Ｖｃが基準電圧Ｖｒｅｆを超えるので、コンパレータＣ２から出力される電圧信号ＰＯＲのレベルが、ハイレベルからローレベルにタイミングｔ１で切り替わる。電圧信号ＰＯＲのレベルが切り替わった後、電源電圧ＶＤＤが電圧値Ｖｓを超えることにより、第２の電圧検出信号から出力される電圧信号Ｖｅのレベルが、ハイレベルからローレベルにタイミングｔ２で切り替わる。その後、電源電圧ＶＤＤがタイミングｔ３以後に目標設定電圧Ｖｔで安定する。
【００２５】
電圧信号Ｖｅのレベルがローレベルになることにより、スイッチＭ１，Ｍ２はオフする。スイッチＭ１，Ｍ２のオフにより、抵抗分圧回路（Ｒ３，Ｒ４）とコンパレータＣ２に流れる電流が遮断される。この電流遮断によって、抵抗分圧回路（Ｒ３，Ｒ４）とコンパレータＣ２の比較入力回路の動作が停止する。
【００２６】
つまり、抵抗分圧回路（Ｒ３，Ｒ４）とコンパレータＣ２に流れる電流がタイミングｔ２以後遮断されているので、電源電圧ＶＤＤの投入から遮断までの全動作期間のほとんどを占めるタイミングｔ３以後の期間での消費電流を、効果的に低減することができる。
【００２７】
図７は、図３に示したパワーオンリセット回路１に構成される、基準電圧Ｖｒｅｆの生成回路と第２の電圧検出回路Ｄ２の具体例を示した図である。
【００２８】
基準電圧Ｖｒｅｆの生成回路（以下、「Ｖｒｅｆ生成回路」という）は、ドレインが電源電圧ＶＤＤに接続されたディプレッション型ＭＯＳＦＥＴ（ＮＤＭＯＳ）のトランジスタＭ３と、ダイオード接続されたＮＭＯＳのトランジスタＭ４とを備える。トランジスタＭ３のゲートとソース間が接続されてゲート−ソース間電圧が０Ｖであるため、トランジスタＭ３に一定のドレイン電流が流れる。したがって、Ｖｆｅｆ生成回路は、電源電圧ＶＤＤに基づいて、電源電圧ＶＤＤよりも低い一定の基準電圧Ｖｒｅｆを生成する。
【００２９】
第２の電圧検出回路Ｄ２は、ソースが電源電圧ＶＤＤに接続されたＰＭＯＳのトランジスタＭ５と、ソースがグランドに接続されたＮＭＯＳのトランジスタＭ６と、インバータＡ１とを備える。第２の電圧検出回路Ｄ２は、基準電圧Ｖｒｅｆをバイアス電圧Ｖｂｉａｓとして、トランジスタＭ５とトランジスタＭ６のそれぞれに与える回路構成である。トランジスタＭ５とトランジスタＭ６のドレイン同士の接続点から出力される電圧信号が、インバータＡ１に入力される。インバータＡ１の出力信号Ｖｅを、抵抗分圧回路（Ｒ３，Ｒ４）のグランド側に接続されたスイッチＭ１と、コンパレータＣ２のグランド側に接続されたスイッチＭ２に入力する。
【００３０】
図９は、コンパレータＣ２の内部回路を示した図である。コンパレータＣ２は、検出電圧Ｖｃと所定の基準電圧Ｖｒｅｆとが比較入力される比較入力回路として、トランジスタＭ９，Ｍ１０，Ｍ１７，Ｍ１８及び電流源Ｓ２を備え、リセット信号又はリセット解除信号を電圧信号ＰＯＲとして出力する出力回路として、トランジスタＭ１２，Ｍ１３，Ｍ１５，Ｍ１６を備える。トランジスタＭ１５，Ｍ１６，Ｍ１７，Ｍ１８はＮＭＯＳであり、トランジスタＭ９，Ｍ１０，Ｍ１２，Ｍ１３はＰＭＯＳである。また、ＮＭＯＳのスイッチＭ７は、上述のスイッチＭ２に相当する。
【００３１】
また、コンパレータＣ２は、ローレベルの電圧信号Ｖｅの入力によりスイッチＭ７がオフしているときのリセット解除信号の出力を補償する補償回路として、インバータＡ２と、スイッチＭ１４，Ｍ１９と、スイッチＭ８，Ｍ１１とを備える。
【００３２】
図９の動作について説明する。電圧信号Ｖｅがハイレベルのとき、スイッチＭ７はオンであり、スイッチＭ１４，Ｍ１９はオフである。スイッチＭ７のオンにより、比較入力回路は、正常に動作する。すなわち、検出電圧Ｖｃが基準電圧Ｖｒｅｆよりも低いとき、スイッチＭ１３のオンにより、電圧信号ＰＯＲはハイレベルであり（リセット状態）、検出電圧Ｖｃが基準電圧Ｖｒｅｆよりも高いとき、スイッチＭ１２，Ｍ１６のオンにより、電圧信号ＰＯＲはローレベルである（リセット解除状態）。
【００３３】
その後、電圧信号Ｖｅがハイレベルからローレベルに変化する。電圧信号Ｖｅがローレベルのとき、スイッチＭ７はオフであり、スイッチＭ１４，Ｍ１９は、ローレベルの電圧信号ＶｅがインバータＡ２によって反転したハイレベルの電圧信号が入力されることで、オンである。スイッチＭ７のオフにより、比較入力回路に流れる電流は遮断され、その監視動作が停止する。
【００３４】
この場合、補償回路のＰＭＯＳのスイッチＭ８及びＭ１１は、ローレベルの電圧信号Ｖｅが入力されることでオンするので、比較入力回路のトランジスタＭ１７，Ｍ１８のドレイン側のノードが、電源電圧ＶＤＤ側にプルアップされる。これにより、出力回路のスイッチＭ１２，Ｍ１３は、オフする。一方、補償回路のＮＭＯＳのスイッチＭ１４はオンしているので、スイッチＭ１４のドレイン側のノードはＧＮＤ側にプルダウンされる。また、ＮＭＯＳのスイッチＭ１９もオンしているので、電圧信号ＰＯＲの出力をグランドレベルに引き込む。
【００３５】
つまり、出力回路のＰＭＯＳのトランジスタＭ１２，Ｍ１３のゲート入力はハイレベル、トランジスタＭ１６のゲート入力はローレベル、スイッチＭ１９のゲート入力はハイレベルになるため、電圧信号ＰＯＲの出力はローレベルである。
【００３６】
このように、スイッチＭ１とスイッチＭ７（Ｍ２）がオフされても、電圧信号ＰＯＲはローレベルのまま変化しないので、周辺回路に誤ってリセットがかかってしまうことはない。
【００３７】
図８は、スイッチＭ１及びＭ２が共にオンした状態とオフした状態との、図７及び図９に示した回路構成を有するパワーオンリセット回路１の消費電流を比較した図である。図８に示されるように、スイッチＭ１及びＭ２をオフすることにより、抵抗分圧回路（Ｒ３，Ｒ４）に流れる電流とコンパレータＣ２の比較入力回路に流れる電流が遮断されることで、消費電流が低減する。
【００３８】
ところで、従来のパワーオンリセット回路（図１）に対して、本発明の実施形態であるパワーオンリセット回路１は、新たな制御回路が追加されている。すなわち、新たな制御回路として、第２の電圧検出回路Ｄ２（Ｍ５＋Ｍ６＋Ａ１）と、第１の監視回路（Ｒ３＋Ｒ４＋Ｃ２の比較入力回路）に流れる電流を抑制する抑制回路（Ｍ１＋Ｍ２）と、リセット解除信号の出力を補償する補償回路（Ａ２＋Ｍ８＋Ｍ１１＋Ｍ１４）とが追加されている。本発明のパワーオンリセット回路１は、これらの追加した新たな制御回路によって第１の監視回路（Ｒ３＋Ｒ４＋Ｃ２の比較入力回路）に流れる電流を遮断することにより、従来のパワーオンリセット回路（図１）よりも消費電流の低減を図っている。そのため、遮断して削減される消費電流よりも、追加する回路の消費電流が大きくならないようにする必要がある。また、スイッチＭ１，Ｍ２がオフしている期間はオンしている期間に比べて十分長く、電源電圧ＶＤＤが供給されている期間のうち、スイッチＭ１，Ｍ２がオフしている期間がほとんど占めている。したがって、スイッチＭ１，Ｍ２がオフしているときのこれらの新たな制御回路の消費電流は、スイッチＭ１，Ｍ２がオンしているときの第１の監視回路（Ｒ３＋Ｒ４＋Ｃ２の比較入力回路）の消費電流よりも低くなければならない。
【００３９】
この点、スイッチＭ１，Ｍ２がオフしているときの抑制回路（Ｍ１＋Ｍ２）及び補償回路（Ａ２＋Ｍ８＋Ｍ１１＋Ｍ１４）の消費電流は、ほとんど零である。また、図８に示されるように、スイッチＭ１，Ｍ２がオフしているときの第２の電圧検出回路Ｄ２（Ｍ５＋Ｍ６＋Ａ１）の消費電流は、スイッチＭ１，Ｍ２がオンしているときの第１の監視回路（Ｒ３＋Ｒ４＋Ｃ２の比較入力回路）の消費電流よりも低い。したがって、スイッチＭ１，Ｍ２がオフしているときのこれらの新たな制御回路の消費電流は、スイッチＭ１，Ｍ２がオンしているときの第１の監視回路（Ｒ３＋Ｒ４＋Ｃ２の比較入力回路）の消費電流よりも低くなっているので、新たな制御回路を追加しても、図１のような従来の回路に比べて、消費電流を削減することができる。
【００４０】
このように、本実施形態によれば、パワーオンリセットの機能を損なうことなく（リセット信号を誤出力することなく）、消費電流を削減することができる。また、電源電圧ＶＤＤが投入される際だけに限らず、遮断される際も、リセット解除信号を誤出力することはない。すなわち、リセット解除モードからリセットモードへの切り替え時の電圧値よりも高い電源電圧ＶＤＤでスイッチＭ１，Ｍ２がオフからオンに切り替わるので、出力信号ＰＯＲのレベルが誤って反転することはない。
【００４１】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００４２】
例えば、図１０は、第２の電圧検出回路Ｄ２の変形例である。図１０の検出回路Ｄ２は、図７の検出回路Ｄ２に比べて、電源電圧ＶＤＤが低い領域でも、電圧信号Ｖｅを反転させて消費電流をカットすることができる点を特徴としている。
【００４３】
ＰＭＯＳのトランジスタＭ２６へのバイアス電圧Ｖｂｉａｓは、ダイオード接続されたＮＭＯＳのトランジスタＭ２２のソース電圧から供給している。これにより、バイアス電圧Ｖｂｉａｓを図７に比べてトランジスタＭ２２の閾値電圧分だけ下げることができることができるので、ＰＭＯＳのトランジスタＭ２６がオン可能な電源電圧ＶＤＤを図７に比べて下げることができる。
【００４４】
すなわち、図７の検出回路（Ｍ５，Ｍ６）は上下２段のインバータの構成なので、検出回路（Ｍ５，Ｍ６）の出力レベルを切り替えて電圧信号Ｖｅを反転させるためには、『ＶＤＤ／２＞Ｖｒｅｆ』、つまり『ＶＤＤ＞２×Ｖｒｅｆ』という関係式が成立する必要がある。例えば、Ｖｒｅｆが１Ｖの場合、電源電圧ＶＤＤは２Ｖを超えなければ、電圧信号Ｖｅを反転させることができない。
【００４５】
一方、図１０の場合、トランジスタＭ２２の閾値電圧をＶｔｈ１とすると、バイアス電圧Ｖｂｉａｓは、『Ｖｂｉａｓ＝Ｖｒｅｆ−Ｖｔｈ１』という関係式が成立する。したがって、トランジスタＭ２６の閾値電圧をＶｔｈ２とすると、ＰＭＯＳのトランジスタＭ２６がオンするためには、『ＶＤＤ＞Ｖｔｈ２＋Ｖｂｉａｓ』という関係式が成立すればよい。そうすると、例えば、Ｖｒｅｆが１Ｖ、Ｖｔｈ１が０．８Ｖ，Ｖｔｈ２が０．８Ｖの場合、電源電圧ＶＤＤは１．０Ｖを超えれば、電圧信号Ｖｅを反転させることができる。なお、電圧信号Ｖｅの反転の際は、ＰＭＯＳのトランジスタＭ２６のオーバードライブ電圧（Ｖｇｓ−Ｖｔｈ２）を０．１〜０．２Ｖ程度取るため、電圧信号Ｖｅが実際に反転するのは、１．１Ｖ〜１．２Ｖの時である。
【００４６】
また、例えば、ローレベルの電圧信号ＰＯＲをリセット信号として出力し、ハイレベルの電圧信号ＰＯＲをリセット解除信号として出力したい場合、図３に示した回路であれば、コンパレータＣ２の出力にインバータを設ければよい。又は、検出電圧ＶｃをコンパレータＣ２の非反転入力端子に入力し、基準電圧ＶｒｅｆをコンパレータＣ２の反転入力端子に入力する回路構成にしてもよい。
【符号の説明】
【００４７】
１ パワーオンリセット回路
Ｄ１ 第１の電圧検出回路
Ｄ２ 第２の電圧検出回路
【特許請求の範囲】
【請求項１】
電源電圧を監視する第１の監視回路と、
前記第１の監視回路によって監視された電源電圧が第１の所定値を超えているとき、リセット解除信号を出力する出力回路と、
前記第１の監視回路よりも消費電流が低い制御回路とを有し、
前記制御回路が、
前記電源電圧を監視する第２の監視回路と、
前記第２の監視回路によって監視された電源電圧が前記第１の所定値よりも高い第２の所定値を超えているとき、前記第１の監視回路に流れる電流を抑制する抑制回路と、
前記第２の監視回路によって監視された電源電圧が前記第２の所定値を超えているとき、前記リセット解除信号の出力を補償する補償回路とを備える、パワーオンリセット回路。
【請求項２】
前記第１の監視回路は、前記電源電圧を抵抗によって分圧することにより前記電源電圧の検出電圧を出力する抵抗分圧回路を備え、
前記抑制回路は、前記抵抗分圧回路に流れる電流を抑制する、請求項１に記載のパワーオンリセット回路。
【請求項３】
前記第１の監視回路は、前記電源電圧の検出電圧と前記第１の所定値とが比較入力される比較入力回路を備え、
前記抑制回路は、前記比較入力回路に流れる電流を抑制する、請求項２に記載のパワーオンリセット回路。
【請求項１】
電源電圧を監視する第１の監視回路と、
前記第１の監視回路によって監視された電源電圧が第１の所定値を超えているとき、リセット解除信号を出力する出力回路と、
前記第１の監視回路よりも消費電流が低い制御回路とを有し、
前記制御回路が、
前記電源電圧を監視する第２の監視回路と、
前記第２の監視回路によって監視された電源電圧が前記第１の所定値よりも高い第２の所定値を超えているとき、前記第１の監視回路に流れる電流を抑制する抑制回路と、
前記第２の監視回路によって監視された電源電圧が前記第２の所定値を超えているとき、前記リセット解除信号の出力を補償する補償回路とを備える、パワーオンリセット回路。
【請求項２】
前記第１の監視回路は、前記電源電圧を抵抗によって分圧することにより前記電源電圧の検出電圧を出力する抵抗分圧回路を備え、
前記抑制回路は、前記抵抗分圧回路に流れる電流を抑制する、請求項１に記載のパワーオンリセット回路。
【請求項３】
前記第１の監視回路は、前記電源電圧の検出電圧と前記第１の所定値とが比較入力される比較入力回路を備え、
前記抑制回路は、前記比較入力回路に流れる電流を抑制する、請求項２に記載のパワーオンリセット回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−２３４２４１（Ｐ２０１１−２３４２４１Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１０−１０４３３０（Ｐ２０１０−１０４３３０）
【出願日】平成２２年４月２８日（２０１０．４．２８）
【出願人】（０００００６２２０）ミツミ電機株式会社 (1,651)
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２２年４月２８日（２０１０．４．２８）
【出願人】（０００００６２２０）ミツミ電機株式会社 (1,651)
【Ｆターム（参考）】
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