パワースイッチング素子の駆動回路
【課題】パワースイッチング素子１６，１８のゲート電位をソース電位に対して上昇及び低下させるべく、ゲートに正電圧及び負電圧を印加するものの場合、消費電力の増大やコスト高が生じること。
【解決手段】パルストランス３０によってパワースイッチング素子１６，１８のゲートに正電圧が印加される際、パルストランス３０からゲートに流れる電荷は、コンデンサ４６ｕ、４６ｄに充電される。そして、パワースイッチング素子１６，１８をオフ操作する場合、パワースイッチング素子１６，１８のソースとコンデンサ４６ｕ，４６ｄとを接続することで、ゲートに負電圧を印加する。
【解決手段】パルストランス３０によってパワースイッチング素子１６，１８のゲートに正電圧が印加される際、パルストランス３０からゲートに流れる電荷は、コンデンサ４６ｕ、４６ｄに充電される。そして、パワースイッチング素子１６，１８をオフ操作する場合、パワースイッチング素子１６，１８のソースとコンデンサ４６ｕ，４６ｄとを接続することで、ゲートに負電圧を印加する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御形のパワースイッチング素子の導通制御端子の電位を前記パワースイッチング素子の入力端子及び出力端子のいずれか一方の端子の電位よりも上昇させるべく前記導通制御端子に正の電圧を印加する正電圧印加手段と、前記導通制御端子の電位を前記いずれか一方の端子の電位よりも低下させるべく前記導通制御端子に負の電圧を印加する負電圧印加手段とを備えるパワースイッチング素子の駆動回路に関する。
【背景技術】
【０００２】
この種の駆動回路としては、例えば下記特許文献１に見られるように、トランスの出力パルスの立ち上がり及び立ち下がりに同期させてパワースイッチング素子を駆動するものも提案されている。すなわち、出力パルスの立ち上がりに同期してＰチャネルＭＯＳ型トランジスタをオンさせることでパワースイッチング素子の導通制御端子（ゲート）に正の電荷を充電する。これにより、ゲートの電位を出力端子（ソース）の電位よりも上昇させ、パワースイッチング素子をオン状態とする。また、出力パルスの立ち下がりに同期してＮチャネルＭＯＳ型トランジスタをオンさせることでパワースイッチング素子のゲートの電荷を放電させる。これにより、ゲートの電位をソースの電位よりも低下させ、パワースイッチング素子をオフ状態とする。こうした態様にてパワースイッチング素子を駆動することで、ゲートの電位をゼロ以上で調節する場合と比較して、パワースイッチング素子のオフ指令時、ノイズに起因してパワースイッチング素子が誤ってオン状態となることを好適に回避することができる。
【特許文献１】特開２００７−２２８６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上記駆動回路では、ＮチャネルＭＯＳ型トランジスタをオンさせることで、パワースイッチング素子のゲートの電位をソースの電位に対して負となるまで放電させることができるとはいえ、この負電位を自由に設定することが非常に困難となる。このため、パワースイッチング素子がオフ状態である際、ノイズ対策として要求される以上にゲートの電位を低下させることとなり得、パワースイッチング素子を駆動するための電力が大きくなるおそれがある。
【０００４】
また、上記駆動回路では、トランスの２次側に、ＰチャネルＭＯＳ型トランジスタとＮチャネルＭＯＳ型トランジスタとを備える構成のため、部品点数の増大やコスト高も無視できない。
【０００５】
本発明は、上記課題を解決するためになされたものであり、その目的は、電圧制御形のパワースイッチング素子の導通制御端子の電位を前記パワースイッチング素子の入力端子及び出力端子のいずれか一方の端子の電位に対して上昇及び低下させるべく、導通制御端子に正電圧及び負電圧をより適切に印加することのできるパワースイッチング素子の駆動回路を提供することにある。
【課題を解決するための手段】
【０００６】
以下、上記課題を解決するための手段、及びその作用効果について記載する。
【０００７】
請求項１記載の発明は、電圧制御形のパワースイッチング素子の導通制御端子の電位を前記パワースイッチング素子の入力端子及び出力端子のいずれか一方の端子の電位よりも上昇させるべく前記導通制御端子に正の電圧を印加する正電圧印加手段と、前記導通制御端子の電位を前記いずれか一方の端子の電位よりも低下させるべく前記導通制御端子に負の電圧を印加する負電圧印加手段とを備えるパワースイッチング素子の駆動回路において、前記負電圧印加手段及び前記正電圧印加手段のいずれか一方の電圧印加手段は、いずれか他方の電圧印加手段によって前記導通制御端子に電圧が印加される際に前記いずれか他方の電圧印加手段及び前記導通制御端子間に流れる電荷を蓄える蓄電手段と、前記いずれか他方の電圧印加手段による電圧の印加が停止されている状況下、前記パワースイッチング素子のいずれか一方の端子の電位に対する前記導通制御端子の電位を前記蓄電手段の電圧によってオフセットさせるオフセット手段とを備えることを特徴とする。
【０００８】
上記発明では、一方の電圧印加手段を、他方の電圧印加手段による電圧印加時に蓄えられる電荷を利用する手段とすることができる。このため、一方の電圧印加手段の印加電圧を蓄電手段の充電電圧によって調節することが可能となる。また、パワースイッチング素子のオン・オフ指令信号を利用して他方の電圧印加手段を構成することで、駆動回路を簡素化することもできる。このため、上記発明では、電圧制御形のパワースイッチング素子の導通制御端子の電位を前記パワースイッチング素子の入力端子及び出力端子のいずれか一方の端子の電位に対して上昇及び低下させるべく、導通制御端子に正電圧及び負電圧をより適切に印加することが可能となる。
【０００９】
なお、前記蓄電手段に並列接続されたツェナーダイオードを備えることが望ましい。
【００１０】
請求項２記載の発明は、請求項１記載の発明において、前記いずれか他方の電圧印加手段は、パルストランスを備えて構成されることを特徴とする。
【００１１】
上記発明では、パルストランスの２次側コイルを利用して、他方の電圧印加手段を簡易に構成することができる。
【００１２】
請求項３記載の発明は、請求項１又は２記載の発明において、前記いずれか一方の電圧印加手段は、前記負電圧印加手段であることを特徴とする。
【００１３】
請求項４記載の発明は、請求項３記載の発明において、前記蓄電手段には、前記導通制御端子側から前記正電圧印加手段側へと進む方向を順方向とするツェナーダイオードが並列接続されてなること特徴とする。
【００１４】
上記発明では、正電圧印加手段により導通制御端子に正電圧が印加される際に、蓄電手段に、その充電電圧がツェナーダイオードのブレークダウン電圧となるまで電荷を充電することができる。このため、蓄電手段の充電電圧をブレークダウン電圧によって制御することができ、ひいては負電圧印加手段によって導通制御端子に印加される電圧をブレークダウン電圧によって制御することができる。
【００１５】
請求項５記載の発明は、請求項３又は４記載の発明において、前記オフセット手段は、前記正電圧印加手段によって前記導通制御端子に電圧が印加されるか否かに応じて前記いずれか一方の端子及び前記蓄電手段間を開状態及び閉状態のそれぞれとする開閉器を備えることを特徴とする。
【００１６】
上記発明では、正電圧印加手段によって導通制御端子に電圧が印加されない状況下、開閉器が閉状態となることで、上記いずれか一方の端子と蓄電手段とが電気的に接続される。このため、蓄電手段によって、導通制御端子の電位をいずれか一方の端子の電位に対してオフセットさせることができる。
【００１７】
請求項６記載の発明は、請求項５記載の発明において、前記開閉器は、前記蓄電手段側にエミッタが接続されるとともに前記いずれか一方の端子側にコレクタが接続されて且つ、ベースに前記正電圧印加手段によって正電圧が印加されるＰＮＰ型バイポーラトランジスタであり、前記低下手段は、前記ＰＮＰ型バイポーラトランジスタのベースから前記蓄電手段側へと進む方向を順方向とするダイオードを更に備えることを特徴とする。
【００１８】
上記発明では、正電圧印加手段による電圧印加時において、バイポーラトランジスタのベース電位をエミッタ電位よりも上昇させることができ、ひいてはバイポーラトランジスタをオフ状態とすることができる。これに対し、正電圧印加手段によって電圧が印加されないときには、上記ダイオードを備える電気経路を介した電流の逆流を阻止することができ、ひいては導通制御端子の電位を蓄電手段の電位によってオフセットさせる処理を好適に行うことができる。
【００１９】
請求項７記載の発明は、請求項５又は６記載の発明において、前記正電圧印加手段及び前記ＰＮＰ型バイポーラトランジスタのベース間と前記いずれか一方の端子間は、抵抗体を介して接続されてなることを特徴とする。
【００２０】
上記発明では、抵抗体によって、ベース電流の流通経路を適切に確保することができる。
【００２１】
請求項８記載の発明は、請求項７記載の発明において、前記ＰＮＰ型バイポーラトランジスタのコレクタ及びベース間のＰＮ接合を介してコレクタからベースへと電流が流れることを規制する手段を更に備えることを特徴とする。
【００２２】
上記発明では、ＰＮＰ型バイポーラトランジスタのコレクタの電位の方がベース電位よりも高くなる場合であっても、コレクタからベースへと電流が流れることを好適に抑制又は阻止することができる。このため、正電圧印加手段による電圧の印加へと切り替わる際に、未だＰＮＰ型バイポーラトランジスタがオン状態のままとなることで生じる不都合を好適に抑制又は回避することができる。
【００２３】
請求項９記載の発明は、請求項３〜８のいずれか１項に記載の発明において、前記蓄電手段及び前記導通制御端子間と前記いずれか一方の端子との間には、前記蓄電手段及び前記導通制御端子間側から前記いずれか一方の端子側へと進む方向を順方向とする整流手段が備えられてなることを特徴とする。
【００２４】
上記発明では、正電圧印加手段による電圧印加時において、蓄電手段への充電経路として、導通制御端子を備える経路に加えて、整流手段を備える経路を用いることができる。
【００２５】
請求項１０記載の発明は、請求項３〜９のいずれか１項に記載の発明において、前記正電圧印加手段は、パルストランスを備え、前記パルストランスの１次側コイルには、キャパシタを介して入力電圧が印加され、前記パルストランスの２次側コイルには、該２次側コイルとともにループ回路を構成するキャパシタ及びダイオードを備えることを特徴とする。
【００２６】
上記発明では、２次側コイルに印加されるパルスの幅にかかわらず、２次側から出力される電圧を一定とすることができる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
以下、本発明にかかるパワースイッチング素子の駆動回路を、ハイブリッド車に搭載されるＤＣ−ＤＣコンバータの１次側のパワースイッチング素子の駆動回路に適用した第１の実施形態について、図面を参照しつつ説明する。
【００２８】
図１に、上記ＤＣ−ＤＣコンバータ及びその駆動回路を示す。
【００２９】
図示されるように、ＤＣ−ＤＣコンバータ１０は、車載発電機によって発電される高圧の電力を蓄える高圧バッテリ１２の高圧電力を、トランス１４によって低圧に変換して出力するものである。詳しくは、トランス１４の１次側コイル１４ａと接続される２つのパワースイッチング素子１６，１８のスイッチング制御により１次側コイル１４ａに生じる電圧を１次側コイル１４ａと２次側コイル１４ｂとの巻数比に応じた電圧に変換して２次側コイル１４ｂから取り出すものである。なお、パワースイッチング素子１６，１８間には、コンデンサ２０，２２が並列接続されており、また、高圧バッテリ１２には、コンデンサ２４が並列接続されている。
【００３０】
一方、上記パワースイッチング素子１６，１８を駆動する駆動回路は、パワースイッチング素子１６，１８を駆動するためのパルスを出力するパルストランス３０を備えている。パルストランス３０は、その１次側コイル３０ａに与えられる入力パルスを、１次側コイル３０ａと２次側コイル３０ｂｕ，３０ｂｄとの巻数比に応じた電圧の出力パルスに変換して２次側コイル３０ｂｕ，３０ｂｄから出力するものである。
【００３１】
詳しくは、１次側コイル３０ａには、パワースイッチング素子１６，１８を駆動するための信号として、オン・オフ操作の１周期に対するオン時間の時比率を規定するＤｕｔｙ信号が、ＮＰＮ型バイポーラトランジスタ（スイッチング素子３２）及びＰＮＰ型バイポーラトランジスタ（スイッチング素子３４）の直列接続体を介して印加される。このＤｕｔｙ信号の時比率の変化許容範囲は、例えば「０．３」以上であることが望ましく、更に、「０．５」以上であることがより望ましい。ここで、スイッチング素子３２は、そのコレクタに電源電圧Ｖｉｎが印加されて且つ、エミッタにスイッチング素子３４のエミッタが接続されている。また、スイッチング素子３４のコレクタは、接地されている。これにより、スイッチング素子３２及びスイッチング素子３４のエミッタから、Ｄｕｔｙ信号に応じた信号が出力される。この信号は、コンデンサ３６を介して１次側コイル３０ａの一方の端子に印加される。なお、１次側コイル３０ａの他方の端子は、接地されている。
【００３２】
駆動回路は、２次側コイル３０ｂｕ，３０ｂｄのそれぞれと対応する一対の回路である上側回路ＵＣと下側回路ＤＣとを備えている。そして、これら上側回路ＵＣと下側回路ＤＣとは、出力パルスの位相を互いに反転させるべく、２次側コイル３０ｂｕと２次側コイル３０ｂｄとでその接続が逆とされている。ちなみに、図中、「・」印にて、コイルの巻始め側を示している。
【００３３】
上側回路ＵＣと下側回路ＤＣとでは、２次側コイル３０ｂｕ，３０ｂｄとの接続態様が互いに逆となっていることを除けばその構成は同一であるため、以下では下側回路ＤＣについて説明する。なお、下側回路ＤＣの構成の説明において、部材の符号中の「ｄ」を「ｕ」とすることで、上側回路ＵＣの構成の説明となる。
【００３４】
２次側コイル３０ｂｄの一方の端子は、パワースイッチング素子１８の出力端子（ソース）と接続されている。一方、２次側コイル３０ｂｄの他方の端子は、コンデンサ４０ｄ、ダイオード４４ｄ、コンデンサ４６ｄ及びツェナーダイオード５０ｄの並列接続体、並びにゲート抵抗４８ｄを介してパワースイッチング素子１８の導通制御端子（ゲート）に接続されている。
【００３５】
２次側コイル３０ｂｄの両端には、その一方の端子からコンデンサ４０ｄ側へと進む方向を順方向とするダイオード４２ｄが接続されている。これらコンデンサ４０ｄ及びダイオード４２ｄは、上記１次側コイル３０ａに接続されたコンデンサ３６とともに、パルストランス３０の出力信号をＤｕｔｙ信号の時比率にかかわらず一定値とするための回路を構成している。これについては、動作説明のところで説明する。
【００３６】
ダイオード４２ｄには、抵抗体５４ｄが並列接続されている。また、ダイオード４４ｄのカソード側及び２次側コイル３０ｂｄの一方の端子間には、ＰＮＰ型バイポーラトランジスタからなるスイッチング素子５２ｄが接続されている。そしてこのスイッチング素子５２ｄのベースは、ダイオード４４ｄのアノード及び抵抗体５４ｄ間に接続されている。更に、コンデンサ４６ｄ及びゲート抵抗４８ｄ間と２次側コイル３０ｂｄの一方の端子側との間には、コンデンサ４６ｄ及びゲート抵抗４８ｄ間側から２次側コイル３０ｂｄの一方の端子側に進む方向を順方向とするダイオード５６ｄと抵抗体５８ｄとの直列接続体が接続されている。
【００３７】
次に、駆動回路によるパワースイッチング素子１６，１８の駆動について説明する。なお、上側回路ＵＣによるパワースイッチング素子１６の駆動手法と、下側回路ＤＣによるパワースイッチング素子１８の駆動手法とは互いに同一であるため、以下では特に、図２を用いて下側回路ＤＣによるパワースイッチング素子１８の駆動手法を例に挙げて説明する。
【００３８】
Ｄｕｔｙ信号がパワースイッチング素子１８をオン状態とする旨を指令するものである場合、図２（ａ）に示すように、スイッチング素子３２がオン状態とされることで、電源電圧Ｖｉｎが、コンデンサ３６及び１次側コイル３０ａに印加される。このときの１次側コイル３０ａの印加電圧ＶＬ、及びトランス３０の巻数比ｎを用いると、２次側コイル３０ｂｄに印加される電圧は、「ｎＶＬ」である。
【００３９】
これにより、コンデンサ４０ｄ及びダイオード４４ｄのアノード間のノードＮ１の電位は、パワースイッチング素子１８のソース電位に対して、２次側コイル３０ｂｄの印加電圧とコンデンサ４０ｄとの充電電圧との和だけ高くなる。したがって、ダイオード４４ｄ、コンデンサ４６ｄ、及びゲート抵抗４８ｄを介してパワースイッチング素子１８のゲートに電荷が充電される。
【００４０】
上記ゲートの充電によって、コンデンサ４６ｄも充電される。コンデンサ４６ｄの充電は、ゲートの充電が完了しても、ダイオード５６ｄ及び抵抗体５８ｄを備える電気経路を電流が流れることで継続される。そして、コンデンサ４６ｄの充電電圧がツェナーダイオード５０ｄのブレークダウン電圧Ｖｂｄ以上となることで、図２（ｂ）に示すように、ツェナーダイオード５０ｄのカソード側からアノード側へと逆方向電流が流れる。このため、コンデンサ４６ｄの充電電圧は、ツェナーダイオード５０ｄのブレークダウン電圧Ｖｂｄでクランプされる。
【００４１】
これに対し、Ｄｕｔｙ信号がパワースイッチング素子１８をオフ状態とする旨を指令するものである場合、図２（ｃ）に示すように、スイッチング素子３４がオン状態とされることで、１次側コイル３０ａ、コンデンサ３６及びスイッチング素子３４へと電流が流れる。このため、２次側コイル３０ｂｄに生じる電圧の極性が反転する。
【００４２】
ここで、１次側コイル３０ａに印加される電圧は、コンデンサ３６の電圧Ｖｃとなる。このため、２次側コイル３０ｂｄの電圧は、「ｎＶｃ」となる。このため、コンデンサ４０ｄの電圧は、２次側コイル３０ｂｄの電圧まで充電される。ここで、先の図２（ａ）において、「Ｖｃ＋ＶＬ＝Ｖｉｎ」であることに鑑みれば、先の図２（ａ）におけるダイオード４２ｄの両端の電圧は、「ｎＶＬ＋ｎＶｃ＝ｎＶｉｎ」となる。これが、コンデンサ３６、コンデンサ４０ｄ及びダイオード４２ｄを備えることで、Ｄｕｔｙ信号によらずに出力電圧が一定となる理由である。なお、上記の議論においては、ダイオード４２ｄやスイッチング素子３２の電圧降下量を無視した。
【００４３】
図２（ｃ）に示す状態においては、ノードＮ１の電位が、ダイオード４４ｄのカソード及びコンデンサ４６ｄ間のノードＮ２の電位よりも低くなる。このため、スイッチング素子５２ｄがオン状態となり、コンデンサ４６ｄのうち正の電荷が充電される電極側が、スイッチング素子５２ｄを介してパワースイッチング素子１８のソースに接続される。これにより、パワースイッチング素子１８のゲートの電位は、ソースの電位に対してコンデンサ４６ｄの電圧程度低下される。このため、パワースイッチング素子１８のゲートの電荷が、ゲート抵抗４８ｄ、コンデンサ４６ｄ及びスイッチング素子５２ｄを備える経路によって放電され、パワースイッチング素子１８がオフ状態となる。なお、この際、上記抵抗体５４ｄは、スイッチング素子５２ｄのベース電流の流通経路を構成する。
【００４４】
上記パワースイッチング素子１８がオフ状態とされる期間、そのゲートには、コンデンサ４６ｄの充電電圧によって定まる負電圧が印加されることとなる。したがって、ノイズの重畳によってゲートの電位がパワースイッチング素子１８をオン状態とする電位まで変動することを好適に抑制することができる。
【００４５】
図３に、本実施形態にかかるパワースイッチング素子１８のオン・オフ操作態様を示す。詳しくは、図３（ａ）に、パワースイッチング素子１６、１８のオン・オフ操作の時比率を規定するＤｕｔｙ信号の推移を示し、図３（ｂ）に、ノードＮ１の電位の推移を示し、図３（ｃ）に、ノードＮ２の電位の推移を示し、図３（ｄ）に、ノードＮ３の電位の推移を示す。
【００４６】
図示されるように、Ｄｕｔｙ信号が論理「Ｈ」となると、ノードＮ１の電位は、「ｎＶｉｎ−ｖｆ１」まで上昇する。これは、先の図２において、２次側コイル３０ｂｄの電圧が「ｎＶＬ」となるとともにコンデンサ４０ｄの充電電圧が「ｎＶｃ−ｖｆ１」となり、また、１次側コイル３０ａの電圧ＶＬとコンデンサＶｃの電圧との和が「Ｖｉｎ（ただし、スイッチング素子３２、３４の電圧降下を無視している）」となることによる。そして、ダイオード４４ｄがオン状態となるため、ノードＮ２の電位は、ノードＮ１の電位よりもダイオード４４ｄの電圧降下量ｖｆ２だけ低い値まで上昇する。これにより、ノードＮ３の電位は、ノードＮ２の電位程度まで上昇する。ただし、その後、コンデンサ４６ｄの充電に伴ってノードＮ３の電位は低下していく。そして、ノードＮ３の電位が、ノードＮ２の電位に対して、ツェナーダイオード５０ｄのブレークダウン電圧Ｖｂｄ程度低下すると、ノードＮ３の電位は安定する。
【００４７】
そしてその後、Ｄｕｔｙ信号が論理「Ｌ」となると、ノードＮ１の電位は、パワースイッチング素子１８のソース電位に対して、ダイオード４２ｄの電圧降下量ｖｆ１程度低下する。また、ノードＮ２の電位は、パワースイッチング素子１８のソース電位に対して、電圧降下量Ｖｃｅ程度低下する。そして、ノードＮ３の電位は、ノードＮ２の電位に対して、更に、コンデンサ４６ｄの充電電圧程度低下することとなる。
【００４８】
以上詳述した本実施形態によれば、以下の効果が得られるようになる。
【００４９】
（１）パルストランス３０の２次側の出力電圧が正である際に、パルストランス３０及びパワースイッチング素子１６，１８のゲート間を流れる電荷をコンデンサ４６ｕ，４６ｄに充電し、パルストランス３０の出力電圧が正でなくなる際に、パワースイッチング素子１６，１８のソースの電位に対してゲートの電位を、コンデンサ４６ｕ，４６ｄの充電電圧によってオフセットさせた。これにより、パワースイッチング素子１６，１８のゲートに負電圧を印加する手段を簡易且つ適切に構成することができる。
【００５０】
（２）コンデンサ４６ｕ，４６ｄに、パワースイッチング素子１６，１８のゲート側からパルストランス３０の２次側コイル３０ｂｕ，３０ｂｄ側へと進む方向を順方向とするツェナーダイオード５０ｕ，５０ｄを並列接続した。これにより、コンデンサ４６ｕ，４６ｄの充電電圧をツェナーダイオード５０ｕ，５０ｄのブレークダウン電圧によって制御することができ、ひいてはパワースイッチング素子１６，１８のゲートに印加される負電圧を、ブレークダウン電圧によって制御することができる。
【００５１】
（３）パルストランス３０の出力電圧に応じて、パワースイッチング素子１６，１８のソース及びコンデンサ４６ｕ，４６ｄ間を開状態及び閉状態のそれぞれとするスイッチング素子５２ｕ，５２ｄを備えた。これにより、パルストランス３０によってパワースイッチング素子１６，１８のゲートに正の電圧を印加する状態が解除される際、ゲートの電位をソース電位に対して好適に低下させることができる。
【００５２】
（４）スイッチング素子５２ｕ，５２ｄのエミッタ及びベース間に、ダイオード４４ｕ，４４ｄを接続した。これにより、スイッチング素子５２ｕ，５２ｄがオン状態となる状況下、パワースイッチング素子１６，１８のゲート側からパルストランス３０側への電流の逆流を阻止することができる。
【００５３】
（５）コンデンサ４０ｕ，４０ｄ及びスイッチング素子５２ｕ，５２ｄのベース間と、パワースイッチング素子１６，１８のソースとの間を、抵抗体５４ｕ，５４ｄを介して接続した。これにより、スイッチング素子５２ｕ，５２ｄのベース電流の流通経路を適切に確保することができる。
【００５４】
（６）パワースイッチング素子１６，１８のゲート及びコンデンサ４６ｕ，４６ｄ間と、パワースイッチング素子１６，１８のソースとの間を、ダイオード５６ｕ，５６ｄにて接続した。これにより、コンデンサ４６ｕ，４６ｄの充電時に、ダイオード５６ｕ，５６ｄを充電経路として用いることができる。
【００５５】
（７）パルストランス３０の１次側コイル３０ａにコンデンサ３６を介して電圧を印加して且つ、２次側コイル３０ｂｕ，３０ｂｄに、コンデンサ４０ｕ，４０ｄ及びダイオード４２ｕ，４２ｄを接続した。これにより、Ｄｕｔｙ信号の指示する時比率にかかわらず、コンデンサ４０ｕ，４０ｄ及びダイオード４２ｕ，４２ｄを介して２次側から出力される電圧を一定とすることができる。
【００５６】
(第２の実施形態)
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００５７】
パワースイッチング素子１６，１８のゲートに正の電圧を印加する期間が長くなるほど、スイッチング素子５２ｕ，５２ｄのベースの電位が低下する。換言すれば、Ｄｕｔｙ信号の時比率が小さくなるほど、スイッチング素子５２ｕのベース電位が低下し、Ｄｕｔｙ信号の時比率が大きくなるほど、スイッチング素子５２ｄのベース電位が低下する。これは、パワースイッチング素子１６，１８のゲートに正の電圧を印加する期間が長くなるほど、コンデンサ４０ｕ，４０ｄの放電量が増加するためであると考えられる。すなわち、この場合、パワースイッチング素子１６，１８に負の電圧を印加する期間において、ダイオード４２ｕ，４２ｄを流れる電流が増加するために、ダイオード４２ｕ，４２ｄの電圧降下量が増大し、ひいてはスイッチング素子５２ｕ，５２ｄのベースの電位が低下する。そして、スイッチング素子５２ｕ，５２ｄのベース電位が過度に低下する場合には、スイッチング素子５２ｕ，５２ｄのコレクタ及びベース間のＰＮ接合を介して、コレクタからベースへと電流が流れるおそれがある。特に、高温状態においては、ＰＮ接合間に電流を流すための閾値電圧が低下するために、こうした問題が生じるおそれが大きくなる。
【００５８】
上記ＰＮ接合間に電流が流れる場合、パワースイッチング素子１６，１８をオン操作する期間に移行した後にも、スイッチング素子５２ｕ，５２ｄがオン状態となり、パルストランス３０の２次側コイル３０ｂｕ，３０ｂｄの両端がスイッチング素子５２ｕ，５２ｄによって短絡されることで、貫通電流が流れるおそれがある。この貫通電流は、ノイズ源となってパワースイッチング素子１６，１８の実際のオン期間をＤｕｔｙ信号によって規定された時比率からずらす要因となり得る。
【００５９】
これに対処すべく回路変更をしたものが、図４に示す本実施形態にかかる駆動回路である。なお、図４において、先の図１に示した部材に対応する部材については、便宜上同一の符号を付している。
【００６０】
図示されるように、本実施形態では、スイッチング素子５２ｕ，５２ｄのコレクタ及びベース間のＰＮ接合に電流が流れるのを阻止すべく、スイッチング素子５２ｕ，５２ｄのコレクタ側からパワースイッチング素子１６，１８のソース側へと進む方向を順方向とするダイオード６０ｕ、６０ｄを備える。
【００６１】
以上説明した本実施形態によれば、先の第１の実施形態の上記各効果に加えて、更に以下の効果が得られるようになる。
【００６２】
（８）スイッチング素子５２ｕ，５２ｄのコレクタ及びベース間のＰＮ接合に電流が流れることを規制すべく、ダイオード６０ｕ，６０ｄを備えた。これにより、パワースイッチング素子１６，１８をオフ状態からオン状態へと切り替えるに際し、未だスイッチング素子５２ｕ，５２ｄがオン状態のままとなることで生じる不都合を好適に回避することができる。
【００６３】
(第３の実施形態)
以下、第３の実施形態について、先の第２の実施形態との相違点を中心に図面を参照しつつ説明する。
【００６４】
図５に、本実施形態にかかる駆動回路の回路構成を示す。なお、図５において、先の図４に示した部材に対応する部材については、便宜上、同一の符号を付している。
【００６５】
図示されるように、本実施形態では、スイッチング素子５２ｕ，５２ｄのコレクタと、抵抗体５４ｕ，５４ｄとの間に、抵抗体６４ｕ，６４ｄを備える。これによっても、先の第２の実施形態に準じた効果を得ることができる。
【００６６】
(第４の実施形態)
以下、第４の実施形態について、先の第２の実施形態との相違点を中心に図面を参照しつつ説明する。
【００６７】
図６に、本実施形態にかかる駆動回路の回路構成を示す。なお、図６において、先の図４に示した部材に対応する部材については、便宜上、同一の符号を付している。
【００６８】
図示されるように、本実施形態では、パワースイッチング素子１６，１８のソースとパルストランス３０の２次側コイル３０ｂｕ，３０ｂｄとを接続する接続線に、スイッチング素子５２ｕ，５２ｄ側から抵抗体５４ｕ，５４ｄ側へと進む方向を順方向とするダイオード６２ｕ，６２ｄを備える。これによっても、先の第２の実施形態に準じた効果を得ることができる。
【００６９】
（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。
【００７０】
・上記各実施形態では、コンデンサ４６ｕ，４６ｄにツェナーダイオードを接続したがこれに限らない。例えば、時比率Ｄを非常に狭い範囲のみで調節する場合にあっては、コンデンサ４６ｕ，４６ｄの静電容量や、抵抗体５８ｕ，５８ｄの抵抗値等の調節のみで、コンデンサ４６ｕ、４６ｄの充電電圧を好適に調節することができる。
【００７１】
・上記各実施形態では、ゲート抵抗を充電用抵抗体と放電用抵抗体とで同一としたが、これに限らない。例えば、充電用抵抗体をダイオード４４ｕ，４４ｄのアノード側に接続して且つ、放電用抵抗体をスイッチング素子５２ｕ，５２ｄのコレクタ側に接続することで、これらを各別の部材としてもよい。
【００７２】
・パルストランス３０の２次側に接続されるコンデンサ４０ｕ，４０ｄ、ダイオード４４ｕ，４４ｄ、コンデンサ４６ｕ，４６ｄ及びツェナーダイオード５０ｕ，５０ｄ、並びにゲート抵抗４８ｕ，４８ｄを備える経路のみでコンデンサ４６ｕ，４６ｄを十分に充電することができる状況なら、ダイオード５６ｕ，５６ｄ及び抵抗体５８ｕ，５８ｄを備えなくてもよい。こうした状況は、時比率Ｄを非常に狭い範囲のみで調節する場合等において生じ得る。
【００７３】
・パルストランス３０の２次側コイル３０ｂｕ，３０ｂｄとコンデンサ４０ｕ，４０ｄとの接続側が正であるか否かに応じて、コンデンサ４６ｕ，４６ｄ及びパワースイッチング素子１６，１８のソース間を開閉する開閉器としては、上記スイッチング素子５２ｕ，５２ｄに限らない。例えば、ＭＯＳ型電界効果トランジスタであってもよい。この場合であっても、上記特許文献１に記載の駆動回路と比較して、ＭＯＳ型電界効果トランジスタの数が一つ少ないことなどから、部品点数の低減やコスト低減のメリットを有する。また、ツェナーダイオード５０ｕ，５０ｄ等を備えてコンデンサ４６ｕ，４６ｄの充電電圧を調節するなら、パワースイッチング素子１６，１８を駆動する際の電力消費量を調節することもできる。
【００７４】
・時比率Ｄの変化にかかわらず、パワースイッチング素子１６，１８のゲートに印加する電圧を一定とするための構成としては、上記各実施形態にて例示したものに限らない。例えば、２次側コイル３０ｂｕ，３０ｂｄ及びダイオード４２ｕ，４２ｄのアノード側間にコンデンサ４０ｕ，４０ｄを接続するものであってもよい。
【００７５】
・パルストランス３０としては、１次側コイル３０ａにコンデンサ３６を介して電圧が印加されて且つ、２次側コイル３０ｂｕ，３０ｂｄにコンデンサ４０ｕ，４０ｄ及びダイオード４２ｕ，４２ｄが接続されるものに限らない。こうした構成をとらなくても、時比率Ｄが大きく変化しないなら、パワースイッチング素子１６，１８のゲートに適切な電圧を印加することができる。
【００７６】
・上記各実施形態では、コンデンサ４６ｕ，４６ｄとパワースイッチング素子１６，１８のソースとが短絡されることで、パワースイッチング素子１６，１８に負の電圧が印加される構成としたが、正の電圧が印加される構成としてもよい。これは、ダイオード４２ｕ，４２ｄの接続を逆とするなどしてパルストランス３０からパワースイッチング素子１６，１８のゲートに印加される電圧を負電圧として且つ、ツェナーダイオード５０ｕ，５０ｄの接続を逆とするなどの設計変更によって実現することができる。
【００７７】
・パワースイッチング素子としては、ＮチャネルＭＯＳ型電界効果トランジスタに限らず、ＰチャネルＭＯＳ型電界効果トランジスタ等、任意の電界効果トランジスタであってよい。更に、電界効果トランジスタに限らず、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等であってもよい。
【００７８】
・パワースイッチング素子を備えて構成される電力変換回路としては、降圧コンバータに限らず、昇圧コンバータやインバータであってもよい。更に、電力変換回路としては、高電位側パワースイッチング素子と低電位側パワースイッチング素子との直列接続体を備えるものに限らない。
【００７９】
・電力変換回路としては、ハイブリッド車に搭載されるものに限らず、例えば電気自動車に搭載されるものであってもよい。
【図面の簡単な説明】
【００８０】
【図１】第１の実施形態にかかる電力変換装置の構成を示す回路図。
【図２】同実施形態にかかる駆動回路の動作を説明するための回路図。
【図３】同実施形態にかかる駆動回路の動作を例示するタイムチャート。
【図４】第２の実施形態にかかる電力変換装置の構成を示す回路図。
【図５】第３の実施形態にかかる電力変換装置の構成を示す回路図。
【図６】第４の実施形態にかかる電力変換装置の構成を示す回路図。
【符号の説明】
【００８１】
１２…高圧バッテリ、１６，１８…パワースイッチング素子、３０…パルストランス、４６ｕ，４６ｄ…コンデンサ、５０ｕ，５０ｄ…ツェナーダイオード。
【技術分野】
【０００１】
本発明は、電圧制御形のパワースイッチング素子の導通制御端子の電位を前記パワースイッチング素子の入力端子及び出力端子のいずれか一方の端子の電位よりも上昇させるべく前記導通制御端子に正の電圧を印加する正電圧印加手段と、前記導通制御端子の電位を前記いずれか一方の端子の電位よりも低下させるべく前記導通制御端子に負の電圧を印加する負電圧印加手段とを備えるパワースイッチング素子の駆動回路に関する。
【背景技術】
【０００２】
この種の駆動回路としては、例えば下記特許文献１に見られるように、トランスの出力パルスの立ち上がり及び立ち下がりに同期させてパワースイッチング素子を駆動するものも提案されている。すなわち、出力パルスの立ち上がりに同期してＰチャネルＭＯＳ型トランジスタをオンさせることでパワースイッチング素子の導通制御端子（ゲート）に正の電荷を充電する。これにより、ゲートの電位を出力端子（ソース）の電位よりも上昇させ、パワースイッチング素子をオン状態とする。また、出力パルスの立ち下がりに同期してＮチャネルＭＯＳ型トランジスタをオンさせることでパワースイッチング素子のゲートの電荷を放電させる。これにより、ゲートの電位をソースの電位よりも低下させ、パワースイッチング素子をオフ状態とする。こうした態様にてパワースイッチング素子を駆動することで、ゲートの電位をゼロ以上で調節する場合と比較して、パワースイッチング素子のオフ指令時、ノイズに起因してパワースイッチング素子が誤ってオン状態となることを好適に回避することができる。
【特許文献１】特開２００７−２２８６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上記駆動回路では、ＮチャネルＭＯＳ型トランジスタをオンさせることで、パワースイッチング素子のゲートの電位をソースの電位に対して負となるまで放電させることができるとはいえ、この負電位を自由に設定することが非常に困難となる。このため、パワースイッチング素子がオフ状態である際、ノイズ対策として要求される以上にゲートの電位を低下させることとなり得、パワースイッチング素子を駆動するための電力が大きくなるおそれがある。
【０００４】
また、上記駆動回路では、トランスの２次側に、ＰチャネルＭＯＳ型トランジスタとＮチャネルＭＯＳ型トランジスタとを備える構成のため、部品点数の増大やコスト高も無視できない。
【０００５】
本発明は、上記課題を解決するためになされたものであり、その目的は、電圧制御形のパワースイッチング素子の導通制御端子の電位を前記パワースイッチング素子の入力端子及び出力端子のいずれか一方の端子の電位に対して上昇及び低下させるべく、導通制御端子に正電圧及び負電圧をより適切に印加することのできるパワースイッチング素子の駆動回路を提供することにある。
【課題を解決するための手段】
【０００６】
以下、上記課題を解決するための手段、及びその作用効果について記載する。
【０００７】
請求項１記載の発明は、電圧制御形のパワースイッチング素子の導通制御端子の電位を前記パワースイッチング素子の入力端子及び出力端子のいずれか一方の端子の電位よりも上昇させるべく前記導通制御端子に正の電圧を印加する正電圧印加手段と、前記導通制御端子の電位を前記いずれか一方の端子の電位よりも低下させるべく前記導通制御端子に負の電圧を印加する負電圧印加手段とを備えるパワースイッチング素子の駆動回路において、前記負電圧印加手段及び前記正電圧印加手段のいずれか一方の電圧印加手段は、いずれか他方の電圧印加手段によって前記導通制御端子に電圧が印加される際に前記いずれか他方の電圧印加手段及び前記導通制御端子間に流れる電荷を蓄える蓄電手段と、前記いずれか他方の電圧印加手段による電圧の印加が停止されている状況下、前記パワースイッチング素子のいずれか一方の端子の電位に対する前記導通制御端子の電位を前記蓄電手段の電圧によってオフセットさせるオフセット手段とを備えることを特徴とする。
【０００８】
上記発明では、一方の電圧印加手段を、他方の電圧印加手段による電圧印加時に蓄えられる電荷を利用する手段とすることができる。このため、一方の電圧印加手段の印加電圧を蓄電手段の充電電圧によって調節することが可能となる。また、パワースイッチング素子のオン・オフ指令信号を利用して他方の電圧印加手段を構成することで、駆動回路を簡素化することもできる。このため、上記発明では、電圧制御形のパワースイッチング素子の導通制御端子の電位を前記パワースイッチング素子の入力端子及び出力端子のいずれか一方の端子の電位に対して上昇及び低下させるべく、導通制御端子に正電圧及び負電圧をより適切に印加することが可能となる。
【０００９】
なお、前記蓄電手段に並列接続されたツェナーダイオードを備えることが望ましい。
【００１０】
請求項２記載の発明は、請求項１記載の発明において、前記いずれか他方の電圧印加手段は、パルストランスを備えて構成されることを特徴とする。
【００１１】
上記発明では、パルストランスの２次側コイルを利用して、他方の電圧印加手段を簡易に構成することができる。
【００１２】
請求項３記載の発明は、請求項１又は２記載の発明において、前記いずれか一方の電圧印加手段は、前記負電圧印加手段であることを特徴とする。
【００１３】
請求項４記載の発明は、請求項３記載の発明において、前記蓄電手段には、前記導通制御端子側から前記正電圧印加手段側へと進む方向を順方向とするツェナーダイオードが並列接続されてなること特徴とする。
【００１４】
上記発明では、正電圧印加手段により導通制御端子に正電圧が印加される際に、蓄電手段に、その充電電圧がツェナーダイオードのブレークダウン電圧となるまで電荷を充電することができる。このため、蓄電手段の充電電圧をブレークダウン電圧によって制御することができ、ひいては負電圧印加手段によって導通制御端子に印加される電圧をブレークダウン電圧によって制御することができる。
【００１５】
請求項５記載の発明は、請求項３又は４記載の発明において、前記オフセット手段は、前記正電圧印加手段によって前記導通制御端子に電圧が印加されるか否かに応じて前記いずれか一方の端子及び前記蓄電手段間を開状態及び閉状態のそれぞれとする開閉器を備えることを特徴とする。
【００１６】
上記発明では、正電圧印加手段によって導通制御端子に電圧が印加されない状況下、開閉器が閉状態となることで、上記いずれか一方の端子と蓄電手段とが電気的に接続される。このため、蓄電手段によって、導通制御端子の電位をいずれか一方の端子の電位に対してオフセットさせることができる。
【００１７】
請求項６記載の発明は、請求項５記載の発明において、前記開閉器は、前記蓄電手段側にエミッタが接続されるとともに前記いずれか一方の端子側にコレクタが接続されて且つ、ベースに前記正電圧印加手段によって正電圧が印加されるＰＮＰ型バイポーラトランジスタであり、前記低下手段は、前記ＰＮＰ型バイポーラトランジスタのベースから前記蓄電手段側へと進む方向を順方向とするダイオードを更に備えることを特徴とする。
【００１８】
上記発明では、正電圧印加手段による電圧印加時において、バイポーラトランジスタのベース電位をエミッタ電位よりも上昇させることができ、ひいてはバイポーラトランジスタをオフ状態とすることができる。これに対し、正電圧印加手段によって電圧が印加されないときには、上記ダイオードを備える電気経路を介した電流の逆流を阻止することができ、ひいては導通制御端子の電位を蓄電手段の電位によってオフセットさせる処理を好適に行うことができる。
【００１９】
請求項７記載の発明は、請求項５又は６記載の発明において、前記正電圧印加手段及び前記ＰＮＰ型バイポーラトランジスタのベース間と前記いずれか一方の端子間は、抵抗体を介して接続されてなることを特徴とする。
【００２０】
上記発明では、抵抗体によって、ベース電流の流通経路を適切に確保することができる。
【００２１】
請求項８記載の発明は、請求項７記載の発明において、前記ＰＮＰ型バイポーラトランジスタのコレクタ及びベース間のＰＮ接合を介してコレクタからベースへと電流が流れることを規制する手段を更に備えることを特徴とする。
【００２２】
上記発明では、ＰＮＰ型バイポーラトランジスタのコレクタの電位の方がベース電位よりも高くなる場合であっても、コレクタからベースへと電流が流れることを好適に抑制又は阻止することができる。このため、正電圧印加手段による電圧の印加へと切り替わる際に、未だＰＮＰ型バイポーラトランジスタがオン状態のままとなることで生じる不都合を好適に抑制又は回避することができる。
【００２３】
請求項９記載の発明は、請求項３〜８のいずれか１項に記載の発明において、前記蓄電手段及び前記導通制御端子間と前記いずれか一方の端子との間には、前記蓄電手段及び前記導通制御端子間側から前記いずれか一方の端子側へと進む方向を順方向とする整流手段が備えられてなることを特徴とする。
【００２４】
上記発明では、正電圧印加手段による電圧印加時において、蓄電手段への充電経路として、導通制御端子を備える経路に加えて、整流手段を備える経路を用いることができる。
【００２５】
請求項１０記載の発明は、請求項３〜９のいずれか１項に記載の発明において、前記正電圧印加手段は、パルストランスを備え、前記パルストランスの１次側コイルには、キャパシタを介して入力電圧が印加され、前記パルストランスの２次側コイルには、該２次側コイルとともにループ回路を構成するキャパシタ及びダイオードを備えることを特徴とする。
【００２６】
上記発明では、２次側コイルに印加されるパルスの幅にかかわらず、２次側から出力される電圧を一定とすることができる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
以下、本発明にかかるパワースイッチング素子の駆動回路を、ハイブリッド車に搭載されるＤＣ−ＤＣコンバータの１次側のパワースイッチング素子の駆動回路に適用した第１の実施形態について、図面を参照しつつ説明する。
【００２８】
図１に、上記ＤＣ−ＤＣコンバータ及びその駆動回路を示す。
【００２９】
図示されるように、ＤＣ−ＤＣコンバータ１０は、車載発電機によって発電される高圧の電力を蓄える高圧バッテリ１２の高圧電力を、トランス１４によって低圧に変換して出力するものである。詳しくは、トランス１４の１次側コイル１４ａと接続される２つのパワースイッチング素子１６，１８のスイッチング制御により１次側コイル１４ａに生じる電圧を１次側コイル１４ａと２次側コイル１４ｂとの巻数比に応じた電圧に変換して２次側コイル１４ｂから取り出すものである。なお、パワースイッチング素子１６，１８間には、コンデンサ２０，２２が並列接続されており、また、高圧バッテリ１２には、コンデンサ２４が並列接続されている。
【００３０】
一方、上記パワースイッチング素子１６，１８を駆動する駆動回路は、パワースイッチング素子１６，１８を駆動するためのパルスを出力するパルストランス３０を備えている。パルストランス３０は、その１次側コイル３０ａに与えられる入力パルスを、１次側コイル３０ａと２次側コイル３０ｂｕ，３０ｂｄとの巻数比に応じた電圧の出力パルスに変換して２次側コイル３０ｂｕ，３０ｂｄから出力するものである。
【００３１】
詳しくは、１次側コイル３０ａには、パワースイッチング素子１６，１８を駆動するための信号として、オン・オフ操作の１周期に対するオン時間の時比率を規定するＤｕｔｙ信号が、ＮＰＮ型バイポーラトランジスタ（スイッチング素子３２）及びＰＮＰ型バイポーラトランジスタ（スイッチング素子３４）の直列接続体を介して印加される。このＤｕｔｙ信号の時比率の変化許容範囲は、例えば「０．３」以上であることが望ましく、更に、「０．５」以上であることがより望ましい。ここで、スイッチング素子３２は、そのコレクタに電源電圧Ｖｉｎが印加されて且つ、エミッタにスイッチング素子３４のエミッタが接続されている。また、スイッチング素子３４のコレクタは、接地されている。これにより、スイッチング素子３２及びスイッチング素子３４のエミッタから、Ｄｕｔｙ信号に応じた信号が出力される。この信号は、コンデンサ３６を介して１次側コイル３０ａの一方の端子に印加される。なお、１次側コイル３０ａの他方の端子は、接地されている。
【００３２】
駆動回路は、２次側コイル３０ｂｕ，３０ｂｄのそれぞれと対応する一対の回路である上側回路ＵＣと下側回路ＤＣとを備えている。そして、これら上側回路ＵＣと下側回路ＤＣとは、出力パルスの位相を互いに反転させるべく、２次側コイル３０ｂｕと２次側コイル３０ｂｄとでその接続が逆とされている。ちなみに、図中、「・」印にて、コイルの巻始め側を示している。
【００３３】
上側回路ＵＣと下側回路ＤＣとでは、２次側コイル３０ｂｕ，３０ｂｄとの接続態様が互いに逆となっていることを除けばその構成は同一であるため、以下では下側回路ＤＣについて説明する。なお、下側回路ＤＣの構成の説明において、部材の符号中の「ｄ」を「ｕ」とすることで、上側回路ＵＣの構成の説明となる。
【００３４】
２次側コイル３０ｂｄの一方の端子は、パワースイッチング素子１８の出力端子（ソース）と接続されている。一方、２次側コイル３０ｂｄの他方の端子は、コンデンサ４０ｄ、ダイオード４４ｄ、コンデンサ４６ｄ及びツェナーダイオード５０ｄの並列接続体、並びにゲート抵抗４８ｄを介してパワースイッチング素子１８の導通制御端子（ゲート）に接続されている。
【００３５】
２次側コイル３０ｂｄの両端には、その一方の端子からコンデンサ４０ｄ側へと進む方向を順方向とするダイオード４２ｄが接続されている。これらコンデンサ４０ｄ及びダイオード４２ｄは、上記１次側コイル３０ａに接続されたコンデンサ３６とともに、パルストランス３０の出力信号をＤｕｔｙ信号の時比率にかかわらず一定値とするための回路を構成している。これについては、動作説明のところで説明する。
【００３６】
ダイオード４２ｄには、抵抗体５４ｄが並列接続されている。また、ダイオード４４ｄのカソード側及び２次側コイル３０ｂｄの一方の端子間には、ＰＮＰ型バイポーラトランジスタからなるスイッチング素子５２ｄが接続されている。そしてこのスイッチング素子５２ｄのベースは、ダイオード４４ｄのアノード及び抵抗体５４ｄ間に接続されている。更に、コンデンサ４６ｄ及びゲート抵抗４８ｄ間と２次側コイル３０ｂｄの一方の端子側との間には、コンデンサ４６ｄ及びゲート抵抗４８ｄ間側から２次側コイル３０ｂｄの一方の端子側に進む方向を順方向とするダイオード５６ｄと抵抗体５８ｄとの直列接続体が接続されている。
【００３７】
次に、駆動回路によるパワースイッチング素子１６，１８の駆動について説明する。なお、上側回路ＵＣによるパワースイッチング素子１６の駆動手法と、下側回路ＤＣによるパワースイッチング素子１８の駆動手法とは互いに同一であるため、以下では特に、図２を用いて下側回路ＤＣによるパワースイッチング素子１８の駆動手法を例に挙げて説明する。
【００３８】
Ｄｕｔｙ信号がパワースイッチング素子１８をオン状態とする旨を指令するものである場合、図２（ａ）に示すように、スイッチング素子３２がオン状態とされることで、電源電圧Ｖｉｎが、コンデンサ３６及び１次側コイル３０ａに印加される。このときの１次側コイル３０ａの印加電圧ＶＬ、及びトランス３０の巻数比ｎを用いると、２次側コイル３０ｂｄに印加される電圧は、「ｎＶＬ」である。
【００３９】
これにより、コンデンサ４０ｄ及びダイオード４４ｄのアノード間のノードＮ１の電位は、パワースイッチング素子１８のソース電位に対して、２次側コイル３０ｂｄの印加電圧とコンデンサ４０ｄとの充電電圧との和だけ高くなる。したがって、ダイオード４４ｄ、コンデンサ４６ｄ、及びゲート抵抗４８ｄを介してパワースイッチング素子１８のゲートに電荷が充電される。
【００４０】
上記ゲートの充電によって、コンデンサ４６ｄも充電される。コンデンサ４６ｄの充電は、ゲートの充電が完了しても、ダイオード５６ｄ及び抵抗体５８ｄを備える電気経路を電流が流れることで継続される。そして、コンデンサ４６ｄの充電電圧がツェナーダイオード５０ｄのブレークダウン電圧Ｖｂｄ以上となることで、図２（ｂ）に示すように、ツェナーダイオード５０ｄのカソード側からアノード側へと逆方向電流が流れる。このため、コンデンサ４６ｄの充電電圧は、ツェナーダイオード５０ｄのブレークダウン電圧Ｖｂｄでクランプされる。
【００４１】
これに対し、Ｄｕｔｙ信号がパワースイッチング素子１８をオフ状態とする旨を指令するものである場合、図２（ｃ）に示すように、スイッチング素子３４がオン状態とされることで、１次側コイル３０ａ、コンデンサ３６及びスイッチング素子３４へと電流が流れる。このため、２次側コイル３０ｂｄに生じる電圧の極性が反転する。
【００４２】
ここで、１次側コイル３０ａに印加される電圧は、コンデンサ３６の電圧Ｖｃとなる。このため、２次側コイル３０ｂｄの電圧は、「ｎＶｃ」となる。このため、コンデンサ４０ｄの電圧は、２次側コイル３０ｂｄの電圧まで充電される。ここで、先の図２（ａ）において、「Ｖｃ＋ＶＬ＝Ｖｉｎ」であることに鑑みれば、先の図２（ａ）におけるダイオード４２ｄの両端の電圧は、「ｎＶＬ＋ｎＶｃ＝ｎＶｉｎ」となる。これが、コンデンサ３６、コンデンサ４０ｄ及びダイオード４２ｄを備えることで、Ｄｕｔｙ信号によらずに出力電圧が一定となる理由である。なお、上記の議論においては、ダイオード４２ｄやスイッチング素子３２の電圧降下量を無視した。
【００４３】
図２（ｃ）に示す状態においては、ノードＮ１の電位が、ダイオード４４ｄのカソード及びコンデンサ４６ｄ間のノードＮ２の電位よりも低くなる。このため、スイッチング素子５２ｄがオン状態となり、コンデンサ４６ｄのうち正の電荷が充電される電極側が、スイッチング素子５２ｄを介してパワースイッチング素子１８のソースに接続される。これにより、パワースイッチング素子１８のゲートの電位は、ソースの電位に対してコンデンサ４６ｄの電圧程度低下される。このため、パワースイッチング素子１８のゲートの電荷が、ゲート抵抗４８ｄ、コンデンサ４６ｄ及びスイッチング素子５２ｄを備える経路によって放電され、パワースイッチング素子１８がオフ状態となる。なお、この際、上記抵抗体５４ｄは、スイッチング素子５２ｄのベース電流の流通経路を構成する。
【００４４】
上記パワースイッチング素子１８がオフ状態とされる期間、そのゲートには、コンデンサ４６ｄの充電電圧によって定まる負電圧が印加されることとなる。したがって、ノイズの重畳によってゲートの電位がパワースイッチング素子１８をオン状態とする電位まで変動することを好適に抑制することができる。
【００４５】
図３に、本実施形態にかかるパワースイッチング素子１８のオン・オフ操作態様を示す。詳しくは、図３（ａ）に、パワースイッチング素子１６、１８のオン・オフ操作の時比率を規定するＤｕｔｙ信号の推移を示し、図３（ｂ）に、ノードＮ１の電位の推移を示し、図３（ｃ）に、ノードＮ２の電位の推移を示し、図３（ｄ）に、ノードＮ３の電位の推移を示す。
【００４６】
図示されるように、Ｄｕｔｙ信号が論理「Ｈ」となると、ノードＮ１の電位は、「ｎＶｉｎ−ｖｆ１」まで上昇する。これは、先の図２において、２次側コイル３０ｂｄの電圧が「ｎＶＬ」となるとともにコンデンサ４０ｄの充電電圧が「ｎＶｃ−ｖｆ１」となり、また、１次側コイル３０ａの電圧ＶＬとコンデンサＶｃの電圧との和が「Ｖｉｎ（ただし、スイッチング素子３２、３４の電圧降下を無視している）」となることによる。そして、ダイオード４４ｄがオン状態となるため、ノードＮ２の電位は、ノードＮ１の電位よりもダイオード４４ｄの電圧降下量ｖｆ２だけ低い値まで上昇する。これにより、ノードＮ３の電位は、ノードＮ２の電位程度まで上昇する。ただし、その後、コンデンサ４６ｄの充電に伴ってノードＮ３の電位は低下していく。そして、ノードＮ３の電位が、ノードＮ２の電位に対して、ツェナーダイオード５０ｄのブレークダウン電圧Ｖｂｄ程度低下すると、ノードＮ３の電位は安定する。
【００４７】
そしてその後、Ｄｕｔｙ信号が論理「Ｌ」となると、ノードＮ１の電位は、パワースイッチング素子１８のソース電位に対して、ダイオード４２ｄの電圧降下量ｖｆ１程度低下する。また、ノードＮ２の電位は、パワースイッチング素子１８のソース電位に対して、電圧降下量Ｖｃｅ程度低下する。そして、ノードＮ３の電位は、ノードＮ２の電位に対して、更に、コンデンサ４６ｄの充電電圧程度低下することとなる。
【００４８】
以上詳述した本実施形態によれば、以下の効果が得られるようになる。
【００４９】
（１）パルストランス３０の２次側の出力電圧が正である際に、パルストランス３０及びパワースイッチング素子１６，１８のゲート間を流れる電荷をコンデンサ４６ｕ，４６ｄに充電し、パルストランス３０の出力電圧が正でなくなる際に、パワースイッチング素子１６，１８のソースの電位に対してゲートの電位を、コンデンサ４６ｕ，４６ｄの充電電圧によってオフセットさせた。これにより、パワースイッチング素子１６，１８のゲートに負電圧を印加する手段を簡易且つ適切に構成することができる。
【００５０】
（２）コンデンサ４６ｕ，４６ｄに、パワースイッチング素子１６，１８のゲート側からパルストランス３０の２次側コイル３０ｂｕ，３０ｂｄ側へと進む方向を順方向とするツェナーダイオード５０ｕ，５０ｄを並列接続した。これにより、コンデンサ４６ｕ，４６ｄの充電電圧をツェナーダイオード５０ｕ，５０ｄのブレークダウン電圧によって制御することができ、ひいてはパワースイッチング素子１６，１８のゲートに印加される負電圧を、ブレークダウン電圧によって制御することができる。
【００５１】
（３）パルストランス３０の出力電圧に応じて、パワースイッチング素子１６，１８のソース及びコンデンサ４６ｕ，４６ｄ間を開状態及び閉状態のそれぞれとするスイッチング素子５２ｕ，５２ｄを備えた。これにより、パルストランス３０によってパワースイッチング素子１６，１８のゲートに正の電圧を印加する状態が解除される際、ゲートの電位をソース電位に対して好適に低下させることができる。
【００５２】
（４）スイッチング素子５２ｕ，５２ｄのエミッタ及びベース間に、ダイオード４４ｕ，４４ｄを接続した。これにより、スイッチング素子５２ｕ，５２ｄがオン状態となる状況下、パワースイッチング素子１６，１８のゲート側からパルストランス３０側への電流の逆流を阻止することができる。
【００５３】
（５）コンデンサ４０ｕ，４０ｄ及びスイッチング素子５２ｕ，５２ｄのベース間と、パワースイッチング素子１６，１８のソースとの間を、抵抗体５４ｕ，５４ｄを介して接続した。これにより、スイッチング素子５２ｕ，５２ｄのベース電流の流通経路を適切に確保することができる。
【００５４】
（６）パワースイッチング素子１６，１８のゲート及びコンデンサ４６ｕ，４６ｄ間と、パワースイッチング素子１６，１８のソースとの間を、ダイオード５６ｕ，５６ｄにて接続した。これにより、コンデンサ４６ｕ，４６ｄの充電時に、ダイオード５６ｕ，５６ｄを充電経路として用いることができる。
【００５５】
（７）パルストランス３０の１次側コイル３０ａにコンデンサ３６を介して電圧を印加して且つ、２次側コイル３０ｂｕ，３０ｂｄに、コンデンサ４０ｕ，４０ｄ及びダイオード４２ｕ，４２ｄを接続した。これにより、Ｄｕｔｙ信号の指示する時比率にかかわらず、コンデンサ４０ｕ，４０ｄ及びダイオード４２ｕ，４２ｄを介して２次側から出力される電圧を一定とすることができる。
【００５６】
(第２の実施形態)
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００５７】
パワースイッチング素子１６，１８のゲートに正の電圧を印加する期間が長くなるほど、スイッチング素子５２ｕ，５２ｄのベースの電位が低下する。換言すれば、Ｄｕｔｙ信号の時比率が小さくなるほど、スイッチング素子５２ｕのベース電位が低下し、Ｄｕｔｙ信号の時比率が大きくなるほど、スイッチング素子５２ｄのベース電位が低下する。これは、パワースイッチング素子１６，１８のゲートに正の電圧を印加する期間が長くなるほど、コンデンサ４０ｕ，４０ｄの放電量が増加するためであると考えられる。すなわち、この場合、パワースイッチング素子１６，１８に負の電圧を印加する期間において、ダイオード４２ｕ，４２ｄを流れる電流が増加するために、ダイオード４２ｕ，４２ｄの電圧降下量が増大し、ひいてはスイッチング素子５２ｕ，５２ｄのベースの電位が低下する。そして、スイッチング素子５２ｕ，５２ｄのベース電位が過度に低下する場合には、スイッチング素子５２ｕ，５２ｄのコレクタ及びベース間のＰＮ接合を介して、コレクタからベースへと電流が流れるおそれがある。特に、高温状態においては、ＰＮ接合間に電流を流すための閾値電圧が低下するために、こうした問題が生じるおそれが大きくなる。
【００５８】
上記ＰＮ接合間に電流が流れる場合、パワースイッチング素子１６，１８をオン操作する期間に移行した後にも、スイッチング素子５２ｕ，５２ｄがオン状態となり、パルストランス３０の２次側コイル３０ｂｕ，３０ｂｄの両端がスイッチング素子５２ｕ，５２ｄによって短絡されることで、貫通電流が流れるおそれがある。この貫通電流は、ノイズ源となってパワースイッチング素子１６，１８の実際のオン期間をＤｕｔｙ信号によって規定された時比率からずらす要因となり得る。
【００５９】
これに対処すべく回路変更をしたものが、図４に示す本実施形態にかかる駆動回路である。なお、図４において、先の図１に示した部材に対応する部材については、便宜上同一の符号を付している。
【００６０】
図示されるように、本実施形態では、スイッチング素子５２ｕ，５２ｄのコレクタ及びベース間のＰＮ接合に電流が流れるのを阻止すべく、スイッチング素子５２ｕ，５２ｄのコレクタ側からパワースイッチング素子１６，１８のソース側へと進む方向を順方向とするダイオード６０ｕ、６０ｄを備える。
【００６１】
以上説明した本実施形態によれば、先の第１の実施形態の上記各効果に加えて、更に以下の効果が得られるようになる。
【００６２】
（８）スイッチング素子５２ｕ，５２ｄのコレクタ及びベース間のＰＮ接合に電流が流れることを規制すべく、ダイオード６０ｕ，６０ｄを備えた。これにより、パワースイッチング素子１６，１８をオフ状態からオン状態へと切り替えるに際し、未だスイッチング素子５２ｕ，５２ｄがオン状態のままとなることで生じる不都合を好適に回避することができる。
【００６３】
(第３の実施形態)
以下、第３の実施形態について、先の第２の実施形態との相違点を中心に図面を参照しつつ説明する。
【００６４】
図５に、本実施形態にかかる駆動回路の回路構成を示す。なお、図５において、先の図４に示した部材に対応する部材については、便宜上、同一の符号を付している。
【００６５】
図示されるように、本実施形態では、スイッチング素子５２ｕ，５２ｄのコレクタと、抵抗体５４ｕ，５４ｄとの間に、抵抗体６４ｕ，６４ｄを備える。これによっても、先の第２の実施形態に準じた効果を得ることができる。
【００６６】
(第４の実施形態)
以下、第４の実施形態について、先の第２の実施形態との相違点を中心に図面を参照しつつ説明する。
【００６７】
図６に、本実施形態にかかる駆動回路の回路構成を示す。なお、図６において、先の図４に示した部材に対応する部材については、便宜上、同一の符号を付している。
【００６８】
図示されるように、本実施形態では、パワースイッチング素子１６，１８のソースとパルストランス３０の２次側コイル３０ｂｕ，３０ｂｄとを接続する接続線に、スイッチング素子５２ｕ，５２ｄ側から抵抗体５４ｕ，５４ｄ側へと進む方向を順方向とするダイオード６２ｕ，６２ｄを備える。これによっても、先の第２の実施形態に準じた効果を得ることができる。
【００６９】
（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。
【００７０】
・上記各実施形態では、コンデンサ４６ｕ，４６ｄにツェナーダイオードを接続したがこれに限らない。例えば、時比率Ｄを非常に狭い範囲のみで調節する場合にあっては、コンデンサ４６ｕ，４６ｄの静電容量や、抵抗体５８ｕ，５８ｄの抵抗値等の調節のみで、コンデンサ４６ｕ、４６ｄの充電電圧を好適に調節することができる。
【００７１】
・上記各実施形態では、ゲート抵抗を充電用抵抗体と放電用抵抗体とで同一としたが、これに限らない。例えば、充電用抵抗体をダイオード４４ｕ，４４ｄのアノード側に接続して且つ、放電用抵抗体をスイッチング素子５２ｕ，５２ｄのコレクタ側に接続することで、これらを各別の部材としてもよい。
【００７２】
・パルストランス３０の２次側に接続されるコンデンサ４０ｕ，４０ｄ、ダイオード４４ｕ，４４ｄ、コンデンサ４６ｕ，４６ｄ及びツェナーダイオード５０ｕ，５０ｄ、並びにゲート抵抗４８ｕ，４８ｄを備える経路のみでコンデンサ４６ｕ，４６ｄを十分に充電することができる状況なら、ダイオード５６ｕ，５６ｄ及び抵抗体５８ｕ，５８ｄを備えなくてもよい。こうした状況は、時比率Ｄを非常に狭い範囲のみで調節する場合等において生じ得る。
【００７３】
・パルストランス３０の２次側コイル３０ｂｕ，３０ｂｄとコンデンサ４０ｕ，４０ｄとの接続側が正であるか否かに応じて、コンデンサ４６ｕ，４６ｄ及びパワースイッチング素子１６，１８のソース間を開閉する開閉器としては、上記スイッチング素子５２ｕ，５２ｄに限らない。例えば、ＭＯＳ型電界効果トランジスタであってもよい。この場合であっても、上記特許文献１に記載の駆動回路と比較して、ＭＯＳ型電界効果トランジスタの数が一つ少ないことなどから、部品点数の低減やコスト低減のメリットを有する。また、ツェナーダイオード５０ｕ，５０ｄ等を備えてコンデンサ４６ｕ，４６ｄの充電電圧を調節するなら、パワースイッチング素子１６，１８を駆動する際の電力消費量を調節することもできる。
【００７４】
・時比率Ｄの変化にかかわらず、パワースイッチング素子１６，１８のゲートに印加する電圧を一定とするための構成としては、上記各実施形態にて例示したものに限らない。例えば、２次側コイル３０ｂｕ，３０ｂｄ及びダイオード４２ｕ，４２ｄのアノード側間にコンデンサ４０ｕ，４０ｄを接続するものであってもよい。
【００７５】
・パルストランス３０としては、１次側コイル３０ａにコンデンサ３６を介して電圧が印加されて且つ、２次側コイル３０ｂｕ，３０ｂｄにコンデンサ４０ｕ，４０ｄ及びダイオード４２ｕ，４２ｄが接続されるものに限らない。こうした構成をとらなくても、時比率Ｄが大きく変化しないなら、パワースイッチング素子１６，１８のゲートに適切な電圧を印加することができる。
【００７６】
・上記各実施形態では、コンデンサ４６ｕ，４６ｄとパワースイッチング素子１６，１８のソースとが短絡されることで、パワースイッチング素子１６，１８に負の電圧が印加される構成としたが、正の電圧が印加される構成としてもよい。これは、ダイオード４２ｕ，４２ｄの接続を逆とするなどしてパルストランス３０からパワースイッチング素子１６，１８のゲートに印加される電圧を負電圧として且つ、ツェナーダイオード５０ｕ，５０ｄの接続を逆とするなどの設計変更によって実現することができる。
【００７７】
・パワースイッチング素子としては、ＮチャネルＭＯＳ型電界効果トランジスタに限らず、ＰチャネルＭＯＳ型電界効果トランジスタ等、任意の電界効果トランジスタであってよい。更に、電界効果トランジスタに限らず、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等であってもよい。
【００７８】
・パワースイッチング素子を備えて構成される電力変換回路としては、降圧コンバータに限らず、昇圧コンバータやインバータであってもよい。更に、電力変換回路としては、高電位側パワースイッチング素子と低電位側パワースイッチング素子との直列接続体を備えるものに限らない。
【００７９】
・電力変換回路としては、ハイブリッド車に搭載されるものに限らず、例えば電気自動車に搭載されるものであってもよい。
【図面の簡単な説明】
【００８０】
【図１】第１の実施形態にかかる電力変換装置の構成を示す回路図。
【図２】同実施形態にかかる駆動回路の動作を説明するための回路図。
【図３】同実施形態にかかる駆動回路の動作を例示するタイムチャート。
【図４】第２の実施形態にかかる電力変換装置の構成を示す回路図。
【図５】第３の実施形態にかかる電力変換装置の構成を示す回路図。
【図６】第４の実施形態にかかる電力変換装置の構成を示す回路図。
【符号の説明】
【００８１】
１２…高圧バッテリ、１６，１８…パワースイッチング素子、３０…パルストランス、４６ｕ，４６ｄ…コンデンサ、５０ｕ，５０ｄ…ツェナーダイオード。
【特許請求の範囲】
【請求項１】
電圧制御形のパワースイッチング素子の導通制御端子の電位を前記パワースイッチング素子の入力端子及び出力端子のいずれか一方の端子の電位よりも上昇させるべく前記導通制御端子に正の電圧を印加する正電圧印加手段と、前記導通制御端子の電位を前記いずれか一方の端子の電位よりも低下させるべく前記導通制御端子に負の電圧を印加する負電圧印加手段とを備えるパワースイッチング素子の駆動回路において、
前記負電圧印加手段及び前記正電圧印加手段のいずれか一方の電圧印加手段は、いずれか他方の電圧印加手段によって前記導通制御端子に電圧が印加される際に前記いずれか他方の電圧印加手段及び前記導通制御端子間に流れる電荷を蓄える蓄電手段と、前記いずれか他方の電圧印加手段による電圧の印加が停止されている状況下、前記パワースイッチング素子のいずれか一方の端子の電位に対する前記導通制御端子の電位を前記蓄電手段の電圧によってオフセットさせるオフセット手段とを備えることを特徴とするパワースイッチング素子の駆動回路。
【請求項２】
前記いずれか他方の電圧印加手段は、パルストランスを備えて構成されることを特徴とする請求項１記載のパワースイッチング素子の駆動回路。
【請求項３】
前記いずれか一方の電圧印加手段は、前記負電圧印加手段であることを特徴とする請求項１又は２記載のパワースイッチング素子の駆動回路。
【請求項４】
前記蓄電手段には、前記導通制御端子側から前記正電圧印加手段側へと進む方向を順方向とするツェナーダイオードが並列接続されてなること特徴とする請求項３記載のパワースイッチング素子の駆動回路。
【請求項５】
前記オフセット手段は、前記正電圧印加手段によって前記導通制御端子に電圧が印加されるか否かに応じて前記いずれか一方の端子及び前記蓄電手段間を開状態及び閉状態のそれぞれとする開閉器を備えることを特徴とする請求項３又は４記載のパワースイッチング素子の駆動回路。
【請求項６】
前記開閉器は、前記蓄電手段側にエミッタが接続されるとともに前記いずれか一方の端子側にコレクタが接続されて且つ、ベースに前記正電圧印加手段によって正電圧が印加されるＰＮＰ型バイポーラトランジスタであり、
前記低下手段は、前記ＰＮＰ型バイポーラトランジスタのベースから前記蓄電手段側へと進む方向を順方向とするダイオードを更に備えることを特徴とする請求項５記載のパワースイッチング素子の駆動回路。
【請求項７】
前記正電圧印加手段及び前記ＰＮＰ型バイポーラトランジスタのベース間と前記いずれか一方の端子間は、抵抗体を介して接続されてなることを特徴とする請求項５又は６記載のパワースイッチング素子の駆動回路。
【請求項８】
前記ＰＮＰ型バイポーラトランジスタのコレクタ及びベース間のＰＮ接合を介してコレクタからベースへと電流が流れることを規制する手段を更に備えることを特徴とする請求項７記載のパワースイッチング素子の駆動回路。
【請求項９】
前記蓄電手段及び前記導通制御端子間と前記いずれか一方の端子との間には、前記蓄電手段及び前記導通制御端子間側から前記いずれか一方の端子側へと進む方向を順方向とする整流手段が備えられてなることを特徴とする請求項３〜８のいずれか１項に記載のパワースイッチング素子の駆動回路。
【請求項１０】
前記正電圧印加手段は、パルストランスを備え、
前記パルストランスの１次側コイルには、キャパシタを介して入力電圧が印加され、前記パルストランスの２次側コイルには、該２次側コイルとともにループ回路を構成するキャパシタ及びダイオードを備えることを特徴とする請求項３〜９のいずれか１項に記載のパワースイッチング素子の駆動回路。
【請求項１】
電圧制御形のパワースイッチング素子の導通制御端子の電位を前記パワースイッチング素子の入力端子及び出力端子のいずれか一方の端子の電位よりも上昇させるべく前記導通制御端子に正の電圧を印加する正電圧印加手段と、前記導通制御端子の電位を前記いずれか一方の端子の電位よりも低下させるべく前記導通制御端子に負の電圧を印加する負電圧印加手段とを備えるパワースイッチング素子の駆動回路において、
前記負電圧印加手段及び前記正電圧印加手段のいずれか一方の電圧印加手段は、いずれか他方の電圧印加手段によって前記導通制御端子に電圧が印加される際に前記いずれか他方の電圧印加手段及び前記導通制御端子間に流れる電荷を蓄える蓄電手段と、前記いずれか他方の電圧印加手段による電圧の印加が停止されている状況下、前記パワースイッチング素子のいずれか一方の端子の電位に対する前記導通制御端子の電位を前記蓄電手段の電圧によってオフセットさせるオフセット手段とを備えることを特徴とするパワースイッチング素子の駆動回路。
【請求項２】
前記いずれか他方の電圧印加手段は、パルストランスを備えて構成されることを特徴とする請求項１記載のパワースイッチング素子の駆動回路。
【請求項３】
前記いずれか一方の電圧印加手段は、前記負電圧印加手段であることを特徴とする請求項１又は２記載のパワースイッチング素子の駆動回路。
【請求項４】
前記蓄電手段には、前記導通制御端子側から前記正電圧印加手段側へと進む方向を順方向とするツェナーダイオードが並列接続されてなること特徴とする請求項３記載のパワースイッチング素子の駆動回路。
【請求項５】
前記オフセット手段は、前記正電圧印加手段によって前記導通制御端子に電圧が印加されるか否かに応じて前記いずれか一方の端子及び前記蓄電手段間を開状態及び閉状態のそれぞれとする開閉器を備えることを特徴とする請求項３又は４記載のパワースイッチング素子の駆動回路。
【請求項６】
前記開閉器は、前記蓄電手段側にエミッタが接続されるとともに前記いずれか一方の端子側にコレクタが接続されて且つ、ベースに前記正電圧印加手段によって正電圧が印加されるＰＮＰ型バイポーラトランジスタであり、
前記低下手段は、前記ＰＮＰ型バイポーラトランジスタのベースから前記蓄電手段側へと進む方向を順方向とするダイオードを更に備えることを特徴とする請求項５記載のパワースイッチング素子の駆動回路。
【請求項７】
前記正電圧印加手段及び前記ＰＮＰ型バイポーラトランジスタのベース間と前記いずれか一方の端子間は、抵抗体を介して接続されてなることを特徴とする請求項５又は６記載のパワースイッチング素子の駆動回路。
【請求項８】
前記ＰＮＰ型バイポーラトランジスタのコレクタ及びベース間のＰＮ接合を介してコレクタからベースへと電流が流れることを規制する手段を更に備えることを特徴とする請求項７記載のパワースイッチング素子の駆動回路。
【請求項９】
前記蓄電手段及び前記導通制御端子間と前記いずれか一方の端子との間には、前記蓄電手段及び前記導通制御端子間側から前記いずれか一方の端子側へと進む方向を順方向とする整流手段が備えられてなることを特徴とする請求項３〜８のいずれか１項に記載のパワースイッチング素子の駆動回路。
【請求項１０】
前記正電圧印加手段は、パルストランスを備え、
前記パルストランスの１次側コイルには、キャパシタを介して入力電圧が印加され、前記パルストランスの２次側コイルには、該２次側コイルとともにループ回路を構成するキャパシタ及びダイオードを備えることを特徴とする請求項３〜９のいずれか１項に記載のパワースイッチング素子の駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−１３０７８６（Ｐ２０１０−１３０７８６Ａ）
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願番号】特願２００８−３０２６５８（Ｐ２００８−３０２６５８）
【出願日】平成２０年１１月２７日（２００８．１１．２７）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願日】平成２０年１１月２７日（２００８．１１．２７）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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