ヒステリシス特性を有するコンパレータ
【課題】ヒステリシスを有するコンパレータを提供すること。
【解決手段】一実施形態においてコンパレータは、入力電圧及び基準電圧を受け取り第１の差動出力を生成する第１の差動入力段と、差動入力を有し第２の差動出力を生成する第２の差動入力段とを有する。コンパレータ段は、第１の差動出力及び第２の差動出力に応答し、コンパレータ出力を生成する。コンパレータはヒステリシス制御回路を更に有し、ヒステリシス制御回路はその構成要素として、１）第２の差動入力段の差動入力間に接続された抵抗器及びヒステリシス調整電圧、２）第１の電圧発生器及び第２の電圧発生器、並びに３）コンパレータ出力の制御により、第１の電流発生器と第２の電流発生器の異なる組み合わせを作動させ、抵抗器を流れる第１の電流又は第２の電流を誘導する、少なくとも１つのスイッチを有する。
【解決手段】一実施形態においてコンパレータは、入力電圧及び基準電圧を受け取り第１の差動出力を生成する第１の差動入力段と、差動入力を有し第２の差動出力を生成する第２の差動入力段とを有する。コンパレータ段は、第１の差動出力及び第２の差動出力に応答し、コンパレータ出力を生成する。コンパレータはヒステリシス制御回路を更に有し、ヒステリシス制御回路はその構成要素として、１）第２の差動入力段の差動入力間に接続された抵抗器及びヒステリシス調整電圧、２）第１の電圧発生器及び第２の電圧発生器、並びに３）コンパレータ出力の制御により、第１の電流発生器と第２の電流発生器の異なる組み合わせを作動させ、抵抗器を流れる第１の電流又は第２の電流を誘導する、少なくとも１つのスイッチを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシスを有するコンパレータに関する。
【背景技術】
【０００２】
コンパレータ（比較器）は、アナログ／デジタル変換器、データ伝送部品（例えば赤外線トランシーバ）、スイッチング電力調整器といった様々な用途に使用されている。
【０００３】
コンパレータの中には「ヒステリシス」を有するものがある。ヒステリシスとは、入力信号の立上がりエッジと立下りエッジに対するコンパレータの異なる応答として定義される。多くの場合、ヒステリシスは、出力信号のエッジ付近におけるノイズによる信号の発振するのを防止するために使用される。
【発明の開示】
【課題を解決するための手段】
【０００４】
一実施形態において、コンパレータは、入力電圧及び基準電圧を受け取り第１の差動出力を生成する第１の差動入力段と、差動入力を有し第２の差動出力を生成する第２の差動入力段とを有する。コンパレータは、第１の差動出力及び第２の差動出力に応答してコンパレータ出力を生成するコンパレータ段を更に有する。コンパレータはヒステリシス制御回路を更に有し、該ヒステリシス制御回路は、１）第２の差動入力段の差動入力間に接続された抵抗器及びヒステリシス調整電圧入力、２）第１の電流発生器及び第２の電流発生器、並びに３）コンパレータ出力の制御により、第１の電流発生器と第２の電流発生器の異なる組み合わせを交互に作動させ、前記抵抗器を流れる第１の電流又は第２の電流を誘導する、少なくとも１つのスイッチを含む。
【０００５】
他の実施形態として、コンパレータの差動入力間にヒステリシス電圧を生成する方法であって、
１）差動入力間に、抵抗器及びヒステリシス調整電圧入力を接続するステップと、
２）コンパレータの出力に応答して、前記抵抗器を流れる第１の電流又は第２の電流を交互に誘導するステップとからなる方法を提供する。
【０００６】
更に他の実施形態も開示する。
【０００７】
本発明の現時点において好ましい例示的な実施形態を添付の図面に示す。
【発明を実施するための最良の形態】
【０００８】
図１は、ヒステリシスを有するコンパレータの一実施形態を示している。コンパレータ１００は、入力電圧（Ｖｉｎ）及び基準電圧（Ｖｒｅｆ）を受け取り、第１の差動出力を生成する第１の差動入力段１０２を有する。コンパレータ１００は、差動入力電圧を受け取り第２の差動出力を生成する第２の差動入力段１０４を更に有する。コンパレータ１００は、第１の差動出力及び第２の差動出力に応答してコンパレータ出力（Ｖ１、Ｖ２、又はＶｏｕｔ）を生成するコンパレータ段１０６を更に有する。コンパレータ１００はヒステリシス制御回路１０８を更に有し、該ヒステリシス制御回路１０８は、１）第２の差動入力段１０４の差動入力間に接続された抵抗器（Ｒ）及びヒステリシス調整電圧入力（Ｖｒｅｇ）、２）第１の電流発生器１１０及び第２の電流発生器１１２、並びに３）コンパレータ出力（例えばＶ２）の制御により、第１の電流発生器と第２の電流発生器の異なる組み合わせを交互に作動させ、抵抗器（Ｒ）を流れる第１の電流又は第２の電流を誘導する、少なくとも１つのスイッチを含む。図１において少なくとも１つのスイッチは、第１の電流発生器及び第２の電流発生器に対応する、一対のスイッチ（Ｐ７、Ｎ１１）である。使用時には、スイッチＰ７及びＮ１１が作動し、第１の電流発生器と第２の電流発生器を交互に作動させ、抵抗器（Ｒ）を流れる第１の電流（Ｉ１）又は第２の電流（Ｉ２）が誘導される。
【０００９】
コンパレータ１００の一実施形態を例示するために、図１では、複数のＮチャネル・エンハンスメント型電界効果トランジスタ（ＦＥＴ）とＰチャネル・エンハンスメント型ＦＥＴの間に接続線を示している。当業者であれば、トランジスタのタイプ、数及び配置は、コンパレータ１００を実施するのに使用されるプロセスに応じて他のもので置き換えてもよいことが分かるであろう。
【００１０】
図１に示すように、第１の差動入力段１０２は２つのＮチャネルＦＥＴを含み、各ＦＥＴはゲート端子に対する２つの入力（Ｖｒｅｆ及びＶｉｎ）のうちの一方によって制御される。Ｖｒｅｆ及びＶｉｎは比較対象となる２つの信号を表わし、そのうち、第１の信号（Ｖｒｅｆ）は一定電圧であり、第２の信号（Ｖｉｎ）は変動する入力信号である（例えば、デジタル信号に変換されているアナログ信号のように）。２つのＦＥＴ、Ｎ１及びＮ２のソース端子とグラウンド（ＧＮＤ）との間には、第３のＦＥＴ、Ｎ３が接続される。Ｎ３のゲートはバイアス電圧Ｖｂによって制御される。従って、Ｎ１及びＮ２を流れる電流の和はＮ３を流れる電流と等しくなり、Ｎ１を流れる電流とＮ２を流れる電流の比はＶｒｅｆとＶｉｎの比に比例する。Ｎ１及びＮ２のドレインは、差動加算接合１３０に対する第１の差動出力として機能する。
【００１１】
第２の差動入力段１０４は２つのＦＥＴ、Ｎ４及びＮ５を含み、それらのゲートはヒステリシス制御回路１０８の抵抗器Ｒを介して互いに接続される。Ｎ４のゲートとＮ５のゲートの間には、ヒステリシス調整電圧入力（Ｖｒｅｇ）が更に接続される。Ｎ４及びＮ５のソース端子とグラウンド（ＧＮＤ）との間には、第３のＦＥＴ、Ｎ６が接続される。Ｎ６のゲートはバイアス電圧Ｖｂによって制御される。従って、Ｎ４及びＮ５を流れる電流の和はＮ６を流れる電流と等しくなり、後で詳しく説明するように、Ｎ４を流れる電流とＮ５を流れる電流の比は抵抗器Ｒ両端の電圧によって決まる。Ｎ４及びＮ５のドレインは、差動加算接合１３０に対する第２の差動出力として機能する。
【００１２】
コンパレータ段１０６は例えば、差動加算接合１３０、複数の電流ミラー回路、及び一対のインバータ（ＩＮＶ１、ＩＮＶ２）を含む。差動加算結合１３０は、第１の差動入力段１０２及び第２の差動入力段１０４から出力された電流を加算する。従って、差動入力段１０４による差動ヒステリシス出力は、差動入力段１０２による電流比出力に適用される。差動加算接合１３０の一方のノードに生成された合計電流（即ち、ヒステリシスを有する入力電流）は、２つのＰチャネルＦＥＴ、Ｐ１及びＰ２によって形成される電流ミラーに供給され、差動加算回路１３０の他方のノードに生成された合計電流（即ち、ヒステリシスを有する基準電流）は、ＦＥＴ、Ｐ３及びＰ４によって形成される電流ミラーに供給される。
【００１３】
Ｐ１、Ｐ２、Ｐ３及びＰ４のソース端子は電源（即ちＶＤＤ）に接続される。差動加算接合１３０のノードは、Ｐ２及びＰ３のドレイン端子にそれぞれ接続される。Ｐ１及びＰ４のドレインは、ＦＥＴ、Ｎ７及びＮ８のドレイン端子にそれぞれ接続される。ＦＥＴ、Ｎ７及びＮ８は、第３の電流ミラー回路の入出力接続として働く。Ｎ７及びＮ８のソース端子はグラウンドに接続される。
【００１４】
第３の電流ミラー回路（Ｎ７、Ｎ８）は、Ｐ１を通ってコンパレータ１００の出力段へ流れる電流の量と、Ｐ４を通ってコンパレータ１００の出力段へ流れる電流の量との間に差を生じさせる。図１において、出力段は、Ｐ４のドレインに接続された一対の直列のインバータ（ＩＮＶ１、ＩＮＶ２）によって形成される。これらのインバータは、コンパレータの出力信号をバッファリングし、増幅する働きをする。インバータの数は一個で足りる場合もあれば、２個のインバータを使用してより強い出力信号を得る場合や、コンパレータの出力信号を両方とも（即ち、正と負）「センス」する場合もある。
【００１５】
次に、ヒステリシス制御回路１０８について説明する。図示のように、制御回路１０８は、第２の差動入力段１０４の差動入力間に接続された、抵抗器（Ｒ）及びヒステリシス調整電圧入力（Ｖｒｅｇ）を含む。
【００１６】
抵抗器Ｒを流れる電流が全くない場合、電圧入力Ｖｒｅｇは、第２の差動入力段１０４の入力に共通電圧をバイアスとして加える手段として機能する。ただし、抵抗器Ｒを流れる電流がない場合、第２の差動入力段１０４は入力信号Ｖｉｎに対してヒステリシス電圧を全く加えない点に注意して欲しい。しかしながら、抵抗器ＲのノードＡに正の電流Ｉ１が供給された場合、第２の差動入力段１０４は、ヒステリシス電圧（Ｖｈｙｓｔ）を入力電圧Ｖｉｎに加えることになる。同様に、ノードＡに負の電流Ｉ２が供給された場合、差動入力段１０４は、ヒステリシス電圧−Ｉ２Ｒを入力信号Ｖｉｎに加えることになる。従って、入力信号Ｖｉｎには、正のヒステリシス電圧又は負のヒステリシス電圧が印加される。
【００１７】
ヒステリシス制御回路１０８の残りの部分は、コンパレータの出力に応答して、適当なタイミングで電流Ｉ１及びＩ２を生成する働きをする。その目的のために、制御回路１０８は、電流Ｉ１及び電流Ｉ２をそれぞれ生成する電流発生器１１０及び１１２を有するとともに、コンパレータ出力（例えばＶ２）により制御され、第１の電流発生器１１０と第２の電流発生器１１２を交互に作動させ、抵抗器（Ｒ）を流れる第１の電流Ｉ１又は第２の電流Ｉ２を誘導する一対のスイッチ（Ｐ７、Ｎ１１）を有する。
【００１８】
図示のように、第１の電流発生器１１０は、合計電流をノードＸに生成するように接続された、複数の電流発生経路１１４、１１６、１１８を有する。電流経路の数やタイプは異なるものであってもよいが、図１の実施形態は、ＦＥＴ、Ｎ１２を通る一定電流経路１１４と、ＦＥＴ、Ｎ１２及びＰ８を通るスイッチ電流経路１１６と、ＦＥＴ、Ｎ１４及びＰ９を通る第２のスイッチ電流経路１１８とを備えている。電流発生経路１１４〜１１８は全て、ノードＸとグラウンドとの間に接続される。Ｎ１２、Ｎ１３及びＮ１４のゲートには、バイアス電圧Ｖｂが印加される。スイッチ電流経路１１６及び１１８はＦＥＴ、Ｐ８及びＰ９によってそれぞれ制御され、Ｐ８及びＰ９のゲートには制御信号Ｓ０及びＳ１がそれぞれ印加される。
【００１９】
ノードＸにおける合計電流は、ＦＥＴ、Ｐ５及びＰ６によって構成される電流ミラー回路に供給される。ＦＥＴ、Ｐ５及びＰ６のソース端子は電源に接続される。更に、ノードＸと電源との間には、スイッチＰ７が接続される。スイッチＰ７のゲートは、コンパレータ出力ノードＶ２によって駆動される。従って、Ｖ２を高にすると、ノードＸに生成された電流はノードＡにミラーされ、電流Ｉ１が生成され、Ｖ２を低にすると、ノードＸに生成された電流はスイッチＰ７を通じて迂回される。従って、Ｖ２を低にすれば、電流Ｉ１は実質的にゼロになる。
【００２０】
第２の電流発生器１１２も第１の電流発生器１１０と同様に、合計電流をノードＹに生成するように接続された、複数の電流発生経路１２０、１２２、１２４を有する。電流発生経路の数やタイプは異なるものであってもよいが、図１の実施形態は、ＦＥＴ、Ｎ１５を通る一定電流経路１２０と、ＦＥＴ、Ｎ１６及びＰ１２を通るスイッチ電流経路１２４と、ＦＥＴ、Ｎ１７及びＰ１３を通る第２のスイッチ経路１２４とを備えている。電流発生経路１２０〜１２４は全て、ノードＹとグラウンドとの間に接続される。Ｎ１５、Ｎ１６及びＮ１７のゲートには、バイアス電圧Ｖｂが印加される。スイッチ電流経路１２２及び１２４はＦＥＴ、Ｐ１２及びＰ１３によってそれぞれ制御され、Ｐ１２及びＰ１３のゲートには制御信号Ｓ０及びＳ１がそれぞれ印加される。
【００２１】
ノードＹにおける合計電流は、ＦＥＴ、Ｐ１０及びＰ１１によって構成される電流ミラー回路に供給される。ＦＥＴ、Ｐ１０及びＰ１１のソース端子は電源に接続される。従って、ノードＹにおける電流はノードＺにミラーされる。
【００２２】
ノードＺにおける電流は、ＦＥＴ、Ｎ９及びＮ１０から構成される第２の電流ミラー回路に供給される。ＦＥＴ、Ｎ９及びＮ１０のソース端子はグラウンドに接続される。Ｎ９及びＮ１０のゲートとグラウンドとの間には、スイッチＮ１１が接続される。スイッチＮ１１のゲートは、スイッチＰ７と同様に、コンパレータ出力ノードＶ２によって駆動される。従って、Ｖ２を低にすると、ノードＺに生成された電流はノードＡにミラーされ、電流Ｉ２が生成され、Ｖ２を高にすると、ノードＺに生成された電流はスイッチＮ１１を通じて迂回される。従って、Ｖ２を高にすれば、電流Ｉ２は実質的にゼロになる。
【００２３】
スイッチＰ７とスイッチＮ１１は同じ信号（Ｖ２）によって制御され、同時に切り替わるため、電流Ｉ１と電流Ｉ２のどちらか一方が抵抗器Ｒを通って流れ、正のヒステリシス電圧又は負のヒステリシス電圧Ｖｈｙｓｔが生成される。
【００２４】
信号Ｓ０及びＳ１を設定することで、コンパレータ１００をプログラムし、所望の正又は負のヒステリシス電圧を入力電圧Ｖｉｎに印加させることができる。また、Ｓ０とＳ１のどちらか一方又は両方を断続的又は連続的に制御することで、電流Ｉ１及びＩ２を段階的又は連続的に変化させることができる。電流Ｉ１及びＩ２は他の方法によって設定することもでき、例えば、Ｐ５とＰ６の電流ミラー比を変化させることや、バイアス電圧Ｖｂを変化させることによって設定することもできる。
【００２５】
図１に示す電流発生器１１０及び１１２のそれぞれの電流ミラー回路が同じように構成された場合、制御回路１０８の独立した電流発生器１１０及び１１２はバランスのとれたヒステリシス電圧を生成する。つまり、電圧Ｖｒｅｆを中心とするバランスのとれたヒステリシス電圧は、電流Ｉ１と電流Ｉ２が同じ大きさで異なる極性を持つときに得られる。図２を参照して欲しい。
【００２６】
場合によっては、アンバランスなヒステリシス電圧（即ち、Ｖｒｅｆを中心としたバランスのとれていないヒステリシス電圧）を生成することが望ましい場合もある。図３を参照して欲しい。アンバランスなヒステリアス電圧は、制御回路１０８に種々の変更を加えることによって得られる。例えば、アンバランスなヒステリアス電圧を得るための１つの方法は、スイッチＰ１２及び／又はＰ１３に供給される制御信号（Ｓ０、Ｓ１）を、制御信号Ｓ０及びＳ３又は制御信号Ｓ２及びＳ３といった、別の信号の組で置き換えることである。従って、電流Ｉ１及びＩ２は個別にプログラムすることができ、バランスのとれたヒステリシス電圧とアンバランスなヒステリアス電圧は自由に選択することができる。
【００２７】
アンバランスなヒステリシス電圧を生成する他の方法としては、ミラーＰ５／Ｐ６、Ｐ１０／Ｐ１１及びＮ９・Ｎ１０のうちのいずれか又は全ての電流ミラー比を調節すること、電流発生器１１０、１１２の異なるトランジスタの幅及び／又は長さを調節すること、及び、ＦＥＴ、Ｎ１２、Ｎ１３及びＮ１４のゲートに印加されるバイアス電圧と、ＦＥＴ、Ｎ１５、Ｎ１６及びＮ１７のゲートに印加されるバイアス電圧とを異ならせることなどがある。
【００２８】
ヒステリシス制御回路１０８に更に変更を加え、オフセット・ヒステリシス、即ち、基準電圧に対してオフセットされたヒステリシス電圧を生成することも可能である。図４及び図５を見て欲しい。図６は、正のオフセット・ヒステリシスを生成するコンパレータ６００を示し、図７は、負のオフセット・ヒステリシスを生成するコンパレータ７００を示している。
【００２９】
コンパレータ６００（図６）はコンパレータ１００に似ている。そのため、共通のＦＥＴには共通の符号が付してあり、コンパレータ段１０６の幾つかの部分は描かれていない。コンパレータ６００において、電流発生器１１０は前述と同様に構成されているが、電流発生器１１２（図６では電流発生器６１２）には多数の変更が施されている。電流発生器６１２の場合、ＦＥＴ、Ｎ９及びＮ１０によって形成される電流ミラー回路は省略され、ノードＺはノードＡに併合されている。スイッチＮ１１を省略され、ノードＹと電源との間に接続されたスイッチＰ１４で置き換えられている。スイッチＰ１４のゲートにはＶｏｕｔが印加される。従って、スイッチＰ７及びＰ１４は、抵抗器Ｒに対して電流Ｉ１と電流Ｉ２を交互に供給する。ただし、電流Ｉ１と電流Ｉ２は同じ極性である。仮に電流発生器１１０の構成要素が電流発生器６１２の構成要素と同じであるとすれば、電流Ｉ１と電流Ｉ２は同じ電流になる。ただし、スイッチの組、Ｐ８／Ｐ９及びＰ１２／Ｐ１３に異なる制御信号の組が供給された場合、あるいは、電流ミラー回路Ｐ５／Ｐ６の電流ミラー比がＰ１０／Ｐ１１の電流ミラー比と異なる場合、電流Ｉ１及び電流Ｉ２によって生成されるヒステリシス電圧は、基準電圧Ｖｒｅｆに対して正の異なる大きさの電圧になる。即ち、正のオフセット・ヒステリシスが生成される。図４を見て欲しい。
【００３０】
場合によっては、コンパレータ６００に変更を加え、スイッチＰ７又はＰ１４を省略する場合もある。この場合、電流発生器１１０、６１２のうちの一方は常に電流を抵抗器Ｒに供給し、他方の電流発生器は先の電流発生器に対して第２の電流を加算又は減算する。例えば図５のグラフに示すように、スイッチ１４を省略し、第２の電流発生器６１２によって一定の電流Ｉ２を抵抗器Ｒに供給する場合がある。第１の電流発生器１１０は選択的に作動し、電流（Ｉ１＋Ｉ２）を抵抗器Ｒに供給する。
【００３１】
コンパレータ７００（図７）もコンパレータ１００に似ている。そのため、共通のＦＥＴには共通の符号を付してあり、コンパレータ段１０６の幾つかの部分は描かれていない。コンパレータ７００において、電流発生器１１２は前述と同様に構成されるが、電流発生器１１０（図７では電流発生器７１０）には多数の変更が施されている。電流発生器７１０は、ＦＥＴ、Ｎ１８及びＮ１９によって形成された第２の電流ミラー回路を含む。電流ミラー回路Ｎ１８／Ｎ１９は電流ミラー回路Ｎ９／Ｎ１０と同様に構成され、ノードＢにおいて電流ミラー回路Ｎ５／Ｎ６に接続される。また、コンパレータ７００では、コンパレータ１００におけるスイッチＰ７が省略され、Ｎ１８及びＮ１９のゲートとグラウンドとの間に接続されたスイッチ２０で置き換えられている。スイッチＮ２０のゲートにはＶｏｕｔが印加される。従って、スイッチＮ１１及びＮ２０は、抵抗器Ｒに対して電流Ｉ１と電流Ｉ２を交互に供給する。ただし、電流Ｉ１及びＩ２はいずれも負の極性である。仮に電流発生器７１０の構成要素が電流発生器１１２の構成要素と同じであるとすれば、電流Ｉと電流Ｉ２は同じ電流になる。ただし、スイッチの組、Ｐ８／Ｐ９及びＰ１２／Ｐ１３に異なる制御信号の組が供給された場合、あるいは、電流ミラー回路Ｐ５／Ｐ６の電流ミラー比がＰ１０／Ｐ１１の電流ミラー比と異なる場合や、電流ミラー回路Ｎ９／Ｎ１０の電流ミラー比がＮ１８／Ｎ１９の電流ミラー比と異なる場合は、電流Ｉ１及び電流Ｉ２によって生成されるヒステリシス電圧は、基準電圧Ｖｒｅｆに対して負の異なる大きさの電圧になる。即ち、負のオフセット・ヒステリシスが生成される。
【００３２】
図５及び図６に関して説明したように、スイッチＮ１１又はＮ２０は省略される場合があり、電流の増加（又は異なる電流）によって、負のオフセット・ヒステリシスが生成される場合がある。
【００３３】
コンパレータ１００、５００、７００に供給されるヒステリシス調整電圧Ｖｒｅｇは、種々の方法で導出することができる。一実施形態において、ヒステリシス調整電圧Ｖｒｅｇは、図８に示すような基準電圧Ｖｒｅｆから導出される。すなわち、ＦＥＴ、Ｐ１５及びＰ１６からなる電流ミラー回路により、バイアス電流（Ｉｂｉａｓ）はＦＥＴ、Ｎ２１のドレイン端子にミラーリングされる。ＦＥＴ、Ｎ２１のソース端子は、抵抗器Ｒ１及びＲ２からなる分圧器に直列に接続される。分圧器の中間点は演算増幅器（オペアンプ）ＯＰＡＭＰ１の一方の入力に接続され、コンパレータの他方の入力には基準電圧Ｖｒｅｆが接続される。コンパレータの出力はＦＥＴ、Ｎ２１のゲートに印加される。このようにすれば、最小限の基準電圧を印加するだけで、基準電圧Ｖｒｅｇを得ることができる。
【００３４】
例示したコンパレータ１００、５００、７００には、アナログ／デジタル変換器、データ伝送部品（例えば赤外線トランシーバ）、スイッチング電力調整器などのような、種々の用途がある。
【００３５】
コンパレータ１００、５００、７００は、その構成や用途によっても異なるが、他のコンパレータに比べて種々の利点を有する。例えば、これらのコンパレータによれば、ゲイン調節の代わりに、ヒステリシス調節による受信機の感度の制御が可能になる。第１の電流発生器の構成要素を第２の電流発生器の構成要素と同じにすることにより（例えば、レイアウトやＦＥＴの寸法を一致させ、同等のＦＥＴを交差接続することにより）、コンパレータ１００、５００、７００は、ヒステリシス生成におけるプロセスや温度の影響を低減する手段を提供する。また、コンパレータ１００、５００、７００は、ヒステリシス生成における入力段相互コンダクタンスを低減する手段も提供する。
【００３６】
図９は、図１、図６又は図７に示したようなコンパレータの差動入力間にヒステリシス電圧を生成するのに使用される方法９００を示すフロー図である。この方法は、１）差動入力間に抵抗器及びヒステリシス調整電圧入力を接続するステップ９０２と、２）コンパレータの出力に応答して抵抗器を流れる第１の電流と第２の電流を交互に誘導するステップ９０４とを含む。
【００３７】
以下に、本発明の種々の例示的実施態様を列挙する。
１．ヒステリシスを有するコンパレータであって、
入力電圧及び基準電圧を受け取り、第１の差動出力を生成する第１の差動入力段と、
差動入力を有し、第２の差動出力を生成する第２の差動入力段と、
前記第１の差動出力及び前記第２の差動出力に応答し、コンパレータ出力を生成するコンパレータ段と、
i）前記第２の差動入力段の差動入力間に接続された抵抗器及びヒステリシス調整電圧入力、ii）第１の電圧発生器及び第２の電圧発生器、並びにiii）コンパレータ出力の制御により、前記第１の電圧発生器と前記第２の電圧発生器の異なる組み合わせを作動させ、前記抵抗器を流れる第１の電流又は第２の電流を誘導する少なくとも１つのスイッチを含む、ヒステリシス制御回路と
からなるコンパレータ。
２．前記第１の電流発生器及び前記第２の電流発生器はそれぞれ、
合計電流を生成するように接続された複数の電流発生経路と、
前記電流発生パスの少なくとも一部を流れる電流を制御するための複数のスイッチとを含む、１に記載のコンパレータ。
３．前記第１の電流発生器及び前記第２の電流発生器はそれぞれ、該電流発生器の合計電流を前記抵抗器の一端に対してミラーリングするための複数の電流ミラー回路を含む、２に記載のコンパレータ。
４．前記第１の電流発生器及び前記第２の電流発生器の対応する電流ミラー回路が同様に構成されている、３に記載のコンパレータ。
５．前記第１の電流発生器及び前記第２の電流発生器はそれぞれ、前記抵抗器の一端に対して電流を送受信する、４に記載のコンパレータ。
６．前記第１の電流発生器及び前記第２の電流発生器はいずれも、前記抵抗器の一端に電流を供給する、４に記載のコンパレータ。
７．前記第１の電流発生器及び前記第２の電流発生器はいずれも、前記抵抗器の一端から電流を受け取る、４に記載のコンパレータ。
８．前記第１の電流発生器及び前記第２の電流発生器の対応する電流ミラー回路が、異なる比のトランジスタを含む、３に記載のコンパレータ。
９．前記第１の電流発生器の電流発生経路及びスイッチは、前記第２の電流発生器の電流発生経路及びスイッチと同等のものであり、前記第１の電流発生器及び前記第２の電流発生器の対応するスイッチは、同じスイッチング信号を受信する、２に記載のコンパレータ。
１０．前記第１の差動対に前記入力電圧を供給するための赤外線入力段を更に含む、９に記載のコンパレータ。
１１．前記第１の電流発生器の電流発生経路及びスイッチは、前記第２の電流発生器の電流発生経路及びスイッチと同等のものであり、異なる電流発生器の電流発生経路は、スイッチング信号の異なる組を受信する、２に記載のコンパレータ。
１２．前記少なくとも１つのスイッチは少なくとも一対のスイッチからなり、その１つは前記第１の電流発生器及び前記第２の電流発生器のそれぞれに対応し、
前記ヒステリシス制御回路は前記一対のスイッチを作動させ、前記第１の電流発生器又は前記第２の電流発生器を交互に作動させる、１に記載のコンパレータ。
１３．前記第１の電流発生器及び前記第２の電流発生器はそれぞれ、前記抵抗器の一端に対して電流を送受信する、１に記載のコンパレータ。
１４．前記第１の電流発生器及び前記第２の電流発生器はいずれも、前記抵抗器の一端に電流を供給する、１に記載のコンパレータ。
１５．前記第１の電圧発生器及び前記第２の電圧発生器はいずれも、前記抵抗器の一端にから電流を受信する、１に記載のコンパレータ。
１６．前記基準電圧からヒステリシス調整電圧を導出するための回路を更に含む、１に記載のコンパレータ。
１７．前記第１の作動対に前記入力電圧を供給するための赤外線入力段を更に含む、１に記載のコンパレータ。
１８．コンパレータの差動入力間にヒステリシス電圧を生成する方法であって、
前記作動入力間に抵抗器及びヒステリシス調整電圧入力を接続するステップと、
前記コンパレータの出力に応答して、前記抵抗器を流れる第１の電流又は第２の電流を交互に誘導するステップと
からなる方法。
１９．前記第１の電流と前記第２の電流は反対の極性である、１８に記載の方法。
２０．前記第１の電流と前記第２の電流は同じ極性であり、かつ違う大きさである、１８に記載の方法。
【図面の簡単な説明】
【００３８】
【図１】ヒステリシスを有するコンパレータの一実施形態を示す図である。
【図２】バランスのとれたヒステリシスを有するコンパレータのスイッチング動作の一例を示すグラフである。
【図３】アンバランスなヒステリシスを有するコンパレータのスイッチング動作の一例を示すグラフである。
【図４】オフセット・ヒステリシスを有するコンパレータのスイッチング動作の一例を示すグラフである。
【図５】オフセット・ヒステリシスを有するコンパレータのスイッチング動作の一例を示すグラフである。
【図６】正のオフセット・ヒステリシスを有するコンパレータの一実施形態を示す図である。
【図７】負のオフセット・ヒステリシスを有するコンパレータの一実施形態を示す図である。
【図８】基準電圧からヒステリシス調整電圧を導出する回路の一例を示す図である。
【図９】コンパレータの差動入力間にヒステリシス電圧を生成する方法の一例を示すフロー図である。
【技術分野】
【０００１】
本発明は、ヒステリシスを有するコンパレータに関する。
【背景技術】
【０００２】
コンパレータ（比較器）は、アナログ／デジタル変換器、データ伝送部品（例えば赤外線トランシーバ）、スイッチング電力調整器といった様々な用途に使用されている。
【０００３】
コンパレータの中には「ヒステリシス」を有するものがある。ヒステリシスとは、入力信号の立上がりエッジと立下りエッジに対するコンパレータの異なる応答として定義される。多くの場合、ヒステリシスは、出力信号のエッジ付近におけるノイズによる信号の発振するのを防止するために使用される。
【発明の開示】
【課題を解決するための手段】
【０００４】
一実施形態において、コンパレータは、入力電圧及び基準電圧を受け取り第１の差動出力を生成する第１の差動入力段と、差動入力を有し第２の差動出力を生成する第２の差動入力段とを有する。コンパレータは、第１の差動出力及び第２の差動出力に応答してコンパレータ出力を生成するコンパレータ段を更に有する。コンパレータはヒステリシス制御回路を更に有し、該ヒステリシス制御回路は、１）第２の差動入力段の差動入力間に接続された抵抗器及びヒステリシス調整電圧入力、２）第１の電流発生器及び第２の電流発生器、並びに３）コンパレータ出力の制御により、第１の電流発生器と第２の電流発生器の異なる組み合わせを交互に作動させ、前記抵抗器を流れる第１の電流又は第２の電流を誘導する、少なくとも１つのスイッチを含む。
【０００５】
他の実施形態として、コンパレータの差動入力間にヒステリシス電圧を生成する方法であって、
１）差動入力間に、抵抗器及びヒステリシス調整電圧入力を接続するステップと、
２）コンパレータの出力に応答して、前記抵抗器を流れる第１の電流又は第２の電流を交互に誘導するステップとからなる方法を提供する。
【０００６】
更に他の実施形態も開示する。
【０００７】
本発明の現時点において好ましい例示的な実施形態を添付の図面に示す。
【発明を実施するための最良の形態】
【０００８】
図１は、ヒステリシスを有するコンパレータの一実施形態を示している。コンパレータ１００は、入力電圧（Ｖｉｎ）及び基準電圧（Ｖｒｅｆ）を受け取り、第１の差動出力を生成する第１の差動入力段１０２を有する。コンパレータ１００は、差動入力電圧を受け取り第２の差動出力を生成する第２の差動入力段１０４を更に有する。コンパレータ１００は、第１の差動出力及び第２の差動出力に応答してコンパレータ出力（Ｖ１、Ｖ２、又はＶｏｕｔ）を生成するコンパレータ段１０６を更に有する。コンパレータ１００はヒステリシス制御回路１０８を更に有し、該ヒステリシス制御回路１０８は、１）第２の差動入力段１０４の差動入力間に接続された抵抗器（Ｒ）及びヒステリシス調整電圧入力（Ｖｒｅｇ）、２）第１の電流発生器１１０及び第２の電流発生器１１２、並びに３）コンパレータ出力（例えばＶ２）の制御により、第１の電流発生器と第２の電流発生器の異なる組み合わせを交互に作動させ、抵抗器（Ｒ）を流れる第１の電流又は第２の電流を誘導する、少なくとも１つのスイッチを含む。図１において少なくとも１つのスイッチは、第１の電流発生器及び第２の電流発生器に対応する、一対のスイッチ（Ｐ７、Ｎ１１）である。使用時には、スイッチＰ７及びＮ１１が作動し、第１の電流発生器と第２の電流発生器を交互に作動させ、抵抗器（Ｒ）を流れる第１の電流（Ｉ１）又は第２の電流（Ｉ２）が誘導される。
【０００９】
コンパレータ１００の一実施形態を例示するために、図１では、複数のＮチャネル・エンハンスメント型電界効果トランジスタ（ＦＥＴ）とＰチャネル・エンハンスメント型ＦＥＴの間に接続線を示している。当業者であれば、トランジスタのタイプ、数及び配置は、コンパレータ１００を実施するのに使用されるプロセスに応じて他のもので置き換えてもよいことが分かるであろう。
【００１０】
図１に示すように、第１の差動入力段１０２は２つのＮチャネルＦＥＴを含み、各ＦＥＴはゲート端子に対する２つの入力（Ｖｒｅｆ及びＶｉｎ）のうちの一方によって制御される。Ｖｒｅｆ及びＶｉｎは比較対象となる２つの信号を表わし、そのうち、第１の信号（Ｖｒｅｆ）は一定電圧であり、第２の信号（Ｖｉｎ）は変動する入力信号である（例えば、デジタル信号に変換されているアナログ信号のように）。２つのＦＥＴ、Ｎ１及びＮ２のソース端子とグラウンド（ＧＮＤ）との間には、第３のＦＥＴ、Ｎ３が接続される。Ｎ３のゲートはバイアス電圧Ｖｂによって制御される。従って、Ｎ１及びＮ２を流れる電流の和はＮ３を流れる電流と等しくなり、Ｎ１を流れる電流とＮ２を流れる電流の比はＶｒｅｆとＶｉｎの比に比例する。Ｎ１及びＮ２のドレインは、差動加算接合１３０に対する第１の差動出力として機能する。
【００１１】
第２の差動入力段１０４は２つのＦＥＴ、Ｎ４及びＮ５を含み、それらのゲートはヒステリシス制御回路１０８の抵抗器Ｒを介して互いに接続される。Ｎ４のゲートとＮ５のゲートの間には、ヒステリシス調整電圧入力（Ｖｒｅｇ）が更に接続される。Ｎ４及びＮ５のソース端子とグラウンド（ＧＮＤ）との間には、第３のＦＥＴ、Ｎ６が接続される。Ｎ６のゲートはバイアス電圧Ｖｂによって制御される。従って、Ｎ４及びＮ５を流れる電流の和はＮ６を流れる電流と等しくなり、後で詳しく説明するように、Ｎ４を流れる電流とＮ５を流れる電流の比は抵抗器Ｒ両端の電圧によって決まる。Ｎ４及びＮ５のドレインは、差動加算接合１３０に対する第２の差動出力として機能する。
【００１２】
コンパレータ段１０６は例えば、差動加算接合１３０、複数の電流ミラー回路、及び一対のインバータ（ＩＮＶ１、ＩＮＶ２）を含む。差動加算結合１３０は、第１の差動入力段１０２及び第２の差動入力段１０４から出力された電流を加算する。従って、差動入力段１０４による差動ヒステリシス出力は、差動入力段１０２による電流比出力に適用される。差動加算接合１３０の一方のノードに生成された合計電流（即ち、ヒステリシスを有する入力電流）は、２つのＰチャネルＦＥＴ、Ｐ１及びＰ２によって形成される電流ミラーに供給され、差動加算回路１３０の他方のノードに生成された合計電流（即ち、ヒステリシスを有する基準電流）は、ＦＥＴ、Ｐ３及びＰ４によって形成される電流ミラーに供給される。
【００１３】
Ｐ１、Ｐ２、Ｐ３及びＰ４のソース端子は電源（即ちＶＤＤ）に接続される。差動加算接合１３０のノードは、Ｐ２及びＰ３のドレイン端子にそれぞれ接続される。Ｐ１及びＰ４のドレインは、ＦＥＴ、Ｎ７及びＮ８のドレイン端子にそれぞれ接続される。ＦＥＴ、Ｎ７及びＮ８は、第３の電流ミラー回路の入出力接続として働く。Ｎ７及びＮ８のソース端子はグラウンドに接続される。
【００１４】
第３の電流ミラー回路（Ｎ７、Ｎ８）は、Ｐ１を通ってコンパレータ１００の出力段へ流れる電流の量と、Ｐ４を通ってコンパレータ１００の出力段へ流れる電流の量との間に差を生じさせる。図１において、出力段は、Ｐ４のドレインに接続された一対の直列のインバータ（ＩＮＶ１、ＩＮＶ２）によって形成される。これらのインバータは、コンパレータの出力信号をバッファリングし、増幅する働きをする。インバータの数は一個で足りる場合もあれば、２個のインバータを使用してより強い出力信号を得る場合や、コンパレータの出力信号を両方とも（即ち、正と負）「センス」する場合もある。
【００１５】
次に、ヒステリシス制御回路１０８について説明する。図示のように、制御回路１０８は、第２の差動入力段１０４の差動入力間に接続された、抵抗器（Ｒ）及びヒステリシス調整電圧入力（Ｖｒｅｇ）を含む。
【００１６】
抵抗器Ｒを流れる電流が全くない場合、電圧入力Ｖｒｅｇは、第２の差動入力段１０４の入力に共通電圧をバイアスとして加える手段として機能する。ただし、抵抗器Ｒを流れる電流がない場合、第２の差動入力段１０４は入力信号Ｖｉｎに対してヒステリシス電圧を全く加えない点に注意して欲しい。しかしながら、抵抗器ＲのノードＡに正の電流Ｉ１が供給された場合、第２の差動入力段１０４は、ヒステリシス電圧（Ｖｈｙｓｔ）を入力電圧Ｖｉｎに加えることになる。同様に、ノードＡに負の電流Ｉ２が供給された場合、差動入力段１０４は、ヒステリシス電圧−Ｉ２Ｒを入力信号Ｖｉｎに加えることになる。従って、入力信号Ｖｉｎには、正のヒステリシス電圧又は負のヒステリシス電圧が印加される。
【００１７】
ヒステリシス制御回路１０８の残りの部分は、コンパレータの出力に応答して、適当なタイミングで電流Ｉ１及びＩ２を生成する働きをする。その目的のために、制御回路１０８は、電流Ｉ１及び電流Ｉ２をそれぞれ生成する電流発生器１１０及び１１２を有するとともに、コンパレータ出力（例えばＶ２）により制御され、第１の電流発生器１１０と第２の電流発生器１１２を交互に作動させ、抵抗器（Ｒ）を流れる第１の電流Ｉ１又は第２の電流Ｉ２を誘導する一対のスイッチ（Ｐ７、Ｎ１１）を有する。
【００１８】
図示のように、第１の電流発生器１１０は、合計電流をノードＸに生成するように接続された、複数の電流発生経路１１４、１１６、１１８を有する。電流経路の数やタイプは異なるものであってもよいが、図１の実施形態は、ＦＥＴ、Ｎ１２を通る一定電流経路１１４と、ＦＥＴ、Ｎ１２及びＰ８を通るスイッチ電流経路１１６と、ＦＥＴ、Ｎ１４及びＰ９を通る第２のスイッチ電流経路１１８とを備えている。電流発生経路１１４〜１１８は全て、ノードＸとグラウンドとの間に接続される。Ｎ１２、Ｎ１３及びＮ１４のゲートには、バイアス電圧Ｖｂが印加される。スイッチ電流経路１１６及び１１８はＦＥＴ、Ｐ８及びＰ９によってそれぞれ制御され、Ｐ８及びＰ９のゲートには制御信号Ｓ０及びＳ１がそれぞれ印加される。
【００１９】
ノードＸにおける合計電流は、ＦＥＴ、Ｐ５及びＰ６によって構成される電流ミラー回路に供給される。ＦＥＴ、Ｐ５及びＰ６のソース端子は電源に接続される。更に、ノードＸと電源との間には、スイッチＰ７が接続される。スイッチＰ７のゲートは、コンパレータ出力ノードＶ２によって駆動される。従って、Ｖ２を高にすると、ノードＸに生成された電流はノードＡにミラーされ、電流Ｉ１が生成され、Ｖ２を低にすると、ノードＸに生成された電流はスイッチＰ７を通じて迂回される。従って、Ｖ２を低にすれば、電流Ｉ１は実質的にゼロになる。
【００２０】
第２の電流発生器１１２も第１の電流発生器１１０と同様に、合計電流をノードＹに生成するように接続された、複数の電流発生経路１２０、１２２、１２４を有する。電流発生経路の数やタイプは異なるものであってもよいが、図１の実施形態は、ＦＥＴ、Ｎ１５を通る一定電流経路１２０と、ＦＥＴ、Ｎ１６及びＰ１２を通るスイッチ電流経路１２４と、ＦＥＴ、Ｎ１７及びＰ１３を通る第２のスイッチ経路１２４とを備えている。電流発生経路１２０〜１２４は全て、ノードＹとグラウンドとの間に接続される。Ｎ１５、Ｎ１６及びＮ１７のゲートには、バイアス電圧Ｖｂが印加される。スイッチ電流経路１２２及び１２４はＦＥＴ、Ｐ１２及びＰ１３によってそれぞれ制御され、Ｐ１２及びＰ１３のゲートには制御信号Ｓ０及びＳ１がそれぞれ印加される。
【００２１】
ノードＹにおける合計電流は、ＦＥＴ、Ｐ１０及びＰ１１によって構成される電流ミラー回路に供給される。ＦＥＴ、Ｐ１０及びＰ１１のソース端子は電源に接続される。従って、ノードＹにおける電流はノードＺにミラーされる。
【００２２】
ノードＺにおける電流は、ＦＥＴ、Ｎ９及びＮ１０から構成される第２の電流ミラー回路に供給される。ＦＥＴ、Ｎ９及びＮ１０のソース端子はグラウンドに接続される。Ｎ９及びＮ１０のゲートとグラウンドとの間には、スイッチＮ１１が接続される。スイッチＮ１１のゲートは、スイッチＰ７と同様に、コンパレータ出力ノードＶ２によって駆動される。従って、Ｖ２を低にすると、ノードＺに生成された電流はノードＡにミラーされ、電流Ｉ２が生成され、Ｖ２を高にすると、ノードＺに生成された電流はスイッチＮ１１を通じて迂回される。従って、Ｖ２を高にすれば、電流Ｉ２は実質的にゼロになる。
【００２３】
スイッチＰ７とスイッチＮ１１は同じ信号（Ｖ２）によって制御され、同時に切り替わるため、電流Ｉ１と電流Ｉ２のどちらか一方が抵抗器Ｒを通って流れ、正のヒステリシス電圧又は負のヒステリシス電圧Ｖｈｙｓｔが生成される。
【００２４】
信号Ｓ０及びＳ１を設定することで、コンパレータ１００をプログラムし、所望の正又は負のヒステリシス電圧を入力電圧Ｖｉｎに印加させることができる。また、Ｓ０とＳ１のどちらか一方又は両方を断続的又は連続的に制御することで、電流Ｉ１及びＩ２を段階的又は連続的に変化させることができる。電流Ｉ１及びＩ２は他の方法によって設定することもでき、例えば、Ｐ５とＰ６の電流ミラー比を変化させることや、バイアス電圧Ｖｂを変化させることによって設定することもできる。
【００２５】
図１に示す電流発生器１１０及び１１２のそれぞれの電流ミラー回路が同じように構成された場合、制御回路１０８の独立した電流発生器１１０及び１１２はバランスのとれたヒステリシス電圧を生成する。つまり、電圧Ｖｒｅｆを中心とするバランスのとれたヒステリシス電圧は、電流Ｉ１と電流Ｉ２が同じ大きさで異なる極性を持つときに得られる。図２を参照して欲しい。
【００２６】
場合によっては、アンバランスなヒステリシス電圧（即ち、Ｖｒｅｆを中心としたバランスのとれていないヒステリシス電圧）を生成することが望ましい場合もある。図３を参照して欲しい。アンバランスなヒステリアス電圧は、制御回路１０８に種々の変更を加えることによって得られる。例えば、アンバランスなヒステリアス電圧を得るための１つの方法は、スイッチＰ１２及び／又はＰ１３に供給される制御信号（Ｓ０、Ｓ１）を、制御信号Ｓ０及びＳ３又は制御信号Ｓ２及びＳ３といった、別の信号の組で置き換えることである。従って、電流Ｉ１及びＩ２は個別にプログラムすることができ、バランスのとれたヒステリシス電圧とアンバランスなヒステリアス電圧は自由に選択することができる。
【００２７】
アンバランスなヒステリシス電圧を生成する他の方法としては、ミラーＰ５／Ｐ６、Ｐ１０／Ｐ１１及びＮ９・Ｎ１０のうちのいずれか又は全ての電流ミラー比を調節すること、電流発生器１１０、１１２の異なるトランジスタの幅及び／又は長さを調節すること、及び、ＦＥＴ、Ｎ１２、Ｎ１３及びＮ１４のゲートに印加されるバイアス電圧と、ＦＥＴ、Ｎ１５、Ｎ１６及びＮ１７のゲートに印加されるバイアス電圧とを異ならせることなどがある。
【００２８】
ヒステリシス制御回路１０８に更に変更を加え、オフセット・ヒステリシス、即ち、基準電圧に対してオフセットされたヒステリシス電圧を生成することも可能である。図４及び図５を見て欲しい。図６は、正のオフセット・ヒステリシスを生成するコンパレータ６００を示し、図７は、負のオフセット・ヒステリシスを生成するコンパレータ７００を示している。
【００２９】
コンパレータ６００（図６）はコンパレータ１００に似ている。そのため、共通のＦＥＴには共通の符号が付してあり、コンパレータ段１０６の幾つかの部分は描かれていない。コンパレータ６００において、電流発生器１１０は前述と同様に構成されているが、電流発生器１１２（図６では電流発生器６１２）には多数の変更が施されている。電流発生器６１２の場合、ＦＥＴ、Ｎ９及びＮ１０によって形成される電流ミラー回路は省略され、ノードＺはノードＡに併合されている。スイッチＮ１１を省略され、ノードＹと電源との間に接続されたスイッチＰ１４で置き換えられている。スイッチＰ１４のゲートにはＶｏｕｔが印加される。従って、スイッチＰ７及びＰ１４は、抵抗器Ｒに対して電流Ｉ１と電流Ｉ２を交互に供給する。ただし、電流Ｉ１と電流Ｉ２は同じ極性である。仮に電流発生器１１０の構成要素が電流発生器６１２の構成要素と同じであるとすれば、電流Ｉ１と電流Ｉ２は同じ電流になる。ただし、スイッチの組、Ｐ８／Ｐ９及びＰ１２／Ｐ１３に異なる制御信号の組が供給された場合、あるいは、電流ミラー回路Ｐ５／Ｐ６の電流ミラー比がＰ１０／Ｐ１１の電流ミラー比と異なる場合、電流Ｉ１及び電流Ｉ２によって生成されるヒステリシス電圧は、基準電圧Ｖｒｅｆに対して正の異なる大きさの電圧になる。即ち、正のオフセット・ヒステリシスが生成される。図４を見て欲しい。
【００３０】
場合によっては、コンパレータ６００に変更を加え、スイッチＰ７又はＰ１４を省略する場合もある。この場合、電流発生器１１０、６１２のうちの一方は常に電流を抵抗器Ｒに供給し、他方の電流発生器は先の電流発生器に対して第２の電流を加算又は減算する。例えば図５のグラフに示すように、スイッチ１４を省略し、第２の電流発生器６１２によって一定の電流Ｉ２を抵抗器Ｒに供給する場合がある。第１の電流発生器１１０は選択的に作動し、電流（Ｉ１＋Ｉ２）を抵抗器Ｒに供給する。
【００３１】
コンパレータ７００（図７）もコンパレータ１００に似ている。そのため、共通のＦＥＴには共通の符号を付してあり、コンパレータ段１０６の幾つかの部分は描かれていない。コンパレータ７００において、電流発生器１１２は前述と同様に構成されるが、電流発生器１１０（図７では電流発生器７１０）には多数の変更が施されている。電流発生器７１０は、ＦＥＴ、Ｎ１８及びＮ１９によって形成された第２の電流ミラー回路を含む。電流ミラー回路Ｎ１８／Ｎ１９は電流ミラー回路Ｎ９／Ｎ１０と同様に構成され、ノードＢにおいて電流ミラー回路Ｎ５／Ｎ６に接続される。また、コンパレータ７００では、コンパレータ１００におけるスイッチＰ７が省略され、Ｎ１８及びＮ１９のゲートとグラウンドとの間に接続されたスイッチ２０で置き換えられている。スイッチＮ２０のゲートにはＶｏｕｔが印加される。従って、スイッチＮ１１及びＮ２０は、抵抗器Ｒに対して電流Ｉ１と電流Ｉ２を交互に供給する。ただし、電流Ｉ１及びＩ２はいずれも負の極性である。仮に電流発生器７１０の構成要素が電流発生器１１２の構成要素と同じであるとすれば、電流Ｉと電流Ｉ２は同じ電流になる。ただし、スイッチの組、Ｐ８／Ｐ９及びＰ１２／Ｐ１３に異なる制御信号の組が供給された場合、あるいは、電流ミラー回路Ｐ５／Ｐ６の電流ミラー比がＰ１０／Ｐ１１の電流ミラー比と異なる場合や、電流ミラー回路Ｎ９／Ｎ１０の電流ミラー比がＮ１８／Ｎ１９の電流ミラー比と異なる場合は、電流Ｉ１及び電流Ｉ２によって生成されるヒステリシス電圧は、基準電圧Ｖｒｅｆに対して負の異なる大きさの電圧になる。即ち、負のオフセット・ヒステリシスが生成される。
【００３２】
図５及び図６に関して説明したように、スイッチＮ１１又はＮ２０は省略される場合があり、電流の増加（又は異なる電流）によって、負のオフセット・ヒステリシスが生成される場合がある。
【００３３】
コンパレータ１００、５００、７００に供給されるヒステリシス調整電圧Ｖｒｅｇは、種々の方法で導出することができる。一実施形態において、ヒステリシス調整電圧Ｖｒｅｇは、図８に示すような基準電圧Ｖｒｅｆから導出される。すなわち、ＦＥＴ、Ｐ１５及びＰ１６からなる電流ミラー回路により、バイアス電流（Ｉｂｉａｓ）はＦＥＴ、Ｎ２１のドレイン端子にミラーリングされる。ＦＥＴ、Ｎ２１のソース端子は、抵抗器Ｒ１及びＲ２からなる分圧器に直列に接続される。分圧器の中間点は演算増幅器（オペアンプ）ＯＰＡＭＰ１の一方の入力に接続され、コンパレータの他方の入力には基準電圧Ｖｒｅｆが接続される。コンパレータの出力はＦＥＴ、Ｎ２１のゲートに印加される。このようにすれば、最小限の基準電圧を印加するだけで、基準電圧Ｖｒｅｇを得ることができる。
【００３４】
例示したコンパレータ１００、５００、７００には、アナログ／デジタル変換器、データ伝送部品（例えば赤外線トランシーバ）、スイッチング電力調整器などのような、種々の用途がある。
【００３５】
コンパレータ１００、５００、７００は、その構成や用途によっても異なるが、他のコンパレータに比べて種々の利点を有する。例えば、これらのコンパレータによれば、ゲイン調節の代わりに、ヒステリシス調節による受信機の感度の制御が可能になる。第１の電流発生器の構成要素を第２の電流発生器の構成要素と同じにすることにより（例えば、レイアウトやＦＥＴの寸法を一致させ、同等のＦＥＴを交差接続することにより）、コンパレータ１００、５００、７００は、ヒステリシス生成におけるプロセスや温度の影響を低減する手段を提供する。また、コンパレータ１００、５００、７００は、ヒステリシス生成における入力段相互コンダクタンスを低減する手段も提供する。
【００３６】
図９は、図１、図６又は図７に示したようなコンパレータの差動入力間にヒステリシス電圧を生成するのに使用される方法９００を示すフロー図である。この方法は、１）差動入力間に抵抗器及びヒステリシス調整電圧入力を接続するステップ９０２と、２）コンパレータの出力に応答して抵抗器を流れる第１の電流と第２の電流を交互に誘導するステップ９０４とを含む。
【００３７】
以下に、本発明の種々の例示的実施態様を列挙する。
１．ヒステリシスを有するコンパレータであって、
入力電圧及び基準電圧を受け取り、第１の差動出力を生成する第１の差動入力段と、
差動入力を有し、第２の差動出力を生成する第２の差動入力段と、
前記第１の差動出力及び前記第２の差動出力に応答し、コンパレータ出力を生成するコンパレータ段と、
i）前記第２の差動入力段の差動入力間に接続された抵抗器及びヒステリシス調整電圧入力、ii）第１の電圧発生器及び第２の電圧発生器、並びにiii）コンパレータ出力の制御により、前記第１の電圧発生器と前記第２の電圧発生器の異なる組み合わせを作動させ、前記抵抗器を流れる第１の電流又は第２の電流を誘導する少なくとも１つのスイッチを含む、ヒステリシス制御回路と
からなるコンパレータ。
２．前記第１の電流発生器及び前記第２の電流発生器はそれぞれ、
合計電流を生成するように接続された複数の電流発生経路と、
前記電流発生パスの少なくとも一部を流れる電流を制御するための複数のスイッチとを含む、１に記載のコンパレータ。
３．前記第１の電流発生器及び前記第２の電流発生器はそれぞれ、該電流発生器の合計電流を前記抵抗器の一端に対してミラーリングするための複数の電流ミラー回路を含む、２に記載のコンパレータ。
４．前記第１の電流発生器及び前記第２の電流発生器の対応する電流ミラー回路が同様に構成されている、３に記載のコンパレータ。
５．前記第１の電流発生器及び前記第２の電流発生器はそれぞれ、前記抵抗器の一端に対して電流を送受信する、４に記載のコンパレータ。
６．前記第１の電流発生器及び前記第２の電流発生器はいずれも、前記抵抗器の一端に電流を供給する、４に記載のコンパレータ。
７．前記第１の電流発生器及び前記第２の電流発生器はいずれも、前記抵抗器の一端から電流を受け取る、４に記載のコンパレータ。
８．前記第１の電流発生器及び前記第２の電流発生器の対応する電流ミラー回路が、異なる比のトランジスタを含む、３に記載のコンパレータ。
９．前記第１の電流発生器の電流発生経路及びスイッチは、前記第２の電流発生器の電流発生経路及びスイッチと同等のものであり、前記第１の電流発生器及び前記第２の電流発生器の対応するスイッチは、同じスイッチング信号を受信する、２に記載のコンパレータ。
１０．前記第１の差動対に前記入力電圧を供給するための赤外線入力段を更に含む、９に記載のコンパレータ。
１１．前記第１の電流発生器の電流発生経路及びスイッチは、前記第２の電流発生器の電流発生経路及びスイッチと同等のものであり、異なる電流発生器の電流発生経路は、スイッチング信号の異なる組を受信する、２に記載のコンパレータ。
１２．前記少なくとも１つのスイッチは少なくとも一対のスイッチからなり、その１つは前記第１の電流発生器及び前記第２の電流発生器のそれぞれに対応し、
前記ヒステリシス制御回路は前記一対のスイッチを作動させ、前記第１の電流発生器又は前記第２の電流発生器を交互に作動させる、１に記載のコンパレータ。
１３．前記第１の電流発生器及び前記第２の電流発生器はそれぞれ、前記抵抗器の一端に対して電流を送受信する、１に記載のコンパレータ。
１４．前記第１の電流発生器及び前記第２の電流発生器はいずれも、前記抵抗器の一端に電流を供給する、１に記載のコンパレータ。
１５．前記第１の電圧発生器及び前記第２の電圧発生器はいずれも、前記抵抗器の一端にから電流を受信する、１に記載のコンパレータ。
１６．前記基準電圧からヒステリシス調整電圧を導出するための回路を更に含む、１に記載のコンパレータ。
１７．前記第１の作動対に前記入力電圧を供給するための赤外線入力段を更に含む、１に記載のコンパレータ。
１８．コンパレータの差動入力間にヒステリシス電圧を生成する方法であって、
前記作動入力間に抵抗器及びヒステリシス調整電圧入力を接続するステップと、
前記コンパレータの出力に応答して、前記抵抗器を流れる第１の電流又は第２の電流を交互に誘導するステップと
からなる方法。
１９．前記第１の電流と前記第２の電流は反対の極性である、１８に記載の方法。
２０．前記第１の電流と前記第２の電流は同じ極性であり、かつ違う大きさである、１８に記載の方法。
【図面の簡単な説明】
【００３８】
【図１】ヒステリシスを有するコンパレータの一実施形態を示す図である。
【図２】バランスのとれたヒステリシスを有するコンパレータのスイッチング動作の一例を示すグラフである。
【図３】アンバランスなヒステリシスを有するコンパレータのスイッチング動作の一例を示すグラフである。
【図４】オフセット・ヒステリシスを有するコンパレータのスイッチング動作の一例を示すグラフである。
【図５】オフセット・ヒステリシスを有するコンパレータのスイッチング動作の一例を示すグラフである。
【図６】正のオフセット・ヒステリシスを有するコンパレータの一実施形態を示す図である。
【図７】負のオフセット・ヒステリシスを有するコンパレータの一実施形態を示す図である。
【図８】基準電圧からヒステリシス調整電圧を導出する回路の一例を示す図である。
【図９】コンパレータの差動入力間にヒステリシス電圧を生成する方法の一例を示すフロー図である。
【特許請求の範囲】
【請求項１】
ヒステリシスを有するコンパレータ（１００）であって、
入力電圧及び基準電圧を受け取り、第１の差動出力を生成する第１の差動入力段（１０２）と、
差動入力を有し、第２の差動出力を生成する第２の差動入力段（１０４）と、
前記第１の差動出力及び前記第２の差動出力に応答し、コンパレータ（１００）出力を生成するコンパレータ（１００）段と、
i）前記第２の差動入力段（１０４）の差動入力間に接続された抵抗器及びヒステリシス調整電圧入力、ii）第１の電圧発生器及び第２の電圧発生器（１１０、１１２）、並びにiii）コンパレータ（１００）出力の制御により、前記第１の電圧発生器と前記第２の電圧発生器（１１０、１１２）の異なる組み合わせを作動させ、前記抵抗器を流れる第１の電流又は第２の電流を誘導する少なくとも１つのスイッチを含む、ヒステリシス制御回路（１０８）と
からなるコンパレータ。
【請求項２】
前記第１の電流発生器及び前記第２の電流発生器（１１０、１１２）はそれぞれ、
合計電流を生成するように接続された複数の電流発生経路（１１４、１１６、１１８、１２０、１２２、１２４）と、
前記電流発生パスの少なくとも一部（１１６、１１８、１２２、１２４）を流れる電流を制御するための複数のスイッチと
を含む、請求項１に記載のコンパレータ（１００）。
【請求項３】
前記第１の電流発生器及び前記第２の電流発生器（１１０、１１２）はそれぞれ、該電流発生器の合計電流を前記抵抗器の一端に対してミラーリングするための複数の電流ミラー回路を含む、請求項２に記載のコンパレータ（１００）。
【請求項４】
前記第１の電流発生器（１１０）及び前記第２の電流発生器（１１２）の対応する電流ミラー回路が同様に構成されている、請求項３に記載のコンパレータ（１００）。
【請求項５】
前記第１の電流発生器及び前記第２の電流発生器（１１０、１１２）はそれぞれ、前記抵抗器の一端に対して電流を送受信する、請求項１又は請求項４に記載のコンパレータ（１００）。
【請求項６】
前記第１の電流発生器及び前記第２の電流発生器（１１０、６１２）はいずれも、前記抵抗器の一端に電流を供給する、請求項１又は請求項４に記載のコンパレータ（６００）。
【請求項７】
前記第１の電流発生器及び前記第２の電流発生器（７１０、１１２）はいずれも、前記抵抗器の一端から電流を受け取る、請求項１又は請求項４に記載のコンパレータ（７００）。
【請求項８】
前記第１の電流発生器（１１０）の電流発生経路（１１４、１１６、１１８）及びスイッチは、前記第２の電流発生器（１１２）の電流発生経路（１２０、１２２、１２４）及びスイッチと同等のものであり、前記第１の電流発生器（１１０）及び前記第２の電流発生器（１１２）の対応するスイッチは、同じスイッチング信号を受信する、請求項２に記載のコンパレータ（１００）。
【請求項９】
前記第１の電流発生器（１１０）の電流発生経路（１１４、１１６、１１８）及びスイッチは、前記第２の電流発生器（１１２）の電流発生経路（１２０、１２２、１２４）及びスイッチと同等のものであり、異なる電流発生器（１１０、１１２）の電流発生経路（１１４、１１６、１１８、１２０、１２２、１２４）は、スイッチング信号の異なる組を受信する、請求項２に記載のコンパレータ（１００）。
【請求項１０】
コンパレータ（１００）の差動入力間にヒステリシス電圧を生成する方法（９００）であって、
前記作動入力間に抵抗器及びヒステリシス調整電圧入力を接続するステップ（９０２）と、
前記コンパレータ（１００）の出力に応答して、前記抵抗器を流れる第１の電流又は第２の電流を交互に誘導するステップ（９０４）と
からなる方法。
【請求項１】
ヒステリシスを有するコンパレータ（１００）であって、
入力電圧及び基準電圧を受け取り、第１の差動出力を生成する第１の差動入力段（１０２）と、
差動入力を有し、第２の差動出力を生成する第２の差動入力段（１０４）と、
前記第１の差動出力及び前記第２の差動出力に応答し、コンパレータ（１００）出力を生成するコンパレータ（１００）段と、
i）前記第２の差動入力段（１０４）の差動入力間に接続された抵抗器及びヒステリシス調整電圧入力、ii）第１の電圧発生器及び第２の電圧発生器（１１０、１１２）、並びにiii）コンパレータ（１００）出力の制御により、前記第１の電圧発生器と前記第２の電圧発生器（１１０、１１２）の異なる組み合わせを作動させ、前記抵抗器を流れる第１の電流又は第２の電流を誘導する少なくとも１つのスイッチを含む、ヒステリシス制御回路（１０８）と
からなるコンパレータ。
【請求項２】
前記第１の電流発生器及び前記第２の電流発生器（１１０、１１２）はそれぞれ、
合計電流を生成するように接続された複数の電流発生経路（１１４、１１６、１１８、１２０、１２２、１２４）と、
前記電流発生パスの少なくとも一部（１１６、１１８、１２２、１２４）を流れる電流を制御するための複数のスイッチと
を含む、請求項１に記載のコンパレータ（１００）。
【請求項３】
前記第１の電流発生器及び前記第２の電流発生器（１１０、１１２）はそれぞれ、該電流発生器の合計電流を前記抵抗器の一端に対してミラーリングするための複数の電流ミラー回路を含む、請求項２に記載のコンパレータ（１００）。
【請求項４】
前記第１の電流発生器（１１０）及び前記第２の電流発生器（１１２）の対応する電流ミラー回路が同様に構成されている、請求項３に記載のコンパレータ（１００）。
【請求項５】
前記第１の電流発生器及び前記第２の電流発生器（１１０、１１２）はそれぞれ、前記抵抗器の一端に対して電流を送受信する、請求項１又は請求項４に記載のコンパレータ（１００）。
【請求項６】
前記第１の電流発生器及び前記第２の電流発生器（１１０、６１２）はいずれも、前記抵抗器の一端に電流を供給する、請求項１又は請求項４に記載のコンパレータ（６００）。
【請求項７】
前記第１の電流発生器及び前記第２の電流発生器（７１０、１１２）はいずれも、前記抵抗器の一端から電流を受け取る、請求項１又は請求項４に記載のコンパレータ（７００）。
【請求項８】
前記第１の電流発生器（１１０）の電流発生経路（１１４、１１６、１１８）及びスイッチは、前記第２の電流発生器（１１２）の電流発生経路（１２０、１２２、１２４）及びスイッチと同等のものであり、前記第１の電流発生器（１１０）及び前記第２の電流発生器（１１２）の対応するスイッチは、同じスイッチング信号を受信する、請求項２に記載のコンパレータ（１００）。
【請求項９】
前記第１の電流発生器（１１０）の電流発生経路（１１４、１１６、１１８）及びスイッチは、前記第２の電流発生器（１１２）の電流発生経路（１２０、１２２、１２４）及びスイッチと同等のものであり、異なる電流発生器（１１０、１１２）の電流発生経路（１１４、１１６、１１８、１２０、１２２、１２４）は、スイッチング信号の異なる組を受信する、請求項２に記載のコンパレータ（１００）。
【請求項１０】
コンパレータ（１００）の差動入力間にヒステリシス電圧を生成する方法（９００）であって、
前記作動入力間に抵抗器及びヒステリシス調整電圧入力を接続するステップ（９０２）と、
前記コンパレータ（１００）の出力に応答して、前記抵抗器を流れる第１の電流又は第２の電流を交互に誘導するステップ（９０４）と
からなる方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００６−２２９９５４（Ｐ２００６−２２９９５４Ａ）
【公開日】平成１８年８月３１日（２００６．８．３１）
【国際特許分類】
【出願番号】特願２００６−２９６１４（Ｐ２００６−２９６１４）
【出願日】平成１８年２月７日（２００６．２．７）
【出願人】（３９９１１７１２１）アジレント・テクノロジーズ・インク (710)
【氏名又は名称原語表記】ＡＧＩＬＥＮＴ ＴＥＣＨＮＯＬＯＧＩＥＳ， ＩＮＣ．
【住所又は居所原語表記】３９５ Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ．
【Ｆターム（参考）】
【公開日】平成１８年８月３１日（２００６．８．３１）
【国際特許分類】
【出願日】平成１８年２月７日（２００６．２．７）
【出願人】（３９９１１７１２１）アジレント・テクノロジーズ・インク (710)
【氏名又は名称原語表記】ＡＧＩＬＥＮＴ ＴＥＣＨＮＯＬＯＧＩＥＳ， ＩＮＣ．
【住所又は居所原語表記】３９５ Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ．
【Ｆターム（参考）】
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