フラッシュメモリ素子およびその製造方法
【課題】半導体素子の信頼性を向上させ、かつ集積度を向上させるフラッシュメモリ素子およびその製造方法を提供する。
【解決手段】メモリセル領域Ａとペリ領域Ｃとの境界部分にゲートライン１２が通るか否かによって、ゲートライン１２が通る場合には、その境界部分を素子分離膜１１ａで構成し、ゲートライン１２が通らない場合には、ダミーアクティブ（dummy active）で構成することにより素子の信頼性を改善し、ウェルピックアップ（well pick up）領域を上記ダミーアクティブ内に構成することで集積度を向上させる。
【解決手段】メモリセル領域Ａとペリ領域Ｃとの境界部分にゲートライン１２が通るか否かによって、ゲートライン１２が通る場合には、その境界部分を素子分離膜１１ａで構成し、ゲートライン１２が通らない場合には、ダミーアクティブ（dummy active）で構成することにより素子の信頼性を改善し、ウェルピックアップ（well pick up）領域を上記ダミーアクティブ内に構成することで集積度を向上させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に半導体素子の信頼性を改善して集積度を向上させるためのフラッシュメモリ素子およびその製造方法に関するものである。
【背景技術】
【０００２】
ナンド型フラッシュ（NAND flash）の技術分野がナノ技術で進展するに伴い、素子分離トレンチのピッチも次第に小さくなっており、これにより素子分離トレンチにHDP（
High Density plasma）酸化膜ギャップフィル時にステップカバレッジ(step coverage)が不良化する問題がある。
【０００３】
特に、ペリ（per）領域に比べて素子分離トレンチのピッチが小さいメモリセル領域でのステップカバレッジの不良が深刻である。ステップカバレッジの不良によりメモリセル領域の素子分離膜にボイド（void）が発生する場合に、メモリセルの工程及び信頼性に問題が生じ得るため、ボイドの問題を必ず解決しなければならない。このため、メモリセル領域の素子分離トレンチの深さを２０００Å未満に下げてステップカバレッジを改善している。
【０００４】
一方、テクノロジーが減少しても、セルの動作には常に同一な電圧が要求されるため、ペリ領域に形成されるトランジスタは２０ボルト（Ｖ）以上の高電圧に耐えられるように素子分離トレンチを深く形成する必要がある。
【０００５】
その結果、メモリセル領域の素子分離トレンチよりペリ領域の素子分離トレンチの深さを深く形成するデュアルトレンチ構造が導入された。
【０００６】
このようなメモリセル領域とペリ領域の素子分離トレンチの深さ、即ち、素子分離膜の厚差により境界部分が生じるが、境界部分を構成する方法にはアクティブで構成する方法と素子分離膜で構成する方法がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、メモリセル領域とペリ領域の境界部分をアクティブで構成する場合、境界部分のアクティブエッジでゲート酸化膜シニング（thinning）現象が発生する。ナンドフラッシュの動作時、ゲートラインに２０（Ｖ）程度の高電圧が印加されるため、ゲートラインが上記境界部分を通る場合、ゲート酸化膜シニング部分でブレークダウンが発生して素子動作にフェイルが誘発される。その結果、収率及び素子信頼性が低下する。
【０００８】
以上から、本発明の主たる目的は、半導体素子の信頼性を向上させるフラッシュメモリ素子およびその製造方法を提供することにある。
【０００９】
また、本発明の他の目的は、半導体素子の集積度を向上させるフラッシュメモリ素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明のフラッシュメモリ素子は、メモリセル領域及びペリ領域が定義された半導体基板と上記半導体基板上に形成されるゲートラインを含む半導体素子において、ゲートラインが通るメモリセル領域とペリ領域の境界部分に形成された素子分離膜と、ゲートラインが通らないメモリセル領域とペリ領域の境界部分に形成されたダミーアクティブを含む。
【００１１】
このような構造を有するフラッシュメモリ素子の製造方法は、メモリセル領域とペリ領域が定義された半導体基板と上記半導体基板上に形成されるゲートラインを含む半導体素子の製造方法において、ゲートラインが通るメモリセル領域とペリ領域の境界部分には素子分離膜を形成し、ゲートラインが通らないメモリセル領域とペリ領域の境界部分にはダミーアクティブを形成する段階と、上記素子分離膜が形成されたメモリセル領域とペリ領域の境界部分を通るゲートラインを形成する段階を含む。
【発明の効果】
【００１２】
上述した通り、本発明は次のような効果がある。第一に、メモリセル領域とペリ領域の境界部分にゲートラインが通る場合に、該当境界部分を素子分離膜で構成してゲート酸化膜シニング部分でブレークダウンの発生を防止することができるため、収率及び素子信頼性を向上させることができる。
【００１３】
第二に、メモリセル領域とペリ領域の境界部分にゲートラインが通らない場合に、該当境界部分をダミーアクティブで構成して後続の熱工程により半導体基板にディフェクトまたはダメージが発生する問題を根本的に防止することができる。
【００１４】
第三に、ウェルピックアップ領域をダミーアクティブ内に構成し、ウェルピックアップ領域を構成するのに別途の領域を割り当てらなくても良いため、素子の集積度を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明によるフラッシュメモリ素子およびその製造方法について、それぞれ好適な実施形態を図に基づいて詳述する。
【００１６】
本実施形態の根本的な考え方は、メモリセル領域とペリ領域の境界部分にゲートラインが通過しているか否かによって、通過している場合はブレークダウンを防止することである。図１は、メモリセル領域Ａとペリ領域Ｃの境界部分にゲートライン１２が通過している場合の半導体素子の実施形態として、フラッシュメモリ素子を示す。
【００１７】
背景技術として述べたように、メモリセル領域とペリ領域の境界をアクティブに構成する場合、アクティブエッジでのゲート酸化膜シニング現象が発生する。それによってメモリセル領域とペリ領域の境界部分を通るゲートラインに高電圧が印加されると、ゲート酸化膜シニング部分でブレークダウンが発生して素子フェイルが誘発される。
【００１８】
それを踏まえ、本実施形態においては、メモリセル領域Ａとペリ領域Ｃの境界部分にゲートライン１２が通過する半導体素子において、図１に示すように、その境界部分に素子分離膜１１ｂが形成されている。すなわち、半導体基板１０上にメモリセル領域Ａとペリ領域Ｂが形成され、それら両領域の境界部分にゲートライン１２が通過し、その境界部分にはメモリセル領域Ａの素子分離膜１１ａが形成され、またペリ領域Ｃにはウェルピックアップ領域１３が形成されている。後述するように、このウェルピックアップ領域１３はフラッシュメモリ素子の消去動作時にバイアスを均一に分布させるために形成するものである。
【００１９】
ところで、メモリセル領域Ａとペリ領域Ｃに素子分離トレンチのエッチング時に上記境界部分が二重エッチングされるため、Ｖ字状の滑らかでない境界面が形成されて後続の熱工程時に半導体基板１０にディフェクトまたはダメージが発生する可能性が非常に高い。
【００２０】
また、メモリセル領域Ａとウェルピックアップ領域１３との間の距離が遠くなり、素子分離膜１１ａの平坦化工程時にその素子分離膜１１ａにディッシング（dishing）が発生する確率が高くなる。結果、自己整列フローティングゲート（Self Aligned Floating Gate）工程適用時にポリ残留物（poly residue）発生の原因になる。自己整列フローティングゲート工程においてそうしたポリ残留物を減らすためには、メモリセル領域Ａとウェルピックアップ領域１３との間の距離を短縮することが課題となる。
【００２１】
それに対し、メモリセル領域Ａとペリ領域Ｃの境界部分にゲートライン１２が通過せず、ブレークダウンによる素子フェイル発生の懸念がない場合、境界部分にはダミーアクティブ（dummy active）を形成する。素子分離膜１１ａとダミーアクティブは同時に形成される。すなわち、ゲートライン１２が通るか否かによって、ゲートライン１２が通過しておれば、メモリセル領域Ａとペリ領域Ｃとの境界部分に素子分離膜１１ａを形成する。それによって、ゲートライン１２が通過しない場合のメモリセル領域Ａとペリ領域Ｃの境界部分に自動的にダミーアクティブが形成されることになる。
【００２２】
つぎに、上記ダミーアクティブ領域内にウェルピックアップ領域１３を形成する。ウェルピックアップ領域１３は、フラッシュメモリ素子の消去動作時にバイアスを均一に分布させるために形成され、半導体基板１０上に形成されているウェル領域と同一の不純物の注入を通じて形成し、ウェル領域より高濃度のドーズ量で不純物を注入する。そこで、ウェルピックアップ領域１３としては、Ｂ+あるいはＢＦ2+の不純物を5E14〜5E15ions/ｃｍ２のドーズ量で不純物を注入して形成される。
【００２３】
従来、かかるダミーアクティブとウェルピックアップ領域は別途に形成された。ダミーアクティブとウェルピックアップ領域を別途に形成する場合、素子サイズ増加の要因として作用するところ、ウェルピックアップ領域をダミーアクティブ内に形成する。
【００２４】
そこで、素子分離膜１１ａが形成されたメモリセル領域Ａとペリ領域Ｃとの境界部分を通るゲートライン１２が形成される。
【００２５】
図２は、メモリセル領域Ａとペリ領域Ｃの境界部分にゲートライン１２が通らない場合、本実施形態によるフラッシュメモリ素子を示す。その場合、メモリセル領域Ａとペリ領域Ｃとの境界部分Ｂにゲートラインが通らない場合は、境界部分Ｂをダミーアクティブで構成する。
【００２６】
従来技術では、ダミーアクティブとウェルピックアップ領域を別途に置き、ダミーアクティブとウェルピックアップ領域との間に２μm程度の距離を置いた。しかし、ダミーアクティブとウェルピックアップ領域を別途に形成する場合、素子サイズ増加の要因として作用するところ、本発明ではウェルピックアップ領域１３をダミーアクティブ内に構成する。
【００２７】
このような本発明は、ワードラインコーディング（word line coding）の環境により異なって適用されるが、具体的に詳察すれば、次の通りである。
【００２８】
図３（Ａ）は、１サイドワードラインコーディング（1-side W／L coding）の構造を示した図面であり、図３（Ｂ）は、1サイドワードラインコーディング構造において本発明によるセルアレイエッジ部分の構成を示した図面である。図４（Ａ）は、２サイドワードラインコーディング（2-sideW／L coding）の構造を示した図面であり、図４（Ｂ）は、２サイドワードラインコーディング構造において本発明によるセルアレイエッジ部分の構成を示した図面である。
【００２９】
１サイドワードラインコーディングの構造では、図３（Ａ）に示すように、セルアレイの一方の面にのみＸ−デコーダが位置する。
【００３０】
上記セルアレイが形成された部分はメモリセル領域に該当し、上記X-デコーダが形成された部分はペリ領域に該当する。一方、上記Ｘ−デコーダと隣接するセルアレイのエッジ面にはゲートラインが通ることになり、残りの３つのエッジ面にはゲートラインが通らない。
【００３１】
したがって、図３（Ｂ）に示すように、Ｘ−デコーダと隣接するセルアレイのエッジ面の1面は素子分離膜で構成し、残りの３つのエッジ面はダミーアクティブで構成し、ウェルピックアップ領域を上記ダミーアクティブ内に構成する。
【００３２】
一方、２サイドワードラインコーディングの構造では、図４（Ａ）に示すように、セルアレイの一方の面にのみＸ−デコーダが位置する。
【００３３】
上記セルアレイが形成された部分はメモリセル領域に該当し、上記X-デコーダが形成された部分はペリ領域に該当する。一方、上記Ｘ−デコーダと隣接するセルアレイのエッジ面にはゲートラインが通ることになり、残りの２つのエッジ面にはゲートラインが通らない。
【００３４】
したがって、図３（Ｂ）に示すように、Ｘ−デコーダと隣接するセルアレイのエッジ面の２面は素子分離膜で構成し、残りの２つのエッジ面はダミーアクティブで構成し、ウェルピックアップ領域を上記ダミーアクティブ内に構成する。
【００３５】
なお、本発明は上記実施形態に限定されるものでなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が上記実施形態に限定されるものではない。単に本実施形態は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されるべきである。
【図面の簡単な説明】
【００３６】
【図１】メモリセル領域とペリ領域の境界部分にゲートラインが通る場合に本実施形態によるフラッシュメモリ素子を示した図。
【図２】メモリセル領域とペリ領域の境界部分にゲートラインが通らない場合に本実施形態によるフラッシュメモリ素子を示した図。
【図３Ａ】１サイドワードラインコーディング構造を示した図。
【図３Ｂ】１サイドワードラインコーディング構造において本実施形態によるセルアレイエッジ部分構成を示した図。
【図４Ａ】２サイドワードラインコーディング構造を示した図。
【図４Ｂ】２サイドワードラインコーディング構造において本実施形態によるセルアレイエッジ部分構成を示した図。
【符号の説明】
【００３７】
１０ 半導体基板
１１ａ メモリセル領域の素子分離膜
１１ｂ 素子分離膜
１２ ゲートライン
１３ ウェルピックアップ領域
【技術分野】
【０００１】
本発明は、特に半導体素子の信頼性を改善して集積度を向上させるためのフラッシュメモリ素子およびその製造方法に関するものである。
【背景技術】
【０００２】
ナンド型フラッシュ（NAND flash）の技術分野がナノ技術で進展するに伴い、素子分離トレンチのピッチも次第に小さくなっており、これにより素子分離トレンチにHDP（
High Density plasma）酸化膜ギャップフィル時にステップカバレッジ(step coverage)が不良化する問題がある。
【０００３】
特に、ペリ（per）領域に比べて素子分離トレンチのピッチが小さいメモリセル領域でのステップカバレッジの不良が深刻である。ステップカバレッジの不良によりメモリセル領域の素子分離膜にボイド（void）が発生する場合に、メモリセルの工程及び信頼性に問題が生じ得るため、ボイドの問題を必ず解決しなければならない。このため、メモリセル領域の素子分離トレンチの深さを２０００Å未満に下げてステップカバレッジを改善している。
【０００４】
一方、テクノロジーが減少しても、セルの動作には常に同一な電圧が要求されるため、ペリ領域に形成されるトランジスタは２０ボルト（Ｖ）以上の高電圧に耐えられるように素子分離トレンチを深く形成する必要がある。
【０００５】
その結果、メモリセル領域の素子分離トレンチよりペリ領域の素子分離トレンチの深さを深く形成するデュアルトレンチ構造が導入された。
【０００６】
このようなメモリセル領域とペリ領域の素子分離トレンチの深さ、即ち、素子分離膜の厚差により境界部分が生じるが、境界部分を構成する方法にはアクティブで構成する方法と素子分離膜で構成する方法がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、メモリセル領域とペリ領域の境界部分をアクティブで構成する場合、境界部分のアクティブエッジでゲート酸化膜シニング（thinning）現象が発生する。ナンドフラッシュの動作時、ゲートラインに２０（Ｖ）程度の高電圧が印加されるため、ゲートラインが上記境界部分を通る場合、ゲート酸化膜シニング部分でブレークダウンが発生して素子動作にフェイルが誘発される。その結果、収率及び素子信頼性が低下する。
【０００８】
以上から、本発明の主たる目的は、半導体素子の信頼性を向上させるフラッシュメモリ素子およびその製造方法を提供することにある。
【０００９】
また、本発明の他の目的は、半導体素子の集積度を向上させるフラッシュメモリ素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明のフラッシュメモリ素子は、メモリセル領域及びペリ領域が定義された半導体基板と上記半導体基板上に形成されるゲートラインを含む半導体素子において、ゲートラインが通るメモリセル領域とペリ領域の境界部分に形成された素子分離膜と、ゲートラインが通らないメモリセル領域とペリ領域の境界部分に形成されたダミーアクティブを含む。
【００１１】
このような構造を有するフラッシュメモリ素子の製造方法は、メモリセル領域とペリ領域が定義された半導体基板と上記半導体基板上に形成されるゲートラインを含む半導体素子の製造方法において、ゲートラインが通るメモリセル領域とペリ領域の境界部分には素子分離膜を形成し、ゲートラインが通らないメモリセル領域とペリ領域の境界部分にはダミーアクティブを形成する段階と、上記素子分離膜が形成されたメモリセル領域とペリ領域の境界部分を通るゲートラインを形成する段階を含む。
【発明の効果】
【００１２】
上述した通り、本発明は次のような効果がある。第一に、メモリセル領域とペリ領域の境界部分にゲートラインが通る場合に、該当境界部分を素子分離膜で構成してゲート酸化膜シニング部分でブレークダウンの発生を防止することができるため、収率及び素子信頼性を向上させることができる。
【００１３】
第二に、メモリセル領域とペリ領域の境界部分にゲートラインが通らない場合に、該当境界部分をダミーアクティブで構成して後続の熱工程により半導体基板にディフェクトまたはダメージが発生する問題を根本的に防止することができる。
【００１４】
第三に、ウェルピックアップ領域をダミーアクティブ内に構成し、ウェルピックアップ領域を構成するのに別途の領域を割り当てらなくても良いため、素子の集積度を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明によるフラッシュメモリ素子およびその製造方法について、それぞれ好適な実施形態を図に基づいて詳述する。
【００１６】
本実施形態の根本的な考え方は、メモリセル領域とペリ領域の境界部分にゲートラインが通過しているか否かによって、通過している場合はブレークダウンを防止することである。図１は、メモリセル領域Ａとペリ領域Ｃの境界部分にゲートライン１２が通過している場合の半導体素子の実施形態として、フラッシュメモリ素子を示す。
【００１７】
背景技術として述べたように、メモリセル領域とペリ領域の境界をアクティブに構成する場合、アクティブエッジでのゲート酸化膜シニング現象が発生する。それによってメモリセル領域とペリ領域の境界部分を通るゲートラインに高電圧が印加されると、ゲート酸化膜シニング部分でブレークダウンが発生して素子フェイルが誘発される。
【００１８】
それを踏まえ、本実施形態においては、メモリセル領域Ａとペリ領域Ｃの境界部分にゲートライン１２が通過する半導体素子において、図１に示すように、その境界部分に素子分離膜１１ｂが形成されている。すなわち、半導体基板１０上にメモリセル領域Ａとペリ領域Ｂが形成され、それら両領域の境界部分にゲートライン１２が通過し、その境界部分にはメモリセル領域Ａの素子分離膜１１ａが形成され、またペリ領域Ｃにはウェルピックアップ領域１３が形成されている。後述するように、このウェルピックアップ領域１３はフラッシュメモリ素子の消去動作時にバイアスを均一に分布させるために形成するものである。
【００１９】
ところで、メモリセル領域Ａとペリ領域Ｃに素子分離トレンチのエッチング時に上記境界部分が二重エッチングされるため、Ｖ字状の滑らかでない境界面が形成されて後続の熱工程時に半導体基板１０にディフェクトまたはダメージが発生する可能性が非常に高い。
【００２０】
また、メモリセル領域Ａとウェルピックアップ領域１３との間の距離が遠くなり、素子分離膜１１ａの平坦化工程時にその素子分離膜１１ａにディッシング（dishing）が発生する確率が高くなる。結果、自己整列フローティングゲート（Self Aligned Floating Gate）工程適用時にポリ残留物（poly residue）発生の原因になる。自己整列フローティングゲート工程においてそうしたポリ残留物を減らすためには、メモリセル領域Ａとウェルピックアップ領域１３との間の距離を短縮することが課題となる。
【００２１】
それに対し、メモリセル領域Ａとペリ領域Ｃの境界部分にゲートライン１２が通過せず、ブレークダウンによる素子フェイル発生の懸念がない場合、境界部分にはダミーアクティブ（dummy active）を形成する。素子分離膜１１ａとダミーアクティブは同時に形成される。すなわち、ゲートライン１２が通るか否かによって、ゲートライン１２が通過しておれば、メモリセル領域Ａとペリ領域Ｃとの境界部分に素子分離膜１１ａを形成する。それによって、ゲートライン１２が通過しない場合のメモリセル領域Ａとペリ領域Ｃの境界部分に自動的にダミーアクティブが形成されることになる。
【００２２】
つぎに、上記ダミーアクティブ領域内にウェルピックアップ領域１３を形成する。ウェルピックアップ領域１３は、フラッシュメモリ素子の消去動作時にバイアスを均一に分布させるために形成され、半導体基板１０上に形成されているウェル領域と同一の不純物の注入を通じて形成し、ウェル領域より高濃度のドーズ量で不純物を注入する。そこで、ウェルピックアップ領域１３としては、Ｂ+あるいはＢＦ2+の不純物を5E14〜5E15ions/ｃｍ２のドーズ量で不純物を注入して形成される。
【００２３】
従来、かかるダミーアクティブとウェルピックアップ領域は別途に形成された。ダミーアクティブとウェルピックアップ領域を別途に形成する場合、素子サイズ増加の要因として作用するところ、ウェルピックアップ領域をダミーアクティブ内に形成する。
【００２４】
そこで、素子分離膜１１ａが形成されたメモリセル領域Ａとペリ領域Ｃとの境界部分を通るゲートライン１２が形成される。
【００２５】
図２は、メモリセル領域Ａとペリ領域Ｃの境界部分にゲートライン１２が通らない場合、本実施形態によるフラッシュメモリ素子を示す。その場合、メモリセル領域Ａとペリ領域Ｃとの境界部分Ｂにゲートラインが通らない場合は、境界部分Ｂをダミーアクティブで構成する。
【００２６】
従来技術では、ダミーアクティブとウェルピックアップ領域を別途に置き、ダミーアクティブとウェルピックアップ領域との間に２μm程度の距離を置いた。しかし、ダミーアクティブとウェルピックアップ領域を別途に形成する場合、素子サイズ増加の要因として作用するところ、本発明ではウェルピックアップ領域１３をダミーアクティブ内に構成する。
【００２７】
このような本発明は、ワードラインコーディング（word line coding）の環境により異なって適用されるが、具体的に詳察すれば、次の通りである。
【００２８】
図３（Ａ）は、１サイドワードラインコーディング（1-side W／L coding）の構造を示した図面であり、図３（Ｂ）は、1サイドワードラインコーディング構造において本発明によるセルアレイエッジ部分の構成を示した図面である。図４（Ａ）は、２サイドワードラインコーディング（2-sideW／L coding）の構造を示した図面であり、図４（Ｂ）は、２サイドワードラインコーディング構造において本発明によるセルアレイエッジ部分の構成を示した図面である。
【００２９】
１サイドワードラインコーディングの構造では、図３（Ａ）に示すように、セルアレイの一方の面にのみＸ−デコーダが位置する。
【００３０】
上記セルアレイが形成された部分はメモリセル領域に該当し、上記X-デコーダが形成された部分はペリ領域に該当する。一方、上記Ｘ−デコーダと隣接するセルアレイのエッジ面にはゲートラインが通ることになり、残りの３つのエッジ面にはゲートラインが通らない。
【００３１】
したがって、図３（Ｂ）に示すように、Ｘ−デコーダと隣接するセルアレイのエッジ面の1面は素子分離膜で構成し、残りの３つのエッジ面はダミーアクティブで構成し、ウェルピックアップ領域を上記ダミーアクティブ内に構成する。
【００３２】
一方、２サイドワードラインコーディングの構造では、図４（Ａ）に示すように、セルアレイの一方の面にのみＸ−デコーダが位置する。
【００３３】
上記セルアレイが形成された部分はメモリセル領域に該当し、上記X-デコーダが形成された部分はペリ領域に該当する。一方、上記Ｘ−デコーダと隣接するセルアレイのエッジ面にはゲートラインが通ることになり、残りの２つのエッジ面にはゲートラインが通らない。
【００３４】
したがって、図３（Ｂ）に示すように、Ｘ−デコーダと隣接するセルアレイのエッジ面の２面は素子分離膜で構成し、残りの２つのエッジ面はダミーアクティブで構成し、ウェルピックアップ領域を上記ダミーアクティブ内に構成する。
【００３５】
なお、本発明は上記実施形態に限定されるものでなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が上記実施形態に限定されるものではない。単に本実施形態は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されるべきである。
【図面の簡単な説明】
【００３６】
【図１】メモリセル領域とペリ領域の境界部分にゲートラインが通る場合に本実施形態によるフラッシュメモリ素子を示した図。
【図２】メモリセル領域とペリ領域の境界部分にゲートラインが通らない場合に本実施形態によるフラッシュメモリ素子を示した図。
【図３Ａ】１サイドワードラインコーディング構造を示した図。
【図３Ｂ】１サイドワードラインコーディング構造において本実施形態によるセルアレイエッジ部分構成を示した図。
【図４Ａ】２サイドワードラインコーディング構造を示した図。
【図４Ｂ】２サイドワードラインコーディング構造において本実施形態によるセルアレイエッジ部分構成を示した図。
【符号の説明】
【００３７】
１０ 半導体基板
１１ａ メモリセル領域の素子分離膜
１１ｂ 素子分離膜
１２ ゲートライン
１３ ウェルピックアップ領域
【特許請求の範囲】
【請求項１】
メモリセル領域およびペリ領域を有する半導体基板にゲートラインが形成された半導体素子において、
前記ゲートラインが通る前記境界部分に素子分離膜が形成され、前記ゲートラインが通らない境界部分にダミーアクティブが形成されることを特徴とするフラッシュメモリ素子。
【請求項２】
前記ダミーアクティブ領域内に形成されたウェルピックアップ領域を含むことを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項３】
前記半導体基板内に形成されるウェル領域を含み、前記ウェルピックアップ領域が前記ウェル領域より高濃度を有することを特徴とする請求項２に記載のフラッシュメモリ素子。
【請求項４】
半導体基板上に形成されたメモリセル領域およびペリ領域間の境界部分にゲートラインが通る半導体素子の製造方法において、
前記ゲートラインが通る前記境界部分に素子分離膜を形成し、前記ゲートラインが通らない境界部分にダミーアクティブを形成する工程と、
前記記素子分離膜が形成された前記メモリセル領域と前記ペリ領域との間の境界部分を通るゲートラインを形成する工程と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項５】
前記素子分離膜および前記ダミーアクティブを形成後、前記ダミーアクティブ内にウェルピックアップ領域を形成する工程を含むことを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記ウェルピックアップ領域は、前記半導体基板内に形成されているウェル領域と同一の不純物で形成されることを特徴とする請求項５に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記ウェルピックアップ領域が前記ウェル領域に比べて高濃度の不純物注入を通じて形成されることを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記不純物は、Ｂ+あるいはＢＦ２+イオンであることを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記不純物は、５Ｅ１４〜５Ｅ１５ｉｏｎｓ／ｃｍ２のドーズ量で注入されることを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【請求項１】
メモリセル領域およびペリ領域を有する半導体基板にゲートラインが形成された半導体素子において、
前記ゲートラインが通る前記境界部分に素子分離膜が形成され、前記ゲートラインが通らない境界部分にダミーアクティブが形成されることを特徴とするフラッシュメモリ素子。
【請求項２】
前記ダミーアクティブ領域内に形成されたウェルピックアップ領域を含むことを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項３】
前記半導体基板内に形成されるウェル領域を含み、前記ウェルピックアップ領域が前記ウェル領域より高濃度を有することを特徴とする請求項２に記載のフラッシュメモリ素子。
【請求項４】
半導体基板上に形成されたメモリセル領域およびペリ領域間の境界部分にゲートラインが通る半導体素子の製造方法において、
前記ゲートラインが通る前記境界部分に素子分離膜を形成し、前記ゲートラインが通らない境界部分にダミーアクティブを形成する工程と、
前記記素子分離膜が形成された前記メモリセル領域と前記ペリ領域との間の境界部分を通るゲートラインを形成する工程と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項５】
前記素子分離膜および前記ダミーアクティブを形成後、前記ダミーアクティブ内にウェルピックアップ領域を形成する工程を含むことを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記ウェルピックアップ領域は、前記半導体基板内に形成されているウェル領域と同一の不純物で形成されることを特徴とする請求項５に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記ウェルピックアップ領域が前記ウェル領域に比べて高濃度の不純物注入を通じて形成されることを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記不純物は、Ｂ+あるいはＢＦ２+イオンであることを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記不純物は、５Ｅ１４〜５Ｅ１５ｉｏｎｓ／ｃｍ２のドーズ量で注入されることを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【公開番号】特開２００７−４９１１９（Ｐ２００７−４９１１９Ａ）
【公開日】平成１９年２月２２日（２００７．２．２２）
【国際特許分類】
【出願番号】特願２００６−１３８６７２（Ｐ２００６−１３８６７２）
【出願日】平成１８年５月１８日（２００６．５．１８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成１９年２月２２日（２００７．２．２２）
【国際特許分類】
【出願日】平成１８年５月１８日（２００６．５．１８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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