リレー回路
【課題】リレー回路の出力段のスイッチング素子のオン抵抗特性が増加するという問題が生じる。
【解決手段】本発明は、入力電気信号に応じて光信号を出力する発光素子と、前記光信号を電気信号に変換し、両端に電位差を生成する光電変換素子と、所定の閾値を有し、前記所定の閾値を超える前記光電変換素子が生成する電位差に応じて、出力状態を決定するスイッチング素子と、前記光電変換素子の両端に接続され、前記光電変換素子が生成する電位差を前記スイッチング素子に伝達する第１の経路および第２の経路と、前記光電変換素子の生成する電位差が所定の値まで低下した場合、前記第１の経路と前記第２の経路とを、導通する放電回路と、前記放電回路と前記スイッチング素子間に配置され、前記第１の経路と前記第２の経路との間に接続される第１の抵抗素子と、を有するリレー回路である。
【解決手段】本発明は、入力電気信号に応じて光信号を出力する発光素子と、前記光信号を電気信号に変換し、両端に電位差を生成する光電変換素子と、所定の閾値を有し、前記所定の閾値を超える前記光電変換素子が生成する電位差に応じて、出力状態を決定するスイッチング素子と、前記光電変換素子の両端に接続され、前記光電変換素子が生成する電位差を前記スイッチング素子に伝達する第１の経路および第２の経路と、前記光電変換素子の生成する電位差が所定の値まで低下した場合、前記第１の経路と前記第２の経路とを、導通する放電回路と、前記放電回路と前記スイッチング素子間に配置され、前記第１の経路と前記第２の経路との間に接続される第１の抵抗素子と、を有するリレー回路である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リレー回路に関するものであり、特に光半導体リレー回路に関する。
【背景技術】
【０００２】
近年、半導体デバイスの大容量化、高速化が進み、それらを検査する半導体テスタにおいても測定時間短縮が求められている。このような半導体テスタに使用される光半導体リレーにおいては、低容量特性・低オン抵抗特性ならびに高速動作特性が重要となる。また、半導体テスタの誤動作の要因となり得るオフリーク電流に関しても、低リーク特性である事が望まれる。
【０００３】
半導体テスタに使用される光半導体リレーの高速動作特性を実現するための手段の1つとして、特許文献１のような技術がある。図４に特許文献１の光半導体リレー回路１の回路構成を示す。図４に示すように、光半導体リレー回路１は、入力端子ＩＮ１、ＩＮ２と、出力端子ＯＵＴ１、ＯＵＴ２と、発光素子ＬＥＤ１と、受光素子ＰＤ１と、放電回路１０と、ＭＯＳＦＥＴ（以後、ＭＯＳトランジスタと称す）ＭＮ１、ＭＮ２（以後、ＭＯＳトランジスタと称す）とを有する。
【０００４】
発光素子ＬＥＤ１は、入力端子間ＩＮ１、ＩＮ２間に接続される。発光素子ＬＥＤ１は、入力端子ＩＮ１、ＩＮ２間に制御信号として与えられる電気信号に応じて発光する。
【０００５】
ＭＯＳトランジスタＭＮ１、ＭＮ２は、出力端子間ＯＵＴ１、ＯＵＴ２間に直列に接続される。ＭＯＳトランジスタＭＮ１、ＭＮ２は、出力端子間ＯＵＴ１、ＯＵＴ２に接続される外部負荷回路（不図示）をオンもしくはオフするリレースイッチとしての機能を有する。ＭＯＳトランジスタＭＮ１は、ドレインが出力端子ＯＵＴ１、ソースがノードＡ、ゲートが放電回路１０に接続される。ＭＯＳトランジスタＭＮ２は、ドレインが出力端子ＯＵＴ２、ソースがノードＡに接続される。このように、ＭＯＳトランジスタＭＮ１、ＭＮ２は、ソース及びドレインが互いに逆方向に直列接続された構成となっている。これは、光半導体リレー回路は、出力端子ＯＵＴ１およびＯＵＴ２間に交流信号を通す状態が多く、出力端子ＯＵＴ１およびＯＵＴ２間のオフ状態を保つために、双方向に逆阻止状態を保つ事が可能な構造とする必要が有るためである。
【０００６】
受光素子ＰＤ１は、発光素子ＬＥＤ１からの光を受け電気信号に変換するフォトダイオードアレイを有する。この複数のフォトダイオードは、ノードＣ、Ｅ間に直列接続されている。
【０００７】
放電回路１０は、抵抗素子Ｒ１と、バイポーラトランジスタＴ１、Ｔ２と、ダイオードＤ１、Ｄ２とを有する。抵抗素子Ｒ１は、ノードＣ、Ｅ間に接続されている。ダイオードＤ１は、アノードがノードＣ、カソードがノードＢに接続されている。ダイオードＤ２は、アノードがノードＡ、カソードがノードＥに接続されている。バイポーラトランジスタＴ１は、ｐｎｐトランジスタである（以後、ｐｎｐトランジスタＴ１と称す）。ｐｎｐトランジスタＴ１は、エミッタがノードＢ、コレクタがノードＥ、ベースがノードＣに接続されている。バイポーラトランジスタＴ２は、ｎｐｎトランジスタである（以後、ｎｐｎトランジスタＴ２と称す）。ｎｐｎトランジスタＴ２は、コレクタがノードＣ、エミッタがノードＡ、ベースがノードＥに接続されている。ｐｎｐトランジスタＴ１と、ｎｐｎトランジスタＴ２は、サイリスタ１１を構成している。放電回路１０は、ＭＯＳトランジスタＭＮ１、ＭＮ２のオフ動作を行うため、ＭＯＳトランジスタＭＮ１、ＭＮ２のゲートに蓄積されたキャリアを迅速に放電する機能を有する。
【０００８】
図５を用いて、このような光半導体リレー回路１の動作を説明する。なお、図５には、出力端子ＯＵＴ１、ＯＵＴ２間にＤＣバイアス電圧が印加された状態を示す。よって、出力端子ＯＵＴ１、ＯＵＴ２間が導通状態となった場合、ＤＣバイアス電圧に応じた電圧が印加されることになる。
【０００９】
まず、時刻ｔ１に、入力端子ＩＮ１、ＩＮ２間に制御信号として電気信号が入力され、入力端子ＩＮ１、ＩＮ２間に電流が流れる。このため、発光素子ＬＥＤ１が発光する。この光は同じパッケージ内にある受光素子ＰＤ１に入力され、ノードＣ、Ｅ間に電圧を発生させる。このことにより、ノードＡ、Ｂ間に電圧が発生する。
【００１０】
時刻ｔ２に、ノードＡ、Ｂ間の電圧がＭＯＳトランジスタＭＮ１、ＭＮ２の閾値Ｖｔｎを超えるとＭＯＳトランジスタＭＮ１、ＭＮ２がオン状態となる。このことにより、出力端子ＯＵＴ１、ＯＵＴ２間が導通状態となる（以後、この状態をリレーターンオン状態と称す）。なお、このとき、放電回路１０のサイリスタ１１はオフ状態であり、放電動作を停止している。
【００１１】
次に、時刻ｔ３に、入力端子ＩＮ１、ＩＮ２間の電気信号が入力されなくなり、発光素子ＬＥＤ１への電流の供給が止まる。このため、受光素子ＰＤ１もノードＣ、Ｅ間に電圧を発生しなくなる。このとき、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲートに蓄積された電荷が放電されようとする。しかし、ダイオードＤ１が逆方向に接続されているため、ダイオードＤ１およびサイリスタ１１のリーク電流のみが放電される。
【００１２】
一方、発光素子ＬＥＤ１の発光がなくなるため、受光素子ＰＤ１のフォトダイオードアレイは内部でキャリアの再結合が進行する。更に、抵抗素子Ｒ１を介したアノード電荷の放電が行われる。このため、フォトダイオードアレイのアノード電位、つまりノードＣの電位はＭＯＳトランジスタＭＮ１およびＭＮ２のゲート電位、つまりノードＢの電位が低下する速度よりも速く低下する。
【００１３】
ノードＣとノードＢとの電位差がサイリスタ１１の閾値電圧を超えた時点でサイリスタ１１がオン状態となる。よって、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲートに蓄積された電荷がサイリスタ１１を介して急速に放電される。時刻ｔ４に、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲート−ソース間電圧がＭＯＳトランジスタの閾値電圧Ｖｔｎを下回る。このため、ＭＯＳトランジスタＭＮ１およびＭＮ２はオフ状態となる。これにより出力端子ＯＵＴ１およびＯＵＴ２間が遮断される（以後、この状態をリレーターンオフ状態と称す）。
【００１４】
このように、光半導体リレー回路１は、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲートに蓄積された電荷の放電を放電回路１０を介して行うため、オフ動作が速いという利点がある。
【特許文献１】特開２００４−２６００４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
光半導体リレー回路１の放電回路１０は、発光素子ＬＥＤ１の発光停止後、受光素子ＰＤ１のフォトダイオードアレイのアノード電位（ノードＣの電位）が低下し、このアノード電位とＭＯＳトランジスタＭＮ１およびＭＮ２のゲート電位（ノードＢの電位）との電位差がサイリスタ１１の閾値電圧以上になることで放電動作を開始する。しかし、この放電動作は、ノードＢとＣの電位差がサイリスタ１１の閾値電圧、例えば約０．６Ｖを下回った時点で停止する。このため、リレーターンオフ状態においても、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲート−ソース電極間にはサイリスタ１１の閾値電圧程度、つまり約０．６Ｖの電圧が印加されたままの状態となる。このため、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲート−ソース間が短絡された状態とオフリーク電流特性を同等とするためには、ＭＯＳトランジスタＭＮ１およびＭＮ２の閾値電圧Ｖｔｎをあらかじめサイリスタ１１の閾値電圧、つまり０．６Ｖ程度高く設計しておく必要が生じる。しかし、これにはＭＯＳトランジスタＭＮ１およびＭＮ２のオン抵抗特性が増加するという問題が生じる。
【課題を解決するための手段】
【００１６】
本発明の一態様は、入力電気信号に応じて光信号を出力する発光素子と、前記光信号を電気信号に変換し、両端に電位差を生成する光電変換素子と、所定の閾値を有し、前記所定の閾値を超える前記光電変換素子が生成する電位差に応じて、出力状態を決定するスイッチング素子と、前記光電変換素子の両端に接続され、前記光電変換素子が生成する電位差を前記スイッチング素子に伝達する第１の経路および第２の経路と、前記光電変換素子の生成する電位差が所定の値まで低下した場合、前記第１の経路と前記第２の経路とを、導通する放電回路と、前記放電回路と前記スイッチング素子間に配置され、前記第１の経路と前記第２の経路との間に接続される第１の抵抗素子と、を有するリレー回路である。
【００１７】
本発明の他の態様は、入力電気信号に応じて、第１の出力端子と第２の出力端子間の導通状態を制御するリレー回路であって、前記入力電気信号に応じて光信号を出力する発光素子と、前記光信号を電気信号に変換する光電変換素子と、前記第１の出力端子が一方の端子に接続され、前記第２の出力端子が他方の端子に接続され、制御端子と前記一方の端子間に印加される前記電気信号に応じた電圧により駆動されるトランジスタと、前記電気信号に応じた電圧が所定の値まで低下した場合、前記トランジスタの制御端子と一方の端子を導通するサイリスタを有する放電回路と、前記トランジスタの制御端子と一方の端子間に接続される第１の抵抗素子を有するリレー回路である。
【００１８】
本発明にかかるリレー回路は、放電回路が、放電回路とスイッチング素子間にある第１の経路と第２の経路とが同電位になるまで導通できない場合であっても、第１の抵抗素子を通して導通させることできる。このことにより、当該リレー回路の出力段に低閾値電圧特性を有するスイッチング素子を使用できる。
【発明の効果】
【００１９】
本発明は、低オン抵抗特性のリレー回路を実現することができる。
【発明を実施するための最良の形態】
【００２０】
発明の実施の形態１
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を光半導体リレー回路に適用したものである。
【００２１】
図１に本実施の形態にかかる光半導体リレー回路１００の構成の一例を示す。ここで、本実施の形態１では、後述する出力端子ＯＵＴ１０１、ＯＵＴ１０２間にＤＣバイアス電圧が印加された場合を想定している。図１に示すように、光半導体リレー回路１００は、入力端子ＩＮ１０１、ＩＮ１０２と、出力端子ＯＵＴ１０１、ＯＵＴ１０２と、発光素子ＬＥＤ１０１と、受光素子ＰＤ１０１と、放電回路１１０と、ＭＯＳＦＥＴ（以後、ＭＯＳトランジスタと称す）ＭＮ１０１、ＭＮ１０２と、抵抗素子Ｒ１０２とを有する。
【００２２】
発光素子ＬＥＤ１０１は、入力端子間ＩＮ１０１、ＩＮ１０２間に接続される。発光素子ＬＥＤ１０１は、発光ダイオード等で構成され、入力端子ＩＮ１０１、ＩＮ１０２間に制御信号として与えられる電気信号に応じて発光する。
【００２３】
ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２は、ＮＭＯＳトランジスタであり、出力端子ＯＵＴ１０１、ＯＵＴ１０２間に直列に接続される。ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２は、閾値電圧Ｖｔｎを有する。ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２は、ゲート−ソース間電位が閾値電圧Ｖｔｎ以上になるとオン状態となり、出力端子ＯＵＴ１０１、ＯＵＴ１０２を導通するリレースイッチング素子としての機能を有する。
【００２４】
ＭＯＳトランジスタＭＮ１０１は、ドレインが出力端子ＯＵＴ１０１、ソースがノードＡ、ゲートがノードＢに接続される。また、ダイオードＤ１０３が、ＭＯＳトランジスタＭＮ１０１に並列接続されている。ダイオードＤ１０３は、アノードがノードＡ、カソードが出力端子ＯＵＴ１０１に接続されている。
【００２５】
ＭＯＳトランジスタＭＮ１０２は、ドレインが出力端子ＯＵＴ１０２、ソースがノードＡ、ゲートがノードＢに接続される。また、ダイオードＤ１０４が、ＭＯＳトランジスタＭＮ１０２に並列接続されている。ダイオードＤ１０４は、アノードがノードＡ、カソードが出力端子ＯＵＴ１０２に接続されている。
【００２６】
このように、ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２は、ソース及びドレインが互いに逆方向に直列接続された構成となっている。これは、光半導体リレー回路が、出力端子ＯＵＴ１０１およびＯＵＴ１０２間に交流信号を通す状態が多く、出力端子ＯＵＴ１０１およびＯＵＴ１０２間のオフ状態を保つために、双方向に逆阻止状態を保つ事が可能な構造とする必要が有るためである。
【００２７】
受光素子ＰＤ１０１は、発光素子ＬＥＤ１０１からの光を受け電気信号に変換する光電変換素子であり、複数のフォトダイオードからなるフォトダイオードアレイを有する。このフォトダイオードアレイを構成するフォトダイオードは、アノードがノードＣ側、カソードがノードＥ側になるように直列接続されている。
【００２８】
放電回路１１０は、抵抗素子Ｒ１０１（第２の抵抗素子）と、バイポーラトランジスタＴ１０１、Ｔ１０２と、ダイオードＤ１０１、Ｄ１０２とを有する。抵抗素子Ｒ１０１は、ノードＣ、Ｅ間に接続されている。ダイオードＤ１０１は、アノードがノードＣ、カソードがノードＢに接続されている。ダイオードＤ１０２は、アノードがノードＡ、カソードがノードＥに接続されている。バイポーラトランジスタＴ１０１は、ｐｎｐトランジスタである（以後、ｐｎｐトランジスタＴ１０１と称す）。ｐｎｐトランジスタＴ１０１は、エミッタがノードＢ、コレクタがノードＥ、ベースがノードＣに接続されている。バイポーラトランジスタＴ１０２は、ｎｐｎトランジスタである（以後、ｎｐｎトランジスタＴ１０２と称す）。ｎｐｎトランジスタＴ１０２は、コレクタがノードＣ、エミッタがノードＡ、ベースがノードＥに接続されている。ｐｎｐトランジスタＴ１０１と、ｎｐｎトランジスタＴ１０２は、サイリスタ１１１を構成している。サイリスタ１１１の閾値電圧は、例えば約０．６Ｖ程度である。放電回路１１０は、ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２のオフ動作を行うため、ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２のゲートに蓄積されたキャリアを迅速に放電する機能を有する。
【００２９】
ここで、受光素子ＰＤ１０１のアノード（ノードＣ）とＭＯＳトランジスタＭＮ１０１、ＭＮ１０２のゲート（ノードＢ）は、ダイオードＤ１０１を介して接続されており、この配線を第１の経路とする。また、ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２のソース（ノードＡ）と受光素子ＰＤ１０１のカソード（ノードＥ）は、ダイオードＤ１０２を介して接続されており、この配線を第２の経路とする。
【００３０】
抵抗素子Ｒ１０２（第１の抵抗素子）は、ノードＢ、Ａ間に接続される。抵抗素子Ｒ１０２の抵抗値は、受光素子ＰＤ１０１のフォトダイオードアレイのアノード電位の方が、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲート電位が低下する速度が速くなるようにＲ１０２＞Ｒ１０１となることが望ましい。また、これらの放電用の抵抗素子Ｒ１０１、Ｒ１０２は数MΩ〜数百ＭΩの高抵抗、例えば、Ｒ１０１＝５０ＭΩ、Ｒ１０２＝３０ＭΩを使用するため、抵抗挿入によるリレーターンオン時間への影響は極めて小さい。なお、便宜上、符号「Ｒ１０１」「Ｒ１０２」は、抵抗素子名を示すと同時に、それらの抵抗値を示すものとする。
【００３１】
図２を用いて、このような光半導体リレー回路１００の動作を説明する。なお、図２には、出力端子ＯＵＴ１０１、ＯＵＴ１０２間にＤＣバイアス電圧が印加された状態を示す。よって、出力端子ＯＵＴ１０１、ＯＵＴ１０２間が導通状態となった場合、出力端子ＯＵＴ１０１、ＯＵＴ１０２間にＤＣバイアス電圧に応じた電圧が印加されることになる。
【００３２】
まず、時刻ｔ１に、入力端子ＩＮ１０１、ＩＮ１０２間に制御信号として電気信号が入力され、入力端子ＩＮ１０１、ＩＮ１０２間に電流が流れる。このため、発光素子ＬＥＤ１０１が発光する。この光は同じパッケージ内にある受光素子ＰＤ１０１に入力され、ノードＣ、Ｅ間に電圧を発生させる。このことにより、ノードＡ、Ｂ間に電圧が発生する。
【００３３】
時刻ｔ２に、ノードＡ、Ｂ間の電圧がＭＯＳトランジスタＭＮ１０１、ＭＮ１０２の閾値Ｖｔｎを超えるとＭＯＳトランジスタＭＮ１０１、ＭＮ１０２がオン状態となる。このことにより、出力端子ＯＵＴ１０１、ＯＵＴ１０２間が導通状態となり、リレーターンオンの状態となる。なお、このとき、放電回路１１０のサイリスタ１１１はオフ状態であり、放電回路１１０は放電動作を停止している。
【００３４】
次に、時刻ｔ３に、入力端子ＩＮ１０１、ＩＮ１０２間の電気信号が入力されなくなり、発光素子ＬＥＤ１０１への電流の供給が止まる。このため、発光素子ＬＥＤ１０１の発光が停止し、受光素子ＰＤ１０１もノードＣ、Ｅ間に電圧を発生しなくなる。
【００３５】
発光素子ＬＥＤ１０１の発光がなくなるため、受光素子ＰＤ１０１のフォトダイオードアレイは内部でキャリアの再結合が進行する。更に、抵抗素子Ｒ１０１を介したアノード電荷の放電が行われる。一方、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲートに蓄積された電荷は、抵抗素子Ｒ１０１を介して放電が開始される。但し、フォトダイオードアレイのアノード電位、つまりノードＣの電位の方がＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲート電位、つまりノードＢの電位が低下する速度よりも速く低下する。
【００３６】
ノードＣとノードＢとの電位差がサイリスタ１１１の閾値電圧を超えた時点でサイリスタ１１１がオン状態となる。よって、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲートに蓄積された電荷がサイリスタ１１１を介して急速に放電される。時刻ｔ４に、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲート−ソース間電圧がＭＯＳトランジスタの閾値電圧Ｖｔｎを下回る。このため、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２はオフ状態となる。これにより出力端子ＯＵＴ１０１およびＯＵＴ１０２間が遮断され、リレーターンオフの状態となる。さらに、ノードＣとノードＢとの電位差がサイリスタ１１１の閾値電圧である約０．６Ｖを下回ると、サイリスタ１１１がオフ状態となる。しかし、サイリスタ１１１のターンオフ後も放電抵抗Ｒ１０２を介してＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲート電荷の放電が継続されるため、ゲート−ソース間電圧は、ほぼ接地電圧ＧＮＤ程度に低下する。
【００３７】
ここで、従来の光半導体リレー回路１でも、リレーターンオフ動作の際、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲートに蓄積された電荷はサイリスタ１１を介して放電される。しかし、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲート電位と受光素子ＰＤ１のフォトダイオードアレイのアノード電位との電位差がサイリスタ１１の閾値電圧（約０．６Ｖ）を下回り、サイリスタがオフ状態となると、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲートに蓄積されている電荷の放電経路は、ＭＯＳトランジスタのゲート酸化膜を介したゲート−ソース間リーク電流およびサイリスタ１１を介したサイリスタオフリーク電流などの極めて微小なリーク電流経路しかなくなる。よって、ゲート電荷の放電がほとんど行われなくなり、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲート−ソース電極間の電圧は、サイリスタ１１の閾値電圧に近い電圧（約０．６Ｖ）が印加された状態を維持することになる。このため、リレーターンオフ時にはオフリーク電流の増大、リレーターンオン時にはオン抵抗特性の増大の要因となっていた。
【００３８】
本実施の形態１の光半導体リレー回路１００では、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のオフリーク電流の増大あるいはオン抵抗特性の増大を引き起こす要因となっていた、サイリスタ１１１のターンオフ後のＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲート電荷の放電経路を確保するため、ゲート−ソース間（ノードＢ、Ａ間）に放電抵抗Ｒ１０２を並列に接続している。このため、サイリスタ１１１のターンオフ後のＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲートの電荷の放電を可能とする。よって、オフリーク特性を増加させること無くＭＯＳトランジスタＭＮ１０１およびＭＮ１０２の閾値電圧を低く設定する事が可能となる。このため、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のオン抵抗特性の低減が可能となる。なお、抵抗素子Ｒ１０２を用いるにあたり、リレーターンオフ動作時の受光素子ＰＤ１０１のフォトダイオードアレイのアノード電位の低下速度に対し、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲート電位の低下速度が上回らないように設計する必要がある。これは、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲート電位の低下速度がフォトダイオードアレイのアノード電位の低下速度を上回ると、放電回路１１０のサイリスタ１１１が動作しなくなり、サイリスタ１１１のターンオフ時間が極端に遅くなるためである。
【００３９】
発明の実施の形態２
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１と同様、本発明を光半導体リレー回路に適用したものである。
【００４０】
図３に本実施の形態にかかる光半導体リレー回路２００の構成の一例を示す。図３に示すように、光半導体リレー回路２００は、入力端子ＩＮ１０１、ＩＮ１０２と、出力端子ＯＵＴ１０１、ＯＵＴ１０２と、発光素子ＬＥＤ１０１と、受光素子ＰＤ１０１と、放電回路１１０と、ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２と、抵抗素子Ｒ１０２とを有する。なお、図に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１と異なる点は抵抗素子Ｒ１０１の接続の構成のみである。よって、本実施の形態２では、その部分を重点で気に説明を記載する。その他の構成は、実施の形態１の光半導体リレー回路１００と同様であり、説明は省略する。
【００４１】
抵抗素子Ｒ１０１は、ノードＣ、Ａ間に接続される。なお、本実施の形態２の光半導体リレー回路２００の動作波形は、図２と同様なため説明は省略する。
【００４２】
本実施の形態２の光半導体リレー回路２００は、抵抗素子Ｒ１０２およびＲ１０１をＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のソース、つまりノードＡと短絡しているため、実施の形態１の光半導体リレー回路１００と比較して、リレーターンオフ時のサイリスタ動作をより確実なものとする事が可能となる。
【００４３】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１、２では、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲートを共通にノードＢに接続しているが、受光素子ＰＤ１０１および放電回路１１０を２系統用意し、これら２系統の回路により、それぞれＭＯＳトランジスタＭＮ１０１、ＭＮ１０２を個別に駆動してもよい。このような構成による光半導体リレー回路は、上述した実施の形態１、２での効果に加え、さらに高周波信号での動作が可能となる。
【００４４】
また、実施の形態１、２では、２つのＭＯＳトランジスタ（ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２）を有しているが、出力端子ＯＵＴ１０１、ＯＵＴ１０２間に接続されるＭＯＳトランジスタを１つにしてもよい。また、ＭＯＳトランジスタをバイポーラトランジスタに置き換えてもよい。
【図面の簡単な説明】
【００４５】
【図１】実施の形態１にかかる光半導体リレー回路の構成の一例である。
【図２】実施の形態１にかかる光半導体リレー回路の動作波形を示す図である。
【図３】実施の形態２にかかる光半導体リレー回路の構成の一例である。
【図４】従来の光半導体リレー回路の構成の一例である。
【図５】従来の光半導体リレー回路の動作波形を示す図である。
【符号の説明】
【００４６】
１００、２００ 光半導体リレー回路
１１０ 放電回路
１１１ サイリスタ
ＩＮ１０１、ＩＮ１０２ 入力端子
ＯＵＴ１０１、ＯＵＴ１０２ 出力端子
ＬＥＤ１０１ 発光素子
ＰＤ１０１ 受光素子（フォトダイオードアレイ）
Ｒ１０１、Ｒ１０２ 抵抗素子
Ｄ１０１〜Ｄ１０４ ダイオード
ＭＮ１０１、ＭＮ１０２ ＭＯＳトランジスタ
Ｔ１０１、Ｔ１０２ バイポーラトランジスタ
【技術分野】
【０００１】
本発明は、リレー回路に関するものであり、特に光半導体リレー回路に関する。
【背景技術】
【０００２】
近年、半導体デバイスの大容量化、高速化が進み、それらを検査する半導体テスタにおいても測定時間短縮が求められている。このような半導体テスタに使用される光半導体リレーにおいては、低容量特性・低オン抵抗特性ならびに高速動作特性が重要となる。また、半導体テスタの誤動作の要因となり得るオフリーク電流に関しても、低リーク特性である事が望まれる。
【０００３】
半導体テスタに使用される光半導体リレーの高速動作特性を実現するための手段の1つとして、特許文献１のような技術がある。図４に特許文献１の光半導体リレー回路１の回路構成を示す。図４に示すように、光半導体リレー回路１は、入力端子ＩＮ１、ＩＮ２と、出力端子ＯＵＴ１、ＯＵＴ２と、発光素子ＬＥＤ１と、受光素子ＰＤ１と、放電回路１０と、ＭＯＳＦＥＴ（以後、ＭＯＳトランジスタと称す）ＭＮ１、ＭＮ２（以後、ＭＯＳトランジスタと称す）とを有する。
【０００４】
発光素子ＬＥＤ１は、入力端子間ＩＮ１、ＩＮ２間に接続される。発光素子ＬＥＤ１は、入力端子ＩＮ１、ＩＮ２間に制御信号として与えられる電気信号に応じて発光する。
【０００５】
ＭＯＳトランジスタＭＮ１、ＭＮ２は、出力端子間ＯＵＴ１、ＯＵＴ２間に直列に接続される。ＭＯＳトランジスタＭＮ１、ＭＮ２は、出力端子間ＯＵＴ１、ＯＵＴ２に接続される外部負荷回路（不図示）をオンもしくはオフするリレースイッチとしての機能を有する。ＭＯＳトランジスタＭＮ１は、ドレインが出力端子ＯＵＴ１、ソースがノードＡ、ゲートが放電回路１０に接続される。ＭＯＳトランジスタＭＮ２は、ドレインが出力端子ＯＵＴ２、ソースがノードＡに接続される。このように、ＭＯＳトランジスタＭＮ１、ＭＮ２は、ソース及びドレインが互いに逆方向に直列接続された構成となっている。これは、光半導体リレー回路は、出力端子ＯＵＴ１およびＯＵＴ２間に交流信号を通す状態が多く、出力端子ＯＵＴ１およびＯＵＴ２間のオフ状態を保つために、双方向に逆阻止状態を保つ事が可能な構造とする必要が有るためである。
【０００６】
受光素子ＰＤ１は、発光素子ＬＥＤ１からの光を受け電気信号に変換するフォトダイオードアレイを有する。この複数のフォトダイオードは、ノードＣ、Ｅ間に直列接続されている。
【０００７】
放電回路１０は、抵抗素子Ｒ１と、バイポーラトランジスタＴ１、Ｔ２と、ダイオードＤ１、Ｄ２とを有する。抵抗素子Ｒ１は、ノードＣ、Ｅ間に接続されている。ダイオードＤ１は、アノードがノードＣ、カソードがノードＢに接続されている。ダイオードＤ２は、アノードがノードＡ、カソードがノードＥに接続されている。バイポーラトランジスタＴ１は、ｐｎｐトランジスタである（以後、ｐｎｐトランジスタＴ１と称す）。ｐｎｐトランジスタＴ１は、エミッタがノードＢ、コレクタがノードＥ、ベースがノードＣに接続されている。バイポーラトランジスタＴ２は、ｎｐｎトランジスタである（以後、ｎｐｎトランジスタＴ２と称す）。ｎｐｎトランジスタＴ２は、コレクタがノードＣ、エミッタがノードＡ、ベースがノードＥに接続されている。ｐｎｐトランジスタＴ１と、ｎｐｎトランジスタＴ２は、サイリスタ１１を構成している。放電回路１０は、ＭＯＳトランジスタＭＮ１、ＭＮ２のオフ動作を行うため、ＭＯＳトランジスタＭＮ１、ＭＮ２のゲートに蓄積されたキャリアを迅速に放電する機能を有する。
【０００８】
図５を用いて、このような光半導体リレー回路１の動作を説明する。なお、図５には、出力端子ＯＵＴ１、ＯＵＴ２間にＤＣバイアス電圧が印加された状態を示す。よって、出力端子ＯＵＴ１、ＯＵＴ２間が導通状態となった場合、ＤＣバイアス電圧に応じた電圧が印加されることになる。
【０００９】
まず、時刻ｔ１に、入力端子ＩＮ１、ＩＮ２間に制御信号として電気信号が入力され、入力端子ＩＮ１、ＩＮ２間に電流が流れる。このため、発光素子ＬＥＤ１が発光する。この光は同じパッケージ内にある受光素子ＰＤ１に入力され、ノードＣ、Ｅ間に電圧を発生させる。このことにより、ノードＡ、Ｂ間に電圧が発生する。
【００１０】
時刻ｔ２に、ノードＡ、Ｂ間の電圧がＭＯＳトランジスタＭＮ１、ＭＮ２の閾値Ｖｔｎを超えるとＭＯＳトランジスタＭＮ１、ＭＮ２がオン状態となる。このことにより、出力端子ＯＵＴ１、ＯＵＴ２間が導通状態となる（以後、この状態をリレーターンオン状態と称す）。なお、このとき、放電回路１０のサイリスタ１１はオフ状態であり、放電動作を停止している。
【００１１】
次に、時刻ｔ３に、入力端子ＩＮ１、ＩＮ２間の電気信号が入力されなくなり、発光素子ＬＥＤ１への電流の供給が止まる。このため、受光素子ＰＤ１もノードＣ、Ｅ間に電圧を発生しなくなる。このとき、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲートに蓄積された電荷が放電されようとする。しかし、ダイオードＤ１が逆方向に接続されているため、ダイオードＤ１およびサイリスタ１１のリーク電流のみが放電される。
【００１２】
一方、発光素子ＬＥＤ１の発光がなくなるため、受光素子ＰＤ１のフォトダイオードアレイは内部でキャリアの再結合が進行する。更に、抵抗素子Ｒ１を介したアノード電荷の放電が行われる。このため、フォトダイオードアレイのアノード電位、つまりノードＣの電位はＭＯＳトランジスタＭＮ１およびＭＮ２のゲート電位、つまりノードＢの電位が低下する速度よりも速く低下する。
【００１３】
ノードＣとノードＢとの電位差がサイリスタ１１の閾値電圧を超えた時点でサイリスタ１１がオン状態となる。よって、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲートに蓄積された電荷がサイリスタ１１を介して急速に放電される。時刻ｔ４に、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲート−ソース間電圧がＭＯＳトランジスタの閾値電圧Ｖｔｎを下回る。このため、ＭＯＳトランジスタＭＮ１およびＭＮ２はオフ状態となる。これにより出力端子ＯＵＴ１およびＯＵＴ２間が遮断される（以後、この状態をリレーターンオフ状態と称す）。
【００１４】
このように、光半導体リレー回路１は、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲートに蓄積された電荷の放電を放電回路１０を介して行うため、オフ動作が速いという利点がある。
【特許文献１】特開２００４−２６００４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
光半導体リレー回路１の放電回路１０は、発光素子ＬＥＤ１の発光停止後、受光素子ＰＤ１のフォトダイオードアレイのアノード電位（ノードＣの電位）が低下し、このアノード電位とＭＯＳトランジスタＭＮ１およびＭＮ２のゲート電位（ノードＢの電位）との電位差がサイリスタ１１の閾値電圧以上になることで放電動作を開始する。しかし、この放電動作は、ノードＢとＣの電位差がサイリスタ１１の閾値電圧、例えば約０．６Ｖを下回った時点で停止する。このため、リレーターンオフ状態においても、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲート−ソース電極間にはサイリスタ１１の閾値電圧程度、つまり約０．６Ｖの電圧が印加されたままの状態となる。このため、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲート−ソース間が短絡された状態とオフリーク電流特性を同等とするためには、ＭＯＳトランジスタＭＮ１およびＭＮ２の閾値電圧Ｖｔｎをあらかじめサイリスタ１１の閾値電圧、つまり０．６Ｖ程度高く設計しておく必要が生じる。しかし、これにはＭＯＳトランジスタＭＮ１およびＭＮ２のオン抵抗特性が増加するという問題が生じる。
【課題を解決するための手段】
【００１６】
本発明の一態様は、入力電気信号に応じて光信号を出力する発光素子と、前記光信号を電気信号に変換し、両端に電位差を生成する光電変換素子と、所定の閾値を有し、前記所定の閾値を超える前記光電変換素子が生成する電位差に応じて、出力状態を決定するスイッチング素子と、前記光電変換素子の両端に接続され、前記光電変換素子が生成する電位差を前記スイッチング素子に伝達する第１の経路および第２の経路と、前記光電変換素子の生成する電位差が所定の値まで低下した場合、前記第１の経路と前記第２の経路とを、導通する放電回路と、前記放電回路と前記スイッチング素子間に配置され、前記第１の経路と前記第２の経路との間に接続される第１の抵抗素子と、を有するリレー回路である。
【００１７】
本発明の他の態様は、入力電気信号に応じて、第１の出力端子と第２の出力端子間の導通状態を制御するリレー回路であって、前記入力電気信号に応じて光信号を出力する発光素子と、前記光信号を電気信号に変換する光電変換素子と、前記第１の出力端子が一方の端子に接続され、前記第２の出力端子が他方の端子に接続され、制御端子と前記一方の端子間に印加される前記電気信号に応じた電圧により駆動されるトランジスタと、前記電気信号に応じた電圧が所定の値まで低下した場合、前記トランジスタの制御端子と一方の端子を導通するサイリスタを有する放電回路と、前記トランジスタの制御端子と一方の端子間に接続される第１の抵抗素子を有するリレー回路である。
【００１８】
本発明にかかるリレー回路は、放電回路が、放電回路とスイッチング素子間にある第１の経路と第２の経路とが同電位になるまで導通できない場合であっても、第１の抵抗素子を通して導通させることできる。このことにより、当該リレー回路の出力段に低閾値電圧特性を有するスイッチング素子を使用できる。
【発明の効果】
【００１９】
本発明は、低オン抵抗特性のリレー回路を実現することができる。
【発明を実施するための最良の形態】
【００２０】
発明の実施の形態１
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を光半導体リレー回路に適用したものである。
【００２１】
図１に本実施の形態にかかる光半導体リレー回路１００の構成の一例を示す。ここで、本実施の形態１では、後述する出力端子ＯＵＴ１０１、ＯＵＴ１０２間にＤＣバイアス電圧が印加された場合を想定している。図１に示すように、光半導体リレー回路１００は、入力端子ＩＮ１０１、ＩＮ１０２と、出力端子ＯＵＴ１０１、ＯＵＴ１０２と、発光素子ＬＥＤ１０１と、受光素子ＰＤ１０１と、放電回路１１０と、ＭＯＳＦＥＴ（以後、ＭＯＳトランジスタと称す）ＭＮ１０１、ＭＮ１０２と、抵抗素子Ｒ１０２とを有する。
【００２２】
発光素子ＬＥＤ１０１は、入力端子間ＩＮ１０１、ＩＮ１０２間に接続される。発光素子ＬＥＤ１０１は、発光ダイオード等で構成され、入力端子ＩＮ１０１、ＩＮ１０２間に制御信号として与えられる電気信号に応じて発光する。
【００２３】
ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２は、ＮＭＯＳトランジスタであり、出力端子ＯＵＴ１０１、ＯＵＴ１０２間に直列に接続される。ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２は、閾値電圧Ｖｔｎを有する。ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２は、ゲート−ソース間電位が閾値電圧Ｖｔｎ以上になるとオン状態となり、出力端子ＯＵＴ１０１、ＯＵＴ１０２を導通するリレースイッチング素子としての機能を有する。
【００２４】
ＭＯＳトランジスタＭＮ１０１は、ドレインが出力端子ＯＵＴ１０１、ソースがノードＡ、ゲートがノードＢに接続される。また、ダイオードＤ１０３が、ＭＯＳトランジスタＭＮ１０１に並列接続されている。ダイオードＤ１０３は、アノードがノードＡ、カソードが出力端子ＯＵＴ１０１に接続されている。
【００２５】
ＭＯＳトランジスタＭＮ１０２は、ドレインが出力端子ＯＵＴ１０２、ソースがノードＡ、ゲートがノードＢに接続される。また、ダイオードＤ１０４が、ＭＯＳトランジスタＭＮ１０２に並列接続されている。ダイオードＤ１０４は、アノードがノードＡ、カソードが出力端子ＯＵＴ１０２に接続されている。
【００２６】
このように、ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２は、ソース及びドレインが互いに逆方向に直列接続された構成となっている。これは、光半導体リレー回路が、出力端子ＯＵＴ１０１およびＯＵＴ１０２間に交流信号を通す状態が多く、出力端子ＯＵＴ１０１およびＯＵＴ１０２間のオフ状態を保つために、双方向に逆阻止状態を保つ事が可能な構造とする必要が有るためである。
【００２７】
受光素子ＰＤ１０１は、発光素子ＬＥＤ１０１からの光を受け電気信号に変換する光電変換素子であり、複数のフォトダイオードからなるフォトダイオードアレイを有する。このフォトダイオードアレイを構成するフォトダイオードは、アノードがノードＣ側、カソードがノードＥ側になるように直列接続されている。
【００２８】
放電回路１１０は、抵抗素子Ｒ１０１（第２の抵抗素子）と、バイポーラトランジスタＴ１０１、Ｔ１０２と、ダイオードＤ１０１、Ｄ１０２とを有する。抵抗素子Ｒ１０１は、ノードＣ、Ｅ間に接続されている。ダイオードＤ１０１は、アノードがノードＣ、カソードがノードＢに接続されている。ダイオードＤ１０２は、アノードがノードＡ、カソードがノードＥに接続されている。バイポーラトランジスタＴ１０１は、ｐｎｐトランジスタである（以後、ｐｎｐトランジスタＴ１０１と称す）。ｐｎｐトランジスタＴ１０１は、エミッタがノードＢ、コレクタがノードＥ、ベースがノードＣに接続されている。バイポーラトランジスタＴ１０２は、ｎｐｎトランジスタである（以後、ｎｐｎトランジスタＴ１０２と称す）。ｎｐｎトランジスタＴ１０２は、コレクタがノードＣ、エミッタがノードＡ、ベースがノードＥに接続されている。ｐｎｐトランジスタＴ１０１と、ｎｐｎトランジスタＴ１０２は、サイリスタ１１１を構成している。サイリスタ１１１の閾値電圧は、例えば約０．６Ｖ程度である。放電回路１１０は、ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２のオフ動作を行うため、ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２のゲートに蓄積されたキャリアを迅速に放電する機能を有する。
【００２９】
ここで、受光素子ＰＤ１０１のアノード（ノードＣ）とＭＯＳトランジスタＭＮ１０１、ＭＮ１０２のゲート（ノードＢ）は、ダイオードＤ１０１を介して接続されており、この配線を第１の経路とする。また、ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２のソース（ノードＡ）と受光素子ＰＤ１０１のカソード（ノードＥ）は、ダイオードＤ１０２を介して接続されており、この配線を第２の経路とする。
【００３０】
抵抗素子Ｒ１０２（第１の抵抗素子）は、ノードＢ、Ａ間に接続される。抵抗素子Ｒ１０２の抵抗値は、受光素子ＰＤ１０１のフォトダイオードアレイのアノード電位の方が、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲート電位が低下する速度が速くなるようにＲ１０２＞Ｒ１０１となることが望ましい。また、これらの放電用の抵抗素子Ｒ１０１、Ｒ１０２は数MΩ〜数百ＭΩの高抵抗、例えば、Ｒ１０１＝５０ＭΩ、Ｒ１０２＝３０ＭΩを使用するため、抵抗挿入によるリレーターンオン時間への影響は極めて小さい。なお、便宜上、符号「Ｒ１０１」「Ｒ１０２」は、抵抗素子名を示すと同時に、それらの抵抗値を示すものとする。
【００３１】
図２を用いて、このような光半導体リレー回路１００の動作を説明する。なお、図２には、出力端子ＯＵＴ１０１、ＯＵＴ１０２間にＤＣバイアス電圧が印加された状態を示す。よって、出力端子ＯＵＴ１０１、ＯＵＴ１０２間が導通状態となった場合、出力端子ＯＵＴ１０１、ＯＵＴ１０２間にＤＣバイアス電圧に応じた電圧が印加されることになる。
【００３２】
まず、時刻ｔ１に、入力端子ＩＮ１０１、ＩＮ１０２間に制御信号として電気信号が入力され、入力端子ＩＮ１０１、ＩＮ１０２間に電流が流れる。このため、発光素子ＬＥＤ１０１が発光する。この光は同じパッケージ内にある受光素子ＰＤ１０１に入力され、ノードＣ、Ｅ間に電圧を発生させる。このことにより、ノードＡ、Ｂ間に電圧が発生する。
【００３３】
時刻ｔ２に、ノードＡ、Ｂ間の電圧がＭＯＳトランジスタＭＮ１０１、ＭＮ１０２の閾値Ｖｔｎを超えるとＭＯＳトランジスタＭＮ１０１、ＭＮ１０２がオン状態となる。このことにより、出力端子ＯＵＴ１０１、ＯＵＴ１０２間が導通状態となり、リレーターンオンの状態となる。なお、このとき、放電回路１１０のサイリスタ１１１はオフ状態であり、放電回路１１０は放電動作を停止している。
【００３４】
次に、時刻ｔ３に、入力端子ＩＮ１０１、ＩＮ１０２間の電気信号が入力されなくなり、発光素子ＬＥＤ１０１への電流の供給が止まる。このため、発光素子ＬＥＤ１０１の発光が停止し、受光素子ＰＤ１０１もノードＣ、Ｅ間に電圧を発生しなくなる。
【００３５】
発光素子ＬＥＤ１０１の発光がなくなるため、受光素子ＰＤ１０１のフォトダイオードアレイは内部でキャリアの再結合が進行する。更に、抵抗素子Ｒ１０１を介したアノード電荷の放電が行われる。一方、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲートに蓄積された電荷は、抵抗素子Ｒ１０１を介して放電が開始される。但し、フォトダイオードアレイのアノード電位、つまりノードＣの電位の方がＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲート電位、つまりノードＢの電位が低下する速度よりも速く低下する。
【００３６】
ノードＣとノードＢとの電位差がサイリスタ１１１の閾値電圧を超えた時点でサイリスタ１１１がオン状態となる。よって、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲートに蓄積された電荷がサイリスタ１１１を介して急速に放電される。時刻ｔ４に、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲート−ソース間電圧がＭＯＳトランジスタの閾値電圧Ｖｔｎを下回る。このため、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２はオフ状態となる。これにより出力端子ＯＵＴ１０１およびＯＵＴ１０２間が遮断され、リレーターンオフの状態となる。さらに、ノードＣとノードＢとの電位差がサイリスタ１１１の閾値電圧である約０．６Ｖを下回ると、サイリスタ１１１がオフ状態となる。しかし、サイリスタ１１１のターンオフ後も放電抵抗Ｒ１０２を介してＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲート電荷の放電が継続されるため、ゲート−ソース間電圧は、ほぼ接地電圧ＧＮＤ程度に低下する。
【００３７】
ここで、従来の光半導体リレー回路１でも、リレーターンオフ動作の際、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲートに蓄積された電荷はサイリスタ１１を介して放電される。しかし、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲート電位と受光素子ＰＤ１のフォトダイオードアレイのアノード電位との電位差がサイリスタ１１の閾値電圧（約０．６Ｖ）を下回り、サイリスタがオフ状態となると、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲートに蓄積されている電荷の放電経路は、ＭＯＳトランジスタのゲート酸化膜を介したゲート−ソース間リーク電流およびサイリスタ１１を介したサイリスタオフリーク電流などの極めて微小なリーク電流経路しかなくなる。よって、ゲート電荷の放電がほとんど行われなくなり、ＭＯＳトランジスタＭＮ１およびＭＮ２のゲート−ソース電極間の電圧は、サイリスタ１１の閾値電圧に近い電圧（約０．６Ｖ）が印加された状態を維持することになる。このため、リレーターンオフ時にはオフリーク電流の増大、リレーターンオン時にはオン抵抗特性の増大の要因となっていた。
【００３８】
本実施の形態１の光半導体リレー回路１００では、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のオフリーク電流の増大あるいはオン抵抗特性の増大を引き起こす要因となっていた、サイリスタ１１１のターンオフ後のＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲート電荷の放電経路を確保するため、ゲート−ソース間（ノードＢ、Ａ間）に放電抵抗Ｒ１０２を並列に接続している。このため、サイリスタ１１１のターンオフ後のＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲートの電荷の放電を可能とする。よって、オフリーク特性を増加させること無くＭＯＳトランジスタＭＮ１０１およびＭＮ１０２の閾値電圧を低く設定する事が可能となる。このため、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のオン抵抗特性の低減が可能となる。なお、抵抗素子Ｒ１０２を用いるにあたり、リレーターンオフ動作時の受光素子ＰＤ１０１のフォトダイオードアレイのアノード電位の低下速度に対し、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲート電位の低下速度が上回らないように設計する必要がある。これは、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲート電位の低下速度がフォトダイオードアレイのアノード電位の低下速度を上回ると、放電回路１１０のサイリスタ１１１が動作しなくなり、サイリスタ１１１のターンオフ時間が極端に遅くなるためである。
【００３９】
発明の実施の形態２
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１と同様、本発明を光半導体リレー回路に適用したものである。
【００４０】
図３に本実施の形態にかかる光半導体リレー回路２００の構成の一例を示す。図３に示すように、光半導体リレー回路２００は、入力端子ＩＮ１０１、ＩＮ１０２と、出力端子ＯＵＴ１０１、ＯＵＴ１０２と、発光素子ＬＥＤ１０１と、受光素子ＰＤ１０１と、放電回路１１０と、ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２と、抵抗素子Ｒ１０２とを有する。なお、図に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１と異なる点は抵抗素子Ｒ１０１の接続の構成のみである。よって、本実施の形態２では、その部分を重点で気に説明を記載する。その他の構成は、実施の形態１の光半導体リレー回路１００と同様であり、説明は省略する。
【００４１】
抵抗素子Ｒ１０１は、ノードＣ、Ａ間に接続される。なお、本実施の形態２の光半導体リレー回路２００の動作波形は、図２と同様なため説明は省略する。
【００４２】
本実施の形態２の光半導体リレー回路２００は、抵抗素子Ｒ１０２およびＲ１０１をＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のソース、つまりノードＡと短絡しているため、実施の形態１の光半導体リレー回路１００と比較して、リレーターンオフ時のサイリスタ動作をより確実なものとする事が可能となる。
【００４３】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１、２では、ＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のゲートを共通にノードＢに接続しているが、受光素子ＰＤ１０１および放電回路１１０を２系統用意し、これら２系統の回路により、それぞれＭＯＳトランジスタＭＮ１０１、ＭＮ１０２を個別に駆動してもよい。このような構成による光半導体リレー回路は、上述した実施の形態１、２での効果に加え、さらに高周波信号での動作が可能となる。
【００４４】
また、実施の形態１、２では、２つのＭＯＳトランジスタ（ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２）を有しているが、出力端子ＯＵＴ１０１、ＯＵＴ１０２間に接続されるＭＯＳトランジスタを１つにしてもよい。また、ＭＯＳトランジスタをバイポーラトランジスタに置き換えてもよい。
【図面の簡単な説明】
【００４５】
【図１】実施の形態１にかかる光半導体リレー回路の構成の一例である。
【図２】実施の形態１にかかる光半導体リレー回路の動作波形を示す図である。
【図３】実施の形態２にかかる光半導体リレー回路の構成の一例である。
【図４】従来の光半導体リレー回路の構成の一例である。
【図５】従来の光半導体リレー回路の動作波形を示す図である。
【符号の説明】
【００４６】
１００、２００ 光半導体リレー回路
１１０ 放電回路
１１１ サイリスタ
ＩＮ１０１、ＩＮ１０２ 入力端子
ＯＵＴ１０１、ＯＵＴ１０２ 出力端子
ＬＥＤ１０１ 発光素子
ＰＤ１０１ 受光素子（フォトダイオードアレイ）
Ｒ１０１、Ｒ１０２ 抵抗素子
Ｄ１０１〜Ｄ１０４ ダイオード
ＭＮ１０１、ＭＮ１０２ ＭＯＳトランジスタ
Ｔ１０１、Ｔ１０２ バイポーラトランジスタ
【特許請求の範囲】
【請求項１】
入力電気信号に応じて光信号を出力する発光素子と、
前記光信号を電気信号に変換し、両端に電位差を生成する光電変換素子と、
所定の閾値を有し、前記所定の閾値を超える前記光電変換素子が生成する電位差に応じて、出力状態を決定するスイッチング素子と、
前記光電変換素子の両端に接続され、前記光電変換素子が生成する電位差を前記スイッチング素子に伝達する第１の経路および第２の経路と、
前記光電変換素子の生成する電位差が所定の値まで低下した場合、前記第１の経路と前記第２の経路とを導通する放電回路と、
前記放電回路と前記スイッチング素子間に配置され、前記第１の経路と前記第２の経路との間に接続される第１の抵抗素子と、
を有するリレー回路。
【請求項２】
前記スイッチング素子は、トランジスタを有し、
前記第１の経路が前記トランジスタの制御端子に接続され、
前記第２の経路が前記トランジスタの第１の端子に接続される
請求項１に記載のリレー回路。
【請求項３】
前記トランジスタは、ＭＯＳ型トランジスタであり、
前記第１の経路が前記トランジスタのゲートに接続され、
前記第２の経路が前記トランジスタのソースに接続される
請求項２に記載のリレー回路。
【請求項４】
前記放電回路は、
前記第１の経路上に配置された第１のダイオードと、
前記第２の経路上に配置された第２のダイオードと、
アノードが前記第１のダイオードと前記スイッチング素子間の前記第１の経路、カソードが前記第２のダイオードと前記スイッチング素子間の前記第２の経路、第１のゲートが前記第１のダイオードと前記光電変換素子間の前記第１の経路、第２のゲートが前記第２のダイオードと前記光電変換素子間の前記第２の経路に接続される４端子サイリスタと、
一方の端子が前記第１のダイオードと前記光電変換素子間の前記第１の経路、他方の端子が前記第２のダイオードと前記光電変換素子間の前記第２の経路に接続される第２の抵抗素子と、を有する
請求項１〜請求項３に記載のリレー回路。
【請求項５】
前記放電回路は、
前記第１の経路上に配置された第１のダイオードと、
前記第２の経路上に配置された第２のダイオードと、
アノードが前記第１のダイオードと前記スイッチング素子間の前記第１の経路、カソードが前記第２のダイオードと前記スイッチング素子間の前記第２の経路、第１のゲートが前記第１のダイオードと前記光電変換素子間の前記第１の経路、第２のゲートが前記第２のダイオードと前記光電変換素子間の前記第２の経路に接続される４端子サイリスタと、
一方の端子が前記第１のダイオードと前記光電変換素子間の前記第１の経路、他方の端子が前記第２のダイオードと前記スイッチング素子間の前記第２の経路に接続される第２の抵抗素子と、を有する
請求項１〜請求項３に記載のリレー回路。
【請求項６】
前記第１の抵抗素子の抵抗値は、前記第２の抵抗素子の抵抗値より大きい
請求項４または請求項５に記載のリレー回路。
【請求項７】
入力電気信号に応じて、第１の出力端子と第２の出力端子間の導通状態を制御するリレー回路であって、
前記入力電気信号に応じて光信号を出力する発光素子と、
前記光信号を電気信号に変換する光電変換素子と、
前記第１の出力端子が一方の端子に接続され、前記第２の出力端子が他方の端子に接続され、制御端子と前記一方の端子間に印加される前記電気信号に応じた電圧により駆動されるトランジスタと、
前記電気信号に応じた電圧が所定の値まで低下した場合、前記トランジスタの制御端子と一方の端子を導通するサイリスタを有する放電回路と、
前記トランジスタの制御端子と一方の端子間に接続される第１の抵抗素子と、
を有するリレー回路。
【請求項８】
前記放電回路は、
アノードが前記光電変換素子の一方の端子、カソードが前記トランジスタの制御端子に接続される第１のダイオードと、
カソードが前記光電変換素子の他方の端子、アノードが前記トランジスタの一方の端子に接続される第２のダイオードと、
前記光電変換素子の一方の端子と他方の端子間に接続される第２の抵抗素子と、
を更に有し、
前記サイリスタは、４端子サイリスタであり、
アノードが前記トランジスタの制御端子に接続され、
カソードが前記トランジスタの一方の端子に接続され、
Ｎゲートが前記光電変換素子の一方の端子と接続され、
Ｐゲートが前記光電変換素子の他方の端子と接続される
請求項７に記載のリレー回路。
【請求項９】
前記放電回路は、
アノードが前記光電変換素子の一方の端子、カソードが前記トランジスタの制御端子に接続される第１のダイオードと、
カソードが前記光電変換素子の他方の端子、アノードが前記トランジスタの一方の端子に接続される第２のダイオードと、
前記光電変換素子の一方の端子と前記トランジスタの一方の端子間に接続される第２の抵抗素子と、
を更に有し、
前記サイリスタは、４端子サイリスタであり、
アノードが前記トランジスタの制御端子に接続され、
カソードが前記トランジスタの一方の端子に接続され、
Ｎゲートが前記光電変換素子の一方の端子と接続され、
Ｐゲートが前記光電変換素子の他方の端子と接続される
請求項７に記載のリレー回路。
【請求項１０】
前記第１の抵抗素子の抵抗値は、前記第２の抵抗素子の抵抗値より大きい
請求項８または請求項９に記載のリレー回路。
【請求項１】
入力電気信号に応じて光信号を出力する発光素子と、
前記光信号を電気信号に変換し、両端に電位差を生成する光電変換素子と、
所定の閾値を有し、前記所定の閾値を超える前記光電変換素子が生成する電位差に応じて、出力状態を決定するスイッチング素子と、
前記光電変換素子の両端に接続され、前記光電変換素子が生成する電位差を前記スイッチング素子に伝達する第１の経路および第２の経路と、
前記光電変換素子の生成する電位差が所定の値まで低下した場合、前記第１の経路と前記第２の経路とを導通する放電回路と、
前記放電回路と前記スイッチング素子間に配置され、前記第１の経路と前記第２の経路との間に接続される第１の抵抗素子と、
を有するリレー回路。
【請求項２】
前記スイッチング素子は、トランジスタを有し、
前記第１の経路が前記トランジスタの制御端子に接続され、
前記第２の経路が前記トランジスタの第１の端子に接続される
請求項１に記載のリレー回路。
【請求項３】
前記トランジスタは、ＭＯＳ型トランジスタであり、
前記第１の経路が前記トランジスタのゲートに接続され、
前記第２の経路が前記トランジスタのソースに接続される
請求項２に記載のリレー回路。
【請求項４】
前記放電回路は、
前記第１の経路上に配置された第１のダイオードと、
前記第２の経路上に配置された第２のダイオードと、
アノードが前記第１のダイオードと前記スイッチング素子間の前記第１の経路、カソードが前記第２のダイオードと前記スイッチング素子間の前記第２の経路、第１のゲートが前記第１のダイオードと前記光電変換素子間の前記第１の経路、第２のゲートが前記第２のダイオードと前記光電変換素子間の前記第２の経路に接続される４端子サイリスタと、
一方の端子が前記第１のダイオードと前記光電変換素子間の前記第１の経路、他方の端子が前記第２のダイオードと前記光電変換素子間の前記第２の経路に接続される第２の抵抗素子と、を有する
請求項１〜請求項３に記載のリレー回路。
【請求項５】
前記放電回路は、
前記第１の経路上に配置された第１のダイオードと、
前記第２の経路上に配置された第２のダイオードと、
アノードが前記第１のダイオードと前記スイッチング素子間の前記第１の経路、カソードが前記第２のダイオードと前記スイッチング素子間の前記第２の経路、第１のゲートが前記第１のダイオードと前記光電変換素子間の前記第１の経路、第２のゲートが前記第２のダイオードと前記光電変換素子間の前記第２の経路に接続される４端子サイリスタと、
一方の端子が前記第１のダイオードと前記光電変換素子間の前記第１の経路、他方の端子が前記第２のダイオードと前記スイッチング素子間の前記第２の経路に接続される第２の抵抗素子と、を有する
請求項１〜請求項３に記載のリレー回路。
【請求項６】
前記第１の抵抗素子の抵抗値は、前記第２の抵抗素子の抵抗値より大きい
請求項４または請求項５に記載のリレー回路。
【請求項７】
入力電気信号に応じて、第１の出力端子と第２の出力端子間の導通状態を制御するリレー回路であって、
前記入力電気信号に応じて光信号を出力する発光素子と、
前記光信号を電気信号に変換する光電変換素子と、
前記第１の出力端子が一方の端子に接続され、前記第２の出力端子が他方の端子に接続され、制御端子と前記一方の端子間に印加される前記電気信号に応じた電圧により駆動されるトランジスタと、
前記電気信号に応じた電圧が所定の値まで低下した場合、前記トランジスタの制御端子と一方の端子を導通するサイリスタを有する放電回路と、
前記トランジスタの制御端子と一方の端子間に接続される第１の抵抗素子と、
を有するリレー回路。
【請求項８】
前記放電回路は、
アノードが前記光電変換素子の一方の端子、カソードが前記トランジスタの制御端子に接続される第１のダイオードと、
カソードが前記光電変換素子の他方の端子、アノードが前記トランジスタの一方の端子に接続される第２のダイオードと、
前記光電変換素子の一方の端子と他方の端子間に接続される第２の抵抗素子と、
を更に有し、
前記サイリスタは、４端子サイリスタであり、
アノードが前記トランジスタの制御端子に接続され、
カソードが前記トランジスタの一方の端子に接続され、
Ｎゲートが前記光電変換素子の一方の端子と接続され、
Ｐゲートが前記光電変換素子の他方の端子と接続される
請求項７に記載のリレー回路。
【請求項９】
前記放電回路は、
アノードが前記光電変換素子の一方の端子、カソードが前記トランジスタの制御端子に接続される第１のダイオードと、
カソードが前記光電変換素子の他方の端子、アノードが前記トランジスタの一方の端子に接続される第２のダイオードと、
前記光電変換素子の一方の端子と前記トランジスタの一方の端子間に接続される第２の抵抗素子と、
を更に有し、
前記サイリスタは、４端子サイリスタであり、
アノードが前記トランジスタの制御端子に接続され、
カソードが前記トランジスタの一方の端子に接続され、
Ｎゲートが前記光電変換素子の一方の端子と接続され、
Ｐゲートが前記光電変換素子の他方の端子と接続される
請求項７に記載のリレー回路。
【請求項１０】
前記第１の抵抗素子の抵抗値は、前記第２の抵抗素子の抵抗値より大きい
請求項８または請求項９に記載のリレー回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−６７６６３（Ｐ２０１０−６７６６３Ａ）
【公開日】平成２２年３月２５日（２０１０．３．２５）
【国際特許分類】
【出願番号】特願２００８−２３０５７４（Ｐ２００８−２３０５７４）
【出願日】平成２０年９月９日（２００８．９．９）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年３月２５日（２０１０．３．２５）
【国際特許分類】
【出願日】平成２０年９月９日（２００８．９．９）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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