レベル変換器、それを含むシステムオンチップ、及びそれを含むマルチメディア装置
【課題】向上された信頼性を有するレベル変換器、それを含むシステムオンチップ、及びそれを含むマルチメディア装置が提供される。
【解決手段】本発明のレベル変換器は、入力ノードを通じて受信される第１電圧ドメインの入力クロックに応じて第２電圧ドメインの出力クロックを発生する第１及び第２電圧変換回路を含み、第１及び第２電圧変換回路は同一の構造を有し、入力ノード及び出力ノードの間に並列に連結される。
【解決手段】本発明のレベル変換器は、入力ノードを通じて受信される第１電圧ドメインの入力クロックに応じて第２電圧ドメインの出力クロックを発生する第１及び第２電圧変換回路を含み、第１及び第２電圧変換回路は同一の構造を有し、入力ノード及び出力ノードの間に並列に連結される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路に、より詳細にはレベル変換器、それを含むシステムオンチップ、及びそれを含むマルチメディア装置に関する。
【背景技術】
【０００２】
レベル変換器（ｌｅｖｅｌ ｓｈｉｆｔｅｒ）は第１電圧ドメインの信号を受信し、第１電圧と異なる第２電圧ドメインの信号を出力する素子である。互いに異なる電圧を使用する複数の電圧ドメインの間でレベル変換器が使用される。
【０００３】
システムオンチップ（ＳＯＣ、Ｓｙｓｔｅｍ−Ｏｎ−Ｃｈｉｐ）は複数のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）及びプロセッサーを含む。プロセッサーはＩＰより速い動作速度を有する。プロセッサーの動作性能を向上させるために、プロセッサーへ供給されるクロックの電圧レベルはＩＰへ供給されるクロックの電圧レベルより高く設定され得る。プロセッサーへ供給されるクロックの電圧レベルを上昇させるために、システムオンチップ（ＳＯＣ）でレベル変換器が使用され得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許公開第１０−２００６−０１１９６６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は向上された信頼性を有するレベル変換器、それを含むシステムオンチップ、及びそれを含むマルチメディア装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の実施形態によるレベル変換器は、入力ノードと、前記入力ノードを通じて受信される第１電圧ドメインの入力クロックに応じて第２電圧ドメインの出力クロックを発生するように構成される第１及び第２電圧変換回路と、及び前記出力クロックを出力する出力ノードと、を含み、前記第１及び第２電圧変換回路は同一な構造を有し、前記入力ノード及び出力ノードの間に並列に連結される。
【０００７】
実施形態として、前記第１電圧変換回路は前記第２電圧ドメインで動作する少なくとも２つのインバータを含む。
【０００８】
実施形態として、前記第２電圧変換回路は前記第１電圧ドメインで動作する少なくとも１つのインバータと前記第２電圧ドメインで動作する少なくとも１つのインバータとを含む。
【０００９】
実施形態として、前記第２電圧ドメインで動作する少なくとも１つのインバータは前記第１電圧ドメインで動作する少なくとも１つのインバータの出力を受信するように構成される。
【００１０】
実施形態として、前記第１電圧変換回路は前記入力ノードの電圧にしたがって第２電圧又は接地電圧を出力する第１インバータ及び前記第１インバータの出力にしたがって前記第２電圧又は接地電圧を出力ノードに出力する第２インバータを含み、前記第２電圧変換回路は前記入力ノードの電圧にしたがって前記第１電圧又は接地電圧を出力する第３インバータ及び前記第３インバータの出力にしたがって前記第２電圧又は接地電圧を前記出力ノードに出力する第４インバータを含む。
【００１１】
実施形態として、前記第１乃至第４インバータはＣＭＯＳインバータである。
【００１２】
本発明の実施形態によるシステムオンチップは、第１電圧ドメインの第１クロックを発生するように構成される位相ロックループ（ＰＬＬ）と、前記第１クロックに応じて動作する周辺ブロック、オーディオブロック、ディスプレーブロック、グラフィックブロック、イメージプロセシングブロック、及びコーデックブロックと、前記第１クロックに基づいて、第２電圧ドメインの第２クロックを発生するレベル変換器と、前記第２クロックに応じて動作するプロセッサーを含み、前記レベル変換器は入力ノード及び出力ノードの間に並列に連結され、同一な構造を有する第１及び第２電圧変換回路を含む。
【００１３】
実施形態として、前記第１電圧変換回路は前記第２電圧ドメインで動作し、直列に連結された第１及び第２インバータを含み、前記第２電圧変換回路は前記第１電圧ドメインで動作する第３インバータ、及び前記第２電圧ドメインで前記第３インバータの出力に応じて動作する第４インバータを含む。
【００１４】
実施形態として、前記第２電圧ドメインの電圧レベルは前記第１電圧ドメインの電圧レベルより高い。
【００１５】
本発明の実施形態によるマルチメディア装置は、プロセッサーと、前記プロセッサーの動作メモリーと、前記プロセッサーの制御にしたがって外部と通信するように構成されるモデムと、前記プロセッサーの制御にしたがってデータを格納するように構成される格納部と、外部の信号を感知して前記プロセッサーに伝達するように構成される使用者インターフェイス（Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ）と、前記プロセッサーの制御にしたがって、ディスプレー部を通じて映像を表示するように構成されるディスプレー制御部と、前記プロセッサーの制御にしたがって、スピーカーを通じて音を出力するように構成されるサウンド制御部と、前記プロセッサーの制御にしたがってエンコーディング及びデコーディングを遂行するコーデック部と、発振器の出力にしたがってクロックを発生するように構成されるクロック発生部と、前記クロックに同期される第１電圧ドメインの第１クロックを発生する位相ロックループと、及び前記第１クロックに応じて第２電圧ドメインの第２クロックを発生するように構成されるレベル変換器と、を含み、前記プロセッサーは前記第２クロックに応じて動作し、前記レベル変換器は入力ノード及び出力ノードの間に並列に連結され、同一な構造を有する第１及び第２電圧変換回路を含む。
【００１６】
実施形態として、前記入力ノードの電圧にしたがって前記第２電圧ドメインの第２電圧又は接地電圧を出力する第１インバータと、前記第１インバータの出力にしたがって前記第２電圧又は接地電圧を出力ノードに出力する第２インバータと、前記入力ノードの電圧にしたがって前記第１電圧ドメインの第１電圧又は接地電圧を出力する第３インバータと、及び前記第３インバータの出力にしたがって前記第２電圧又は接地電圧を前記出力ノードに出力する第４インバータを含む。
【００１７】
実施形態として、前記プロセッサー、動作メモリー、ディスプレー制御部、サウンド制御部、コーデック部、及び位相ロックループはシステムオンチップに含まれ、前記動作メモリー、ディスプレー制御部、サウンド制御部、及びコーデック部は前記第１クロックに応じて動作する。
【００１８】
実施形態として、前記プロセッサーの制御にしたがって、カメラから獲得されるイメージデータを処理するように構成されるイメージプロセシング部をさらに含む。
【００１９】
実施形態として、前記プロセッサー、ディスプレー制御部、サウンド制御部、イメージプロセシング部、動作メモリー、コーデック部、及び位相ロックループはシステムオンチップに含まれ、前記ディスプレー制御部、サウンド制御部、イメージプロセシング部、動作メモリー、及びコーデック部は前記第１クロックに応じて動作する。
【００２０】
実施形態として、前記プロセッサー、ディスプレー制御部、サウンド制御部、モデム、イメージプロセシング部、動作メモリー、コーデック部、及び位相ロックループはシステムオンチップに含まれ、前記ディスプレー制御部、サウンド制御部、モデム、イメージプロセシング部、動作メモリー、及びコーデック部は前記第１クロックに応じて動作する。
【００２１】
実施形態として、前記プロセッサー、ディスプレー制御部、サウンド制御部、動作メモリー、コーデック部、及び位相ロックループはシステムオンチップに含まれ、前記ディスプレー制御部、サウンド制御部、動作メモリー、及びコーデック部は前記第１クロックに応じて動作する。
【００２２】
実施形態として、前記プロセッサー、ディスプレー制御部、サウンド制御部、動作メモリー、及び位相ロックループはシステムオンチップに含まれ、前記ディスプレー制御部、サウンド制御部、及び動作メモリーは前記第１クロックに応じて動作する。
【００２３】
実施形態として、前記プロセッサー、ディスプレー制御部、動作メモリー、及び位相ロックループはシステムオンチップに含まれ、前記ディスプレー制御部、及び動作メモリーは前記第１クロックに応じて動作する。
【００２４】
実施形態として、前記プロセッサー、動作メモリー、及び位相ロックループはシステムオンチップに含まれ、前記動作メモリーは前記第１クロックに応じて動作する。
【００２５】
実施形態として、前記プロセッサー、サウンド制御部、動作メモリー、及び位相ロックループはシステムオンチップに含まれ、前記サウンド制御部及び動作メモリーは前記第１クロックに応じて動作する。
【００２６】
実施形態として、前記プロセッサー、動作メモリー、モデム、格納部、使用者インターフェイス、ディスプレー制御部、ディスプレー部、サウンド制御部、スピーカー、発振器、クロック発生部、カメラ、イメージプロセシング部、コーデック部、及び位相ロックループはモバイル装置に包含される。
【００２７】
実施形態として、前記プロセッサー、動作メモリー、モデム、格納部、使用者インターフェイス、ディスプレー制御部、ディスプレー部、サウンド制御部、スピーカー、発振器、クロック発生部、カメラ、イメージプロセシング部、コーデック部、及び位相ロックループはスマートテレビ（Ｓｍａｒｔ Ｔｅｌｅｖｉｓｉｏｎ）に包含される。
【００２８】
本発明の実施形態によるレベル変換器は、第１電圧変換回路と、及び入力ノードと出力ノードの間に前記第１電圧変換回路と並列に連結される第２電圧変換回路を含み、前記入力ノードに入力される第１電圧ドメインの第１クロックに応じて前記出力ノードから第２電圧ドメインの第２クロックが出力され、前記第１クロックの立ち上がりエッジ及び前記第２クロックの立ち上がりエッジ間の遅延時間は前記第１クロックの立ち下がりエッジ及び前記第２クロックの立ち下がりエッジ間の遅延時間と同一である。
【発明の効果】
【００２９】
本発明によると、レベル変換器の出力クロックの高レベル区間の幅と低レベル区間の幅とが平準化される。したがって、向上された信頼性を有するレベル変換器、それを含むシステムオンチップ、及びそれを含むマルチメディア装置が提供される。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態によるレベル変換器を示すブロック図である。
【図２】本発明の実施形態によるレベル変換器を示す回路図である。
【図３】第１クロックが立ち上がる時、図２を参照して説明された第１乃至第４インバータの動作を示す図面である。
【図４】第１クロックが立ち下がる時、図２を参照して説明された第１乃至第４インバータの動作を示す図面である。
【図５】図１乃至図４を参照して説明されたレベル変換器の入力クロック及び出力クロックを示すタイミング図である。
【図６】図１乃至図５を参照して説明されたレベル変換器を含むシステムオンチップを示すブロック図である。
【図７】本発明の実施形態によるレベル変換器を含むマルチメディア装置の第１例を示すブロック図である。
【図８】本発明の実施形態によるレベル変換器を含むマルチメディア装置の第２例を示すブロック図である。
【図９】本発明の実施形態によるレベル変換器を含むマルチメディア装置の第３例を示すブロック図である。
【図１０】本発明の実施形態によるレベル変換器を含むマルチメディア装置の第４例を示すブロック図である。
【図１１】本発明の実施形態によるレベル変換器を含むマルチメディア装置の第５例を示すブロック図である。
【図１２】本発明の実施形態によるレベル変換器を含むマルチメディア装置の第６例を示すブロック図である。
【図１３】本発明の実施形態によるレベル変換器を含むマルチメディア装置の第７例を示すブロック図である。
【図１４】本発明の実施形態によるレベル変換器を含むマルチメディア装置の第８例を示すブロック図である。
【図１５】本発明の実施形態によるスマートフォンを示す図面である。
【図１６】本発明の実施形態によるタブレットコンピューターを示す図面である。
【図１７】本発明の実施形態によるモバイルコンピューターを示す図面である。
【図１８】本発明の実施形態によるコンピューターを示す図面である。
【図１９】本発明の実施形態によるテレビを示す図面である。
【発明を実施するための形態】
【００３１】
以下で、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の実施形態を添付された図面を参照して説明する。
【００３２】
図１は本発明の実施形態によるレベル変換器１００を示すブロック図である。図１を参照すれば、レベル変換器１００は第１電圧変換回路１１０及び第２電圧変換回路１２０を含む。第１及び第２電圧変換回路１１０、１２０は入力ノードＡ及び出力ノードＦの間に並列に連結される。
【００３３】
第１電圧変換回路１１０は入力ノードＡを通じて第１電圧Ｖ１に対応する第１電圧ドメインの第１クロックＣＬＫ１を受信する。第１クロックＣＬＫ１は第１電圧Ｖ１のスウィング（ｓｗｉｎｇ）幅を有することができる。第１電圧変換回路１１０は受信された第１クロックＣＬＫ１に基づいて、第２電圧Ｖ２に対応する第２電圧ドメインの信号を発生する。第２クロックＣＬＫ２は第２電圧Ｖ２のスウィング幅を有することができる。
【００３４】
第１電圧変換回路１１０は第１及び第２インバータ１１１、１１３を含む。第１インバータ１１１は第１クロックＣＬＫ１に応じて第２電圧Ｖ２及び接地電圧ＶＳＳの中で１つを出力するように構成される。第２インバータ１１３は第１インバータ１１１の出力に応じて第２電圧Ｖ２及び接地電圧ＶＳＳの中で１つを出力するように構成される。即ち、第２インバータ１１３は第１クロックＣＬＫ１に同期される第２電圧ドメインの信号を出力する。
【００３５】
第２電圧変換回路１２０は入力ノードＡを通じて第１電圧ドメインの第１クロックＣＬＫ１を受信する。第１電圧変換回路１１０は受信された第１クロックＣＬＫ１に基づいて第２電圧ドメインの信号を発生する。
【００３６】
第２電圧変換回路１２０は第１電圧変換回路１１０と同一な構造を有する。第２電圧変換回路１２０は第３及び第４インバータ１２１、１２３を含む。第３インバータ１２１は第１クロックＣＬＫ１に応じて第１電圧Ｖ１及び接地電圧ＶＳＳの中で１つを出力するように構成される。第４インバータ１２３は第３インバータ１２１の出力に応じて第２電圧Ｖ２及び接地電圧ＶＳＳの中で１つを出力するように構成される。即ち、第４インバータ１２３は第１クロックＣＬＫ１に同期される第２電圧ドメインの信号を出力する。
【００３７】
第１及び第２電圧変換回路１１０、１２０は出力ノードＦで混合される。第１電圧変換回路１１０は第１クロックＣＬＫ１に同期される第２電圧ドメインの信号を出力する。第２電圧変換回路１２０また第１クロックＣＬＫ１に同期される第２電圧ドメインの信号を出力する。即ち、出力ノードＦで、第１クロックＣＬＫ１に同期される第２電圧ドメインの信号が生成される。出力ノードＦの信号は第２電圧ドメインの第２クロックＣＬＫ２へ出力される。
【００３８】
図２は本発明の実施形態によるレベル変換器１００を示す回路図である。例示的に、図１を参照して説明された第１乃至第４インバータ１１１、１１３、１２１、１２３の内部回路が図示されている。例示的に、第１乃至第４インバータ１１１、１１３、１２１、１２３各々はＣＭＯＳインバータであり得る。しかし、第１乃至第４インバータ１１１、１１３、１２１、１２３の内部回路は図２に図示された回路に限定されない、
【００３９】
図１及び図２を参照すれば、第１インバータ１１１は第１ＰＭＯＳトランジスターＰ１及び第１ＮＭＯＳトランジスターＮ１を含む。第１ＰＭＯＳトランジスターＰ１のゲートは入力ノードＡに連結される。第１ＰＭＯＳトランジスターＰ１の一端へ第２電圧Ｖ２が供給され、他端は出力ノードＢに連結される。第１ＮＭＯＳトランジスターＮ１のゲートは入力ノードＡに連結される。第１ＮＭＯＳトランジスターＮ１の一端は接地ノードに連結され、他端は出力ノードＢに連結される。
【００４０】
第２インバータ１１３は第１インバータ１１１と同一な構造を有する。第２インバータ１１３は第２ＰＭＯＳトランジスターＰ２及び第２ＮＭＯＳトランジスターＮ２を含む。第２ＰＭＯＳトランジスターＰ２のゲートは第１インバータ１１１の出力ノードＢに連結される。第２ＰＭＯＳトランジスターＰ２の一端へ第２電圧Ｖ２が供給され、他端は出力ノードＣに連結される。第２ＮＭＯＳトランジスターＮ２のゲートは第１インバータ１１１の出力ノードＢに連結される。第２ＮＭＯＳトランジスターＮ２の一端は接地ノードに連結され、他端は出力ノードＣに連結される。
【００４１】
第３インバータ１２１は第１インバータ１１１と同一な構造を有する。第３インバータ１２１は第３ＰＭＯＳトランジスターＰ３及び第３ＮＭＯＳトランジスターＮ３を含む。第３ＰＭＯＳトランジスターＰ３のゲートは入力ノードＡに連結される。第３ＰＭＯＳトランジスターＰ３の一端へ第１電圧Ｖ１が供給され、他端は出力ノードＤに連結される。第３ＮＭＯＳトランジスターＮ３のゲートは入力ノードＡに連結される。第３ＮＭＯＳトランジスターＮ３の一端は接地ノードに連結され、他端は出力ノードＤに連結される。
【００４２】
第４インバータ１２３は第１インバータ１１１と同一な構造を有する。第４インバータ１２３は第４ＰＭＯＳトランジスターＰ４及び第４ＮＭＯＳトランジスターＮ４を含む。第４ＰＭＯＳトランジスターＰ４のゲートは第３インバータ１２１の出力ノードＤに連結される。第４ＰＭＯＳトランジスターＰ４の一端へ第２電圧Ｖ２が供給され、他端は出力ノードＥに連結される。第４ＮＭＯＳトランジスターＮ４のゲートは第３インバータ１２１の出力ノードＤに連結される。第４ＮＭＯＳトランジスターＮ４の一端は接地ノードに連結され、他端は出力ノードＥに連結される。
【００４３】
図３は第１クロックＣＬＫ１が立ち上がる時、図２を参照して説明された第１乃至第４インバータ１１１、１１３、１２１、１２３の動作を示す図面である。図２及び図３を参照すれば、第１クロックＣＬＫ１は接地電圧ＶＳＳから第１電圧Ｖ１に上昇する。第１クロックＣＬＫ１が第１電圧Ｖ１である時、第１インバータ１１１の第１ＰＭＯＳトランジスターＰ１はターンオフされ、第１ＮＭＯＳトランジスターＮ１はターンオンされる。即ち、第１インバータ１１１の出力ノードＢは接地ノードに連結される。
【００４４】
第１クロックＣＬＫ１が接地電圧ＶＳＳである時、第１インバータ１１１の出力ノードＢへ第１ＰＭＯＳトランジスターＰ１を通じて第２電圧Ｖ２が供給される。したがって、第１クロックＣＬＫ１が接地電圧ＶＳＳから第１電圧Ｖ１に上昇する時、第１インバータ１１１の出力ノードＢの電圧は第２電圧Ｖ２から接地電圧ＶＳＳへ放電される。
【００４５】
具体的に、第１ＮＭＯＳトランジスターＮ１のドレーンＤ１へ第２電圧Ｖ２が印加され、ゲートＧ１へ第１電圧Ｖ１が印加され、ソースＳ１へ接地電圧ＶＳＳが印加された状態で、第１ＮＭＯＳトランジスターＮ１のチャンネルを通じて出力ノードＢの電圧が放電される。この時、第１インバータ１１１の出力ノードＢの電圧が接地電圧ＶＳＳへ放電されるのに所要される時間は第１時間Ｔ１であり得る。第１時間Ｔ１は第１インバータ１１１の出力ノードＢの電圧が第１クロックＣＬＫ１の立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）に同期されて立ち下がる時までの遅延時間であり得る。
【００４６】
第１インバータ１１１の出力電圧が接地電圧ＶＳＳである時、第２インバータ１１３の第２ＮＭＯＳトランジスターＮ２はターンオフされ、第２ＰＭＯＳトランジスターＰ２はターンオンされる。即ち、第２インバータ１１３の出力ノードＣへ第２電圧Ｖ２が供給される。
【００４７】
第１インバータ１１１の出力電圧が第２電圧Ｖ２である時、第２インバータ１１３の出力ノードＣへ第２ＮＭＯＳトランジスターＮ２を通じて接地電圧ＶＳＳが供給される。したがって、第１インバータ１１１の出力電圧が第２電圧Ｖ２から接地電圧ＶＳＳに下降する時、第２インバータ１１３の出力ノードＣの電圧は接地電圧ＶＳＳから第２電圧Ｖ２に充電される。
【００４８】
具体的に、第２ＰＭＯＳトランジスターＰ２のソースＳ２へ第２電圧Ｖ２が印加され、ゲートＧ２へ接地電圧ＶＳＳが印加され、ドレーンＤ２へ接地電圧ＶＳＳが印加された状態で、第２ＰＭＯＳトランジスターＰ２のチャンネルを通じて出力ノードＣの電圧が充電される。この時、第２インバータ１１３の出力ノードＣの電圧が第２電圧Ｖ２に充電されるのに所要される時間は第２時間Ｔ２であり得る。第２時間Ｔ２は第２インバータ１１３の出力ノードＣの電圧が第１インバータ１１１の出力電圧の立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）に同期されて立ち上がる時までの遅延時間であり得る。
【００４９】
第１クロックＣＬＫ１は接地電圧ＶＳＳから第１電圧Ｖ１に上昇する。第１クロックＣＬＫ１が第１電圧Ｖ１である時、第３インバータ１２１の第３ＰＭＯＳトランジスターＰ１はターンオフされ、第３ＮＭＯＳトランジスターＮ３はターンオンされる。即ち、第３インバータ１２１の出力ノードＤへ接地電圧ＶＳＳが供給される。
【００５０】
第１クロックＣＬＫ１が接地電圧ＶＳＳである時、第３インバータ１２１の出力ノードＤへ第３ＰＭＯＳトランジスターＰ３を通じて第１電圧Ｖ１が供給される。したがって、第１クロックＣＬＫ１が接地電圧ＶＳＳから第１電圧Ｖ１に上昇する時、第３インバータ１２１の出力ノードＤの電圧は第１電圧Ｖ１から接地電圧ＶＳＳへ放電される。
【００５１】
具体的に、第３ＮＭＯＳトランジスターＮ３のドレーンＤ３へ第１電圧Ｖ１が印加され、ゲートＧ３へ第１電圧Ｖ１が印加され、ソースＳ３へ接地電圧ＶＳＳが印加された状態で、第３ＮＭＯＳトランジスターＮ３のチャンネルを通じて出力ノードＤの電圧が放電される。この時、第３インバータ１２１の出力ノードＤの電圧が接地電圧ＶＳＳへ放電されるのに所要される時間は第３時間Ｔ３であり得る。第３時間Ｔ３は第３インバータ１２１の出力ノードＤの電圧が第１クロックＣＬＫ１の立ち上がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）に同期されて立ち下がる時までの遅延時間であり得る。
【００５２】
第３インバータ１２１の出力が接地電圧ＶＳＳである時、第４インバータ１２３の第４ＮＭＯＳトランジスターＮ４はターンオフされ、第４ＰＭＯＳトランジスターＰ４はターンオンされる。即ち、第４インバータ１２３の出力ノードＥへ第２電圧Ｖ２が供給される。
【００５３】
第３インバータ１２１の出力電圧が第１電圧Ｖ１である時、第４インバータ１２３の出力ノードＥへ第４ＮＭＯＳトランジスターＮ４を通じて接地電圧ＶＳＳが供給される。したがって、第３インバータ１２１の出力電圧が第１電圧Ｖ１から接地電圧ＶＳＳに下降する時、第４インバータ１２３の出力ノードＥの電圧は接地電圧ＶＳＳから第２電圧Ｖ２に充電される。
【００５４】
具体的に、第４ＰＭＯＳトランジスターＰ４のソースＳ４へ第２電圧Ｖ２が印加され、ゲートＧ４へ接地電圧ＶＳＳが印加され、ドレーンＤ４へ接地電圧ＶＳＳが印加された状態で、第４ＰＭＯＳトランジスターＰ４のチャンネルを通じて出力ノードＥの電圧が充電される。この時、第４インバータ１２３の第４ＰＭＯＳトランジスターＰ４のバイアス条件は第２インバータ１１３の第２ＰＭＯＳトランジスターＰ２のバイアス条件と同一である。したがって、第４インバータ１２３の出力ノードＥの電圧が第２電圧Ｖ２へ充電されるのに所要される時間は第２時間Ｔ２であり得る。第２時間Ｔ２は第４インバータ１２３の出力ノードＥの電圧が第３インバータ１２１の出力電圧の立ち下がりエッジに同期されて立ち上がる時までの遅延時間であり得る。
【００５５】
図４は第１クロックＣＬＫ１が立ち下がる時、図２を参照して説明された第１乃至第４インバータ１１１、１１３、１２１、１２３の動作を示す図面である。図２及び図４を参照すれば、第１クロックＣＬＫ１は第１電圧Ｖ１から接地電圧ＶＳＳに下降する。第１クロックＣＬＫ１が接地電圧ＶＳＳである時、第１インバータ１１１の第１ＮＭＯＳトランジスターＮ１はターンオフされ、第１ＰＭＯＳトランジスターＰ１はターンオンされる。即ち、第１インバータ１１１の出力ノードＢへ第２電圧Ｖ２が供給される。
【００５６】
第１クロックＣＬＫ１が第１電圧Ｖ１である時、第１インバータ１１１の出力ノードＢへ第１ＮＭＯＳトランジスターＮ１を通じて接地電圧ＶＳＳが供給される。したがって、第１クロックＣＬＫ１が第１電圧Ｖ１から接地電圧ＶＳＳに下降する時、第１インバータ１１１の出力ノードＢの電圧は接地電圧ＶＳＳから第２電圧Ｖ２に充電される。
【００５７】
具体的に、第１ＰＭＯＳトランジスターＰ１のソースＳ５へ第２電圧Ｖ２が印加され、ゲートＧ６へ接地電圧ＶＳＳが印加され、ドレーンＤ６へ接地電圧ＶＳＳが印加された状態で、第１ＰＭＯＳトランジスターＰ１のチャンネルを通じて出力ノードＢの電圧が充電される。第１ＰＭＯＳトランジスターＰ１のバイアス条件は図３を参照して説明された第２インバータ１１３の第２ＰＭＯＳトランジスターＰ２のバイアス条件と同一である。したがって、第１インバータ１１１の出力ノードＢの電圧が第２電圧Ｖ２に充電されるのに所要される時間は第２時間Ｔ２であり得る。第２時間Ｔ２は第１インバータ１１１の出力ノードＢの電圧が第１クロックＣＬＫ１の立ち下がりエッジに同期されて立ち上がる時までの遅延時間であり得る。
【００５８】
第１インバータ１１１の出力電圧が第２電圧Ｖ２である時、第２インバータ１１３の第２ＰＭＯＳトランジスターＰ２はターンオフされ、第２ＮＭＯＳトランジスターＮ２はターンオンされる。即ち、第２インバータ１１３の出力ノードＣへ接地電圧ＶＳＳが供給される。
【００５９】
第１インバータ１１１の出力電圧が接地電圧ＶＳＳである時、第２インバータ１１３の出力ノードＣへ第２ＰＭＯＳトランジスターＰ２を通じて第２電圧Ｖ２が供給される。したがって、第１インバータ１１１の出力電圧が接地電圧ＶＳＳから第２電圧Ｖ２に上昇した時に、第２インバータ１１３の出力ノードＣの電圧は第２電圧Ｖ２から接地電圧ＶＳＳへ放電される。
【００６０】
具体的に、第２ＮＭＯＳトランジスターＮ２のドレーンＤ７へ第２電圧Ｖ２が印加され、ゲートＧ７へ第２電圧Ｖ２が印加され、ソースＳ７へ接地電圧ＶＳＳが印加された状態で、第２ＮＭＯＳトランジスターＮ２のチャンネルを通じて出力ノードＣの電圧が放電される。
【００６１】
この時、トランジスターの種類がＮＭＯＳトランジスターであることを除外すれば、第２ＮＭＯＳトランジスターＮ２のバイアス条件は第１インバータ１１１の第１ＰＭＯＳトランジスターＰ１のバイアス条件と同一である。第２ＮＭＯＳトランジスターＮ２のゲート−ソース電圧差は第２電圧Ｖ２であり、第１ＰＭＯＳトランジスターＰ１のゲート−ソース電圧差また第２電圧Ｖ２である。第２ＮＭＯＳトランジスターＮ２のドレーン−ソース電圧差は第２電圧Ｖ２であり、第１ＰＭＯＳトランジスターＰ１のドレーン−ソース電圧差また第２電圧Ｖ２である。
【００６２】
第１乃至第４インバータ１１１、１１３、１２１、１２３各々は１つのＰＭＯＳトランジスター及び１つのＮＭＯＳトランジスターを含む。第１乃至第４インバータ１１１、１１３、１２１、１２３の入力電圧が低レベルである時、第１乃至第４インバータ１１１、１１３、１２１、１２３の出力電圧はＰＭＯＳトランジスターＰ１〜Ｐ４によって生成される。第１乃至第４インバータ１１１、１１３、１２１、１２３の入力電圧が高レベルである時、第１乃至第４インバータ１１１、１１３、１２１、１２３の出力電圧はＮＭＯＳトランジスターＮ１〜Ｎ４によって生成される。
【００６３】
低レベル出力及び高レベル出力を有するように、第１乃至第４インバータ１１１、１１３、１２１、１２３が形成され得る。例えば、高レベルを出力する時、充電する電流量と低レベルを出力する時、放電する電流量とが平準化されるように、第１乃至第４インバータ１１１、１１３、１２１、１２３が形成され得る。同一なバイアス条件で、第１乃至第４ＮＭＯＳトランジスターＮ１〜Ｎ４は第１乃至第４ＰＭＯＳトランジスターＰ１〜Ｐ４と同様に動作するように形成され得る。同一なバイアス条件で、第２ＮＭＯＳトランジスターＮ２を通じて流れる電流の量は第１ＰＭＯＳトランジスターＰ１を通じて流れる電流の量と同一であり得る。
【００６４】
第２ＮＭＯＳトランジスターＮ２のバイアス条件が第１ＰＭＯＳトランジスターＰ１のバイアス条件と同一であるので、第２インバータ１１３の出力ノードＣの電圧が接地電圧ＶＳＳへ放電されるのに所要される時間は第２時間Ｔ２であり得る。第２時間Ｔ２は第２インバータ１１３の出力ノードＣの電圧が第１インバータ１１１の出力電圧の立ち上がりエッジに同期されて立ち下がる時までの遅延時間であり得る。
【００６５】
第１クロックＣＬＫ１が接地電圧ＶＳＳである時、第３インバータ１２１の第３ＮＭＯＳトランジスターＮ１はターンオフされ、第３ＰＭＯＳトランジスターＰ３はターンオンされる。即ち、第３インバータ１２１の出力ノードＤへ第１電圧Ｖ１が供給される。
【００６６】
第１クロックＣＬＫ１が第１電圧Ｖ１である時、第３インバータ１２１の出力ノードＤへ第３ＮＭＯＳトランジスターＮ３を通じて接地電圧ＶＳＳが供給される。したがって、第１クロックＣＬＫ１が第１電圧Ｖ１から接地電圧ＶＳＳに下降する時、第３インバータ１２１の出力ノードＤの電圧は接地電圧ＶＳＳから第１電圧Ｖ１に充電される。
【００６７】
具体的に、第３ＰＭＯＳトランジスターＰ３のソースＳ７へ第１電圧Ｖ１が印加され、ゲートＧ７へ接地電圧ＶＳＳが印加され、ドレーンＤ７へ接地電圧ＶＳＳが印加された状態で、第３ＰＭＯＳトランジスターＰ３のチャンネルを通じて出力ノードＤの電圧が充電される。
【００６８】
この時、トランジスターの種類がＰＭＯＳトランジスターであることを除外すれば、第３ＰＭＯＳトランジスターＰ２のバイアス条件は図３を参照して説明された第３ＮＭＯＳトランジスターＮ３のバイアス条件と同一である。第３ＰＭＯＳトランジスターＰ３のゲート−ソース電圧差は第１電圧Ｖ１であり、第３ＮＭＯＳトランジスターＮ３のゲート−ソース電圧差また第１電圧Ｖ１である。第３ＰＭＯＳトランジスターＰ３のドレーン−ソース電圧差は第１電圧Ｖ１であり、第３ＮＭＯＳトランジスターＮ３のドレーン−ソース電圧差また第１電圧Ｖ１である。
【００６９】
したがって、第３インバータ１２１の出力ノードＤの電圧が第１電圧Ｖ１に充電されるのに所要される時間は第３時間Ｔ３であり得る。第３時間Ｔ３は第３インバータ１２１の出力ノードＤの電圧が第１クロックＣＬＫ１の立ち下がりエッジに同期されて立ち上がる時までの遅延時間であり得る。
【００７０】
第３インバータ１２１の出力電圧が第１電圧Ｖ１である時、第４インバータ１２３の第４ＰＭＯＳトランジスターＰ４はターンオフされ、第４ＮＭＯＳトランジスターＮ４はターンオンされる。即ち、第４インバータ１２３の出力ノードＥへ接地電圧ＶＳＳが供給される。
【００７１】
第３インバータ１２１の出力電圧が接地電圧ＶＳＳである時、第４インバータ１２３の出力ノードＥへ第４ＰＭＯＳトランジスターＰ４を通じて第２電圧Ｖ２が供給される。したがって、第３インバータ１２１の出力電圧が接地電圧ＶＳＳから第１電圧Ｖ１に上昇する時、第４インバータ１２３の出力ノードＥの電圧は第２電圧Ｖ２から接地電圧ＶＳＳへ放電される。
【００７２】
具体的に、第４ＮＭＯＳトランジスターＮ４のドレーンＤ８へ第２電圧Ｖ２が印加され、ゲートＧ８へ第１電圧Ｖ１が印加され、ソースＳ８へ接地電圧ＶＳＳが印加された状態で、第４ＰＭＯＳトランジスターＰ４のチャンネルを通じて出力ノードＥの電圧が放電される。
【００７３】
この時、第４インバータ１２３の第４ＮＭＯＳトランジスターＮ４のバイアス条件は図３を参照して説明された第１ＮＭＯＳトランジスターＮ１のバイアス条件と同一である。したがって、第４インバータ１２３の出力ノードＥの電圧が接地電圧ＶＳＳへ放電されるのに所要される時間は第１時間Ｔ１であり得る。第１時間Ｔ１は第４インバータ１２３の出力ノードＥの電圧が第３インバータ１２１の出力電圧の立ち上がりエッジに同期されて立ち下がる時までの遅延時間であり得る。
【００７４】
図５は図１乃至図４を参照して説明されたレベル変換器１００の入力クロックＣＬＫ１及び出力クロックＣＬＫ２を示すタイミング図である。図１乃至図５を参照すれば、第１クロックＣＬＫ１がレベル変換器１００へ入力される。第１クロックＣＬＫ１は第１電圧Ｖ１のスウィング幅を有する。第１クロックＣＬＫ１は周期的に反複される立ち上がりエッジ及び立ち下がりエッジを有する。
【００７５】
第２クロックＣＬＫ２がレベル変換器１００から出力される。第２クロックＣＬＫ２は第２電圧Ｖ２のスウィング幅を有する。第１クロックＣＬＫ１の立ち上がりエッジに同期されて、第２クロックＣＬＫ２が立ち上がる。第２クロックＣＬＫ２は第１電圧変換回路１１０の第１及び第２インバータ１１１、１１３の充電と放電、及び第２電圧変換回路１２０の第３及び第４インバータ１２１、１２３の充電と放電によって上昇する。
【００７６】
図３を参照して説明されたように、第１クロックＣＬＫ１が上昇し、第１時間Ｔ１後に、第１インバータ１１１の出力電圧が減少して接地電圧ＶＳＳに到達する。第１インバータ１１１の出力電圧が下降し、第２時間Ｔ２後に、第２インバータ１１３の出力電圧が増加して第２電圧Ｖ２に到達する。第１クロックＣＬＫ１が上昇し、第３時間Ｔ３後に、第３インバータ１２１の出力電圧が下降して接地電圧ＶＳＳに到達する。第３インバータ１２１の出力電圧が下降し、第２時間Ｔ２後に、第４インバータ１２３の出力電圧が上昇して第２電圧Ｖ２に到達する。
【００７７】
第２及び第４インバータ１１３、１２３の出力電圧が混合されて第２クロックＣＬＫ２が形成される。即ち、第１クロックＣＬＫ１の立ち上がりエッジと第２クロックＣＬＫ２の立ち上がりエッジとの間の遅延Ｄ１は第１時間Ｔ１、第２時間Ｔ２、及び第３時間Ｔ３が加算されて発生される。
【００７８】
図４を参照して説明されたように、第１クロックＣＬＫ１が下降し、第２時間Ｔ２後に、第１インバータ１１１の出力電圧が上昇して第２電圧Ｖ２に到達する。第１インバータ１１１の出力電圧が上昇し、第２時間Ｔ２後に、第２インバータ１１３の出力電圧が下降して接地電圧ＶＳＳに到達する。第１クロックＣＬＫ１が下降し、第３時間Ｔ３後に、第３インバータ１２１の出力電圧が上昇して第１電圧Ｖ１に到達する。第３インバータ１２１の出力電圧が上昇し、第１時間Ｔ１後に、第４インバータ１２３の出力電圧が下降して接地電圧ＶＳＳに到達する。
【００７９】
第２及び第４インバータ１１３、１２３の出力電圧が混合されて、第２クロックＣＬＫ２が形成される。即ち、第１クロックＣＬＫの立ち下がりエッジと第２クロックＣＬＫ２の立ち下がりエッジの間の遅延Ｄ２は第１時間Ｔ１、第２時間Ｔ２、及び第３時間Ｔ３が加算されて発生される。
【００８０】
上述したように、第１及び第２クロックＣＬＫ１、ＣＬＫ２の立ち上がりエッジの間の遅延Ｄ１を発生させる時間要因Ｔ１、Ｔ２、Ｔ３は立ち下がりエッジの間の遅延Ｄ２を発生させる時間要因Ｔ１、Ｔ２、Ｔ３と同一である。したがって、第１及び第２クロックＣＬＫ１、ＣＬＫ２の立ち上がりエッジの間の遅延Ｄ１と立ち下がりエッジの間の遅延Ｄ２とは同一であり得る。
【００８１】
立ち上がりエッジの間の遅延Ｄ１と立ち下がりエッジの間の遅延Ｄ２とが互に異なる場合、第２クロックＣＬＫ２の一周期の高レベル区間と低レベル区間との比率が可変され得る。
【００８２】
例示的に、立ち上がりエッジの間の遅延Ｄ１が立ち下がりエッジの間の遅延Ｄ２より大きい場合、第２クロックＣＬＫ２の一周期の高レベル区間の比率は第１クロックＣＬＫ１の一周期の高レベル区間の比率より減少する。反対に、立ち下がりエッジの間の遅延Ｄ２が立ち上がりエッジの間の遅延Ｄ１より大きい場合、第２クロックＣＬＫ２の一周期の低レベル区間の比率は第１クロックＣＬＫ１の一周期の低レベル区間の比率より減少する。本発明の実施形態によれば、レベル変換器１００は高レベル及び低レベル区間の比率（Ｄｕｔｙ ｒａｔｉｏ）を維持し、入力される第１クロックＣＬＫ１と他の電圧ドメインの第２クロックＣＬＫ２とを発生できる。したがって、レベル変換器１００の出力クロックの信頼性が向上され得る。
【００８３】
例示的に、第２電圧Ｖ２は第１電圧Ｖ１より低いか、或いは高いことができる。
【００８４】
図６は図１乃至図５を参照して説明されたレベル変換器１００を含むシステムオンチップ５００（ＳＯＣ、Ｓｙｓｔｅｍ−Ｏｎ−Ｃｈｉｐ）を示すブロック図である。図６を参照すれば、システムオンチップ５００はプロセッサー５１０、位相ロックループ５２０、周辺ブロック５３０、オーディオブロック５４０、ディスプレーブロック５５０、グラフィックブロック５６０、イメージプロセシングブロック５７０、及びコーデックブロック５８０を含む。
【００８５】
プロセッサー５１０は第１乃至第８フリップフロップ５１２〜５１９を含む。プロセッサー５１０はレベル変換器１００をさらに包含するか、又はレベル変換器１００に連結され得る。レベル変換器１００は位相ロックループ５２０から第１クロックＣＬＫ１を受信する。第１クロックＣＬＫ１は第１電圧Ｖ１のスウィングを有することができる。レベル変換器１００は高レベル及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に同期される第２クロックＣＬＫ２を発生する。第２クロックＣＬＫ２は第２電圧Ｖ１のスウィングを有することができる。第２電圧Ｖ２は第１電圧Ｖ１より大きくなり得る。
【００８６】
レベル変換器１００で発生された第２クロックＣＬＫ２はプロセッサー５１０のフリップフロップ５１２〜５１９へ供給される。プロセッサー５１０のフリップフロップ５１２〜５１９は第２クロックＣＬＫ２に応じて動作する。
【００８７】
位相ロックループ５２０は外部からクロックＣＬＫを受信する。位相ロックループ５２０は受信されたクロックＣＬＫと同期される第１クロックＣＬＫ１を発生する。第１クロックＣＬＫ１はプロセッサー５１０のレベル変換器１００、周辺ブロック５３０、オーディオブロック５４０、ディスプレーブロック５５０、グラフィックブロック５６０、イメージプロセシングブロック５７０、及びコーデックブロック５８０へ供給される。
【００８８】
周辺ブロック５３０、オーディオブロック５４０、ディスプレーブロック５５０、グラフィックブロック５６０、イメージプロセシングブロック５７０、及びコーデックブロック５８０は第１クロックＣＬＫ１に応じて動作する。周辺ブロック５３０、オーディオブロック５４０、ディスプレーブロック５５０、グラフィックブロック５６０、イメージプロセシングブロック５７０、及びコーデックブロック５８０はＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）であり得る。
【００８９】
オーディオブロック５４０はオーディオデータを処理できる。ディスプレーブロック５５０はモニター（図示せず）のようなディスプレー装置を制御する信号を発生できる。グラフィックブロック５６０はモニター（図示せず）のようなディスプレー装置に表示されるグラフィックデータを処理できる。イメージプロセシングブロック５７０はカメラ（図示せず）のような撮影装置によって撮影されるイメージデータを処理できる。コーデック５８０はオーディオデータのエンコーディング又はデコーディングを遂行できる。コーデック５８０はグラフィックデータのエンコーディング又はデコーディングを遂行できる。
【００９０】
図６に示したように、システムオンチップ５００の周辺ブロック５３０、オーディオブロック５４０、ディスプレーブロック５５０、グラフィックブロック５６０、イメージプロセシングブロック５７０、及びコーデックブロック５８０は第１クロックＣＬＫ１に応じて動作する。プロセッサー５１０は第１電圧ドメインの第１クロックＣＬＫ１が変換された第２電圧ドメインの第２クロックＣＬＫ２に応じて動作できる。第２電圧Ｖ２は第１電圧Ｖ１より高いことができる。
【００９１】
レベル変換器１００は図１乃至図５を参照して説明されたレベル変換器１００であり得る。例示的に、レベル変換器１００は入力ノードＡと出力ノードＦとの間に並列に連結され、同一な構造を有する第１及び第２電圧変換回路１１０、１２０を包含できる。レベル変換器１００の入力クロックＣＬＫ１と出力クロックＣＬＫ２との立ち上がりエッジの間の遅延Ｄ１と立ち下がりエッジの間の遅延Ｄ２とは同一であり得る。したがって、第２クロックＣＬＫ２に応じて動作するプロセッサー５１０の信頼性、及びプロセッサー５１０を含むシステムオンチップ５００の信頼性が向上される。
【００９２】
プロセッサー５１０が高速に動作するように設計される場合、プロセッサー５１０は第２クロックＣＬＫ２の立ち上がりエッジと立ち下がりエッジとの全てに同期されて動作できる。本発明の実施形態によるレベル変換器１００は高レベル区間及び低レベル区間の比率を維持し、第１電圧ドメインの第１クロックＣＬＫ１を第２電圧ドメインの第２クロックＣＬＫ２に変換する。高レベル区間及び低レベル区間の比率が維持されれば、第２クロックＣＬＫ２の立ち上がりエッジと立ち下がりエッジとのマージン（ｍａｒｇｉｎ）が最適化されて維持され得る。したがって、本発明の実施形態によるレベル変換器１００が提供される時、第２クロックＣＬＫ２の立ち上がりエッジと立ち下がりエッジとの全てに同期されて動作するプロセッサー５１０及びシステムオンチップ５００の信頼性が向上され得る。
【００９３】
図７は本発明の実施形態によるレベル変換器１００を含むマルチメディア装置１０００の第１例を示すブロック図である。図７を参照すれば、マルチメディア装置１０００は発振器１０１０、クロック発生部１０２０、位相ロックループ１０３０、プロセッサー１０４０、メモリー１０５０、ディスプレー制御部１０６０、ディスプレー部１０７０、サウンド制御部１０８０、スピーカー１０９０、格納部１１００、モデム１１１０、イメージプロセシング部１１２０、カメラ１１３０、使用者インターフェイス１１４０、及びコーデック部１１５０を含む。
【００９４】
発振器１０１０は特定周波数にしたがって発振する発振信号を発生する。発振信号はクロック発生部１０２０へ供給される。
【００９５】
クロック発生部１０２０は発振器１０１０から供給される発振信号に応じてクロック１０２０を発生する。クロックＣＬＫは位相ロックループ１０３０へ供給され得る。
【００９６】
位相ロックループ１０３０はクロック発生部１０２０から受信されるクロックＣＬＫに応じて第１クロックＣＬＫ１を発生するように構成される。第１クロックＣＬＫ１は受信されたクロックＣＬＫと同期され得る。第１クロックＣＬＫ１はプロセッサー１０４０へ供給され得る。
【００９７】
プロセッサー１０４０はマルチメディア装置１０００の諸般動作を制御するように構成される。プロセッサー１０４０はマルチメディア装置１０００のハードウェア構成要素を制御する。プロセッサー１０４０はマルチメディア装置１０００のソフトウェア構成要素を駆動する。
【００９８】
プロセッサー１０４０は本発明の実施形態によるレベル変換器１００を包含するか、又はレベル変換器１００に連結され得る。レベル変換器１００は位相ロックループ１０３０から供給される第１電圧ドメインの第１クロックＣＬＫ１に基づいて、第２電圧ドメインの第２クロックＣＬＫ２を発生する。第２クロックＣＬＫ２はプロセッサー１０１０の内部クロックに使用される。
【００９９】
メモリー１０５０はプロセッサー１０４０の動作メモリーであり得る。例示的に、メモリー１０５０はＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等のような揮発性メモリー、又はフラッシュメモリー、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）（登録商標）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）（登録商標）等のような不揮発性メモリーを包含できる。
【０１００】
ディスプレー制御部１０６０はプロセッサー１０４０の制御にしたがって動作する。ディスプレー制御部１０６０はディスプレー部１０７０を通じて表示される映像を生成及び制御するように構成される。ディスプレー制御部１０６０はグラフィック処理ユニット（ＧＰＵ、Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を包含できる。
【０１０１】
ディスプレー部１０７０はディスプレー制御部１０６０によって生成された映像を表示するように構成される。ディスプレー部１０７０は液晶ディスプレー（ＬＣＤ、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、有機発光ダイオード（ＯＬＥＤ、Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）ディスプレー、アクティブマトリックス有機発光ダイオード（ＡＭＯＬＥＤ、Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）ディスプレー、電子紙（ｅｌｅｃｔｒｏｎｉｃ ｐａｐｅｒ）等を包含できる。
【０１０２】
サウンド制御部１０８０はプロセッサー１０４０の制御にしたがって動作する。サウンド制御部１０８０はスピーカー１０９０を通じて出力されるサウンドを生成及び制御することができる。スピーカー１０９０はサウンド制御部１０８０のサウンド制御部１０８０はプロセッサー１０４０の制御にしたがって動作する。サウンド制御部１０８０はスピーカー１０９０を通じて出力されるサウンドを生成及び制御することができる。スピーカー１０９０はサウンド制御部１０８０の制御にしたがってサウンドを出力することができる。
【０１０３】
格納部１１００はプロセッサー１０４０の制御にしたがって、データを格納するように構成される。格納部１１００はフラッシュメモリー、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）（登録商標）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）（登録商標）等のような不揮発性メモリーを包含できる。格納部１１００はハードディスクドライブＨＤＤ、Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ソリッドステートドライブ（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を包含できる。
【０１０４】
モデム１１１０はプロセッサー１０４０の制御にしたがって外部と通信できる。例示的に、モデム１１１０は無線チャンネル又は有線チャンネルを通じて外部と通信できる。モデム１１１０はＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）（登録商標）、ＣＤＭＡ ２０００、ＷＣＤＭＡ（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、ＬＴＥ （Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＷｉＢｒｏ（Ｗｉｒｅｌｅｓｓ Ｂｒｏａｄｂａｎｄ Ｉｎｔｅｒｎｅｔ）、Ｍｏｂｉｌｅ ＷｉＭＡＸ（Ｗｏｒｌｄ Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ）、ＷｉＦｉ等のような無線プロトコルにしたがって、外部と通信できる。モデム１１１０は ＡＤＳＬ（Ａｓｙｍｍｅｔｒｉｃ Ｄｉｇｉｔａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ）、ＶＤＳＬ（Ｖｅｒｙ ｈｉｇｈ ｄａｔａ ｒａｔｅ Ｄｉｇｉｔａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ）、ＩＳＤＮ（Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ Ｎｅｔｗｏｒｋ）等のような有線プロトコルにしたがって、外部と通信できる。
【０１０５】
イメージプロセシング部１１３０はプロセッサー１０４０の制御に応じて動作する。イメージプロセシング部１１３０はカメラ１１４０によって撮影又は録画されるイメージデータを処理するように構成される。
【０１０６】
使用者インターフェイス１１４０は外部から感知される信号をプロセッサー１１４０へ伝達するように構成される。例示的に、使用者インターフェイス１１２０はマイクロフォン（ｍｉｃｒｏｐｈｏｎｅ）、タッチパッド（ｔｏｕｃｈ ｐａｄ）、タッチスクリーン（ｔｏｕｃｈ ｓｃｒｅｅｎ）、ボタン、マウス、キーボード等を包含できる。
【０１０７】
コーデック部１１５０はオーディオデータをエンコーディング又はデコーディングできる。コーデック部１１５０はビデオデータをエンコーディング又はデコーディングできる。
【０１０８】
例示的に、位相ロックループ１０３０、プロセッサー１０４０、メモリー１０５０、ディスプレー制御部１０６０、サウンド制御部１０８０、イメージプロセシング部１１２０、及びコーデック部１１５０はシステムオンチップ１２００を構成することができる。システムオンチップ１２００は図６を参照して説明された構造を有することができる。プロセッサー１０４０は図６のプロセッサー５１０に対応することができる。メモリー１０５０は図６の周辺ブロック５３０に対応することができる。ディスプレー制御部１０６０は図６のディスプレーブロック５５０及びグラフィックブロック５６０に対応することができる。サウンド制御部１０８０は図６のオーディオブロック５４０に対応することができる。イメージプロセシング部１１２０は図６のイメージプロセシングブロック５７０に対応することができる。コーデック部１１５０は図６のコーデックブロック５８０に対応することができる。
【０１０９】
クロック発生部１０２０は発生されたクロックＣＬＫをシステムオンチップ１２００へ供給し、マルチメディア装置１０００の構成要素の中でクロックＣＬＫを必要とする他の構成要素へ供給することができる。
【０１１０】
システムオンチップ１２００の位相ロックループ１０３０は受信されたクロックＣＬＫに同期する第１クロックＣＬＫ１を発生する。レベル変換器１００は、図１乃至図５を参照して説明されたように、高レベル区間及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に基づいて第２クロックＣＬＫ２を発生できる。プロセッサー１０４０は第２クロックＣＬＫ２に基づいて動作できる。システムオンチップ１２００の他の構成要素、即ち、メモリー１０５０、ディスプレー制御部１０６０、サウンド制御部１０８０、イメージプロセシング部１１２０、及びコーデック部１１５０は第１クロックＣＬＫ１に応じて動作できる。
【０１１１】
図８は本発明の実施形態によるレベル変換器１００を含むマルチメディア装置２０００の第２実施形態を示すブロック図である。図８を参照すれば、マルチメディア装置２０００は発振器２０１０、クロック発生部２０２０、位相ロックループ２０３０、プロセッサー２０４０、メモリー２０５０、ディスプレー制御部２０６０、ディスプレー部２０７０、サウンド制御部２０８０、スピーカー２０９０、格納部２１００、モデム２１１０、イメージプロセシング部２１２０、カメラ２１３０、使用者インターフェイス２１４０、及びコーデック部２１５０を含む。
【０１１２】
図７を参照して説明されたマルチメディア装置１０００と比較すれば、マルチメディア装置２０００で位相ロックループ２０３０、プロセッサー２０４０、メモリー２０５０、ディスプレー制御部２０６０、サウンド制御部２０８０、モデム２１１０、イメージプロセシング部２１２０、及びコーデック部２１５０がシステムオンチップ２２００を構成することができる。システムオンチップ２２００は図６を参照して説明された構造を有することができる。プロセッサー２０４０は図６のプロセッサー５１０に対応することができる。メモリー２０５０及びモデム２１１０は図６の周辺ブロック５３０に対応することができる。ディスプレー制御部２０６０は図６のディスプレーブロック５５０及びグラフィックブロック５６０に対応することができる。サウンド制御部２０８０は図６のオーディオブロック５４０に対応することができる。イメージプロセシング部２１２０は図６のイメージプロセシングブロック５７０に対応することができる。コーデック部２１５０は図６のコーデックブロック５８０に対応することができる。
【０１１３】
クロック発生部２０２０は発生されたクロックＣＬＫをシステムオンチップ２２００へ供給し、マルチメディア装置２０００の構成要素の中でクロックＣＬＫを必要とする他の構成要素へ供給することができる。
【０１１４】
システムオンチップ２２００の位相ロックループ２０３０は受信されたクロックＣＬＫに同期する第１クロックＣＬＫ１を発生する。レベル変換器１００は、図１乃至図５を参照して説明されたように、高レベル区間及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に基づいて第２クロックＣＬＫ２を発生できる。プロセッサー２０４０は第２クロックＣＬＫ２に基づいて動作できる。システムオンチップ２２００の他の構成要素、即ち、メモリー２０５０、ディスプレー制御部２０６０、サウンド制御部２０８０、モデム２１１０、イメージプロセシング部２１２０、及びコーデック部２１５０は第１クロックＣＬＫ１に応じて動作できる。
【０１１５】
図９は本発明の実施形態によるレベル変換器１００を含むマルチメディア装置３０００の第３実施形態を示すブロック図である。図９を参照すれば、マルチメディア装置３０００は発振器３０１０、クロック発生部３０２０、位相ロックループ３０３０、プロセッサー３０４０、メモリー３０５０、ディスプレー制御部３０６０、ディスプレー部３０７０、サウンド制御部３０８０、スピーカー３０９０、格納部３１００、モデム３１１０、イメージプロセシング部３１２０、カメラ３１３０、使用者インターフェイス３１４０、及びコーデック部３１５０を含む。
【０１１６】
図７を参照して説明されたマルチメディア装置１０００と比較すれば、マルチメディア装置３０００で位相ロックループ３０３０、プロセッサー３０４０、メモリー３０５０、ディスプレー制御部３０６０、サウンド制御部３０８０、及びコーデック部３１５０がシステムオンチップ２２００を構成することができる。
【０１１７】
クロック発生部３０２０は発生されたクロックＣＬＫをシステムオンチップ３２００へ供給し、マルチメディア装置３０００の構成要素の中でクロックＣＬＫを必要とする他の構成要素へ供給することができる。
【０１１８】
システムオンチップ３２００の位相ロックループ３０３０は受信されたクロックＣＬＫに同期する第１クロックＣＬＫ１を発生する。レベル変換器１００は、図１乃至図５を参照して説明されたように、高レベル区間及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に基づいて第２クロックＣＬＫ２を発生できる。プロセッサー３０４０は第２クロックＣＬＫ２に基づいて動作できる。システムオンチップ３２００の他の構成要素、即ち、メモリー３０５０、ディスプレー制御部３０６０、サウンド制御部３０８０、及びコーデック部３１５０は第１クロックＣＬＫ１に応じて動作できる。
【０１１９】
図１０は本発明の実施形態によるレベル変換器１００を含むマルチメディア装置４０００の第４実施形態を示すブロック図である。図１０を参照すれば、マルチメディア装置４０００は発振器４０１０、クロック発生部４０２０、位相ロックループ４０３０、プロセッサー４０４０、メモリー４０５０、ディスプレー制御部４０６０、ディスプレー部４０７０、サウンド制御部４０８０、スピーカー４０９０、格納部４１００、モデム４１１０、イメージプロセシング部４１２０、カメラ４１３０、使用者インターフェイス４１４０、及びコーデック部４１５０を含む。
【０１２０】
図７を参照して説明されたマルチメディア装置１０００と比較すれば、マルチメディア装置４０００で位相ロックループ４０３０、プロセッサー４０４０、メモリー４０５０、ディスプレー制御部４０６０、及びサウンド制御部４０８０がシステムオンチップ４２００を構成することができる。
【０１２１】
クロック発生部４０２０は発生されたクロックＣＬＫをシステムオンチップ４２００へ供給し、マルチメディア装置４０００の構成要素の中でクロックＣＬＫを必要とする他の構成要素へ供給することができる。
【０１２２】
システムオンチップ４２００の位相ロックループ４０３０は受信されたクロックＣＬＫに同期する第１クロックＣＬＫ１を発生する。レベル変換器１００は、図１乃至図５を参照して説明されたように、高レベル区間及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に基づいて第２クロックＣＬＫ２を発生できる。プロセッサー４０４０は第２クロックＣＬＫ２に基づいて動作できる。システムオンチップ４２００の他の構成要素、即ち、メモリー４０５０、ディスプレー制御部４０６０、及びサウンド制御部４０８０は第１クロックＣＬＫ１に応じて動作できる。
【０１２３】
図１１は本発明の実施形態によるレベル変換器１００を含むマルチメディア装置５０００の第５実施形態を示すブロック図である。図１１を参照すれば、マルチメディア装置５０００は発振器５０１０、クロック発生部５０２０、位相ロックループ５０３０、プロセッサー５０４０、メモリー５０５０、ディスプレー制御部５０６０、ディスプレー部５０７０、サウンド制御部５０８０、スピーカー５０９０、格納部５１００、モデム５１１０、イメージプロセシング部５１２０、カメラ５１３０、使用者インターフェイス５１４０、及びコーデック部５１５０を含む。
【０１２４】
図７を参照して説明されたマルチメディア装置１０００と比較すれば、マルチメディア装置５０００で位相ロックループ５０３０、プロセッサー５０４０、メモリー５０５０、及びディスプレー制御部５０６０がシステムオンチップ５２００を構成することができる。
【０１２５】
クロック発生部５０２０は発生されたクロックＣＬＫをシステムオンチップ５２００へ供給し、マルチメディア装置５０００の構成要素の中でクロックＣＬＫを必要とする他の構成要素へ供給することができる。
【０１２６】
システムオンチップ５２００の位相ロックループ５０３０は受信されたクロックＣＬＫに同期する第１クロックＣＬＫ１を発生する。レベル変換器１００は、図１乃至図５を参照して説明されたように、高レベル区間及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に基づいて第２クロックＣＬＫ２を発生できる。プロセッサー５０４０は第２クロックＣＬＫ２に基づいて動作できる。システムオンチップ５２００の他の構成要素、即ち、メモリー５０５０及びディスプレー制御部５０６０は第１クロックＣＬＫ１に応じて動作できる。
【０１２７】
図１２は本発明の実施形態によるレベル変換器１００を含むマルチメディア装置６０００の第６実施形態を示すブロック図である。図１２を参照すれば、マルチメディア装置６０００は発振器６０１０、クロック発生部６０２０、位相ロックループ６０３０、プロセッサー６０４０、メモリー６０５０、ディスプレー制御部６０６０、ディスプレー部６０７０、サウンド制御部６０８０、スピーカー６０９０、格納部６１００、モデム６１１０、イメージプロセシング部６１２０、カメラ６１３０、使用者インターフェイス６１４０、及びコーデック部６１５０を含む。
【０１２８】
図７を参照して説明されたマルチメディア装置１０００と比較すれば、マルチメディア装置６０００で位相ロックループ６０３０、プロセッサー６０４０、及びメモリー６０５０がシステムオンチップ６２００を構成することができる。
【０１２９】
クロック発生部６０２０は発生されたクロックＣＬＫをシステムオンチップ６２００へ供給し、マルチメディア装置６０００の構成要素の中でクロックＣＬＫを必要とする他の構成要素へ供給することができる。
【０１３０】
システムオンチップ６２００の位相ロックループ６０３０は受信されたクロックＣＬＫに同期する第１クロックＣＬＫ１を発生する。レベル変換器１００は、図１乃至図５を参照して説明されたように、高レベル区間及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に基づいて第２クロックＣＬＫ２を発生できる。プロセッサー６０４０は第２クロックＣＬＫ２に基づいて動作できる。システムオンチップ６２００の他の構成要素、即ち、メモリー６０５０は第１クロックＣＬＫ１に応じて動作できる。
【０１３１】
図１３は本発明の実施形態によるレベル変換器１００を含むマルチメディア装置７０００の第７実施形態を示すブロック図である。図１３を参照すれば、マルチメディア装置７０００は発振器７０１０、クロック発生部７０２０、位相ロックループ７０３０、プロセッサー７０４０、メモリー７０５０、ディスプレー制御部７０６０、ディスプレー部７０７０、サウンド制御部７０８０、スピーカー７０９０、格納部７１００、モデム７１１０、イメージプロセシング部７１２０、カメラ７１３０、使用者インターフェイス７１４０、及びコーデック部７１５０を含む。
【０１３２】
図７を参照して説明されたマルチメディア装置１０００と比較すれば、マルチメディア装置７０００で位相ロックループ７０３０、プロセッサー７０４０、メモリー７０５０、及びサウンド制御部７０８０がシステムオンチップ７２００を構成することができる。
【０１３３】
クロック発生部７０２０は発生されたクロックＣＬＫをシステムオンチップ７２００へ供給し、マルチメディア装置７０００の構成要素の中でクロックＣＬＫを必要とする他の構成要素へ供給することができる。
【０１３４】
システムオンチップ７２００の位相ロックループ７０３０は受信されたクロックＣＬＫに同期する第１クロックＣＬＫ１を発生する。レベル変換器１００は、図１乃至図５を参照して説明されたように、高レベル区間及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に基づいて第２クロックＣＬＫ２を発生できる。プロセッサー７０４０は第２クロックＣＬＫ２に基づいて動作できる。システムオンチップ７２００の他の構成要素、即ち、メモリー７０５０及びサウンド制御部７０８０は第１クロックＣＬＫ１に応じて動作できる。
【０１３５】
図１４は本発明の実施形態によるレベル変換器１００を含むマルチメディア装置８０００の第８実施形態を示すブロック図である。図１４を参照すれば、マルチメディア装置８０００は発振器８０１０、クロック発生部８０２０、位相ロックループ８０３０、プロセッサー８０４０、メモリー８０５０、ディスプレー制御部８０６０、ディスプレー部８０７０、サウンド制御部８０８０、スピーカー８０９０、格納部８１００、モデム８１１０、使用者インターフェイス８１４０、及びコーデック部８１５０を含む。
【０１３６】
図７を参照して説明されたマルチメディア装置１０００と比較すれば、マルチメディア装置８０００でイメージプロセシング部１１２０及びカメラ１１３０が提供されないことがある。及び、位相ロックループ８０３０、プロセッサー８０４０、メモリー８０５０、ディスプレー制御部８０６０、サウンド制御部８０８０、及びコーデック部８１５０がシステムオンチップ７２００を構成することができる。
【０１３７】
クロック発生部８０２０は発生されたクロックＣＬＫをシステムオンチップ８２００へ供給し、マルチメディア装置８０００の構成要素の中でクロックＣＬＫを必要とする他の構成要素へ供給することができる。
【０１３８】
システムオンチップ８２００の位相ロックループ８０３０は受信されたクロックＣＬＫに同期する第１クロックＣＬＫ１を発生する。レベル変換器１００は、図１乃至図５を参照して説明されたように、高レベル区間及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に基づいて第２クロックＣＬＫ２を発生できる。プロセッサー８０４０は第２クロックＣＬＫ２に基づいて動作できる。システムオンチップ８２００の他の構成要素、即ち、メモリー８０５０及びサウンド制御部８０８０は第１クロックＣＬＫ１に応じて動作できる。
【０１３９】
イメージプロセシング部２１２０〜７１２０及びカメラ２１３０〜７１３０が提供されないことを除外すれば、マルチメディア装置８０００の構成要素の中でシステムオンチップ８２００を構成する構成要素は図８乃至図１３を参照して説明されたように可変され得る。
【０１４０】
図７乃至図１４を参照して、本発明の実施形態によるマルチメディア装置が説明されたが、本発明の実施形態によるマルチメディア装置は多様な製品で具現され得る。例示的に、本発明の実施形態によるマルチメディア装置はコンピューター、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピューター、タブレットコンピューター（ｔａｂｌｅｔ ｃｏｍｐｕｔｅｒ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、ＤＭＢ（Ｄｉｇｉｔａｌ Ｍｕｌｔｉｍｅｄｉａ Ｂｒｏａｄｃａｓｔｉｎｇ）再生器、３次元テレビ（３−ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、スマートテレビ（ｓｍａｒｔ ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生器（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像録画器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動画録画器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動画再生器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な電子装置の中で１つ、コンピューターネットワークを構成する多様な電子装置の中で１つ、テレマティクスネットワークを構成する多様な電子装置の中で１つ、ＲＦＩＤ装置、又はコンピューティングシステムを構成する多様な構成要素の中で１つ等を構成することができる。
【０１４１】
図１５は本発明の実施形態によるスマートフォン９１００を示す図面である。図１５を参照すれば、スマートフォン９１００は外部ケース９１１０、画面９１２０、カメラ９１３０、スピーカー９１４０、及び動作ボタン９１５０を含む。
【０１４２】
画面９１２０は図７乃至図１４を参照して説明されたディスプレー部１０７０〜８０７０を構成することができる。カメラ９１３０は図７乃至図１３を参照して説明されたカメラ１１３０〜７１３０を構成することができる。動作ボタン９１５０は図７乃至図１４を参照して説明された使用者インターフェイス１１４０〜８１４０を構成することができる。画面９１２０がタッチスクリーンで形成される時、画面９１２０また使用者インターフェイス１１４０〜８１４０を構成することができる。スピーカー９１４０は図７乃至図１４を参照して説明されたスピーカー１０９０〜８０９０に対応することができる。
【０１４３】
外部ケース９１１０の内部に、発振器１０１０〜８０１０、クロック発生部１０２０〜８０２０、位相ロックループ１０３０〜８０３０、プロセッサー１０４０〜８０４０、メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、及びコーデック部１１５０〜８１５０が提供され得る。外部ケース９１１０の内部に、イメージプロセシング部１１２０〜７１２０がさらに提供され得る。メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、イメージプロセシング部１１２０〜７１２０、及びコーデック部１１５０〜７１５０の中で少なくとも１つは位相ロックループ１０３０〜８０３０及びプロセッサー１０４０〜８０４０と共にシステムオンチップ１２００〜８２００を構成することができる。
【０１４４】
クロック発生部１０２０〜８０２０は発振器１０１０〜８０１０から受信される発振信号に応じてクロックＣＬＫを発生できる。クロックＣＬＫはシステムオンチップ１２００〜８２００へ供給され得る。位相ロックループ１０３０〜８０３０はクロックＣＬＫに同期される第１クロックＣＬＫ１を発生できる。第１クロックＣＬＫ１はシステムオンチップ１２００〜８２００の構成要素へ供給され得る。プロセッサー１０４０〜８０４０は本発明の実施形態によるレベル変換器１００を包含するか、或いはレベル変換器１００に連結され得る。レベル変換器１００は高レベル区間の比率と低レベル区間の比率を維持し、第１電圧ドメインの第１クロックＣＬＫ１を第２電圧ドメインの第２クロックＣＬＫ２に変換する。プロセッサー１０４０〜８０４０は第２クロックＣＬＫ２に応じて動作する。システムオンチップ１２００〜８２００の他の構成要素は第１クロックＣＬＫ１に応じて動作する。
【０１４５】
図１５に図示せずが、スマートフォン９１００の後面、上面、下面、及び側面の中で少なくとも１つにディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。また、スマートフォン９１００に連結されるアクセサリー（ａｃｃｅｓｓｏｒｙ）として、ディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。
【０１４６】
図１６は本発明の実施形態によるタブレットコンピューター９２００を示す図面である。図１６を参照すれば、タブレットコンピューター９２００は外部ケース９２１０、画面９２２０、カメラ９２３０、及び動作ボタン９２４０を含む。
【０１４７】
画面９２２０は図７乃至図１４を参照して説明されたディスプレー部１０７０〜８０７０を構成することができる。カメラ９２３０は図７乃至図１３を参照して説明されたカメラ１１３０〜７１３０を構成することができる。動作ボタン９２４０は図７乃至図１４を参照して説明された使用者インターフェイス１１４０〜８１４０を構成することができる。画面９２２０がタッチスクリーンで形成される時、画面９２２０また使用者インターフェイス１１４０〜８１４０を構成することができる。
【０１４８】
外部ケース９２１０の内部に、発振器１０１０〜８０１０、クロック発生部１０２０〜８０２０、位相ロックループ１０３０〜８０３０、プロセッサー１０４０〜８０４０、メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、及びコーデック部１１５０〜８１５０が提供され得る。外部ケース９２１０の内部に、イメージプロセシング部１１２０〜７１２０がさらに提供され得る。メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、イメージプロセシング部１１２０〜７１２０、及びコーデック部１１５０〜７１５０の中で少なくとも１つは位相ロックループ１０３０〜８０３０及びプロセッサー１０４０〜８０４０と共にシステムオンチップ１２００〜８２００を構成することができる。
【０１４９】
クロック発生部１０２０〜８０２０は発振器１０１０〜８０１０から受信される発振信号に応じてクロックＣＬＫを発生できる。クロックＣＬＫはシステムオンチップ１２００〜８２００へ供給され得る。位相ロックループ１０３０〜８０３０はクロックＣＬＫに同期される第１クロックＣＬＫ１を発生できる。第１クロックＣＬＫ１はシステムオンチップ１２００〜８２００の構成要素へ供給され得る。プロセッサー１０４０〜８０４０は本発明の実施形態によるレベル変換器１００を包含するか、或いはレベル変換器１００に連結され得る。レベル変換器１００は高レベル区間の比率と低レベル区間の比率とを維持し、第１電圧ドメインの第１クロックＣＬＫ１を第２電圧ドメインの第２クロックＣＬＫ２に変換する。プロセッサー１０４０〜８０４０は第２クロックＣＬＫ２に応じて動作する。システムオンチップ１２００〜８２００の他の構成要素は第１クロックＣＬＫ１に応じて動作する。
【０１５０】
図１６に図示せずが、タブレットコンピューター９２００の後面、上面、下面、及び側面の中で少なくとも１つへディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。また、タブレットコンピューター６２００に連結されるアクセサリー（ａｃｃｅｓｓｏｒｙ）として、ディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。
【０１５１】
図１７は本発明の実施形態によるモバイルコンピューター９３００を示す図面である。図１７を参照すれば、モバイルコンピューター９３００は外部ケース９３１０、画面９３２０、カメラ９３３０、スピーカー９３４０、キーボード９３５０、及びタッチパッド９３６０を含む。
【０１５２】
画面９３２０は図７乃至図１４を参照して説明されたディスプレー部１０７０〜８０７０を構成することができる。カメラ９３３０は図７乃至図１３を参照して説明されたカメラ１１３０〜７１３０を構成することができる。キーボード９３５０及びタッチパッド９３６０は図７乃至図１４を参照して説明された使用者インターフェイス１１４０〜８１４０を構成することができる。画面９３２０がタッチスクリーンで形成される時、画面９３２０また使用者インターフェイス１１４０〜８１４０を構成することができる。スピーカー９３４０は図７乃至図１４を参照して説明されたスピーカー１０９０〜８０９０に対応することができる。
【０１５３】
外部ケース９３１０の内部に、発振器１０１０〜８０１０、クロック発生部１０２０〜８０２０、位相ロックループ１０３０〜８０３０、プロセッサー１０４０〜８０４０、メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、及びコーデック部１１５０〜８１５０が提供され得る。外部ケース９３１０の内部に、イメージプロセシング部１１２０〜７１２０がさらに提供され得る。メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、イメージプロセシング部１１２０〜７１２０、及びコーデック部１１５０〜７１５０の中で少なくとも１つは位相ロックループ１０３０〜８０３０及びプロセッサー１０４０〜８０４０と共にシステムオンチップ１２００〜８２００を構成することができる。
【０１５４】
クロック発生部１０２０〜８０２０は発振器１０１０〜８０１０から受信される発振信号に応じてクロックＣＬＫを発生できる。クロックＣＬＫはシステムオンチップ１２００〜８２００へ供給され得る。位相ロックループ１０３０〜８０３０はクロックＣＬＫに同期される第１クロックＣＬＫ１を発生できる。第１クロックＣＬＫ１はシステムオンチップ１２００〜８２００の構成要素へ供給され得る。プロセッサー１０４０〜８０４０は本発明の実施形態によるレベル変換器１００を包含するか、或いはレベル変換器１００に連結され得る。レベル変換器１００は高レベル区間の比率と低レベル区間の比率とを維持し、第１電圧ドメインの第１クロックＣＬＫ１を第２電圧ドメインの第２クロックＣＬＫ２に変換する。プロセッサー１０４０〜８０４０は第２クロックＣＬＫ２に応じて動作する。システムオンチップ１２００〜８２００の他の構成要素は第１クロックＣＬＫ１に応じて動作する。
【０１５５】
モバイルコンピューター９３００はノートブック型コンピューターコンピューター又はネットブックであり得る。図１７に図示せずが、モバイルコンピューター９３００の後面、上面、下面、及び側面の中で少なくとも１つへディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。また、モバイルコンピューター９３００に連結されるアクセサリー（ａｃｃｅｓｓｏｒｙ）として、ディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。
【０１５６】
図１８は本発明の実施形態によるコンピューター９４００を示す図面である。図１８を参照すれば、コンピューター９４００は本体９４１０、モニター９４２０、及びキーボード９４３０を含む。
【０１５７】
モニター９４２０は図７乃至図１４を参照して説明されたディスプレー部１０７０〜８０７０を構成することができる。キーボード９４３０は図７乃至図１４を参照して説明された使用者インターフェイス１１４０〜８１４０を構成することができる。モニター９４２０がタッチスクリーンで形成される時、モニター９４２０また使用者インターフェイス１１４０〜８１４０を構成することができる。
【０１５８】
本体９４１０の内部に、発振器１０１０〜８０１０、クロック発生部１０２０〜８０２０、位相ロックループ１０３０〜８０３０、プロセッサー１０４０〜８０４０、メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、及びコーデック部１１５０〜８１５０が提供され得る。本体９４１０の内部に、イメージプロセシング部１１２０〜７１２０がさらに提供され得る。メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、イメージプロセシング部１１２０〜７１２０、及びコーデック部１１５０〜７１５０の中で少なくとも１つは位相ロックループ１０３０〜８０３０及びプロセッサー１０４０〜８０４０と共にシステムオンチップ１２００〜８２００を構成することができる。
【０１５９】
クロック発生部１０２０〜８０２０は発振器１０１０〜８０１０から受信される発振信号に応じてクロックＣＬＫを発生できる。クロックＣＬＫはシステムオンチップ１２００〜８２００へ供給され得る。位相ロックループ１０３０〜８０３０はクロックＣＬＫに同期される第１クロックＣＬＫ１を発生できる。第１クロックＣＬＫ１はシステムオンチップ１２００〜８２００の構成要素へ供給され得る。プロセッサー１０４０〜８０４０は本発明の実施形態によるレベル変換器１００を包含するか、或いはレベル変換器１００に連結され得る。レベル変換器１００は高レベル区間の比率と低レベル区間の比率とを維持し、第１電圧ドメインの第１クロックＣＬＫ１を第２電圧ドメインの第２クロックＣＬＫ２に変換する。プロセッサー１０４０〜８０４０は第２クロックＣＬＫ２に応じて動作する。システムオンチップ１２００〜８２００の他の構成要素は第１クロックＣＬＫ１に応じて動作する。
【０１６０】
図１８に図示せずが、コンピューター９４００の後面、上面、下面、及び側面の中で少なくとも１つへディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。また、コンピューター６４００に連結されるアクセサリー（ａｃｃｅｓｓｏｒｙ）として、ディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。
【０１６１】
図１９は本発明の実施形態によるテレビ９５００を示す図面である。図１９を参照すれば、テレビ９５００は外部ケース９５１０、画面９５２０、及び動作ボタン９５３０を含む。
【０１６２】
画面９５２０は図７乃至図１４を参照して説明されたディスプレー部１０７０〜８０７０を構成することができる。動作ボタン９５３０は図７乃至図１４を参照して説明された使用者インターフェイス１１４０〜８１４０を構成することができる。画面９５２０がタッチスクリーンで形成される時、画面９５２０また使用者インターフェイス１１４０〜８１４０を構成することができる。
【０１６３】
外部ケース９５１０の内部に、発振器１０１０〜８０１０、クロック発生部１０２０〜８０２０、位相ロックループ１０３０〜８０３０、プロセッサー１０４０〜８０４０、メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、及びコーデック部１１５０〜８１５０が提供され得る。外部ケース９５１０の内部に、イメージプロセシング部１１２０〜７１２０がさらに提供され得る。メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、イメージプロセシング部１１２０〜７１２０、及びコーデック部１１５０〜７１５０の中で少なくとも１つは位相ロックループ１０３０〜８０３０及びプロセッサー１０４０〜８０４０と共にシステムオンチップ１２００〜８２００を構成することができる。
【０１６４】
クロック発生部１０２０〜８０２０は発振器１０１０〜８０１０から受信される発振信号に応じてクロックＣＬＫを発生できる。クロックＣＬＫはシステムオンチップ１２００〜８２００へ供給され得る。位相ロックループ１０３０〜８０３０はクロックＣＬＫに同期される第１クロックＣＬＫ１を発生できる。第１クロックＣＬＫ１はシステムオンチップ１２００〜８２００の構成要素へ供給され得る。プロセッサー１０４０〜８０４０は本発明の実施形態によるレベル変換器１００を包含するか、或いはレベル変換器１００に連結され得る。レベル変換器１００は高レベル区間の比率と低レベル区間の比率とを維持し、第１電圧ドメインの第１クロックＣＬＫ１を第２電圧ドメインの第２クロックＣＬＫ２に変換する。プロセッサー１０４０〜８０４０は第２クロックＣＬＫ２に応じて動作する。システムオンチップ１２００〜８２００の他の構成要素は第１クロックＣＬＫ１に応じて動作する。
【０１６５】
テレビ９５００は３次元テレビ及びスマートテレビであり得る。図１９に図示せずが、テレビ９５００の後面、上面、下面、及び側面の中で少なくとも１つへディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。また、テレビ６５００に連結されるアクセサリー（ａｃｃｅｓｓｏｒｙ）として、ディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。例示的に、テレビ９５００と通信するリモートコントローラー（ｒｅｍｏｔｅ ｃｏｎｔｒｏｌｌｅｒ）が使用者インターフェイス１１４０〜８１４０に追加的に提供され得る。
【０１６６】
本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲と技術的思想で逸脱しない限度内で様々な変形が可能する。したがって本発明の範囲は上述した実施形態に限定されることでなく、後述する特許請求の範囲のみでなくこの発明の特許請求の範囲と均等なことによって定まれなければならない。
【符号の説明】
【０１６７】
１００ レベル変換器
１１０ 第１電圧変換回路
１１１ 第１インバータ
１１３ 第２インバータ
１２０ 第２電圧変換回路
１２１ 第３インバータ
１２３ 第４インバータ
Ｎ１〜Ｎ４ ＮＭＯＳトランジスター
Ｐ１〜Ｐ４ ＰＭＯＳトランジスター
５００ システムオンチップ（ＳＯＣ）
５１０ プロセッサー
５１２〜５１９ フリップフロップ
５２０ 位相ロックループ
５３０ 周辺ブロック
５４０ オーディオブロック
５５０ ディスプレーブロック
５６０ グラフィックブロック
５７０ イメージプロセシングブロック
５８０ コーデックブロック
１０００〜８０００ マルチメディア装置
１０１０〜８０１０ 発振器
１０２０〜８０２０ クロック発生部
１０３０〜８０３０ 位相ロックループ
１０４０〜８０４０ プロセッサー
１０５０〜８０５０ メモリー
１０６０〜８０６０ ディスプレー制御部
１０７０〜８０７０ ディスプレー部
１０８０〜８０８０ サウンド制御部
１０９０〜８０９０ スピーカー
１１００〜８１００ 格納部
１１１０〜８１１０ モデム
１１２０〜７１２０ イメージプロセシング部
１１３０〜８１３０ カメラ
１１４０〜８１４０ 使用者インターフェイス
１１５０〜８１５０ コーデック部
９１００ スマートフォン
９２００ タブレットコンピューター
９３００ モバイルコンピューター
９４００ コンピューター
９５００ テレビ
【技術分野】
【０００１】
本発明は電子回路に、より詳細にはレベル変換器、それを含むシステムオンチップ、及びそれを含むマルチメディア装置に関する。
【背景技術】
【０００２】
レベル変換器（ｌｅｖｅｌ ｓｈｉｆｔｅｒ）は第１電圧ドメインの信号を受信し、第１電圧と異なる第２電圧ドメインの信号を出力する素子である。互いに異なる電圧を使用する複数の電圧ドメインの間でレベル変換器が使用される。
【０００３】
システムオンチップ（ＳＯＣ、Ｓｙｓｔｅｍ−Ｏｎ−Ｃｈｉｐ）は複数のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）及びプロセッサーを含む。プロセッサーはＩＰより速い動作速度を有する。プロセッサーの動作性能を向上させるために、プロセッサーへ供給されるクロックの電圧レベルはＩＰへ供給されるクロックの電圧レベルより高く設定され得る。プロセッサーへ供給されるクロックの電圧レベルを上昇させるために、システムオンチップ（ＳＯＣ）でレベル変換器が使用され得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許公開第１０−２００６−０１１９６６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は向上された信頼性を有するレベル変換器、それを含むシステムオンチップ、及びそれを含むマルチメディア装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の実施形態によるレベル変換器は、入力ノードと、前記入力ノードを通じて受信される第１電圧ドメインの入力クロックに応じて第２電圧ドメインの出力クロックを発生するように構成される第１及び第２電圧変換回路と、及び前記出力クロックを出力する出力ノードと、を含み、前記第１及び第２電圧変換回路は同一な構造を有し、前記入力ノード及び出力ノードの間に並列に連結される。
【０００７】
実施形態として、前記第１電圧変換回路は前記第２電圧ドメインで動作する少なくとも２つのインバータを含む。
【０００８】
実施形態として、前記第２電圧変換回路は前記第１電圧ドメインで動作する少なくとも１つのインバータと前記第２電圧ドメインで動作する少なくとも１つのインバータとを含む。
【０００９】
実施形態として、前記第２電圧ドメインで動作する少なくとも１つのインバータは前記第１電圧ドメインで動作する少なくとも１つのインバータの出力を受信するように構成される。
【００１０】
実施形態として、前記第１電圧変換回路は前記入力ノードの電圧にしたがって第２電圧又は接地電圧を出力する第１インバータ及び前記第１インバータの出力にしたがって前記第２電圧又は接地電圧を出力ノードに出力する第２インバータを含み、前記第２電圧変換回路は前記入力ノードの電圧にしたがって前記第１電圧又は接地電圧を出力する第３インバータ及び前記第３インバータの出力にしたがって前記第２電圧又は接地電圧を前記出力ノードに出力する第４インバータを含む。
【００１１】
実施形態として、前記第１乃至第４インバータはＣＭＯＳインバータである。
【００１２】
本発明の実施形態によるシステムオンチップは、第１電圧ドメインの第１クロックを発生するように構成される位相ロックループ（ＰＬＬ）と、前記第１クロックに応じて動作する周辺ブロック、オーディオブロック、ディスプレーブロック、グラフィックブロック、イメージプロセシングブロック、及びコーデックブロックと、前記第１クロックに基づいて、第２電圧ドメインの第２クロックを発生するレベル変換器と、前記第２クロックに応じて動作するプロセッサーを含み、前記レベル変換器は入力ノード及び出力ノードの間に並列に連結され、同一な構造を有する第１及び第２電圧変換回路を含む。
【００１３】
実施形態として、前記第１電圧変換回路は前記第２電圧ドメインで動作し、直列に連結された第１及び第２インバータを含み、前記第２電圧変換回路は前記第１電圧ドメインで動作する第３インバータ、及び前記第２電圧ドメインで前記第３インバータの出力に応じて動作する第４インバータを含む。
【００１４】
実施形態として、前記第２電圧ドメインの電圧レベルは前記第１電圧ドメインの電圧レベルより高い。
【００１５】
本発明の実施形態によるマルチメディア装置は、プロセッサーと、前記プロセッサーの動作メモリーと、前記プロセッサーの制御にしたがって外部と通信するように構成されるモデムと、前記プロセッサーの制御にしたがってデータを格納するように構成される格納部と、外部の信号を感知して前記プロセッサーに伝達するように構成される使用者インターフェイス（Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ）と、前記プロセッサーの制御にしたがって、ディスプレー部を通じて映像を表示するように構成されるディスプレー制御部と、前記プロセッサーの制御にしたがって、スピーカーを通じて音を出力するように構成されるサウンド制御部と、前記プロセッサーの制御にしたがってエンコーディング及びデコーディングを遂行するコーデック部と、発振器の出力にしたがってクロックを発生するように構成されるクロック発生部と、前記クロックに同期される第１電圧ドメインの第１クロックを発生する位相ロックループと、及び前記第１クロックに応じて第２電圧ドメインの第２クロックを発生するように構成されるレベル変換器と、を含み、前記プロセッサーは前記第２クロックに応じて動作し、前記レベル変換器は入力ノード及び出力ノードの間に並列に連結され、同一な構造を有する第１及び第２電圧変換回路を含む。
【００１６】
実施形態として、前記入力ノードの電圧にしたがって前記第２電圧ドメインの第２電圧又は接地電圧を出力する第１インバータと、前記第１インバータの出力にしたがって前記第２電圧又は接地電圧を出力ノードに出力する第２インバータと、前記入力ノードの電圧にしたがって前記第１電圧ドメインの第１電圧又は接地電圧を出力する第３インバータと、及び前記第３インバータの出力にしたがって前記第２電圧又は接地電圧を前記出力ノードに出力する第４インバータを含む。
【００１７】
実施形態として、前記プロセッサー、動作メモリー、ディスプレー制御部、サウンド制御部、コーデック部、及び位相ロックループはシステムオンチップに含まれ、前記動作メモリー、ディスプレー制御部、サウンド制御部、及びコーデック部は前記第１クロックに応じて動作する。
【００１８】
実施形態として、前記プロセッサーの制御にしたがって、カメラから獲得されるイメージデータを処理するように構成されるイメージプロセシング部をさらに含む。
【００１９】
実施形態として、前記プロセッサー、ディスプレー制御部、サウンド制御部、イメージプロセシング部、動作メモリー、コーデック部、及び位相ロックループはシステムオンチップに含まれ、前記ディスプレー制御部、サウンド制御部、イメージプロセシング部、動作メモリー、及びコーデック部は前記第１クロックに応じて動作する。
【００２０】
実施形態として、前記プロセッサー、ディスプレー制御部、サウンド制御部、モデム、イメージプロセシング部、動作メモリー、コーデック部、及び位相ロックループはシステムオンチップに含まれ、前記ディスプレー制御部、サウンド制御部、モデム、イメージプロセシング部、動作メモリー、及びコーデック部は前記第１クロックに応じて動作する。
【００２１】
実施形態として、前記プロセッサー、ディスプレー制御部、サウンド制御部、動作メモリー、コーデック部、及び位相ロックループはシステムオンチップに含まれ、前記ディスプレー制御部、サウンド制御部、動作メモリー、及びコーデック部は前記第１クロックに応じて動作する。
【００２２】
実施形態として、前記プロセッサー、ディスプレー制御部、サウンド制御部、動作メモリー、及び位相ロックループはシステムオンチップに含まれ、前記ディスプレー制御部、サウンド制御部、及び動作メモリーは前記第１クロックに応じて動作する。
【００２３】
実施形態として、前記プロセッサー、ディスプレー制御部、動作メモリー、及び位相ロックループはシステムオンチップに含まれ、前記ディスプレー制御部、及び動作メモリーは前記第１クロックに応じて動作する。
【００２４】
実施形態として、前記プロセッサー、動作メモリー、及び位相ロックループはシステムオンチップに含まれ、前記動作メモリーは前記第１クロックに応じて動作する。
【００２５】
実施形態として、前記プロセッサー、サウンド制御部、動作メモリー、及び位相ロックループはシステムオンチップに含まれ、前記サウンド制御部及び動作メモリーは前記第１クロックに応じて動作する。
【００２６】
実施形態として、前記プロセッサー、動作メモリー、モデム、格納部、使用者インターフェイス、ディスプレー制御部、ディスプレー部、サウンド制御部、スピーカー、発振器、クロック発生部、カメラ、イメージプロセシング部、コーデック部、及び位相ロックループはモバイル装置に包含される。
【００２７】
実施形態として、前記プロセッサー、動作メモリー、モデム、格納部、使用者インターフェイス、ディスプレー制御部、ディスプレー部、サウンド制御部、スピーカー、発振器、クロック発生部、カメラ、イメージプロセシング部、コーデック部、及び位相ロックループはスマートテレビ（Ｓｍａｒｔ Ｔｅｌｅｖｉｓｉｏｎ）に包含される。
【００２８】
本発明の実施形態によるレベル変換器は、第１電圧変換回路と、及び入力ノードと出力ノードの間に前記第１電圧変換回路と並列に連結される第２電圧変換回路を含み、前記入力ノードに入力される第１電圧ドメインの第１クロックに応じて前記出力ノードから第２電圧ドメインの第２クロックが出力され、前記第１クロックの立ち上がりエッジ及び前記第２クロックの立ち上がりエッジ間の遅延時間は前記第１クロックの立ち下がりエッジ及び前記第２クロックの立ち下がりエッジ間の遅延時間と同一である。
【発明の効果】
【００２９】
本発明によると、レベル変換器の出力クロックの高レベル区間の幅と低レベル区間の幅とが平準化される。したがって、向上された信頼性を有するレベル変換器、それを含むシステムオンチップ、及びそれを含むマルチメディア装置が提供される。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態によるレベル変換器を示すブロック図である。
【図２】本発明の実施形態によるレベル変換器を示す回路図である。
【図３】第１クロックが立ち上がる時、図２を参照して説明された第１乃至第４インバータの動作を示す図面である。
【図４】第１クロックが立ち下がる時、図２を参照して説明された第１乃至第４インバータの動作を示す図面である。
【図５】図１乃至図４を参照して説明されたレベル変換器の入力クロック及び出力クロックを示すタイミング図である。
【図６】図１乃至図５を参照して説明されたレベル変換器を含むシステムオンチップを示すブロック図である。
【図７】本発明の実施形態によるレベル変換器を含むマルチメディア装置の第１例を示すブロック図である。
【図８】本発明の実施形態によるレベル変換器を含むマルチメディア装置の第２例を示すブロック図である。
【図９】本発明の実施形態によるレベル変換器を含むマルチメディア装置の第３例を示すブロック図である。
【図１０】本発明の実施形態によるレベル変換器を含むマルチメディア装置の第４例を示すブロック図である。
【図１１】本発明の実施形態によるレベル変換器を含むマルチメディア装置の第５例を示すブロック図である。
【図１２】本発明の実施形態によるレベル変換器を含むマルチメディア装置の第６例を示すブロック図である。
【図１３】本発明の実施形態によるレベル変換器を含むマルチメディア装置の第７例を示すブロック図である。
【図１４】本発明の実施形態によるレベル変換器を含むマルチメディア装置の第８例を示すブロック図である。
【図１５】本発明の実施形態によるスマートフォンを示す図面である。
【図１６】本発明の実施形態によるタブレットコンピューターを示す図面である。
【図１７】本発明の実施形態によるモバイルコンピューターを示す図面である。
【図１８】本発明の実施形態によるコンピューターを示す図面である。
【図１９】本発明の実施形態によるテレビを示す図面である。
【発明を実施するための形態】
【００３１】
以下で、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の実施形態を添付された図面を参照して説明する。
【００３２】
図１は本発明の実施形態によるレベル変換器１００を示すブロック図である。図１を参照すれば、レベル変換器１００は第１電圧変換回路１１０及び第２電圧変換回路１２０を含む。第１及び第２電圧変換回路１１０、１２０は入力ノードＡ及び出力ノードＦの間に並列に連結される。
【００３３】
第１電圧変換回路１１０は入力ノードＡを通じて第１電圧Ｖ１に対応する第１電圧ドメインの第１クロックＣＬＫ１を受信する。第１クロックＣＬＫ１は第１電圧Ｖ１のスウィング（ｓｗｉｎｇ）幅を有することができる。第１電圧変換回路１１０は受信された第１クロックＣＬＫ１に基づいて、第２電圧Ｖ２に対応する第２電圧ドメインの信号を発生する。第２クロックＣＬＫ２は第２電圧Ｖ２のスウィング幅を有することができる。
【００３４】
第１電圧変換回路１１０は第１及び第２インバータ１１１、１１３を含む。第１インバータ１１１は第１クロックＣＬＫ１に応じて第２電圧Ｖ２及び接地電圧ＶＳＳの中で１つを出力するように構成される。第２インバータ１１３は第１インバータ１１１の出力に応じて第２電圧Ｖ２及び接地電圧ＶＳＳの中で１つを出力するように構成される。即ち、第２インバータ１１３は第１クロックＣＬＫ１に同期される第２電圧ドメインの信号を出力する。
【００３５】
第２電圧変換回路１２０は入力ノードＡを通じて第１電圧ドメインの第１クロックＣＬＫ１を受信する。第１電圧変換回路１１０は受信された第１クロックＣＬＫ１に基づいて第２電圧ドメインの信号を発生する。
【００３６】
第２電圧変換回路１２０は第１電圧変換回路１１０と同一な構造を有する。第２電圧変換回路１２０は第３及び第４インバータ１２１、１２３を含む。第３インバータ１２１は第１クロックＣＬＫ１に応じて第１電圧Ｖ１及び接地電圧ＶＳＳの中で１つを出力するように構成される。第４インバータ１２３は第３インバータ１２１の出力に応じて第２電圧Ｖ２及び接地電圧ＶＳＳの中で１つを出力するように構成される。即ち、第４インバータ１２３は第１クロックＣＬＫ１に同期される第２電圧ドメインの信号を出力する。
【００３７】
第１及び第２電圧変換回路１１０、１２０は出力ノードＦで混合される。第１電圧変換回路１１０は第１クロックＣＬＫ１に同期される第２電圧ドメインの信号を出力する。第２電圧変換回路１２０また第１クロックＣＬＫ１に同期される第２電圧ドメインの信号を出力する。即ち、出力ノードＦで、第１クロックＣＬＫ１に同期される第２電圧ドメインの信号が生成される。出力ノードＦの信号は第２電圧ドメインの第２クロックＣＬＫ２へ出力される。
【００３８】
図２は本発明の実施形態によるレベル変換器１００を示す回路図である。例示的に、図１を参照して説明された第１乃至第４インバータ１１１、１１３、１２１、１２３の内部回路が図示されている。例示的に、第１乃至第４インバータ１１１、１１３、１２１、１２３各々はＣＭＯＳインバータであり得る。しかし、第１乃至第４インバータ１１１、１１３、１２１、１２３の内部回路は図２に図示された回路に限定されない、
【００３９】
図１及び図２を参照すれば、第１インバータ１１１は第１ＰＭＯＳトランジスターＰ１及び第１ＮＭＯＳトランジスターＮ１を含む。第１ＰＭＯＳトランジスターＰ１のゲートは入力ノードＡに連結される。第１ＰＭＯＳトランジスターＰ１の一端へ第２電圧Ｖ２が供給され、他端は出力ノードＢに連結される。第１ＮＭＯＳトランジスターＮ１のゲートは入力ノードＡに連結される。第１ＮＭＯＳトランジスターＮ１の一端は接地ノードに連結され、他端は出力ノードＢに連結される。
【００４０】
第２インバータ１１３は第１インバータ１１１と同一な構造を有する。第２インバータ１１３は第２ＰＭＯＳトランジスターＰ２及び第２ＮＭＯＳトランジスターＮ２を含む。第２ＰＭＯＳトランジスターＰ２のゲートは第１インバータ１１１の出力ノードＢに連結される。第２ＰＭＯＳトランジスターＰ２の一端へ第２電圧Ｖ２が供給され、他端は出力ノードＣに連結される。第２ＮＭＯＳトランジスターＮ２のゲートは第１インバータ１１１の出力ノードＢに連結される。第２ＮＭＯＳトランジスターＮ２の一端は接地ノードに連結され、他端は出力ノードＣに連結される。
【００４１】
第３インバータ１２１は第１インバータ１１１と同一な構造を有する。第３インバータ１２１は第３ＰＭＯＳトランジスターＰ３及び第３ＮＭＯＳトランジスターＮ３を含む。第３ＰＭＯＳトランジスターＰ３のゲートは入力ノードＡに連結される。第３ＰＭＯＳトランジスターＰ３の一端へ第１電圧Ｖ１が供給され、他端は出力ノードＤに連結される。第３ＮＭＯＳトランジスターＮ３のゲートは入力ノードＡに連結される。第３ＮＭＯＳトランジスターＮ３の一端は接地ノードに連結され、他端は出力ノードＤに連結される。
【００４２】
第４インバータ１２３は第１インバータ１１１と同一な構造を有する。第４インバータ１２３は第４ＰＭＯＳトランジスターＰ４及び第４ＮＭＯＳトランジスターＮ４を含む。第４ＰＭＯＳトランジスターＰ４のゲートは第３インバータ１２１の出力ノードＤに連結される。第４ＰＭＯＳトランジスターＰ４の一端へ第２電圧Ｖ２が供給され、他端は出力ノードＥに連結される。第４ＮＭＯＳトランジスターＮ４のゲートは第３インバータ１２１の出力ノードＤに連結される。第４ＮＭＯＳトランジスターＮ４の一端は接地ノードに連結され、他端は出力ノードＥに連結される。
【００４３】
図３は第１クロックＣＬＫ１が立ち上がる時、図２を参照して説明された第１乃至第４インバータ１１１、１１３、１２１、１２３の動作を示す図面である。図２及び図３を参照すれば、第１クロックＣＬＫ１は接地電圧ＶＳＳから第１電圧Ｖ１に上昇する。第１クロックＣＬＫ１が第１電圧Ｖ１である時、第１インバータ１１１の第１ＰＭＯＳトランジスターＰ１はターンオフされ、第１ＮＭＯＳトランジスターＮ１はターンオンされる。即ち、第１インバータ１１１の出力ノードＢは接地ノードに連結される。
【００４４】
第１クロックＣＬＫ１が接地電圧ＶＳＳである時、第１インバータ１１１の出力ノードＢへ第１ＰＭＯＳトランジスターＰ１を通じて第２電圧Ｖ２が供給される。したがって、第１クロックＣＬＫ１が接地電圧ＶＳＳから第１電圧Ｖ１に上昇する時、第１インバータ１１１の出力ノードＢの電圧は第２電圧Ｖ２から接地電圧ＶＳＳへ放電される。
【００４５】
具体的に、第１ＮＭＯＳトランジスターＮ１のドレーンＤ１へ第２電圧Ｖ２が印加され、ゲートＧ１へ第１電圧Ｖ１が印加され、ソースＳ１へ接地電圧ＶＳＳが印加された状態で、第１ＮＭＯＳトランジスターＮ１のチャンネルを通じて出力ノードＢの電圧が放電される。この時、第１インバータ１１１の出力ノードＢの電圧が接地電圧ＶＳＳへ放電されるのに所要される時間は第１時間Ｔ１であり得る。第１時間Ｔ１は第１インバータ１１１の出力ノードＢの電圧が第１クロックＣＬＫ１の立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）に同期されて立ち下がる時までの遅延時間であり得る。
【００４６】
第１インバータ１１１の出力電圧が接地電圧ＶＳＳである時、第２インバータ１１３の第２ＮＭＯＳトランジスターＮ２はターンオフされ、第２ＰＭＯＳトランジスターＰ２はターンオンされる。即ち、第２インバータ１１３の出力ノードＣへ第２電圧Ｖ２が供給される。
【００４７】
第１インバータ１１１の出力電圧が第２電圧Ｖ２である時、第２インバータ１１３の出力ノードＣへ第２ＮＭＯＳトランジスターＮ２を通じて接地電圧ＶＳＳが供給される。したがって、第１インバータ１１１の出力電圧が第２電圧Ｖ２から接地電圧ＶＳＳに下降する時、第２インバータ１１３の出力ノードＣの電圧は接地電圧ＶＳＳから第２電圧Ｖ２に充電される。
【００４８】
具体的に、第２ＰＭＯＳトランジスターＰ２のソースＳ２へ第２電圧Ｖ２が印加され、ゲートＧ２へ接地電圧ＶＳＳが印加され、ドレーンＤ２へ接地電圧ＶＳＳが印加された状態で、第２ＰＭＯＳトランジスターＰ２のチャンネルを通じて出力ノードＣの電圧が充電される。この時、第２インバータ１１３の出力ノードＣの電圧が第２電圧Ｖ２に充電されるのに所要される時間は第２時間Ｔ２であり得る。第２時間Ｔ２は第２インバータ１１３の出力ノードＣの電圧が第１インバータ１１１の出力電圧の立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）に同期されて立ち上がる時までの遅延時間であり得る。
【００４９】
第１クロックＣＬＫ１は接地電圧ＶＳＳから第１電圧Ｖ１に上昇する。第１クロックＣＬＫ１が第１電圧Ｖ１である時、第３インバータ１２１の第３ＰＭＯＳトランジスターＰ１はターンオフされ、第３ＮＭＯＳトランジスターＮ３はターンオンされる。即ち、第３インバータ１２１の出力ノードＤへ接地電圧ＶＳＳが供給される。
【００５０】
第１クロックＣＬＫ１が接地電圧ＶＳＳである時、第３インバータ１２１の出力ノードＤへ第３ＰＭＯＳトランジスターＰ３を通じて第１電圧Ｖ１が供給される。したがって、第１クロックＣＬＫ１が接地電圧ＶＳＳから第１電圧Ｖ１に上昇する時、第３インバータ１２１の出力ノードＤの電圧は第１電圧Ｖ１から接地電圧ＶＳＳへ放電される。
【００５１】
具体的に、第３ＮＭＯＳトランジスターＮ３のドレーンＤ３へ第１電圧Ｖ１が印加され、ゲートＧ３へ第１電圧Ｖ１が印加され、ソースＳ３へ接地電圧ＶＳＳが印加された状態で、第３ＮＭＯＳトランジスターＮ３のチャンネルを通じて出力ノードＤの電圧が放電される。この時、第３インバータ１２１の出力ノードＤの電圧が接地電圧ＶＳＳへ放電されるのに所要される時間は第３時間Ｔ３であり得る。第３時間Ｔ３は第３インバータ１２１の出力ノードＤの電圧が第１クロックＣＬＫ１の立ち上がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）に同期されて立ち下がる時までの遅延時間であり得る。
【００５２】
第３インバータ１２１の出力が接地電圧ＶＳＳである時、第４インバータ１２３の第４ＮＭＯＳトランジスターＮ４はターンオフされ、第４ＰＭＯＳトランジスターＰ４はターンオンされる。即ち、第４インバータ１２３の出力ノードＥへ第２電圧Ｖ２が供給される。
【００５３】
第３インバータ１２１の出力電圧が第１電圧Ｖ１である時、第４インバータ１２３の出力ノードＥへ第４ＮＭＯＳトランジスターＮ４を通じて接地電圧ＶＳＳが供給される。したがって、第３インバータ１２１の出力電圧が第１電圧Ｖ１から接地電圧ＶＳＳに下降する時、第４インバータ１２３の出力ノードＥの電圧は接地電圧ＶＳＳから第２電圧Ｖ２に充電される。
【００５４】
具体的に、第４ＰＭＯＳトランジスターＰ４のソースＳ４へ第２電圧Ｖ２が印加され、ゲートＧ４へ接地電圧ＶＳＳが印加され、ドレーンＤ４へ接地電圧ＶＳＳが印加された状態で、第４ＰＭＯＳトランジスターＰ４のチャンネルを通じて出力ノードＥの電圧が充電される。この時、第４インバータ１２３の第４ＰＭＯＳトランジスターＰ４のバイアス条件は第２インバータ１１３の第２ＰＭＯＳトランジスターＰ２のバイアス条件と同一である。したがって、第４インバータ１２３の出力ノードＥの電圧が第２電圧Ｖ２へ充電されるのに所要される時間は第２時間Ｔ２であり得る。第２時間Ｔ２は第４インバータ１２３の出力ノードＥの電圧が第３インバータ１２１の出力電圧の立ち下がりエッジに同期されて立ち上がる時までの遅延時間であり得る。
【００５５】
図４は第１クロックＣＬＫ１が立ち下がる時、図２を参照して説明された第１乃至第４インバータ１１１、１１３、１２１、１２３の動作を示す図面である。図２及び図４を参照すれば、第１クロックＣＬＫ１は第１電圧Ｖ１から接地電圧ＶＳＳに下降する。第１クロックＣＬＫ１が接地電圧ＶＳＳである時、第１インバータ１１１の第１ＮＭＯＳトランジスターＮ１はターンオフされ、第１ＰＭＯＳトランジスターＰ１はターンオンされる。即ち、第１インバータ１１１の出力ノードＢへ第２電圧Ｖ２が供給される。
【００５６】
第１クロックＣＬＫ１が第１電圧Ｖ１である時、第１インバータ１１１の出力ノードＢへ第１ＮＭＯＳトランジスターＮ１を通じて接地電圧ＶＳＳが供給される。したがって、第１クロックＣＬＫ１が第１電圧Ｖ１から接地電圧ＶＳＳに下降する時、第１インバータ１１１の出力ノードＢの電圧は接地電圧ＶＳＳから第２電圧Ｖ２に充電される。
【００５７】
具体的に、第１ＰＭＯＳトランジスターＰ１のソースＳ５へ第２電圧Ｖ２が印加され、ゲートＧ６へ接地電圧ＶＳＳが印加され、ドレーンＤ６へ接地電圧ＶＳＳが印加された状態で、第１ＰＭＯＳトランジスターＰ１のチャンネルを通じて出力ノードＢの電圧が充電される。第１ＰＭＯＳトランジスターＰ１のバイアス条件は図３を参照して説明された第２インバータ１１３の第２ＰＭＯＳトランジスターＰ２のバイアス条件と同一である。したがって、第１インバータ１１１の出力ノードＢの電圧が第２電圧Ｖ２に充電されるのに所要される時間は第２時間Ｔ２であり得る。第２時間Ｔ２は第１インバータ１１１の出力ノードＢの電圧が第１クロックＣＬＫ１の立ち下がりエッジに同期されて立ち上がる時までの遅延時間であり得る。
【００５８】
第１インバータ１１１の出力電圧が第２電圧Ｖ２である時、第２インバータ１１３の第２ＰＭＯＳトランジスターＰ２はターンオフされ、第２ＮＭＯＳトランジスターＮ２はターンオンされる。即ち、第２インバータ１１３の出力ノードＣへ接地電圧ＶＳＳが供給される。
【００５９】
第１インバータ１１１の出力電圧が接地電圧ＶＳＳである時、第２インバータ１１３の出力ノードＣへ第２ＰＭＯＳトランジスターＰ２を通じて第２電圧Ｖ２が供給される。したがって、第１インバータ１１１の出力電圧が接地電圧ＶＳＳから第２電圧Ｖ２に上昇した時に、第２インバータ１１３の出力ノードＣの電圧は第２電圧Ｖ２から接地電圧ＶＳＳへ放電される。
【００６０】
具体的に、第２ＮＭＯＳトランジスターＮ２のドレーンＤ７へ第２電圧Ｖ２が印加され、ゲートＧ７へ第２電圧Ｖ２が印加され、ソースＳ７へ接地電圧ＶＳＳが印加された状態で、第２ＮＭＯＳトランジスターＮ２のチャンネルを通じて出力ノードＣの電圧が放電される。
【００６１】
この時、トランジスターの種類がＮＭＯＳトランジスターであることを除外すれば、第２ＮＭＯＳトランジスターＮ２のバイアス条件は第１インバータ１１１の第１ＰＭＯＳトランジスターＰ１のバイアス条件と同一である。第２ＮＭＯＳトランジスターＮ２のゲート−ソース電圧差は第２電圧Ｖ２であり、第１ＰＭＯＳトランジスターＰ１のゲート−ソース電圧差また第２電圧Ｖ２である。第２ＮＭＯＳトランジスターＮ２のドレーン−ソース電圧差は第２電圧Ｖ２であり、第１ＰＭＯＳトランジスターＰ１のドレーン−ソース電圧差また第２電圧Ｖ２である。
【００６２】
第１乃至第４インバータ１１１、１１３、１２１、１２３各々は１つのＰＭＯＳトランジスター及び１つのＮＭＯＳトランジスターを含む。第１乃至第４インバータ１１１、１１３、１２１、１２３の入力電圧が低レベルである時、第１乃至第４インバータ１１１、１１３、１２１、１２３の出力電圧はＰＭＯＳトランジスターＰ１〜Ｐ４によって生成される。第１乃至第４インバータ１１１、１１３、１２１、１２３の入力電圧が高レベルである時、第１乃至第４インバータ１１１、１１３、１２１、１２３の出力電圧はＮＭＯＳトランジスターＮ１〜Ｎ４によって生成される。
【００６３】
低レベル出力及び高レベル出力を有するように、第１乃至第４インバータ１１１、１１３、１２１、１２３が形成され得る。例えば、高レベルを出力する時、充電する電流量と低レベルを出力する時、放電する電流量とが平準化されるように、第１乃至第４インバータ１１１、１１３、１２１、１２３が形成され得る。同一なバイアス条件で、第１乃至第４ＮＭＯＳトランジスターＮ１〜Ｎ４は第１乃至第４ＰＭＯＳトランジスターＰ１〜Ｐ４と同様に動作するように形成され得る。同一なバイアス条件で、第２ＮＭＯＳトランジスターＮ２を通じて流れる電流の量は第１ＰＭＯＳトランジスターＰ１を通じて流れる電流の量と同一であり得る。
【００６４】
第２ＮＭＯＳトランジスターＮ２のバイアス条件が第１ＰＭＯＳトランジスターＰ１のバイアス条件と同一であるので、第２インバータ１１３の出力ノードＣの電圧が接地電圧ＶＳＳへ放電されるのに所要される時間は第２時間Ｔ２であり得る。第２時間Ｔ２は第２インバータ１１３の出力ノードＣの電圧が第１インバータ１１１の出力電圧の立ち上がりエッジに同期されて立ち下がる時までの遅延時間であり得る。
【００６５】
第１クロックＣＬＫ１が接地電圧ＶＳＳである時、第３インバータ１２１の第３ＮＭＯＳトランジスターＮ１はターンオフされ、第３ＰＭＯＳトランジスターＰ３はターンオンされる。即ち、第３インバータ１２１の出力ノードＤへ第１電圧Ｖ１が供給される。
【００６６】
第１クロックＣＬＫ１が第１電圧Ｖ１である時、第３インバータ１２１の出力ノードＤへ第３ＮＭＯＳトランジスターＮ３を通じて接地電圧ＶＳＳが供給される。したがって、第１クロックＣＬＫ１が第１電圧Ｖ１から接地電圧ＶＳＳに下降する時、第３インバータ１２１の出力ノードＤの電圧は接地電圧ＶＳＳから第１電圧Ｖ１に充電される。
【００６７】
具体的に、第３ＰＭＯＳトランジスターＰ３のソースＳ７へ第１電圧Ｖ１が印加され、ゲートＧ７へ接地電圧ＶＳＳが印加され、ドレーンＤ７へ接地電圧ＶＳＳが印加された状態で、第３ＰＭＯＳトランジスターＰ３のチャンネルを通じて出力ノードＤの電圧が充電される。
【００６８】
この時、トランジスターの種類がＰＭＯＳトランジスターであることを除外すれば、第３ＰＭＯＳトランジスターＰ２のバイアス条件は図３を参照して説明された第３ＮＭＯＳトランジスターＮ３のバイアス条件と同一である。第３ＰＭＯＳトランジスターＰ３のゲート−ソース電圧差は第１電圧Ｖ１であり、第３ＮＭＯＳトランジスターＮ３のゲート−ソース電圧差また第１電圧Ｖ１である。第３ＰＭＯＳトランジスターＰ３のドレーン−ソース電圧差は第１電圧Ｖ１であり、第３ＮＭＯＳトランジスターＮ３のドレーン−ソース電圧差また第１電圧Ｖ１である。
【００６９】
したがって、第３インバータ１２１の出力ノードＤの電圧が第１電圧Ｖ１に充電されるのに所要される時間は第３時間Ｔ３であり得る。第３時間Ｔ３は第３インバータ１２１の出力ノードＤの電圧が第１クロックＣＬＫ１の立ち下がりエッジに同期されて立ち上がる時までの遅延時間であり得る。
【００７０】
第３インバータ１２１の出力電圧が第１電圧Ｖ１である時、第４インバータ１２３の第４ＰＭＯＳトランジスターＰ４はターンオフされ、第４ＮＭＯＳトランジスターＮ４はターンオンされる。即ち、第４インバータ１２３の出力ノードＥへ接地電圧ＶＳＳが供給される。
【００７１】
第３インバータ１２１の出力電圧が接地電圧ＶＳＳである時、第４インバータ１２３の出力ノードＥへ第４ＰＭＯＳトランジスターＰ４を通じて第２電圧Ｖ２が供給される。したがって、第３インバータ１２１の出力電圧が接地電圧ＶＳＳから第１電圧Ｖ１に上昇する時、第４インバータ１２３の出力ノードＥの電圧は第２電圧Ｖ２から接地電圧ＶＳＳへ放電される。
【００７２】
具体的に、第４ＮＭＯＳトランジスターＮ４のドレーンＤ８へ第２電圧Ｖ２が印加され、ゲートＧ８へ第１電圧Ｖ１が印加され、ソースＳ８へ接地電圧ＶＳＳが印加された状態で、第４ＰＭＯＳトランジスターＰ４のチャンネルを通じて出力ノードＥの電圧が放電される。
【００７３】
この時、第４インバータ１２３の第４ＮＭＯＳトランジスターＮ４のバイアス条件は図３を参照して説明された第１ＮＭＯＳトランジスターＮ１のバイアス条件と同一である。したがって、第４インバータ１２３の出力ノードＥの電圧が接地電圧ＶＳＳへ放電されるのに所要される時間は第１時間Ｔ１であり得る。第１時間Ｔ１は第４インバータ１２３の出力ノードＥの電圧が第３インバータ１２１の出力電圧の立ち上がりエッジに同期されて立ち下がる時までの遅延時間であり得る。
【００７４】
図５は図１乃至図４を参照して説明されたレベル変換器１００の入力クロックＣＬＫ１及び出力クロックＣＬＫ２を示すタイミング図である。図１乃至図５を参照すれば、第１クロックＣＬＫ１がレベル変換器１００へ入力される。第１クロックＣＬＫ１は第１電圧Ｖ１のスウィング幅を有する。第１クロックＣＬＫ１は周期的に反複される立ち上がりエッジ及び立ち下がりエッジを有する。
【００７５】
第２クロックＣＬＫ２がレベル変換器１００から出力される。第２クロックＣＬＫ２は第２電圧Ｖ２のスウィング幅を有する。第１クロックＣＬＫ１の立ち上がりエッジに同期されて、第２クロックＣＬＫ２が立ち上がる。第２クロックＣＬＫ２は第１電圧変換回路１１０の第１及び第２インバータ１１１、１１３の充電と放電、及び第２電圧変換回路１２０の第３及び第４インバータ１２１、１２３の充電と放電によって上昇する。
【００７６】
図３を参照して説明されたように、第１クロックＣＬＫ１が上昇し、第１時間Ｔ１後に、第１インバータ１１１の出力電圧が減少して接地電圧ＶＳＳに到達する。第１インバータ１１１の出力電圧が下降し、第２時間Ｔ２後に、第２インバータ１１３の出力電圧が増加して第２電圧Ｖ２に到達する。第１クロックＣＬＫ１が上昇し、第３時間Ｔ３後に、第３インバータ１２１の出力電圧が下降して接地電圧ＶＳＳに到達する。第３インバータ１２１の出力電圧が下降し、第２時間Ｔ２後に、第４インバータ１２３の出力電圧が上昇して第２電圧Ｖ２に到達する。
【００７７】
第２及び第４インバータ１１３、１２３の出力電圧が混合されて第２クロックＣＬＫ２が形成される。即ち、第１クロックＣＬＫ１の立ち上がりエッジと第２クロックＣＬＫ２の立ち上がりエッジとの間の遅延Ｄ１は第１時間Ｔ１、第２時間Ｔ２、及び第３時間Ｔ３が加算されて発生される。
【００７８】
図４を参照して説明されたように、第１クロックＣＬＫ１が下降し、第２時間Ｔ２後に、第１インバータ１１１の出力電圧が上昇して第２電圧Ｖ２に到達する。第１インバータ１１１の出力電圧が上昇し、第２時間Ｔ２後に、第２インバータ１１３の出力電圧が下降して接地電圧ＶＳＳに到達する。第１クロックＣＬＫ１が下降し、第３時間Ｔ３後に、第３インバータ１２１の出力電圧が上昇して第１電圧Ｖ１に到達する。第３インバータ１２１の出力電圧が上昇し、第１時間Ｔ１後に、第４インバータ１２３の出力電圧が下降して接地電圧ＶＳＳに到達する。
【００７９】
第２及び第４インバータ１１３、１２３の出力電圧が混合されて、第２クロックＣＬＫ２が形成される。即ち、第１クロックＣＬＫの立ち下がりエッジと第２クロックＣＬＫ２の立ち下がりエッジの間の遅延Ｄ２は第１時間Ｔ１、第２時間Ｔ２、及び第３時間Ｔ３が加算されて発生される。
【００８０】
上述したように、第１及び第２クロックＣＬＫ１、ＣＬＫ２の立ち上がりエッジの間の遅延Ｄ１を発生させる時間要因Ｔ１、Ｔ２、Ｔ３は立ち下がりエッジの間の遅延Ｄ２を発生させる時間要因Ｔ１、Ｔ２、Ｔ３と同一である。したがって、第１及び第２クロックＣＬＫ１、ＣＬＫ２の立ち上がりエッジの間の遅延Ｄ１と立ち下がりエッジの間の遅延Ｄ２とは同一であり得る。
【００８１】
立ち上がりエッジの間の遅延Ｄ１と立ち下がりエッジの間の遅延Ｄ２とが互に異なる場合、第２クロックＣＬＫ２の一周期の高レベル区間と低レベル区間との比率が可変され得る。
【００８２】
例示的に、立ち上がりエッジの間の遅延Ｄ１が立ち下がりエッジの間の遅延Ｄ２より大きい場合、第２クロックＣＬＫ２の一周期の高レベル区間の比率は第１クロックＣＬＫ１の一周期の高レベル区間の比率より減少する。反対に、立ち下がりエッジの間の遅延Ｄ２が立ち上がりエッジの間の遅延Ｄ１より大きい場合、第２クロックＣＬＫ２の一周期の低レベル区間の比率は第１クロックＣＬＫ１の一周期の低レベル区間の比率より減少する。本発明の実施形態によれば、レベル変換器１００は高レベル及び低レベル区間の比率（Ｄｕｔｙ ｒａｔｉｏ）を維持し、入力される第１クロックＣＬＫ１と他の電圧ドメインの第２クロックＣＬＫ２とを発生できる。したがって、レベル変換器１００の出力クロックの信頼性が向上され得る。
【００８３】
例示的に、第２電圧Ｖ２は第１電圧Ｖ１より低いか、或いは高いことができる。
【００８４】
図６は図１乃至図５を参照して説明されたレベル変換器１００を含むシステムオンチップ５００（ＳＯＣ、Ｓｙｓｔｅｍ−Ｏｎ−Ｃｈｉｐ）を示すブロック図である。図６を参照すれば、システムオンチップ５００はプロセッサー５１０、位相ロックループ５２０、周辺ブロック５３０、オーディオブロック５４０、ディスプレーブロック５５０、グラフィックブロック５６０、イメージプロセシングブロック５７０、及びコーデックブロック５８０を含む。
【００８５】
プロセッサー５１０は第１乃至第８フリップフロップ５１２〜５１９を含む。プロセッサー５１０はレベル変換器１００をさらに包含するか、又はレベル変換器１００に連結され得る。レベル変換器１００は位相ロックループ５２０から第１クロックＣＬＫ１を受信する。第１クロックＣＬＫ１は第１電圧Ｖ１のスウィングを有することができる。レベル変換器１００は高レベル及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に同期される第２クロックＣＬＫ２を発生する。第２クロックＣＬＫ２は第２電圧Ｖ１のスウィングを有することができる。第２電圧Ｖ２は第１電圧Ｖ１より大きくなり得る。
【００８６】
レベル変換器１００で発生された第２クロックＣＬＫ２はプロセッサー５１０のフリップフロップ５１２〜５１９へ供給される。プロセッサー５１０のフリップフロップ５１２〜５１９は第２クロックＣＬＫ２に応じて動作する。
【００８７】
位相ロックループ５２０は外部からクロックＣＬＫを受信する。位相ロックループ５２０は受信されたクロックＣＬＫと同期される第１クロックＣＬＫ１を発生する。第１クロックＣＬＫ１はプロセッサー５１０のレベル変換器１００、周辺ブロック５３０、オーディオブロック５４０、ディスプレーブロック５５０、グラフィックブロック５６０、イメージプロセシングブロック５７０、及びコーデックブロック５８０へ供給される。
【００８８】
周辺ブロック５３０、オーディオブロック５４０、ディスプレーブロック５５０、グラフィックブロック５６０、イメージプロセシングブロック５７０、及びコーデックブロック５８０は第１クロックＣＬＫ１に応じて動作する。周辺ブロック５３０、オーディオブロック５４０、ディスプレーブロック５５０、グラフィックブロック５６０、イメージプロセシングブロック５７０、及びコーデックブロック５８０はＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）であり得る。
【００８９】
オーディオブロック５４０はオーディオデータを処理できる。ディスプレーブロック５５０はモニター（図示せず）のようなディスプレー装置を制御する信号を発生できる。グラフィックブロック５６０はモニター（図示せず）のようなディスプレー装置に表示されるグラフィックデータを処理できる。イメージプロセシングブロック５７０はカメラ（図示せず）のような撮影装置によって撮影されるイメージデータを処理できる。コーデック５８０はオーディオデータのエンコーディング又はデコーディングを遂行できる。コーデック５８０はグラフィックデータのエンコーディング又はデコーディングを遂行できる。
【００９０】
図６に示したように、システムオンチップ５００の周辺ブロック５３０、オーディオブロック５４０、ディスプレーブロック５５０、グラフィックブロック５６０、イメージプロセシングブロック５７０、及びコーデックブロック５８０は第１クロックＣＬＫ１に応じて動作する。プロセッサー５１０は第１電圧ドメインの第１クロックＣＬＫ１が変換された第２電圧ドメインの第２クロックＣＬＫ２に応じて動作できる。第２電圧Ｖ２は第１電圧Ｖ１より高いことができる。
【００９１】
レベル変換器１００は図１乃至図５を参照して説明されたレベル変換器１００であり得る。例示的に、レベル変換器１００は入力ノードＡと出力ノードＦとの間に並列に連結され、同一な構造を有する第１及び第２電圧変換回路１１０、１２０を包含できる。レベル変換器１００の入力クロックＣＬＫ１と出力クロックＣＬＫ２との立ち上がりエッジの間の遅延Ｄ１と立ち下がりエッジの間の遅延Ｄ２とは同一であり得る。したがって、第２クロックＣＬＫ２に応じて動作するプロセッサー５１０の信頼性、及びプロセッサー５１０を含むシステムオンチップ５００の信頼性が向上される。
【００９２】
プロセッサー５１０が高速に動作するように設計される場合、プロセッサー５１０は第２クロックＣＬＫ２の立ち上がりエッジと立ち下がりエッジとの全てに同期されて動作できる。本発明の実施形態によるレベル変換器１００は高レベル区間及び低レベル区間の比率を維持し、第１電圧ドメインの第１クロックＣＬＫ１を第２電圧ドメインの第２クロックＣＬＫ２に変換する。高レベル区間及び低レベル区間の比率が維持されれば、第２クロックＣＬＫ２の立ち上がりエッジと立ち下がりエッジとのマージン（ｍａｒｇｉｎ）が最適化されて維持され得る。したがって、本発明の実施形態によるレベル変換器１００が提供される時、第２クロックＣＬＫ２の立ち上がりエッジと立ち下がりエッジとの全てに同期されて動作するプロセッサー５１０及びシステムオンチップ５００の信頼性が向上され得る。
【００９３】
図７は本発明の実施形態によるレベル変換器１００を含むマルチメディア装置１０００の第１例を示すブロック図である。図７を参照すれば、マルチメディア装置１０００は発振器１０１０、クロック発生部１０２０、位相ロックループ１０３０、プロセッサー１０４０、メモリー１０５０、ディスプレー制御部１０６０、ディスプレー部１０７０、サウンド制御部１０８０、スピーカー１０９０、格納部１１００、モデム１１１０、イメージプロセシング部１１２０、カメラ１１３０、使用者インターフェイス１１４０、及びコーデック部１１５０を含む。
【００９４】
発振器１０１０は特定周波数にしたがって発振する発振信号を発生する。発振信号はクロック発生部１０２０へ供給される。
【００９５】
クロック発生部１０２０は発振器１０１０から供給される発振信号に応じてクロック１０２０を発生する。クロックＣＬＫは位相ロックループ１０３０へ供給され得る。
【００９６】
位相ロックループ１０３０はクロック発生部１０２０から受信されるクロックＣＬＫに応じて第１クロックＣＬＫ１を発生するように構成される。第１クロックＣＬＫ１は受信されたクロックＣＬＫと同期され得る。第１クロックＣＬＫ１はプロセッサー１０４０へ供給され得る。
【００９７】
プロセッサー１０４０はマルチメディア装置１０００の諸般動作を制御するように構成される。プロセッサー１０４０はマルチメディア装置１０００のハードウェア構成要素を制御する。プロセッサー１０４０はマルチメディア装置１０００のソフトウェア構成要素を駆動する。
【００９８】
プロセッサー１０４０は本発明の実施形態によるレベル変換器１００を包含するか、又はレベル変換器１００に連結され得る。レベル変換器１００は位相ロックループ１０３０から供給される第１電圧ドメインの第１クロックＣＬＫ１に基づいて、第２電圧ドメインの第２クロックＣＬＫ２を発生する。第２クロックＣＬＫ２はプロセッサー１０１０の内部クロックに使用される。
【００９９】
メモリー１０５０はプロセッサー１０４０の動作メモリーであり得る。例示的に、メモリー１０５０はＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等のような揮発性メモリー、又はフラッシュメモリー、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）（登録商標）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）（登録商標）等のような不揮発性メモリーを包含できる。
【０１００】
ディスプレー制御部１０６０はプロセッサー１０４０の制御にしたがって動作する。ディスプレー制御部１０６０はディスプレー部１０７０を通じて表示される映像を生成及び制御するように構成される。ディスプレー制御部１０６０はグラフィック処理ユニット（ＧＰＵ、Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を包含できる。
【０１０１】
ディスプレー部１０７０はディスプレー制御部１０６０によって生成された映像を表示するように構成される。ディスプレー部１０７０は液晶ディスプレー（ＬＣＤ、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、有機発光ダイオード（ＯＬＥＤ、Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）ディスプレー、アクティブマトリックス有機発光ダイオード（ＡＭＯＬＥＤ、Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）ディスプレー、電子紙（ｅｌｅｃｔｒｏｎｉｃ ｐａｐｅｒ）等を包含できる。
【０１０２】
サウンド制御部１０８０はプロセッサー１０４０の制御にしたがって動作する。サウンド制御部１０８０はスピーカー１０９０を通じて出力されるサウンドを生成及び制御することができる。スピーカー１０９０はサウンド制御部１０８０のサウンド制御部１０８０はプロセッサー１０４０の制御にしたがって動作する。サウンド制御部１０８０はスピーカー１０９０を通じて出力されるサウンドを生成及び制御することができる。スピーカー１０９０はサウンド制御部１０８０の制御にしたがってサウンドを出力することができる。
【０１０３】
格納部１１００はプロセッサー１０４０の制御にしたがって、データを格納するように構成される。格納部１１００はフラッシュメモリー、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）（登録商標）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）（登録商標）等のような不揮発性メモリーを包含できる。格納部１１００はハードディスクドライブＨＤＤ、Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ソリッドステートドライブ（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を包含できる。
【０１０４】
モデム１１１０はプロセッサー１０４０の制御にしたがって外部と通信できる。例示的に、モデム１１１０は無線チャンネル又は有線チャンネルを通じて外部と通信できる。モデム１１１０はＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）（登録商標）、ＣＤＭＡ ２０００、ＷＣＤＭＡ（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、ＬＴＥ （Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＷｉＢｒｏ（Ｗｉｒｅｌｅｓｓ Ｂｒｏａｄｂａｎｄ Ｉｎｔｅｒｎｅｔ）、Ｍｏｂｉｌｅ ＷｉＭＡＸ（Ｗｏｒｌｄ Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ）、ＷｉＦｉ等のような無線プロトコルにしたがって、外部と通信できる。モデム１１１０は ＡＤＳＬ（Ａｓｙｍｍｅｔｒｉｃ Ｄｉｇｉｔａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ）、ＶＤＳＬ（Ｖｅｒｙ ｈｉｇｈ ｄａｔａ ｒａｔｅ Ｄｉｇｉｔａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ）、ＩＳＤＮ（Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ Ｎｅｔｗｏｒｋ）等のような有線プロトコルにしたがって、外部と通信できる。
【０１０５】
イメージプロセシング部１１３０はプロセッサー１０４０の制御に応じて動作する。イメージプロセシング部１１３０はカメラ１１４０によって撮影又は録画されるイメージデータを処理するように構成される。
【０１０６】
使用者インターフェイス１１４０は外部から感知される信号をプロセッサー１１４０へ伝達するように構成される。例示的に、使用者インターフェイス１１２０はマイクロフォン（ｍｉｃｒｏｐｈｏｎｅ）、タッチパッド（ｔｏｕｃｈ ｐａｄ）、タッチスクリーン（ｔｏｕｃｈ ｓｃｒｅｅｎ）、ボタン、マウス、キーボード等を包含できる。
【０１０７】
コーデック部１１５０はオーディオデータをエンコーディング又はデコーディングできる。コーデック部１１５０はビデオデータをエンコーディング又はデコーディングできる。
【０１０８】
例示的に、位相ロックループ１０３０、プロセッサー１０４０、メモリー１０５０、ディスプレー制御部１０６０、サウンド制御部１０８０、イメージプロセシング部１１２０、及びコーデック部１１５０はシステムオンチップ１２００を構成することができる。システムオンチップ１２００は図６を参照して説明された構造を有することができる。プロセッサー１０４０は図６のプロセッサー５１０に対応することができる。メモリー１０５０は図６の周辺ブロック５３０に対応することができる。ディスプレー制御部１０６０は図６のディスプレーブロック５５０及びグラフィックブロック５６０に対応することができる。サウンド制御部１０８０は図６のオーディオブロック５４０に対応することができる。イメージプロセシング部１１２０は図６のイメージプロセシングブロック５７０に対応することができる。コーデック部１１５０は図６のコーデックブロック５８０に対応することができる。
【０１０９】
クロック発生部１０２０は発生されたクロックＣＬＫをシステムオンチップ１２００へ供給し、マルチメディア装置１０００の構成要素の中でクロックＣＬＫを必要とする他の構成要素へ供給することができる。
【０１１０】
システムオンチップ１２００の位相ロックループ１０３０は受信されたクロックＣＬＫに同期する第１クロックＣＬＫ１を発生する。レベル変換器１００は、図１乃至図５を参照して説明されたように、高レベル区間及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に基づいて第２クロックＣＬＫ２を発生できる。プロセッサー１０４０は第２クロックＣＬＫ２に基づいて動作できる。システムオンチップ１２００の他の構成要素、即ち、メモリー１０５０、ディスプレー制御部１０６０、サウンド制御部１０８０、イメージプロセシング部１１２０、及びコーデック部１１５０は第１クロックＣＬＫ１に応じて動作できる。
【０１１１】
図８は本発明の実施形態によるレベル変換器１００を含むマルチメディア装置２０００の第２実施形態を示すブロック図である。図８を参照すれば、マルチメディア装置２０００は発振器２０１０、クロック発生部２０２０、位相ロックループ２０３０、プロセッサー２０４０、メモリー２０５０、ディスプレー制御部２０６０、ディスプレー部２０７０、サウンド制御部２０８０、スピーカー２０９０、格納部２１００、モデム２１１０、イメージプロセシング部２１２０、カメラ２１３０、使用者インターフェイス２１４０、及びコーデック部２１５０を含む。
【０１１２】
図７を参照して説明されたマルチメディア装置１０００と比較すれば、マルチメディア装置２０００で位相ロックループ２０３０、プロセッサー２０４０、メモリー２０５０、ディスプレー制御部２０６０、サウンド制御部２０８０、モデム２１１０、イメージプロセシング部２１２０、及びコーデック部２１５０がシステムオンチップ２２００を構成することができる。システムオンチップ２２００は図６を参照して説明された構造を有することができる。プロセッサー２０４０は図６のプロセッサー５１０に対応することができる。メモリー２０５０及びモデム２１１０は図６の周辺ブロック５３０に対応することができる。ディスプレー制御部２０６０は図６のディスプレーブロック５５０及びグラフィックブロック５６０に対応することができる。サウンド制御部２０８０は図６のオーディオブロック５４０に対応することができる。イメージプロセシング部２１２０は図６のイメージプロセシングブロック５７０に対応することができる。コーデック部２１５０は図６のコーデックブロック５８０に対応することができる。
【０１１３】
クロック発生部２０２０は発生されたクロックＣＬＫをシステムオンチップ２２００へ供給し、マルチメディア装置２０００の構成要素の中でクロックＣＬＫを必要とする他の構成要素へ供給することができる。
【０１１４】
システムオンチップ２２００の位相ロックループ２０３０は受信されたクロックＣＬＫに同期する第１クロックＣＬＫ１を発生する。レベル変換器１００は、図１乃至図５を参照して説明されたように、高レベル区間及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に基づいて第２クロックＣＬＫ２を発生できる。プロセッサー２０４０は第２クロックＣＬＫ２に基づいて動作できる。システムオンチップ２２００の他の構成要素、即ち、メモリー２０５０、ディスプレー制御部２０６０、サウンド制御部２０８０、モデム２１１０、イメージプロセシング部２１２０、及びコーデック部２１５０は第１クロックＣＬＫ１に応じて動作できる。
【０１１５】
図９は本発明の実施形態によるレベル変換器１００を含むマルチメディア装置３０００の第３実施形態を示すブロック図である。図９を参照すれば、マルチメディア装置３０００は発振器３０１０、クロック発生部３０２０、位相ロックループ３０３０、プロセッサー３０４０、メモリー３０５０、ディスプレー制御部３０６０、ディスプレー部３０７０、サウンド制御部３０８０、スピーカー３０９０、格納部３１００、モデム３１１０、イメージプロセシング部３１２０、カメラ３１３０、使用者インターフェイス３１４０、及びコーデック部３１５０を含む。
【０１１６】
図７を参照して説明されたマルチメディア装置１０００と比較すれば、マルチメディア装置３０００で位相ロックループ３０３０、プロセッサー３０４０、メモリー３０５０、ディスプレー制御部３０６０、サウンド制御部３０８０、及びコーデック部３１５０がシステムオンチップ２２００を構成することができる。
【０１１７】
クロック発生部３０２０は発生されたクロックＣＬＫをシステムオンチップ３２００へ供給し、マルチメディア装置３０００の構成要素の中でクロックＣＬＫを必要とする他の構成要素へ供給することができる。
【０１１８】
システムオンチップ３２００の位相ロックループ３０３０は受信されたクロックＣＬＫに同期する第１クロックＣＬＫ１を発生する。レベル変換器１００は、図１乃至図５を参照して説明されたように、高レベル区間及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に基づいて第２クロックＣＬＫ２を発生できる。プロセッサー３０４０は第２クロックＣＬＫ２に基づいて動作できる。システムオンチップ３２００の他の構成要素、即ち、メモリー３０５０、ディスプレー制御部３０６０、サウンド制御部３０８０、及びコーデック部３１５０は第１クロックＣＬＫ１に応じて動作できる。
【０１１９】
図１０は本発明の実施形態によるレベル変換器１００を含むマルチメディア装置４０００の第４実施形態を示すブロック図である。図１０を参照すれば、マルチメディア装置４０００は発振器４０１０、クロック発生部４０２０、位相ロックループ４０３０、プロセッサー４０４０、メモリー４０５０、ディスプレー制御部４０６０、ディスプレー部４０７０、サウンド制御部４０８０、スピーカー４０９０、格納部４１００、モデム４１１０、イメージプロセシング部４１２０、カメラ４１３０、使用者インターフェイス４１４０、及びコーデック部４１５０を含む。
【０１２０】
図７を参照して説明されたマルチメディア装置１０００と比較すれば、マルチメディア装置４０００で位相ロックループ４０３０、プロセッサー４０４０、メモリー４０５０、ディスプレー制御部４０６０、及びサウンド制御部４０８０がシステムオンチップ４２００を構成することができる。
【０１２１】
クロック発生部４０２０は発生されたクロックＣＬＫをシステムオンチップ４２００へ供給し、マルチメディア装置４０００の構成要素の中でクロックＣＬＫを必要とする他の構成要素へ供給することができる。
【０１２２】
システムオンチップ４２００の位相ロックループ４０３０は受信されたクロックＣＬＫに同期する第１クロックＣＬＫ１を発生する。レベル変換器１００は、図１乃至図５を参照して説明されたように、高レベル区間及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に基づいて第２クロックＣＬＫ２を発生できる。プロセッサー４０４０は第２クロックＣＬＫ２に基づいて動作できる。システムオンチップ４２００の他の構成要素、即ち、メモリー４０５０、ディスプレー制御部４０６０、及びサウンド制御部４０８０は第１クロックＣＬＫ１に応じて動作できる。
【０１２３】
図１１は本発明の実施形態によるレベル変換器１００を含むマルチメディア装置５０００の第５実施形態を示すブロック図である。図１１を参照すれば、マルチメディア装置５０００は発振器５０１０、クロック発生部５０２０、位相ロックループ５０３０、プロセッサー５０４０、メモリー５０５０、ディスプレー制御部５０６０、ディスプレー部５０７０、サウンド制御部５０８０、スピーカー５０９０、格納部５１００、モデム５１１０、イメージプロセシング部５１２０、カメラ５１３０、使用者インターフェイス５１４０、及びコーデック部５１５０を含む。
【０１２４】
図７を参照して説明されたマルチメディア装置１０００と比較すれば、マルチメディア装置５０００で位相ロックループ５０３０、プロセッサー５０４０、メモリー５０５０、及びディスプレー制御部５０６０がシステムオンチップ５２００を構成することができる。
【０１２５】
クロック発生部５０２０は発生されたクロックＣＬＫをシステムオンチップ５２００へ供給し、マルチメディア装置５０００の構成要素の中でクロックＣＬＫを必要とする他の構成要素へ供給することができる。
【０１２６】
システムオンチップ５２００の位相ロックループ５０３０は受信されたクロックＣＬＫに同期する第１クロックＣＬＫ１を発生する。レベル変換器１００は、図１乃至図５を参照して説明されたように、高レベル区間及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に基づいて第２クロックＣＬＫ２を発生できる。プロセッサー５０４０は第２クロックＣＬＫ２に基づいて動作できる。システムオンチップ５２００の他の構成要素、即ち、メモリー５０５０及びディスプレー制御部５０６０は第１クロックＣＬＫ１に応じて動作できる。
【０１２７】
図１２は本発明の実施形態によるレベル変換器１００を含むマルチメディア装置６０００の第６実施形態を示すブロック図である。図１２を参照すれば、マルチメディア装置６０００は発振器６０１０、クロック発生部６０２０、位相ロックループ６０３０、プロセッサー６０４０、メモリー６０５０、ディスプレー制御部６０６０、ディスプレー部６０７０、サウンド制御部６０８０、スピーカー６０９０、格納部６１００、モデム６１１０、イメージプロセシング部６１２０、カメラ６１３０、使用者インターフェイス６１４０、及びコーデック部６１５０を含む。
【０１２８】
図７を参照して説明されたマルチメディア装置１０００と比較すれば、マルチメディア装置６０００で位相ロックループ６０３０、プロセッサー６０４０、及びメモリー６０５０がシステムオンチップ６２００を構成することができる。
【０１２９】
クロック発生部６０２０は発生されたクロックＣＬＫをシステムオンチップ６２００へ供給し、マルチメディア装置６０００の構成要素の中でクロックＣＬＫを必要とする他の構成要素へ供給することができる。
【０１３０】
システムオンチップ６２００の位相ロックループ６０３０は受信されたクロックＣＬＫに同期する第１クロックＣＬＫ１を発生する。レベル変換器１００は、図１乃至図５を参照して説明されたように、高レベル区間及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に基づいて第２クロックＣＬＫ２を発生できる。プロセッサー６０４０は第２クロックＣＬＫ２に基づいて動作できる。システムオンチップ６２００の他の構成要素、即ち、メモリー６０５０は第１クロックＣＬＫ１に応じて動作できる。
【０１３１】
図１３は本発明の実施形態によるレベル変換器１００を含むマルチメディア装置７０００の第７実施形態を示すブロック図である。図１３を参照すれば、マルチメディア装置７０００は発振器７０１０、クロック発生部７０２０、位相ロックループ７０３０、プロセッサー７０４０、メモリー７０５０、ディスプレー制御部７０６０、ディスプレー部７０７０、サウンド制御部７０８０、スピーカー７０９０、格納部７１００、モデム７１１０、イメージプロセシング部７１２０、カメラ７１３０、使用者インターフェイス７１４０、及びコーデック部７１５０を含む。
【０１３２】
図７を参照して説明されたマルチメディア装置１０００と比較すれば、マルチメディア装置７０００で位相ロックループ７０３０、プロセッサー７０４０、メモリー７０５０、及びサウンド制御部７０８０がシステムオンチップ７２００を構成することができる。
【０１３３】
クロック発生部７０２０は発生されたクロックＣＬＫをシステムオンチップ７２００へ供給し、マルチメディア装置７０００の構成要素の中でクロックＣＬＫを必要とする他の構成要素へ供給することができる。
【０１３４】
システムオンチップ７２００の位相ロックループ７０３０は受信されたクロックＣＬＫに同期する第１クロックＣＬＫ１を発生する。レベル変換器１００は、図１乃至図５を参照して説明されたように、高レベル区間及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に基づいて第２クロックＣＬＫ２を発生できる。プロセッサー７０４０は第２クロックＣＬＫ２に基づいて動作できる。システムオンチップ７２００の他の構成要素、即ち、メモリー７０５０及びサウンド制御部７０８０は第１クロックＣＬＫ１に応じて動作できる。
【０１３５】
図１４は本発明の実施形態によるレベル変換器１００を含むマルチメディア装置８０００の第８実施形態を示すブロック図である。図１４を参照すれば、マルチメディア装置８０００は発振器８０１０、クロック発生部８０２０、位相ロックループ８０３０、プロセッサー８０４０、メモリー８０５０、ディスプレー制御部８０６０、ディスプレー部８０７０、サウンド制御部８０８０、スピーカー８０９０、格納部８１００、モデム８１１０、使用者インターフェイス８１４０、及びコーデック部８１５０を含む。
【０１３６】
図７を参照して説明されたマルチメディア装置１０００と比較すれば、マルチメディア装置８０００でイメージプロセシング部１１２０及びカメラ１１３０が提供されないことがある。及び、位相ロックループ８０３０、プロセッサー８０４０、メモリー８０５０、ディスプレー制御部８０６０、サウンド制御部８０８０、及びコーデック部８１５０がシステムオンチップ７２００を構成することができる。
【０１３７】
クロック発生部８０２０は発生されたクロックＣＬＫをシステムオンチップ８２００へ供給し、マルチメディア装置８０００の構成要素の中でクロックＣＬＫを必要とする他の構成要素へ供給することができる。
【０１３８】
システムオンチップ８２００の位相ロックループ８０３０は受信されたクロックＣＬＫに同期する第１クロックＣＬＫ１を発生する。レベル変換器１００は、図１乃至図５を参照して説明されたように、高レベル区間及び低レベル区間の比率を維持し、第１クロックＣＬＫ１に基づいて第２クロックＣＬＫ２を発生できる。プロセッサー８０４０は第２クロックＣＬＫ２に基づいて動作できる。システムオンチップ８２００の他の構成要素、即ち、メモリー８０５０及びサウンド制御部８０８０は第１クロックＣＬＫ１に応じて動作できる。
【０１３９】
イメージプロセシング部２１２０〜７１２０及びカメラ２１３０〜７１３０が提供されないことを除外すれば、マルチメディア装置８０００の構成要素の中でシステムオンチップ８２００を構成する構成要素は図８乃至図１３を参照して説明されたように可変され得る。
【０１４０】
図７乃至図１４を参照して、本発明の実施形態によるマルチメディア装置が説明されたが、本発明の実施形態によるマルチメディア装置は多様な製品で具現され得る。例示的に、本発明の実施形態によるマルチメディア装置はコンピューター、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピューター、タブレットコンピューター（ｔａｂｌｅｔ ｃｏｍｐｕｔｅｒ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、ＤＭＢ（Ｄｉｇｉｔａｌ Ｍｕｌｔｉｍｅｄｉａ Ｂｒｏａｄｃａｓｔｉｎｇ）再生器、３次元テレビ（３−ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、スマートテレビ（ｓｍａｒｔ ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生器（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像録画器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動画録画器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動画再生器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な電子装置の中で１つ、コンピューターネットワークを構成する多様な電子装置の中で１つ、テレマティクスネットワークを構成する多様な電子装置の中で１つ、ＲＦＩＤ装置、又はコンピューティングシステムを構成する多様な構成要素の中で１つ等を構成することができる。
【０１４１】
図１５は本発明の実施形態によるスマートフォン９１００を示す図面である。図１５を参照すれば、スマートフォン９１００は外部ケース９１１０、画面９１２０、カメラ９１３０、スピーカー９１４０、及び動作ボタン９１５０を含む。
【０１４２】
画面９１２０は図７乃至図１４を参照して説明されたディスプレー部１０７０〜８０７０を構成することができる。カメラ９１３０は図７乃至図１３を参照して説明されたカメラ１１３０〜７１３０を構成することができる。動作ボタン９１５０は図７乃至図１４を参照して説明された使用者インターフェイス１１４０〜８１４０を構成することができる。画面９１２０がタッチスクリーンで形成される時、画面９１２０また使用者インターフェイス１１４０〜８１４０を構成することができる。スピーカー９１４０は図７乃至図１４を参照して説明されたスピーカー１０９０〜８０９０に対応することができる。
【０１４３】
外部ケース９１１０の内部に、発振器１０１０〜８０１０、クロック発生部１０２０〜８０２０、位相ロックループ１０３０〜８０３０、プロセッサー１０４０〜８０４０、メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、及びコーデック部１１５０〜８１５０が提供され得る。外部ケース９１１０の内部に、イメージプロセシング部１１２０〜７１２０がさらに提供され得る。メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、イメージプロセシング部１１２０〜７１２０、及びコーデック部１１５０〜７１５０の中で少なくとも１つは位相ロックループ１０３０〜８０３０及びプロセッサー１０４０〜８０４０と共にシステムオンチップ１２００〜８２００を構成することができる。
【０１４４】
クロック発生部１０２０〜８０２０は発振器１０１０〜８０１０から受信される発振信号に応じてクロックＣＬＫを発生できる。クロックＣＬＫはシステムオンチップ１２００〜８２００へ供給され得る。位相ロックループ１０３０〜８０３０はクロックＣＬＫに同期される第１クロックＣＬＫ１を発生できる。第１クロックＣＬＫ１はシステムオンチップ１２００〜８２００の構成要素へ供給され得る。プロセッサー１０４０〜８０４０は本発明の実施形態によるレベル変換器１００を包含するか、或いはレベル変換器１００に連結され得る。レベル変換器１００は高レベル区間の比率と低レベル区間の比率を維持し、第１電圧ドメインの第１クロックＣＬＫ１を第２電圧ドメインの第２クロックＣＬＫ２に変換する。プロセッサー１０４０〜８０４０は第２クロックＣＬＫ２に応じて動作する。システムオンチップ１２００〜８２００の他の構成要素は第１クロックＣＬＫ１に応じて動作する。
【０１４５】
図１５に図示せずが、スマートフォン９１００の後面、上面、下面、及び側面の中で少なくとも１つにディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。また、スマートフォン９１００に連結されるアクセサリー（ａｃｃｅｓｓｏｒｙ）として、ディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。
【０１４６】
図１６は本発明の実施形態によるタブレットコンピューター９２００を示す図面である。図１６を参照すれば、タブレットコンピューター９２００は外部ケース９２１０、画面９２２０、カメラ９２３０、及び動作ボタン９２４０を含む。
【０１４７】
画面９２２０は図７乃至図１４を参照して説明されたディスプレー部１０７０〜８０７０を構成することができる。カメラ９２３０は図７乃至図１３を参照して説明されたカメラ１１３０〜７１３０を構成することができる。動作ボタン９２４０は図７乃至図１４を参照して説明された使用者インターフェイス１１４０〜８１４０を構成することができる。画面９２２０がタッチスクリーンで形成される時、画面９２２０また使用者インターフェイス１１４０〜８１４０を構成することができる。
【０１４８】
外部ケース９２１０の内部に、発振器１０１０〜８０１０、クロック発生部１０２０〜８０２０、位相ロックループ１０３０〜８０３０、プロセッサー１０４０〜８０４０、メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、及びコーデック部１１５０〜８１５０が提供され得る。外部ケース９２１０の内部に、イメージプロセシング部１１２０〜７１２０がさらに提供され得る。メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、イメージプロセシング部１１２０〜７１２０、及びコーデック部１１５０〜７１５０の中で少なくとも１つは位相ロックループ１０３０〜８０３０及びプロセッサー１０４０〜８０４０と共にシステムオンチップ１２００〜８２００を構成することができる。
【０１４９】
クロック発生部１０２０〜８０２０は発振器１０１０〜８０１０から受信される発振信号に応じてクロックＣＬＫを発生できる。クロックＣＬＫはシステムオンチップ１２００〜８２００へ供給され得る。位相ロックループ１０３０〜８０３０はクロックＣＬＫに同期される第１クロックＣＬＫ１を発生できる。第１クロックＣＬＫ１はシステムオンチップ１２００〜８２００の構成要素へ供給され得る。プロセッサー１０４０〜８０４０は本発明の実施形態によるレベル変換器１００を包含するか、或いはレベル変換器１００に連結され得る。レベル変換器１００は高レベル区間の比率と低レベル区間の比率とを維持し、第１電圧ドメインの第１クロックＣＬＫ１を第２電圧ドメインの第２クロックＣＬＫ２に変換する。プロセッサー１０４０〜８０４０は第２クロックＣＬＫ２に応じて動作する。システムオンチップ１２００〜８２００の他の構成要素は第１クロックＣＬＫ１に応じて動作する。
【０１５０】
図１６に図示せずが、タブレットコンピューター９２００の後面、上面、下面、及び側面の中で少なくとも１つへディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。また、タブレットコンピューター６２００に連結されるアクセサリー（ａｃｃｅｓｓｏｒｙ）として、ディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。
【０１５１】
図１７は本発明の実施形態によるモバイルコンピューター９３００を示す図面である。図１７を参照すれば、モバイルコンピューター９３００は外部ケース９３１０、画面９３２０、カメラ９３３０、スピーカー９３４０、キーボード９３５０、及びタッチパッド９３６０を含む。
【０１５２】
画面９３２０は図７乃至図１４を参照して説明されたディスプレー部１０７０〜８０７０を構成することができる。カメラ９３３０は図７乃至図１３を参照して説明されたカメラ１１３０〜７１３０を構成することができる。キーボード９３５０及びタッチパッド９３６０は図７乃至図１４を参照して説明された使用者インターフェイス１１４０〜８１４０を構成することができる。画面９３２０がタッチスクリーンで形成される時、画面９３２０また使用者インターフェイス１１４０〜８１４０を構成することができる。スピーカー９３４０は図７乃至図１４を参照して説明されたスピーカー１０９０〜８０９０に対応することができる。
【０１５３】
外部ケース９３１０の内部に、発振器１０１０〜８０１０、クロック発生部１０２０〜８０２０、位相ロックループ１０３０〜８０３０、プロセッサー１０４０〜８０４０、メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、及びコーデック部１１５０〜８１５０が提供され得る。外部ケース９３１０の内部に、イメージプロセシング部１１２０〜７１２０がさらに提供され得る。メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、イメージプロセシング部１１２０〜７１２０、及びコーデック部１１５０〜７１５０の中で少なくとも１つは位相ロックループ１０３０〜８０３０及びプロセッサー１０４０〜８０４０と共にシステムオンチップ１２００〜８２００を構成することができる。
【０１５４】
クロック発生部１０２０〜８０２０は発振器１０１０〜８０１０から受信される発振信号に応じてクロックＣＬＫを発生できる。クロックＣＬＫはシステムオンチップ１２００〜８２００へ供給され得る。位相ロックループ１０３０〜８０３０はクロックＣＬＫに同期される第１クロックＣＬＫ１を発生できる。第１クロックＣＬＫ１はシステムオンチップ１２００〜８２００の構成要素へ供給され得る。プロセッサー１０４０〜８０４０は本発明の実施形態によるレベル変換器１００を包含するか、或いはレベル変換器１００に連結され得る。レベル変換器１００は高レベル区間の比率と低レベル区間の比率とを維持し、第１電圧ドメインの第１クロックＣＬＫ１を第２電圧ドメインの第２クロックＣＬＫ２に変換する。プロセッサー１０４０〜８０４０は第２クロックＣＬＫ２に応じて動作する。システムオンチップ１２００〜８２００の他の構成要素は第１クロックＣＬＫ１に応じて動作する。
【０１５５】
モバイルコンピューター９３００はノートブック型コンピューターコンピューター又はネットブックであり得る。図１７に図示せずが、モバイルコンピューター９３００の後面、上面、下面、及び側面の中で少なくとも１つへディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。また、モバイルコンピューター９３００に連結されるアクセサリー（ａｃｃｅｓｓｏｒｙ）として、ディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。
【０１５６】
図１８は本発明の実施形態によるコンピューター９４００を示す図面である。図１８を参照すれば、コンピューター９４００は本体９４１０、モニター９４２０、及びキーボード９４３０を含む。
【０１５７】
モニター９４２０は図７乃至図１４を参照して説明されたディスプレー部１０７０〜８０７０を構成することができる。キーボード９４３０は図７乃至図１４を参照して説明された使用者インターフェイス１１４０〜８１４０を構成することができる。モニター９４２０がタッチスクリーンで形成される時、モニター９４２０また使用者インターフェイス１１４０〜８１４０を構成することができる。
【０１５８】
本体９４１０の内部に、発振器１０１０〜８０１０、クロック発生部１０２０〜８０２０、位相ロックループ１０３０〜８０３０、プロセッサー１０４０〜８０４０、メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、及びコーデック部１１５０〜８１５０が提供され得る。本体９４１０の内部に、イメージプロセシング部１１２０〜７１２０がさらに提供され得る。メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、イメージプロセシング部１１２０〜７１２０、及びコーデック部１１５０〜７１５０の中で少なくとも１つは位相ロックループ１０３０〜８０３０及びプロセッサー１０４０〜８０４０と共にシステムオンチップ１２００〜８２００を構成することができる。
【０１５９】
クロック発生部１０２０〜８０２０は発振器１０１０〜８０１０から受信される発振信号に応じてクロックＣＬＫを発生できる。クロックＣＬＫはシステムオンチップ１２００〜８２００へ供給され得る。位相ロックループ１０３０〜８０３０はクロックＣＬＫに同期される第１クロックＣＬＫ１を発生できる。第１クロックＣＬＫ１はシステムオンチップ１２００〜８２００の構成要素へ供給され得る。プロセッサー１０４０〜８０４０は本発明の実施形態によるレベル変換器１００を包含するか、或いはレベル変換器１００に連結され得る。レベル変換器１００は高レベル区間の比率と低レベル区間の比率とを維持し、第１電圧ドメインの第１クロックＣＬＫ１を第２電圧ドメインの第２クロックＣＬＫ２に変換する。プロセッサー１０４０〜８０４０は第２クロックＣＬＫ２に応じて動作する。システムオンチップ１２００〜８２００の他の構成要素は第１クロックＣＬＫ１に応じて動作する。
【０１６０】
図１８に図示せずが、コンピューター９４００の後面、上面、下面、及び側面の中で少なくとも１つへディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。また、コンピューター６４００に連結されるアクセサリー（ａｃｃｅｓｓｏｒｙ）として、ディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。
【０１６１】
図１９は本発明の実施形態によるテレビ９５００を示す図面である。図１９を参照すれば、テレビ９５００は外部ケース９５１０、画面９５２０、及び動作ボタン９５３０を含む。
【０１６２】
画面９５２０は図７乃至図１４を参照して説明されたディスプレー部１０７０〜８０７０を構成することができる。動作ボタン９５３０は図７乃至図１４を参照して説明された使用者インターフェイス１１４０〜８１４０を構成することができる。画面９５２０がタッチスクリーンで形成される時、画面９５２０また使用者インターフェイス１１４０〜８１４０を構成することができる。
【０１６３】
外部ケース９５１０の内部に、発振器１０１０〜８０１０、クロック発生部１０２０〜８０２０、位相ロックループ１０３０〜８０３０、プロセッサー１０４０〜８０４０、メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、及びコーデック部１１５０〜８１５０が提供され得る。外部ケース９５１０の内部に、イメージプロセシング部１１２０〜７１２０がさらに提供され得る。メモリー１０５０〜８０５０、ディスプレー制御部１０６０〜８０６０、サウンド制御部１０８０〜８０８０、格納部１１００〜８１００、モデム１１１０〜８１１０、イメージプロセシング部１１２０〜７１２０、及びコーデック部１１５０〜７１５０の中で少なくとも１つは位相ロックループ１０３０〜８０３０及びプロセッサー１０４０〜８０４０と共にシステムオンチップ１２００〜８２００を構成することができる。
【０１６４】
クロック発生部１０２０〜８０２０は発振器１０１０〜８０１０から受信される発振信号に応じてクロックＣＬＫを発生できる。クロックＣＬＫはシステムオンチップ１２００〜８２００へ供給され得る。位相ロックループ１０３０〜８０３０はクロックＣＬＫに同期される第１クロックＣＬＫ１を発生できる。第１クロックＣＬＫ１はシステムオンチップ１２００〜８２００の構成要素へ供給され得る。プロセッサー１０４０〜８０４０は本発明の実施形態によるレベル変換器１００を包含するか、或いはレベル変換器１００に連結され得る。レベル変換器１００は高レベル区間の比率と低レベル区間の比率とを維持し、第１電圧ドメインの第１クロックＣＬＫ１を第２電圧ドメインの第２クロックＣＬＫ２に変換する。プロセッサー１０４０〜８０４０は第２クロックＣＬＫ２に応じて動作する。システムオンチップ１２００〜８２００の他の構成要素は第１クロックＣＬＫ１に応じて動作する。
【０１６５】
テレビ９５００は３次元テレビ及びスマートテレビであり得る。図１９に図示せずが、テレビ９５００の後面、上面、下面、及び側面の中で少なくとも１つへディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。また、テレビ６５００に連結されるアクセサリー（ａｃｃｅｓｓｏｒｙ）として、ディスプレー部１０７０〜８０７０、スピーカー１０９０〜８０９０、及び使用者インターフェイス１１４０〜８１４０が追加的に提供され得る。例示的に、テレビ９５００と通信するリモートコントローラー（ｒｅｍｏｔｅ ｃｏｎｔｒｏｌｌｅｒ）が使用者インターフェイス１１４０〜８１４０に追加的に提供され得る。
【０１６６】
本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲と技術的思想で逸脱しない限度内で様々な変形が可能する。したがって本発明の範囲は上述した実施形態に限定されることでなく、後述する特許請求の範囲のみでなくこの発明の特許請求の範囲と均等なことによって定まれなければならない。
【符号の説明】
【０１６７】
１００ レベル変換器
１１０ 第１電圧変換回路
１１１ 第１インバータ
１１３ 第２インバータ
１２０ 第２電圧変換回路
１２１ 第３インバータ
１２３ 第４インバータ
Ｎ１〜Ｎ４ ＮＭＯＳトランジスター
Ｐ１〜Ｐ４ ＰＭＯＳトランジスター
５００ システムオンチップ（ＳＯＣ）
５１０ プロセッサー
５１２〜５１９ フリップフロップ
５２０ 位相ロックループ
５３０ 周辺ブロック
５４０ オーディオブロック
５５０ ディスプレーブロック
５６０ グラフィックブロック
５７０ イメージプロセシングブロック
５８０ コーデックブロック
１０００〜８０００ マルチメディア装置
１０１０〜８０１０ 発振器
１０２０〜８０２０ クロック発生部
１０３０〜８０３０ 位相ロックループ
１０４０〜８０４０ プロセッサー
１０５０〜８０５０ メモリー
１０６０〜８０６０ ディスプレー制御部
１０７０〜８０７０ ディスプレー部
１０８０〜８０８０ サウンド制御部
１０９０〜８０９０ スピーカー
１１００〜８１００ 格納部
１１１０〜８１１０ モデム
１１２０〜７１２０ イメージプロセシング部
１１３０〜８１３０ カメラ
１１４０〜８１４０ 使用者インターフェイス
１１５０〜８１５０ コーデック部
９１００ スマートフォン
９２００ タブレットコンピューター
９３００ モバイルコンピューター
９４００ コンピューター
９５００ テレビ
【特許請求の範囲】
【請求項１】
入力ノードと、
前記入力ノードを通じて受信される第１電圧ドメインの入力クロックに応じて第２電圧ドメインの出力クロックを発生するように構成される第１及び第２電圧変換回路と、
前記出力クロックを出力する出力ノードと、を含み、
前記第１及び第２電圧変換回路は同一な構造を有し、前記入力ノード及び出力ノードの間に並列に連結されるレベル変換器。
【請求項２】
前記第１電圧変換回路は前記第２電圧ドメインで動作する少なくとも２つのインバータを含む請求項１に記載のレベル変換器。
【請求項３】
前記第２電圧変換回路は前記第１電圧ドメインで動作する少なくとも１つのインバータと前記第２電圧ドメインで動作する少なくとも１つのインバータとを含む請求項１に記載のレベル変換器。
【請求項４】
前記第２電圧ドメインで動作する少なくとも１つのインバータは前記第１電圧ドメインで動作する少なくとも１つのインバータの出力を受信するように構成される請求項３に記載のレベル変換器。
【請求項５】
前記第１電圧変換回路は前記入力ノードの電圧にしたがって第２電圧又は接地電圧を出力する第１インバータ及び前記第１インバータの出力にしたがって前記第２電圧又は接地電圧を出力ノードに出力する第２インバータを含み、
前記第２電圧変換回路は前記入力ノードの電圧にしたがって前記第１電圧又は接地電圧を出力する第３インバータ及び前記第３インバータの出力にしたがって前記第２電圧又は接地電圧を前記出力ノードに出力する第４インバータを含む請求項１に記載のレベル変換器。
【請求項６】
前記第１乃至第４インバータはＣＭＯＳインバータである請求項１に記載のレベル変換器。
【請求項７】
第１電圧ドメインの第１クロックを発生するように構成される位相ロックループと、
前記第１クロックに応じて動作する周辺ブロック、オーディオブロック、ディスプレーブロック、グラフィックブロック、イメージプロセシングブロック、及びコーデックブロックと、
前記第１クロックに基づいて、第２電圧ドメインの第２クロックを発生するレベル変換器と、
前記第２クロックに応じて動作するプロセッサーと、を含み、
前記レベル変換器は入力ノード及び出力ノードの間に並列に連結され、同一な構造を有する第１及び第２電圧変換回路と、を含むシステムオンチップ（ＳＯＣ、Ｓｙｓｔｅｍ−Ｏｎ−Ｃｈｉｐ）。
【請求項８】
前記第１電圧変換回路は前記第２電圧ドメインで動作し、直列に連結された第１及び第２インバータを含み、
前記第２電圧変換回路は前記第１電圧ドメインで動作する第３インバータ、及び前記第２電圧ドメインで前記第３インバータの出力に応じて動作する第４インバータを含む請求項７に記載のシステムオンチップ。
【請求項９】
前記第２電圧ドメインの電圧レベルは前記第１電圧ドメインの電圧レベルより高い請求項７に記載のシステムオンチップ。
【請求項１０】
プロセッサーと、
前記プロセッサーの動作メモリーと、
前記プロセッサーの制御にしたがって外部と通信するように構成されるモデムと、
前記プロセッサーの制御にしたがってデータを格納するように構成される格納部と、
外部の信号を感知して前記プロセッサーに伝達するように構成される使用者インターフェイスと、
前記プロセッサーの制御にしたがって、ディスプレー部を通じて映像を表示するように構成されるディスプレー制御部と、
前記プロセッサーの制御にしたがって、スピーカーを通じて音を出力するように構成されるサウンド制御部と、
前記プロセッサーの制御にしたがってエンコーディング及びデコーディングを遂行するコーデック部と、
発振器の出力にしたがってクロックを発生するように構成されるクロック発生部と、
前記クロックに同期される第１電圧ドメインの第１クロックを発生する位相ロックループと、
前記第１クロックに応じて第２電圧ドメインの第２クロックを発生するように構成されるレベル変換器と、を含み、
前記プロセッサーは前記第２クロックに応じて動作し、
前記レベル変換器は入力ノード及び出力ノードの間に並列に連結され、同一な構造を有する第１及び第２電圧変換回路を含むマルチメディア装置。
【請求項１１】
前記レベル変換器は、
前記入力ノードの電圧にしたがって前記第２電圧ドメインの第２電圧又は接地電圧を出力する第１インバータと、
前記第１インバータの出力にしたがって前記第２電圧又は接地電圧を出力ノードに出力する第２インバータと、
前記入力ノードの電圧にしたがって前記第１電圧ドメインの第１電圧又は接地電圧を出力する第３インバータと、
前記第３インバータの出力にしたがって前記第２電圧又は接地電圧を前記出力ノードに出力する第４インバータと、を含む請求項１０に記載のマルチメディア装置。
【請求項１２】
前記プロセッサー、動作メモリー、ディスプレー制御部、サウンド制御部、コーデック部、及び位相ロックループはシステムオンチップを構成し、
前記動作メモリー、ディスプレー制御部、サウンド制御部、及びコーデック部は前記第１クロックに応じて動作する請求項１０に記載のマルチメディア装置。
【請求項１３】
前記プロセッサーの制御にしたがって、カメラから獲得されるイメージデータを処理するように構成されるイメージプロセシング部をさらに含む請求項１０に記載のマルチメディア装置。
【請求項１４】
前記プロセッサー、ディスプレー制御部、サウンド制御部、イメージプロセシング部、動作メモリー、コーデック部、及び位相ロックループはシステムオンチップを構成し、
前記ディスプレー制御部、サウンド制御部、イメージプロセシング部、動作メモリー、及びコーデック部は前記第１クロックに応じて動作する請求項１３に記載のマルチメディア装置。
【請求項１５】
前記プロセッサー、ディスプレー制御部、サウンド制御部、モデム、イメージプロセシング部、動作メモリー、コーデック部、及び位相ロックループはシステムオンチップに含まれ、
前記ディスプレー制御部、サウンド制御部、モデム、イメージプロセシング部、動作メモリー、及びコーデック部は前記第１クロックに応じて動作する請求項１３に記載のマルチメディア装置。
【請求項１６】
前記プロセッサー、ディスプレー制御部、サウンド制御部、動作メモリー、コーデック部、及び位相ロックループはシステムオンチップに含まれ、
前記ディスプレー制御部、サウンド制御部、動作メモリー、及びコーデック部は前記第１クロックに応じて動作する請求項１３に記載のマルチメディア装置。
【請求項１７】
前記プロセッサー、ディスプレー制御部、サウンド制御部、動作メモリー、及び位相ロックループはシステムオンチップに含まれ、
前記ディスプレー制御部、サウンド制御部、及び動作メモリーは前記第１クロックに応じて動作する請求項１３に記載のマルチメディア装置。
【請求項１８】
前記プロセッサー、ディスプレー制御部、動作メモリー、及び位相ロックループはシステムオンチップに含まれ、
前記ディスプレー制御部、及び動作メモリーは前記第１クロックに応じて動作する請求項１３に記載のマルチメディア装置。
【請求項１９】
前記プロセッサー、動作メモリー、及び位相ロックループはシステムオンチップに含まれ、
前記動作メモリーは前記第１クロックに応じて動作する請求項１３に記載のマルチメディア装置。
【請求項２０】
前記プロセッサー、サウンド制御部、動作メモリー、及び位相ロックループはシステムオンチップに含まれ、
前記サウンド制御部及び動作メモリーは前記第１クロックに応じて動作する請求項１３に記載のマルチメディア装置。
【請求項２１】
前記プロセッサー、動作メモリー、モデム、格納部、使用者インターフェイス、ディスプレー制御部、ディスプレー部、サウンド制御部、スピーカー、発振器、クロック発生部、カメラ、イメージプロセシング部、コーデック部、及び位相ロックループはモバイル装置に含まれる請求項１０に記載のマルチメディア装置。
【請求項２２】
前記プロセッサー、動作メモリー、モデム、格納部、使用者インターフェイス、ディスプレー制御部、ディスプレー部、サウンド制御部、スピーカー、発振器、クロック発生部、カメラ、イメージプロセシング部、コーデック部、及び位相ロックループはスマートテレビ（Ｓｍａｒｔ Ｔｅｌｅｖｉｓｉｏｎ）に含まれる請求項１０に記載のマルチメディア装置。
【請求項２３】
第１電圧変換回路と、
入力ノードと出力ノードとの間に前記第１電圧変換回路と並列に連結される第２電圧変換回路と、を含み、
前記入力ノードに入力される第１電圧ドメインの第１クロックに応じて前記出力ノードから第２電圧ドメインの第２クロックが出力され、
前記第１クロックの立ち上がりエッジ及び前記第２クロックの立ち上がりエッジの間の遅延時間は前記第１クロックの立ち下がりエッジ及び前記第２クロックの立ち下がりエッジ間の遅延時間と同一であるレベル変換器。
【請求項１】
入力ノードと、
前記入力ノードを通じて受信される第１電圧ドメインの入力クロックに応じて第２電圧ドメインの出力クロックを発生するように構成される第１及び第２電圧変換回路と、
前記出力クロックを出力する出力ノードと、を含み、
前記第１及び第２電圧変換回路は同一な構造を有し、前記入力ノード及び出力ノードの間に並列に連結されるレベル変換器。
【請求項２】
前記第１電圧変換回路は前記第２電圧ドメインで動作する少なくとも２つのインバータを含む請求項１に記載のレベル変換器。
【請求項３】
前記第２電圧変換回路は前記第１電圧ドメインで動作する少なくとも１つのインバータと前記第２電圧ドメインで動作する少なくとも１つのインバータとを含む請求項１に記載のレベル変換器。
【請求項４】
前記第２電圧ドメインで動作する少なくとも１つのインバータは前記第１電圧ドメインで動作する少なくとも１つのインバータの出力を受信するように構成される請求項３に記載のレベル変換器。
【請求項５】
前記第１電圧変換回路は前記入力ノードの電圧にしたがって第２電圧又は接地電圧を出力する第１インバータ及び前記第１インバータの出力にしたがって前記第２電圧又は接地電圧を出力ノードに出力する第２インバータを含み、
前記第２電圧変換回路は前記入力ノードの電圧にしたがって前記第１電圧又は接地電圧を出力する第３インバータ及び前記第３インバータの出力にしたがって前記第２電圧又は接地電圧を前記出力ノードに出力する第４インバータを含む請求項１に記載のレベル変換器。
【請求項６】
前記第１乃至第４インバータはＣＭＯＳインバータである請求項１に記載のレベル変換器。
【請求項７】
第１電圧ドメインの第１クロックを発生するように構成される位相ロックループと、
前記第１クロックに応じて動作する周辺ブロック、オーディオブロック、ディスプレーブロック、グラフィックブロック、イメージプロセシングブロック、及びコーデックブロックと、
前記第１クロックに基づいて、第２電圧ドメインの第２クロックを発生するレベル変換器と、
前記第２クロックに応じて動作するプロセッサーと、を含み、
前記レベル変換器は入力ノード及び出力ノードの間に並列に連結され、同一な構造を有する第１及び第２電圧変換回路と、を含むシステムオンチップ（ＳＯＣ、Ｓｙｓｔｅｍ−Ｏｎ−Ｃｈｉｐ）。
【請求項８】
前記第１電圧変換回路は前記第２電圧ドメインで動作し、直列に連結された第１及び第２インバータを含み、
前記第２電圧変換回路は前記第１電圧ドメインで動作する第３インバータ、及び前記第２電圧ドメインで前記第３インバータの出力に応じて動作する第４インバータを含む請求項７に記載のシステムオンチップ。
【請求項９】
前記第２電圧ドメインの電圧レベルは前記第１電圧ドメインの電圧レベルより高い請求項７に記載のシステムオンチップ。
【請求項１０】
プロセッサーと、
前記プロセッサーの動作メモリーと、
前記プロセッサーの制御にしたがって外部と通信するように構成されるモデムと、
前記プロセッサーの制御にしたがってデータを格納するように構成される格納部と、
外部の信号を感知して前記プロセッサーに伝達するように構成される使用者インターフェイスと、
前記プロセッサーの制御にしたがって、ディスプレー部を通じて映像を表示するように構成されるディスプレー制御部と、
前記プロセッサーの制御にしたがって、スピーカーを通じて音を出力するように構成されるサウンド制御部と、
前記プロセッサーの制御にしたがってエンコーディング及びデコーディングを遂行するコーデック部と、
発振器の出力にしたがってクロックを発生するように構成されるクロック発生部と、
前記クロックに同期される第１電圧ドメインの第１クロックを発生する位相ロックループと、
前記第１クロックに応じて第２電圧ドメインの第２クロックを発生するように構成されるレベル変換器と、を含み、
前記プロセッサーは前記第２クロックに応じて動作し、
前記レベル変換器は入力ノード及び出力ノードの間に並列に連結され、同一な構造を有する第１及び第２電圧変換回路を含むマルチメディア装置。
【請求項１１】
前記レベル変換器は、
前記入力ノードの電圧にしたがって前記第２電圧ドメインの第２電圧又は接地電圧を出力する第１インバータと、
前記第１インバータの出力にしたがって前記第２電圧又は接地電圧を出力ノードに出力する第２インバータと、
前記入力ノードの電圧にしたがって前記第１電圧ドメインの第１電圧又は接地電圧を出力する第３インバータと、
前記第３インバータの出力にしたがって前記第２電圧又は接地電圧を前記出力ノードに出力する第４インバータと、を含む請求項１０に記載のマルチメディア装置。
【請求項１２】
前記プロセッサー、動作メモリー、ディスプレー制御部、サウンド制御部、コーデック部、及び位相ロックループはシステムオンチップを構成し、
前記動作メモリー、ディスプレー制御部、サウンド制御部、及びコーデック部は前記第１クロックに応じて動作する請求項１０に記載のマルチメディア装置。
【請求項１３】
前記プロセッサーの制御にしたがって、カメラから獲得されるイメージデータを処理するように構成されるイメージプロセシング部をさらに含む請求項１０に記載のマルチメディア装置。
【請求項１４】
前記プロセッサー、ディスプレー制御部、サウンド制御部、イメージプロセシング部、動作メモリー、コーデック部、及び位相ロックループはシステムオンチップを構成し、
前記ディスプレー制御部、サウンド制御部、イメージプロセシング部、動作メモリー、及びコーデック部は前記第１クロックに応じて動作する請求項１３に記載のマルチメディア装置。
【請求項１５】
前記プロセッサー、ディスプレー制御部、サウンド制御部、モデム、イメージプロセシング部、動作メモリー、コーデック部、及び位相ロックループはシステムオンチップに含まれ、
前記ディスプレー制御部、サウンド制御部、モデム、イメージプロセシング部、動作メモリー、及びコーデック部は前記第１クロックに応じて動作する請求項１３に記載のマルチメディア装置。
【請求項１６】
前記プロセッサー、ディスプレー制御部、サウンド制御部、動作メモリー、コーデック部、及び位相ロックループはシステムオンチップに含まれ、
前記ディスプレー制御部、サウンド制御部、動作メモリー、及びコーデック部は前記第１クロックに応じて動作する請求項１３に記載のマルチメディア装置。
【請求項１７】
前記プロセッサー、ディスプレー制御部、サウンド制御部、動作メモリー、及び位相ロックループはシステムオンチップに含まれ、
前記ディスプレー制御部、サウンド制御部、及び動作メモリーは前記第１クロックに応じて動作する請求項１３に記載のマルチメディア装置。
【請求項１８】
前記プロセッサー、ディスプレー制御部、動作メモリー、及び位相ロックループはシステムオンチップに含まれ、
前記ディスプレー制御部、及び動作メモリーは前記第１クロックに応じて動作する請求項１３に記載のマルチメディア装置。
【請求項１９】
前記プロセッサー、動作メモリー、及び位相ロックループはシステムオンチップに含まれ、
前記動作メモリーは前記第１クロックに応じて動作する請求項１３に記載のマルチメディア装置。
【請求項２０】
前記プロセッサー、サウンド制御部、動作メモリー、及び位相ロックループはシステムオンチップに含まれ、
前記サウンド制御部及び動作メモリーは前記第１クロックに応じて動作する請求項１３に記載のマルチメディア装置。
【請求項２１】
前記プロセッサー、動作メモリー、モデム、格納部、使用者インターフェイス、ディスプレー制御部、ディスプレー部、サウンド制御部、スピーカー、発振器、クロック発生部、カメラ、イメージプロセシング部、コーデック部、及び位相ロックループはモバイル装置に含まれる請求項１０に記載のマルチメディア装置。
【請求項２２】
前記プロセッサー、動作メモリー、モデム、格納部、使用者インターフェイス、ディスプレー制御部、ディスプレー部、サウンド制御部、スピーカー、発振器、クロック発生部、カメラ、イメージプロセシング部、コーデック部、及び位相ロックループはスマートテレビ（Ｓｍａｒｔ Ｔｅｌｅｖｉｓｉｏｎ）に含まれる請求項１０に記載のマルチメディア装置。
【請求項２３】
第１電圧変換回路と、
入力ノードと出力ノードとの間に前記第１電圧変換回路と並列に連結される第２電圧変換回路と、を含み、
前記入力ノードに入力される第１電圧ドメインの第１クロックに応じて前記出力ノードから第２電圧ドメインの第２クロックが出力され、
前記第１クロックの立ち上がりエッジ及び前記第２クロックの立ち上がりエッジの間の遅延時間は前記第１クロックの立ち下がりエッジ及び前記第２クロックの立ち下がりエッジ間の遅延時間と同一であるレベル変換器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−１０５２７７（Ｐ２０１２−１０５２７７Ａ）
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願番号】特願２０１１−２４７５１８（Ｐ２０１１−２４７５１８）
【出願日】平成２３年１１月１１日（２０１１．１１．１１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願日】平成２３年１１月１１日（２０１１．１１．１１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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