三角形二次元相補的柱パターニング
半導体デバイスを作る方法は、基板上に少なくとも１つのデバイス層を形成することと、デバイス層上に複数の相隔たる第１のフィーチャを形成することであって、それぞれ３つの隣接する第１のフィーチャは正三角形を形成することと、第１のフィーチャ上にサイドウォールスペーサを形成することと、複数の充填フィーチャによりサイドウォールスペーサ間の空間を充填することと、サイドウォールスペーサを選択的に除去することと、少なくとも複数の充填フィーチャをマスクとして使用して少なくとも１つのデバイス層をエッチングすることとを含む。デバイスは、基板上に位置する複数の底部電極と、複数の底部電極上で相隔たる複数の柱と、複数の柱と接触する複数の頂部電極とを備える。それぞれ３つの隣接する柱は正三角形を形成し、それぞれの柱は半導体デバイスをなす。複数の柱は、第１の形状を有する複数の第１の柱と、第１の形状とは異なる第２の形状を有する第２の柱とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には半導体デバイスを作る方法に関し、より具体的には、半導体柱状構造を作る方法に関する。
【背景技術】
【０００２】
関連出願の相互参照
本願は、その全体が本願明細書において参照により援用されている２００８年６月３０日に出願された米国特許出願第１２／２１６，１０９号（特許文献１）の利益を主張する。
【０００３】
電子部品および装置でメモリ回路を作成するには半導体材からなるデバイスが使用される。データや命令を蓄積するメモリ回路はかかるデバイスの根幹にあたる。かかる回路上で単位面積当たりのメモリ素子数を最大化すればコストが最小限に抑えられるため、回路設計にあたってはメモリ素子数の最大化が主要な動因となっている。
【０００４】
半導体ウェハ上に形成される構造物の寸法が縮小し、デバイスの作成に現在利用されているツールは限界に達している。例えば現在利用されている１９３ｎｍのイマージョンツールでは、約８０ｎｍ未満のピッチで構造物を作ることはできない。今あるツールでこれより小さい第１のフィーチャを製造するには、より複雑なプロセスを使用しなければならない。そうしたプロセスの１つにダブルエクスポージャ／ダブルパターニング手法がある。もうひとつのプロセスでは、後で除去されるテンプレートパターン上に形成されるサイドウォールスペーサを使用する。下の膜をエッチングするときには、このサイドウォールスペーサをマスクとして使用する。
【０００５】
単純な一次元の規則的な線と空間からなるパターンならば、これらの手法によってフォトリソグラフィによって形成されるピッチを２分割する効果があり、リソグラフィツールの分解能を拡大できる。
しかし、規則的に間隔をおく柱の二次元パターンの場合には、ダブルパターニング方式によってピッチは２の平方根ずつ増大する。サイドウォールスペーサ方式は、連続した柱ではなく規則的に間隔をおく円筒形の環状構造を作るので、そのままではまったく使いものにならない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願第１２／２１６，１０９号
【特許文献２】米国特許第６，９５２，０３０号
【特許文献３】米国特許出願第１０／９５５，５４９号
【特許文献４】米国特許出願第１１／１４８，５３０号
【特許文献５】米国特許第５，９１５，１６７号
【発明の概要】
【０００７】
一実施形態では、半導体デバイスを作る方法を提供し、この方法は、基板上に少なくとも１つのデバイス層を形成することと、デバイス層上に複数の相隔たる第１のフィーチャを形成することであって、それぞれ３つの隣接する第１のフィーチャは正三角形を形成することと、第１のフィーチャ上にサイドウォールスペーサを形成することと、複数の充填フィーチャによりサイドウォールスペーサ間の空間を充填することと、サイドウォールスペーサを選択的に除去することと、少なくとも複数の充填フィーチャをマスクとして使用して少なくとも１つのデバイス層をエッチングすることとを含む。
【０００８】
別の実施形態では、柱形不揮発性メモリデバイスアレイを作る方法を提供し、この方法は、基板上に複数の底部電極を形成することと、複数の底部電極上に少なくとも１つの半導体デバイス層を形成することと、少なくとも１つの半導体デバイス層上に複数の相隔たる第１のフィーチャを形成することと、複数の相隔たる第１のフィーチャ上にサイドウォールスペーサを形成することであって、それぞれ３つの隣接する第１のフィーチャが正三角形を形成することと、複数の相隔たる第１のフィーチャの上および間に充填膜を形成することと、複数の相隔たる第１のフィーチャの上部と、サイドウォールスペーサの上部とを露出させサイドウォールスペーサ間に複数の充填フィーチャを残すため、充填膜を平坦化することと、サイドウォールスペーサを選択的に除去することと、不揮発性メモリセルを含む複数の柱形ダイオードを形成するため、少なくとも複数の充填フィーチャをマスクとして使用して少なくとも１つの半導体デバイス層をエッチングすることと、複数の不揮発性メモリセルに接触する複数の頂部電極を形成することとを含む。
【０００９】
別の実施形態ではデバイスを提供し、このデバイスは、基板上に位置する複数の底部電極と、複数の底部電極上に位置する複数の相隔たる柱と、複数の柱に接触する複数の頂部電極とを備え、それぞれ３つの隣接する柱が正三角形を形成し、各柱は半導体デバイスを備え、複数の柱が、第１の形状を有する複数の第１の柱と、第１の形状とは異なる第２の形状を有する複数の第２の柱とを備える。
【図面の簡単な説明】
【００１０】
【図１】不揮発性メモリセルの斜視図である。
【図２ａ】減法により導電レールを形成する処理ステップを示す垂直断面図である。
【図２ｂ】減法により導電レールを形成する処理ステップを示す垂直断面図である。
【図２ｃ】減法により導電レールを形成する処理ステップを示す垂直断面図である。
【図２ｄ】減法により導電レールを形成する処理ステップを示す垂直断面図である。
【図３ａ】ダマシン法により導電レールを形成する処理ステップを示す垂直断面図である。
【図３ｂ】ダマシン法により導電レールを形成する処理ステップを示す垂直断面図である。
【図３ｃ】ダマシン法により導電レールを形成する処理ステップを示す垂直断面図である。
【図３ｄ】ダマシン法により導電レールを形成する処理ステップを示す垂直断面図である。
【図４ａ】柱状構造を形成する前の底部電極上のデバイス層の垂直断面図である。
【図４ｂ】第１の実施形態によるデバイス層下の底部電極の上面図である。
【図４ｃ】第２の実施形態によるデバイス層下の底部電極の上面図である。
【図５ａ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の垂直断面図である。
【図５ｂ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の上面図である。
【図５ｃ】デバイスアレイの製造過程にある第２の実施形態によるデバイス層の上面図である。
【図６ａ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の垂直断面図である。
【図６ｂ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の上面図である。
【図６ｃ】デバイスアレイの製造過程にある第２の実施形態によるデバイス層の上面図である。
【図７ａ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の垂直断面図である。
【図７ｂ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の上面図である。
【図７ｃ】デバイスアレイの製造過程にある第２の実施形態によるデバイス層の上面図である。
【図８ａ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の垂直断面図である。
【図８ｂ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の上面図である。
【図８ｃ】デバイスアレイの製造過程にある第２の実施形態によるデバイス層の上面図である。
【図９ａ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の垂直断面図である。
【図９ｂ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の上面図である。
【図９ｃ】デバイスアレイの製造過程にある第２の実施形態によるデバイス層の上面図である。
【図１０ａ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の垂直断面図である。
【図１０ｂ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の上面図である。
【図１０ｃ】デバイスアレイの製造過程にある第２の実施形態によるデバイス層の上面図である。
【図１１ａ】代替の実施形態の処理ステップを示す垂直断面図である。
【図１１ｂ】代替の実施形態の処理ステップを示す垂直断面図である。
【図１１ｃ】代替の実施形態の処理ステップを示す垂直断面図である。
【発明を実施するための形態】
【００１１】
本発明者らは、デバイス層をエッチングするためのマスクとしてサイドウォールスペーサを使用する代わりに、エッチング用マスクを形成するときの犠牲スペーサとしてサイドウォールスペーサを使用できることに気づいた。エッチング用マスクが形成されると、サイドウォールスペーサが除去され、さらにデバイス層のうちのサイドウォールスペーサがあったところの下に位置する部分を除去することで、相隔たるデバイス、例えば柱形のデバイスが残る。
【００１２】
例えば、まずは１つ以上のデバイス層を基板上に形成する。半導体ウェハ（シリコンウェハ、化合物半導体ウェハを含む）や金属、ガラス、セラミック、プラスチック基板等の好適な基板を使用できる。基板は１つ以上の絶縁層で覆うことができ、かつ／または基板上にもしくは基板内に、ドライバ回路等の１つ以上のデバイスを形成できる。デバイス層は、半導体デバイスのための半導体層を、導電層もしくは電極形成層および／またはデバイスの半導体もしくは導電部分を絶縁するための絶縁層をなす。
【００１３】
デバイス層の上には複数（２つ以上）の相隔たる第１のフィーチャを形成する。この第１のフィーチャは、半導体、導電および／または絶縁デバイス層の上に直接形成できる。第１のフィーチャはどんな形状でもよく、その材料は、後程下のデバイス層をエッチングするためのエッチング用マスクとして使えるものならどんな材料であってもよい。
【００１４】
第１のフィーチャは、例えば後程詳述するように円筒形である。ただし、長方形のデバイスや三角形のデバイスを形成するならば、長方形や三角形等の他の形状を用いることもできる。第１のフィーチャは所望のサイズでよく、望ましくは下位デバイスの所望の幅と同じ幅にする。第１のフィーチャには、エッチング用マスクとして使用するにあたって十分な高さまたは厚みを与えなければならない。第１のフィーチャはタングステン等の導電材を含み、必要に応じて窒化シリコン、窒化チタン等のハードマスク材で覆うことができる。別の材料を使用することもできる。あるいは、第１のフィーチャは、酸化シリコン、アモルファスカーボン、窒化シリコン等の絶縁材を、さもなくばポリシリコン、アモルファスシリコン等の半導体材を含む。
【００１５】
次に、第１のフィーチャ上にサイドウォールスペーサを形成する。サイドウォールスペーサは従来のサイドウォールスペーサ形成法によって形成できる。例えば、第１のフィーチャ上に膜を堆積させ、膜を異方的にエッチングし、第１のフィーチャ上にサイドウォールスペーサを残す。スペーサの材料は、第１のフィーチャの上部とは異なる導電、絶縁、もしくは半導体材料であることができる。サイドウォールスペーサの材料として、（ｉ）第１のフィーチャの少なくとも上部の材料とは対照的に、ドライエッチング法による選択的異方性エッチングが可能であるもの、（ｉｉ）第１のフィーチャの少なくとも上部の材料とは対照的に、別のドライまたはウェットエッチング法により選択的に除去（異方性エッチング等）できるものを選ぶことができる。例えば、第１のフィーチャがタングステンと窒化物ハードマスクを含むならば、スペーサは酸化シリコンから形成する。第１のフィーチャが酸化シリコンを含むならば、窒化シリコン等の窒化物からスペーサを形成する。スペーサを堆積させる温度によって第１のフィーチャが変形しない限り、これとは別の材料の組み合わせであることもできる。
【００１６】
次に、隣接する第１のフィーチャ上に位置する隣接スペーサ間の空間をいわゆる充填フィーチャにより充填する。この充填フィーチャを形成するには、第１のフィーチャならびにサイドウォールスペーサの上および間に充填膜もしくは層を形成し、充填膜を平坦化することで第１のフィーチャの上部とサイドウォールスペーサの上部を露出させる。この平坦化は化学的機械的研磨（ＣＭＰ）かエッチバックにより果たすことができる。ＣＭＰプロセスでは、第１のフィーチャかスペーサの上部をポリッシュストップとして使用できる。例えば、第１のフィーチャ上のＴｉＮハードマスクをポリッシュストップとして使用できる。充填フィーチャの材料は第１のフィーチャと同じであることもできるし、あるいはエッチング特性が第１のフィーチャと類似する材料であることもできる。第１のフィーチャならびに充填フィーチャとの対照でサイドウォールスペーサを選択的にエッチングできるようにするため、充填膜の材料はサイドウォールスペーサの材料と異なるものにしなければならない。例えば、第１のフィーチャがタングステンでできている場合、充填膜はタングステンからなることができる。あるいは、第１のフィーチャの材料が酸化シリコンでできている場合、充填膜は酸化シリコンからなることができる。
【００１７】
一実施形態において、充填フィーチャを形成した後にサイドウォールスペーサを選択的に除去する。この除去は、例えば選択的ウェットエッチングによって果たすことができる。選択的に除去するステップでは、サイドウォールスペーサの材料を選択的にエッチングし、第１のフィーチャや充填フィーチャの材料はほとんど除去しない。このスペーサの除去により、互いに相隔たる第１のフィーチャと充填フィーチャとが残る。代替の実施形態では、サイドウォールスペーサを形成するステップの後に第１のフィーチャを選択的に除去し、互いに相隔たるスペーサを残す。次に、スペーサの間に充填材膜もしくは層を形成し、空間と第１のフィーチャによって当初占められていた空間を埋める。デバイスアレイ製造のこの時点では、スペーサか充填フィーチャによって表面全体が完全に埋めつくされる。次に、スペーサを選択的にエッチングして除去すると、互いに相隔たる充填フィーチャが残る。充填フィーチャは、第１のフィーチャによって決まる第１の形状を有する第１の充填フィーチャと、サイドウォールスペーサ間の隙間によって決まる第２の形状を有する第２の充填フィーチャとを備える。前述した方法を使用して、少なくとも１つのデバイス層をエッチングするために、次に複数の充填フィーチャをマスクとして使用できる。
【００１８】
（いくつかの実施形態での）相隔たる第１のフィーチャと充填フィーチャ、あるいは（代替の実施形態での）相隔たる第１および第２の充填フィーチャは、下のデバイス層をエッチングするときにエッチング用マスクとして機能する。デバイス層は、第１のフィーチャと充填フィーチャをマスクとして使用し等方性エッチングか異方性エッチングによりエッチングできる。第１のフィーチャおよび／または充填フィーチャは完成したデバイスに残すこともできれば、デバイス層のエッチング後に除去することもできる。例えば、頂部電極の一部として導電性の第１のフィーチャと充填フィーチャを残すことができる。
【００１９】
任意の好適なデバイスを形成できる。後程詳述するように、デバイスは、第１のフィーチャの形状と充填フィーチャの形状に応じて実質的に円筒形および／または実質的に長方形の柱形状を有することができる。柱形でないデバイスを形成することもできる。デバイスは、ダイオード、トランジスタ、抵抗、アンチヒューズ誘電体、ヒューズ、抵抗切換材、キャパシタ等をなす。論理揮発性メモリデバイスもしくは論理不揮発性メモリデバイス、もしくはアレイを形成できる。
望ましい非制限的な実施形態において、複数の柱形デバイスが形成され、不揮発性メモリセルを含む複数のダイオードを構成する。図１を参照すると、本願明細書において参照により援用されている、Hernerらによる「High-Density Three-Dimensional Memory Cell」という米国特許第６，９５２，０３０号（特許文献２）が開示する代表的な不揮発性メモリセルは、本発明の実施形態の方法によって形成できる。
【００２０】
メモリセル２０は垂直に向いた円柱形の接合ダイオードを含む。ここで用いる用語「接合ダイオード」は、非オーム伝導特性を備え、２つの端子電極を有し、一方の電極がｐ形で他方がｎ形の半導体材でできた半導体デバイスを指す。例えば、ツェナーダイオードのようにｐ形半導体材とｎ形半導体材とが接触するｐ−ｎダイオードならびにｎ−ｐダイオードや、ｐ形半導体材とｎ形半導体材との間に真性（ドープされていない）半導体材を挟むｐ−ｉ−ｎダイオード等がある。このほかに、金属・絶縁体・金属構造を備えるトンネルダイオード（ＭＩＭダイオード）や、金属層と、第１の絶縁体と、第２の絶縁体と、第２の金属層とを備えるＭＩＩＭダイオードも好適なダイオードである（第１および第２の絶縁体は互いに異なる場合がある）。一般的に、非線形コンダクタンスデバイスを使用できる。
【００２１】
頂部導体２６および底部導体２８もしくは電極の合間にはダイオード２２とオプションのアンチヒューズ誘電体２４が介在する。この垂直向き接合ダイオード２２は、第１の伝導性（ｎ形等）の高濃度にドープされた半導体領域３０と、ドープされていない半導体材か低濃度にドープされた半導体材からなる中間領域３２（真性領域と呼ぶ）と、第２の導電性（ｐ形等）の高濃度にドープされた半導体領域３４とを含み、ｐ−ｉ−ｎダイオードを形成している。ｐ形領域およびｎ形領域の位置は必要に応じて逆にできる。接合ダイオード２２の半導体材は、通常シリコン、ゲルマニウム、シリコンおよび／またはゲルマニウムの合金である。これとは別の半導体材を使用することもできる。接合ダイオード２２とアンチヒューズ誘電体２４は、タングステンやＴｉＮ等の金属から形成することができる底部導体２８と頂部導体２６との間に直列に配置される。アンチヒューズ誘電体２４はダイオード２２の上に位置することも下に位置することもできる。
【００２２】
メモリセルはワンタイムプログラマブル（ＯＴＰ）もしくは再書き込み可能な不揮発性メモリセルをなし、アンチヒューズ、ヒューズ、直列配置されたダイオードおよびアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、切換可能な複合金属酸化物、カーボンナノチューブメモリ、グラフェンまたはその他のカーボンの切換可能な抵抗材、相変化材メモリ、導電性ブリッジ素子、ならびに切換可能なポリマーメモリのうちの少なくとも１つから選ぶことができる。例えば、それぞれのダイオード２２はメモリセルのステアリング素子として機能し、導体間には、抵抗切換材として機能する（つまり、データを蓄積する）別の材料もしくは層２４をダイオードと直列に設ける。抵抗切換材２４の抵抗は、電極もしくは導体間に提供される順方向および／または逆方向バイアスに応じて増減できる。
【００２３】
セル２０は簡潔に説明すると次のように動作する。アンチヒューズ誘電体２４は電流の流れを妨げるため、最初の状態で頂部導体２６と底部導体２８との間に読み出し電圧が印加されると、接合ダイオード２２にはごく僅かな電流しか流れない。頂部導体２６と底部導体２８との間にプログラミング電圧が印加されるとアンチヒューズ材の絶縁破壊が起こり、アンチヒューズ２４の中には導電路が永久的に形成される。ダイオード半導体材が高抵抗状態で当初形成されるならば、ダイオード２２の半導体材は低抵抗状態に変化する。プログラミングの後に読み出し電圧が印加されると頂部導体２６と底部導体２８との間により高い読み出し電流が流れる。こうしてプログラムされていないセルからプログラム済みのセルを区別できる。
【００２４】
代替の実施形態ではアンチヒューズ誘電体２４を省く。代わりに、ダイオード２２の多結晶半導体材を比較的高い抵抗状態に形成する。２００４年９月２９日に出願されたHernerらによる「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」という米国特許出願第１０／９５５，５４９号（特許文献３）と、２００５年６月８日に出願されたHernerらによる「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（特許文献４）に記載されているように、これにも電流の流れを妨げる傾向がある。プログラミング電圧の印加はダイオードの抵抗状態を低下させる。このように、この実施形態ではダイオードが抵抗切換材として機能する。
【００２５】
望ましくは単結晶シリコンウェハ等の基板の上に、２，３，４つ以上のメモリレベル、例えば８レベルを、互いに積み重ねて形成し、モノリシックな三次元メモリアレイを形成できる。これは特許文献２，３，４に記載されている。ダイオードの柱２２は、望ましくは１００ｎｍ未満のピッチ、例えば７８ｎｍ以下のピッチを有し、１００ｎｍ以下の直径、例えば５０ｎｍ以下、３２ｎｍ以下の直径を有する。
デバイス層の下に位置する底部電極もしくは導体２８は、減法あるいはダマシン法により形成できる。減法では、導電性の層もしくは膜を相隔たる電極のパターンにした後で電極間の間隙を絶縁材で充填する。ダマシン法では、絶縁材に溝を形成し、溝内と絶縁層上に導電性の層もしくは膜を形成し、次に導電性の層もしくは膜を平坦化して相隔たる電極を溝内に形成する。
【００２６】
レール形の電極もしくは導体２８を形成する減法を図２ａ〜２ｄに示す。図２ａに見られるように、Ｗおよび／またはＴｉＮ層等の１つ以上の導電層４０を基板上に堆積させ、そこにフォトレジスト層４２を回転塗布する。次に、図２ｂに見られるように、フォトレジスト層４２をフォトリソグラフィによりパターニングし、所望の形状を得る。図２ｃに見られるように、導電層４０のうちのフォトレジスト層４２によって保護されていない部分はエッチングステップによって除去される。図２ｄに見られるように、エッチングの後にはフォトレジスト層４２を剥がし、導電もしくは電極レール４０を残す。レール４０間の間隙には、絶縁材４４、例えば酸化シリコン、窒化シリコン、その他絶縁材を充填する。必要に応じて、例えば化学的機械的研磨（ＣＭＰ）により絶縁材４４の余剰部分を除去し、絶縁層４４の平らな表面にてレール４０の上面を露出させることができる。
【００２７】
電極もしくは導体２８を形成するダマシン法を図３ａ〜３ｄに示す。まずは、酸化シリコン層等の堆積絶縁層５０にフォトレジスト層４８を回転塗布する。フォトレジスト層４８は、図３ｂに見られるように、パターニングする。次に、エッチングステップにより絶縁層５０に溝もしくはトレンチ５２を形成する。図３ｃでは、フォトレジスト層４８を除去した後に１つ以上の導電層４６、例えばＷおよび／またはＴｉＮ層、あるいは銅層を堆積させ、溝もしくはトレンチ５２を充填する。図３ｄに見られるように、例えばＣＭＰやエッチバックにより１つ以上の導電層４６を絶縁層上面とともに平坦化し、レール形の導体を溝内に残す。
【００２８】
図４ａは、本発明の一実施形態により、柱形の不揮発性メモリセルアレイ１１０等の半導体デバイス製造の初期段階を示すものである。アレイ１１０は、図２または３との関係でそれぞれ前述した減法もしくはダマシン法により形成される複数の底部電極１１４を具備する。電極１１４は、図１に見られるレール形の導体２８に相当する。図４ｂ（第１の実施形態による）と図４ｃ（第２の実施形態による）には、デバイス層の下に位置する底部電極の上面図が示されている。図４ｂの電極１１４は斜めに配置され、水平方向に対して３０〜６０°の角度をなす。図４ｃの電極１１４は水平に配置されている。電極１１４は、タングステン、アルミニウム、それらの合金等の何らかの好適な導電性材料からなることができる。電極１１４は、酸化シリコン等の絶縁材１１６によって互いに離隔される。電極１１４の上にはオプションの接着層１１８を形成する。この接着層は窒化チタンや窒化タングステンからなることができる。接着層１１８上にはオプションのアンチヒューズ誘電体層１２０を堆積させる。アンチヒューズ誘電体層１２０は薄い酸化シリコンやその他の絶縁層からなることができる。あるいは前述した抵抗切換材をアンチヒューズ誘電体層の代わりに使用できる。アンチヒューズ誘電体層１２０の上には、ＴｉＮ層等のもうひとつのオプション接着層１２２を堆積させる。つまり、誘電体層１２０は、２つの接着層１１８，１２２の間に挟まれることになる。
【００２９】
接着層１２２の上には１つ以上の半導体層１２４、例えばシリコン、ゲルマニウムまたはそれらの合金を形成する。例えば、半導体層１２４は下位ｎ形層と、中位真性層と、上位ｐ形層とを備えることができる。ｐ形層は、真性層の上部にｐ形ドーパントをイオン注入するか、真性層上にｐ形のドープされた半導体層を堆積させることにより形成できる。半導体層１２４上にはオプションの上位接着層１２６、例えばＴｉＮ層を形成する。接着層１２６上には導電層１２８、例えばＷ層を形成する。最後に、ハードマスクまたはポリッシュストップ１３０、例えばＴｉＮまたは窒化シリコンハードマスクまたはポリッシュストップ層を導電層１２８上に形成する。
【００３０】
図５ａは底部電極上のデバイス層の垂直断面図に相当し、図５ｂおよび５ｃは第１の処理ステップを経た後の底部電極１１４上の第１のフィーチャ１３２の上面図に相当する。第１のステップでは、ハードマスク１３０上にフォトレジスト層を形成する。このフォトレジスト層を露出させ、パターニングする。次に、フォトレジストパターンをマスクとして使用しハードマスク１３０と導電層１２８とをエッチングし、複数の第１のフィーチャ１３２を得る。第１のフィーチャ１３２は、空間１３４によって互いに離隔される。３つの隣接する第１のフィーチャ１３２によって正三角形が形成される。
【００３１】
第１の実施形態では、それぞれ３つの隣接する第１のフィーチャ（１３２ａ，１３２ｂ，１３２ｃ）が３つの隣接する底部電極上に形成され、３つの隣接する第１のフィーチャのそれぞれの第１のフィーチャは別々の底部電極（１１４ａ，１１４ｂ，１１４ｃ）上に位置する。図５ｂには、第１の実施形態により底部電極の位置に対する複数の第１のフィーチャ１３２の上面図を示す。
第２の実施形態では、それぞれ３つの隣接する第１のフィーチャのうちの２つ（１３２ａ，１３２ｂ）が１つの第１の底部電極（１１４ａ）上に形成され、３つの隣接する第１のフィーチャのうちの第３のフィーチャ（１３２ｃ）は第３の底部電極（１１４ｃ）上に形成され、第２の底部電極（１１４ｂ）は、第１の底部電極（１１４ａ）と第３の底部電極（１１４ｃ）とに隣接しかつこれらの間に位置する。図５ｃには、第２の実施形態により底部電極の位置に対する複数の第１のフィーチャ１３２の上面図を示す。
【００３２】
図６ａ〜６ｃに次の処理ステップを示す。このステップでは、酸化シリコン、窒化シリコンまたはポリシリコンスペーサ１３８を各フィーチャ１３２上に形成する。なお、それぞれのフィーチャ１３２が円筒形ならば、その側壁は厳密にはただ１つであり、フィーチャ１３２の側壁の周りにはただ１つの輪または環状スペーサ１３８が形成される。しかし、ここで用いる用語「スペーサ」は単一の環状スペーサ１３８を指すほかにも、多角形フィーチャ１３２の個別の側壁上に形成される２つ以上のスペーサ１３８も指す。スペーサ１３８を形成するには、酸化シリコン、窒化シリコン、またはポリシリコン層もしくは膜を第１のフィーチャ１３２の上および間に堆積させ、その後に酸化シリコン層もしくは膜の異方性エッチングを行う。
【００３３】
第１のフィーチャ１３２のまわりの空間１３４を酸化物スペーサ１３８で充填すると、隣接するサイドウォールスペーサ１３８の間には不連続の空間もしくは隙間１４０が残る。図６ｂ（第１の実施形態による上面図）と図６ｃ（第２の実施形態による上面図）とに見られるように、少なくとも２つの所定の方向沿いに隣接する第１のフィーチャ１３２のサイドウォールスペーサ１３８は互いに接触し、サイドウォールスペーサの間には完全に包囲された隙間が形成される。
【００３４】
次の２つの処理ステップを図７ａ〜７ｃに示す。第１のフィーチャ１３２とスペーサ１３８の間および上にタングステン充填膜もしくは層を形成し、隙間を埋める。次に、タングステン充填膜をＣＭＰかエッチバックにより平坦化し、第１のフィーチャ１３２（ＴｉＮハードマスク）とスペーサ１３８の上面を露出させる。この平坦化によりサイドウォールスペーサ１３８間には複数のタングステン充填フィーチャ１４２が残る。デバイスアレイ製造のこの時点で図５に見られる空間１３４は、酸化物スペーサ１３８か充填フィーチャ１４２によって完全に埋めつくされる。
【００３５】
必要に応じて、充填膜の平坦化の後にオプションのカットマスキングおよびエッチングステップを実行し、デバイスアレイの外部から充填膜もしくは充填フィーチャ１４２を除去する。複数の充填フィーチャ１４２上と複数の相隔たる第１のフィーチャ１３２上にはフォトレジスト層を形成する。フォトレジスト層は露出され、露出部分の端部は第１のフィーチャの全ての端部と交差する。デバイスアレイ境界の外部に残るフォトレジストパターンによって覆われない残余充填膜もしくは充填フィーチャは、エッチングにより除去される。必要であれば、平坦化ステップに先立ちカットマスキングおよびエッチングステップを実行できる。
【００３６】
図８ａ〜８ｃに次の処理ステップを示す。このステップでは酸化物スペーサ１３８をエッチングにより選択的に除去し、第１のフィーチャ１３２と充填フィーチャ１４２との間に間隔をあける。スペーサ１３８を選択的にエッチングすることができるためには、選択的ウェットまたはドライエッチングにより第１のフィーチャ１３２のＴｉＮまたは窒化シリコン上と充填フィーチャ１４２のタングステン上とで酸化シリコンを選択的にエッチングする。例えば、ＨＦ異方性ウェットエッチングを使用できる。図８ｂ（第１の実施形態の上面図）と図８ｃ（第２の実施形態の上面図）に見られるように、第１のフィーチャ１３２と充填フィーチャ１４２との間のピッチは、酸化物スペーサの除去により第１のフィーチャ１３２のみの場合に比べて増加している。
【００３７】
図９ａに見られるように、第１のフィーチャ１３２と充填フィーチャ１４２をマスクとして使用しデバイス層１１８，１２０，１２０，１２４をエッチングすると、複数の柱１１２が形成される。図９ｂおよび９ｃに見られるように、複数の柱１１２は、第１のフィーチャ１３２によって決まる第１の形状を有する複数の第１の柱１５２と、充填フィーチャ１４２によって決まる第２の形状を有する複数の第２の柱１６２とを備える。第２の形状は第１の形状と同じであっても異なってもよい。実施形態によっては、第１の柱１５２が円形の断面を有し、第２の柱は角が丸みをおびた三角形の断面を有することができる。第１の柱と第２の柱は柱形のデバイス１１２であってよい。例えば、図１との関係で説明したように、それぞれのデバイスはアンチヒューズ誘電体と直列するｐ−ｉ−ｎダイオードを備える。
【００３８】
図９ｂに見られる第１の実施形態では、第１の柱１５２ａを１本と第２の柱１６２ａ，１６２ｂを２本とを含む３本１単位の隣接する柱が同じ底部電極１１４沿いに反復する。３つの隣接する第１の柱１５２ａ，１５２ｂ，１５２ｃは正三角形を形成する。６つの第２の柱１６２ｃ〜１６２ｈは六角形構成で第１の柱１５２ｃを取り囲む。３つの第１の柱１５２ａ，１５２ｂ，１５２ｃは正三角形構成で第２の柱１６２ｃを取り囲む。隣接する第１の柱１５２間の第１の距離Ｄ１は、望ましくは隣接する第２の柱１６２間の第２の距離Ｄ２より大きい。
【００３９】
図９ｃに見られる第２の実施形態では、１５２ａ，１５２ｂ，１５２ｃといった第１の柱１５２が、第１の底部電極（１１４ａまたは１１４ｃ）上にて、２つの隣接する第１の柱１５２ａ，１５２ｂ間に第１の距離Ｄ１をおいて、位置する。第２の柱１６２は、第２の底部電極（１１４ｂまたは１１４ｄ）上にて、２つの隣接する第２の柱間に第２の距離Ｄ２をおいて、位置する。第２の距離は、望ましくは第１の距離より短い。３つの隣接する第１の柱１５２ａ，１５２ｂ，１５２ｃは正三角形を形成する。第２の柱のうちの６本（１６２ｂ〜１６２ｇ）は六角形構成でそれぞれの第１の柱１５２を取り囲む。第１のタイプの柱のうちの３本（１５２ａ，１５２ｂ，１５２ｃ）は正三角形構成でそれぞれの第２の柱１６２ａを取り囲む。
柱状デバイス１１２を互いに隔離するため、デバイス１１２間の空間は酸化シリコン等の空隙充填絶縁材で埋める。この空隙充填絶縁材はＣＭＰやエッチバックにより平坦化できる。
【００４０】
第１のフィーチャ１３２と充填フィーチャ１４２は最終的なデバイスに残すこともできるし、あるいは柱状デバイス１１２の形成後に除去することもできる。例えば、導電性の第１のフィーチャ１３２と充填フィーチャ１４２は、デバイス１１２の上部に接触した状態に保つことができる。次に、図１に見られる頂部導体もしくは電極２６を第１のフィーチャ１３２および充填フィーチャ１４２と接触させ形成する。図１０ａには、その断面図が見られる。あるいは、頂部導体もしくは電極２６の形成に先立ち第１のフィーチャ１３２と充填フィーチャ１４２とを除去できる。頂部導体もしくは電極２６は、図２または図３との関係で前述した減法かダマシン法により形成できる。図１０ｂに見られる第１の実施形態によると、頂部電極２６と底部電極１１４は互いに約６０度異なる方向に延在する（例えば、頂部および底部電極はいずれも斜め）。図１０ｃに見られる第２の実施形態によると、頂部電極２６は底部電極１１４に対して垂直に延在する。
【００４１】
代替の実施形態による処理ステップを図１１ａ〜１１ｃに示す。この代替の実施形態では、サイドウォールスペーサ１３８を形成するステップの後で、サイドウォールスペーサ間の空間を複数の充填フィーチャで埋めるステップの前に、第１のフィーチャ１３２を選択的に除去する。図１１ａに見られように、第１のフィーチャ１３２は選択的エッチングにより除去され、互いに相隔たるスペーサ１３８が残る。第１のフィーチャ１３２がアモルファスカーボンでできているならば、アッシングによりこれを除去することができる。
【００４２】
次の２つの処理ステップを図１１ｂおよび１１ｃに示す。スペーサ１３８の間にタングステン充填材膜もしくは層を形成し、第１のフィーチャ１３２と空間１３４とにより当初占められていた空間を埋める。あるいは、エッチング特性がスペーサ材と異なる酸化シリコン、窒化シリコン、酸窒化シリコン、アモルファスカーボン等の絶縁充填材膜もしくは層を代わりに使用できる。次に、ＣＭＰかエッチバックによりタングステン充填膜を平坦化し、スペーサ１３８の上面を露出すると、タングステン充填膜の損失は約２００〜約４００Å、例えば約３００Å〜約５００Åになる。この平坦化によりスペーサ１３８間には複数のタングステン充填フィーチャ１４２が残る。この時点における充填フィーチャ１４２には約１，５００Å〜約１，７００Åの厚みがある。充填フィーチャ１４２は、第１のフィーチャ１３２によって決まる第１の形状を有する第１の充填フィーチャ１４２ａと、図６に見られるサイドウォールスペーサ間の隙間１４０によって決まる第２の形状を有する第２の充填フィーチャ１４２ｂとを備える。第１のフィーチャ１３２が円筒形ならば、第１のフィーチャ１３２によって占められていた空間を埋める第１の充填フィーチャ１４２ａもまた円筒形であり、隙間１４０を埋める第２の充填フィーチャ１４２ｂは、角が丸みをおびた実質的には三角形を有する。
【００４３】
図１１ｃに次の処理ステップを示す。このステップではスペーサ１３８を選択的にエッチングして除去し、相隔たる充填フィーチャ１４２ａ，１４２ｂを残す。スペーサ１３８は、充填フィーチャ１４２のタングステン上でスペーサ１３８の酸化または窒化シリコンを選択的にエッチングできる選択的ウェットまたはドライエッチングにより選択的にエッチングできる。例えば、ＨＦ異方性ウェットエッチングを使用できる。前述した方法を使用して、少なくとも１つのデバイス層をエッチングするために、次に複数の第１および第２の充填フィーチャをマスクとして使用できる。この代替の方法は、前述した第１の実施形態と第２の実施形態の両方に適用できる。
【００４４】
以上、第１のメモリレベルの形成を説明した。この第１のメモリレベルの上にさらなるメモリレベルを形成することで、モノリシック型の三次元メモリアレイを形成できる。実施形態によっては複数のメモリレベルで導体を共有できる。つまり、頂部導体を次のメモリレベルの底部導体として使用する。別の実施形態では、第１のメモリレベルの上にレベル間誘電体（図示せず）を形成し、その表面を平坦化し、この平坦化されたレベル間誘電体上に第２のメモリレベルを構築し、導体は共有しない。
【００４５】
モノリシックな三次元メモリアレイとは、ウェハ等の単一基板上に多数のメモリレベルを形成したものであって、レベル間に基板は介在しない。１メモリレベルを形成する層を、既存レベルの層上に直接堆積もしくは成長させる。これとは対照的に、Leedy の「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献５）にあるように、これまで積層されたメモリの構築にあたってはメモリレベルをそれぞれ別々の基板上に形成し、上下のメモリレベルを互いに接着させていた。接着に先立ち基板を薄くしたりメモリレベルから取り除いたりすることもできるが、メモリレベルはそもそも別々の基板上に形成されているから、そのようなメモリは真のモノリシックな三次元メモリアレイとはいえない。
基板上に形成されるモノリシックな三次元メモリアレイは少なくとも、基板から上に第１の高さに形成される第１のメモリレベルと、第１の高さとは異なる第２の高さに形成される第２のメモリレベルとを備える。かかるマルチレベルアレイでは、基板の上に３つ、４つ、８つのメモリレベルを形成でき、実際にはいくつでも形成できる。
【００４６】
この説明では、ある１つの層が別の層の上または下にあるものとして説明してきた。これらの用語が基板に対する層ならびに素子の位置を表すものであることが理解できるはずである。基板は、ほとんどの実施形態において単結晶シリコンウェハ基板である。ある１つのフィーチャは、それが別のフィーチャよりウェハ基板から遠い場合に同フィーチャの上にあり、別のフィーチャより近い場合に同フィーチャの下にある。当然ながらウェハもしくはダイはどの方向にでも回転できるが、ウェハもしくはダイ上の第１のフィーチャの相対的向きは変わらない。加えて、図面は意図的に一定の縮尺で表示されておらず、層ならびに処理済層を代表するものにすぎない。
【００４７】
これまで本発明を例示的に説明してきた。使用した用語が本質的な制限ではなく説明の文言であることを理解するべきである。
前述した教示を鑑みれば本発明の数多くの修正ならびに変形が可能である。したがって、本発明は、添付の特許請求の範囲内で、具体的に説明した内容とは異なるやり方で実施できる。
【技術分野】
【０００１】
本発明は、一般的には半導体デバイスを作る方法に関し、より具体的には、半導体柱状構造を作る方法に関する。
【背景技術】
【０００２】
関連出願の相互参照
本願は、その全体が本願明細書において参照により援用されている２００８年６月３０日に出願された米国特許出願第１２／２１６，１０９号（特許文献１）の利益を主張する。
【０００３】
電子部品および装置でメモリ回路を作成するには半導体材からなるデバイスが使用される。データや命令を蓄積するメモリ回路はかかるデバイスの根幹にあたる。かかる回路上で単位面積当たりのメモリ素子数を最大化すればコストが最小限に抑えられるため、回路設計にあたってはメモリ素子数の最大化が主要な動因となっている。
【０００４】
半導体ウェハ上に形成される構造物の寸法が縮小し、デバイスの作成に現在利用されているツールは限界に達している。例えば現在利用されている１９３ｎｍのイマージョンツールでは、約８０ｎｍ未満のピッチで構造物を作ることはできない。今あるツールでこれより小さい第１のフィーチャを製造するには、より複雑なプロセスを使用しなければならない。そうしたプロセスの１つにダブルエクスポージャ／ダブルパターニング手法がある。もうひとつのプロセスでは、後で除去されるテンプレートパターン上に形成されるサイドウォールスペーサを使用する。下の膜をエッチングするときには、このサイドウォールスペーサをマスクとして使用する。
【０００５】
単純な一次元の規則的な線と空間からなるパターンならば、これらの手法によってフォトリソグラフィによって形成されるピッチを２分割する効果があり、リソグラフィツールの分解能を拡大できる。
しかし、規則的に間隔をおく柱の二次元パターンの場合には、ダブルパターニング方式によってピッチは２の平方根ずつ増大する。サイドウォールスペーサ方式は、連続した柱ではなく規則的に間隔をおく円筒形の環状構造を作るので、そのままではまったく使いものにならない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願第１２／２１６，１０９号
【特許文献２】米国特許第６，９５２，０３０号
【特許文献３】米国特許出願第１０／９５５，５４９号
【特許文献４】米国特許出願第１１／１４８，５３０号
【特許文献５】米国特許第５，９１５，１６７号
【発明の概要】
【０００７】
一実施形態では、半導体デバイスを作る方法を提供し、この方法は、基板上に少なくとも１つのデバイス層を形成することと、デバイス層上に複数の相隔たる第１のフィーチャを形成することであって、それぞれ３つの隣接する第１のフィーチャは正三角形を形成することと、第１のフィーチャ上にサイドウォールスペーサを形成することと、複数の充填フィーチャによりサイドウォールスペーサ間の空間を充填することと、サイドウォールスペーサを選択的に除去することと、少なくとも複数の充填フィーチャをマスクとして使用して少なくとも１つのデバイス層をエッチングすることとを含む。
【０００８】
別の実施形態では、柱形不揮発性メモリデバイスアレイを作る方法を提供し、この方法は、基板上に複数の底部電極を形成することと、複数の底部電極上に少なくとも１つの半導体デバイス層を形成することと、少なくとも１つの半導体デバイス層上に複数の相隔たる第１のフィーチャを形成することと、複数の相隔たる第１のフィーチャ上にサイドウォールスペーサを形成することであって、それぞれ３つの隣接する第１のフィーチャが正三角形を形成することと、複数の相隔たる第１のフィーチャの上および間に充填膜を形成することと、複数の相隔たる第１のフィーチャの上部と、サイドウォールスペーサの上部とを露出させサイドウォールスペーサ間に複数の充填フィーチャを残すため、充填膜を平坦化することと、サイドウォールスペーサを選択的に除去することと、不揮発性メモリセルを含む複数の柱形ダイオードを形成するため、少なくとも複数の充填フィーチャをマスクとして使用して少なくとも１つの半導体デバイス層をエッチングすることと、複数の不揮発性メモリセルに接触する複数の頂部電極を形成することとを含む。
【０００９】
別の実施形態ではデバイスを提供し、このデバイスは、基板上に位置する複数の底部電極と、複数の底部電極上に位置する複数の相隔たる柱と、複数の柱に接触する複数の頂部電極とを備え、それぞれ３つの隣接する柱が正三角形を形成し、各柱は半導体デバイスを備え、複数の柱が、第１の形状を有する複数の第１の柱と、第１の形状とは異なる第２の形状を有する複数の第２の柱とを備える。
【図面の簡単な説明】
【００１０】
【図１】不揮発性メモリセルの斜視図である。
【図２ａ】減法により導電レールを形成する処理ステップを示す垂直断面図である。
【図２ｂ】減法により導電レールを形成する処理ステップを示す垂直断面図である。
【図２ｃ】減法により導電レールを形成する処理ステップを示す垂直断面図である。
【図２ｄ】減法により導電レールを形成する処理ステップを示す垂直断面図である。
【図３ａ】ダマシン法により導電レールを形成する処理ステップを示す垂直断面図である。
【図３ｂ】ダマシン法により導電レールを形成する処理ステップを示す垂直断面図である。
【図３ｃ】ダマシン法により導電レールを形成する処理ステップを示す垂直断面図である。
【図３ｄ】ダマシン法により導電レールを形成する処理ステップを示す垂直断面図である。
【図４ａ】柱状構造を形成する前の底部電極上のデバイス層の垂直断面図である。
【図４ｂ】第１の実施形態によるデバイス層下の底部電極の上面図である。
【図４ｃ】第２の実施形態によるデバイス層下の底部電極の上面図である。
【図５ａ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の垂直断面図である。
【図５ｂ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の上面図である。
【図５ｃ】デバイスアレイの製造過程にある第２の実施形態によるデバイス層の上面図である。
【図６ａ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の垂直断面図である。
【図６ｂ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の上面図である。
【図６ｃ】デバイスアレイの製造過程にある第２の実施形態によるデバイス層の上面図である。
【図７ａ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の垂直断面図である。
【図７ｂ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の上面図である。
【図７ｃ】デバイスアレイの製造過程にある第２の実施形態によるデバイス層の上面図である。
【図８ａ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の垂直断面図である。
【図８ｂ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の上面図である。
【図８ｃ】デバイスアレイの製造過程にある第２の実施形態によるデバイス層の上面図である。
【図９ａ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の垂直断面図である。
【図９ｂ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の上面図である。
【図９ｃ】デバイスアレイの製造過程にある第２の実施形態によるデバイス層の上面図である。
【図１０ａ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の垂直断面図である。
【図１０ｂ】デバイスアレイの製造過程にある第１の実施形態によるデバイス層の上面図である。
【図１０ｃ】デバイスアレイの製造過程にある第２の実施形態によるデバイス層の上面図である。
【図１１ａ】代替の実施形態の処理ステップを示す垂直断面図である。
【図１１ｂ】代替の実施形態の処理ステップを示す垂直断面図である。
【図１１ｃ】代替の実施形態の処理ステップを示す垂直断面図である。
【発明を実施するための形態】
【００１１】
本発明者らは、デバイス層をエッチングするためのマスクとしてサイドウォールスペーサを使用する代わりに、エッチング用マスクを形成するときの犠牲スペーサとしてサイドウォールスペーサを使用できることに気づいた。エッチング用マスクが形成されると、サイドウォールスペーサが除去され、さらにデバイス層のうちのサイドウォールスペーサがあったところの下に位置する部分を除去することで、相隔たるデバイス、例えば柱形のデバイスが残る。
【００１２】
例えば、まずは１つ以上のデバイス層を基板上に形成する。半導体ウェハ（シリコンウェハ、化合物半導体ウェハを含む）や金属、ガラス、セラミック、プラスチック基板等の好適な基板を使用できる。基板は１つ以上の絶縁層で覆うことができ、かつ／または基板上にもしくは基板内に、ドライバ回路等の１つ以上のデバイスを形成できる。デバイス層は、半導体デバイスのための半導体層を、導電層もしくは電極形成層および／またはデバイスの半導体もしくは導電部分を絶縁するための絶縁層をなす。
【００１３】
デバイス層の上には複数（２つ以上）の相隔たる第１のフィーチャを形成する。この第１のフィーチャは、半導体、導電および／または絶縁デバイス層の上に直接形成できる。第１のフィーチャはどんな形状でもよく、その材料は、後程下のデバイス層をエッチングするためのエッチング用マスクとして使えるものならどんな材料であってもよい。
【００１４】
第１のフィーチャは、例えば後程詳述するように円筒形である。ただし、長方形のデバイスや三角形のデバイスを形成するならば、長方形や三角形等の他の形状を用いることもできる。第１のフィーチャは所望のサイズでよく、望ましくは下位デバイスの所望の幅と同じ幅にする。第１のフィーチャには、エッチング用マスクとして使用するにあたって十分な高さまたは厚みを与えなければならない。第１のフィーチャはタングステン等の導電材を含み、必要に応じて窒化シリコン、窒化チタン等のハードマスク材で覆うことができる。別の材料を使用することもできる。あるいは、第１のフィーチャは、酸化シリコン、アモルファスカーボン、窒化シリコン等の絶縁材を、さもなくばポリシリコン、アモルファスシリコン等の半導体材を含む。
【００１５】
次に、第１のフィーチャ上にサイドウォールスペーサを形成する。サイドウォールスペーサは従来のサイドウォールスペーサ形成法によって形成できる。例えば、第１のフィーチャ上に膜を堆積させ、膜を異方的にエッチングし、第１のフィーチャ上にサイドウォールスペーサを残す。スペーサの材料は、第１のフィーチャの上部とは異なる導電、絶縁、もしくは半導体材料であることができる。サイドウォールスペーサの材料として、（ｉ）第１のフィーチャの少なくとも上部の材料とは対照的に、ドライエッチング法による選択的異方性エッチングが可能であるもの、（ｉｉ）第１のフィーチャの少なくとも上部の材料とは対照的に、別のドライまたはウェットエッチング法により選択的に除去（異方性エッチング等）できるものを選ぶことができる。例えば、第１のフィーチャがタングステンと窒化物ハードマスクを含むならば、スペーサは酸化シリコンから形成する。第１のフィーチャが酸化シリコンを含むならば、窒化シリコン等の窒化物からスペーサを形成する。スペーサを堆積させる温度によって第１のフィーチャが変形しない限り、これとは別の材料の組み合わせであることもできる。
【００１６】
次に、隣接する第１のフィーチャ上に位置する隣接スペーサ間の空間をいわゆる充填フィーチャにより充填する。この充填フィーチャを形成するには、第１のフィーチャならびにサイドウォールスペーサの上および間に充填膜もしくは層を形成し、充填膜を平坦化することで第１のフィーチャの上部とサイドウォールスペーサの上部を露出させる。この平坦化は化学的機械的研磨（ＣＭＰ）かエッチバックにより果たすことができる。ＣＭＰプロセスでは、第１のフィーチャかスペーサの上部をポリッシュストップとして使用できる。例えば、第１のフィーチャ上のＴｉＮハードマスクをポリッシュストップとして使用できる。充填フィーチャの材料は第１のフィーチャと同じであることもできるし、あるいはエッチング特性が第１のフィーチャと類似する材料であることもできる。第１のフィーチャならびに充填フィーチャとの対照でサイドウォールスペーサを選択的にエッチングできるようにするため、充填膜の材料はサイドウォールスペーサの材料と異なるものにしなければならない。例えば、第１のフィーチャがタングステンでできている場合、充填膜はタングステンからなることができる。あるいは、第１のフィーチャの材料が酸化シリコンでできている場合、充填膜は酸化シリコンからなることができる。
【００１７】
一実施形態において、充填フィーチャを形成した後にサイドウォールスペーサを選択的に除去する。この除去は、例えば選択的ウェットエッチングによって果たすことができる。選択的に除去するステップでは、サイドウォールスペーサの材料を選択的にエッチングし、第１のフィーチャや充填フィーチャの材料はほとんど除去しない。このスペーサの除去により、互いに相隔たる第１のフィーチャと充填フィーチャとが残る。代替の実施形態では、サイドウォールスペーサを形成するステップの後に第１のフィーチャを選択的に除去し、互いに相隔たるスペーサを残す。次に、スペーサの間に充填材膜もしくは層を形成し、空間と第１のフィーチャによって当初占められていた空間を埋める。デバイスアレイ製造のこの時点では、スペーサか充填フィーチャによって表面全体が完全に埋めつくされる。次に、スペーサを選択的にエッチングして除去すると、互いに相隔たる充填フィーチャが残る。充填フィーチャは、第１のフィーチャによって決まる第１の形状を有する第１の充填フィーチャと、サイドウォールスペーサ間の隙間によって決まる第２の形状を有する第２の充填フィーチャとを備える。前述した方法を使用して、少なくとも１つのデバイス層をエッチングするために、次に複数の充填フィーチャをマスクとして使用できる。
【００１８】
（いくつかの実施形態での）相隔たる第１のフィーチャと充填フィーチャ、あるいは（代替の実施形態での）相隔たる第１および第２の充填フィーチャは、下のデバイス層をエッチングするときにエッチング用マスクとして機能する。デバイス層は、第１のフィーチャと充填フィーチャをマスクとして使用し等方性エッチングか異方性エッチングによりエッチングできる。第１のフィーチャおよび／または充填フィーチャは完成したデバイスに残すこともできれば、デバイス層のエッチング後に除去することもできる。例えば、頂部電極の一部として導電性の第１のフィーチャと充填フィーチャを残すことができる。
【００１９】
任意の好適なデバイスを形成できる。後程詳述するように、デバイスは、第１のフィーチャの形状と充填フィーチャの形状に応じて実質的に円筒形および／または実質的に長方形の柱形状を有することができる。柱形でないデバイスを形成することもできる。デバイスは、ダイオード、トランジスタ、抵抗、アンチヒューズ誘電体、ヒューズ、抵抗切換材、キャパシタ等をなす。論理揮発性メモリデバイスもしくは論理不揮発性メモリデバイス、もしくはアレイを形成できる。
望ましい非制限的な実施形態において、複数の柱形デバイスが形成され、不揮発性メモリセルを含む複数のダイオードを構成する。図１を参照すると、本願明細書において参照により援用されている、Hernerらによる「High-Density Three-Dimensional Memory Cell」という米国特許第６，９５２，０３０号（特許文献２）が開示する代表的な不揮発性メモリセルは、本発明の実施形態の方法によって形成できる。
【００２０】
メモリセル２０は垂直に向いた円柱形の接合ダイオードを含む。ここで用いる用語「接合ダイオード」は、非オーム伝導特性を備え、２つの端子電極を有し、一方の電極がｐ形で他方がｎ形の半導体材でできた半導体デバイスを指す。例えば、ツェナーダイオードのようにｐ形半導体材とｎ形半導体材とが接触するｐ−ｎダイオードならびにｎ−ｐダイオードや、ｐ形半導体材とｎ形半導体材との間に真性（ドープされていない）半導体材を挟むｐ−ｉ−ｎダイオード等がある。このほかに、金属・絶縁体・金属構造を備えるトンネルダイオード（ＭＩＭダイオード）や、金属層と、第１の絶縁体と、第２の絶縁体と、第２の金属層とを備えるＭＩＩＭダイオードも好適なダイオードである（第１および第２の絶縁体は互いに異なる場合がある）。一般的に、非線形コンダクタンスデバイスを使用できる。
【００２１】
頂部導体２６および底部導体２８もしくは電極の合間にはダイオード２２とオプションのアンチヒューズ誘電体２４が介在する。この垂直向き接合ダイオード２２は、第１の伝導性（ｎ形等）の高濃度にドープされた半導体領域３０と、ドープされていない半導体材か低濃度にドープされた半導体材からなる中間領域３２（真性領域と呼ぶ）と、第２の導電性（ｐ形等）の高濃度にドープされた半導体領域３４とを含み、ｐ−ｉ−ｎダイオードを形成している。ｐ形領域およびｎ形領域の位置は必要に応じて逆にできる。接合ダイオード２２の半導体材は、通常シリコン、ゲルマニウム、シリコンおよび／またはゲルマニウムの合金である。これとは別の半導体材を使用することもできる。接合ダイオード２２とアンチヒューズ誘電体２４は、タングステンやＴｉＮ等の金属から形成することができる底部導体２８と頂部導体２６との間に直列に配置される。アンチヒューズ誘電体２４はダイオード２２の上に位置することも下に位置することもできる。
【００２２】
メモリセルはワンタイムプログラマブル（ＯＴＰ）もしくは再書き込み可能な不揮発性メモリセルをなし、アンチヒューズ、ヒューズ、直列配置されたダイオードおよびアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、切換可能な複合金属酸化物、カーボンナノチューブメモリ、グラフェンまたはその他のカーボンの切換可能な抵抗材、相変化材メモリ、導電性ブリッジ素子、ならびに切換可能なポリマーメモリのうちの少なくとも１つから選ぶことができる。例えば、それぞれのダイオード２２はメモリセルのステアリング素子として機能し、導体間には、抵抗切換材として機能する（つまり、データを蓄積する）別の材料もしくは層２４をダイオードと直列に設ける。抵抗切換材２４の抵抗は、電極もしくは導体間に提供される順方向および／または逆方向バイアスに応じて増減できる。
【００２３】
セル２０は簡潔に説明すると次のように動作する。アンチヒューズ誘電体２４は電流の流れを妨げるため、最初の状態で頂部導体２６と底部導体２８との間に読み出し電圧が印加されると、接合ダイオード２２にはごく僅かな電流しか流れない。頂部導体２６と底部導体２８との間にプログラミング電圧が印加されるとアンチヒューズ材の絶縁破壊が起こり、アンチヒューズ２４の中には導電路が永久的に形成される。ダイオード半導体材が高抵抗状態で当初形成されるならば、ダイオード２２の半導体材は低抵抗状態に変化する。プログラミングの後に読み出し電圧が印加されると頂部導体２６と底部導体２８との間により高い読み出し電流が流れる。こうしてプログラムされていないセルからプログラム済みのセルを区別できる。
【００２４】
代替の実施形態ではアンチヒューズ誘電体２４を省く。代わりに、ダイオード２２の多結晶半導体材を比較的高い抵抗状態に形成する。２００４年９月２９日に出願されたHernerらによる「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」という米国特許出願第１０／９５５，５４９号（特許文献３）と、２００５年６月８日に出願されたHernerらによる「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（特許文献４）に記載されているように、これにも電流の流れを妨げる傾向がある。プログラミング電圧の印加はダイオードの抵抗状態を低下させる。このように、この実施形態ではダイオードが抵抗切換材として機能する。
【００２５】
望ましくは単結晶シリコンウェハ等の基板の上に、２，３，４つ以上のメモリレベル、例えば８レベルを、互いに積み重ねて形成し、モノリシックな三次元メモリアレイを形成できる。これは特許文献２，３，４に記載されている。ダイオードの柱２２は、望ましくは１００ｎｍ未満のピッチ、例えば７８ｎｍ以下のピッチを有し、１００ｎｍ以下の直径、例えば５０ｎｍ以下、３２ｎｍ以下の直径を有する。
デバイス層の下に位置する底部電極もしくは導体２８は、減法あるいはダマシン法により形成できる。減法では、導電性の層もしくは膜を相隔たる電極のパターンにした後で電極間の間隙を絶縁材で充填する。ダマシン法では、絶縁材に溝を形成し、溝内と絶縁層上に導電性の層もしくは膜を形成し、次に導電性の層もしくは膜を平坦化して相隔たる電極を溝内に形成する。
【００２６】
レール形の電極もしくは導体２８を形成する減法を図２ａ〜２ｄに示す。図２ａに見られるように、Ｗおよび／またはＴｉＮ層等の１つ以上の導電層４０を基板上に堆積させ、そこにフォトレジスト層４２を回転塗布する。次に、図２ｂに見られるように、フォトレジスト層４２をフォトリソグラフィによりパターニングし、所望の形状を得る。図２ｃに見られるように、導電層４０のうちのフォトレジスト層４２によって保護されていない部分はエッチングステップによって除去される。図２ｄに見られるように、エッチングの後にはフォトレジスト層４２を剥がし、導電もしくは電極レール４０を残す。レール４０間の間隙には、絶縁材４４、例えば酸化シリコン、窒化シリコン、その他絶縁材を充填する。必要に応じて、例えば化学的機械的研磨（ＣＭＰ）により絶縁材４４の余剰部分を除去し、絶縁層４４の平らな表面にてレール４０の上面を露出させることができる。
【００２７】
電極もしくは導体２８を形成するダマシン法を図３ａ〜３ｄに示す。まずは、酸化シリコン層等の堆積絶縁層５０にフォトレジスト層４８を回転塗布する。フォトレジスト層４８は、図３ｂに見られるように、パターニングする。次に、エッチングステップにより絶縁層５０に溝もしくはトレンチ５２を形成する。図３ｃでは、フォトレジスト層４８を除去した後に１つ以上の導電層４６、例えばＷおよび／またはＴｉＮ層、あるいは銅層を堆積させ、溝もしくはトレンチ５２を充填する。図３ｄに見られるように、例えばＣＭＰやエッチバックにより１つ以上の導電層４６を絶縁層上面とともに平坦化し、レール形の導体を溝内に残す。
【００２８】
図４ａは、本発明の一実施形態により、柱形の不揮発性メモリセルアレイ１１０等の半導体デバイス製造の初期段階を示すものである。アレイ１１０は、図２または３との関係でそれぞれ前述した減法もしくはダマシン法により形成される複数の底部電極１１４を具備する。電極１１４は、図１に見られるレール形の導体２８に相当する。図４ｂ（第１の実施形態による）と図４ｃ（第２の実施形態による）には、デバイス層の下に位置する底部電極の上面図が示されている。図４ｂの電極１１４は斜めに配置され、水平方向に対して３０〜６０°の角度をなす。図４ｃの電極１１４は水平に配置されている。電極１１４は、タングステン、アルミニウム、それらの合金等の何らかの好適な導電性材料からなることができる。電極１１４は、酸化シリコン等の絶縁材１１６によって互いに離隔される。電極１１４の上にはオプションの接着層１１８を形成する。この接着層は窒化チタンや窒化タングステンからなることができる。接着層１１８上にはオプションのアンチヒューズ誘電体層１２０を堆積させる。アンチヒューズ誘電体層１２０は薄い酸化シリコンやその他の絶縁層からなることができる。あるいは前述した抵抗切換材をアンチヒューズ誘電体層の代わりに使用できる。アンチヒューズ誘電体層１２０の上には、ＴｉＮ層等のもうひとつのオプション接着層１２２を堆積させる。つまり、誘電体層１２０は、２つの接着層１１８，１２２の間に挟まれることになる。
【００２９】
接着層１２２の上には１つ以上の半導体層１２４、例えばシリコン、ゲルマニウムまたはそれらの合金を形成する。例えば、半導体層１２４は下位ｎ形層と、中位真性層と、上位ｐ形層とを備えることができる。ｐ形層は、真性層の上部にｐ形ドーパントをイオン注入するか、真性層上にｐ形のドープされた半導体層を堆積させることにより形成できる。半導体層１２４上にはオプションの上位接着層１２６、例えばＴｉＮ層を形成する。接着層１２６上には導電層１２８、例えばＷ層を形成する。最後に、ハードマスクまたはポリッシュストップ１３０、例えばＴｉＮまたは窒化シリコンハードマスクまたはポリッシュストップ層を導電層１２８上に形成する。
【００３０】
図５ａは底部電極上のデバイス層の垂直断面図に相当し、図５ｂおよび５ｃは第１の処理ステップを経た後の底部電極１１４上の第１のフィーチャ１３２の上面図に相当する。第１のステップでは、ハードマスク１３０上にフォトレジスト層を形成する。このフォトレジスト層を露出させ、パターニングする。次に、フォトレジストパターンをマスクとして使用しハードマスク１３０と導電層１２８とをエッチングし、複数の第１のフィーチャ１３２を得る。第１のフィーチャ１３２は、空間１３４によって互いに離隔される。３つの隣接する第１のフィーチャ１３２によって正三角形が形成される。
【００３１】
第１の実施形態では、それぞれ３つの隣接する第１のフィーチャ（１３２ａ，１３２ｂ，１３２ｃ）が３つの隣接する底部電極上に形成され、３つの隣接する第１のフィーチャのそれぞれの第１のフィーチャは別々の底部電極（１１４ａ，１１４ｂ，１１４ｃ）上に位置する。図５ｂには、第１の実施形態により底部電極の位置に対する複数の第１のフィーチャ１３２の上面図を示す。
第２の実施形態では、それぞれ３つの隣接する第１のフィーチャのうちの２つ（１３２ａ，１３２ｂ）が１つの第１の底部電極（１１４ａ）上に形成され、３つの隣接する第１のフィーチャのうちの第３のフィーチャ（１３２ｃ）は第３の底部電極（１１４ｃ）上に形成され、第２の底部電極（１１４ｂ）は、第１の底部電極（１１４ａ）と第３の底部電極（１１４ｃ）とに隣接しかつこれらの間に位置する。図５ｃには、第２の実施形態により底部電極の位置に対する複数の第１のフィーチャ１３２の上面図を示す。
【００３２】
図６ａ〜６ｃに次の処理ステップを示す。このステップでは、酸化シリコン、窒化シリコンまたはポリシリコンスペーサ１３８を各フィーチャ１３２上に形成する。なお、それぞれのフィーチャ１３２が円筒形ならば、その側壁は厳密にはただ１つであり、フィーチャ１３２の側壁の周りにはただ１つの輪または環状スペーサ１３８が形成される。しかし、ここで用いる用語「スペーサ」は単一の環状スペーサ１３８を指すほかにも、多角形フィーチャ１３２の個別の側壁上に形成される２つ以上のスペーサ１３８も指す。スペーサ１３８を形成するには、酸化シリコン、窒化シリコン、またはポリシリコン層もしくは膜を第１のフィーチャ１３２の上および間に堆積させ、その後に酸化シリコン層もしくは膜の異方性エッチングを行う。
【００３３】
第１のフィーチャ１３２のまわりの空間１３４を酸化物スペーサ１３８で充填すると、隣接するサイドウォールスペーサ１３８の間には不連続の空間もしくは隙間１４０が残る。図６ｂ（第１の実施形態による上面図）と図６ｃ（第２の実施形態による上面図）とに見られるように、少なくとも２つの所定の方向沿いに隣接する第１のフィーチャ１３２のサイドウォールスペーサ１３８は互いに接触し、サイドウォールスペーサの間には完全に包囲された隙間が形成される。
【００３４】
次の２つの処理ステップを図７ａ〜７ｃに示す。第１のフィーチャ１３２とスペーサ１３８の間および上にタングステン充填膜もしくは層を形成し、隙間を埋める。次に、タングステン充填膜をＣＭＰかエッチバックにより平坦化し、第１のフィーチャ１３２（ＴｉＮハードマスク）とスペーサ１３８の上面を露出させる。この平坦化によりサイドウォールスペーサ１３８間には複数のタングステン充填フィーチャ１４２が残る。デバイスアレイ製造のこの時点で図５に見られる空間１３４は、酸化物スペーサ１３８か充填フィーチャ１４２によって完全に埋めつくされる。
【００３５】
必要に応じて、充填膜の平坦化の後にオプションのカットマスキングおよびエッチングステップを実行し、デバイスアレイの外部から充填膜もしくは充填フィーチャ１４２を除去する。複数の充填フィーチャ１４２上と複数の相隔たる第１のフィーチャ１３２上にはフォトレジスト層を形成する。フォトレジスト層は露出され、露出部分の端部は第１のフィーチャの全ての端部と交差する。デバイスアレイ境界の外部に残るフォトレジストパターンによって覆われない残余充填膜もしくは充填フィーチャは、エッチングにより除去される。必要であれば、平坦化ステップに先立ちカットマスキングおよびエッチングステップを実行できる。
【００３６】
図８ａ〜８ｃに次の処理ステップを示す。このステップでは酸化物スペーサ１３８をエッチングにより選択的に除去し、第１のフィーチャ１３２と充填フィーチャ１４２との間に間隔をあける。スペーサ１３８を選択的にエッチングすることができるためには、選択的ウェットまたはドライエッチングにより第１のフィーチャ１３２のＴｉＮまたは窒化シリコン上と充填フィーチャ１４２のタングステン上とで酸化シリコンを選択的にエッチングする。例えば、ＨＦ異方性ウェットエッチングを使用できる。図８ｂ（第１の実施形態の上面図）と図８ｃ（第２の実施形態の上面図）に見られるように、第１のフィーチャ１３２と充填フィーチャ１４２との間のピッチは、酸化物スペーサの除去により第１のフィーチャ１３２のみの場合に比べて増加している。
【００３７】
図９ａに見られるように、第１のフィーチャ１３２と充填フィーチャ１４２をマスクとして使用しデバイス層１１８，１２０，１２０，１２４をエッチングすると、複数の柱１１２が形成される。図９ｂおよび９ｃに見られるように、複数の柱１１２は、第１のフィーチャ１３２によって決まる第１の形状を有する複数の第１の柱１５２と、充填フィーチャ１４２によって決まる第２の形状を有する複数の第２の柱１６２とを備える。第２の形状は第１の形状と同じであっても異なってもよい。実施形態によっては、第１の柱１５２が円形の断面を有し、第２の柱は角が丸みをおびた三角形の断面を有することができる。第１の柱と第２の柱は柱形のデバイス１１２であってよい。例えば、図１との関係で説明したように、それぞれのデバイスはアンチヒューズ誘電体と直列するｐ−ｉ−ｎダイオードを備える。
【００３８】
図９ｂに見られる第１の実施形態では、第１の柱１５２ａを１本と第２の柱１６２ａ，１６２ｂを２本とを含む３本１単位の隣接する柱が同じ底部電極１１４沿いに反復する。３つの隣接する第１の柱１５２ａ，１５２ｂ，１５２ｃは正三角形を形成する。６つの第２の柱１６２ｃ〜１６２ｈは六角形構成で第１の柱１５２ｃを取り囲む。３つの第１の柱１５２ａ，１５２ｂ，１５２ｃは正三角形構成で第２の柱１６２ｃを取り囲む。隣接する第１の柱１５２間の第１の距離Ｄ１は、望ましくは隣接する第２の柱１６２間の第２の距離Ｄ２より大きい。
【００３９】
図９ｃに見られる第２の実施形態では、１５２ａ，１５２ｂ，１５２ｃといった第１の柱１５２が、第１の底部電極（１１４ａまたは１１４ｃ）上にて、２つの隣接する第１の柱１５２ａ，１５２ｂ間に第１の距離Ｄ１をおいて、位置する。第２の柱１６２は、第２の底部電極（１１４ｂまたは１１４ｄ）上にて、２つの隣接する第２の柱間に第２の距離Ｄ２をおいて、位置する。第２の距離は、望ましくは第１の距離より短い。３つの隣接する第１の柱１５２ａ，１５２ｂ，１５２ｃは正三角形を形成する。第２の柱のうちの６本（１６２ｂ〜１６２ｇ）は六角形構成でそれぞれの第１の柱１５２を取り囲む。第１のタイプの柱のうちの３本（１５２ａ，１５２ｂ，１５２ｃ）は正三角形構成でそれぞれの第２の柱１６２ａを取り囲む。
柱状デバイス１１２を互いに隔離するため、デバイス１１２間の空間は酸化シリコン等の空隙充填絶縁材で埋める。この空隙充填絶縁材はＣＭＰやエッチバックにより平坦化できる。
【００４０】
第１のフィーチャ１３２と充填フィーチャ１４２は最終的なデバイスに残すこともできるし、あるいは柱状デバイス１１２の形成後に除去することもできる。例えば、導電性の第１のフィーチャ１３２と充填フィーチャ１４２は、デバイス１１２の上部に接触した状態に保つことができる。次に、図１に見られる頂部導体もしくは電極２６を第１のフィーチャ１３２および充填フィーチャ１４２と接触させ形成する。図１０ａには、その断面図が見られる。あるいは、頂部導体もしくは電極２６の形成に先立ち第１のフィーチャ１３２と充填フィーチャ１４２とを除去できる。頂部導体もしくは電極２６は、図２または図３との関係で前述した減法かダマシン法により形成できる。図１０ｂに見られる第１の実施形態によると、頂部電極２６と底部電極１１４は互いに約６０度異なる方向に延在する（例えば、頂部および底部電極はいずれも斜め）。図１０ｃに見られる第２の実施形態によると、頂部電極２６は底部電極１１４に対して垂直に延在する。
【００４１】
代替の実施形態による処理ステップを図１１ａ〜１１ｃに示す。この代替の実施形態では、サイドウォールスペーサ１３８を形成するステップの後で、サイドウォールスペーサ間の空間を複数の充填フィーチャで埋めるステップの前に、第１のフィーチャ１３２を選択的に除去する。図１１ａに見られように、第１のフィーチャ１３２は選択的エッチングにより除去され、互いに相隔たるスペーサ１３８が残る。第１のフィーチャ１３２がアモルファスカーボンでできているならば、アッシングによりこれを除去することができる。
【００４２】
次の２つの処理ステップを図１１ｂおよび１１ｃに示す。スペーサ１３８の間にタングステン充填材膜もしくは層を形成し、第１のフィーチャ１３２と空間１３４とにより当初占められていた空間を埋める。あるいは、エッチング特性がスペーサ材と異なる酸化シリコン、窒化シリコン、酸窒化シリコン、アモルファスカーボン等の絶縁充填材膜もしくは層を代わりに使用できる。次に、ＣＭＰかエッチバックによりタングステン充填膜を平坦化し、スペーサ１３８の上面を露出すると、タングステン充填膜の損失は約２００〜約４００Å、例えば約３００Å〜約５００Åになる。この平坦化によりスペーサ１３８間には複数のタングステン充填フィーチャ１４２が残る。この時点における充填フィーチャ１４２には約１，５００Å〜約１，７００Åの厚みがある。充填フィーチャ１４２は、第１のフィーチャ１３２によって決まる第１の形状を有する第１の充填フィーチャ１４２ａと、図６に見られるサイドウォールスペーサ間の隙間１４０によって決まる第２の形状を有する第２の充填フィーチャ１４２ｂとを備える。第１のフィーチャ１３２が円筒形ならば、第１のフィーチャ１３２によって占められていた空間を埋める第１の充填フィーチャ１４２ａもまた円筒形であり、隙間１４０を埋める第２の充填フィーチャ１４２ｂは、角が丸みをおびた実質的には三角形を有する。
【００４３】
図１１ｃに次の処理ステップを示す。このステップではスペーサ１３８を選択的にエッチングして除去し、相隔たる充填フィーチャ１４２ａ，１４２ｂを残す。スペーサ１３８は、充填フィーチャ１４２のタングステン上でスペーサ１３８の酸化または窒化シリコンを選択的にエッチングできる選択的ウェットまたはドライエッチングにより選択的にエッチングできる。例えば、ＨＦ異方性ウェットエッチングを使用できる。前述した方法を使用して、少なくとも１つのデバイス層をエッチングするために、次に複数の第１および第２の充填フィーチャをマスクとして使用できる。この代替の方法は、前述した第１の実施形態と第２の実施形態の両方に適用できる。
【００４４】
以上、第１のメモリレベルの形成を説明した。この第１のメモリレベルの上にさらなるメモリレベルを形成することで、モノリシック型の三次元メモリアレイを形成できる。実施形態によっては複数のメモリレベルで導体を共有できる。つまり、頂部導体を次のメモリレベルの底部導体として使用する。別の実施形態では、第１のメモリレベルの上にレベル間誘電体（図示せず）を形成し、その表面を平坦化し、この平坦化されたレベル間誘電体上に第２のメモリレベルを構築し、導体は共有しない。
【００４５】
モノリシックな三次元メモリアレイとは、ウェハ等の単一基板上に多数のメモリレベルを形成したものであって、レベル間に基板は介在しない。１メモリレベルを形成する層を、既存レベルの層上に直接堆積もしくは成長させる。これとは対照的に、Leedy の「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献５）にあるように、これまで積層されたメモリの構築にあたってはメモリレベルをそれぞれ別々の基板上に形成し、上下のメモリレベルを互いに接着させていた。接着に先立ち基板を薄くしたりメモリレベルから取り除いたりすることもできるが、メモリレベルはそもそも別々の基板上に形成されているから、そのようなメモリは真のモノリシックな三次元メモリアレイとはいえない。
基板上に形成されるモノリシックな三次元メモリアレイは少なくとも、基板から上に第１の高さに形成される第１のメモリレベルと、第１の高さとは異なる第２の高さに形成される第２のメモリレベルとを備える。かかるマルチレベルアレイでは、基板の上に３つ、４つ、８つのメモリレベルを形成でき、実際にはいくつでも形成できる。
【００４６】
この説明では、ある１つの層が別の層の上または下にあるものとして説明してきた。これらの用語が基板に対する層ならびに素子の位置を表すものであることが理解できるはずである。基板は、ほとんどの実施形態において単結晶シリコンウェハ基板である。ある１つのフィーチャは、それが別のフィーチャよりウェハ基板から遠い場合に同フィーチャの上にあり、別のフィーチャより近い場合に同フィーチャの下にある。当然ながらウェハもしくはダイはどの方向にでも回転できるが、ウェハもしくはダイ上の第１のフィーチャの相対的向きは変わらない。加えて、図面は意図的に一定の縮尺で表示されておらず、層ならびに処理済層を代表するものにすぎない。
【００４７】
これまで本発明を例示的に説明してきた。使用した用語が本質的な制限ではなく説明の文言であることを理解するべきである。
前述した教示を鑑みれば本発明の数多くの修正ならびに変形が可能である。したがって、本発明は、添付の特許請求の範囲内で、具体的に説明した内容とは異なるやり方で実施できる。
【特許請求の範囲】
【請求項１】
デバイスを作成する方法であって、
基板上に少なくとも１つのデバイス層を形成するステップと、
前記デバイス層上に複数の相隔たる第１のフィーチャを形成するステップであって、それぞれ３つの隣接する第１のフィーチャが正三角形を形成するステップと、
前記第１のフィーチャ上にサイドウォールスペーサを形成するステップと、
複数の充填フィーチャにより前記サイドウォールスペーサ間の空間を充填するステップと、
前記サイドウォールスペーサを選択的に除去するステップと、
少なくとも前記複数の充填フィーチャをマスクとして使用して前記少なくとも１つのデバイス層をエッチングするステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記サイドウォールスペーサを選択的に除去するステップは、互いに相隔たる前記第１のフィーチャと前記複数の充填フィーチャとを残し、
前記少なくとも１つのデバイス層をエッチングするステップは、前記第１のフィーチャと前記複数の充填フィーチャとをマスクとして使用して前記少なくとも１つのデバイス層をエッチングすることを含む方法。
【請求項３】
請求項１記載の方法において、
前記サイドウォールスペーサを選択的に除去するステップの後でかつ前記複数の充填フィーチャにより前記サイドウォールスペーサ間の空間を充填するステップの前に、前記第１のフィーチャを選択的に除去するステップをさらに含む方法。
【請求項４】
請求項３記載の方法において、
前記サイドウォールスペーサを選択的に除去するステップは、互いに相隔たる前記複数の充填フィーチャを残し、
前記少なくとも１つのデバイス層をエッチングするステップは、前記複数の充填フィーチャをマスクとして使用して前記少なくとも１つのデバイス層をエッチングすることを含む方法。
【請求項５】
請求項１記載の方法において、
前記少なくとも１つのデバイス層をエッチングするステップは、第１の形状を有する複数の第１の柱と、前記第１の形状と同じかまたは異なる第２の形状を有する複数の第２の柱とを形成する方法。
【請求項６】
請求項１記載の方法において、
前記デバイス層の下に複数のレール形底部電極を形成するステップをさらに含む方法。
【請求項７】
請求項６記載の方法において、
それぞれ３つの隣接する第１のフィーチャが３つの隣接する底部電極上に形成され、
前記３つの隣接する第１のフィーチャのそれぞれの第１のフィーチャが別々の底部電極上に位置する方法。
【請求項８】
請求項７記載の方法において、
前記エッチングされたデバイス層上に複数のレール形頂部電極を形成するステップをさらに含み、前記頂部電極と前記底部電極は互いに約６０度異なる方向に延在する方法。
【請求項９】
請求項７記載の方法において、
前記少なくとも１つのデバイス層をエッチングするステップは、円形の断面を有する前記第１の柱と、角が丸みをおびた三角形の断面を有する前記第２の柱とを備えるパターンを形成し、
第１の柱１本と第２の柱２本とを備える３本１単位の柱が同一底部電極に沿って反復し、
３つの隣接する第１の柱が正三角形を形成し、
６つの第２の柱が六角形構成でそれぞれの第１の柱を取り囲み、
３つの第１の柱が正三角形構成でそれぞれの第２の柱を取り囲む方法。
【請求項１０】
請求項６記載の方法において、
それぞれ３つの隣接する第１のフィーチャのうちの２つが１つの第１の底部電極上に形成され、
前記３つの隣接する第１のフィーチャのうちの第３のフィーチャが第３の底部電極上に形成され、第２の底部電極は前記第１の底部電極と前記第３の底部電極とに隣接しかつこれらの間に位置する方法。
【請求項１１】
請求項１０記載の方法において、
前記デバイス層上に複数のレール形頂部電極を形成するステップをさらに含み、前記頂部電極は前記底部電極に対して垂直に延在する方法。
【請求項１２】
請求項１０記載の方法において、
前記少なくとも１つのデバイス層をエッチングするステップは、円形の断面を有する第１の柱と、角が丸みをおびた三角形の断面を有する第２の柱とを有するパターンを形成し、
前記第１の柱は、第１の底部電極上にて、それぞれ２つの隣接する第１の柱の間に第１の距離をおいて配置され、
前記第２の柱は、第２の底部電極上にて、それぞれ２つの隣接する第２の柱の間に第２の距離をおいて配置され、前記第２の距離は前記第１の距離より短く、
前記３つの隣接する第１の柱が正三角形を形成し、
前記第２の柱のうちの６本が六角形構成でそれぞれの第１の柱を取り囲み、
前記第１の柱のうちの３本が正三角形構成でそれぞれの第２の柱を取り囲む方法。
【請求項１３】
請求項１記載の方法において、
少なくとも２つの所定の方向沿いに隣接する第１のフィーチャの前記サイドウォールスペーサは互いに接触し、前記サイドウォールスペーサ間には完全に包囲された隙間が形成され、前記隙間は前記複数の充填フィーチャにより充填される方法。
【請求項１４】
請求項１記載の方法において、
前記デバイスは、複数の不揮発性メモリセルを備え、
前記不揮発性メモリセルはそれぞれ、ステアリング素子として柱状ダイオードおよび蓄積素子を備える方法。
【請求項１５】
請求項１４記載の方法において、
前記不揮発性メモリセルの種別は、アンチヒューズ、ヒューズ、直列配置されたダイオードおよびアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、切換可能な複合金属酸化物、カーボンナノチューブメモリ、グラフェンまたはカーボンの切換可能な抵抗材、相変化材メモリ、導電性ブリッジ素子、または切換可能なポリマーメモリのうちの少なくとも１つから選ばれる方法。
【請求項１６】
柱形不揮発性メモリデバイスアレイを作る方法であって、
基板上に複数の底部電極を形成するステップと、
前記複数の底部電極上に少なくとも１つの半導体デバイス層を形成するステップと、
前記少なくとも１つの半導体デバイス層上に複数の相隔たる第１のフィーチャを形成するステップであって、それぞれ３つの隣接する第１のフィーチャが正三角形を形成するステップと、
前記複数の相隔たる第１のフィーチャ上にサイドウォールスペーサを形成するステップと、
前記複数の相隔たる第１のフィーチャの上および間に充填膜を形成するステップと、
前記複数の相隔たる第１のフィーチャの上部と、前記サイドウォールスペーサの上部とを露出させて前記サイドウォールスペーサ間に複数の充填フィーチャを残すため、前記充填膜を平坦化するステップと、
前記サイドウォールスペーサを選択的に除去するステップと、
不揮発性メモリセルを含む複数の柱形ダイオードを形成するため、前記少なくとも複数の充填フィーチャをマスクとして使用して少なくとも１つの半導体デバイス層をエッチングするステップと、
前記複数の不揮発性メモリセルに接触する複数の頂部電極を形成するステップと、
を含む方法。
【請求項１７】
請求項１６記載の方法において、
前記サイドウォールスペーサを選択的に除去するステップは、互いに相隔たる前記第１のフィーチャと前記複数の充填フィーチャとを残し、
前記少なくとも１つの半導体デバイス層をエッチングするステップは、前記複数の第１のフィーチャと前記複数の充填フィーチャとをマスクとして使用して前記少なくとも１つの半導体デバイス層をエッチングすることを含む方法。
【請求項１８】
請求項１６記載の方法において、
前記サイドウォールスペーサを形成するステップの後でかつ前記充填膜を形成するステップの前に、前記第１のフィーチャを選択的に除去するステップをさらに含む方法。
【請求項１９】
請求項１８記載の方法において、
前記サイドウォールスペーサを選択的に除去するステップは、互いに相隔たる前記複数の充填フィーチャを残し、
前記少なくとも１つの半導体デバイス層をエッチングするステップは、前記複数の充填フィーチャをマスクとして使用して前記少なくとも１つの半導体デバイス層をエッチングすることを含む方法。
【請求項２０】
請求項１６記載の方法において、
それぞれ３つの隣接する第１のフィーチャが３つの隣接する底部電極上に形成され、
３つの隣接する第１のフィーチャのそれぞれの第１のフィーチャが別々の底部電極上に位置し、
前記頂部電極と前記底部電極は互いに約６０度異なる方向に延在する方法。
【請求項２１】
請求項１６記載の方法において、
それぞれ３つの隣接する第１のフィーチャのうちの２つが１つの第１の底部電極上に形成され、
前記３つの隣接する第１のフィーチャのうちの前記第３の第１のフィーチャが第３の底部電極上に形成され、第２の底部電極は前記第１の底部電極と前記第３の底部電極とに隣接しかつこれらの間に位置し、
前記頂部電極が前記底部電極に対して垂直に延在する方法。
【請求項２２】
デバイスであって、
基板上に位置する複数の底部電極と、
前記複数の底部電極上に位置する複数の相隔たる柱と、
前記複数の柱に接触する複数の頂部電極と、を備え、
それぞれ３つの隣接する柱が正三角形を形成し、
各柱が半導体デバイスを備え、
前記複数の柱が、第１の形状を有する複数の第１の柱と、前記第１の形状とは異なる第２の形状を有する複数の第２の柱とを備えるデバイス。
【請求項２３】
請求項２２記載のデバイスにおいて、
３つの隣接する第１の柱が正三角形を形成し、
６つの第２の柱が六角形構成でそれぞれの第１の柱を取り囲み、
３つの第１の柱が正三角形構成でそれぞれの第２の柱を取り囲むデバイス。
【請求項２４】
請求項２３記載のデバイスにおいて、
それぞれ３つの隣接する第１の柱が３つの隣接する底部電極上に位置し、
前記３つの隣接する第１の柱のそれぞれの第１の柱が別々の底部電極上に位置し、
前記頂部電極と前記底部電極は互いに約６０度異なる方向に延在し、
第１の柱１本と第２の柱２本とを備える３本１単位の柱が同一底部電極に沿って反復するデバイス。
【請求項２５】
請求項２３記載のデバイスにおいて、
それぞれ３つの隣接する第１の柱のうち２本が１つの第１の底部電極上に形成され、
前記３つの隣接する第１の柱のうち第３の柱が第３の底部電極上に位置し、第２の底部電極は前記第１の底部電極と前記第３の底部電極とに隣接しかつこれらの間に位置し、
前記頂部電極が前記底部電極に対して垂直に延在し、
前記第１の柱は、前記第１の底部電極上にて、それぞれ２つの隣接する第１の柱の間に第１の距離をおいて、配置され、
前記第２の柱は、前記第２の底部電極上にて、それぞれ２つの隣接する第２の柱の間に第２の距離をおいて、配置され、前記第２の距離は前記第１の距離より短いデバイス。
【請求項２６】
請求項２３記載のデバイスにおいて、
前記第１の柱は円形の断面を有し、前記第２の柱は角が丸みをおびた三角形の断面を有するデバイス。
【請求項２７】
請求項２２記載のデバイスにおいて、
それぞれの柱は、半導体ダイオードステアリング素子と不揮発性メモリ蓄積素子とを備えるデバイス。
【請求項１】
デバイスを作成する方法であって、
基板上に少なくとも１つのデバイス層を形成するステップと、
前記デバイス層上に複数の相隔たる第１のフィーチャを形成するステップであって、それぞれ３つの隣接する第１のフィーチャが正三角形を形成するステップと、
前記第１のフィーチャ上にサイドウォールスペーサを形成するステップと、
複数の充填フィーチャにより前記サイドウォールスペーサ間の空間を充填するステップと、
前記サイドウォールスペーサを選択的に除去するステップと、
少なくとも前記複数の充填フィーチャをマスクとして使用して前記少なくとも１つのデバイス層をエッチングするステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記サイドウォールスペーサを選択的に除去するステップは、互いに相隔たる前記第１のフィーチャと前記複数の充填フィーチャとを残し、
前記少なくとも１つのデバイス層をエッチングするステップは、前記第１のフィーチャと前記複数の充填フィーチャとをマスクとして使用して前記少なくとも１つのデバイス層をエッチングすることを含む方法。
【請求項３】
請求項１記載の方法において、
前記サイドウォールスペーサを選択的に除去するステップの後でかつ前記複数の充填フィーチャにより前記サイドウォールスペーサ間の空間を充填するステップの前に、前記第１のフィーチャを選択的に除去するステップをさらに含む方法。
【請求項４】
請求項３記載の方法において、
前記サイドウォールスペーサを選択的に除去するステップは、互いに相隔たる前記複数の充填フィーチャを残し、
前記少なくとも１つのデバイス層をエッチングするステップは、前記複数の充填フィーチャをマスクとして使用して前記少なくとも１つのデバイス層をエッチングすることを含む方法。
【請求項５】
請求項１記載の方法において、
前記少なくとも１つのデバイス層をエッチングするステップは、第１の形状を有する複数の第１の柱と、前記第１の形状と同じかまたは異なる第２の形状を有する複数の第２の柱とを形成する方法。
【請求項６】
請求項１記載の方法において、
前記デバイス層の下に複数のレール形底部電極を形成するステップをさらに含む方法。
【請求項７】
請求項６記載の方法において、
それぞれ３つの隣接する第１のフィーチャが３つの隣接する底部電極上に形成され、
前記３つの隣接する第１のフィーチャのそれぞれの第１のフィーチャが別々の底部電極上に位置する方法。
【請求項８】
請求項７記載の方法において、
前記エッチングされたデバイス層上に複数のレール形頂部電極を形成するステップをさらに含み、前記頂部電極と前記底部電極は互いに約６０度異なる方向に延在する方法。
【請求項９】
請求項７記載の方法において、
前記少なくとも１つのデバイス層をエッチングするステップは、円形の断面を有する前記第１の柱と、角が丸みをおびた三角形の断面を有する前記第２の柱とを備えるパターンを形成し、
第１の柱１本と第２の柱２本とを備える３本１単位の柱が同一底部電極に沿って反復し、
３つの隣接する第１の柱が正三角形を形成し、
６つの第２の柱が六角形構成でそれぞれの第１の柱を取り囲み、
３つの第１の柱が正三角形構成でそれぞれの第２の柱を取り囲む方法。
【請求項１０】
請求項６記載の方法において、
それぞれ３つの隣接する第１のフィーチャのうちの２つが１つの第１の底部電極上に形成され、
前記３つの隣接する第１のフィーチャのうちの第３のフィーチャが第３の底部電極上に形成され、第２の底部電極は前記第１の底部電極と前記第３の底部電極とに隣接しかつこれらの間に位置する方法。
【請求項１１】
請求項１０記載の方法において、
前記デバイス層上に複数のレール形頂部電極を形成するステップをさらに含み、前記頂部電極は前記底部電極に対して垂直に延在する方法。
【請求項１２】
請求項１０記載の方法において、
前記少なくとも１つのデバイス層をエッチングするステップは、円形の断面を有する第１の柱と、角が丸みをおびた三角形の断面を有する第２の柱とを有するパターンを形成し、
前記第１の柱は、第１の底部電極上にて、それぞれ２つの隣接する第１の柱の間に第１の距離をおいて配置され、
前記第２の柱は、第２の底部電極上にて、それぞれ２つの隣接する第２の柱の間に第２の距離をおいて配置され、前記第２の距離は前記第１の距離より短く、
前記３つの隣接する第１の柱が正三角形を形成し、
前記第２の柱のうちの６本が六角形構成でそれぞれの第１の柱を取り囲み、
前記第１の柱のうちの３本が正三角形構成でそれぞれの第２の柱を取り囲む方法。
【請求項１３】
請求項１記載の方法において、
少なくとも２つの所定の方向沿いに隣接する第１のフィーチャの前記サイドウォールスペーサは互いに接触し、前記サイドウォールスペーサ間には完全に包囲された隙間が形成され、前記隙間は前記複数の充填フィーチャにより充填される方法。
【請求項１４】
請求項１記載の方法において、
前記デバイスは、複数の不揮発性メモリセルを備え、
前記不揮発性メモリセルはそれぞれ、ステアリング素子として柱状ダイオードおよび蓄積素子を備える方法。
【請求項１５】
請求項１４記載の方法において、
前記不揮発性メモリセルの種別は、アンチヒューズ、ヒューズ、直列配置されたダイオードおよびアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、切換可能な複合金属酸化物、カーボンナノチューブメモリ、グラフェンまたはカーボンの切換可能な抵抗材、相変化材メモリ、導電性ブリッジ素子、または切換可能なポリマーメモリのうちの少なくとも１つから選ばれる方法。
【請求項１６】
柱形不揮発性メモリデバイスアレイを作る方法であって、
基板上に複数の底部電極を形成するステップと、
前記複数の底部電極上に少なくとも１つの半導体デバイス層を形成するステップと、
前記少なくとも１つの半導体デバイス層上に複数の相隔たる第１のフィーチャを形成するステップであって、それぞれ３つの隣接する第１のフィーチャが正三角形を形成するステップと、
前記複数の相隔たる第１のフィーチャ上にサイドウォールスペーサを形成するステップと、
前記複数の相隔たる第１のフィーチャの上および間に充填膜を形成するステップと、
前記複数の相隔たる第１のフィーチャの上部と、前記サイドウォールスペーサの上部とを露出させて前記サイドウォールスペーサ間に複数の充填フィーチャを残すため、前記充填膜を平坦化するステップと、
前記サイドウォールスペーサを選択的に除去するステップと、
不揮発性メモリセルを含む複数の柱形ダイオードを形成するため、前記少なくとも複数の充填フィーチャをマスクとして使用して少なくとも１つの半導体デバイス層をエッチングするステップと、
前記複数の不揮発性メモリセルに接触する複数の頂部電極を形成するステップと、
を含む方法。
【請求項１７】
請求項１６記載の方法において、
前記サイドウォールスペーサを選択的に除去するステップは、互いに相隔たる前記第１のフィーチャと前記複数の充填フィーチャとを残し、
前記少なくとも１つの半導体デバイス層をエッチングするステップは、前記複数の第１のフィーチャと前記複数の充填フィーチャとをマスクとして使用して前記少なくとも１つの半導体デバイス層をエッチングすることを含む方法。
【請求項１８】
請求項１６記載の方法において、
前記サイドウォールスペーサを形成するステップの後でかつ前記充填膜を形成するステップの前に、前記第１のフィーチャを選択的に除去するステップをさらに含む方法。
【請求項１９】
請求項１８記載の方法において、
前記サイドウォールスペーサを選択的に除去するステップは、互いに相隔たる前記複数の充填フィーチャを残し、
前記少なくとも１つの半導体デバイス層をエッチングするステップは、前記複数の充填フィーチャをマスクとして使用して前記少なくとも１つの半導体デバイス層をエッチングすることを含む方法。
【請求項２０】
請求項１６記載の方法において、
それぞれ３つの隣接する第１のフィーチャが３つの隣接する底部電極上に形成され、
３つの隣接する第１のフィーチャのそれぞれの第１のフィーチャが別々の底部電極上に位置し、
前記頂部電極と前記底部電極は互いに約６０度異なる方向に延在する方法。
【請求項２１】
請求項１６記載の方法において、
それぞれ３つの隣接する第１のフィーチャのうちの２つが１つの第１の底部電極上に形成され、
前記３つの隣接する第１のフィーチャのうちの前記第３の第１のフィーチャが第３の底部電極上に形成され、第２の底部電極は前記第１の底部電極と前記第３の底部電極とに隣接しかつこれらの間に位置し、
前記頂部電極が前記底部電極に対して垂直に延在する方法。
【請求項２２】
デバイスであって、
基板上に位置する複数の底部電極と、
前記複数の底部電極上に位置する複数の相隔たる柱と、
前記複数の柱に接触する複数の頂部電極と、を備え、
それぞれ３つの隣接する柱が正三角形を形成し、
各柱が半導体デバイスを備え、
前記複数の柱が、第１の形状を有する複数の第１の柱と、前記第１の形状とは異なる第２の形状を有する複数の第２の柱とを備えるデバイス。
【請求項２３】
請求項２２記載のデバイスにおいて、
３つの隣接する第１の柱が正三角形を形成し、
６つの第２の柱が六角形構成でそれぞれの第１の柱を取り囲み、
３つの第１の柱が正三角形構成でそれぞれの第２の柱を取り囲むデバイス。
【請求項２４】
請求項２３記載のデバイスにおいて、
それぞれ３つの隣接する第１の柱が３つの隣接する底部電極上に位置し、
前記３つの隣接する第１の柱のそれぞれの第１の柱が別々の底部電極上に位置し、
前記頂部電極と前記底部電極は互いに約６０度異なる方向に延在し、
第１の柱１本と第２の柱２本とを備える３本１単位の柱が同一底部電極に沿って反復するデバイス。
【請求項２５】
請求項２３記載のデバイスにおいて、
それぞれ３つの隣接する第１の柱のうち２本が１つの第１の底部電極上に形成され、
前記３つの隣接する第１の柱のうち第３の柱が第３の底部電極上に位置し、第２の底部電極は前記第１の底部電極と前記第３の底部電極とに隣接しかつこれらの間に位置し、
前記頂部電極が前記底部電極に対して垂直に延在し、
前記第１の柱は、前記第１の底部電極上にて、それぞれ２つの隣接する第１の柱の間に第１の距離をおいて、配置され、
前記第２の柱は、前記第２の底部電極上にて、それぞれ２つの隣接する第２の柱の間に第２の距離をおいて、配置され、前記第２の距離は前記第１の距離より短いデバイス。
【請求項２６】
請求項２３記載のデバイスにおいて、
前記第１の柱は円形の断面を有し、前記第２の柱は角が丸みをおびた三角形の断面を有するデバイス。
【請求項２７】
請求項２２記載のデバイスにおいて、
それぞれの柱は、半導体ダイオードステアリング素子と不揮発性メモリ蓄積素子とを備えるデバイス。
【図１】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図４ａ】
【図４ｂ】
【図４ｃ】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図６ａ】
【図６ｂ】
【図６ｃ】
【図７ａ】
【図７ｂ】
【図７ｃ】
【図８ａ】
【図８ｂ】
【図８ｃ】
【図９ａ】
【図９ｂ】
【図９ｃ】
【図１０ａ】
【図１０ｂ】
【図１０ｃ】
【図１１ａ】
【図１１ｂ】
【図１１ｃ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図４ａ】
【図４ｂ】
【図４ｃ】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図６ａ】
【図６ｂ】
【図６ｃ】
【図７ａ】
【図７ｂ】
【図７ｃ】
【図８ａ】
【図８ｂ】
【図８ｃ】
【図９ａ】
【図９ｂ】
【図９ｃ】
【図１０ａ】
【図１０ｂ】
【図１０ｃ】
【図１１ａ】
【図１１ｂ】
【図１１ｃ】
【公表番号】特表２０１１−５２７１１４（Ｐ２０１１−５２７１１４Ａ）
【公表日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１１−５１６６３９（Ｐ２０１１−５１６６３９）
【出願日】平成２１年６月２５日（２００９．６．２５）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０４８５８１
【国際公開番号】ＷＯ２０１０／００２６８２
【国際公開日】平成２２年１月７日（２０１０．１．７）
【出願人】（５０７３１８６２４）サンディスク スリーディー，エルエルシー (86)
【Ｆターム（参考）】
【公表日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２１年６月２５日（２００９．６．２５）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０４８５８１
【国際公開番号】ＷＯ２０１０／００２６８２
【国際公開日】平成２２年１月７日（２０１０．１．７）
【出願人】（５０７３１８６２４）サンディスク スリーディー，エルエルシー (86)
【Ｆターム（参考）】
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