不揮発性メモリ、圧電発振器
【課題】Ｎ回書き込み可能な不揮発性メモリ、及びこれを搭載した圧電発振器を提供する。
【解決手段】番地データ５４が入力される第１ポート１４を有し、番地をデコードして出力する第１トリミング回路１２と、前記第１トリミング回路１４に並列に複数接続され、書き込みデータ５６が入力される第２ポート３４と前記第２ポート３４に接続される複数のメモリ回路４２を有し、前記番地が入力され、前記番地が指定するメモリ回路４２の出力電位をヒューズの切断制御により固定する第２トリミング回路３０と、前記第１ポート１４及び前記第２ポート３４に接続され、前記番地データ５４及び前記書き込みデータ５６を有するシリアルデータ５２を入力し、前記第１ポート１４に前記番地データ５４を出力し、前記第２ポート３４に前記書き込みデータ５６を出力するシフトレジスタ３８と、を備えてなる。
【解決手段】番地データ５４が入力される第１ポート１４を有し、番地をデコードして出力する第１トリミング回路１２と、前記第１トリミング回路１４に並列に複数接続され、書き込みデータ５６が入力される第２ポート３４と前記第２ポート３４に接続される複数のメモリ回路４２を有し、前記番地が入力され、前記番地が指定するメモリ回路４２の出力電位をヒューズの切断制御により固定する第２トリミング回路３０と、前記第１ポート１４及び前記第２ポート３４に接続され、前記番地データ５４及び前記書き込みデータ５６を有するシリアルデータ５２を入力し、前記第１ポート１４に前記番地データ５４を出力し、前記第２ポート３４に前記書き込みデータ５６を出力するシフトレジスタ３８と、を備えてなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧電発振器の特性を補償するための不揮発性メモリについて、複数回書き込み可能とする技術に関する。
【背景技術】
【０００２】
従来の小型圧電発振器は、特性を補償するための情報を格納する不揮発性メモリを有し、情報保持の方法としてはヒューズ形式を採用した不揮発性メモリを搭載している。例えば、このような小型圧電発振器の製造工程は、開口部に水晶振動片を搭載し気密封止を行った後、裏面開口部に不揮発性メモリを搭載した半導体素子をフェースダウンボンディングにより接合した後、接合部を樹脂で保護し、組み立てを完了する。ヒューズ切断によるデータ書き込み技術に関しては特許文献１及び特許文献２に開示されている。
【特許文献１】特開平４−６８５５５号公報
【特許文献２】特開２００７−１８９６５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１及び特許文献２に開示されているように、従来のデータ書き込みは１度しかできない。そのため、圧電発振器等の温度補償及び機能調整時に１度決定したデータを変更することができず、量産時に調整後の修正が効かないため、歩留まりに影響が出る可能性があった。
そこで、本発明は上記問題点を解決するため、複数回書き込み可能な不揮発性メモリ、およびこれを搭載した圧電発振器を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明は、上述の課題を少なくとも一部を解決するためになされたものであり、以下の適用例として実現することが可能である。
【０００５】
［適用例１］番地データが入力される第１ポートを有し、番地をデコードして出力する第１トリミング回路と、前記第１トリミング回路に並列に複数接続され、書き込みデータが入力される第２ポートと前記第２ポートに接続される複数のメモリ回路を有し、前記番地が入力され、前記番地が指定するメモリ回路の出力電位をヒューズの切断制御により固定する第２トリミング回路と、前記第１ポート及び前記第２ポートに接続され、前記番地データ及び前記書き込みデータを有するシリアルデータを入力し、前記第１ポートに前記番地データを出力し、前記第２ポートに前記書き込みデータを出力するシフトレジスタと、を有することを特徴とする不揮発性メモリ。
【０００６】
上記構成により、第１トリミング回路が第２トリミング回路の書き込みデータの書き込む番地を指定し、複数の番地を有する複数の第２トリミング回路が指定された番地に書き込みデータを書き込むことになる。よって温度補償データ等の書き込みデータを、番地を変更することにより複数回書き込むことが可能な不揮発性メモリとなる。また素子数はわずかに増加する程度なので、ＩＣ面積の増加もある程度で抑えられる不揮発性メモリとなる。
【０００７】
［適用例２］適用例１に係る不揮発性メモリを搭載したことを特徴とする圧電発振器。
上記構成により、温度補償データ等の補償データを複数回書き込み可能な圧電発振器となる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
【０００９】
図１及び図２に第１実施形態に係る圧電発振器１００、及び圧電発振器１００を構成する不揮発性メモリ１０を示す。図２に示すように、圧電発振器１００は圧電振動子１０２、発振回路１０４、補償電圧発生回路１０６、自動周波数制御回路１０８、出力バッファ回路１１０、そして不揮発性メモリ１０とから構成される。
不揮発性メモリ１０は、シリアルで入力されるシリアルデータをパラレルデータに変換して出力するとともに、前記シリアルデータを内部に書き込むものである。
【００１０】
図１に第１実施形態の不揮発性メモリ１０の構成を示す。不揮発性メモリ１０は、第１トリミング回路１２、第２トリミング回路３０、シフトレジスタ３８、エンコーダ１８、デコーダ２４、により構成される。ここで後述のシリアルデータ５２等の信号は、電位の高い方をＨ、低い方をＬとする。
【００１１】
本実施形態は、一例として温度補償データ等の書き込みデータ５６が８回書き込み可能な構成について説明する。
第１トリミング回路１２は後述の番地データ５４を入力する第１ポート１４（ＴＲ０〜ＴＲ６）とエンコーダへ出力する出力端子１６（Ｚ０〜Ｚ６）を有する。
【００１２】
エンコーダ１８は第１トリミング回路１２からの出力信号を３ビットのバイナリデータにエンコードするものであり、入力端子２０（Ｚ０〜Ｚ６）及び出力端子２２（Ａ０〜Ａ２）を有する。
【００１３】
デコーダ２４はエンコーダから出力される３ビットのバイナリデータをパラレルで入力してデコードし、デコードされた番地（計８個）を出力するものであり、入力端子２６（Ａ０〜Ａ２）及び出力端子２８（Ｓ０〜Ｓ７）を有する。
【００１４】
第２トリミング回路３０は、デコーダ２４にｎ個並列に接続されている。（ｋ−１）番目（ｋ＝１〜ｎ）の第２トリミング回路３０は番地を入力する端子である番地入力端子３２（Ｓ０〜Ｓ７）と、書き込みデータを入力する第２ポート３４（ＴＲ（８ｋ−１）〜ＴＲ（８ｋ+６））、書き込まれた書き込みデータ５６を出力する外部出力端子３６（Ｑ（ｋ−１））を有する。ここで個数ｎは温度補償データ等の書き込みデータのビット数と同数である。
【００１５】
シフトレジスタ３８は、Ｄフリップフロップ４０を直列に接続することにより構成され、入力されるシリアルデータをパラレルで出力するものである。シフトレジスタ３８は、前段のＤフリップフロップ４０の出力Ｑを次段のＤフリップフロップ４０の入力Ｄに接続させることによりＤフリップフロップ４０を直列接続させている。そして、Ｃから入力されるクロック５８のネゲート（Ｈ→Ｌの立下り）をトリガとして初段のＤフリップフロップ４０からシリアルデータ５２を１クロックずつ後段にシフトさせて最終段までストアさせ、各Ｄフリップフロップ４０がストアするデータをパラレルで出力している。本実施形態においては、第１ポート１４及び第２ポート３４でトータルで（８ｎ+７）個のＤフリップフロップ４０が用いられる。第０段（初段）から第６段（計７個）までの反転出力ＸＱがインバータ４１を介して第１トリミング回路１２に接続され、（８ｋ−１）段〜（８ｋ＋６）段（計８個）（ｋ＝１〜ｎ）までの反転出力ＸＱがそれぞれ、（ｋ−１）番目の第２トリミング回路の第２ポート３４（ＴＲ（８ｋ−１）〜ＴＲ（８ｋ+６））にインバータ４１を介して接続される。
【００１６】
図３に第１トリミング回路の回路図を示す。第１トリミング回路１２は、それぞれ７つのヒューズ１２ａ（ｆ０〜ｆ６）、Ｎｃｈトランジスタ１２ｂ（Ｎｃｈ０〜Ｎｃｈ６）、抵抗Ｒ１２ｃ、及びインバータ１２ｄから構成された回路である。ヒューズ１２ａは外部電源ＶＤＤに並列に接続されている。そして各ヒューズ１２ａの後段は、それぞれＮｃｈトランジスタ１２ｂの各ドレイン端子と接続されている。また各ドレイン端子は、それぞれインバータ１２ｄを介して出力端子１６（Ｚ０〜Ｚ６）と接続され、さらに一端が接地された抵抗Ｒ１２ｃともそれぞれ接続されている。Ｎｃｈトランジスタ１２ｂのゲート端子は対応する第１ポート１４（ＴＲ０〜ＴＲ６）にそれぞれ接続され、ソース端子は接地されている。
【００１７】
第１ポート１４に一度も後述の番地データ５４が来ていない場合、即ちＮｃｈトランジスタの各ゲート端子に番地データ５４を構成する番地データ要素５４ａ（図７参照）が信号Ｌとして一度も来ていない状態ではヒューズ１２ａは切断されていない。このとき外部電源ＶＤＤからの電流は、ヒューズ１２ａを通るが、抵抗Ｒ１２ｃを経由して系外に流れるため、流れる電流は小さく、ヒューズ１２ｃが切れることはない。そしてこのとき出力端子１６（Ｚ０〜Ｚ６）の出力の電位はいずれもＬである。しかし、例えばヒューズ１２ａ（ｆ０）後段に接続されたＮｃｈトランジスタ１２ｂ（Ｎｃｈ０）のゲート端子にＨが入力されると、前記Ｎｃｈトランジスタ１２ｂ（Ｎｃｈ０）導通するため、電流は抵抗Ｒを流れることはなく、ヒューズ１２ｂ（ｆ０）を経由してＮｃｈトランジスタ１２ｂ（Ｎｃｈ０）側に一定時間（例えば１００μｓ）大電流が流れることにより、前記ヒューズ１２ｂ（ｆ０）は切断される。このとき、抵抗Ｒ１２ｃの一端が接地されているため、ドレイン端子の電位はＬとなり、出力端子１６のうちＺ０はＨとなる。そして前記Ｚ０が一度Ｈを出力すると、Ｌに戻ることはない。ここで、出力端子１６はＺ０〜Ｚ６の７つあるため、全てＬの状態からＺ０からＺ６まで順に電位をＨとすることにより、トータルで８つの番地を包含したデータとなっている。
【００１８】
図４にエンコーダの回路図と論理表を示す。エンコーダ１８は図４（ａ）のように、インバータ１８ａ、ＯＲ回路１８ｂ、ＡＮＤ回路１８ｃを相互に組み合わせた回路である。エンコーダ１８は出力端子１６からの信号を入力する入力端子２０（Ｚ０〜Ｚ６）と、エンコードして得られるバイナリデータを出力する出力端子２２（Ａ０〜Ａ２）を有する。図４（ｂ）の論理表に示すように、エンコーダ１８は第１トリミング回路１２からの出力端子１６からの出力Ｚ０〜Ｚ６を３ビットのバイナリデータに変換することが可能である。バイナリデータにおいてＡ０が最下位ビット、Ａ２が最上位ビットである。
【００１９】
図５にデコーダの回路図と論理表を示す。デコーダ２４は図５（ａ）のように、インバータ２４ａ、ＮＡＮＤ回路２４ｂを相互に組み合わせた回路である。デコーダ２４にはバイナリデータを入力する入力端子２６（Ａ０〜Ａ２）と、デコードによって得られる番地を出力する出力端子２８（Ｓ０〜Ｓ７）を有する。図５（ｂ）の論理表に示すように、デコーダ２４、は入力されたバイナリデータ（Ａ０〜Ａ２）をデコードして８つの番地に変換することが可能である。このように第１トリミング回路１２から出力された番地を包含する信号を、エンコーダ１８及びデコーダ２４を介することにより、各番地に係る出力（Ｓ０〜Ｓ７）を個別に出力することができる。
【００２０】
図６に第２トリミング回路の回路図を示す。（ｋ−１）番目（ｋ＝１〜ｎ−１）の第２トリミング回路３０は８段のメモリ回路４２（Ｍ（８ｋ−１）〜Ｍ（８ｋ+６））より構成されている。メモリ回路４２はそれぞれ電源ＶＤＤ及び外部出力Ｑ（ｋ−１）に並列に接続されている。メモリ回路４２（Ｍ（８ｋ−１）〜Ｍ（８ｋ+６））は、ヒューズ４４、Ｎｃｈトランジスタ４６、抵抗４８、スイッチ付インバータ５０とから構成される。ヒューズ４４の一端は電源ＶＤＤに並列に接続され、他端はＮｃｈトランジスタ４６のドレイン端子に接続されている。ドレイン端子は一端が接地された抵抗Ｒと接続されている。さらにドレイン端子はスイッチ付インバータ５０側に接続されている。そしてＮｃｈトランジスタ４６のゲート端子は、第２ポート３４（Ｔｒ（８ｋ−１）〜Ｔｒ（８ｋ+６））に接続されている。
【００２１】
スイッチ付インバータ５０はＰｃｈトランジスタＰｃｈ５０ａ、Ｐｃｈ５０ｂ、及びＮｃｈトランジスタＮｃｈ５０ｃ、Ｎｃｈ５０ｄを組み合わせて構成され、電源ＶＤＤに並列に接続されている。ここでＰｃｈ５０ａ、Ｎｃｈ５０ｄはインバータとして機能し、Ｐｃｈ５０ｂ、Ｎｃｈ５０ｃはスイッチとして機能する。
【００２２】
Ｐｃｈ５０ａのドレイン端子は電源ＶＤＤに接続され、ソース端子はＰｃｈ５０ｂのドレイン端子と接続されている。Ｐｃｈ５０ｂのソース端子はＮｃｈ５０ｃのドレイン端子と接続され、この接続接点が出力端子５０ｅとなる。そしてＮｃｈ５０ｃのソース端子はＮｃｈ５０ｄのドレイン端子と接続される。また、Ｐｃｈ５０ａ及びＮｃｈ５０ｄのゲート端子は接続され、この接続接点が入力端子５０ｆとなる。さらにＰｃｈ５０ｂ及びＮｃｈ５０ｃのゲート端子はインバータ５０ｇを介して接続され、この接続接点がスイッチ端子５０ｈとなる。
【００２３】
入力端子５０ｆはそれぞれ、Ｎｃｈトランジスタ４６のドレイン端子に接続され、出力端子５０ｅは外部出力端子３６（Ｑ（ｋ−１））に接続され、スイッチ端子５０ｈはそれぞれ、番地入力端子３２（Ｓ０〜Ｓ７）に接続されている。Ｎｃｈトランジスタ４６のゲート端子は、それぞれ第２ポート３４（Ｔｒ（８ｋ−１）〜Ｔｒ（８ｋ+６））に接続されている。そして、スイッチ端子５０ｈにＨが入力されると、Ｐｃｈ５０ｂ、及びＮｃｈ５０ｃが導通し、前記導通を条件に入力端子５０ｆにＨ（Ｌ）が入力されると、出力端子５０ｅと接続する外部出力端子３６（Ｑ（ｋ−１））の出力はＬ（Ｈ）となる。なお、スイッチ端子５０ｈの電位がＬの場合、出力端子５０ｅはＰｃｈ５０ａ、及びＮｃｈ５０ｄと電気的に接続しないため、外部出力端子３６（Ｑ（ｋ−１））とスイッチ付インバータ５０とは電気的に切断される。
【００２４】
１回目の書き込みデータ５６（図７参照）を書き込む際は、メモリ回路４２（Ｍ（８ｋ−１））に書き込みデータ５６を書きこむ。このとき、スイッチ端子５０ｈにＨを入力するとともに、第２トリミング回路の第２ポート３４（Ｔｒ（８ｋ−１））から書き込みデータ５６を構成する書き込みデータ要素５６ａ（ＨまたはＬ）をＮｃｈトランジスタ４６のゲート端子に入力する。前記書き込みデータ要素５６ａを書きこむ以前では電源ＶＤＤから流れる電流はヒューズ４４及び抵抗４８を経由している。このとき入力端子５０ｆの電位はＨである。そして書き込みデータ要素５６ａの電位がＨの場合はＮｃｈトランジスタ４６が導通し、ヒューズ４４は、大電流が流れることにより切断される。すると抵抗４８は一端が接地されているため、入力端子５０ｆの電位はＬとなるため、出力端子５０ｅの電位はＨとなり、外部出力端子３６（Ｑ（ｋ−１））に電位がＨの信号が出力される。また書き込みデータ要素５６ａの電位がＬの場合はＮｃｈトランジスタ４６は導通せず、ヒューズ４４も切断されないので、入力端子５０ｆの電位はＨを維持し、出力端子５０ｅの電位はＬとなるため外部出力端子３６（Ｑ（ｋ−１））に電位がＬの信号が出力される。このように一の第２トリミング回路３４から書き込みデータ要素５６が出力されるため、ｎ個の第２トリミング回路３４の外部出力端子３６（Ｑ０〜Ｑ（ｎ−１））から結果的に書き込みデータ５６がパラレルで出力されることになる。
【００２５】
次に２回目の書き込みデータ５６を書き込む際は、メモリ回路４２（Ｍ（８ｋ））に書きこみデータ５６を書き込む。このとき、スイッチ端子５０ｈに電位がＨとなり、Ｎｃｈトランジスタ４６のゲート端子データが入力される。このとき、１回目の書き込みデータ５６が書き込まれたメモリ回路４２（Ｍ（８ｋ−１））のスイッチ端子５０ｆには電位がＨの信号は入力されないので、メモリ回路４２（Ｍ（８ｋ−１））は外部出力端子３６（Ｑ（ｋ−１））と電気的に切断される。そして１回目の書き込みと同様に、ヒューズ４４、Ｎｃｈトランジスタ４６、スイッチ付インバータ５０が動作し、外部出力端子３６（Ｑ（ｋ−１））に２回目の書き込みデータ要素５６ａが出力され、全ての外部出力端子３６を通じて書き込みデータ３６がパラレルで出力される。本実施形態では８回まで同様の作業を行うことができ、８回目においてはメモリ回路４２（Ｍ（８ｋ+６））が動作する。
【００２６】
図７にシリアルデータの構造を示す。図７（ａ）に示すように、シリアルデータ５２はシフトレジスタ３８のデータ入力端子３９からクロック５８のネゲートをトリガとし、パルス列として順次入力され、Ｄフリップフロップ４０の反転出力ＸＱが入力されたインバータ４１の出力として保持されるデータである。本実施形態においては、８ｎ+７番目のパルスから順次入力され、最後が０番目となる。そして図７（ｂ）に示すように、０番目から６番目までのパルスが、第１トリミング回路にパラレルで入力される番地データ５４が掛け合わされたパルスとなり、それ以外のパルスが、ｎ個ある第２トリミング回路にパラレルで入力される書き込みデータ５６が掛け合わされたパルスとなる。
【００２７】
１回目の書き込みの際のシリアルデータ５２のデータ構造は、第０番目から第６番目に番地データ５４（番地データ要素５４ａはいずれもＬ）が、８ｋ−１番目（ｋ＝１〜ｎ）に書き込みデータ５６を構成する書き込みデータ要素５６ａ（Ｄ：電位ＨまたはＬ）が書き込まれる。よって、シリアルデータ５２がシフトレジスタ３８に全て入力された場合、第１トリミング回路において何ら変化は生じないが出力端子１６（Ｚ０〜Ｚ６）の電位がいずれもＬであるため、これがデコードされて番地（Ｓ０）となり、全ての第２トリミング回路３０に入力される。一方、番地（Ｓ０）に係る（８ｋ−１）番目のＤフリップフロップ４０の反転出力ＸＱからは書き込みデータ要素５６ａの信号が出力され、これにインバータ４１を介して接続される（ｋ−１）番目の第２トリミング回路の第２ポート３４（ＴＲ（８ｋ−１））に書き込みデータ要素が入力される。そして所定時間（１００μｓ）この状態を維持することにより第２トリミング回路３０のヒューズ４４は、前記書き込みデータ要素５６ａの電位がＨの場合は切断され、これによりｎ個ある第２トリミング回路３０に書き込みデータ５６が不揮発的に書き込まれ、外部出力端子３６（Ｑ１〜Ｑ（ｎ−１））からパラレルで書き込みデータ５６が出力されることとなる。
【００２８】
２回目の書き込みの際のシリアルデータ５２のデータ構造は、０番目に番地データ要素５４ａ（電位Ｈ）が書き込まれ、８ｋ番目に書き込みデータ要素が書き込まれる。よってシリアルデータ５２が全て入力されると第０番目のＤフリップフロップ４０の反転出力ＸＱに接続したインバータ４１から番地データ要素５４ａの信号（Ｌ）が出力され、第１トリミング回路の第１ポート１４（Ｔｒ０）に電位Ｈの信号が入力される。そして第１トリミング回路１２のヒューズ１２ａ（ｆ０）が切断され、第１トリミング回路の出力端子１２（Ｚ０）の電位がＨとなり、これがデコードされて得られた番地（Ｓ１）が全ての第２トリミング回路３０に出力される。そして番地（Ｓ１）に係る８ｋ番目のＤフリップフロップの反転出力ＸＱに接続したインバータ４１から書き込みデータ要素５６ａが出力され、これに接続される（ｋ−１）番目の第２トリミング回路の第２ポート３４（ＴＲ（８ｋ））に書き込みデータ要素５６ａが入力される。そして８回目の場合は、シリアルデータの６番目に番地データ要素５４ａが書き込まれ、８ｋ+６番目に書き込みデータ要素５６ａが書き込まれる。
【００２９】
本実施形態においては８回書き込み可能な構成を述べてきたが、これ以上の回数（Ｎ回）書きこみ可能な構成とするためには、第１トリミング回路１２の第１ポート１４を（Ｎ−１）個の端子で構成し、エンコーダ１８は自然数Ｎをバイナリデータに変換できる構成とし、デコーダ２４は前記のバイナリデータから解読されるＮ個の番地を個別に出力できるように構成し、ｎ個（ｎは書き込みデータのビット数）の第２トリミング回路３０の第２ポート３４のＮ個の端子で構成し、シフトレジスタ３８の個数を（（Ｎ−１）＋Ｎｎ）個とし、シリアルデータ５２も（（Ｎ−１）+Ｎｎ）個のパルス列として生成すればよい。
【００３０】
圧電発振器１００が書き込みデータを読み出す場合は、第１トリミング回路及び第２トリミング回路の電源ＶＤＤを投入するよう構成すればよい。このとき、第１トリミング回路１２からの出力は最後に書き込まれた番地データに係るものであるので、外部出力端子３６（Ｑ１〜Ｑ（ｎ−１））から出力される書き込みデータ５６は最後に書き込んだ書き込みデータ５６のみが出力される。
【００３１】
図８に第２実施形態に係る不揮発性メモリ６０を示す。第２実施形態は、書き込み回数が２回の場合の不揮発性メモリである。第２実施形態の不揮発性メモリ６０は基本的な構成は第１実施形態と同様であるが、第１実施形態におけるエンコーダ１８及びデコーダ２４を必要としない構成である。
【００３２】
第１トリミング回路６２は第１ポート６４（Ｔｒ０）と出力端子６６（Ｚ０）を有する。ｎ個（ｎは書き込みデータのビット数）の第２トリミング回路６８は第１トリミング回路６２に並列に接続されているが、（ｋ−１）番目（ｋ＝１〜ｎ）の第２トリミング回路６８において、番地入力端子７０（Ｓ０、Ｓ１）の個数は２つで、第２ポート７２（ＴＲ（２ｋ−１）、ＴＲ（２ｋ））も２つである。そして第１トリミング回路６２の出力端子６６（Ｚ０）は、（ｋ−１）番目の第２トリミング回路６８の番地入力端子７０（Ｓ１）と、インバータ７４を介して（ｋ−１）番目の第２トリミング回路６８の番地入力端子７０（Ｓ１）と接続されている。このとき、出力Ｚ０の出力がＬ（Ｈ）の場合はＳ０（Ｓ１）がＨとなる。よって第１トリミング回路６２の出力Ｚ０は、この接続によりデコードされて第２トリミング回路６８に入力されることとなる。
【００３３】
なお、第２実施形態における第１トリミング回路６２は、第１実施形態に係る第１トリミング回路１２中の一の並列要素を取り出した態様のものである。また第２実施形態に係る第２トリミング回路６８は、第１実施形態に係る第２トリミング回路３０中の２つの連続するメモリ回路４２を取り出した態様のものである。第１トリミング回路６２及び第２トリミング回路６８の動作は、書き込み回数が異なるだけで基本的動作は第１実施形態のものと同様であるので説明を省略する。また第２実施形態におけるシフトレジスタ７６の基本的構成は第１実施形態のものと同様であり、シフトレジスタ７６を構成するＤフリップフロップ７８の個数は（２ｎ+１）個となる。よってシリアルデータ（不図示）のパルスも（２ｎ+１）個あり、２ｎ番目のパルスから順にシフトレジスタ８０に入力され、シフトレジスタ７６にシリアルデータ８０が全て入力されたとき、最後に入力される第０番目のパルスには、番地データが入力され、それ以外の番号のパルスには書き込みデータが入力される。１回目の書き込みにおいて、シリアルデータは第０番目に番地データ（番地データ要素Ｌ）（不図示）を、（２ｋ−１）番目（ｋ＝１〜ｎ）に書き込みデータ（不図示）を構成すればよい。そして、２回目の場合は、第０番目に番地データ（番地データ要素Ｈ）（不図示）を、２ｋ番目（ｋ＝１〜ｎ）に書き込みデータ（不図示）を構成すればよい。
【００３４】
以上述べてきたように、本実施形態に係る不揮発性メモリ１０によれば、第１トリミング回路１２が第２トリミング回路３０の書き込みデータ５６の書き込む番地を指定し、複数の番地を有する複数の第２トリミング回路３０が指定された番地に書き込みデータ５６を書き込むことになる。よって温度補償データ等の書き込みデータを、番地を変更することにより複数回（Ｎ回）書き込むことが可能な不揮発性メモリ１０となる。また素子数はわずかに増加する程度なので、ＩＣ面積の増加もある程度で抑えられる不揮発性メモリ１０となる。
また本実施形態にかかる圧電発振器１００によれば、温度補償データ等の補償データを複数回書き込み可能な圧電発振器１００となる。
【図面の簡単な説明】
【００３５】
【図１】第1実施形態に係る不揮発性メモリの回路図である。
【図２】本実施形態に係る圧電発振器の模式図である。
【図３】第1実施形態に係る不揮発性メモリを構成する第１トリミング回路の回路図である。
【図４】第１実施形態に係る不揮発性メモリを構成するエンコーダの回路図と論理表を示す図である。
【図５】第１実施形態に係る不揮発性メモリを構成するデコーダの回路図と論理表を示す図である。
【図６】第１実施形態に係る不揮発性メモリを構成する第２トリミング回路の回路図である。
【図７】第１実施形態に係る不揮発性メモリを構成するシリアルデータの構造を示す図である。
【図８】第２実施形態に係る不揮発性メモリの回路図である。
【符号の説明】
【００３６】
１０………不揮発性メモリ、１２………第１トリミング回路、１４………第１ポート、１６………出力端子、１８………エンコーダ、２０………入力端子、２２………出力端子、２４………デコーダ、２６………入力端子、２８………出力端子、３０………第２トリミング回路、３２………番地入力端子、３４………第２ポート、３６………外部出力、３８………シフトレジスタ、３９………データ入力端子、４０………Ｄフリップフロップ、４１………インバータ、４２………メモリ回路、４４………ヒューズ、４６………Ｎｃｈトランジスタ、４８………抵抗、５０………スイッチ付インバータ、５２………シリアルデータ、５４………番地データ、５６………書き込みデータ、５８………クロック、６０………不揮発性メモリ、６２………第１トリミング回路、６４………第１ポート、６６………出力端子、６８………第２トリミング回路、７０………番地入力端子、７２………第２ポート、７４………インバータ、７６………シフトレジスタ、７８………Ｄフリップフロップ、１００………圧電発振器、１０２………圧電振動子、１０４………発振回路、１０６………補償電圧発生回路、１０８………自動周波数制御回路、１１０………出力バッファ回路。
【技術分野】
【０００１】
本発明は、圧電発振器の特性を補償するための不揮発性メモリについて、複数回書き込み可能とする技術に関する。
【背景技術】
【０００２】
従来の小型圧電発振器は、特性を補償するための情報を格納する不揮発性メモリを有し、情報保持の方法としてはヒューズ形式を採用した不揮発性メモリを搭載している。例えば、このような小型圧電発振器の製造工程は、開口部に水晶振動片を搭載し気密封止を行った後、裏面開口部に不揮発性メモリを搭載した半導体素子をフェースダウンボンディングにより接合した後、接合部を樹脂で保護し、組み立てを完了する。ヒューズ切断によるデータ書き込み技術に関しては特許文献１及び特許文献２に開示されている。
【特許文献１】特開平４−６８５５５号公報
【特許文献２】特開２００７−１８９６５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１及び特許文献２に開示されているように、従来のデータ書き込みは１度しかできない。そのため、圧電発振器等の温度補償及び機能調整時に１度決定したデータを変更することができず、量産時に調整後の修正が効かないため、歩留まりに影響が出る可能性があった。
そこで、本発明は上記問題点を解決するため、複数回書き込み可能な不揮発性メモリ、およびこれを搭載した圧電発振器を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明は、上述の課題を少なくとも一部を解決するためになされたものであり、以下の適用例として実現することが可能である。
【０００５】
［適用例１］番地データが入力される第１ポートを有し、番地をデコードして出力する第１トリミング回路と、前記第１トリミング回路に並列に複数接続され、書き込みデータが入力される第２ポートと前記第２ポートに接続される複数のメモリ回路を有し、前記番地が入力され、前記番地が指定するメモリ回路の出力電位をヒューズの切断制御により固定する第２トリミング回路と、前記第１ポート及び前記第２ポートに接続され、前記番地データ及び前記書き込みデータを有するシリアルデータを入力し、前記第１ポートに前記番地データを出力し、前記第２ポートに前記書き込みデータを出力するシフトレジスタと、を有することを特徴とする不揮発性メモリ。
【０００６】
上記構成により、第１トリミング回路が第２トリミング回路の書き込みデータの書き込む番地を指定し、複数の番地を有する複数の第２トリミング回路が指定された番地に書き込みデータを書き込むことになる。よって温度補償データ等の書き込みデータを、番地を変更することにより複数回書き込むことが可能な不揮発性メモリとなる。また素子数はわずかに増加する程度なので、ＩＣ面積の増加もある程度で抑えられる不揮発性メモリとなる。
【０００７】
［適用例２］適用例１に係る不揮発性メモリを搭載したことを特徴とする圧電発振器。
上記構成により、温度補償データ等の補償データを複数回書き込み可能な圧電発振器となる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
【０００９】
図１及び図２に第１実施形態に係る圧電発振器１００、及び圧電発振器１００を構成する不揮発性メモリ１０を示す。図２に示すように、圧電発振器１００は圧電振動子１０２、発振回路１０４、補償電圧発生回路１０６、自動周波数制御回路１０８、出力バッファ回路１１０、そして不揮発性メモリ１０とから構成される。
不揮発性メモリ１０は、シリアルで入力されるシリアルデータをパラレルデータに変換して出力するとともに、前記シリアルデータを内部に書き込むものである。
【００１０】
図１に第１実施形態の不揮発性メモリ１０の構成を示す。不揮発性メモリ１０は、第１トリミング回路１２、第２トリミング回路３０、シフトレジスタ３８、エンコーダ１８、デコーダ２４、により構成される。ここで後述のシリアルデータ５２等の信号は、電位の高い方をＨ、低い方をＬとする。
【００１１】
本実施形態は、一例として温度補償データ等の書き込みデータ５６が８回書き込み可能な構成について説明する。
第１トリミング回路１２は後述の番地データ５４を入力する第１ポート１４（ＴＲ０〜ＴＲ６）とエンコーダへ出力する出力端子１６（Ｚ０〜Ｚ６）を有する。
【００１２】
エンコーダ１８は第１トリミング回路１２からの出力信号を３ビットのバイナリデータにエンコードするものであり、入力端子２０（Ｚ０〜Ｚ６）及び出力端子２２（Ａ０〜Ａ２）を有する。
【００１３】
デコーダ２４はエンコーダから出力される３ビットのバイナリデータをパラレルで入力してデコードし、デコードされた番地（計８個）を出力するものであり、入力端子２６（Ａ０〜Ａ２）及び出力端子２８（Ｓ０〜Ｓ７）を有する。
【００１４】
第２トリミング回路３０は、デコーダ２４にｎ個並列に接続されている。（ｋ−１）番目（ｋ＝１〜ｎ）の第２トリミング回路３０は番地を入力する端子である番地入力端子３２（Ｓ０〜Ｓ７）と、書き込みデータを入力する第２ポート３４（ＴＲ（８ｋ−１）〜ＴＲ（８ｋ+６））、書き込まれた書き込みデータ５６を出力する外部出力端子３６（Ｑ（ｋ−１））を有する。ここで個数ｎは温度補償データ等の書き込みデータのビット数と同数である。
【００１５】
シフトレジスタ３８は、Ｄフリップフロップ４０を直列に接続することにより構成され、入力されるシリアルデータをパラレルで出力するものである。シフトレジスタ３８は、前段のＤフリップフロップ４０の出力Ｑを次段のＤフリップフロップ４０の入力Ｄに接続させることによりＤフリップフロップ４０を直列接続させている。そして、Ｃから入力されるクロック５８のネゲート（Ｈ→Ｌの立下り）をトリガとして初段のＤフリップフロップ４０からシリアルデータ５２を１クロックずつ後段にシフトさせて最終段までストアさせ、各Ｄフリップフロップ４０がストアするデータをパラレルで出力している。本実施形態においては、第１ポート１４及び第２ポート３４でトータルで（８ｎ+７）個のＤフリップフロップ４０が用いられる。第０段（初段）から第６段（計７個）までの反転出力ＸＱがインバータ４１を介して第１トリミング回路１２に接続され、（８ｋ−１）段〜（８ｋ＋６）段（計８個）（ｋ＝１〜ｎ）までの反転出力ＸＱがそれぞれ、（ｋ−１）番目の第２トリミング回路の第２ポート３４（ＴＲ（８ｋ−１）〜ＴＲ（８ｋ+６））にインバータ４１を介して接続される。
【００１６】
図３に第１トリミング回路の回路図を示す。第１トリミング回路１２は、それぞれ７つのヒューズ１２ａ（ｆ０〜ｆ６）、Ｎｃｈトランジスタ１２ｂ（Ｎｃｈ０〜Ｎｃｈ６）、抵抗Ｒ１２ｃ、及びインバータ１２ｄから構成された回路である。ヒューズ１２ａは外部電源ＶＤＤに並列に接続されている。そして各ヒューズ１２ａの後段は、それぞれＮｃｈトランジスタ１２ｂの各ドレイン端子と接続されている。また各ドレイン端子は、それぞれインバータ１２ｄを介して出力端子１６（Ｚ０〜Ｚ６）と接続され、さらに一端が接地された抵抗Ｒ１２ｃともそれぞれ接続されている。Ｎｃｈトランジスタ１２ｂのゲート端子は対応する第１ポート１４（ＴＲ０〜ＴＲ６）にそれぞれ接続され、ソース端子は接地されている。
【００１７】
第１ポート１４に一度も後述の番地データ５４が来ていない場合、即ちＮｃｈトランジスタの各ゲート端子に番地データ５４を構成する番地データ要素５４ａ（図７参照）が信号Ｌとして一度も来ていない状態ではヒューズ１２ａは切断されていない。このとき外部電源ＶＤＤからの電流は、ヒューズ１２ａを通るが、抵抗Ｒ１２ｃを経由して系外に流れるため、流れる電流は小さく、ヒューズ１２ｃが切れることはない。そしてこのとき出力端子１６（Ｚ０〜Ｚ６）の出力の電位はいずれもＬである。しかし、例えばヒューズ１２ａ（ｆ０）後段に接続されたＮｃｈトランジスタ１２ｂ（Ｎｃｈ０）のゲート端子にＨが入力されると、前記Ｎｃｈトランジスタ１２ｂ（Ｎｃｈ０）導通するため、電流は抵抗Ｒを流れることはなく、ヒューズ１２ｂ（ｆ０）を経由してＮｃｈトランジスタ１２ｂ（Ｎｃｈ０）側に一定時間（例えば１００μｓ）大電流が流れることにより、前記ヒューズ１２ｂ（ｆ０）は切断される。このとき、抵抗Ｒ１２ｃの一端が接地されているため、ドレイン端子の電位はＬとなり、出力端子１６のうちＺ０はＨとなる。そして前記Ｚ０が一度Ｈを出力すると、Ｌに戻ることはない。ここで、出力端子１６はＺ０〜Ｚ６の７つあるため、全てＬの状態からＺ０からＺ６まで順に電位をＨとすることにより、トータルで８つの番地を包含したデータとなっている。
【００１８】
図４にエンコーダの回路図と論理表を示す。エンコーダ１８は図４（ａ）のように、インバータ１８ａ、ＯＲ回路１８ｂ、ＡＮＤ回路１８ｃを相互に組み合わせた回路である。エンコーダ１８は出力端子１６からの信号を入力する入力端子２０（Ｚ０〜Ｚ６）と、エンコードして得られるバイナリデータを出力する出力端子２２（Ａ０〜Ａ２）を有する。図４（ｂ）の論理表に示すように、エンコーダ１８は第１トリミング回路１２からの出力端子１６からの出力Ｚ０〜Ｚ６を３ビットのバイナリデータに変換することが可能である。バイナリデータにおいてＡ０が最下位ビット、Ａ２が最上位ビットである。
【００１９】
図５にデコーダの回路図と論理表を示す。デコーダ２４は図５（ａ）のように、インバータ２４ａ、ＮＡＮＤ回路２４ｂを相互に組み合わせた回路である。デコーダ２４にはバイナリデータを入力する入力端子２６（Ａ０〜Ａ２）と、デコードによって得られる番地を出力する出力端子２８（Ｓ０〜Ｓ７）を有する。図５（ｂ）の論理表に示すように、デコーダ２４、は入力されたバイナリデータ（Ａ０〜Ａ２）をデコードして８つの番地に変換することが可能である。このように第１トリミング回路１２から出力された番地を包含する信号を、エンコーダ１８及びデコーダ２４を介することにより、各番地に係る出力（Ｓ０〜Ｓ７）を個別に出力することができる。
【００２０】
図６に第２トリミング回路の回路図を示す。（ｋ−１）番目（ｋ＝１〜ｎ−１）の第２トリミング回路３０は８段のメモリ回路４２（Ｍ（８ｋ−１）〜Ｍ（８ｋ+６））より構成されている。メモリ回路４２はそれぞれ電源ＶＤＤ及び外部出力Ｑ（ｋ−１）に並列に接続されている。メモリ回路４２（Ｍ（８ｋ−１）〜Ｍ（８ｋ+６））は、ヒューズ４４、Ｎｃｈトランジスタ４６、抵抗４８、スイッチ付インバータ５０とから構成される。ヒューズ４４の一端は電源ＶＤＤに並列に接続され、他端はＮｃｈトランジスタ４６のドレイン端子に接続されている。ドレイン端子は一端が接地された抵抗Ｒと接続されている。さらにドレイン端子はスイッチ付インバータ５０側に接続されている。そしてＮｃｈトランジスタ４６のゲート端子は、第２ポート３４（Ｔｒ（８ｋ−１）〜Ｔｒ（８ｋ+６））に接続されている。
【００２１】
スイッチ付インバータ５０はＰｃｈトランジスタＰｃｈ５０ａ、Ｐｃｈ５０ｂ、及びＮｃｈトランジスタＮｃｈ５０ｃ、Ｎｃｈ５０ｄを組み合わせて構成され、電源ＶＤＤに並列に接続されている。ここでＰｃｈ５０ａ、Ｎｃｈ５０ｄはインバータとして機能し、Ｐｃｈ５０ｂ、Ｎｃｈ５０ｃはスイッチとして機能する。
【００２２】
Ｐｃｈ５０ａのドレイン端子は電源ＶＤＤに接続され、ソース端子はＰｃｈ５０ｂのドレイン端子と接続されている。Ｐｃｈ５０ｂのソース端子はＮｃｈ５０ｃのドレイン端子と接続され、この接続接点が出力端子５０ｅとなる。そしてＮｃｈ５０ｃのソース端子はＮｃｈ５０ｄのドレイン端子と接続される。また、Ｐｃｈ５０ａ及びＮｃｈ５０ｄのゲート端子は接続され、この接続接点が入力端子５０ｆとなる。さらにＰｃｈ５０ｂ及びＮｃｈ５０ｃのゲート端子はインバータ５０ｇを介して接続され、この接続接点がスイッチ端子５０ｈとなる。
【００２３】
入力端子５０ｆはそれぞれ、Ｎｃｈトランジスタ４６のドレイン端子に接続され、出力端子５０ｅは外部出力端子３６（Ｑ（ｋ−１））に接続され、スイッチ端子５０ｈはそれぞれ、番地入力端子３２（Ｓ０〜Ｓ７）に接続されている。Ｎｃｈトランジスタ４６のゲート端子は、それぞれ第２ポート３４（Ｔｒ（８ｋ−１）〜Ｔｒ（８ｋ+６））に接続されている。そして、スイッチ端子５０ｈにＨが入力されると、Ｐｃｈ５０ｂ、及びＮｃｈ５０ｃが導通し、前記導通を条件に入力端子５０ｆにＨ（Ｌ）が入力されると、出力端子５０ｅと接続する外部出力端子３６（Ｑ（ｋ−１））の出力はＬ（Ｈ）となる。なお、スイッチ端子５０ｈの電位がＬの場合、出力端子５０ｅはＰｃｈ５０ａ、及びＮｃｈ５０ｄと電気的に接続しないため、外部出力端子３６（Ｑ（ｋ−１））とスイッチ付インバータ５０とは電気的に切断される。
【００２４】
１回目の書き込みデータ５６（図７参照）を書き込む際は、メモリ回路４２（Ｍ（８ｋ−１））に書き込みデータ５６を書きこむ。このとき、スイッチ端子５０ｈにＨを入力するとともに、第２トリミング回路の第２ポート３４（Ｔｒ（８ｋ−１））から書き込みデータ５６を構成する書き込みデータ要素５６ａ（ＨまたはＬ）をＮｃｈトランジスタ４６のゲート端子に入力する。前記書き込みデータ要素５６ａを書きこむ以前では電源ＶＤＤから流れる電流はヒューズ４４及び抵抗４８を経由している。このとき入力端子５０ｆの電位はＨである。そして書き込みデータ要素５６ａの電位がＨの場合はＮｃｈトランジスタ４６が導通し、ヒューズ４４は、大電流が流れることにより切断される。すると抵抗４８は一端が接地されているため、入力端子５０ｆの電位はＬとなるため、出力端子５０ｅの電位はＨとなり、外部出力端子３６（Ｑ（ｋ−１））に電位がＨの信号が出力される。また書き込みデータ要素５６ａの電位がＬの場合はＮｃｈトランジスタ４６は導通せず、ヒューズ４４も切断されないので、入力端子５０ｆの電位はＨを維持し、出力端子５０ｅの電位はＬとなるため外部出力端子３６（Ｑ（ｋ−１））に電位がＬの信号が出力される。このように一の第２トリミング回路３４から書き込みデータ要素５６が出力されるため、ｎ個の第２トリミング回路３４の外部出力端子３６（Ｑ０〜Ｑ（ｎ−１））から結果的に書き込みデータ５６がパラレルで出力されることになる。
【００２５】
次に２回目の書き込みデータ５６を書き込む際は、メモリ回路４２（Ｍ（８ｋ））に書きこみデータ５６を書き込む。このとき、スイッチ端子５０ｈに電位がＨとなり、Ｎｃｈトランジスタ４６のゲート端子データが入力される。このとき、１回目の書き込みデータ５６が書き込まれたメモリ回路４２（Ｍ（８ｋ−１））のスイッチ端子５０ｆには電位がＨの信号は入力されないので、メモリ回路４２（Ｍ（８ｋ−１））は外部出力端子３６（Ｑ（ｋ−１））と電気的に切断される。そして１回目の書き込みと同様に、ヒューズ４４、Ｎｃｈトランジスタ４６、スイッチ付インバータ５０が動作し、外部出力端子３６（Ｑ（ｋ−１））に２回目の書き込みデータ要素５６ａが出力され、全ての外部出力端子３６を通じて書き込みデータ３６がパラレルで出力される。本実施形態では８回まで同様の作業を行うことができ、８回目においてはメモリ回路４２（Ｍ（８ｋ+６））が動作する。
【００２６】
図７にシリアルデータの構造を示す。図７（ａ）に示すように、シリアルデータ５２はシフトレジスタ３８のデータ入力端子３９からクロック５８のネゲートをトリガとし、パルス列として順次入力され、Ｄフリップフロップ４０の反転出力ＸＱが入力されたインバータ４１の出力として保持されるデータである。本実施形態においては、８ｎ+７番目のパルスから順次入力され、最後が０番目となる。そして図７（ｂ）に示すように、０番目から６番目までのパルスが、第１トリミング回路にパラレルで入力される番地データ５４が掛け合わされたパルスとなり、それ以外のパルスが、ｎ個ある第２トリミング回路にパラレルで入力される書き込みデータ５６が掛け合わされたパルスとなる。
【００２７】
１回目の書き込みの際のシリアルデータ５２のデータ構造は、第０番目から第６番目に番地データ５４（番地データ要素５４ａはいずれもＬ）が、８ｋ−１番目（ｋ＝１〜ｎ）に書き込みデータ５６を構成する書き込みデータ要素５６ａ（Ｄ：電位ＨまたはＬ）が書き込まれる。よって、シリアルデータ５２がシフトレジスタ３８に全て入力された場合、第１トリミング回路において何ら変化は生じないが出力端子１６（Ｚ０〜Ｚ６）の電位がいずれもＬであるため、これがデコードされて番地（Ｓ０）となり、全ての第２トリミング回路３０に入力される。一方、番地（Ｓ０）に係る（８ｋ−１）番目のＤフリップフロップ４０の反転出力ＸＱからは書き込みデータ要素５６ａの信号が出力され、これにインバータ４１を介して接続される（ｋ−１）番目の第２トリミング回路の第２ポート３４（ＴＲ（８ｋ−１））に書き込みデータ要素が入力される。そして所定時間（１００μｓ）この状態を維持することにより第２トリミング回路３０のヒューズ４４は、前記書き込みデータ要素５６ａの電位がＨの場合は切断され、これによりｎ個ある第２トリミング回路３０に書き込みデータ５６が不揮発的に書き込まれ、外部出力端子３６（Ｑ１〜Ｑ（ｎ−１））からパラレルで書き込みデータ５６が出力されることとなる。
【００２８】
２回目の書き込みの際のシリアルデータ５２のデータ構造は、０番目に番地データ要素５４ａ（電位Ｈ）が書き込まれ、８ｋ番目に書き込みデータ要素が書き込まれる。よってシリアルデータ５２が全て入力されると第０番目のＤフリップフロップ４０の反転出力ＸＱに接続したインバータ４１から番地データ要素５４ａの信号（Ｌ）が出力され、第１トリミング回路の第１ポート１４（Ｔｒ０）に電位Ｈの信号が入力される。そして第１トリミング回路１２のヒューズ１２ａ（ｆ０）が切断され、第１トリミング回路の出力端子１２（Ｚ０）の電位がＨとなり、これがデコードされて得られた番地（Ｓ１）が全ての第２トリミング回路３０に出力される。そして番地（Ｓ１）に係る８ｋ番目のＤフリップフロップの反転出力ＸＱに接続したインバータ４１から書き込みデータ要素５６ａが出力され、これに接続される（ｋ−１）番目の第２トリミング回路の第２ポート３４（ＴＲ（８ｋ））に書き込みデータ要素５６ａが入力される。そして８回目の場合は、シリアルデータの６番目に番地データ要素５４ａが書き込まれ、８ｋ+６番目に書き込みデータ要素５６ａが書き込まれる。
【００２９】
本実施形態においては８回書き込み可能な構成を述べてきたが、これ以上の回数（Ｎ回）書きこみ可能な構成とするためには、第１トリミング回路１２の第１ポート１４を（Ｎ−１）個の端子で構成し、エンコーダ１８は自然数Ｎをバイナリデータに変換できる構成とし、デコーダ２４は前記のバイナリデータから解読されるＮ個の番地を個別に出力できるように構成し、ｎ個（ｎは書き込みデータのビット数）の第２トリミング回路３０の第２ポート３４のＮ個の端子で構成し、シフトレジスタ３８の個数を（（Ｎ−１）＋Ｎｎ）個とし、シリアルデータ５２も（（Ｎ−１）+Ｎｎ）個のパルス列として生成すればよい。
【００３０】
圧電発振器１００が書き込みデータを読み出す場合は、第１トリミング回路及び第２トリミング回路の電源ＶＤＤを投入するよう構成すればよい。このとき、第１トリミング回路１２からの出力は最後に書き込まれた番地データに係るものであるので、外部出力端子３６（Ｑ１〜Ｑ（ｎ−１））から出力される書き込みデータ５６は最後に書き込んだ書き込みデータ５６のみが出力される。
【００３１】
図８に第２実施形態に係る不揮発性メモリ６０を示す。第２実施形態は、書き込み回数が２回の場合の不揮発性メモリである。第２実施形態の不揮発性メモリ６０は基本的な構成は第１実施形態と同様であるが、第１実施形態におけるエンコーダ１８及びデコーダ２４を必要としない構成である。
【００３２】
第１トリミング回路６２は第１ポート６４（Ｔｒ０）と出力端子６６（Ｚ０）を有する。ｎ個（ｎは書き込みデータのビット数）の第２トリミング回路６８は第１トリミング回路６２に並列に接続されているが、（ｋ−１）番目（ｋ＝１〜ｎ）の第２トリミング回路６８において、番地入力端子７０（Ｓ０、Ｓ１）の個数は２つで、第２ポート７２（ＴＲ（２ｋ−１）、ＴＲ（２ｋ））も２つである。そして第１トリミング回路６２の出力端子６６（Ｚ０）は、（ｋ−１）番目の第２トリミング回路６８の番地入力端子７０（Ｓ１）と、インバータ７４を介して（ｋ−１）番目の第２トリミング回路６８の番地入力端子７０（Ｓ１）と接続されている。このとき、出力Ｚ０の出力がＬ（Ｈ）の場合はＳ０（Ｓ１）がＨとなる。よって第１トリミング回路６２の出力Ｚ０は、この接続によりデコードされて第２トリミング回路６８に入力されることとなる。
【００３３】
なお、第２実施形態における第１トリミング回路６２は、第１実施形態に係る第１トリミング回路１２中の一の並列要素を取り出した態様のものである。また第２実施形態に係る第２トリミング回路６８は、第１実施形態に係る第２トリミング回路３０中の２つの連続するメモリ回路４２を取り出した態様のものである。第１トリミング回路６２及び第２トリミング回路６８の動作は、書き込み回数が異なるだけで基本的動作は第１実施形態のものと同様であるので説明を省略する。また第２実施形態におけるシフトレジスタ７６の基本的構成は第１実施形態のものと同様であり、シフトレジスタ７６を構成するＤフリップフロップ７８の個数は（２ｎ+１）個となる。よってシリアルデータ（不図示）のパルスも（２ｎ+１）個あり、２ｎ番目のパルスから順にシフトレジスタ８０に入力され、シフトレジスタ７６にシリアルデータ８０が全て入力されたとき、最後に入力される第０番目のパルスには、番地データが入力され、それ以外の番号のパルスには書き込みデータが入力される。１回目の書き込みにおいて、シリアルデータは第０番目に番地データ（番地データ要素Ｌ）（不図示）を、（２ｋ−１）番目（ｋ＝１〜ｎ）に書き込みデータ（不図示）を構成すればよい。そして、２回目の場合は、第０番目に番地データ（番地データ要素Ｈ）（不図示）を、２ｋ番目（ｋ＝１〜ｎ）に書き込みデータ（不図示）を構成すればよい。
【００３４】
以上述べてきたように、本実施形態に係る不揮発性メモリ１０によれば、第１トリミング回路１２が第２トリミング回路３０の書き込みデータ５６の書き込む番地を指定し、複数の番地を有する複数の第２トリミング回路３０が指定された番地に書き込みデータ５６を書き込むことになる。よって温度補償データ等の書き込みデータを、番地を変更することにより複数回（Ｎ回）書き込むことが可能な不揮発性メモリ１０となる。また素子数はわずかに増加する程度なので、ＩＣ面積の増加もある程度で抑えられる不揮発性メモリ１０となる。
また本実施形態にかかる圧電発振器１００によれば、温度補償データ等の補償データを複数回書き込み可能な圧電発振器１００となる。
【図面の簡単な説明】
【００３５】
【図１】第1実施形態に係る不揮発性メモリの回路図である。
【図２】本実施形態に係る圧電発振器の模式図である。
【図３】第1実施形態に係る不揮発性メモリを構成する第１トリミング回路の回路図である。
【図４】第１実施形態に係る不揮発性メモリを構成するエンコーダの回路図と論理表を示す図である。
【図５】第１実施形態に係る不揮発性メモリを構成するデコーダの回路図と論理表を示す図である。
【図６】第１実施形態に係る不揮発性メモリを構成する第２トリミング回路の回路図である。
【図７】第１実施形態に係る不揮発性メモリを構成するシリアルデータの構造を示す図である。
【図８】第２実施形態に係る不揮発性メモリの回路図である。
【符号の説明】
【００３６】
１０………不揮発性メモリ、１２………第１トリミング回路、１４………第１ポート、１６………出力端子、１８………エンコーダ、２０………入力端子、２２………出力端子、２４………デコーダ、２６………入力端子、２８………出力端子、３０………第２トリミング回路、３２………番地入力端子、３４………第２ポート、３６………外部出力、３８………シフトレジスタ、３９………データ入力端子、４０………Ｄフリップフロップ、４１………インバータ、４２………メモリ回路、４４………ヒューズ、４６………Ｎｃｈトランジスタ、４８………抵抗、５０………スイッチ付インバータ、５２………シリアルデータ、５４………番地データ、５６………書き込みデータ、５８………クロック、６０………不揮発性メモリ、６２………第１トリミング回路、６４………第１ポート、６６………出力端子、６８………第２トリミング回路、７０………番地入力端子、７２………第２ポート、７４………インバータ、７６………シフトレジスタ、７８………Ｄフリップフロップ、１００………圧電発振器、１０２………圧電振動子、１０４………発振回路、１０６………補償電圧発生回路、１０８………自動周波数制御回路、１１０………出力バッファ回路。
【特許請求の範囲】
【請求項１】
番地データが入力される第１ポートを有し、番地をデコードして出力する第１トリミング回路と、
前記第１トリミング回路に並列に複数接続され、書き込みデータが入力される第２ポートと前記第２ポートに接続される複数のメモリ回路を有し、前記番地が入力され、前記番地が指定するメモリ回路の出力電位をヒューズの切断制御により固定する第２トリミング回路と、
前記第１ポート及び前記第２ポートに接続され、前記番地データ及び前記書き込みデータを有するシリアルデータを入力し、前記第１ポートに前記番地データを出力し、前記第２ポートに前記書き込みデータを出力するシフトレジスタと、を備えることを特徴とする不揮発性メモリ。
【請求項２】
請求項１に係る不揮発性メモリを搭載したことを特徴とする圧電発振器。
【請求項１】
番地データが入力される第１ポートを有し、番地をデコードして出力する第１トリミング回路と、
前記第１トリミング回路に並列に複数接続され、書き込みデータが入力される第２ポートと前記第２ポートに接続される複数のメモリ回路を有し、前記番地が入力され、前記番地が指定するメモリ回路の出力電位をヒューズの切断制御により固定する第２トリミング回路と、
前記第１ポート及び前記第２ポートに接続され、前記番地データ及び前記書き込みデータを有するシリアルデータを入力し、前記第１ポートに前記番地データを出力し、前記第２ポートに前記書き込みデータを出力するシフトレジスタと、を備えることを特徴とする不揮発性メモリ。
【請求項２】
請求項１に係る不揮発性メモリを搭載したことを特徴とする圧電発振器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−２６６２６７（Ｐ２００９−２６６２６７Ａ）
【公開日】平成２１年１１月１２日（２００９．１１．１２）
【国際特許分類】
【出願番号】特願２００８−１１１４１９（Ｐ２００８−１１１４１９）
【出願日】平成２０年４月２２日（２００８．４．２２）
【出願人】（０００００３１０４）エプソントヨコム株式会社 (1,528)
【Ｆターム（参考）】
【公開日】平成２１年１１月１２日（２００９．１１．１２）
【国際特許分類】
【出願日】平成２０年４月２２日（２００８．４．２２）
【出願人】（０００００３１０４）エプソントヨコム株式会社 (1,528)
【Ｆターム（参考）】
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