不揮発性記憶装置
【課題】駆動電圧が低く、消費電力が少ない不揮発性記憶装置を提供する。
【解決手段】実施形態に係る不揮発性記憶装置１は、第１の方向に延びる複数本のワード線を含むワード線配線層ＷＬと、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層ＢＬと、各前記ワード線と各前記ビット線との間に配置されたピラー１６と、前記ピラー１６の側面上に設けられ、負の固定電荷を含有する電荷含有部材１８と、を備える。前記ピラー１６は、ｐ形層２２ｐ及びｎ形層２２ｎが設けられたダイオード膜２２と、前記ダイオード膜２２に積層された抵抗変化膜２５と、を有する。そして、前記電荷含有部材１８は前記ｐ形層２２ｐの側面上に配置されており、前記ｎ形層２２ｎの側面上には配置されていない。
【解決手段】実施形態に係る不揮発性記憶装置１は、第１の方向に延びる複数本のワード線を含むワード線配線層ＷＬと、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層ＢＬと、各前記ワード線と各前記ビット線との間に配置されたピラー１６と、前記ピラー１６の側面上に設けられ、負の固定電荷を含有する電荷含有部材１８と、を備える。前記ピラー１６は、ｐ形層２２ｐ及びｎ形層２２ｎが設けられたダイオード膜２２と、前記ダイオード膜２２に積層された抵抗変化膜２５と、を有する。そして、前記電荷含有部材１８は前記ｐ形層２２ｐの側面上に配置されており、前記ｎ形層２２ｎの側面上には配置されていない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、この材料が低抵抗状態と高抵抗状態の２つの状態をもつ現象が発見され、その現象を利用した新たな記憶装置が注目を集めている。この記憶装置をＲｅＲＡＭ（Resistance Random Access Memory）という。このような記憶装置においては、ワードラインとビットラインとの間に電圧を印加することにより、抵抗変化膜に対して、抵抗変化膜を高抵抗状態から低抵抗状態に切り替えるためのセット電圧と、低抵抗状態から高抵抗状態に切り替えるためのリセット電圧を印加する必要がある。抵抗変化膜にセット電圧又はリセット電圧が印加され、一定量以上の電流が流れると、抵抗変化膜の抵抗状態が切り替わる。
【０００３】
一方、ＲｅＲＡＭの実デバイス構造に関しては、高集積化の観点から、ＷＬ（ワードライン）とＢＬ（ビットライン）の交点にメモリセルを配置する３次元クロスポイント構造が提案されている。しかし、３次元クロスポイント構造の記憶装置においては、あるメモリセルにデータを書き込むために電圧を印加すると、選択していない他のメモリセルにも逆方向の電圧が印加されてしまうため、各メモリセルには抵抗変化膜と共に電流選択素子を設ける必要がある。電流選択素子としては、例えば、アクセプタが導入されたｐ形のシリコン層、不純物が導入されていないｉ形のシリコン層、ドナーが導入されたｎ形のシリコン層が積層されたｐｉｎ形のシリコンダイオード膜が用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１９３４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、駆動電圧が低く、消費電力が少ない不揮発性記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性記憶装置は、第１の方向に延びる複数本のワード線を含むワード線配線層と、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、前記ピラーの側面上に設けられ、負の固定電荷を含有する電荷含有部材と、を備える。前記ピラーは、ｐ形層及びｎ形層が設けられたダイオード膜と、前記ダイオード膜に積層された抵抗変化膜と、を有する。そして、前記電荷含有部材は前記ｐ形層の側面上に配置されており、前記ｎ形層の側面上には配置されていない。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る不揮発性記憶装置を例示する斜視図である。
【図２】第１の実施形態に係る不揮発性記憶装置を例示する断面図である。
【図３】第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図４】第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図５】第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図６】第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図７】第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図８】第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図９】第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図１０】第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図１１】横軸に電圧をとり、縦軸に電流をとって、ＲｅＲＡＭに設けたダイオードのＩ−Ｖ特性を模式的に例示するグラフ図である。
【図１２】横軸に位置をとり、縦軸に電子のポテンシャルエネルギーをとって、ｐｉｎ形ダイオードのポテンシャル分布を例示するグラフ図である。
【図１３】（ａ）〜（ｃ）は、ｐｉｎ形ダイオードのバンド図であり、（ａ）は固定電荷を設けない場合を示し、（ｂ）はアノード側に負の固定電荷を設けた場合を示し、（ｃ）はカソード側に正の固定電荷を設けた場合を示す。
【図１４】（ａ）及び（ｂ）は、横軸に位置をとり、縦軸にポテンシャルエネルギーをとって、ｐｉｎ形ダイオードのポテンシャル分布のシミュレーション結果を示すグラフ図であり、（ａ）固定電荷を設けない場合を示し、（ｂ）はｎ＋形層とｉ形層との界面に正の固定電荷を設けた場合を示す。
【図１５】（ａ）はピラーを例示する断面図であり、（ｂ）は（ａ）に示すピラーを想定してＩ−Ｖ特性をシミュレートした結果を示すグラフ図である。
【図１６】第２の実施形態に係る不揮発性記憶装置を例示する断面図である。
【図１７】第２の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図１８】第２の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図１９】第２の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図２０】第３の実施形態に係る不揮発性記憶装置を例示する断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る不揮発性記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性記憶装置を例示する断面図である。
本実施形態に係る不揮発性記憶装置はＲｅＲＡＭである。
【０００９】
図１に示すように、本実施形態に係る不揮発性記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、不揮発性記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
【００１０】
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬを含むワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬを含むビット線配線層１５とが、層間絶縁膜１２（図２参照）を介して交互に積層されている。ワード線ＷＬ及びビット線ＢＬは、例えば、タングステン（Ｗ）により形成されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００１１】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成されている。１本のピラー１６により、１つのメモリセルが構成されている。すなわち、不揮発性記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。
【００１２】
以下、図２を参照して、ピラー１６の構成を説明する。
図２に示すように、ピラー１６には、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラー１６ａと、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラー１６ｂの２種類がある。ピラー１６のアスペクト比は、例えば４以上である。
【００１３】
ピラー１６ａにおいては、下方（ワード線側）から上方（ビット線側）に向かって、下部電極膜２１、シリコンダイオード膜２２、中間電極膜２３、バリアメタル２４、抵抗変化膜２５、バリアメタル２６及び上部電極膜２７がこの順に積層されている。下部電極膜２１はワード線ＷＬに接し、上部電極膜２７はビット線ＢＬに接している。
【００１４】
下部電極膜２１は例えば窒化チタン（ＴｉＮ）からなり、膜厚は例えば１〜１０ｎｍである。シリコンダイオード膜２２はポリシリコンからなり、下層側から順に、導電型がｎ＋形のｎ＋形層２２ｎ、導電型がｎ−形のｎ−形層２２ｉ、及び導電型がｐ＋形のｐ＋形層２２ｐが積層されている。ｎ−形層２２ｉは、実効的な不純物濃度がｎ＋形層２２ｎ及びｐ＋形層２２ｐの実効的な不純物濃度よりも低い低濃度層である。ｎ＋形層２２ｎ、ｎ−形層２２ｉ及びｐ＋形層２２ｐがこの順に積層されることにより、ｐｉｎ形ダイオードが形成される。これにより、ピラー１６ａのシリコンダイオード膜２２においては、ビット線ＢＬからワード線ＷＬに向かう方向が順方向となり、ワード線ＷＬからビット線ＢＬに向かう方向が逆方向となる。
【００１５】
なお、ｎ−形層２２ｉの替わりに、真性半導体からなるｉ形層が設けられていてもよい。本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、活性化した不純物のうち、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
【００１６】
中間電極膜２３は、例えばチタンシリサイド（ＴｉＳｉ２）によって形成されている。抵抗変化膜２５は、例えば金属酸化物によって形成されており、２水準以上の抵抗値をとることができ、且つ、所定の電気信号を入力することにより、抵抗値を切り替えることができる。バリアメタル２６は、例えばチタン窒化物（ＴｉＮ）によって形成されている。上部電極膜２７は、例えばタングステンによって形成されている。
【００１７】
ピラー１６ｂにおいては、下方（ビット線側）から上方（ワード線側）に向かって、下部電極膜２１、シリコンダイオード膜２２、中間電極膜２３、バリアメタル２４、抵抗変化膜２５、バリアメタル２６及び上部電極膜２７がこの順に積層されている。下部電極膜２１はビット線ＢＬに接し、上部電極膜２７はワード線ＷＬに接している。そして、シリコンダイオード膜２２においては、下層側から順に、ｐ＋形層２２ｐ、ｎ−形層２２ｉ及びｎ＋形層２２ｎが積層されている。これにより、ピラー１６ｂのシリコンダイオード膜２２においても、ビット線ＢＬからワード線ＷＬに向かう方向が順方向となり、ワード線ＷＬからビット線ＢＬに向かう方向が逆方向となる。このように、ピラー１６ｂの積層構造は、シリコンダイオード膜２２におけるｎ＋形層２２ｎ、ｎ−形層２２ｉ及びｐ＋形層２２ｐの積層順序が逆になっているが、それ以外の積層構造は、ピラー１６ａと同様である。
【００１８】
そして、ピラー１６ａにおけるｐ＋形層２２ｐよりも上方の部分、すなわち、ｐ＋形層２２ｐ、中間電極膜２３、バリアメタル２４、抵抗変化膜２５、バリアメタル２６及び上部電極膜２７からなる部分（以下、「ピラー１６ａの上部」という）と、ピラー１６ａにおけるそれ以外の部分、すなわち、下部電極膜２１、ｎ＋形層２２ｎ及びｎ−形層２２ｉからなる部分（以下、「ピラー１６ａの下部」という）との間には段差が形成されており、この段差を挟んで、ピラー１６ａの上部は下部よりも細くなっている。なお、この段差と、ｎ−形層２２ｉとｐ＋形層２２ｐとの界面との位置関係はそれほど厳密でなくてもよく、少なくとも段差がｎ＋形層２２ｎよりも上方に位置していればよい。例えば、ピラー１６ａの上部には、ｎ−形層２２ｉの上部が含まれていてもよい。また、図２等においては、上下方向においてピラー１６の太さが一定である例が示されているが、これには限定されず、例えば、ピラー１６の形状は、下部が上部よりも太い円錐台形であってもよい。
【００１９】
また、ピラー１６ａの上部の側面上には、負の固定電荷を含有する電荷含有部材として、絶縁性の固定電荷膜１８ａが設けられている。固定電荷膜１８ａは、例えば、アルミナ（Ａｌ２Ｏ３）又はハフニウム酸化物（ＨｆＯ２）等の負の固定電荷を持つ絶縁材料によって形成されている。固定電荷膜１８ａには、例えば１×１０１３ｃｍ−２以上のシート濃度で負の固定電荷、例えば、電子又はマイナスイオンが含有されている。固定電荷膜１８ａは、ピラー１６ａの上部の側面を覆っており、下部の側面は覆っていない。すなわち、固定電荷膜１８ａは、ピラー１６ａにおけるシリコン基板１１から遠い側の部分の側面を覆っており、ｐ＋形層２２ｐの側面上に配置され、ｎ＋形層２２ｎの側面上には配置されていない。固定電荷膜１８ａはピラー１６ａの上部の周囲を覆っており、その膜厚は略均一であり、ピラー１６ａの上部と下部との間の段差の高さにほぼ等しい。
【００２０】
一方、ピラー１６ｂにおけるｎ＋形層２２ｎよりも上方の部分、すなわち、ｎ＋形層２２ｎ、中間電極膜２３、バリアメタル２４、抵抗変化膜２５、バリアメタル２６及び上部電極膜２７からなる部分（以下、「ピラー１６ｂの上部」という）と、ピラー１６ｂにおけるそれ以外の部分、すなわち、下部電極膜２１、ｐ＋形層２２ｐ及びｎ−形層２２ｉからなる部分（以下、「ピラー１６ｂの下部」という）との間にも段差が形成されており、この段差を挟んで、ピラー１６ｂの上部は下部よりも細くなっている。なお、この段差と、ｎ−形層２２ｉとｎ＋形層２２ｎとの界面との位置関係はそれほど厳密でなくてもよく、少なくとも段差がｐ＋形層２２ｐよりも上方に位置していればよい。例えば、ピラー１６ｂの上部には、ｎ−形層２２ｉの上部が含まれていてもよい。
【００２１】
また、ピラー１６ｂの上部の側面上には、正の固定電荷を含有する電荷含有部材として、固定電荷膜１８ｂが設けられている。固定電荷膜１８ｂは、例えば、シリコン窒化物（Ｓｉ３Ｎ４）等の正の固定電荷を持つ絶縁材料によって形成されている。固定電荷膜１８ｂには、例えば１×１０１３ｃｍ−２以上のシート濃度で正の固定電荷、例えば、プラスイオンが含有されている。固定電荷膜１８ｂは、ピラー１６ｂの上部の側面を覆っており、下部の側面は覆っていない。すなわち、固定電荷膜１８ｂは、ピラー１６ｂにおけるシリコン基板１１から遠い側の部分の側面を覆っており、より詳細には、ｎ＋形層２２ｎの側面上に配置され、ｐ＋形層２２ｐの側面上には配置されていない。固定電荷膜１８ｂはピラー１６ｂの上部の周囲を覆っており、その膜厚は略均一であり、ピラー１６ｂの上部と下部との間の段差の高さにほぼ等しい。
【００２２】
ピラー１６ａ及び１６ｂの側面上の全面、並びに、ワード線ＷＬの上面を含む仮想的な平面上の全面及びビット線ＢＬの上面を含む仮想的な平面上の全面には、絶縁性のピラー保護膜１９が設けられている。ピラー保護膜１９は、例えば、単層のシリコン窒化膜、又はシリコン窒化層とシリコン酸化層との積層膜である。また、ワード線ＷＬ、ビット線ＢＬ、ピラー１６ａ及び１６ｂ、固定電荷膜１８ａ及び１８ｂ、ピラー保護膜１９は、層間絶縁膜１２によって埋め込まれている。
【００２３】
次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
図３〜図１０は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
先ず、図１に示すように、シリコン基板１１の上面に、メモリセル部１３を駆動するための駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２内に、駆動回路まで到達するコンタクト（図示せず）を形成する。
【００２４】
次に、図３に示すように、例えばダマシン法によって層間絶縁膜１２の上層部分内にタングステンを埋め込み、複数本のワード線ＷＬをワード線方向に延びるように相互に平行に形成する。これらのワード線ＷＬにより、ワード線配線層１４が形成される。次に、ワード線配線層１４上に、窒化チタン（ＴｉＮ）を例えば５〜１０ｎｍの厚さに堆積させて、下部電極膜２１を形成する。下部電極膜２１は、ワード線ＷＬを形成するタングステンとシリコンダイオード膜２２を形成するシリコンとの反応を抑制するバリア膜である。なお、下部電極膜２１は、例えば、窒化タンタル（ＴａＮ）又は窒化タングステン（ＷＮ）によって形成してもよい。
【００２５】
次に、下部電極膜２１上にアモルファスシリコンを堆積させる。このとき、アモルファスシリコンを堆積させながら各不純物を導入して、ｎ＋形層２２ｎ、ｎ−形層２２ｉ及びｐ＋形層２２ｐを連続的に形成する。すなわち、アモルファスシリコンを堆積させながらシリコンに対してドナーとなる不純物、例えば、リン（Ｐ）を導入することによりｎ＋形層２２ｎを形成し、不純物を導入せずにアモルファスシリコンを堆積させることによりｎ−形層２２ｉを形成し、アモルファスシリコンを堆積させながらシリコンに対してアクセプタとなる不純物、例えば、ボロン（Ｂ）を導入することによりｐ＋形層を形成する。これにより、ｐｉｎ形のシリコンダイオード膜２２が形成される。一例では、ｎ＋形層２２ｎの膜厚は２〜１５ｎｍとし、リン濃度は１×１０２０〜１×１０２１ｃｍ−３とし、ｎ−形層２２ｉの膜厚は５０〜１２０ｎｍとし、ｐ＋形層２２ｐの膜厚は２〜１５ｎｍとし、ボロン濃度は１×１０２０〜２×１０２１ｃｍ−３とする。
【００２６】
次に、図４に示すように、シリコンダイオード膜２２上にメタル層３１を形成する。メタル層３１は、シリコンダイオード２２との間でシリサイドを形成し、オーミックコンタクトを実現するために形成する。メタル層３１の材料は、酸化物形成時のギブス（Ｇｉｂｂｓ）の自由エネルギーの低下量の絶対値又は酸化物形成時の生成熱がシリコンよりも大きい金属であることが好ましい。これにより、シリコンダイオード２２の上面に形成された自然酸化膜を還元することができる。また、メタル層３１の材料は、形成されたシリサイド膜がその後の熱処理によって凝集しない程度に融点が高い金属とすることが好ましい。メタル層３１の材料は、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）若しくはクロム（Ｃｒ）又はこれらの金属とタングステン（Ｗ）との合金とすることが好ましく、例えば、チタン（Ｔｉ）とすることが好ましい。メタル層３１の厚さは、例えば０．５〜５ｎｍとする。
【００２７】
次に、メタル層３１上にバリアメタル２４を形成する。バリアメタル２４は、拡散防止性及びその後に形成される可変抵抗膜２５（図２参照）のスイッチング性能の観点から、チタン窒化物（ＴｉＮ）により形成することが好ましい。バリアメタル２４の厚さは、例えば、１０ｎｍとする。
【００２８】
次に、図５に示すように、熱処理（シリサイドアニール）を施す。例えば、この熱処理の温度は５００〜７００℃とする。これにより、シリコンダイオード２２中のシリコンがメタル層３１（図４参照）中に拡散し、メタル層３１を形成するチタンと反応して、チタンシリサイド（ＴｉＳｉ２）からなる中間電極膜２３が形成される。このとき、チタン窒化物（ＴｉＮ）からなるバリアメタル２４は、ほぼそのまま残留する。
【００２９】
次に、図６に示すように、バリアメタル２４上に、例えば金属酸化物からなる抵抗変化膜２５を形成する。次に、例えばチタン窒化物（ＴｉＮ）からなるバリアメタル２６を形成する。次に、例えばタングステンからなる上部電極膜２７を形成する。上部電極膜２７の膜厚は、例えば５０〜１５０ｎｍとする。
【００３０】
次に、図７に示すように、ＴＥＯＳ（tetra ethyl ortho silicate）を原料とするシリコン酸化膜及びシリコン窒化膜を成膜してパターン形成用のマスク材を形成し、このマスク材をリソグラフィ法によりパターニングして、マスクパターン（図示せず）を形成する。次に、このマスクパターンをマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）を施し、上部電極膜２７、バリアメタル２６、抵抗変化膜２５、バリアメタル２４、中間電極膜２３、シリコンダイオード膜２２のｐ＋形層２２ｐを選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。このとき、シリコンダイオード膜２２のｎ−形層２２ｉ及びｎ＋形層２２ｎ、並びに下部電極膜２１は分断しない。これにより、ピラー１６ａ（図２参照）の上部が形成される。
【００３１】
次に、図８に示すように、全面に、負の固定電荷を含有した固定電荷膜１８ａを形成する。固定電荷膜１８ａは、例えば、アルミナ（Ａｌ２Ｏ３）又はハフニウム酸化物（ＨｆＯ２）等の負の固定電荷を持つ絶縁材料によって形成する。固定電荷膜１８ａの形成方法は特に限定されず、例えば、ＣＶＤ（chemical vapor deposition：化学気相成長）法、ＰＶＤ（physical vapor deposition：物理気相成長）法、ＡＬＤ（atomic layer deposition：原子層堆積）法又はＰｅＡＬＤ（plasma enhanced atomic layer deposition：プラズマ原子層堆積法）法とすることができる。このとき、固定電荷膜１８ａの材料、膜厚及び膜質を制御することにより、固定電荷膜１８ａに含まれる固定電荷の量を調整することができる。
【００３２】
次に、図９に示すように、ＲＩＥを行い、ｎ−形層２２ｉ上に堆積された固定電荷膜１８ａ、ｎ−形層２２ｉ、ｎ＋形層２２ｎ及び下部電極膜２１を選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。これにより、各ワード線ＷＬ上に複数本のピラー１６ａが形成される。このとき、ピラー１６ａの上部の側面上には、固定電荷膜１８ａが残留する。また、ピラー１６ａの上部と下部との境界には、固定電荷膜１８ａの膜厚に相当する段差が形成される。
【００３３】
次に、図１０に示すように、例えばＣＶＤ法又はＡＬＤ法により、単層のシリコン窒化膜、又はシリコン窒化層とシリコン酸化層との積層膜を堆積させて、ピラー１６ａの上面上及び側面上、並びに、層間絶縁膜１２の露出面上に、ピラー保護膜１９を形成する。次に、層間絶縁膜１２を堆積させて、ピラー保護膜１９及び固定電荷膜１８ａと共に、ピラー１６ａを埋め込む。なお、ピラー保護膜１９は、層間絶縁膜１２からピラー１６を保護するために形成するものである。すなわち、層間絶縁膜１２が吸湿性を持つ場合には、ピラー１６を形成した後の熱処理において層間絶縁膜１２が酸化剤として作用し、シリコンダイオード膜２２及び抵抗変化膜２５にダメージを与え、メモリセルの特性を劣化させる可能性があるが、ピラー保護膜１９を設けることにより、このような可能性を排除することができる。但し、この可能性が小さい場合には、ピラー保護膜１９は省略可能である。
【００３４】
次に、図２に示すように、層間絶縁膜１２の上面に対して、上部電極膜２７をストッパとするＣＭＰ（chemical mechanical polishing：化学的機械研磨）処理を施す。これにより、ピラー１６ａ上から層間絶縁膜１２及びピラー保護膜１９が除去されて、層間絶縁膜１２の上面が平坦化される。また、層間絶縁膜１２の上面において、上部電極膜２７が露出する。
【００３５】
次に、層間絶縁膜１２上に更に層間絶縁膜１２を形成し、ダマシン法によりビット線ＢＬを形成する。ビット線ＢＬは、例えば、タングステンにより形成する。これらの複数本のビット線ＢＬにより、ビット線配線層１５が形成される。各ビット線ＢＬは、ビット線方向に配列された複数本のピラー１６ａの上面に接続される。これにより、各ピラー１６ａは、ワード線ＷＬとビット線ＢＬとの間に形成され、且つ、ワード線ＷＬ及びビット線ＢＬに接続される。
【００３６】
次に、ビット線ＢＬ上にピラー１６ｂを形成する。ピラー１６ｂの形成方法はピラー１６ａの形成方法と同様であるが、シリコンダイオード２２におけるｎ＋形層２２ｎ、ｎ−形層２２ｉ、ｐ＋形層２２ｐの積層順序を逆にする点、及び、ピラー１６ｂの上部の側面上に正の固定電荷を含有する固定電荷膜１８ｂを形成する点が異なっている。
【００３７】
すなわち、シリコンダイオード膜２２を形成する際には、ｐ＋形層２２ｐ、ｎ−形層２２ｉ、ｎ＋形層２２ｎの順に堆積させる。また、ピラー１６ｂの上部を加工する際には、ＲＩＥによって、上部電極膜２７、バリアメタル２６、抵抗変化膜２５、バリアメタル２４、中間電極膜２３、シリコンダイオード膜２２のｎ＋形層２２ｎを選択的に除去し、シリコンダイオード膜２２のｎ−形層２２ｉ及びｐ＋形層２２ｐ、並びに下部電極膜２１は分断しない。
【００３８】
そして、ピラー１６ｂの上部を加工した後、正の固定電荷を含有した固定電荷膜１８ｂを堆積させる。固定電荷膜１８ｂは、例えば、シリコン窒化物（Ｓｉ３Ｏ４）等の正の固定電荷を持つ絶縁材料によって形成する。固定電荷膜１８ｂの形成方法は特に限定されず、例えば、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法又はＰｅＡＬＤ法とすることができる。また、固定電荷膜１８ｂの材料、膜厚及び膜質を制御することにより、固定電荷膜１８ｂに含まれる固定電荷の量を調整することができる。このようにして、ピラー１６ｂが形成され、ピラー１６ｂの上部の側面上には、正の固定電荷が含有された固定電荷膜１８ｂが形成される。次に、ピラー１６ｂ間に層間絶縁膜１２を埋め込み、上面を平坦化して、ピラー１６ｂの上面を露出させる。
【００３９】
以後、同様な方法により、ワード線配線層１４、ピラー１６ａ及び固定電荷膜１８ａ、ビット線配線層１５、ピラー１６ｂ及び固定電荷膜１８ｂを繰り返し形成する。その後、シリコンダイオード膜２２を結晶化させるために、温度が例えば７００〜９００℃程度、時間が例えば３〜８０秒間程度の活性化アニールを行う。これにより、本実施形態に係る不揮発性記憶装置１が製造される。
【００４０】
次に、本実施形態の作用効果について説明する。
図１１は、横軸に電圧をとり、縦軸に電流をとって、ＲｅＲＡＭに設けたダイオードのＩ−Ｖ特性を模式的に例示するグラフ図であり、
図１２は、横軸に位置をとり、縦軸に電子のポテンシャルエネルギーをとって、ｐｉｎ形ダイオードのポテンシャル分布を例示するグラフ図であり、
図１３（ａ）〜（ｃ）は、ｐｉｎ形ダイオードのバンド図であり、（ａ）は固定電荷を設けない場合を示し、（ｂ）はアノード側に負の固定電荷を設けた場合を示し、（ｃ）はカソード側に正の固定電荷を設けた場合を示し、
図１４（ａ）及び（ｂ）は、横軸に位置をとり、縦軸にポテンシャルエネルギーをとって、ｐｉｎ形ダイオードのポテンシャル分布のシミュレーション結果を示すグラフ図であり、（ａ）固定電荷を設けない場合を示し、（ｂ）はｎ＋形層とｉ形層との界面に正の固定電荷を設けた場合を示し、
図１５（ａ）はピラーを例示する断面図であり、（ｂ）は（ａ）に示すピラーを想定してＩ−Ｖ特性をシミュレートした結果を示すグラフ図である。
【００４１】
本実施形態に係る不揮発性記憶装置１においては、各ピラー１６に設けられたシリコンダイオード膜２２を、選択したピラー１６のみに電流を流す選択素子として使用する。このとき、不揮発性記憶装置１に要求される耐圧を低減するために、セット電圧とリセット電圧とを相互に逆極性として、シリコンダイオード膜２２をバイポーラ駆動する。この場合、セット動作においては、シリコンダイオード膜２２の逆方向領域を使用する。
【００４２】
すなわち、図１１に示すように、セット動作を実行しようとする抵抗変化膜２５が属するピラー１６を選択し、このピラー１６に逆方向のセット電圧を印加する。これにより、このピラー１６に所定のセット電流が流れ、抵抗変化膜２５の抵抗状態が、高抵抗状態から低抵抗状態に切り替わる。一方、セット動作を行いたくない抵抗変化膜２５が属するピラー１６は非選択とするが、この非選択のピラー１６にも逆方向のオフセット電圧が不可避的に印加される。オフセット電圧の絶対値はセット電圧の絶対値よりも小さいが、ダイオードの特性によって、ピラー１６にはある程度の電流が流れてしまう。この電流はリーク電流となる。
【００４３】
セット動作を実行するためには、抵抗変化膜２５に所定のセット電流を流す必要がある。セット電流の大きさは抵抗変化膜２５の特性によって決定される。また、抵抗変化膜２５にセット電流を流すためには、この抵抗変化膜２５が属するピラー１６に所定のセット電圧を印加する必要がある。セット電圧の大きさは、主としてシリコンダイオード膜２２の逆方向特性によって決定される。そして、主として駆動回路の制約により、セット電圧はできるだけ低い方が好ましい。一方、不揮発性記憶装置１全体の消費電力を低減するために、リーク電流もできるだけ少ない方が好ましい。従って、シリコンダイオード膜２２には、所定のセット電流を流すためのセット電圧が可及的に低く、且つ、リーク電流が小さい特性が要求される。
【００４４】
なお、シリコンダイオード膜２２を薄くすれば、空乏層が薄くなり、図１１に破線で示すように、任意の電圧を印加したときに流れる電流が増加する。このため、セット電圧を低減することができるが、同時にリーク電流が増加してしまう。例えば、シリコンダイオード膜２２の厚さを８５ｎｍから６０ｎｍ程度まで薄くすれば、セット電圧は１．５Ｖ程度低下するが、リーク電流は１０倍程度に増加してしまう。リーク電流が増加すると、消費電力の制約から、不揮発性記憶装置に形成可能なピラー１６の数が減少し、メモリセルの集積度が低下してしまう。このため、単純にシリコンダイオード膜２２を薄くすることは困難である。そこで、本実施形態においては、シリコンダイオード膜２２の近傍に固定電荷を含む固定電荷膜１８ａ又は１８ｂ（以下、総称して「固定電荷膜１８」ともいう）を設けることにより、セット電圧とリーク電流とのバランスを向上させている。
【００４５】
図１２に示すように、固定電荷を設けない場合には、ｐｉｎ形ダイオードにおけるポテンシャルエネルギーは、キャリア濃度が高いｐ＋形層及びｎ＋形層においてはほぼ一定となり、キャリア濃度が低いｎ−形層（又はｉ形層）においては、ｐ＋形層とｎ＋形層との間で直線的に変化する。これに対して、アノード側、すなわち、ｐ＋形層の近傍に負の固定電荷、例えば電子を配置すると、ｎ−形層のポテンシャルエネルギーが全体的に引き下げられて、ポテンシャルエネルギーを表す線が低エネルギー側に凸となるように湾曲する。また、カソード側、すなわち、ｎ＋形層の近傍に正の固定電荷、例えば正孔を配置すると、ｎ−形層のポテンシャルエネルギーが全体的に引き上げられて、ポテンシャルエネルギーを表す線が高エネルギー側に凸となるように湾曲する。
【００４６】
これをバンド図で表すと、図１３（ａ）〜（ｃ）に示すようになる。すなわち、図１３（ａ）に示すような固定電荷を設けない状態を基準として、（ｂ）に示すように、ｐ＋形層の近傍に負の固定電荷を配置すると、電子にとってのポテンシャルエネルギーは増加するため、バンド図は上に凸に湾曲する。これにより、ｎ−形層におけるｐ＋形層付近の電界強度が高くなり、キャリアが移動しやすくなる。一方、（ｃ）に示すように、ｎ＋形層の近傍に正の固定電荷を配置すると、電子にとってのポテンシャルエネルギーは低下するため、バンド図は下に凸に湾曲する。これにより、ｎ−形層におけるｎ＋形層付近の電界強度が高くなり、キャリアが移動しやすくなる。
【００４７】
また、図１４（ａ）に示すように、ｐｉｎ形ダイオード内におけるポテンシャルエネルギーの分布は、アノード電圧を印加することによっても変化する。そして、本発明者等の検討によれば、図１４（ａ）及び（ｂ）に示すように、固定電荷によるポテンシャルエネルギー分布の変化もアノード電圧に依存する。このとき、アノード電圧によって、固定電荷によるポテンシャルエネルギー分布の変化の態様が異なる。
【００４８】
図１４（ａ）及び（ｂ）に示すポテンシャルエネルギー分布において、分布曲線が傾斜している部分は、空乏層が形成されている部分である。図１４（ａ）及び（ｂ）に示すシミュレーションは、ｎ＋形層とｉ形層との界面に正の固定電荷を配置した場合を想定している。アノード電圧が３Ｖのときは、固定電荷を配置しても空乏層の端部はほとんど移動しない。これに対して、アノード電圧が７Ｖのときは、固定電荷を配置すると空乏層が短くなり、空乏層のｎ＋形層側の端部の位置がｉ形層側に大きく移動する。
【００４９】
これにより、ｐｉｎ形ダイオードのＩ−Ｖ特性が以下のように変化する。図１５（ａ）及び（ｂ）は、他のシミュレーション結果である。このシミュレーションにおいては、図１５（ａ）に示すように、ピラー１６におけるシリコンダイオード膜２２の部分の形状が下端が上端よりも太い円錐台形であり、そのテーパー角度が１０度である場合を想定した。また、図１５（ａ）の右側に示すように、ｎ−形層２２ｉにおけるｐ＋形層２２ｐ側の部分に負の固定電荷を持つ固定電荷膜１８ａを設けた場合と、図１５（ａ）の左側に示すように、固定電荷膜１８ａを設けない場合とを想定して、Ｉ−Ｖ特性のシミュレーションを行った。この結果、図１５（ｂ）に示すように、固定電荷膜１８ａを設けた場合は、固定電荷膜１８ａを設けない場合と比較して、ブレークダウンが発生する電圧が低下し、特に電圧の絶対値が大きい領域において電流が増加した。
【００５０】
これにより、シリコンダイオード膜２２に所定のセット電流を流すためのセット電圧を低減することができる。例えば、１つのメモリセル当たりのセット電流を１×１０−６Ａ（アンペア）とすると、固定電荷膜１８ａを設けることにより、セット電圧の絶対値を約７．５Ｖ（ボルト）から６．９Ｖに低減することができた。一方、非選択ピラーに印加される電圧の絶対値を３Ｖとした場合、固定電荷膜１８ａを設けても、リーク電流はほとんど変化しない。このように、本実施形態によれば、固定電荷膜１８ａを設けることにより、リーク電流の増加を抑えつつ、セット電圧を低減することができる。なお、仮に、シリコンダイオード膜２２の側面上の全面に固定電荷膜１８ａを設けると、アノード電圧が３Ｖであるときの空乏層が短くなり、リーク電流が増加してしまう。
【００５１】
また、本実施形態によれば、固定電荷膜１８の材料、膜厚及び膜質を制御することにより、固定電荷膜１８に含まれる固定電荷の量を調整することができる。これにより、シリコンダイオード膜２２のＩ−Ｖ特性を調整し、セット電圧を制御することが可能となる。
【００５２】
更に、本実施形態によれば、図７に示す工程において、ピラー１６ａの上部を加工し、図８に示す工程において、ピラー１６ａの上部の側面上に負の固定電荷を含む固定電荷膜１８ａを形成し、図９に示す工程において、ピラー１６ａの下部も加工している。これにより、負の固定電荷を持つ固定電荷膜１８ａは、シリコンダイオード膜２２の上層部分であるｐ＋形層２２ｐの近傍のみに配置され、シリコンダイオード膜２２の下層部分であるｎ＋形層２２ｎの近傍には配置されない。同様に、ピラー１６ｂについては、正の固定電荷を持つ固定電荷膜１８ｂは、シリコンダイオード膜２２の上層部分であるｎ＋形層２２ｎの近傍のみに配置され、シリコンダイオード膜２２の下層部分であるｐ＋形層２２ｐの近傍には配置されない。このようにして、固定電荷をシリコンダイオード膜２２のアノード側又はカソード側に選択的に配置することができる。
【００５３】
次に、第２の実施形態について説明する。
図１６は、本実施形態に係る不揮発性記憶装置を例示する断面図である。
図１６に示すように、本実施形態に係る不揮発性記憶装置２においては、ピラー１６の上部と下部との間に段差が形成されていない。また、固定電荷膜１８はピラー１６の上部にのみ被着しているが、その厚さはピラー１６の上端に向かうほど厚くなっている。また、不揮発性記憶装置２においては、ピラー保護膜１９（図２参照）が設けられていない。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００５４】
次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
図１７〜図１９は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
先ず、前述の図１、図３〜図６に示す工程を実施する。これにより、ワード線配線層１４上に、下部電極膜２１、シリコンダイオード膜２２、中間電極膜２３、バリアメタル２４、抵抗変化膜２５、バリアメタル２６及び上部電極膜２７をこの順に堆積させる。ここまでの工程は、前述の第１の実施形態と同様である。
【００５５】
次に、図１７に示すように、マスクパターン（図示せず）をマスクとしてＲＩＥを施し、上部電極膜２７、バリアメタル２６、抵抗変化膜２５、バリアメタル２４、中間電極膜２３、シリコンダイオード膜２２及び下部電極膜２１を選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。これにより、ピラー１６ａが形成される。
【００５６】
次に、図１８に示すように、負の固定電荷を含有した固定電荷膜１８ａを堆積させる。この堆積は被覆率が低い方法、例えば、ＰＶＤ法又はＣＶＤ法によって行い、ピラー１６ａの上部、すなわち、シリコンダイオード膜２２のｎ−形層２２ｉの上部よりも上方の部分の側面に被着させる。一方、ピラー１６ａの下部、すなわち、ｎ−形層２２ｉの下部よりも下方の部分の側面には、固定電荷膜１８ａを被着させない。
次に、図１９に示すように、ピラー１６ａ及び固定電荷膜１８ａを層間絶縁膜１２によって埋め込み、層間絶縁膜１２の上面を平坦化する。
【００５７】
次に、図１６に示すように、複数本のビット線ＢＬを形成して、ビット線配線層１５を形成する。
次に、ピラー１６ａと同様な方法により、ピラー１６ｂを形成する。但し、前述の第１の実施形態と同様に、ピラー１６ｂのシリコンダイオード膜２２を形成する際には、ｐ＋形層２２ｐ、ｎ−形層２２ｉ、ｎ＋形層２２ｎの順に堆積させる。
【００５８】
次に、被覆率が低い方法により、正の固定電荷を含有した固定電荷膜１８ｂを堆積させる。これにより、ピラー１６ｂの上部の側面に、固定電荷膜１８ｂを被着させる。次に、層間絶縁膜１２によってピラー１６ｂを埋め込み、層間絶縁膜１２の上面を平坦化する。
以後、同様に、ワード線配線層１４、ピラー１６ａ及び固定電荷膜１８ａ、ビット線配線層１５、ピラー１６ｂ及び固定電荷膜１８ｂを繰り返し形成する。その後、活性化アニールを行ってシリコンダイオード膜２２を結晶化させる。これにより、本実施形態に係る不揮発性記憶装置２が製造される。
本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。また、本実施形態における作用効果は、前述の第１の実施形態と同様である。
【００５９】
次に、第３の実施形態について説明する。
図２０は、本実施形態に係る不揮発性記憶装置を例示する断面図である。
図２０に示すように、本実施形態に係る不揮発性記憶装置３においては、前述の第２の実施形態に係る不揮発性記憶装置２（図１６参照）の構成に加えて、ピラー保護膜１９が設けられている。このピラー保護膜１９は、図１８に示す工程の後、例えばＣＶＤ法又はＡＬＤ法によって、単層のシリコン窒化膜、又はシリコン窒化層とシリコン酸化層との積層膜を全面に堆積させることにより、形成することができる。ピラー保護膜１９を設けることにより、前述の第２の実施形態と同様に、抵抗変化膜２５のセット電圧を低減することができると共に、層間絶縁膜１２の形成後のアニールに起因するシリコンダイオード膜２２及び抵抗変化膜２５へのダメージを抑制することができる。その結果、安定したメモリセルの特性を得ることが可能となる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第２の実施形態と同様である。
【００６０】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【００６１】
例えば、前述の各実施形態においては、シリコンダイオード膜２２を成膜する際に、各不純物を含有したアモルファスシリコン層をシーケンシャルに堆積させる例を示したが、本発明はこれに限定されず、例えば、イオン注入によって不純物を導入してもよい。例えば、１層目のポリシリコン層を堆積させた後、リン（Ｐ）又はヒ素（Ａｓ）をイオン注入してｎ＋形層２２ｎを形成し、次に、２層目のポリシリコン層を堆積させてｎ−形層２２ｉを形成し、次に、３層目のポリシリコン層を堆積させた後、ボロン（Ｂ）をイオン注入してｐ＋形層２２ｐを形成してもよい。また、ｎ−形層２２ｉにゲルマニウム（Ｇｅ）をイオン注入してもよい。更に、３層目のｐ＋形層２２ｐ又はｎ＋形層２２ｎを形成した後、不純物を導入していないシリコン層を形成してもよい。更にまた、ｐ＋形層２２ｐとｎ＋形層２２ｎとの間には、ｎ−形層２２ｉの替わりに、真性半導体層（ｉ形層）又はｐ−形層を設けてもよい。
【００６２】
以上説明した実施形態によれば、駆動電圧が低く、消費電力が少ない不揮発性記憶装置を実現することができる。
【符号の説明】
【００６３】
１、２、３：不揮発性記憶装置、１１：シリコン基板、１２：層間絶縁膜、１３：メモリセル部、１４：ワード線配線層、１５：ビット線配線層、１６、１６ａ、１６ｂ：ピラー、１８ａ、１８ｂ：固定電荷膜、１９：ピラー保護膜、２１：下部電極膜、２２：シリコンダイオード膜、２２ｉ：ｎ−形層、２２ｎ：ｎ＋形層、２２ｐ：ｐ＋形層、２３：中間電極膜、２４：バリアメタル、２５：抵抗変化膜、２６：バリアメタル、２７：上部電極膜、３１：メタル層、ＢＬ：ビット線、ＷＬ：ワード線
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、この材料が低抵抗状態と高抵抗状態の２つの状態をもつ現象が発見され、その現象を利用した新たな記憶装置が注目を集めている。この記憶装置をＲｅＲＡＭ（Resistance Random Access Memory）という。このような記憶装置においては、ワードラインとビットラインとの間に電圧を印加することにより、抵抗変化膜に対して、抵抗変化膜を高抵抗状態から低抵抗状態に切り替えるためのセット電圧と、低抵抗状態から高抵抗状態に切り替えるためのリセット電圧を印加する必要がある。抵抗変化膜にセット電圧又はリセット電圧が印加され、一定量以上の電流が流れると、抵抗変化膜の抵抗状態が切り替わる。
【０００３】
一方、ＲｅＲＡＭの実デバイス構造に関しては、高集積化の観点から、ＷＬ（ワードライン）とＢＬ（ビットライン）の交点にメモリセルを配置する３次元クロスポイント構造が提案されている。しかし、３次元クロスポイント構造の記憶装置においては、あるメモリセルにデータを書き込むために電圧を印加すると、選択していない他のメモリセルにも逆方向の電圧が印加されてしまうため、各メモリセルには抵抗変化膜と共に電流選択素子を設ける必要がある。電流選択素子としては、例えば、アクセプタが導入されたｐ形のシリコン層、不純物が導入されていないｉ形のシリコン層、ドナーが導入されたｎ形のシリコン層が積層されたｐｉｎ形のシリコンダイオード膜が用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１９３４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、駆動電圧が低く、消費電力が少ない不揮発性記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性記憶装置は、第１の方向に延びる複数本のワード線を含むワード線配線層と、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、前記ピラーの側面上に設けられ、負の固定電荷を含有する電荷含有部材と、を備える。前記ピラーは、ｐ形層及びｎ形層が設けられたダイオード膜と、前記ダイオード膜に積層された抵抗変化膜と、を有する。そして、前記電荷含有部材は前記ｐ形層の側面上に配置されており、前記ｎ形層の側面上には配置されていない。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る不揮発性記憶装置を例示する斜視図である。
【図２】第１の実施形態に係る不揮発性記憶装置を例示する断面図である。
【図３】第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図４】第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図５】第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図６】第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図７】第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図８】第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図９】第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図１０】第１の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図１１】横軸に電圧をとり、縦軸に電流をとって、ＲｅＲＡＭに設けたダイオードのＩ−Ｖ特性を模式的に例示するグラフ図である。
【図１２】横軸に位置をとり、縦軸に電子のポテンシャルエネルギーをとって、ｐｉｎ形ダイオードのポテンシャル分布を例示するグラフ図である。
【図１３】（ａ）〜（ｃ）は、ｐｉｎ形ダイオードのバンド図であり、（ａ）は固定電荷を設けない場合を示し、（ｂ）はアノード側に負の固定電荷を設けた場合を示し、（ｃ）はカソード側に正の固定電荷を設けた場合を示す。
【図１４】（ａ）及び（ｂ）は、横軸に位置をとり、縦軸にポテンシャルエネルギーをとって、ｐｉｎ形ダイオードのポテンシャル分布のシミュレーション結果を示すグラフ図であり、（ａ）固定電荷を設けない場合を示し、（ｂ）はｎ＋形層とｉ形層との界面に正の固定電荷を設けた場合を示す。
【図１５】（ａ）はピラーを例示する断面図であり、（ｂ）は（ａ）に示すピラーを想定してＩ−Ｖ特性をシミュレートした結果を示すグラフ図である。
【図１６】第２の実施形態に係る不揮発性記憶装置を例示する断面図である。
【図１７】第２の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図１８】第２の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図１９】第２の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図２０】第３の実施形態に係る不揮発性記憶装置を例示する断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る不揮発性記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性記憶装置を例示する断面図である。
本実施形態に係る不揮発性記憶装置はＲｅＲＡＭである。
【０００９】
図１に示すように、本実施形態に係る不揮発性記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、不揮発性記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
【００１０】
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬを含むワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬを含むビット線配線層１５とが、層間絶縁膜１２（図２参照）を介して交互に積層されている。ワード線ＷＬ及びビット線ＢＬは、例えば、タングステン（Ｗ）により形成されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００１１】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成されている。１本のピラー１６により、１つのメモリセルが構成されている。すなわち、不揮発性記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。
【００１２】
以下、図２を参照して、ピラー１６の構成を説明する。
図２に示すように、ピラー１６には、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラー１６ａと、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラー１６ｂの２種類がある。ピラー１６のアスペクト比は、例えば４以上である。
【００１３】
ピラー１６ａにおいては、下方（ワード線側）から上方（ビット線側）に向かって、下部電極膜２１、シリコンダイオード膜２２、中間電極膜２３、バリアメタル２４、抵抗変化膜２５、バリアメタル２６及び上部電極膜２７がこの順に積層されている。下部電極膜２１はワード線ＷＬに接し、上部電極膜２７はビット線ＢＬに接している。
【００１４】
下部電極膜２１は例えば窒化チタン（ＴｉＮ）からなり、膜厚は例えば１〜１０ｎｍである。シリコンダイオード膜２２はポリシリコンからなり、下層側から順に、導電型がｎ＋形のｎ＋形層２２ｎ、導電型がｎ−形のｎ−形層２２ｉ、及び導電型がｐ＋形のｐ＋形層２２ｐが積層されている。ｎ−形層２２ｉは、実効的な不純物濃度がｎ＋形層２２ｎ及びｐ＋形層２２ｐの実効的な不純物濃度よりも低い低濃度層である。ｎ＋形層２２ｎ、ｎ−形層２２ｉ及びｐ＋形層２２ｐがこの順に積層されることにより、ｐｉｎ形ダイオードが形成される。これにより、ピラー１６ａのシリコンダイオード膜２２においては、ビット線ＢＬからワード線ＷＬに向かう方向が順方向となり、ワード線ＷＬからビット線ＢＬに向かう方向が逆方向となる。
【００１５】
なお、ｎ−形層２２ｉの替わりに、真性半導体からなるｉ形層が設けられていてもよい。本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、活性化した不純物のうち、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
【００１６】
中間電極膜２３は、例えばチタンシリサイド（ＴｉＳｉ２）によって形成されている。抵抗変化膜２５は、例えば金属酸化物によって形成されており、２水準以上の抵抗値をとることができ、且つ、所定の電気信号を入力することにより、抵抗値を切り替えることができる。バリアメタル２６は、例えばチタン窒化物（ＴｉＮ）によって形成されている。上部電極膜２７は、例えばタングステンによって形成されている。
【００１７】
ピラー１６ｂにおいては、下方（ビット線側）から上方（ワード線側）に向かって、下部電極膜２１、シリコンダイオード膜２２、中間電極膜２３、バリアメタル２４、抵抗変化膜２５、バリアメタル２６及び上部電極膜２７がこの順に積層されている。下部電極膜２１はビット線ＢＬに接し、上部電極膜２７はワード線ＷＬに接している。そして、シリコンダイオード膜２２においては、下層側から順に、ｐ＋形層２２ｐ、ｎ−形層２２ｉ及びｎ＋形層２２ｎが積層されている。これにより、ピラー１６ｂのシリコンダイオード膜２２においても、ビット線ＢＬからワード線ＷＬに向かう方向が順方向となり、ワード線ＷＬからビット線ＢＬに向かう方向が逆方向となる。このように、ピラー１６ｂの積層構造は、シリコンダイオード膜２２におけるｎ＋形層２２ｎ、ｎ−形層２２ｉ及びｐ＋形層２２ｐの積層順序が逆になっているが、それ以外の積層構造は、ピラー１６ａと同様である。
【００１８】
そして、ピラー１６ａにおけるｐ＋形層２２ｐよりも上方の部分、すなわち、ｐ＋形層２２ｐ、中間電極膜２３、バリアメタル２４、抵抗変化膜２５、バリアメタル２６及び上部電極膜２７からなる部分（以下、「ピラー１６ａの上部」という）と、ピラー１６ａにおけるそれ以外の部分、すなわち、下部電極膜２１、ｎ＋形層２２ｎ及びｎ−形層２２ｉからなる部分（以下、「ピラー１６ａの下部」という）との間には段差が形成されており、この段差を挟んで、ピラー１６ａの上部は下部よりも細くなっている。なお、この段差と、ｎ−形層２２ｉとｐ＋形層２２ｐとの界面との位置関係はそれほど厳密でなくてもよく、少なくとも段差がｎ＋形層２２ｎよりも上方に位置していればよい。例えば、ピラー１６ａの上部には、ｎ−形層２２ｉの上部が含まれていてもよい。また、図２等においては、上下方向においてピラー１６の太さが一定である例が示されているが、これには限定されず、例えば、ピラー１６の形状は、下部が上部よりも太い円錐台形であってもよい。
【００１９】
また、ピラー１６ａの上部の側面上には、負の固定電荷を含有する電荷含有部材として、絶縁性の固定電荷膜１８ａが設けられている。固定電荷膜１８ａは、例えば、アルミナ（Ａｌ２Ｏ３）又はハフニウム酸化物（ＨｆＯ２）等の負の固定電荷を持つ絶縁材料によって形成されている。固定電荷膜１８ａには、例えば１×１０１３ｃｍ−２以上のシート濃度で負の固定電荷、例えば、電子又はマイナスイオンが含有されている。固定電荷膜１８ａは、ピラー１６ａの上部の側面を覆っており、下部の側面は覆っていない。すなわち、固定電荷膜１８ａは、ピラー１６ａにおけるシリコン基板１１から遠い側の部分の側面を覆っており、ｐ＋形層２２ｐの側面上に配置され、ｎ＋形層２２ｎの側面上には配置されていない。固定電荷膜１８ａはピラー１６ａの上部の周囲を覆っており、その膜厚は略均一であり、ピラー１６ａの上部と下部との間の段差の高さにほぼ等しい。
【００２０】
一方、ピラー１６ｂにおけるｎ＋形層２２ｎよりも上方の部分、すなわち、ｎ＋形層２２ｎ、中間電極膜２３、バリアメタル２４、抵抗変化膜２５、バリアメタル２６及び上部電極膜２７からなる部分（以下、「ピラー１６ｂの上部」という）と、ピラー１６ｂにおけるそれ以外の部分、すなわち、下部電極膜２１、ｐ＋形層２２ｐ及びｎ−形層２２ｉからなる部分（以下、「ピラー１６ｂの下部」という）との間にも段差が形成されており、この段差を挟んで、ピラー１６ｂの上部は下部よりも細くなっている。なお、この段差と、ｎ−形層２２ｉとｎ＋形層２２ｎとの界面との位置関係はそれほど厳密でなくてもよく、少なくとも段差がｐ＋形層２２ｐよりも上方に位置していればよい。例えば、ピラー１６ｂの上部には、ｎ−形層２２ｉの上部が含まれていてもよい。
【００２１】
また、ピラー１６ｂの上部の側面上には、正の固定電荷を含有する電荷含有部材として、固定電荷膜１８ｂが設けられている。固定電荷膜１８ｂは、例えば、シリコン窒化物（Ｓｉ３Ｎ４）等の正の固定電荷を持つ絶縁材料によって形成されている。固定電荷膜１８ｂには、例えば１×１０１３ｃｍ−２以上のシート濃度で正の固定電荷、例えば、プラスイオンが含有されている。固定電荷膜１８ｂは、ピラー１６ｂの上部の側面を覆っており、下部の側面は覆っていない。すなわち、固定電荷膜１８ｂは、ピラー１６ｂにおけるシリコン基板１１から遠い側の部分の側面を覆っており、より詳細には、ｎ＋形層２２ｎの側面上に配置され、ｐ＋形層２２ｐの側面上には配置されていない。固定電荷膜１８ｂはピラー１６ｂの上部の周囲を覆っており、その膜厚は略均一であり、ピラー１６ｂの上部と下部との間の段差の高さにほぼ等しい。
【００２２】
ピラー１６ａ及び１６ｂの側面上の全面、並びに、ワード線ＷＬの上面を含む仮想的な平面上の全面及びビット線ＢＬの上面を含む仮想的な平面上の全面には、絶縁性のピラー保護膜１９が設けられている。ピラー保護膜１９は、例えば、単層のシリコン窒化膜、又はシリコン窒化層とシリコン酸化層との積層膜である。また、ワード線ＷＬ、ビット線ＢＬ、ピラー１６ａ及び１６ｂ、固定電荷膜１８ａ及び１８ｂ、ピラー保護膜１９は、層間絶縁膜１２によって埋め込まれている。
【００２３】
次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
図３〜図１０は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
先ず、図１に示すように、シリコン基板１１の上面に、メモリセル部１３を駆動するための駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２内に、駆動回路まで到達するコンタクト（図示せず）を形成する。
【００２４】
次に、図３に示すように、例えばダマシン法によって層間絶縁膜１２の上層部分内にタングステンを埋め込み、複数本のワード線ＷＬをワード線方向に延びるように相互に平行に形成する。これらのワード線ＷＬにより、ワード線配線層１４が形成される。次に、ワード線配線層１４上に、窒化チタン（ＴｉＮ）を例えば５〜１０ｎｍの厚さに堆積させて、下部電極膜２１を形成する。下部電極膜２１は、ワード線ＷＬを形成するタングステンとシリコンダイオード膜２２を形成するシリコンとの反応を抑制するバリア膜である。なお、下部電極膜２１は、例えば、窒化タンタル（ＴａＮ）又は窒化タングステン（ＷＮ）によって形成してもよい。
【００２５】
次に、下部電極膜２１上にアモルファスシリコンを堆積させる。このとき、アモルファスシリコンを堆積させながら各不純物を導入して、ｎ＋形層２２ｎ、ｎ−形層２２ｉ及びｐ＋形層２２ｐを連続的に形成する。すなわち、アモルファスシリコンを堆積させながらシリコンに対してドナーとなる不純物、例えば、リン（Ｐ）を導入することによりｎ＋形層２２ｎを形成し、不純物を導入せずにアモルファスシリコンを堆積させることによりｎ−形層２２ｉを形成し、アモルファスシリコンを堆積させながらシリコンに対してアクセプタとなる不純物、例えば、ボロン（Ｂ）を導入することによりｐ＋形層を形成する。これにより、ｐｉｎ形のシリコンダイオード膜２２が形成される。一例では、ｎ＋形層２２ｎの膜厚は２〜１５ｎｍとし、リン濃度は１×１０２０〜１×１０２１ｃｍ−３とし、ｎ−形層２２ｉの膜厚は５０〜１２０ｎｍとし、ｐ＋形層２２ｐの膜厚は２〜１５ｎｍとし、ボロン濃度は１×１０２０〜２×１０２１ｃｍ−３とする。
【００２６】
次に、図４に示すように、シリコンダイオード膜２２上にメタル層３１を形成する。メタル層３１は、シリコンダイオード２２との間でシリサイドを形成し、オーミックコンタクトを実現するために形成する。メタル層３１の材料は、酸化物形成時のギブス（Ｇｉｂｂｓ）の自由エネルギーの低下量の絶対値又は酸化物形成時の生成熱がシリコンよりも大きい金属であることが好ましい。これにより、シリコンダイオード２２の上面に形成された自然酸化膜を還元することができる。また、メタル層３１の材料は、形成されたシリサイド膜がその後の熱処理によって凝集しない程度に融点が高い金属とすることが好ましい。メタル層３１の材料は、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）若しくはクロム（Ｃｒ）又はこれらの金属とタングステン（Ｗ）との合金とすることが好ましく、例えば、チタン（Ｔｉ）とすることが好ましい。メタル層３１の厚さは、例えば０．５〜５ｎｍとする。
【００２７】
次に、メタル層３１上にバリアメタル２４を形成する。バリアメタル２４は、拡散防止性及びその後に形成される可変抵抗膜２５（図２参照）のスイッチング性能の観点から、チタン窒化物（ＴｉＮ）により形成することが好ましい。バリアメタル２４の厚さは、例えば、１０ｎｍとする。
【００２８】
次に、図５に示すように、熱処理（シリサイドアニール）を施す。例えば、この熱処理の温度は５００〜７００℃とする。これにより、シリコンダイオード２２中のシリコンがメタル層３１（図４参照）中に拡散し、メタル層３１を形成するチタンと反応して、チタンシリサイド（ＴｉＳｉ２）からなる中間電極膜２３が形成される。このとき、チタン窒化物（ＴｉＮ）からなるバリアメタル２４は、ほぼそのまま残留する。
【００２９】
次に、図６に示すように、バリアメタル２４上に、例えば金属酸化物からなる抵抗変化膜２５を形成する。次に、例えばチタン窒化物（ＴｉＮ）からなるバリアメタル２６を形成する。次に、例えばタングステンからなる上部電極膜２７を形成する。上部電極膜２７の膜厚は、例えば５０〜１５０ｎｍとする。
【００３０】
次に、図７に示すように、ＴＥＯＳ（tetra ethyl ortho silicate）を原料とするシリコン酸化膜及びシリコン窒化膜を成膜してパターン形成用のマスク材を形成し、このマスク材をリソグラフィ法によりパターニングして、マスクパターン（図示せず）を形成する。次に、このマスクパターンをマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）を施し、上部電極膜２７、バリアメタル２６、抵抗変化膜２５、バリアメタル２４、中間電極膜２３、シリコンダイオード膜２２のｐ＋形層２２ｐを選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。このとき、シリコンダイオード膜２２のｎ−形層２２ｉ及びｎ＋形層２２ｎ、並びに下部電極膜２１は分断しない。これにより、ピラー１６ａ（図２参照）の上部が形成される。
【００３１】
次に、図８に示すように、全面に、負の固定電荷を含有した固定電荷膜１８ａを形成する。固定電荷膜１８ａは、例えば、アルミナ（Ａｌ２Ｏ３）又はハフニウム酸化物（ＨｆＯ２）等の負の固定電荷を持つ絶縁材料によって形成する。固定電荷膜１８ａの形成方法は特に限定されず、例えば、ＣＶＤ（chemical vapor deposition：化学気相成長）法、ＰＶＤ（physical vapor deposition：物理気相成長）法、ＡＬＤ（atomic layer deposition：原子層堆積）法又はＰｅＡＬＤ（plasma enhanced atomic layer deposition：プラズマ原子層堆積法）法とすることができる。このとき、固定電荷膜１８ａの材料、膜厚及び膜質を制御することにより、固定電荷膜１８ａに含まれる固定電荷の量を調整することができる。
【００３２】
次に、図９に示すように、ＲＩＥを行い、ｎ−形層２２ｉ上に堆積された固定電荷膜１８ａ、ｎ−形層２２ｉ、ｎ＋形層２２ｎ及び下部電極膜２１を選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。これにより、各ワード線ＷＬ上に複数本のピラー１６ａが形成される。このとき、ピラー１６ａの上部の側面上には、固定電荷膜１８ａが残留する。また、ピラー１６ａの上部と下部との境界には、固定電荷膜１８ａの膜厚に相当する段差が形成される。
【００３３】
次に、図１０に示すように、例えばＣＶＤ法又はＡＬＤ法により、単層のシリコン窒化膜、又はシリコン窒化層とシリコン酸化層との積層膜を堆積させて、ピラー１６ａの上面上及び側面上、並びに、層間絶縁膜１２の露出面上に、ピラー保護膜１９を形成する。次に、層間絶縁膜１２を堆積させて、ピラー保護膜１９及び固定電荷膜１８ａと共に、ピラー１６ａを埋め込む。なお、ピラー保護膜１９は、層間絶縁膜１２からピラー１６を保護するために形成するものである。すなわち、層間絶縁膜１２が吸湿性を持つ場合には、ピラー１６を形成した後の熱処理において層間絶縁膜１２が酸化剤として作用し、シリコンダイオード膜２２及び抵抗変化膜２５にダメージを与え、メモリセルの特性を劣化させる可能性があるが、ピラー保護膜１９を設けることにより、このような可能性を排除することができる。但し、この可能性が小さい場合には、ピラー保護膜１９は省略可能である。
【００３４】
次に、図２に示すように、層間絶縁膜１２の上面に対して、上部電極膜２７をストッパとするＣＭＰ（chemical mechanical polishing：化学的機械研磨）処理を施す。これにより、ピラー１６ａ上から層間絶縁膜１２及びピラー保護膜１９が除去されて、層間絶縁膜１２の上面が平坦化される。また、層間絶縁膜１２の上面において、上部電極膜２７が露出する。
【００３５】
次に、層間絶縁膜１２上に更に層間絶縁膜１２を形成し、ダマシン法によりビット線ＢＬを形成する。ビット線ＢＬは、例えば、タングステンにより形成する。これらの複数本のビット線ＢＬにより、ビット線配線層１５が形成される。各ビット線ＢＬは、ビット線方向に配列された複数本のピラー１６ａの上面に接続される。これにより、各ピラー１６ａは、ワード線ＷＬとビット線ＢＬとの間に形成され、且つ、ワード線ＷＬ及びビット線ＢＬに接続される。
【００３６】
次に、ビット線ＢＬ上にピラー１６ｂを形成する。ピラー１６ｂの形成方法はピラー１６ａの形成方法と同様であるが、シリコンダイオード２２におけるｎ＋形層２２ｎ、ｎ−形層２２ｉ、ｐ＋形層２２ｐの積層順序を逆にする点、及び、ピラー１６ｂの上部の側面上に正の固定電荷を含有する固定電荷膜１８ｂを形成する点が異なっている。
【００３７】
すなわち、シリコンダイオード膜２２を形成する際には、ｐ＋形層２２ｐ、ｎ−形層２２ｉ、ｎ＋形層２２ｎの順に堆積させる。また、ピラー１６ｂの上部を加工する際には、ＲＩＥによって、上部電極膜２７、バリアメタル２６、抵抗変化膜２５、バリアメタル２４、中間電極膜２３、シリコンダイオード膜２２のｎ＋形層２２ｎを選択的に除去し、シリコンダイオード膜２２のｎ−形層２２ｉ及びｐ＋形層２２ｐ、並びに下部電極膜２１は分断しない。
【００３８】
そして、ピラー１６ｂの上部を加工した後、正の固定電荷を含有した固定電荷膜１８ｂを堆積させる。固定電荷膜１８ｂは、例えば、シリコン窒化物（Ｓｉ３Ｏ４）等の正の固定電荷を持つ絶縁材料によって形成する。固定電荷膜１８ｂの形成方法は特に限定されず、例えば、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法又はＰｅＡＬＤ法とすることができる。また、固定電荷膜１８ｂの材料、膜厚及び膜質を制御することにより、固定電荷膜１８ｂに含まれる固定電荷の量を調整することができる。このようにして、ピラー１６ｂが形成され、ピラー１６ｂの上部の側面上には、正の固定電荷が含有された固定電荷膜１８ｂが形成される。次に、ピラー１６ｂ間に層間絶縁膜１２を埋め込み、上面を平坦化して、ピラー１６ｂの上面を露出させる。
【００３９】
以後、同様な方法により、ワード線配線層１４、ピラー１６ａ及び固定電荷膜１８ａ、ビット線配線層１５、ピラー１６ｂ及び固定電荷膜１８ｂを繰り返し形成する。その後、シリコンダイオード膜２２を結晶化させるために、温度が例えば７００〜９００℃程度、時間が例えば３〜８０秒間程度の活性化アニールを行う。これにより、本実施形態に係る不揮発性記憶装置１が製造される。
【００４０】
次に、本実施形態の作用効果について説明する。
図１１は、横軸に電圧をとり、縦軸に電流をとって、ＲｅＲＡＭに設けたダイオードのＩ−Ｖ特性を模式的に例示するグラフ図であり、
図１２は、横軸に位置をとり、縦軸に電子のポテンシャルエネルギーをとって、ｐｉｎ形ダイオードのポテンシャル分布を例示するグラフ図であり、
図１３（ａ）〜（ｃ）は、ｐｉｎ形ダイオードのバンド図であり、（ａ）は固定電荷を設けない場合を示し、（ｂ）はアノード側に負の固定電荷を設けた場合を示し、（ｃ）はカソード側に正の固定電荷を設けた場合を示し、
図１４（ａ）及び（ｂ）は、横軸に位置をとり、縦軸にポテンシャルエネルギーをとって、ｐｉｎ形ダイオードのポテンシャル分布のシミュレーション結果を示すグラフ図であり、（ａ）固定電荷を設けない場合を示し、（ｂ）はｎ＋形層とｉ形層との界面に正の固定電荷を設けた場合を示し、
図１５（ａ）はピラーを例示する断面図であり、（ｂ）は（ａ）に示すピラーを想定してＩ−Ｖ特性をシミュレートした結果を示すグラフ図である。
【００４１】
本実施形態に係る不揮発性記憶装置１においては、各ピラー１６に設けられたシリコンダイオード膜２２を、選択したピラー１６のみに電流を流す選択素子として使用する。このとき、不揮発性記憶装置１に要求される耐圧を低減するために、セット電圧とリセット電圧とを相互に逆極性として、シリコンダイオード膜２２をバイポーラ駆動する。この場合、セット動作においては、シリコンダイオード膜２２の逆方向領域を使用する。
【００４２】
すなわち、図１１に示すように、セット動作を実行しようとする抵抗変化膜２５が属するピラー１６を選択し、このピラー１６に逆方向のセット電圧を印加する。これにより、このピラー１６に所定のセット電流が流れ、抵抗変化膜２５の抵抗状態が、高抵抗状態から低抵抗状態に切り替わる。一方、セット動作を行いたくない抵抗変化膜２５が属するピラー１６は非選択とするが、この非選択のピラー１６にも逆方向のオフセット電圧が不可避的に印加される。オフセット電圧の絶対値はセット電圧の絶対値よりも小さいが、ダイオードの特性によって、ピラー１６にはある程度の電流が流れてしまう。この電流はリーク電流となる。
【００４３】
セット動作を実行するためには、抵抗変化膜２５に所定のセット電流を流す必要がある。セット電流の大きさは抵抗変化膜２５の特性によって決定される。また、抵抗変化膜２５にセット電流を流すためには、この抵抗変化膜２５が属するピラー１６に所定のセット電圧を印加する必要がある。セット電圧の大きさは、主としてシリコンダイオード膜２２の逆方向特性によって決定される。そして、主として駆動回路の制約により、セット電圧はできるだけ低い方が好ましい。一方、不揮発性記憶装置１全体の消費電力を低減するために、リーク電流もできるだけ少ない方が好ましい。従って、シリコンダイオード膜２２には、所定のセット電流を流すためのセット電圧が可及的に低く、且つ、リーク電流が小さい特性が要求される。
【００４４】
なお、シリコンダイオード膜２２を薄くすれば、空乏層が薄くなり、図１１に破線で示すように、任意の電圧を印加したときに流れる電流が増加する。このため、セット電圧を低減することができるが、同時にリーク電流が増加してしまう。例えば、シリコンダイオード膜２２の厚さを８５ｎｍから６０ｎｍ程度まで薄くすれば、セット電圧は１．５Ｖ程度低下するが、リーク電流は１０倍程度に増加してしまう。リーク電流が増加すると、消費電力の制約から、不揮発性記憶装置に形成可能なピラー１６の数が減少し、メモリセルの集積度が低下してしまう。このため、単純にシリコンダイオード膜２２を薄くすることは困難である。そこで、本実施形態においては、シリコンダイオード膜２２の近傍に固定電荷を含む固定電荷膜１８ａ又は１８ｂ（以下、総称して「固定電荷膜１８」ともいう）を設けることにより、セット電圧とリーク電流とのバランスを向上させている。
【００４５】
図１２に示すように、固定電荷を設けない場合には、ｐｉｎ形ダイオードにおけるポテンシャルエネルギーは、キャリア濃度が高いｐ＋形層及びｎ＋形層においてはほぼ一定となり、キャリア濃度が低いｎ−形層（又はｉ形層）においては、ｐ＋形層とｎ＋形層との間で直線的に変化する。これに対して、アノード側、すなわち、ｐ＋形層の近傍に負の固定電荷、例えば電子を配置すると、ｎ−形層のポテンシャルエネルギーが全体的に引き下げられて、ポテンシャルエネルギーを表す線が低エネルギー側に凸となるように湾曲する。また、カソード側、すなわち、ｎ＋形層の近傍に正の固定電荷、例えば正孔を配置すると、ｎ−形層のポテンシャルエネルギーが全体的に引き上げられて、ポテンシャルエネルギーを表す線が高エネルギー側に凸となるように湾曲する。
【００４６】
これをバンド図で表すと、図１３（ａ）〜（ｃ）に示すようになる。すなわち、図１３（ａ）に示すような固定電荷を設けない状態を基準として、（ｂ）に示すように、ｐ＋形層の近傍に負の固定電荷を配置すると、電子にとってのポテンシャルエネルギーは増加するため、バンド図は上に凸に湾曲する。これにより、ｎ−形層におけるｐ＋形層付近の電界強度が高くなり、キャリアが移動しやすくなる。一方、（ｃ）に示すように、ｎ＋形層の近傍に正の固定電荷を配置すると、電子にとってのポテンシャルエネルギーは低下するため、バンド図は下に凸に湾曲する。これにより、ｎ−形層におけるｎ＋形層付近の電界強度が高くなり、キャリアが移動しやすくなる。
【００４７】
また、図１４（ａ）に示すように、ｐｉｎ形ダイオード内におけるポテンシャルエネルギーの分布は、アノード電圧を印加することによっても変化する。そして、本発明者等の検討によれば、図１４（ａ）及び（ｂ）に示すように、固定電荷によるポテンシャルエネルギー分布の変化もアノード電圧に依存する。このとき、アノード電圧によって、固定電荷によるポテンシャルエネルギー分布の変化の態様が異なる。
【００４８】
図１４（ａ）及び（ｂ）に示すポテンシャルエネルギー分布において、分布曲線が傾斜している部分は、空乏層が形成されている部分である。図１４（ａ）及び（ｂ）に示すシミュレーションは、ｎ＋形層とｉ形層との界面に正の固定電荷を配置した場合を想定している。アノード電圧が３Ｖのときは、固定電荷を配置しても空乏層の端部はほとんど移動しない。これに対して、アノード電圧が７Ｖのときは、固定電荷を配置すると空乏層が短くなり、空乏層のｎ＋形層側の端部の位置がｉ形層側に大きく移動する。
【００４９】
これにより、ｐｉｎ形ダイオードのＩ−Ｖ特性が以下のように変化する。図１５（ａ）及び（ｂ）は、他のシミュレーション結果である。このシミュレーションにおいては、図１５（ａ）に示すように、ピラー１６におけるシリコンダイオード膜２２の部分の形状が下端が上端よりも太い円錐台形であり、そのテーパー角度が１０度である場合を想定した。また、図１５（ａ）の右側に示すように、ｎ−形層２２ｉにおけるｐ＋形層２２ｐ側の部分に負の固定電荷を持つ固定電荷膜１８ａを設けた場合と、図１５（ａ）の左側に示すように、固定電荷膜１８ａを設けない場合とを想定して、Ｉ−Ｖ特性のシミュレーションを行った。この結果、図１５（ｂ）に示すように、固定電荷膜１８ａを設けた場合は、固定電荷膜１８ａを設けない場合と比較して、ブレークダウンが発生する電圧が低下し、特に電圧の絶対値が大きい領域において電流が増加した。
【００５０】
これにより、シリコンダイオード膜２２に所定のセット電流を流すためのセット電圧を低減することができる。例えば、１つのメモリセル当たりのセット電流を１×１０−６Ａ（アンペア）とすると、固定電荷膜１８ａを設けることにより、セット電圧の絶対値を約７．５Ｖ（ボルト）から６．９Ｖに低減することができた。一方、非選択ピラーに印加される電圧の絶対値を３Ｖとした場合、固定電荷膜１８ａを設けても、リーク電流はほとんど変化しない。このように、本実施形態によれば、固定電荷膜１８ａを設けることにより、リーク電流の増加を抑えつつ、セット電圧を低減することができる。なお、仮に、シリコンダイオード膜２２の側面上の全面に固定電荷膜１８ａを設けると、アノード電圧が３Ｖであるときの空乏層が短くなり、リーク電流が増加してしまう。
【００５１】
また、本実施形態によれば、固定電荷膜１８の材料、膜厚及び膜質を制御することにより、固定電荷膜１８に含まれる固定電荷の量を調整することができる。これにより、シリコンダイオード膜２２のＩ−Ｖ特性を調整し、セット電圧を制御することが可能となる。
【００５２】
更に、本実施形態によれば、図７に示す工程において、ピラー１６ａの上部を加工し、図８に示す工程において、ピラー１６ａの上部の側面上に負の固定電荷を含む固定電荷膜１８ａを形成し、図９に示す工程において、ピラー１６ａの下部も加工している。これにより、負の固定電荷を持つ固定電荷膜１８ａは、シリコンダイオード膜２２の上層部分であるｐ＋形層２２ｐの近傍のみに配置され、シリコンダイオード膜２２の下層部分であるｎ＋形層２２ｎの近傍には配置されない。同様に、ピラー１６ｂについては、正の固定電荷を持つ固定電荷膜１８ｂは、シリコンダイオード膜２２の上層部分であるｎ＋形層２２ｎの近傍のみに配置され、シリコンダイオード膜２２の下層部分であるｐ＋形層２２ｐの近傍には配置されない。このようにして、固定電荷をシリコンダイオード膜２２のアノード側又はカソード側に選択的に配置することができる。
【００５３】
次に、第２の実施形態について説明する。
図１６は、本実施形態に係る不揮発性記憶装置を例示する断面図である。
図１６に示すように、本実施形態に係る不揮発性記憶装置２においては、ピラー１６の上部と下部との間に段差が形成されていない。また、固定電荷膜１８はピラー１６の上部にのみ被着しているが、その厚さはピラー１６の上端に向かうほど厚くなっている。また、不揮発性記憶装置２においては、ピラー保護膜１９（図２参照）が設けられていない。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００５４】
次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
図１７〜図１９は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
先ず、前述の図１、図３〜図６に示す工程を実施する。これにより、ワード線配線層１４上に、下部電極膜２１、シリコンダイオード膜２２、中間電極膜２３、バリアメタル２４、抵抗変化膜２５、バリアメタル２６及び上部電極膜２７をこの順に堆積させる。ここまでの工程は、前述の第１の実施形態と同様である。
【００５５】
次に、図１７に示すように、マスクパターン（図示せず）をマスクとしてＲＩＥを施し、上部電極膜２７、バリアメタル２６、抵抗変化膜２５、バリアメタル２４、中間電極膜２３、シリコンダイオード膜２２及び下部電極膜２１を選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。これにより、ピラー１６ａが形成される。
【００５６】
次に、図１８に示すように、負の固定電荷を含有した固定電荷膜１８ａを堆積させる。この堆積は被覆率が低い方法、例えば、ＰＶＤ法又はＣＶＤ法によって行い、ピラー１６ａの上部、すなわち、シリコンダイオード膜２２のｎ−形層２２ｉの上部よりも上方の部分の側面に被着させる。一方、ピラー１６ａの下部、すなわち、ｎ−形層２２ｉの下部よりも下方の部分の側面には、固定電荷膜１８ａを被着させない。
次に、図１９に示すように、ピラー１６ａ及び固定電荷膜１８ａを層間絶縁膜１２によって埋め込み、層間絶縁膜１２の上面を平坦化する。
【００５７】
次に、図１６に示すように、複数本のビット線ＢＬを形成して、ビット線配線層１５を形成する。
次に、ピラー１６ａと同様な方法により、ピラー１６ｂを形成する。但し、前述の第１の実施形態と同様に、ピラー１６ｂのシリコンダイオード膜２２を形成する際には、ｐ＋形層２２ｐ、ｎ−形層２２ｉ、ｎ＋形層２２ｎの順に堆積させる。
【００５８】
次に、被覆率が低い方法により、正の固定電荷を含有した固定電荷膜１８ｂを堆積させる。これにより、ピラー１６ｂの上部の側面に、固定電荷膜１８ｂを被着させる。次に、層間絶縁膜１２によってピラー１６ｂを埋め込み、層間絶縁膜１２の上面を平坦化する。
以後、同様に、ワード線配線層１４、ピラー１６ａ及び固定電荷膜１８ａ、ビット線配線層１５、ピラー１６ｂ及び固定電荷膜１８ｂを繰り返し形成する。その後、活性化アニールを行ってシリコンダイオード膜２２を結晶化させる。これにより、本実施形態に係る不揮発性記憶装置２が製造される。
本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。また、本実施形態における作用効果は、前述の第１の実施形態と同様である。
【００５９】
次に、第３の実施形態について説明する。
図２０は、本実施形態に係る不揮発性記憶装置を例示する断面図である。
図２０に示すように、本実施形態に係る不揮発性記憶装置３においては、前述の第２の実施形態に係る不揮発性記憶装置２（図１６参照）の構成に加えて、ピラー保護膜１９が設けられている。このピラー保護膜１９は、図１８に示す工程の後、例えばＣＶＤ法又はＡＬＤ法によって、単層のシリコン窒化膜、又はシリコン窒化層とシリコン酸化層との積層膜を全面に堆積させることにより、形成することができる。ピラー保護膜１９を設けることにより、前述の第２の実施形態と同様に、抵抗変化膜２５のセット電圧を低減することができると共に、層間絶縁膜１２の形成後のアニールに起因するシリコンダイオード膜２２及び抵抗変化膜２５へのダメージを抑制することができる。その結果、安定したメモリセルの特性を得ることが可能となる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第２の実施形態と同様である。
【００６０】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【００６１】
例えば、前述の各実施形態においては、シリコンダイオード膜２２を成膜する際に、各不純物を含有したアモルファスシリコン層をシーケンシャルに堆積させる例を示したが、本発明はこれに限定されず、例えば、イオン注入によって不純物を導入してもよい。例えば、１層目のポリシリコン層を堆積させた後、リン（Ｐ）又はヒ素（Ａｓ）をイオン注入してｎ＋形層２２ｎを形成し、次に、２層目のポリシリコン層を堆積させてｎ−形層２２ｉを形成し、次に、３層目のポリシリコン層を堆積させた後、ボロン（Ｂ）をイオン注入してｐ＋形層２２ｐを形成してもよい。また、ｎ−形層２２ｉにゲルマニウム（Ｇｅ）をイオン注入してもよい。更に、３層目のｐ＋形層２２ｐ又はｎ＋形層２２ｎを形成した後、不純物を導入していないシリコン層を形成してもよい。更にまた、ｐ＋形層２２ｐとｎ＋形層２２ｎとの間には、ｎ−形層２２ｉの替わりに、真性半導体層（ｉ形層）又はｐ−形層を設けてもよい。
【００６２】
以上説明した実施形態によれば、駆動電圧が低く、消費電力が少ない不揮発性記憶装置を実現することができる。
【符号の説明】
【００６３】
１、２、３：不揮発性記憶装置、１１：シリコン基板、１２：層間絶縁膜、１３：メモリセル部、１４：ワード線配線層、１５：ビット線配線層、１６、１６ａ、１６ｂ：ピラー、１８ａ、１８ｂ：固定電荷膜、１９：ピラー保護膜、２１：下部電極膜、２２：シリコンダイオード膜、２２ｉ：ｎ−形層、２２ｎ：ｎ＋形層、２２ｐ：ｐ＋形層、２３：中間電極膜、２４：バリアメタル、２５：抵抗変化膜、２６：バリアメタル、２７：上部電極膜、３１：メタル層、ＢＬ：ビット線、ＷＬ：ワード線
【特許請求の範囲】
【請求項１】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
各前記ワード線と各前記ビット線との間に配置されたピラーと、
前記ピラーの側面上に設けられ、負の固定電荷を含有する電荷含有部材と、
を備え、
前記ピラーは、
ｐ形層及びｎ形層が設けられたダイオード膜と、
前記ダイオード膜に積層された抵抗変化膜と、
を有し、
前記電荷含有部材は前記ｐ形層の側面上に配置されており、前記ｎ形層の側面上には配置されていないことを特徴とする不揮発性記憶装置。
【請求項２】
前記電荷含有部材は、アルミナ又はハフニウム酸化物によって形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
各前記ワード線と各前記ビット線との間に配置されたピラーと、
前記ピラーの側面上に設けられ、正の固定電荷を含有する電荷含有部材と、
を備え、
前記ピラーは、
ｐ形層及びｎ形層が設けられたダイオード膜と、
前記ダイオード膜に積層された抵抗変化膜と、
を有し、
前記電荷含有部材は前記ｎ形層の側面上に配置されており、前記ｐ形層の側面上には配置されていないことを特徴とする不揮発性記憶装置。
【請求項４】
前記電荷含有部材は、シリコン窒化物によって形成されていることを特徴とする請求項３記載の不揮発性記憶装置。
【請求項５】
その上に前記ワード線配線層、前記ビット線配線層及び前記ピラーが設けられた基板をさらに備え、
前記電荷含有部材は、前記ピラーにおける前記基板から遠い側の部分の側面を覆っていることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性記憶装置。
【請求項６】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
各前記ワード線と各前記ビット線との間に配置されたピラーと、
前記ピラーの側面上に設けられ、負の固定電荷を含有する負の電荷含有部材と、
前記ピラーの側面上に設けられ、正の固定電荷を含有する正の電荷含有部材と、
を備え、
前記ピラーは、
ｐ形層及びｎ形層が設けられたダイオード膜と、
前記ダイオード膜に積層された抵抗変化膜と、
を有し、
前記負の電荷含有部材は前記ｐ形層の側面上に配置されており、前記ｎ形層の側面上には配置されておらず、
前記正の電荷含有部材は前記ｎ形層の側面上に配置されており、前記ｐ形層の側面上には配置されていないことを特徴とする不揮発性記憶装置。
【請求項７】
前記電荷含有部材は、前記ピラーの周囲を覆う膜であることを特徴とする請求項１〜６のいずれか１つに記載の不揮発性記憶装置。
【請求項８】
前記ワード線配線層及び前記ビット線配線層は交互に積層されていることを特徴とする請求項１〜７のいずれか１つに記載の不揮発性記憶装置。
【請求項９】
前記ダイオード膜はシリコンによって形成されていることを特徴とする請求項１〜８のいずれか１つに記載の不揮発性記憶装置。
【請求項１】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
各前記ワード線と各前記ビット線との間に配置されたピラーと、
前記ピラーの側面上に設けられ、負の固定電荷を含有する電荷含有部材と、
を備え、
前記ピラーは、
ｐ形層及びｎ形層が設けられたダイオード膜と、
前記ダイオード膜に積層された抵抗変化膜と、
を有し、
前記電荷含有部材は前記ｐ形層の側面上に配置されており、前記ｎ形層の側面上には配置されていないことを特徴とする不揮発性記憶装置。
【請求項２】
前記電荷含有部材は、アルミナ又はハフニウム酸化物によって形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
各前記ワード線と各前記ビット線との間に配置されたピラーと、
前記ピラーの側面上に設けられ、正の固定電荷を含有する電荷含有部材と、
を備え、
前記ピラーは、
ｐ形層及びｎ形層が設けられたダイオード膜と、
前記ダイオード膜に積層された抵抗変化膜と、
を有し、
前記電荷含有部材は前記ｎ形層の側面上に配置されており、前記ｐ形層の側面上には配置されていないことを特徴とする不揮発性記憶装置。
【請求項４】
前記電荷含有部材は、シリコン窒化物によって形成されていることを特徴とする請求項３記載の不揮発性記憶装置。
【請求項５】
その上に前記ワード線配線層、前記ビット線配線層及び前記ピラーが設けられた基板をさらに備え、
前記電荷含有部材は、前記ピラーにおける前記基板から遠い側の部分の側面を覆っていることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性記憶装置。
【請求項６】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
各前記ワード線と各前記ビット線との間に配置されたピラーと、
前記ピラーの側面上に設けられ、負の固定電荷を含有する負の電荷含有部材と、
前記ピラーの側面上に設けられ、正の固定電荷を含有する正の電荷含有部材と、
を備え、
前記ピラーは、
ｐ形層及びｎ形層が設けられたダイオード膜と、
前記ダイオード膜に積層された抵抗変化膜と、
を有し、
前記負の電荷含有部材は前記ｐ形層の側面上に配置されており、前記ｎ形層の側面上には配置されておらず、
前記正の電荷含有部材は前記ｎ形層の側面上に配置されており、前記ｐ形層の側面上には配置されていないことを特徴とする不揮発性記憶装置。
【請求項７】
前記電荷含有部材は、前記ピラーの周囲を覆う膜であることを特徴とする請求項１〜６のいずれか１つに記載の不揮発性記憶装置。
【請求項８】
前記ワード線配線層及び前記ビット線配線層は交互に積層されていることを特徴とする請求項１〜７のいずれか１つに記載の不揮発性記憶装置。
【請求項９】
前記ダイオード膜はシリコンによって形成されていることを特徴とする請求項１〜８のいずれか１つに記載の不揮発性記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−１９５３５７（Ｐ２０１２−１９５３５７Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１１−５６６１４（Ｐ２０１１−５６６１４）
【出願日】平成２３年３月１５日（２０１１．３．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２３年３月１５日（２０１１．３．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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