位相同期ループ回路のロック検出のためのシステム及び方法
【課題】位相同期ループ回路のロックを検出するためのシステム及び方法。特に、ＰＬＬロック検出された出力をアサートする前のユーザー定義の期間に対するＰＬＬの安定性を検出するために構成されたロック検出器。
【解決手段】安定性は、ＰＬＬ回路に挿入され位相−周波数検出器とチャージポンプとの間に配置されたカウンタにより示されることができる。カウンタ値は位相−周波数検出器により作動されるので、ＰＬＬロックはカウンタ値の安定性により示される。デジタルカウンタ値は、デジタルチャージポンプとロック検出回路に同時に供給されることができる。ロック検出器は、いつカウンタ値間の差がユーザー定義の許容値未満になるかを判定するためにレジスタと差検出器を含む。ロック検出器は、カウンタ値がカウンタ値の変動周波数と同じ周波数でサンプリングされる場合に生じる可能性があるロックの誤表示を避けるために、可変タイマーを含むことができる。
【解決手段】安定性は、ＰＬＬ回路に挿入され位相−周波数検出器とチャージポンプとの間に配置されたカウンタにより示されることができる。カウンタ値は位相−周波数検出器により作動されるので、ＰＬＬロックはカウンタ値の安定性により示される。デジタルカウンタ値は、デジタルチャージポンプとロック検出回路に同時に供給されることができる。ロック検出器は、いつカウンタ値間の差がユーザー定義の許容値未満になるかを判定するためにレジスタと差検出器を含む。ロック検出器は、カウンタ値がカウンタ値の変動周波数と同じ周波数でサンプリングされる場合に生じる可能性があるロックの誤表示を避けるために、可変タイマーを含むことができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期ループ回路に関し、特にＰＬＬ回路のロックの検出に関する。
【背景技術】
【０００２】
位相同期ループは、デジタルエレクトロニクス、信号遠隔測定、及び通信アプリケーションのような様々な用途に広く用いられている。典型的なＰＬＬは、位相周波数検出器、チャージポンプ、及び電圧制御発振器を含むことができる。
【０００３】
位相同期ループ集積回路は、入力周波数信号を受信し、発振器周波数出力信号を生成する。発振器出力信号の周波数は、入力信号の周波数の倍数であることができる。ＰＬＬは、ＰＬＬがある許容範囲内の入力周波数信号の倍数である周波数を有する発振器出力信号を生成するとき、ロックされたと言われる。なお、１の倍数も可能である。ＰＬＬ回路を用いたいくつかの用途は、ＰＬＬロックに関する情報を用いることができる。有用な情報は、ＰＬＬ回路がロックされたかどうかと、ロックがいつ達成されたかを含むことができる。
【０００４】
従来技術には、ＰＬＬロックを判定するための装置及び方法がある。しかしながら、そのような装置及び方法のいくつかは、ＰＬＬがロックを達成したことを誤って示すことが時にはある。したがって、ＰＬＬロックがより確実に判定されるようにＰＬＬ回路を構成することが望ましい。さらに、そのような従来技術のロック装置及び方法は、可能とするために複雑な回路を必要とすることがあり、これらの複雑な回路は大きな実装面積を有する可能性がある。ＰＬＬの実装面積とその関連する回路を削減することが望ましい。これは、特にＣＭＯＳ技術を用いて製造されるＰＬＬ回路を考慮する場合に当てはまる。したがって、削減された実装面積サイズを有することができる比較的簡単な回路を用いてＰＬＬロックを判定することが望ましい。
【発明の開示】
【課題を解決するための手段】
【０００５】
位相同期ループロック検出を改善するためのシステム及び装置が開示される。特に、デジタルカウンタをＰＬＬ回路に挿入し、カウンタ値の安定性を評価するよう構成されたロック検出回路にカウンタの値を供給する。
【０００６】
述べられるシステム及び方法は、ＰＬＬロックの誤った表示の発生を減らす。カウンタは、ＰＬＬ回路の位相−周波数検出器とチャージポンプとの間に挿入されることが好ましいであろう。この構成において、カウンタ値は位相−周波数検出器により作動されるので、実質的に一定のカウンタ値は、ＰＬＬロックを示す。デジタルカウンタ値は、ＰＬＬデジタルチャージポンプとロック検出回路に同時に供給されることができる。ロック検出回路は、ＰＬＬロック検出された出力をアサートする前のユーザー定義の期間に対するカウンタ値の安定性を検出する。ロック検出器は、いつカウンタ値間の差がユーザー定義の許容値未満になるかを判定するためにレジスタと差検出器を含む。ロック検出器は、カウンタ値がカウンタ値の変動周波数と同じ周波数でサンプリングされる場合、生じる可能性があるＰＬＬロックの誤表示を避けるために可変タイマーを含むことができる。
【０００７】
一実施形態において、ロック検出位相同期ループ回路は、位相周波数検出器（ＰＦＤ）、第１のカウンタ、チャージポンプ、及びロック検出器を含む。ロック検出器は、時間にわたってカウンタ値の安定性を評価する。ロック検出器は、サンプリングされたカウンタ値が実質的に一致している場合、第２のカウンタ値を増加させる。ＰＬＬロックを示す出力信号は、第２のカウンタ値がユーザー定義の値を超えた時、ロック検出器によりアサートされる。また、実施形態はカウンタ値を得るための疑似サンプリング間隔を有するタイマーを含むことができる。そのような可変タイマーは、線形フィードバックシフトレジスタを含むことができる。
【０００８】
一実施形態において、本発明による装置は、実質的に安定したデジタル信号を検出する。そのような装置は、ロック検出器と呼ばれることがある。そのようなロック検出器は、デジタル信号入力ポートと、デジタル信号を一時的に格納するための第１のレジスタと、第１のレジスタに一時的に格納された第１の入力を入力ポートからの第２の入力と比較するための第１の差検出器と、第１の差検出器の出力を許容値と比較するための第２の差検出器と、許容値が第１の差検出器の出力よりも大きい場合に増加するカウンタと、カウンタ値が予め決められた値に達した時にアサートされた信号を供給する出力ポートとを含むことができる。許容値が第１の差検出器の出力よりも小さい場合、カウンタ値はリセットすることができる。許容値及び／または予め決められた値は、付加的なレジスタに保持することができ、そのような値はユーザーが設定できる。ロック検出器も可変タイマーを含むことができる。
【０００９】
他の実施形態において、本発明は位相同期ループ回路におけるロック検出のための方法を含む。この方法は、様々な時間でＰＬＬ基準信号をＰＬＬフィードバック信号と比較し値を取得することと、それらの値を互いに比較し差を取得することとを含む。この方法は、さらに差が許容範囲内にあるかどうかを判定することと、そうであればカウンタ値を増加させることとを含む。この方法は、差が許容範囲内に無い場合、カウンタ値をリセットすることを含むことができる。また、この方法はカウンタ値が予め決められた値に達した時にカウンタ出力信号をアサートすることを含み、ここでアサートされたカウンタ出力はＰＬＬロックを示す。
【００１０】
したがって、他の実施形態中で、ロック検出を含む改善されたＰＬＬ回路、ＰＬＬロックを検出する改善された方法、及びロックが実質的に安定したデジタル信号により特徴づけられることができるロック検出器が提供される。
【００１１】
本発明の技術的な利点は、実質的に安定したデジタル信号の観測によりＰＬＬロックを検出できる能力である。特に、カウンタは、ＰＬＬ入力信号をＰＬＬフィードバック信号と比較し信号間の差を示す出力を供給する位相−周波数検出器からの入力をカウンタが受信するように、ＰＬＬ回路に組み込まれている。そのため、位相−周波数検出器からのカウンタが受信する入力が、実質的に安定した値を有すると観測される場合、ＰＬＬはロックされたものと識別される。
【００１２】
本発明により提供される他の利点は、ＰＬＬロックの誤った表示の数の削減である。ユーザー定義の期間に対して安定したカウンタ値を観測することにより、そのような誤った表示を削減することができる。
【００１３】
同様に、誤ったロック表示は可変タイマーを用いることにより避けることができ、比較のためにカウンタ値を取得することができる。疑似ランダム周波数でサンプリングをすることで、周期的な位相同期ループフィードバックシステム周波数に一致する周波数でサンプリングすることを防ぐことができる。
【００１４】
さらに本発明による他の利点は、他の位相同期ループロック装置と比べて実装面積が削減されることである。実装面積の削減は、ＣＭＯＳ技術を用いて製造される位相同期ループ回路にとって特に重要であり得る。
【００１５】
これらの、そして他の本発明の観点は、以下の説明及び添付の図面とともに考慮することにより、より良く認識でき理解できる。以下の説明では、本発明の様々な実施形態とその多くの具体的な詳細を示しているが、例として与えられており限定としてではない。多くの代替、変形、付加、または再配置が本発明の範囲内でなされることができ、本発明はそのような全ての代替、変形、付加、または再配置を含む。
【発明を実施するための最良の形態】
【００１６】
本明細書に添付されその一部を成す図面は、本発明のある観点を図示するために含まれている。本発明の、及び本発明が提供されるシステムの構成要素と作用のより明瞭な効果は、図面に示される典型的な、それゆえ限定されない実施形態を参照することにより、より容易に明らかになるであろう。図面では、同一の参照符号は同じ構成要素を示す。なお、図面中で示された形状特徴は必ずしも縮尺に従って描かれる必要はない。
【００１７】
本発明とその様々な特徴及び利点が、添付の図面に示され以下の説明で詳しく述べられる限定されない実施形態を参照してより十分に説明される。よく知られた出発材料、加工技術、構成要素及び装置の説明は、本発明を細部にわたって不必要に不明瞭にしないために省略される。しかしながら、詳細な説明と具体例は、本発明の好ましい実施形態を示すが、限定としてではなく例としてのみ提供されることを理解すべきである。本明細書を読んだ後、添付の特許請求の範囲の範囲から逸脱しないこの開示から、当業者には様々な代替、変形、追加及び再配置が明らかになるであろう。
【００１８】
図１は、ロック検出器を有する位相同期ループ電気回路の一実施形態のブロック図である。位相同期ループ回路１０は、図１に示すように、位相−周波数検出器１２、チャージポンプ１４、及び電圧制御発振器１６を含む。カウンタ２４及びロック検出器２３が、位相−周波数検出器１２とチャージポンプ１４の間に配置され電気的に結合されており、ここでチャージポンプ１４とロック検出器２３は、それぞれカウンタ２４から入力を受信する。ノード Ｎ１９は、チャージポンプ１４の出力を電圧制御発振器１６への入力に電気的に結合する。ノード Ｎ１９と接地２１との間には、コンデンサ２０が配置され、電気的に結合されている。電圧制御発振器１６は、出力信号ＰＬＬ ｏｕｔ１８を供給し、これは分周器１７を介して送られ、フィードバック信号ＦＢ１３になる。
【００１９】
位相−周波数検出器１２は、入力基準信号ＲＥＦ１１の位相及び周波数をフィードバック信号ＦＢ１３の位相及び周波数と比較する。位相−周波数検出器１２は、入力基準信号ＲＥＦ１１とフィードバック信号ＦＢ１３の比較から、差信号を生成する。位相−周波数検出器１２は、正の差信号ＵＰ１０１と負の差信号ＤＯＷＮ１０３を生成する。ＵＰ信号１０１とＤＯＷＮ信号１０３は、カウンタ２４に供給される。カウンタ２４は、ＵＰ信号１０１及び／またはＤＯＷＮ信号１０３に従って変化する値を保持する。例えば、カウンタ２４により保持される値は、パルスがＵＰ信号１０１からの入力として受信されるごとに増加し、パルスがＤＯＷＮ信号１０３からの入力として受信されるごとに減少することができる。カウンタ２４は、このカウンタ値を入力としてチャージポンプ１４に供給する。次に、チャージポンプ１４は電流Ｉｃ２２を生成し、ここで電流Ｉｃ２２はカウンタ２４により保持される値に実質的に比例する。
【００２０】
Ｉｃ２２は、入力信号として電圧制御発振器１６に供給される。次に、電圧制御発振器１６は周期的な信号ＰＬＬ ｏｕｔ１８を生成する。周期的な信号ＰＬＬ ｏｕｔ１８は、入力として分周器１７に供給され、次に、分周器１７はフィードバック信号ＦＢ１３を入力として位相−周波数検出器１２に供給する。フィードバック信号ＦＢ１３と基準信号ＲＥＦ１１の差は、位相−周波数検出器１２により検出され、カウンタ２４に保持されたカウンタ値は、これらの信号間の差に従って変化する。したがって、カウンタ２４により保持された値が変化すると、電流Ｉｃ２２は変化し得る。
【００２１】
そのため、出力Ｉｃ２２は、カウンタ２４により保持された値が一定のままである時、一定であることができる。カウンタ２４により保持された値は、電流源ＵＰ１０１及びＤＯＷＮ１０３が実質的に一定のままである時、実質的に一定のままであり、位相−周波数検出器１２が入力信号ＲＥＦ１１とＦＢ１３の間の有るか無しかの差を検出することを示す。位相同期ループロックで、信号ＲＥＦ１１とＦＢ１３は実質的に同一である。その結果、カウンタ２４により保持された値は、位相同期クループ回路１０がロックされている間、実質的に一定のままである。
【００２２】
位相同期ループ回路１０は、ロック検出器２３とともに構成されており、位相同期ループ回路１０がロック状態にあるかどうかを判定する。ロック検出器２３はカウンタ２４からの入力を用い、位相同期ループ回路１０がロックされたかどうかを判定する。本発明に従って、ロック検出器２３の一実施形態は、カウンタ値２４がある期間にわたって実質的に一定のままであるかどうかを判定するよう構成されている。他の実施形態において、カウンタ値は疑似ランダムにサンプリングされ、位相同期ループがロック状態にあるかどうかを判定するために比較される（例えば、比較値は実質的に一定であり、変化しないか、予め決められた時間にわたる定義された量内で変化する場合）。
【００２３】
図２は、図１の位相同期ループ回路１０において用いられるチャージポンプ１４の一実施形態のブロック図である。チャージポンプ１４は、カウンタ２４からの複数ラインの入力を受信することができる。図示する構成において、チャージポンプ１４はカウンタ２４から「Ｍ」入力ラインを受信し、ここで「Ｍ」は任意の数のビットであることができるが、「Ｍ」はこの例において任意の偶数である。チャージポンプ１４は、各入力ラインに対応し、各入力ラインにより制御される電流源を含むことができる。
【００２４】
図２は、「Ｍ」電流源を含むチャージポンプ１４を示す。電流源の半分は正の電流源であり、半分は負の電流源である。図に示すように、正の電流源はＩ０ｐ２６０、Ｉ１ｐ２６１、Ｉ２ｐ２６２、Ｉ３ｐ２６３、…、Ｉ（（Ｍ−１）／２）ｐ２６（（Ｍ−１）／２）及びＩ（Ｍ／２）ｐ２６（Ｍ／２）を含み、ここでＩ０ｐ２６０はＩ１ｐ２６１よりも小さく、Ｉ１ｐ２６１はＩ２ｐ２６２よりも小さい、その他である。また、負の電流源がＩ０ｎ２７０、Ｉ１ｎ２７１、Ｉ２ｎ２７２、Ｉ３ｎ２７３、…、Ｉ（（Ｍ−１）／２）ｎ２７（（Ｍ−１）／２）及びＩ（Ｍ／２）ｎ２７（Ｍ／２）を含み、ここでＩ０ｎ２７０はＩ１ｎ２７１の絶対値未満である絶対値を有し、Ｉ１ｎ２７１は絶対値Ｉ２ｎ２７２未満の絶対値を有する、その他である。各電流源は、スイッチを閉じることによりノード Ｎ２２に電気的に結合することができる。例として、スイッチ２０６を閉じると電流源Ｉ０ｐ２６０はノード Ｎ２２に結合するであろう。他の例として、スイッチ２０７を閉じると電流源Ｉ０ｎ２７０はノード Ｎ２２に結合するであろう。
【００２５】
上述したように、カウンタ２４により保持された値は、ＵＰ信号１０１及びＤＯＷＮ信号１０３に従って増加または減少させることができる。この値は、カウンタ２４から「Ｍ」出力ライン２８を介してチャージポンプ１４に出力され、ここで各出力ラインは特定の電流源を制御することができる。正の電流源２６Ｘ及び負の電流源２７Ｘは、電流Ｉｃ２２を生成することができる。そのため、電流Ｉｃ２２はＵＰ信号１０１及びＤＯＷＮ信号１０３に従って増加または減少することができる。カウンタ２４の値、したがって電流Ｉｃ２２の値は、カウンタ２４への入力（例えば、ＵＰ信号１０１及びＤＯＷＮ信号１０３）が実質的に変化が無いままである時、固定であることができる。
【００２６】
図３は、図１における位相同期ループ回路１０で用いられることができるようなロック検出器２３の一構成である。ロック検出器２３は、レジスタ１・３１、第１の差検出器３３、第２の差検出器３４、レジスタ２・３２、及びタイマー３７を含むことができる。タイマー３７は、レジスタ１・３１、第１の差検出器３３、第２の差検出器３４、及びレジスタ２・３２の各々の動作を開始するために信号を供給するよう動作可能であり、これらに電気的に結合されている。動作中、ロック検出器２３は、受信「Ｍ」入力ライン３９に電気的に結合されており、ここで「Ｍ」は任意のビット数であることができるが、この例では「Ｍ」は任意の偶数である。図に示すように、「Ｍ」入力ライン３９はレジスタ１・３１と第１の差検出器３３の各々に電気的に結合することができる。また、レジスタ１・３１は入力信号を第１の差検出器３３に供給する。したがって、第１の差検出器３３はレジスタ１・３１から及び入力ライン３９からの受信入力に結合されており、ここで入力ライン３９はカウンタ２４の値を送信する。そのため、第１の差検出器３３は、ある期間にわたるカウンタ値の変化を判定するよう構成されている。この期間は、周期的なタイマー３７により決めることができる。
【００２７】
ロック検出器２３の動作中、タイマー３７により示される期間が経つと、一時的に格納されたカウンタ値は現時のカウンタ値と比較される。動作中、第１のカウンタ値は、第１の時間にレジスタ１・３１に一時的に格納される。タイマー３７により決められた期間は、第１の時間を第２の時間から離す。第２の時間で、第２のカウンタ値はレジスタ１・３１に一時的に格納され、第１の時間でレジスタ１・３１に一時的に格納された内容は差検出器３３に提供される。そのため、第２の時間で、第１の差検出器３３は第１のカウンタ値を第２のカウンタ値と比較する。このように、第１の時間から第２の時間までにカウンタ２４に保持された値の安定性が評価される。差検出器３３からの出力はＤＩＦＦ３５である。第２の時間で、ＤＩＦＦ３５は第１のカウンタ値と第２のカウンタ値の差である。
【００２８】
第２の差検出器３４は、ＤＩＦＦ３５をレジスタ２・３２に保持された値と比較する。レジスタ２・３２内に保持された値は、位相同期ループロックでのカウンタ値間の予め決められた最大許容差であることができる。第２の差検出器３４の出力は、ＬＯＣＫ３６である。一実施形態において、レジスタ２・３２に保持された値がＤＩＦＦ３５よりも大きい場合、ＬＯＣＫ３６はアサートされる。そのため、出力信号ＬＯＣＫ３６は、第１のカウンタ値と第２のカウンタ値の差がレジスタ２・３２に保持された許容値よりも小さい場合、アサートされることができ、ここで許容値はロック状態にあるための位相同期ループに対するカウンタ値間の最大許容差を表す。
【００２９】
図４は、図３に示すロック検出器２３のようなロック検出器を有する位相同期ループ回路の動作を表すフローチャートである。ステップ４１で、カウンタ値は図３に示すレジスタ１・３１のようなレジスタにコピーされる。ステップ４２で、タイマー３７のようなタイマーは、サンプリング間隔期間が経過したかどうかを判定する。経過した期間がサンプリング間隔よりも短い場合、フローチャートはサンプリング間隔期間が経過するまでステップ４２にとどまる。サンプリング間隔期間が経過すると、フローチャートはステップ４３に続く。
【００３０】
ステップ４３で、差検出器は一時的に格納された値と現時の値の差を判定する。例えば、図３における第２の差検出器３４は、一時的に格納された値と現時の値を比較する第１の差検出器３３の出力がレジスタ３２に保持された許容値よりも小さいかどうかを判定する。第１の差検出器３３の出力であるＤＩＦＦ３５が許容値よりも大きい場合、フローチャートはステップ４１に戻る。ステップ４１で、新たな値がレジスタ１・３１のようなレジスタに読み込まれ、フローチャートはステップ４２に続く。
【００３１】
ステップ４３で、差ＤＩＦＦ３５が図３における第２の差検出器３４により許容値よりも小さいと判定された場合、出力信号ＬＯＣＫ３６は第２の差検出器３４によりアサートされる（例えば、図３に示すように）。そのため、図３に示すロック検出器は、許容値内に適合する２つのカウンタ値が検出されると、ロック検出信号をアサートする。したがって、ステップ４４は位相同期ループロック状態が判定されたことを示すことを表す。ステップ４４で、位相同期ループロックの表示が供給される。
【００３２】
図５は、ロック検出器が位相同期ループロックを誤って示す可能性がある図３の上述したロック検出器の潜在的制限を示すグラフである。特に、サンプリング周波数を決定するための一定期間を有するタイマーを用いるロック検出器の少なくとも１つの制限が示されている。図５に示されているのは、カウンタ２４に保持されたカウンタ値を表し一定期間ｔ１・５１を有する振動信号５２である。
【００３３】
説明のために、信号５２の値が一定の場合に位相同期ループ回路はロックされていると仮定する。信号５２が一定であるかどうかを判定するために、信号５２の値が周期的にサンプリングされ、各サンプリング時間に取得された値が比較される。この例では、信号５２の値はｔ１・５１の間隔でサンプリングされ、信号５２の値は最初に時間５３で、その後時間５４乃至５８でサンプリングされる。
【００３４】
周期的なサンプリング間隔のための期間が一定である場合、周期的な信号と同位相である値をサンプリングすることが可能である。そのため、サンプリング周波数は、サンプリングされた周期的な信号の周波数に対応することができる。これは、サンプリングが周期的な信号の周期的な変曲点に対応して行われるため、問題になり得る。そのため、サンプリングは、周期的な信号において信号値が正から負へ遷移する点またはその点の近くで行われることができる。すなわち、信号５２の値が横軸でゼロと仮定すると、信号値がゼロまたはゼロの近くである時、サンプリングを行うことができる。
【００３５】
例えば、図５に示されているのは、値が時間ｔ１・５１ごとにサンプリングされる状況である。最初のサンプリングが時間５３で行われ、信号５２の値は時間５３でほぼゼロである。次のサンプリングは時間５４で行われ、信号５２の値は再びほぼゼロである。このように、誤検出位相同期ループロックを実現する可能性がある。多くのサンプルにもかかわらず、時間５５、５６、５７、または５８での例をあげると、誤検出位相同期ループロック表示が得られる。誤検出位相同期ループロック表示は、サンプリング周波数が周期的な信号に適合し、かつ周期的な信号がゼロまたはゼロに近いときにサンプルが得られる場合、周期的なサンプリング間隔を与えられ得る。また、誤検出位相同期ループロック表示は、サンプリング周波数が周期的な信号に適合し、かつサンプリングされた周期的な信号が一定の振幅を有する場合、周期的なサンプリング間隔を与えられ得る。
【００３６】
図６は、本発明によるロック検出器の一実施形態であり、本発明はこの制限に取り組む。改善されたロック検出器６０は図１に示すような位相同期ループ回路で実施できる。例えば、ロック検出器６０は、図１の位相同期ループ回路１０においてロック検出器２３として実施できる。
【００３７】
ロック検出器６０に含むことができるのは、レジスタ１・６１、第１の差検出器６３、第２の差検出器６４、レジスタ２・６２、タイマー６７、及びロックカウンタ６８である。タイマー６７は、レジスタ１・６１、第１の差検出器６３、第２の差検出器６４、レジスタ２・６２、及びロックカウンタ６８の各々の最初の動作に信号を供給するように構成されており、これらに電気的に結合されている。図１を参照して上述したように、位相−周波数検出器１２は正の差信号ＵＰ１０１と負の差信号ＤＯＷＮ１０３を生成する。ＵＰ信号１０１とＤＯＷＮ信号１０３は入力としてカウンタ２４に供給される。動作中、ロック検出器６０は、カウンタ２４から「Ｍ」入力ライン６９を受信し、ここで「Ｍ」は任意のビット数であることができるが、この例では「Ｍ」は任意の偶数である。これらの「Ｍ」入力ラインはカウンタ２４に保持された値を送信する。カウンタ２４に保持された値は、差信号であるＵＰ信号１０１及びＤＯＷＮ信号１０３により、それぞれ増加及び減少される。
【００３８】
カウンタ２４は、レジスタ１・６１、第１の差検出器６３、及びチャージポンプ１４に電気的に結合されている。カウンタ２４により保持された値は、「Ｍ」入力ライン６９により送信され、レジスタ１・６１、第１の差検出器６３、及びチャージポンプ１４に同時に供給されることができる。また、第１の差検出器６３はレジスタ１・６１により一時的に格納された入力を受信する。したがって、第１の差検出器６３はカウンタ値の安定性を評価するよう構成される。タイマー６７は比較されたカウンタ値間の期間を決める。
【００３９】
ロック検出器６０の動作中、タイマー６７により示された期間が経過すると、レジスタ１・６１に保持された一時的に格納されたカウンタ値は、差検出器６３での現時のカウンタ値と比較される。動作中、第１のカウンタ値は第１の時間にレジスタ１・６１に一時的に格納される。タイマー６７により決められた期間は、第１の時間を第２の時間から離す。第２の時間で、第２のカウンタ値はレジスタ１・６１に一時的に格納され、第１の時間でレジスタ１・６１に一時的に格納された内容は、差検出器６３に電気的に供給される。そのため、第２の時間で、第１の差検出器６３は第１のカウンタ値を第２のカウンタ値と比較する。このように、第１の時間から第２の時間にカウンタ２４に保持された値の安定性が評価される。差検出器６３からの出力信号はＤＩＦＦ６５である。第２の時間で、信号ＤＩＦＦ６５は第１の差検出器６３からの第１のカウンタ値と第２のカウンタ値の差である。
【００４０】
第２の差検出器６４は、出力信号ＤＩＦＦ６５をレジスタ２・６２に保持された値と比較する。レジスタ２・６２は、照合許容値を保持することができる。レジスタ２・６２に保持された照合許容値は、予め決められるかユーザーが設定できるかの一方または両方であることができる。ＤＩＦＦ６５が照合許容値よりも小さい場合、第１の差検出器６３で比較された値は一致していると考えられる。
【００４１】
第２の時間で、第１のカウンタ値と第２のカウンタ値の差がレジスタ２・６２に保持された許容値と比較される。したがって、第２の時間で第２の差検出器６４は、ＤＩＦＦ６５をレジスタ２・６２に保持された照合許容値と比較し、第１のカウンタ値が第２のカウンタ値に実質的に一致するかどうかを判定する。
【００４２】
第２の差検出器６４は入力をロックカウンタ６８に供給する。ロックカウンタ６８は少なくとも２つの入力ポートを有し、信号であるＬＯＣＫ−ＣＯＵＮＴ−ＵＰ入力６０２とＬＯＣＫ−ＣＯＵＮＴ−ＲＥＳＥＴ入力６０１を受信する。アサートされると、ＬＯＣＫ−ＣＯＵＮＴ−ＵＰ入力信号６０２は、ロックカウンタ６８に保持された値を増加するであろう。しかしながら、ＬＯＣＫ−ＣＯＵＮＴ−ＲＥＳＥＴ入力信号６０１がアサートされると、ロックカウンタ６８に保持された値はリセットするであろう。レジスタ２・６２に保持された値がＤＩＦＦ６５よりも小さいと、ＬＯＣＫ−ＣＯＵＮＴ−ＲＥＳＥＴ入力６０１はアサートされることができ、ロックカウンタ６８はゼロにリセットすることができる。レジスタ２・６２に保持された値がＤＩＦＦ６５よりも大きいと、ＬＯＣＫ−ＣＯＵＮＴ−ＵＰ入力６０２はアサートされ、ロックカウンタ６８に保持された値は増加する。
【００４３】
レジスタ２・６２内の許容値が第２の時間でＤＩＦＦ６５よりも大きいと、第１のカウンタ値は第２のカウンタ値に実質的に一致し、ＬＯＣＫ−ＣＯＵＮＴ−ＵＰ６０２がアサートされ、それによりロックカウンタ６８により保持された値を増加させる。ロックカウンタ６８に保持された値がある予め定義された値及び／またはユーザーが設定できる値に達すると、ロック６６はアサートされる。
【００４４】
第３のカウンタ値は、第３の時間でカウンタ２４からレジスタ１・６１に一時的に格納されることができる。第２の時間と第３の時間の間の期間は、タイマー６７により決められる。第３の時間で、第２の時間でレジスタ１・６１に一時的に格納されたカウンタ値は、差検出器６３に移される。また、第３のカウンタ値は第３の時間で差検出器６３に提供される。したがって、第３の時間で第２のカウンタ値は差検出器６３での第３のカウンタ値と比較される。
【００４５】
その結果、第３の時間で、出力ＤＩＦＦ６５は第２のカウンタ値と第３のカウンタ値の差である。ＤＩＦＦ６５は、第３の時間で第２の差検出器６４に提供される。第３の時間で、第２の差検出器６４はＤＩＦＦ６５をレジスタ２・６２に保持された値と比較する。したがって第３の時間で、第２のカウンタ値と第３のカウンタ値の差はレジスタ２・６２に保持された照合許容値と比較される。
【００４６】
レジスタ２・６２における許容値が第３の時間でＤＩＦＦ６５よりも大きい場合、第２のカウンタ値は第３のカウンタ値と実質的に一致する。そのため、ＬＯＣＫ−ＣＯＵＮＴ−ＵＰ６０２は第３の時間でアサートされ、ロックカウンタ６８により保持された値は第３の時間で増加する。したがって、この例において、ロックカウンタ６８は第３の時間での２の値を保持する。予め定義されたロック値が２であると仮定すると、ロック６６は第３の時間でアサートされる。
【００４７】
したがって、上述した図６により、ユーザーが決めた内部許容カウンタ値の数が位相同期ループロックを判定するのに必要とされるため、前述したロック検出にわたって改善することができる。内部許容カウンタ値の数は、ロックカウンタ６８で集計することができる。しかしながら、周期的なタイマーがサンプリング間隔を定義するのに用いられると、誤検出ロック信号を得ることがあり得る。したがって、可変のサンプリング間隔が望ましい。そのため、可変のタイマー６７が望ましい。述べたように、第１の時間と第２の時間の間の期間と、第２の時間と第３の時間の間の期間は、タイマー６７により決められる。可変のタイマーがタイマー６７として用いられる場合、第１の期間は第２の期間と一致する必要はない。
【００４８】
図７は、本発明の実施形態とともに利用することができる可変タイマー７０の一実施形態である。可変タイマー７０は、図６に示したような位相同期ループ回路に実装することができる。例えば、可変タイマー７０は、タイマー６７の代わりに図６のＰＬＬ６０に実装することができる。
【００４９】
可変タイマー７０に含むことができるのは、分周器７２、カウンタ７３、差検出器７５、及び線形フィードバックシフトレジスタ７４である。動作中、可変タイマー７０はクロック信号７１から電気入力を受信する。このクロック信号は分周器７２に電気的に供給することができる。図７に示したように、分周されたクロック信号は、入力としてカウンタ７３に供給される。カウンタ７３は分周されたクロック信号の数をカウントし、この数を差検出器７５の入力に電気的に中継する。また、差検出器７５は線形フィードバックシフトレジスタ７４から電気入力を受信する。
【００５０】
この例において、線形フィードバックシフトレジスタ７４は疑似ランダム４ビット値７９を生成するが、それは任意のビット数を有することができる。線形フィードバックシフトレジスタは当技術分野で知られている。図７に示す実施形態において、４つのレジスタ７０１、７０２、７０３、及び７０４は線形フィードバックシフトレジスタ（ＬＦＳＲ）７４に含まれる。動作中、ＬＦＳＲへのクロック入力がアクティブになった時、ＬＦＳＲ７４のレジスタは、それらの各内容を隣接するレジスタに移す。したがって、７０１のレジスタ値は７０２に移され、７０２のレジスタ値は７０３に移され、７０３のレジスタ値は７０４に移され、７０４及び７０３のレジスタ値はＬＦＳＲフィードバックループ７０５に入力される。ＬＦＳＲフィードバックループ７０５は、排他的論理和ゲートを含み、第３及び第４のレジスタに保持された値は、入力として排他的論理和ゲート７０５に供給される。一番左のレジスタ７０１は、排他的論理和ゲート７０５の出力から新たな値を受信する。
【００５１】
差検出器７５は、線形フィードバックシフトレジスタ７４からの４ビット値７９をカウンタ７３からのＣＬＯＣＫ・ＣＯＵＮＴ７０７と比較する。疑似ランダム値７９は、分周されたクロック信号の数を表すクロックカウント値７０７と比較される。カウンタ７３による出力としての分周されたクロック信号の数が線形フィードバックシフトレジスタ７４の疑似ランダム出力を超える場合、出力信号ＴＩＭＥ７６はＨＩＧＨである。
【００５２】
ＴＩＭＥ出力信号７６は、図６に示すように、ロック検出器回路６０のための疑似ランダムクロック信号として用いられることができる。さらに、ＴＩＭＥ出力信号７６もＬＦＳＲ７４をクロック制御するのに用いられることができる。例えば、ＴＩＭＥ出力信号７６は、ＴＩＭＥ７６出力信号がアサートされた時、新たな疑似ランダム出力が生成されるように、ＬＦＳＲフィードバックループ７４におけるレジスタ７０１−７０４のためのクロック信号として供給されることができる。また、ＴＩＭＥ７６出力信号は、分周されたクロック信号の数を表す新たな値７０７（すなわちゼロ）が差検出器７５に利用できるようになるよう、カウンタリセットループ７０６に供給されることができる。このように、可変タイマー７０は疑似ランダム期間を有する出力を供給する。
【００５３】
図８は、図６に示すロック検出器６０のような本発明によるロック検出器を有する位相同期ループ回路の動作を表すフローチャートである。また図８は、図７に示すような可変タイマーを有する位相同期ループ回路を表す。ステップ８１で、カウンタ２４の値は図６に示すレジスタ１・６１のようなレジスタにコピーされる。ステップ８２で、タイマー３７またはタイマー６７のようなカウンタは、サンプリング間隔期間が経過したかどうかを判定する。時間量がサンプリング間隔期間よりも少ない場合、サンプリング間隔期間が経過するまで、フローチャートはステップ８２にとどまる。サンプリング間隔期間が経過すると、フローチャートはステップ８３に続く。
【００５４】
ステップ８３で、差検出器は一時的に格納されたカウンタ値と現時のカウント値の差を判定する。したがって、レジスタ１・６１に保持される値は、ライン６９から入力される値と比較される。これらのカウンタ値間の差、すなわちデルタは、差検出器６３からＤＩＦＦ信号６５として出力される。ＤＩＦＦ信号６５は第２のレジスタ６２に保持される許容値と比較される。カウンタ値間の差が、ＤＩＦＦ信号６５により表され、図６に示された差検出器６４により判定されるように第２のレジスタ６２に保持される許容値以上であると、ステップ８８でロックカウンタはリセットし、フローチャートはステップ８１に戻る。カウンタ値間の差（すなわち、ＤＩＦＦ信号６５）がレジスタ６２の許容値よりも小さい場合、フローチャートはステップ８４に続く。
【００５５】
ステップ８４で、ロックカウンタ６８は増加される。ステップ８５で、レジスタはロックカウンタ６８の値が十分であるかどうかを判定する。ロックカウンタ６８の値は、予め決められユーザーが定義できるロック値に達する場合、位相同期ループロックを示すのに十分であると考えられる。このユーザーが定義できる値に達することは、位相同期ループロックの状態がＬＯＣＫ６６のような位相同期ループロックを示す出力信号をアサートするのに十分に長く観測されたことを示す。ロックカウンタ６８の値が位相同期ループロックを示すのに十分でない場合、フローチャートはステップ８２に戻る。ロックカウンタ６８の値が予め決められたロック値に達した場合、フローチャートはステップ８６に続く。ステップ８６で、ＬＯＣＫ６６のような位相同期ループロックを示す出力は、アサートされる。
【００５６】
図９は、本発明による疑似ランダムタイマーを用いたロック検出器の改善を示すグラフである。図９は、図５を参照して上述したように誤ってロックを示す問題をこの発明がどのように克服するかを示す。
【００５７】
図９に示されているのは、一定の周期を有する振動信号９２である。再び説明のために、信号９２の値が一定の場合、位相同期ループ回路がロックされると仮定する。信号９２が一定であるかどうかを判定するために、信号９２の値がサンプリングされ、各サンプル時間で取得された値が比較される。この例において、信号９２の値が最初に時間９１でサンプリングされる。信号９２の値が横軸でゼロであると仮定すると、時間９１での信号９２の値はゼロである。期間ｔ１・９０３の後、信号９２は時間９３でサンプリングされる。信号９２の値は再びゼロになる。
【００５８】
その後、信号９２の値は不規則な疑似ランダム間隔（例えば、ｔ１≠ｔ２≠ｔ３≠ｔ４≠ｔ５≠ｔ６≠ｔ７≠ｔ８）でサンプリングされる。そのため、信号９２の値は周期的な間隔でゼロであるが、サンプリングは周期的な間隔で行われていないので、これらのゼロ値はサンプリングされる必要はない。例えば、期間ｔ２・９０５の後、信号９３は時間９３でサンプリングされ、ゼロ以外の結果が得られる。期間ｔ２・９０５は期間ｔ１・９０３と同等ではない。このように、誤ったロック表示が避けられる。例えば、各期間ｔ１・９０３、ｔ２・９０５、ｔ３・９０７、及びｔ４・９０９は他と異なる。
【００５９】
以上の明細書において、本発明は特定の実施形態に関して述べられた。しかしながら、当業者は、様々な変形と変更を特許請求の範囲に記載される本発明の範囲から逸脱することなくなすことができることを理解する。したがって、本明細書及び図面は、限定的な意味ではなく例の意味にあるとみなすべきであり、全てのそのような変形は本発明の範囲内に含まれることを意図されている。
【００６０】
問題に対する利益、他の利点、及び解決策は、特定の実施形態に関して上述された。しかしながら、問題に対する利益、利点、解決策、及び任意の利益、利点、または解決策を生じさせるあるいはより顕著にさせることができる任意の要素は、いずれかまたは全ての請求項の重要な、所要の、または必須の特徴あるいは要素として解釈されるべきではない。
【図面の簡単な説明】
【００６１】
【図１】ロック検出器を有し本発明により構成された位相同期ループ回路のブロック図。
【図２】図１の位相同期ループ回路１０に示されるチャージポンプ１４のようなデジタルチャージポンプのブロック図。
【図３】本発明によるロック検出器の一実施形態。
【図４】本発明によるロック検出器を有する位相同期ループ回路の動作を表すフローチャート。
【図５】一定のサンプリング周波数を有するロック検出器の一つの潜在的制限を示すグラフ。
【図６】本発明によるロック検出器の一実施形態。
【図７】本発明による可変タイマーの一実施形態。
【図８】本発明によるロック検出器を有する位相同期ループ回路の動作を表すフローチャート。
【図９】本発明によるロック検出器の改善を示すグラフ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期ループ回路に関し、特にＰＬＬ回路のロックの検出に関する。
【背景技術】
【０００２】
位相同期ループは、デジタルエレクトロニクス、信号遠隔測定、及び通信アプリケーションのような様々な用途に広く用いられている。典型的なＰＬＬは、位相周波数検出器、チャージポンプ、及び電圧制御発振器を含むことができる。
【０００３】
位相同期ループ集積回路は、入力周波数信号を受信し、発振器周波数出力信号を生成する。発振器出力信号の周波数は、入力信号の周波数の倍数であることができる。ＰＬＬは、ＰＬＬがある許容範囲内の入力周波数信号の倍数である周波数を有する発振器出力信号を生成するとき、ロックされたと言われる。なお、１の倍数も可能である。ＰＬＬ回路を用いたいくつかの用途は、ＰＬＬロックに関する情報を用いることができる。有用な情報は、ＰＬＬ回路がロックされたかどうかと、ロックがいつ達成されたかを含むことができる。
【０００４】
従来技術には、ＰＬＬロックを判定するための装置及び方法がある。しかしながら、そのような装置及び方法のいくつかは、ＰＬＬがロックを達成したことを誤って示すことが時にはある。したがって、ＰＬＬロックがより確実に判定されるようにＰＬＬ回路を構成することが望ましい。さらに、そのような従来技術のロック装置及び方法は、可能とするために複雑な回路を必要とすることがあり、これらの複雑な回路は大きな実装面積を有する可能性がある。ＰＬＬの実装面積とその関連する回路を削減することが望ましい。これは、特にＣＭＯＳ技術を用いて製造されるＰＬＬ回路を考慮する場合に当てはまる。したがって、削減された実装面積サイズを有することができる比較的簡単な回路を用いてＰＬＬロックを判定することが望ましい。
【発明の開示】
【課題を解決するための手段】
【０００５】
位相同期ループロック検出を改善するためのシステム及び装置が開示される。特に、デジタルカウンタをＰＬＬ回路に挿入し、カウンタ値の安定性を評価するよう構成されたロック検出回路にカウンタの値を供給する。
【０００６】
述べられるシステム及び方法は、ＰＬＬロックの誤った表示の発生を減らす。カウンタは、ＰＬＬ回路の位相−周波数検出器とチャージポンプとの間に挿入されることが好ましいであろう。この構成において、カウンタ値は位相−周波数検出器により作動されるので、実質的に一定のカウンタ値は、ＰＬＬロックを示す。デジタルカウンタ値は、ＰＬＬデジタルチャージポンプとロック検出回路に同時に供給されることができる。ロック検出回路は、ＰＬＬロック検出された出力をアサートする前のユーザー定義の期間に対するカウンタ値の安定性を検出する。ロック検出器は、いつカウンタ値間の差がユーザー定義の許容値未満になるかを判定するためにレジスタと差検出器を含む。ロック検出器は、カウンタ値がカウンタ値の変動周波数と同じ周波数でサンプリングされる場合、生じる可能性があるＰＬＬロックの誤表示を避けるために可変タイマーを含むことができる。
【０００７】
一実施形態において、ロック検出位相同期ループ回路は、位相周波数検出器（ＰＦＤ）、第１のカウンタ、チャージポンプ、及びロック検出器を含む。ロック検出器は、時間にわたってカウンタ値の安定性を評価する。ロック検出器は、サンプリングされたカウンタ値が実質的に一致している場合、第２のカウンタ値を増加させる。ＰＬＬロックを示す出力信号は、第２のカウンタ値がユーザー定義の値を超えた時、ロック検出器によりアサートされる。また、実施形態はカウンタ値を得るための疑似サンプリング間隔を有するタイマーを含むことができる。そのような可変タイマーは、線形フィードバックシフトレジスタを含むことができる。
【０００８】
一実施形態において、本発明による装置は、実質的に安定したデジタル信号を検出する。そのような装置は、ロック検出器と呼ばれることがある。そのようなロック検出器は、デジタル信号入力ポートと、デジタル信号を一時的に格納するための第１のレジスタと、第１のレジスタに一時的に格納された第１の入力を入力ポートからの第２の入力と比較するための第１の差検出器と、第１の差検出器の出力を許容値と比較するための第２の差検出器と、許容値が第１の差検出器の出力よりも大きい場合に増加するカウンタと、カウンタ値が予め決められた値に達した時にアサートされた信号を供給する出力ポートとを含むことができる。許容値が第１の差検出器の出力よりも小さい場合、カウンタ値はリセットすることができる。許容値及び／または予め決められた値は、付加的なレジスタに保持することができ、そのような値はユーザーが設定できる。ロック検出器も可変タイマーを含むことができる。
【０００９】
他の実施形態において、本発明は位相同期ループ回路におけるロック検出のための方法を含む。この方法は、様々な時間でＰＬＬ基準信号をＰＬＬフィードバック信号と比較し値を取得することと、それらの値を互いに比較し差を取得することとを含む。この方法は、さらに差が許容範囲内にあるかどうかを判定することと、そうであればカウンタ値を増加させることとを含む。この方法は、差が許容範囲内に無い場合、カウンタ値をリセットすることを含むことができる。また、この方法はカウンタ値が予め決められた値に達した時にカウンタ出力信号をアサートすることを含み、ここでアサートされたカウンタ出力はＰＬＬロックを示す。
【００１０】
したがって、他の実施形態中で、ロック検出を含む改善されたＰＬＬ回路、ＰＬＬロックを検出する改善された方法、及びロックが実質的に安定したデジタル信号により特徴づけられることができるロック検出器が提供される。
【００１１】
本発明の技術的な利点は、実質的に安定したデジタル信号の観測によりＰＬＬロックを検出できる能力である。特に、カウンタは、ＰＬＬ入力信号をＰＬＬフィードバック信号と比較し信号間の差を示す出力を供給する位相−周波数検出器からの入力をカウンタが受信するように、ＰＬＬ回路に組み込まれている。そのため、位相−周波数検出器からのカウンタが受信する入力が、実質的に安定した値を有すると観測される場合、ＰＬＬはロックされたものと識別される。
【００１２】
本発明により提供される他の利点は、ＰＬＬロックの誤った表示の数の削減である。ユーザー定義の期間に対して安定したカウンタ値を観測することにより、そのような誤った表示を削減することができる。
【００１３】
同様に、誤ったロック表示は可変タイマーを用いることにより避けることができ、比較のためにカウンタ値を取得することができる。疑似ランダム周波数でサンプリングをすることで、周期的な位相同期ループフィードバックシステム周波数に一致する周波数でサンプリングすることを防ぐことができる。
【００１４】
さらに本発明による他の利点は、他の位相同期ループロック装置と比べて実装面積が削減されることである。実装面積の削減は、ＣＭＯＳ技術を用いて製造される位相同期ループ回路にとって特に重要であり得る。
【００１５】
これらの、そして他の本発明の観点は、以下の説明及び添付の図面とともに考慮することにより、より良く認識でき理解できる。以下の説明では、本発明の様々な実施形態とその多くの具体的な詳細を示しているが、例として与えられており限定としてではない。多くの代替、変形、付加、または再配置が本発明の範囲内でなされることができ、本発明はそのような全ての代替、変形、付加、または再配置を含む。
【発明を実施するための最良の形態】
【００１６】
本明細書に添付されその一部を成す図面は、本発明のある観点を図示するために含まれている。本発明の、及び本発明が提供されるシステムの構成要素と作用のより明瞭な効果は、図面に示される典型的な、それゆえ限定されない実施形態を参照することにより、より容易に明らかになるであろう。図面では、同一の参照符号は同じ構成要素を示す。なお、図面中で示された形状特徴は必ずしも縮尺に従って描かれる必要はない。
【００１７】
本発明とその様々な特徴及び利点が、添付の図面に示され以下の説明で詳しく述べられる限定されない実施形態を参照してより十分に説明される。よく知られた出発材料、加工技術、構成要素及び装置の説明は、本発明を細部にわたって不必要に不明瞭にしないために省略される。しかしながら、詳細な説明と具体例は、本発明の好ましい実施形態を示すが、限定としてではなく例としてのみ提供されることを理解すべきである。本明細書を読んだ後、添付の特許請求の範囲の範囲から逸脱しないこの開示から、当業者には様々な代替、変形、追加及び再配置が明らかになるであろう。
【００１８】
図１は、ロック検出器を有する位相同期ループ電気回路の一実施形態のブロック図である。位相同期ループ回路１０は、図１に示すように、位相−周波数検出器１２、チャージポンプ１４、及び電圧制御発振器１６を含む。カウンタ２４及びロック検出器２３が、位相−周波数検出器１２とチャージポンプ１４の間に配置され電気的に結合されており、ここでチャージポンプ１４とロック検出器２３は、それぞれカウンタ２４から入力を受信する。ノード Ｎ１９は、チャージポンプ１４の出力を電圧制御発振器１６への入力に電気的に結合する。ノード Ｎ１９と接地２１との間には、コンデンサ２０が配置され、電気的に結合されている。電圧制御発振器１６は、出力信号ＰＬＬ ｏｕｔ１８を供給し、これは分周器１７を介して送られ、フィードバック信号ＦＢ１３になる。
【００１９】
位相−周波数検出器１２は、入力基準信号ＲＥＦ１１の位相及び周波数をフィードバック信号ＦＢ１３の位相及び周波数と比較する。位相−周波数検出器１２は、入力基準信号ＲＥＦ１１とフィードバック信号ＦＢ１３の比較から、差信号を生成する。位相−周波数検出器１２は、正の差信号ＵＰ１０１と負の差信号ＤＯＷＮ１０３を生成する。ＵＰ信号１０１とＤＯＷＮ信号１０３は、カウンタ２４に供給される。カウンタ２４は、ＵＰ信号１０１及び／またはＤＯＷＮ信号１０３に従って変化する値を保持する。例えば、カウンタ２４により保持される値は、パルスがＵＰ信号１０１からの入力として受信されるごとに増加し、パルスがＤＯＷＮ信号１０３からの入力として受信されるごとに減少することができる。カウンタ２４は、このカウンタ値を入力としてチャージポンプ１４に供給する。次に、チャージポンプ１４は電流Ｉｃ２２を生成し、ここで電流Ｉｃ２２はカウンタ２４により保持される値に実質的に比例する。
【００２０】
Ｉｃ２２は、入力信号として電圧制御発振器１６に供給される。次に、電圧制御発振器１６は周期的な信号ＰＬＬ ｏｕｔ１８を生成する。周期的な信号ＰＬＬ ｏｕｔ１８は、入力として分周器１７に供給され、次に、分周器１７はフィードバック信号ＦＢ１３を入力として位相−周波数検出器１２に供給する。フィードバック信号ＦＢ１３と基準信号ＲＥＦ１１の差は、位相−周波数検出器１２により検出され、カウンタ２４に保持されたカウンタ値は、これらの信号間の差に従って変化する。したがって、カウンタ２４により保持された値が変化すると、電流Ｉｃ２２は変化し得る。
【００２１】
そのため、出力Ｉｃ２２は、カウンタ２４により保持された値が一定のままである時、一定であることができる。カウンタ２４により保持された値は、電流源ＵＰ１０１及びＤＯＷＮ１０３が実質的に一定のままである時、実質的に一定のままであり、位相−周波数検出器１２が入力信号ＲＥＦ１１とＦＢ１３の間の有るか無しかの差を検出することを示す。位相同期ループロックで、信号ＲＥＦ１１とＦＢ１３は実質的に同一である。その結果、カウンタ２４により保持された値は、位相同期クループ回路１０がロックされている間、実質的に一定のままである。
【００２２】
位相同期ループ回路１０は、ロック検出器２３とともに構成されており、位相同期ループ回路１０がロック状態にあるかどうかを判定する。ロック検出器２３はカウンタ２４からの入力を用い、位相同期ループ回路１０がロックされたかどうかを判定する。本発明に従って、ロック検出器２３の一実施形態は、カウンタ値２４がある期間にわたって実質的に一定のままであるかどうかを判定するよう構成されている。他の実施形態において、カウンタ値は疑似ランダムにサンプリングされ、位相同期ループがロック状態にあるかどうかを判定するために比較される（例えば、比較値は実質的に一定であり、変化しないか、予め決められた時間にわたる定義された量内で変化する場合）。
【００２３】
図２は、図１の位相同期ループ回路１０において用いられるチャージポンプ１４の一実施形態のブロック図である。チャージポンプ１４は、カウンタ２４からの複数ラインの入力を受信することができる。図示する構成において、チャージポンプ１４はカウンタ２４から「Ｍ」入力ラインを受信し、ここで「Ｍ」は任意の数のビットであることができるが、「Ｍ」はこの例において任意の偶数である。チャージポンプ１４は、各入力ラインに対応し、各入力ラインにより制御される電流源を含むことができる。
【００２４】
図２は、「Ｍ」電流源を含むチャージポンプ１４を示す。電流源の半分は正の電流源であり、半分は負の電流源である。図に示すように、正の電流源はＩ０ｐ２６０、Ｉ１ｐ２６１、Ｉ２ｐ２６２、Ｉ３ｐ２６３、…、Ｉ（（Ｍ−１）／２）ｐ２６（（Ｍ−１）／２）及びＩ（Ｍ／２）ｐ２６（Ｍ／２）を含み、ここでＩ０ｐ２６０はＩ１ｐ２６１よりも小さく、Ｉ１ｐ２６１はＩ２ｐ２６２よりも小さい、その他である。また、負の電流源がＩ０ｎ２７０、Ｉ１ｎ２７１、Ｉ２ｎ２７２、Ｉ３ｎ２７３、…、Ｉ（（Ｍ−１）／２）ｎ２７（（Ｍ−１）／２）及びＩ（Ｍ／２）ｎ２７（Ｍ／２）を含み、ここでＩ０ｎ２７０はＩ１ｎ２７１の絶対値未満である絶対値を有し、Ｉ１ｎ２７１は絶対値Ｉ２ｎ２７２未満の絶対値を有する、その他である。各電流源は、スイッチを閉じることによりノード Ｎ２２に電気的に結合することができる。例として、スイッチ２０６を閉じると電流源Ｉ０ｐ２６０はノード Ｎ２２に結合するであろう。他の例として、スイッチ２０７を閉じると電流源Ｉ０ｎ２７０はノード Ｎ２２に結合するであろう。
【００２５】
上述したように、カウンタ２４により保持された値は、ＵＰ信号１０１及びＤＯＷＮ信号１０３に従って増加または減少させることができる。この値は、カウンタ２４から「Ｍ」出力ライン２８を介してチャージポンプ１４に出力され、ここで各出力ラインは特定の電流源を制御することができる。正の電流源２６Ｘ及び負の電流源２７Ｘは、電流Ｉｃ２２を生成することができる。そのため、電流Ｉｃ２２はＵＰ信号１０１及びＤＯＷＮ信号１０３に従って増加または減少することができる。カウンタ２４の値、したがって電流Ｉｃ２２の値は、カウンタ２４への入力（例えば、ＵＰ信号１０１及びＤＯＷＮ信号１０３）が実質的に変化が無いままである時、固定であることができる。
【００２６】
図３は、図１における位相同期ループ回路１０で用いられることができるようなロック検出器２３の一構成である。ロック検出器２３は、レジスタ１・３１、第１の差検出器３３、第２の差検出器３４、レジスタ２・３２、及びタイマー３７を含むことができる。タイマー３７は、レジスタ１・３１、第１の差検出器３３、第２の差検出器３４、及びレジスタ２・３２の各々の動作を開始するために信号を供給するよう動作可能であり、これらに電気的に結合されている。動作中、ロック検出器２３は、受信「Ｍ」入力ライン３９に電気的に結合されており、ここで「Ｍ」は任意のビット数であることができるが、この例では「Ｍ」は任意の偶数である。図に示すように、「Ｍ」入力ライン３９はレジスタ１・３１と第１の差検出器３３の各々に電気的に結合することができる。また、レジスタ１・３１は入力信号を第１の差検出器３３に供給する。したがって、第１の差検出器３３はレジスタ１・３１から及び入力ライン３９からの受信入力に結合されており、ここで入力ライン３９はカウンタ２４の値を送信する。そのため、第１の差検出器３３は、ある期間にわたるカウンタ値の変化を判定するよう構成されている。この期間は、周期的なタイマー３７により決めることができる。
【００２７】
ロック検出器２３の動作中、タイマー３７により示される期間が経つと、一時的に格納されたカウンタ値は現時のカウンタ値と比較される。動作中、第１のカウンタ値は、第１の時間にレジスタ１・３１に一時的に格納される。タイマー３７により決められた期間は、第１の時間を第２の時間から離す。第２の時間で、第２のカウンタ値はレジスタ１・３１に一時的に格納され、第１の時間でレジスタ１・３１に一時的に格納された内容は差検出器３３に提供される。そのため、第２の時間で、第１の差検出器３３は第１のカウンタ値を第２のカウンタ値と比較する。このように、第１の時間から第２の時間までにカウンタ２４に保持された値の安定性が評価される。差検出器３３からの出力はＤＩＦＦ３５である。第２の時間で、ＤＩＦＦ３５は第１のカウンタ値と第２のカウンタ値の差である。
【００２８】
第２の差検出器３４は、ＤＩＦＦ３５をレジスタ２・３２に保持された値と比較する。レジスタ２・３２内に保持された値は、位相同期ループロックでのカウンタ値間の予め決められた最大許容差であることができる。第２の差検出器３４の出力は、ＬＯＣＫ３６である。一実施形態において、レジスタ２・３２に保持された値がＤＩＦＦ３５よりも大きい場合、ＬＯＣＫ３６はアサートされる。そのため、出力信号ＬＯＣＫ３６は、第１のカウンタ値と第２のカウンタ値の差がレジスタ２・３２に保持された許容値よりも小さい場合、アサートされることができ、ここで許容値はロック状態にあるための位相同期ループに対するカウンタ値間の最大許容差を表す。
【００２９】
図４は、図３に示すロック検出器２３のようなロック検出器を有する位相同期ループ回路の動作を表すフローチャートである。ステップ４１で、カウンタ値は図３に示すレジスタ１・３１のようなレジスタにコピーされる。ステップ４２で、タイマー３７のようなタイマーは、サンプリング間隔期間が経過したかどうかを判定する。経過した期間がサンプリング間隔よりも短い場合、フローチャートはサンプリング間隔期間が経過するまでステップ４２にとどまる。サンプリング間隔期間が経過すると、フローチャートはステップ４３に続く。
【００３０】
ステップ４３で、差検出器は一時的に格納された値と現時の値の差を判定する。例えば、図３における第２の差検出器３４は、一時的に格納された値と現時の値を比較する第１の差検出器３３の出力がレジスタ３２に保持された許容値よりも小さいかどうかを判定する。第１の差検出器３３の出力であるＤＩＦＦ３５が許容値よりも大きい場合、フローチャートはステップ４１に戻る。ステップ４１で、新たな値がレジスタ１・３１のようなレジスタに読み込まれ、フローチャートはステップ４２に続く。
【００３１】
ステップ４３で、差ＤＩＦＦ３５が図３における第２の差検出器３４により許容値よりも小さいと判定された場合、出力信号ＬＯＣＫ３６は第２の差検出器３４によりアサートされる（例えば、図３に示すように）。そのため、図３に示すロック検出器は、許容値内に適合する２つのカウンタ値が検出されると、ロック検出信号をアサートする。したがって、ステップ４４は位相同期ループロック状態が判定されたことを示すことを表す。ステップ４４で、位相同期ループロックの表示が供給される。
【００３２】
図５は、ロック検出器が位相同期ループロックを誤って示す可能性がある図３の上述したロック検出器の潜在的制限を示すグラフである。特に、サンプリング周波数を決定するための一定期間を有するタイマーを用いるロック検出器の少なくとも１つの制限が示されている。図５に示されているのは、カウンタ２４に保持されたカウンタ値を表し一定期間ｔ１・５１を有する振動信号５２である。
【００３３】
説明のために、信号５２の値が一定の場合に位相同期ループ回路はロックされていると仮定する。信号５２が一定であるかどうかを判定するために、信号５２の値が周期的にサンプリングされ、各サンプリング時間に取得された値が比較される。この例では、信号５２の値はｔ１・５１の間隔でサンプリングされ、信号５２の値は最初に時間５３で、その後時間５４乃至５８でサンプリングされる。
【００３４】
周期的なサンプリング間隔のための期間が一定である場合、周期的な信号と同位相である値をサンプリングすることが可能である。そのため、サンプリング周波数は、サンプリングされた周期的な信号の周波数に対応することができる。これは、サンプリングが周期的な信号の周期的な変曲点に対応して行われるため、問題になり得る。そのため、サンプリングは、周期的な信号において信号値が正から負へ遷移する点またはその点の近くで行われることができる。すなわち、信号５２の値が横軸でゼロと仮定すると、信号値がゼロまたはゼロの近くである時、サンプリングを行うことができる。
【００３５】
例えば、図５に示されているのは、値が時間ｔ１・５１ごとにサンプリングされる状況である。最初のサンプリングが時間５３で行われ、信号５２の値は時間５３でほぼゼロである。次のサンプリングは時間５４で行われ、信号５２の値は再びほぼゼロである。このように、誤検出位相同期ループロックを実現する可能性がある。多くのサンプルにもかかわらず、時間５５、５６、５７、または５８での例をあげると、誤検出位相同期ループロック表示が得られる。誤検出位相同期ループロック表示は、サンプリング周波数が周期的な信号に適合し、かつ周期的な信号がゼロまたはゼロに近いときにサンプルが得られる場合、周期的なサンプリング間隔を与えられ得る。また、誤検出位相同期ループロック表示は、サンプリング周波数が周期的な信号に適合し、かつサンプリングされた周期的な信号が一定の振幅を有する場合、周期的なサンプリング間隔を与えられ得る。
【００３６】
図６は、本発明によるロック検出器の一実施形態であり、本発明はこの制限に取り組む。改善されたロック検出器６０は図１に示すような位相同期ループ回路で実施できる。例えば、ロック検出器６０は、図１の位相同期ループ回路１０においてロック検出器２３として実施できる。
【００３７】
ロック検出器６０に含むことができるのは、レジスタ１・６１、第１の差検出器６３、第２の差検出器６４、レジスタ２・６２、タイマー６７、及びロックカウンタ６８である。タイマー６７は、レジスタ１・６１、第１の差検出器６３、第２の差検出器６４、レジスタ２・６２、及びロックカウンタ６８の各々の最初の動作に信号を供給するように構成されており、これらに電気的に結合されている。図１を参照して上述したように、位相−周波数検出器１２は正の差信号ＵＰ１０１と負の差信号ＤＯＷＮ１０３を生成する。ＵＰ信号１０１とＤＯＷＮ信号１０３は入力としてカウンタ２４に供給される。動作中、ロック検出器６０は、カウンタ２４から「Ｍ」入力ライン６９を受信し、ここで「Ｍ」は任意のビット数であることができるが、この例では「Ｍ」は任意の偶数である。これらの「Ｍ」入力ラインはカウンタ２４に保持された値を送信する。カウンタ２４に保持された値は、差信号であるＵＰ信号１０１及びＤＯＷＮ信号１０３により、それぞれ増加及び減少される。
【００３８】
カウンタ２４は、レジスタ１・６１、第１の差検出器６３、及びチャージポンプ１４に電気的に結合されている。カウンタ２４により保持された値は、「Ｍ」入力ライン６９により送信され、レジスタ１・６１、第１の差検出器６３、及びチャージポンプ１４に同時に供給されることができる。また、第１の差検出器６３はレジスタ１・６１により一時的に格納された入力を受信する。したがって、第１の差検出器６３はカウンタ値の安定性を評価するよう構成される。タイマー６７は比較されたカウンタ値間の期間を決める。
【００３９】
ロック検出器６０の動作中、タイマー６７により示された期間が経過すると、レジスタ１・６１に保持された一時的に格納されたカウンタ値は、差検出器６３での現時のカウンタ値と比較される。動作中、第１のカウンタ値は第１の時間にレジスタ１・６１に一時的に格納される。タイマー６７により決められた期間は、第１の時間を第２の時間から離す。第２の時間で、第２のカウンタ値はレジスタ１・６１に一時的に格納され、第１の時間でレジスタ１・６１に一時的に格納された内容は、差検出器６３に電気的に供給される。そのため、第２の時間で、第１の差検出器６３は第１のカウンタ値を第２のカウンタ値と比較する。このように、第１の時間から第２の時間にカウンタ２４に保持された値の安定性が評価される。差検出器６３からの出力信号はＤＩＦＦ６５である。第２の時間で、信号ＤＩＦＦ６５は第１の差検出器６３からの第１のカウンタ値と第２のカウンタ値の差である。
【００４０】
第２の差検出器６４は、出力信号ＤＩＦＦ６５をレジスタ２・６２に保持された値と比較する。レジスタ２・６２は、照合許容値を保持することができる。レジスタ２・６２に保持された照合許容値は、予め決められるかユーザーが設定できるかの一方または両方であることができる。ＤＩＦＦ６５が照合許容値よりも小さい場合、第１の差検出器６３で比較された値は一致していると考えられる。
【００４１】
第２の時間で、第１のカウンタ値と第２のカウンタ値の差がレジスタ２・６２に保持された許容値と比較される。したがって、第２の時間で第２の差検出器６４は、ＤＩＦＦ６５をレジスタ２・６２に保持された照合許容値と比較し、第１のカウンタ値が第２のカウンタ値に実質的に一致するかどうかを判定する。
【００４２】
第２の差検出器６４は入力をロックカウンタ６８に供給する。ロックカウンタ６８は少なくとも２つの入力ポートを有し、信号であるＬＯＣＫ−ＣＯＵＮＴ−ＵＰ入力６０２とＬＯＣＫ−ＣＯＵＮＴ−ＲＥＳＥＴ入力６０１を受信する。アサートされると、ＬＯＣＫ−ＣＯＵＮＴ−ＵＰ入力信号６０２は、ロックカウンタ６８に保持された値を増加するであろう。しかしながら、ＬＯＣＫ−ＣＯＵＮＴ−ＲＥＳＥＴ入力信号６０１がアサートされると、ロックカウンタ６８に保持された値はリセットするであろう。レジスタ２・６２に保持された値がＤＩＦＦ６５よりも小さいと、ＬＯＣＫ−ＣＯＵＮＴ−ＲＥＳＥＴ入力６０１はアサートされることができ、ロックカウンタ６８はゼロにリセットすることができる。レジスタ２・６２に保持された値がＤＩＦＦ６５よりも大きいと、ＬＯＣＫ−ＣＯＵＮＴ−ＵＰ入力６０２はアサートされ、ロックカウンタ６８に保持された値は増加する。
【００４３】
レジスタ２・６２内の許容値が第２の時間でＤＩＦＦ６５よりも大きいと、第１のカウンタ値は第２のカウンタ値に実質的に一致し、ＬＯＣＫ−ＣＯＵＮＴ−ＵＰ６０２がアサートされ、それによりロックカウンタ６８により保持された値を増加させる。ロックカウンタ６８に保持された値がある予め定義された値及び／またはユーザーが設定できる値に達すると、ロック６６はアサートされる。
【００４４】
第３のカウンタ値は、第３の時間でカウンタ２４からレジスタ１・６１に一時的に格納されることができる。第２の時間と第３の時間の間の期間は、タイマー６７により決められる。第３の時間で、第２の時間でレジスタ１・６１に一時的に格納されたカウンタ値は、差検出器６３に移される。また、第３のカウンタ値は第３の時間で差検出器６３に提供される。したがって、第３の時間で第２のカウンタ値は差検出器６３での第３のカウンタ値と比較される。
【００４５】
その結果、第３の時間で、出力ＤＩＦＦ６５は第２のカウンタ値と第３のカウンタ値の差である。ＤＩＦＦ６５は、第３の時間で第２の差検出器６４に提供される。第３の時間で、第２の差検出器６４はＤＩＦＦ６５をレジスタ２・６２に保持された値と比較する。したがって第３の時間で、第２のカウンタ値と第３のカウンタ値の差はレジスタ２・６２に保持された照合許容値と比較される。
【００４６】
レジスタ２・６２における許容値が第３の時間でＤＩＦＦ６５よりも大きい場合、第２のカウンタ値は第３のカウンタ値と実質的に一致する。そのため、ＬＯＣＫ−ＣＯＵＮＴ−ＵＰ６０２は第３の時間でアサートされ、ロックカウンタ６８により保持された値は第３の時間で増加する。したがって、この例において、ロックカウンタ６８は第３の時間での２の値を保持する。予め定義されたロック値が２であると仮定すると、ロック６６は第３の時間でアサートされる。
【００４７】
したがって、上述した図６により、ユーザーが決めた内部許容カウンタ値の数が位相同期ループロックを判定するのに必要とされるため、前述したロック検出にわたって改善することができる。内部許容カウンタ値の数は、ロックカウンタ６８で集計することができる。しかしながら、周期的なタイマーがサンプリング間隔を定義するのに用いられると、誤検出ロック信号を得ることがあり得る。したがって、可変のサンプリング間隔が望ましい。そのため、可変のタイマー６７が望ましい。述べたように、第１の時間と第２の時間の間の期間と、第２の時間と第３の時間の間の期間は、タイマー６７により決められる。可変のタイマーがタイマー６７として用いられる場合、第１の期間は第２の期間と一致する必要はない。
【００４８】
図７は、本発明の実施形態とともに利用することができる可変タイマー７０の一実施形態である。可変タイマー７０は、図６に示したような位相同期ループ回路に実装することができる。例えば、可変タイマー７０は、タイマー６７の代わりに図６のＰＬＬ６０に実装することができる。
【００４９】
可変タイマー７０に含むことができるのは、分周器７２、カウンタ７３、差検出器７５、及び線形フィードバックシフトレジスタ７４である。動作中、可変タイマー７０はクロック信号７１から電気入力を受信する。このクロック信号は分周器７２に電気的に供給することができる。図７に示したように、分周されたクロック信号は、入力としてカウンタ７３に供給される。カウンタ７３は分周されたクロック信号の数をカウントし、この数を差検出器７５の入力に電気的に中継する。また、差検出器７５は線形フィードバックシフトレジスタ７４から電気入力を受信する。
【００５０】
この例において、線形フィードバックシフトレジスタ７４は疑似ランダム４ビット値７９を生成するが、それは任意のビット数を有することができる。線形フィードバックシフトレジスタは当技術分野で知られている。図７に示す実施形態において、４つのレジスタ７０１、７０２、７０３、及び７０４は線形フィードバックシフトレジスタ（ＬＦＳＲ）７４に含まれる。動作中、ＬＦＳＲへのクロック入力がアクティブになった時、ＬＦＳＲ７４のレジスタは、それらの各内容を隣接するレジスタに移す。したがって、７０１のレジスタ値は７０２に移され、７０２のレジスタ値は７０３に移され、７０３のレジスタ値は７０４に移され、７０４及び７０３のレジスタ値はＬＦＳＲフィードバックループ７０５に入力される。ＬＦＳＲフィードバックループ７０５は、排他的論理和ゲートを含み、第３及び第４のレジスタに保持された値は、入力として排他的論理和ゲート７０５に供給される。一番左のレジスタ７０１は、排他的論理和ゲート７０５の出力から新たな値を受信する。
【００５１】
差検出器７５は、線形フィードバックシフトレジスタ７４からの４ビット値７９をカウンタ７３からのＣＬＯＣＫ・ＣＯＵＮＴ７０７と比較する。疑似ランダム値７９は、分周されたクロック信号の数を表すクロックカウント値７０７と比較される。カウンタ７３による出力としての分周されたクロック信号の数が線形フィードバックシフトレジスタ７４の疑似ランダム出力を超える場合、出力信号ＴＩＭＥ７６はＨＩＧＨである。
【００５２】
ＴＩＭＥ出力信号７６は、図６に示すように、ロック検出器回路６０のための疑似ランダムクロック信号として用いられることができる。さらに、ＴＩＭＥ出力信号７６もＬＦＳＲ７４をクロック制御するのに用いられることができる。例えば、ＴＩＭＥ出力信号７６は、ＴＩＭＥ７６出力信号がアサートされた時、新たな疑似ランダム出力が生成されるように、ＬＦＳＲフィードバックループ７４におけるレジスタ７０１−７０４のためのクロック信号として供給されることができる。また、ＴＩＭＥ７６出力信号は、分周されたクロック信号の数を表す新たな値７０７（すなわちゼロ）が差検出器７５に利用できるようになるよう、カウンタリセットループ７０６に供給されることができる。このように、可変タイマー７０は疑似ランダム期間を有する出力を供給する。
【００５３】
図８は、図６に示すロック検出器６０のような本発明によるロック検出器を有する位相同期ループ回路の動作を表すフローチャートである。また図８は、図７に示すような可変タイマーを有する位相同期ループ回路を表す。ステップ８１で、カウンタ２４の値は図６に示すレジスタ１・６１のようなレジスタにコピーされる。ステップ８２で、タイマー３７またはタイマー６７のようなカウンタは、サンプリング間隔期間が経過したかどうかを判定する。時間量がサンプリング間隔期間よりも少ない場合、サンプリング間隔期間が経過するまで、フローチャートはステップ８２にとどまる。サンプリング間隔期間が経過すると、フローチャートはステップ８３に続く。
【００５４】
ステップ８３で、差検出器は一時的に格納されたカウンタ値と現時のカウント値の差を判定する。したがって、レジスタ１・６１に保持される値は、ライン６９から入力される値と比較される。これらのカウンタ値間の差、すなわちデルタは、差検出器６３からＤＩＦＦ信号６５として出力される。ＤＩＦＦ信号６５は第２のレジスタ６２に保持される許容値と比較される。カウンタ値間の差が、ＤＩＦＦ信号６５により表され、図６に示された差検出器６４により判定されるように第２のレジスタ６２に保持される許容値以上であると、ステップ８８でロックカウンタはリセットし、フローチャートはステップ８１に戻る。カウンタ値間の差（すなわち、ＤＩＦＦ信号６５）がレジスタ６２の許容値よりも小さい場合、フローチャートはステップ８４に続く。
【００５５】
ステップ８４で、ロックカウンタ６８は増加される。ステップ８５で、レジスタはロックカウンタ６８の値が十分であるかどうかを判定する。ロックカウンタ６８の値は、予め決められユーザーが定義できるロック値に達する場合、位相同期ループロックを示すのに十分であると考えられる。このユーザーが定義できる値に達することは、位相同期ループロックの状態がＬＯＣＫ６６のような位相同期ループロックを示す出力信号をアサートするのに十分に長く観測されたことを示す。ロックカウンタ６８の値が位相同期ループロックを示すのに十分でない場合、フローチャートはステップ８２に戻る。ロックカウンタ６８の値が予め決められたロック値に達した場合、フローチャートはステップ８６に続く。ステップ８６で、ＬＯＣＫ６６のような位相同期ループロックを示す出力は、アサートされる。
【００５６】
図９は、本発明による疑似ランダムタイマーを用いたロック検出器の改善を示すグラフである。図９は、図５を参照して上述したように誤ってロックを示す問題をこの発明がどのように克服するかを示す。
【００５７】
図９に示されているのは、一定の周期を有する振動信号９２である。再び説明のために、信号９２の値が一定の場合、位相同期ループ回路がロックされると仮定する。信号９２が一定であるかどうかを判定するために、信号９２の値がサンプリングされ、各サンプル時間で取得された値が比較される。この例において、信号９２の値が最初に時間９１でサンプリングされる。信号９２の値が横軸でゼロであると仮定すると、時間９１での信号９２の値はゼロである。期間ｔ１・９０３の後、信号９２は時間９３でサンプリングされる。信号９２の値は再びゼロになる。
【００５８】
その後、信号９２の値は不規則な疑似ランダム間隔（例えば、ｔ１≠ｔ２≠ｔ３≠ｔ４≠ｔ５≠ｔ６≠ｔ７≠ｔ８）でサンプリングされる。そのため、信号９２の値は周期的な間隔でゼロであるが、サンプリングは周期的な間隔で行われていないので、これらのゼロ値はサンプリングされる必要はない。例えば、期間ｔ２・９０５の後、信号９３は時間９３でサンプリングされ、ゼロ以外の結果が得られる。期間ｔ２・９０５は期間ｔ１・９０３と同等ではない。このように、誤ったロック表示が避けられる。例えば、各期間ｔ１・９０３、ｔ２・９０５、ｔ３・９０７、及びｔ４・９０９は他と異なる。
【００５９】
以上の明細書において、本発明は特定の実施形態に関して述べられた。しかしながら、当業者は、様々な変形と変更を特許請求の範囲に記載される本発明の範囲から逸脱することなくなすことができることを理解する。したがって、本明細書及び図面は、限定的な意味ではなく例の意味にあるとみなすべきであり、全てのそのような変形は本発明の範囲内に含まれることを意図されている。
【００６０】
問題に対する利益、他の利点、及び解決策は、特定の実施形態に関して上述された。しかしながら、問題に対する利益、利点、解決策、及び任意の利益、利点、または解決策を生じさせるあるいはより顕著にさせることができる任意の要素は、いずれかまたは全ての請求項の重要な、所要の、または必須の特徴あるいは要素として解釈されるべきではない。
【００６１】
本発明によれば、例えば、以下の視点１乃至２９に記載されるようなロック検出位相同期ループ回路、ロック検出器、及びロック検出の方法が提供可能である。
【００６２】
［視点１］
クロック信号とフィードバック信号を受信し、アップ信号とダウン信号を供給する位相周波数検出器と、
第１のカウンタ値を保持し、前記第１のカウンタ値は前記アップ信号により増加され前記ダウン信号により減少される第１のカウンタと、
前記第１のカウンタ値を受信し、第１の時間でサンプリングされた第１のカウンタ値を第２の時間でサンプリングされた第１のカウンタ値と比較し、前記サンプリングされた第１のカウンタ値同士が実質的に一致するかどうかを判定するロック検出器と、
を備えたロック検出位相同期ループ回路。
【００６３】
［視点２］
さらに第２のカウンタを備え、サンプリングされたカウンタ値が実質的に一致している場合、前記ロック検出器は第２のカウンタ値を増加させる視点１に記載のロック検出位相同期ループ回路。
【００６４】
［視点３］
さらに出力ポートを備え、前記第２のカウンタ値がユーザー定義の値を超えた場合、前記出力ポートはアサートされた信号を供給する視点２に記載のロック検出位相同期ループ回路。
【００６５】
［視点４］
前記ロック検出器は、
第１の時間でサンプリングされた第１のカウンタ値を一時的に格納するよう構成された第１のレジスタと、
一時的に格納された前記第１のカウンタ値を第２の時間でサンプリングされた第１のカウンタ値と比較するよう構成された第１の差検出器と、
前記第１の差検出器の出力を予め決められた値と比較するよう構成された第２の差検出器と、
前記第１の差検出器の前記出力が前記予め決められた値よりも小さい場合、第２のカウンタ値を増加させ、前記第２のカウンタ値が前記ユーザー定義の値に達した場合、出力をアサートするよう構成された第２のカウンタと、
を備える視点１に記載のロック検出位相同期ループ回路。
【００６６】
［視点５］
前記ロック検出器は、前記サンプリングを開始するよう構成されたタイマーをさらに備える視点４に記載のロック検出位相同期ループ回路。
【００６７】
［視点６］
前記タイマーは、疑似ランダムサンプリング間隔を有するようさらに構成されている視点５に記載のロック検出位相同期ループ回路。
【００６８】
［視点７］
前記タイマーは、
疑似ランダム出力を供給するよう構成された線形フィードバックシフトレジスタと、
クロック信号を入力として受信し、分周されたクロック信号を出力として供給するよう構成された分周器と、
値を保持するよう構成されたクロックカウンタであり、前記クロックカウンタ値が前記分周器により作動されるクロックカウンタと、
第１の入力として前記疑似ランダム出力を受信し、第２の入力として前記クロックカウンタ値を受信し、前記クロックカウンタ値が前記疑似ランダム出力よりも大きい場合、アサートされた可変タイマー出力を供給するよう構成された第３の差検出器と、
を備える視点６に記載のロック検出位相同期ループ回路。
【００６９】
［視点８］
約１ＧＨｚよりも大きい出力周波数をさらに含む視点１に記載のロック検出位相同期ループ回路。
【００７０】
［視点９］
カウンタ値を保持し、デジタルカウンタ値を供給するよう構成された第１のカウンタと、
前記デジタルカウンタ値を受信するよう機能するロック検出器であり、
前記デジタルカウンタ値を一時的に格納するよう構成された第１のレジスタと、
一時的に格納された前記デジタルカウンタ値を現時のデジタルカウンタ値と比較する
よう構成された第１の差検出器と、
前記第１の差検出器の出力を予め決められた値と比較するよう構成された第２の差検
出器と、
前記第１の差検出器の出力が前記予め決められた値よりも小さい場合、第２のカウン
タ値を増加させ、前記第２のカウンタ値がユーザー定義の値に達した場合、出力信号をアサートするよう構成された第２のカウンタと、
を備えたロック検出器と、
を備えたロック検出位相同期ループ回路。
【００７１】
［視点１０］
約１ＧＨｚよりも大きい出力周波数をさらに備える視点９に記載のロック検出位相同期ループ回路。
【００７２】
［視点１１］
前記ロック検出器は、
疑似ランダム出力を供給するよう構成された線形フィードバックシフトレジスタと、
クロック信号を入力として受信し、分周されたクロック信号を分周器出力として供給するよう構成された分周器と、
クロックカウンタ値を保持し、前記分周器出力を入力として受信し、前記分周器出力に従って前記クロックカウンタ値を増加させるよう構成されたクロックカウンタと、
第１の入力として前記疑似ランダム出力を受信し、第２の入力として前記クロックカウンタ値を受信し、前記クロックカウンタ値が前記疑似ランダム出力よりも大きい場合、アサートされた可変タイマー出力を供給するよう構成された第３の差検出器と、
をさらに備える視点１０に記載のロック検出位相同期ループ回路。
【００７３】
［視点１２］
位相周波数検出器であり、前記カウンタ値をＵＰ出力信号で増加させ、前記カウンタ値をＤＯＷＮ出力信号で減少させるよう構成された位相周波数検出器と、
チャージポンプであり、前記デジタルカウンタ値を入力として受信し、前記カウンタ値に比例する出力を電圧制御発振器の入力ノードに供給するよう構成されたチャージポンプと、
をさらに備えた視点１１に記載のロック検出位相同期ループ回路。
【００７４】
［視点１３］
第１の差を供給するよう構成された第１の差検出器と、
前記第１の差を受信するよう構成された第２の差検出器と、
前記第１の差が許容範囲内である場合、カウンタ値を増加させるよう構成されたカウンタと、
出力ポートであり、前記カウンタ値が予め決められた値以上である場合、アサートされた信号を供給する出力ポートと、
を備えた回路中でロックを判定するためのロック検出器。
【００７５】
［視点１４］
前記第１の差は、第１の時間で前記第１のレジスタに一時的に格納されたデジタル信号と第２の時間で前記第１の差検出器に供給されたデジタル信号との差を含み、前記第１の差は前記第２の時間で判定される視点１３に記載のロック検出器。
【００７６】
［視点１５］
前記第１の時間と前記第２の時間の間の期間を決定するよう構成されたタイマーをさらに備える視点１４に記載のロック検出器。
【００７７】
［視点１６］
前記可変タイマーは、
疑似ランダム出力を供給するよう構成された線形フィードバックシフトレジスタと、
クロック信号を入力として受信し、分周されたクロック信号を分周器出力として供給するよう構成された分周器と、
値を保持し、前記分周器出力を入力として受信するよう構成されたクロックカウンタであり、前記分周器出力に従って前記値を増加させるよう構成されたクロックカウンタと、
第１の入力として前記疑似ランダム出力を受信し、第２の入力として前記クロックカウンタにより保持された前記値を受信し、前記クロックカウンタにより保持された値が前記疑似ランダム出力よりも大きい場合、アサートされた可変タイマー出力を供給するよう構成された第３の差検出器と、
を備える視点１５に記載のロック検出器。
【００７８】
［視点１７］
前記可変タイマーは、
前記線形フィードバックシフトレジスタをアサートされた前記可変タイマー出力でクロック制御するよう構成され、前記クロック制御することは新たな疑似ランダム出力を生成するシフトレジスタフィードバックループと、
前記クロックカウンタをアサートされた前記可変タイマー出力でリセットするよう構成されたクロックカウンタフィードバックループと、
をさらに備える視点１６に記載のロック検出器。
【００７９】
［視点１８］
前記ロック検出器は、予め決められた値を保持するよう構成された第２のレジスタをさらに備え、前記第２の差検出器は、さらに前記予め決められた値を受信し、前記第１の差を前記予め決められた値と比較するよう構成された視点１７に記載のロック検出器。
【００８０】
［視点１９］
前記第２の差検出器により供給された前記出力はカウントアップ信号を含み、前記カウントアップ信号は、前記第１の差が前記予め決められた値よりも小さい場合にアサートされ、さらに前記カウンタは、前記カウントアップ信号がアサートされた時に前記カウンタ値を増加させるよう構成されている視点１８に記載のロック検出器。
【００８１】
［視点２０］
前記第２の差検出器により供給された前記出力はリセット信号を含み、前記リセット信号は、前記第１の差が前記予め決められた値よりも大きい場合にアサートされ、さらに前記カウンタは、前記リセット信号がアサートされた時に前記カウンタ値をリセットするよう構成されている視点１９に記載のロック検出器。
【００８２】
［視点２１］
前記ロック検出器は、位相同期ループ回路のロックを判定するよう構成され、前記位相同期ループ回路は約１ＧＨｚよりも大きい出力周波数を有する視点１９に記載のロック検出器。
【００８３】
［視点２２］
位相同期ループ回路（ＰＬＬ）のためのロック検出の方法であり、
第１の時間で第１のカウンタ値を取得することと、
第２の時間で第２のカウンタ値を取得することと、
前記第１のカウンタ値を前記第２のカウンタ値と比較し第１の差を取得することと、
前記第１の差が許容範囲内である場合にロックカウンタ値を増加させることと、
前記ロックカウンタ値が予め決められた値に達した時にロックカウンタ出力をアサートすることと、
を含む方法。
【００８４】
［視点２３］
前記第１の差が前記許容範囲内でない場合に前記ロックカウンタ値をリセットすることをさらに含む視点２２に記載の方法。
【００８５】
［視点２４］
第３の時間で第３のカウンタ値を取得することと、
前記第２のカウンタ値を前記第３のカウンタ値と比較し第２の差を取得することと、
前記第２の差が前記許容範囲内である場合に前記ロックカウンタ値を増加させることと、
前記第２の差が前記許容範囲内でない場合に前記ロックカウンタ値をリセットすることと、
をさらに含む視点２３に記載の方法。
【００８６】
［視点２５］
第１の時間間隔は前記第１の時間を前記第２の時間から離し、第２の時間間隔は前記第２の時間を前記第３の時間から離し、前記第１の時間間隔は前記第２の時間間隔と同等でない視点２４に記載の方法。
【００８７】
［視点２６］
値を生成し前記第１及び第２の時間間隔を定義することをさらに含む視点２５に記載の方法。
【００８８】
［視点２７］
前記第１のカウンタ値を前記第２のカウンタ値と比較し第１の差を取得することは、
前記第１のカウンタ値を第１の時間で第１のレジスタに格納することと、
第１の差検出器で、格納された前記第１のカウンタ値を第２の時間で前記第２のカウンタ値と比較することと、
を含む視点２６に記載の方法。
【００８９】
［視点２８］
前記第２のカウンタ値を前記第３のカウンタ値と比較し前記第２の差を取得することは、
前記第２のカウンタ値を前記第２の時間で前記第１のレジスタに格納することと、
第１の差検出器で、格納された前記第２のカウンタ値を第３の時間で前記第３のカウンタ値と比較することと、
を含む視点２７に記載の方法。
【００９０】
［視点２９］
前記位相同期ループ回路を約１ＧＨｚよりも大きい出力周波数とともに構成することをさらに含む視点２８に記載の方法。
【図面の簡単な説明】
【００９１】
【図１】ロック検出器を有し本発明により構成された位相同期ループ回路のブロック図。
【図２】図１の位相同期ループ回路１０に示されるチャージポンプ１４のようなデジタルチャージポンプのブロック図。
【図３】本発明によるロック検出器の一実施形態。
【図４】本発明によるロック検出器を有する位相同期ループ回路の動作を表すフローチャート。
【図５】一定のサンプリング周波数を有するロック検出器の一つの潜在的制限を示すグラフ。
【図６】本発明によるロック検出器の一実施形態。
【図７】本発明による可変タイマーの一実施形態。
【図８】本発明によるロック検出器を有する位相同期ループ回路の動作を表すフローチャート。
【図９】本発明によるロック検出器の改善を示すグラフ。
【技術分野】
【０００１】
本発明は、位相同期ループ回路に関し、特にＰＬＬ回路のロックの検出に関する。
【背景技術】
【０００２】
位相同期ループは、デジタルエレクトロニクス、信号遠隔測定、及び通信アプリケーションのような様々な用途に広く用いられている。典型的なＰＬＬは、位相周波数検出器、チャージポンプ、及び電圧制御発振器を含むことができる。
【０００３】
位相同期ループ集積回路は、入力周波数信号を受信し、発振器周波数出力信号を生成する。発振器出力信号の周波数は、入力信号の周波数の倍数であることができる。ＰＬＬは、ＰＬＬがある許容範囲内の入力周波数信号の倍数である周波数を有する発振器出力信号を生成するとき、ロックされたと言われる。なお、１の倍数も可能である。ＰＬＬ回路を用いたいくつかの用途は、ＰＬＬロックに関する情報を用いることができる。有用な情報は、ＰＬＬ回路がロックされたかどうかと、ロックがいつ達成されたかを含むことができる。
【０００４】
従来技術には、ＰＬＬロックを判定するための装置及び方法がある。しかしながら、そのような装置及び方法のいくつかは、ＰＬＬがロックを達成したことを誤って示すことが時にはある。したがって、ＰＬＬロックがより確実に判定されるようにＰＬＬ回路を構成することが望ましい。さらに、そのような従来技術のロック装置及び方法は、可能とするために複雑な回路を必要とすることがあり、これらの複雑な回路は大きな実装面積を有する可能性がある。ＰＬＬの実装面積とその関連する回路を削減することが望ましい。これは、特にＣＭＯＳ技術を用いて製造されるＰＬＬ回路を考慮する場合に当てはまる。したがって、削減された実装面積サイズを有することができる比較的簡単な回路を用いてＰＬＬロックを判定することが望ましい。
【発明の開示】
【課題を解決するための手段】
【０００５】
位相同期ループロック検出を改善するためのシステム及び装置が開示される。特に、デジタルカウンタをＰＬＬ回路に挿入し、カウンタ値の安定性を評価するよう構成されたロック検出回路にカウンタの値を供給する。
【０００６】
述べられるシステム及び方法は、ＰＬＬロックの誤った表示の発生を減らす。カウンタは、ＰＬＬ回路の位相−周波数検出器とチャージポンプとの間に挿入されることが好ましいであろう。この構成において、カウンタ値は位相−周波数検出器により作動されるので、実質的に一定のカウンタ値は、ＰＬＬロックを示す。デジタルカウンタ値は、ＰＬＬデジタルチャージポンプとロック検出回路に同時に供給されることができる。ロック検出回路は、ＰＬＬロック検出された出力をアサートする前のユーザー定義の期間に対するカウンタ値の安定性を検出する。ロック検出器は、いつカウンタ値間の差がユーザー定義の許容値未満になるかを判定するためにレジスタと差検出器を含む。ロック検出器は、カウンタ値がカウンタ値の変動周波数と同じ周波数でサンプリングされる場合、生じる可能性があるＰＬＬロックの誤表示を避けるために可変タイマーを含むことができる。
【０００７】
一実施形態において、ロック検出位相同期ループ回路は、位相周波数検出器（ＰＦＤ）、第１のカウンタ、チャージポンプ、及びロック検出器を含む。ロック検出器は、時間にわたってカウンタ値の安定性を評価する。ロック検出器は、サンプリングされたカウンタ値が実質的に一致している場合、第２のカウンタ値を増加させる。ＰＬＬロックを示す出力信号は、第２のカウンタ値がユーザー定義の値を超えた時、ロック検出器によりアサートされる。また、実施形態はカウンタ値を得るための疑似サンプリング間隔を有するタイマーを含むことができる。そのような可変タイマーは、線形フィードバックシフトレジスタを含むことができる。
【０００８】
一実施形態において、本発明による装置は、実質的に安定したデジタル信号を検出する。そのような装置は、ロック検出器と呼ばれることがある。そのようなロック検出器は、デジタル信号入力ポートと、デジタル信号を一時的に格納するための第１のレジスタと、第１のレジスタに一時的に格納された第１の入力を入力ポートからの第２の入力と比較するための第１の差検出器と、第１の差検出器の出力を許容値と比較するための第２の差検出器と、許容値が第１の差検出器の出力よりも大きい場合に増加するカウンタと、カウンタ値が予め決められた値に達した時にアサートされた信号を供給する出力ポートとを含むことができる。許容値が第１の差検出器の出力よりも小さい場合、カウンタ値はリセットすることができる。許容値及び／または予め決められた値は、付加的なレジスタに保持することができ、そのような値はユーザーが設定できる。ロック検出器も可変タイマーを含むことができる。
【０００９】
他の実施形態において、本発明は位相同期ループ回路におけるロック検出のための方法を含む。この方法は、様々な時間でＰＬＬ基準信号をＰＬＬフィードバック信号と比較し値を取得することと、それらの値を互いに比較し差を取得することとを含む。この方法は、さらに差が許容範囲内にあるかどうかを判定することと、そうであればカウンタ値を増加させることとを含む。この方法は、差が許容範囲内に無い場合、カウンタ値をリセットすることを含むことができる。また、この方法はカウンタ値が予め決められた値に達した時にカウンタ出力信号をアサートすることを含み、ここでアサートされたカウンタ出力はＰＬＬロックを示す。
【００１０】
したがって、他の実施形態中で、ロック検出を含む改善されたＰＬＬ回路、ＰＬＬロックを検出する改善された方法、及びロックが実質的に安定したデジタル信号により特徴づけられることができるロック検出器が提供される。
【００１１】
本発明の技術的な利点は、実質的に安定したデジタル信号の観測によりＰＬＬロックを検出できる能力である。特に、カウンタは、ＰＬＬ入力信号をＰＬＬフィードバック信号と比較し信号間の差を示す出力を供給する位相−周波数検出器からの入力をカウンタが受信するように、ＰＬＬ回路に組み込まれている。そのため、位相−周波数検出器からのカウンタが受信する入力が、実質的に安定した値を有すると観測される場合、ＰＬＬはロックされたものと識別される。
【００１２】
本発明により提供される他の利点は、ＰＬＬロックの誤った表示の数の削減である。ユーザー定義の期間に対して安定したカウンタ値を観測することにより、そのような誤った表示を削減することができる。
【００１３】
同様に、誤ったロック表示は可変タイマーを用いることにより避けることができ、比較のためにカウンタ値を取得することができる。疑似ランダム周波数でサンプリングをすることで、周期的な位相同期ループフィードバックシステム周波数に一致する周波数でサンプリングすることを防ぐことができる。
【００１４】
さらに本発明による他の利点は、他の位相同期ループロック装置と比べて実装面積が削減されることである。実装面積の削減は、ＣＭＯＳ技術を用いて製造される位相同期ループ回路にとって特に重要であり得る。
【００１５】
これらの、そして他の本発明の観点は、以下の説明及び添付の図面とともに考慮することにより、より良く認識でき理解できる。以下の説明では、本発明の様々な実施形態とその多くの具体的な詳細を示しているが、例として与えられており限定としてではない。多くの代替、変形、付加、または再配置が本発明の範囲内でなされることができ、本発明はそのような全ての代替、変形、付加、または再配置を含む。
【発明を実施するための最良の形態】
【００１６】
本明細書に添付されその一部を成す図面は、本発明のある観点を図示するために含まれている。本発明の、及び本発明が提供されるシステムの構成要素と作用のより明瞭な効果は、図面に示される典型的な、それゆえ限定されない実施形態を参照することにより、より容易に明らかになるであろう。図面では、同一の参照符号は同じ構成要素を示す。なお、図面中で示された形状特徴は必ずしも縮尺に従って描かれる必要はない。
【００１７】
本発明とその様々な特徴及び利点が、添付の図面に示され以下の説明で詳しく述べられる限定されない実施形態を参照してより十分に説明される。よく知られた出発材料、加工技術、構成要素及び装置の説明は、本発明を細部にわたって不必要に不明瞭にしないために省略される。しかしながら、詳細な説明と具体例は、本発明の好ましい実施形態を示すが、限定としてではなく例としてのみ提供されることを理解すべきである。本明細書を読んだ後、添付の特許請求の範囲の範囲から逸脱しないこの開示から、当業者には様々な代替、変形、追加及び再配置が明らかになるであろう。
【００１８】
図１は、ロック検出器を有する位相同期ループ電気回路の一実施形態のブロック図である。位相同期ループ回路１０は、図１に示すように、位相−周波数検出器１２、チャージポンプ１４、及び電圧制御発振器１６を含む。カウンタ２４及びロック検出器２３が、位相−周波数検出器１２とチャージポンプ１４の間に配置され電気的に結合されており、ここでチャージポンプ１４とロック検出器２３は、それぞれカウンタ２４から入力を受信する。ノード Ｎ１９は、チャージポンプ１４の出力を電圧制御発振器１６への入力に電気的に結合する。ノード Ｎ１９と接地２１との間には、コンデンサ２０が配置され、電気的に結合されている。電圧制御発振器１６は、出力信号ＰＬＬ ｏｕｔ１８を供給し、これは分周器１７を介して送られ、フィードバック信号ＦＢ１３になる。
【００１９】
位相−周波数検出器１２は、入力基準信号ＲＥＦ１１の位相及び周波数をフィードバック信号ＦＢ１３の位相及び周波数と比較する。位相−周波数検出器１２は、入力基準信号ＲＥＦ１１とフィードバック信号ＦＢ１３の比較から、差信号を生成する。位相−周波数検出器１２は、正の差信号ＵＰ１０１と負の差信号ＤＯＷＮ１０３を生成する。ＵＰ信号１０１とＤＯＷＮ信号１０３は、カウンタ２４に供給される。カウンタ２４は、ＵＰ信号１０１及び／またはＤＯＷＮ信号１０３に従って変化する値を保持する。例えば、カウンタ２４により保持される値は、パルスがＵＰ信号１０１からの入力として受信されるごとに増加し、パルスがＤＯＷＮ信号１０３からの入力として受信されるごとに減少することができる。カウンタ２４は、このカウンタ値を入力としてチャージポンプ１４に供給する。次に、チャージポンプ１４は電流Ｉｃ２２を生成し、ここで電流Ｉｃ２２はカウンタ２４により保持される値に実質的に比例する。
【００２０】
Ｉｃ２２は、入力信号として電圧制御発振器１６に供給される。次に、電圧制御発振器１６は周期的な信号ＰＬＬ ｏｕｔ１８を生成する。周期的な信号ＰＬＬ ｏｕｔ１８は、入力として分周器１７に供給され、次に、分周器１７はフィードバック信号ＦＢ１３を入力として位相−周波数検出器１２に供給する。フィードバック信号ＦＢ１３と基準信号ＲＥＦ１１の差は、位相−周波数検出器１２により検出され、カウンタ２４に保持されたカウンタ値は、これらの信号間の差に従って変化する。したがって、カウンタ２４により保持された値が変化すると、電流Ｉｃ２２は変化し得る。
【００２１】
そのため、出力Ｉｃ２２は、カウンタ２４により保持された値が一定のままである時、一定であることができる。カウンタ２４により保持された値は、電流源ＵＰ１０１及びＤＯＷＮ１０３が実質的に一定のままである時、実質的に一定のままであり、位相−周波数検出器１２が入力信号ＲＥＦ１１とＦＢ１３の間の有るか無しかの差を検出することを示す。位相同期ループロックで、信号ＲＥＦ１１とＦＢ１３は実質的に同一である。その結果、カウンタ２４により保持された値は、位相同期クループ回路１０がロックされている間、実質的に一定のままである。
【００２２】
位相同期ループ回路１０は、ロック検出器２３とともに構成されており、位相同期ループ回路１０がロック状態にあるかどうかを判定する。ロック検出器２３はカウンタ２４からの入力を用い、位相同期ループ回路１０がロックされたかどうかを判定する。本発明に従って、ロック検出器２３の一実施形態は、カウンタ値２４がある期間にわたって実質的に一定のままであるかどうかを判定するよう構成されている。他の実施形態において、カウンタ値は疑似ランダムにサンプリングされ、位相同期ループがロック状態にあるかどうかを判定するために比較される（例えば、比較値は実質的に一定であり、変化しないか、予め決められた時間にわたる定義された量内で変化する場合）。
【００２３】
図２は、図１の位相同期ループ回路１０において用いられるチャージポンプ１４の一実施形態のブロック図である。チャージポンプ１４は、カウンタ２４からの複数ラインの入力を受信することができる。図示する構成において、チャージポンプ１４はカウンタ２４から「Ｍ」入力ラインを受信し、ここで「Ｍ」は任意の数のビットであることができるが、「Ｍ」はこの例において任意の偶数である。チャージポンプ１４は、各入力ラインに対応し、各入力ラインにより制御される電流源を含むことができる。
【００２４】
図２は、「Ｍ」電流源を含むチャージポンプ１４を示す。電流源の半分は正の電流源であり、半分は負の電流源である。図に示すように、正の電流源はＩ０ｐ２６０、Ｉ１ｐ２６１、Ｉ２ｐ２６２、Ｉ３ｐ２６３、…、Ｉ（（Ｍ−１）／２）ｐ２６（（Ｍ−１）／２）及びＩ（Ｍ／２）ｐ２６（Ｍ／２）を含み、ここでＩ０ｐ２６０はＩ１ｐ２６１よりも小さく、Ｉ１ｐ２６１はＩ２ｐ２６２よりも小さい、その他である。また、負の電流源がＩ０ｎ２７０、Ｉ１ｎ２７１、Ｉ２ｎ２７２、Ｉ３ｎ２７３、…、Ｉ（（Ｍ−１）／２）ｎ２７（（Ｍ−１）／２）及びＩ（Ｍ／２）ｎ２７（Ｍ／２）を含み、ここでＩ０ｎ２７０はＩ１ｎ２７１の絶対値未満である絶対値を有し、Ｉ１ｎ２７１は絶対値Ｉ２ｎ２７２未満の絶対値を有する、その他である。各電流源は、スイッチを閉じることによりノード Ｎ２２に電気的に結合することができる。例として、スイッチ２０６を閉じると電流源Ｉ０ｐ２６０はノード Ｎ２２に結合するであろう。他の例として、スイッチ２０７を閉じると電流源Ｉ０ｎ２７０はノード Ｎ２２に結合するであろう。
【００２５】
上述したように、カウンタ２４により保持された値は、ＵＰ信号１０１及びＤＯＷＮ信号１０３に従って増加または減少させることができる。この値は、カウンタ２４から「Ｍ」出力ライン２８を介してチャージポンプ１４に出力され、ここで各出力ラインは特定の電流源を制御することができる。正の電流源２６Ｘ及び負の電流源２７Ｘは、電流Ｉｃ２２を生成することができる。そのため、電流Ｉｃ２２はＵＰ信号１０１及びＤＯＷＮ信号１０３に従って増加または減少することができる。カウンタ２４の値、したがって電流Ｉｃ２２の値は、カウンタ２４への入力（例えば、ＵＰ信号１０１及びＤＯＷＮ信号１０３）が実質的に変化が無いままである時、固定であることができる。
【００２６】
図３は、図１における位相同期ループ回路１０で用いられることができるようなロック検出器２３の一構成である。ロック検出器２３は、レジスタ１・３１、第１の差検出器３３、第２の差検出器３４、レジスタ２・３２、及びタイマー３７を含むことができる。タイマー３７は、レジスタ１・３１、第１の差検出器３３、第２の差検出器３４、及びレジスタ２・３２の各々の動作を開始するために信号を供給するよう動作可能であり、これらに電気的に結合されている。動作中、ロック検出器２３は、受信「Ｍ」入力ライン３９に電気的に結合されており、ここで「Ｍ」は任意のビット数であることができるが、この例では「Ｍ」は任意の偶数である。図に示すように、「Ｍ」入力ライン３９はレジスタ１・３１と第１の差検出器３３の各々に電気的に結合することができる。また、レジスタ１・３１は入力信号を第１の差検出器３３に供給する。したがって、第１の差検出器３３はレジスタ１・３１から及び入力ライン３９からの受信入力に結合されており、ここで入力ライン３９はカウンタ２４の値を送信する。そのため、第１の差検出器３３は、ある期間にわたるカウンタ値の変化を判定するよう構成されている。この期間は、周期的なタイマー３７により決めることができる。
【００２７】
ロック検出器２３の動作中、タイマー３７により示される期間が経つと、一時的に格納されたカウンタ値は現時のカウンタ値と比較される。動作中、第１のカウンタ値は、第１の時間にレジスタ１・３１に一時的に格納される。タイマー３７により決められた期間は、第１の時間を第２の時間から離す。第２の時間で、第２のカウンタ値はレジスタ１・３１に一時的に格納され、第１の時間でレジスタ１・３１に一時的に格納された内容は差検出器３３に提供される。そのため、第２の時間で、第１の差検出器３３は第１のカウンタ値を第２のカウンタ値と比較する。このように、第１の時間から第２の時間までにカウンタ２４に保持された値の安定性が評価される。差検出器３３からの出力はＤＩＦＦ３５である。第２の時間で、ＤＩＦＦ３５は第１のカウンタ値と第２のカウンタ値の差である。
【００２８】
第２の差検出器３４は、ＤＩＦＦ３５をレジスタ２・３２に保持された値と比較する。レジスタ２・３２内に保持された値は、位相同期ループロックでのカウンタ値間の予め決められた最大許容差であることができる。第２の差検出器３４の出力は、ＬＯＣＫ３６である。一実施形態において、レジスタ２・３２に保持された値がＤＩＦＦ３５よりも大きい場合、ＬＯＣＫ３６はアサートされる。そのため、出力信号ＬＯＣＫ３６は、第１のカウンタ値と第２のカウンタ値の差がレジスタ２・３２に保持された許容値よりも小さい場合、アサートされることができ、ここで許容値はロック状態にあるための位相同期ループに対するカウンタ値間の最大許容差を表す。
【００２９】
図４は、図３に示すロック検出器２３のようなロック検出器を有する位相同期ループ回路の動作を表すフローチャートである。ステップ４１で、カウンタ値は図３に示すレジスタ１・３１のようなレジスタにコピーされる。ステップ４２で、タイマー３７のようなタイマーは、サンプリング間隔期間が経過したかどうかを判定する。経過した期間がサンプリング間隔よりも短い場合、フローチャートはサンプリング間隔期間が経過するまでステップ４２にとどまる。サンプリング間隔期間が経過すると、フローチャートはステップ４３に続く。
【００３０】
ステップ４３で、差検出器は一時的に格納された値と現時の値の差を判定する。例えば、図３における第２の差検出器３４は、一時的に格納された値と現時の値を比較する第１の差検出器３３の出力がレジスタ３２に保持された許容値よりも小さいかどうかを判定する。第１の差検出器３３の出力であるＤＩＦＦ３５が許容値よりも大きい場合、フローチャートはステップ４１に戻る。ステップ４１で、新たな値がレジスタ１・３１のようなレジスタに読み込まれ、フローチャートはステップ４２に続く。
【００３１】
ステップ４３で、差ＤＩＦＦ３５が図３における第２の差検出器３４により許容値よりも小さいと判定された場合、出力信号ＬＯＣＫ３６は第２の差検出器３４によりアサートされる（例えば、図３に示すように）。そのため、図３に示すロック検出器は、許容値内に適合する２つのカウンタ値が検出されると、ロック検出信号をアサートする。したがって、ステップ４４は位相同期ループロック状態が判定されたことを示すことを表す。ステップ４４で、位相同期ループロックの表示が供給される。
【００３２】
図５は、ロック検出器が位相同期ループロックを誤って示す可能性がある図３の上述したロック検出器の潜在的制限を示すグラフである。特に、サンプリング周波数を決定するための一定期間を有するタイマーを用いるロック検出器の少なくとも１つの制限が示されている。図５に示されているのは、カウンタ２４に保持されたカウンタ値を表し一定期間ｔ１・５１を有する振動信号５２である。
【００３３】
説明のために、信号５２の値が一定の場合に位相同期ループ回路はロックされていると仮定する。信号５２が一定であるかどうかを判定するために、信号５２の値が周期的にサンプリングされ、各サンプリング時間に取得された値が比較される。この例では、信号５２の値はｔ１・５１の間隔でサンプリングされ、信号５２の値は最初に時間５３で、その後時間５４乃至５８でサンプリングされる。
【００３４】
周期的なサンプリング間隔のための期間が一定である場合、周期的な信号と同位相である値をサンプリングすることが可能である。そのため、サンプリング周波数は、サンプリングされた周期的な信号の周波数に対応することができる。これは、サンプリングが周期的な信号の周期的な変曲点に対応して行われるため、問題になり得る。そのため、サンプリングは、周期的な信号において信号値が正から負へ遷移する点またはその点の近くで行われることができる。すなわち、信号５２の値が横軸でゼロと仮定すると、信号値がゼロまたはゼロの近くである時、サンプリングを行うことができる。
【００３５】
例えば、図５に示されているのは、値が時間ｔ１・５１ごとにサンプリングされる状況である。最初のサンプリングが時間５３で行われ、信号５２の値は時間５３でほぼゼロである。次のサンプリングは時間５４で行われ、信号５２の値は再びほぼゼロである。このように、誤検出位相同期ループロックを実現する可能性がある。多くのサンプルにもかかわらず、時間５５、５６、５７、または５８での例をあげると、誤検出位相同期ループロック表示が得られる。誤検出位相同期ループロック表示は、サンプリング周波数が周期的な信号に適合し、かつ周期的な信号がゼロまたはゼロに近いときにサンプルが得られる場合、周期的なサンプリング間隔を与えられ得る。また、誤検出位相同期ループロック表示は、サンプリング周波数が周期的な信号に適合し、かつサンプリングされた周期的な信号が一定の振幅を有する場合、周期的なサンプリング間隔を与えられ得る。
【００３６】
図６は、本発明によるロック検出器の一実施形態であり、本発明はこの制限に取り組む。改善されたロック検出器６０は図１に示すような位相同期ループ回路で実施できる。例えば、ロック検出器６０は、図１の位相同期ループ回路１０においてロック検出器２３として実施できる。
【００３７】
ロック検出器６０に含むことができるのは、レジスタ１・６１、第１の差検出器６３、第２の差検出器６４、レジスタ２・６２、タイマー６７、及びロックカウンタ６８である。タイマー６７は、レジスタ１・６１、第１の差検出器６３、第２の差検出器６４、レジスタ２・６２、及びロックカウンタ６８の各々の最初の動作に信号を供給するように構成されており、これらに電気的に結合されている。図１を参照して上述したように、位相−周波数検出器１２は正の差信号ＵＰ１０１と負の差信号ＤＯＷＮ１０３を生成する。ＵＰ信号１０１とＤＯＷＮ信号１０３は入力としてカウンタ２４に供給される。動作中、ロック検出器６０は、カウンタ２４から「Ｍ」入力ライン６９を受信し、ここで「Ｍ」は任意のビット数であることができるが、この例では「Ｍ」は任意の偶数である。これらの「Ｍ」入力ラインはカウンタ２４に保持された値を送信する。カウンタ２４に保持された値は、差信号であるＵＰ信号１０１及びＤＯＷＮ信号１０３により、それぞれ増加及び減少される。
【００３８】
カウンタ２４は、レジスタ１・６１、第１の差検出器６３、及びチャージポンプ１４に電気的に結合されている。カウンタ２４により保持された値は、「Ｍ」入力ライン６９により送信され、レジスタ１・６１、第１の差検出器６３、及びチャージポンプ１４に同時に供給されることができる。また、第１の差検出器６３はレジスタ１・６１により一時的に格納された入力を受信する。したがって、第１の差検出器６３はカウンタ値の安定性を評価するよう構成される。タイマー６７は比較されたカウンタ値間の期間を決める。
【００３９】
ロック検出器６０の動作中、タイマー６７により示された期間が経過すると、レジスタ１・６１に保持された一時的に格納されたカウンタ値は、差検出器６３での現時のカウンタ値と比較される。動作中、第１のカウンタ値は第１の時間にレジスタ１・６１に一時的に格納される。タイマー６７により決められた期間は、第１の時間を第２の時間から離す。第２の時間で、第２のカウンタ値はレジスタ１・６１に一時的に格納され、第１の時間でレジスタ１・６１に一時的に格納された内容は、差検出器６３に電気的に供給される。そのため、第２の時間で、第１の差検出器６３は第１のカウンタ値を第２のカウンタ値と比較する。このように、第１の時間から第２の時間にカウンタ２４に保持された値の安定性が評価される。差検出器６３からの出力信号はＤＩＦＦ６５である。第２の時間で、信号ＤＩＦＦ６５は第１の差検出器６３からの第１のカウンタ値と第２のカウンタ値の差である。
【００４０】
第２の差検出器６４は、出力信号ＤＩＦＦ６５をレジスタ２・６２に保持された値と比較する。レジスタ２・６２は、照合許容値を保持することができる。レジスタ２・６２に保持された照合許容値は、予め決められるかユーザーが設定できるかの一方または両方であることができる。ＤＩＦＦ６５が照合許容値よりも小さい場合、第１の差検出器６３で比較された値は一致していると考えられる。
【００４１】
第２の時間で、第１のカウンタ値と第２のカウンタ値の差がレジスタ２・６２に保持された許容値と比較される。したがって、第２の時間で第２の差検出器６４は、ＤＩＦＦ６５をレジスタ２・６２に保持された照合許容値と比較し、第１のカウンタ値が第２のカウンタ値に実質的に一致するかどうかを判定する。
【００４２】
第２の差検出器６４は入力をロックカウンタ６８に供給する。ロックカウンタ６８は少なくとも２つの入力ポートを有し、信号であるＬＯＣＫ−ＣＯＵＮＴ−ＵＰ入力６０２とＬＯＣＫ−ＣＯＵＮＴ−ＲＥＳＥＴ入力６０１を受信する。アサートされると、ＬＯＣＫ−ＣＯＵＮＴ−ＵＰ入力信号６０２は、ロックカウンタ６８に保持された値を増加するであろう。しかしながら、ＬＯＣＫ−ＣＯＵＮＴ−ＲＥＳＥＴ入力信号６０１がアサートされると、ロックカウンタ６８に保持された値はリセットするであろう。レジスタ２・６２に保持された値がＤＩＦＦ６５よりも小さいと、ＬＯＣＫ−ＣＯＵＮＴ−ＲＥＳＥＴ入力６０１はアサートされることができ、ロックカウンタ６８はゼロにリセットすることができる。レジスタ２・６２に保持された値がＤＩＦＦ６５よりも大きいと、ＬＯＣＫ−ＣＯＵＮＴ−ＵＰ入力６０２はアサートされ、ロックカウンタ６８に保持された値は増加する。
【００４３】
レジスタ２・６２内の許容値が第２の時間でＤＩＦＦ６５よりも大きいと、第１のカウンタ値は第２のカウンタ値に実質的に一致し、ＬＯＣＫ−ＣＯＵＮＴ−ＵＰ６０２がアサートされ、それによりロックカウンタ６８により保持された値を増加させる。ロックカウンタ６８に保持された値がある予め定義された値及び／またはユーザーが設定できる値に達すると、ロック６６はアサートされる。
【００４４】
第３のカウンタ値は、第３の時間でカウンタ２４からレジスタ１・６１に一時的に格納されることができる。第２の時間と第３の時間の間の期間は、タイマー６７により決められる。第３の時間で、第２の時間でレジスタ１・６１に一時的に格納されたカウンタ値は、差検出器６３に移される。また、第３のカウンタ値は第３の時間で差検出器６３に提供される。したがって、第３の時間で第２のカウンタ値は差検出器６３での第３のカウンタ値と比較される。
【００４５】
その結果、第３の時間で、出力ＤＩＦＦ６５は第２のカウンタ値と第３のカウンタ値の差である。ＤＩＦＦ６５は、第３の時間で第２の差検出器６４に提供される。第３の時間で、第２の差検出器６４はＤＩＦＦ６５をレジスタ２・６２に保持された値と比較する。したがって第３の時間で、第２のカウンタ値と第３のカウンタ値の差はレジスタ２・６２に保持された照合許容値と比較される。
【００４６】
レジスタ２・６２における許容値が第３の時間でＤＩＦＦ６５よりも大きい場合、第２のカウンタ値は第３のカウンタ値と実質的に一致する。そのため、ＬＯＣＫ−ＣＯＵＮＴ−ＵＰ６０２は第３の時間でアサートされ、ロックカウンタ６８により保持された値は第３の時間で増加する。したがって、この例において、ロックカウンタ６８は第３の時間での２の値を保持する。予め定義されたロック値が２であると仮定すると、ロック６６は第３の時間でアサートされる。
【００４７】
したがって、上述した図６により、ユーザーが決めた内部許容カウンタ値の数が位相同期ループロックを判定するのに必要とされるため、前述したロック検出にわたって改善することができる。内部許容カウンタ値の数は、ロックカウンタ６８で集計することができる。しかしながら、周期的なタイマーがサンプリング間隔を定義するのに用いられると、誤検出ロック信号を得ることがあり得る。したがって、可変のサンプリング間隔が望ましい。そのため、可変のタイマー６７が望ましい。述べたように、第１の時間と第２の時間の間の期間と、第２の時間と第３の時間の間の期間は、タイマー６７により決められる。可変のタイマーがタイマー６７として用いられる場合、第１の期間は第２の期間と一致する必要はない。
【００４８】
図７は、本発明の実施形態とともに利用することができる可変タイマー７０の一実施形態である。可変タイマー７０は、図６に示したような位相同期ループ回路に実装することができる。例えば、可変タイマー７０は、タイマー６７の代わりに図６のＰＬＬ６０に実装することができる。
【００４９】
可変タイマー７０に含むことができるのは、分周器７２、カウンタ７３、差検出器７５、及び線形フィードバックシフトレジスタ７４である。動作中、可変タイマー７０はクロック信号７１から電気入力を受信する。このクロック信号は分周器７２に電気的に供給することができる。図７に示したように、分周されたクロック信号は、入力としてカウンタ７３に供給される。カウンタ７３は分周されたクロック信号の数をカウントし、この数を差検出器７５の入力に電気的に中継する。また、差検出器７５は線形フィードバックシフトレジスタ７４から電気入力を受信する。
【００５０】
この例において、線形フィードバックシフトレジスタ７４は疑似ランダム４ビット値７９を生成するが、それは任意のビット数を有することができる。線形フィードバックシフトレジスタは当技術分野で知られている。図７に示す実施形態において、４つのレジスタ７０１、７０２、７０３、及び７０４は線形フィードバックシフトレジスタ（ＬＦＳＲ）７４に含まれる。動作中、ＬＦＳＲへのクロック入力がアクティブになった時、ＬＦＳＲ７４のレジスタは、それらの各内容を隣接するレジスタに移す。したがって、７０１のレジスタ値は７０２に移され、７０２のレジスタ値は７０３に移され、７０３のレジスタ値は７０４に移され、７０４及び７０３のレジスタ値はＬＦＳＲフィードバックループ７０５に入力される。ＬＦＳＲフィードバックループ７０５は、排他的論理和ゲートを含み、第３及び第４のレジスタに保持された値は、入力として排他的論理和ゲート７０５に供給される。一番左のレジスタ７０１は、排他的論理和ゲート７０５の出力から新たな値を受信する。
【００５１】
差検出器７５は、線形フィードバックシフトレジスタ７４からの４ビット値７９をカウンタ７３からのＣＬＯＣＫ・ＣＯＵＮＴ７０７と比較する。疑似ランダム値７９は、分周されたクロック信号の数を表すクロックカウント値７０７と比較される。カウンタ７３による出力としての分周されたクロック信号の数が線形フィードバックシフトレジスタ７４の疑似ランダム出力を超える場合、出力信号ＴＩＭＥ７６はＨＩＧＨである。
【００５２】
ＴＩＭＥ出力信号７６は、図６に示すように、ロック検出器回路６０のための疑似ランダムクロック信号として用いられることができる。さらに、ＴＩＭＥ出力信号７６もＬＦＳＲ７４をクロック制御するのに用いられることができる。例えば、ＴＩＭＥ出力信号７６は、ＴＩＭＥ７６出力信号がアサートされた時、新たな疑似ランダム出力が生成されるように、ＬＦＳＲフィードバックループ７４におけるレジスタ７０１−７０４のためのクロック信号として供給されることができる。また、ＴＩＭＥ７６出力信号は、分周されたクロック信号の数を表す新たな値７０７（すなわちゼロ）が差検出器７５に利用できるようになるよう、カウンタリセットループ７０６に供給されることができる。このように、可変タイマー７０は疑似ランダム期間を有する出力を供給する。
【００５３】
図８は、図６に示すロック検出器６０のような本発明によるロック検出器を有する位相同期ループ回路の動作を表すフローチャートである。また図８は、図７に示すような可変タイマーを有する位相同期ループ回路を表す。ステップ８１で、カウンタ２４の値は図６に示すレジスタ１・６１のようなレジスタにコピーされる。ステップ８２で、タイマー３７またはタイマー６７のようなカウンタは、サンプリング間隔期間が経過したかどうかを判定する。時間量がサンプリング間隔期間よりも少ない場合、サンプリング間隔期間が経過するまで、フローチャートはステップ８２にとどまる。サンプリング間隔期間が経過すると、フローチャートはステップ８３に続く。
【００５４】
ステップ８３で、差検出器は一時的に格納されたカウンタ値と現時のカウント値の差を判定する。したがって、レジスタ１・６１に保持される値は、ライン６９から入力される値と比較される。これらのカウンタ値間の差、すなわちデルタは、差検出器６３からＤＩＦＦ信号６５として出力される。ＤＩＦＦ信号６５は第２のレジスタ６２に保持される許容値と比較される。カウンタ値間の差が、ＤＩＦＦ信号６５により表され、図６に示された差検出器６４により判定されるように第２のレジスタ６２に保持される許容値以上であると、ステップ８８でロックカウンタはリセットし、フローチャートはステップ８１に戻る。カウンタ値間の差（すなわち、ＤＩＦＦ信号６５）がレジスタ６２の許容値よりも小さい場合、フローチャートはステップ８４に続く。
【００５５】
ステップ８４で、ロックカウンタ６８は増加される。ステップ８５で、レジスタはロックカウンタ６８の値が十分であるかどうかを判定する。ロックカウンタ６８の値は、予め決められユーザーが定義できるロック値に達する場合、位相同期ループロックを示すのに十分であると考えられる。このユーザーが定義できる値に達することは、位相同期ループロックの状態がＬＯＣＫ６６のような位相同期ループロックを示す出力信号をアサートするのに十分に長く観測されたことを示す。ロックカウンタ６８の値が位相同期ループロックを示すのに十分でない場合、フローチャートはステップ８２に戻る。ロックカウンタ６８の値が予め決められたロック値に達した場合、フローチャートはステップ８６に続く。ステップ８６で、ＬＯＣＫ６６のような位相同期ループロックを示す出力は、アサートされる。
【００５６】
図９は、本発明による疑似ランダムタイマーを用いたロック検出器の改善を示すグラフである。図９は、図５を参照して上述したように誤ってロックを示す問題をこの発明がどのように克服するかを示す。
【００５７】
図９に示されているのは、一定の周期を有する振動信号９２である。再び説明のために、信号９２の値が一定の場合、位相同期ループ回路がロックされると仮定する。信号９２が一定であるかどうかを判定するために、信号９２の値がサンプリングされ、各サンプル時間で取得された値が比較される。この例において、信号９２の値が最初に時間９１でサンプリングされる。信号９２の値が横軸でゼロであると仮定すると、時間９１での信号９２の値はゼロである。期間ｔ１・９０３の後、信号９２は時間９３でサンプリングされる。信号９２の値は再びゼロになる。
【００５８】
その後、信号９２の値は不規則な疑似ランダム間隔（例えば、ｔ１≠ｔ２≠ｔ３≠ｔ４≠ｔ５≠ｔ６≠ｔ７≠ｔ８）でサンプリングされる。そのため、信号９２の値は周期的な間隔でゼロであるが、サンプリングは周期的な間隔で行われていないので、これらのゼロ値はサンプリングされる必要はない。例えば、期間ｔ２・９０５の後、信号９３は時間９３でサンプリングされ、ゼロ以外の結果が得られる。期間ｔ２・９０５は期間ｔ１・９０３と同等ではない。このように、誤ったロック表示が避けられる。例えば、各期間ｔ１・９０３、ｔ２・９０５、ｔ３・９０７、及びｔ４・９０９は他と異なる。
【００５９】
以上の明細書において、本発明は特定の実施形態に関して述べられた。しかしながら、当業者は、様々な変形と変更を特許請求の範囲に記載される本発明の範囲から逸脱することなくなすことができることを理解する。したがって、本明細書及び図面は、限定的な意味ではなく例の意味にあるとみなすべきであり、全てのそのような変形は本発明の範囲内に含まれることを意図されている。
【００６０】
問題に対する利益、他の利点、及び解決策は、特定の実施形態に関して上述された。しかしながら、問題に対する利益、利点、解決策、及び任意の利益、利点、または解決策を生じさせるあるいはより顕著にさせることができる任意の要素は、いずれかまたは全ての請求項の重要な、所要の、または必須の特徴あるいは要素として解釈されるべきではない。
【図面の簡単な説明】
【００６１】
【図１】ロック検出器を有し本発明により構成された位相同期ループ回路のブロック図。
【図２】図１の位相同期ループ回路１０に示されるチャージポンプ１４のようなデジタルチャージポンプのブロック図。
【図３】本発明によるロック検出器の一実施形態。
【図４】本発明によるロック検出器を有する位相同期ループ回路の動作を表すフローチャート。
【図５】一定のサンプリング周波数を有するロック検出器の一つの潜在的制限を示すグラフ。
【図６】本発明によるロック検出器の一実施形態。
【図７】本発明による可変タイマーの一実施形態。
【図８】本発明によるロック検出器を有する位相同期ループ回路の動作を表すフローチャート。
【図９】本発明によるロック検出器の改善を示すグラフ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期ループ回路に関し、特にＰＬＬ回路のロックの検出に関する。
【背景技術】
【０００２】
位相同期ループは、デジタルエレクトロニクス、信号遠隔測定、及び通信アプリケーションのような様々な用途に広く用いられている。典型的なＰＬＬは、位相周波数検出器、チャージポンプ、及び電圧制御発振器を含むことができる。
【０００３】
位相同期ループ集積回路は、入力周波数信号を受信し、発振器周波数出力信号を生成する。発振器出力信号の周波数は、入力信号の周波数の倍数であることができる。ＰＬＬは、ＰＬＬがある許容範囲内の入力周波数信号の倍数である周波数を有する発振器出力信号を生成するとき、ロックされたと言われる。なお、１の倍数も可能である。ＰＬＬ回路を用いたいくつかの用途は、ＰＬＬロックに関する情報を用いることができる。有用な情報は、ＰＬＬ回路がロックされたかどうかと、ロックがいつ達成されたかを含むことができる。
【０００４】
従来技術には、ＰＬＬロックを判定するための装置及び方法がある。しかしながら、そのような装置及び方法のいくつかは、ＰＬＬがロックを達成したことを誤って示すことが時にはある。したがって、ＰＬＬロックがより確実に判定されるようにＰＬＬ回路を構成することが望ましい。さらに、そのような従来技術のロック装置及び方法は、可能とするために複雑な回路を必要とすることがあり、これらの複雑な回路は大きな実装面積を有する可能性がある。ＰＬＬの実装面積とその関連する回路を削減することが望ましい。これは、特にＣＭＯＳ技術を用いて製造されるＰＬＬ回路を考慮する場合に当てはまる。したがって、削減された実装面積サイズを有することができる比較的簡単な回路を用いてＰＬＬロックを判定することが望ましい。
【発明の開示】
【課題を解決するための手段】
【０００５】
位相同期ループロック検出を改善するためのシステム及び装置が開示される。特に、デジタルカウンタをＰＬＬ回路に挿入し、カウンタ値の安定性を評価するよう構成されたロック検出回路にカウンタの値を供給する。
【０００６】
述べられるシステム及び方法は、ＰＬＬロックの誤った表示の発生を減らす。カウンタは、ＰＬＬ回路の位相−周波数検出器とチャージポンプとの間に挿入されることが好ましいであろう。この構成において、カウンタ値は位相−周波数検出器により作動されるので、実質的に一定のカウンタ値は、ＰＬＬロックを示す。デジタルカウンタ値は、ＰＬＬデジタルチャージポンプとロック検出回路に同時に供給されることができる。ロック検出回路は、ＰＬＬロック検出された出力をアサートする前のユーザー定義の期間に対するカウンタ値の安定性を検出する。ロック検出器は、いつカウンタ値間の差がユーザー定義の許容値未満になるかを判定するためにレジスタと差検出器を含む。ロック検出器は、カウンタ値がカウンタ値の変動周波数と同じ周波数でサンプリングされる場合、生じる可能性があるＰＬＬロックの誤表示を避けるために可変タイマーを含むことができる。
【０００７】
一実施形態において、ロック検出位相同期ループ回路は、位相周波数検出器（ＰＦＤ）、第１のカウンタ、チャージポンプ、及びロック検出器を含む。ロック検出器は、時間にわたってカウンタ値の安定性を評価する。ロック検出器は、サンプリングされたカウンタ値が実質的に一致している場合、第２のカウンタ値を増加させる。ＰＬＬロックを示す出力信号は、第２のカウンタ値がユーザー定義の値を超えた時、ロック検出器によりアサートされる。また、実施形態はカウンタ値を得るための疑似サンプリング間隔を有するタイマーを含むことができる。そのような可変タイマーは、線形フィードバックシフトレジスタを含むことができる。
【０００８】
一実施形態において、本発明による装置は、実質的に安定したデジタル信号を検出する。そのような装置は、ロック検出器と呼ばれることがある。そのようなロック検出器は、デジタル信号入力ポートと、デジタル信号を一時的に格納するための第１のレジスタと、第１のレジスタに一時的に格納された第１の入力を入力ポートからの第２の入力と比較するための第１の差検出器と、第１の差検出器の出力を許容値と比較するための第２の差検出器と、許容値が第１の差検出器の出力よりも大きい場合に増加するカウンタと、カウンタ値が予め決められた値に達した時にアサートされた信号を供給する出力ポートとを含むことができる。許容値が第１の差検出器の出力よりも小さい場合、カウンタ値はリセットすることができる。許容値及び／または予め決められた値は、付加的なレジスタに保持することができ、そのような値はユーザーが設定できる。ロック検出器も可変タイマーを含むことができる。
【０００９】
他の実施形態において、本発明は位相同期ループ回路におけるロック検出のための方法を含む。この方法は、様々な時間でＰＬＬ基準信号をＰＬＬフィードバック信号と比較し値を取得することと、それらの値を互いに比較し差を取得することとを含む。この方法は、さらに差が許容範囲内にあるかどうかを判定することと、そうであればカウンタ値を増加させることとを含む。この方法は、差が許容範囲内に無い場合、カウンタ値をリセットすることを含むことができる。また、この方法はカウンタ値が予め決められた値に達した時にカウンタ出力信号をアサートすることを含み、ここでアサートされたカウンタ出力はＰＬＬロックを示す。
【００１０】
したがって、他の実施形態中で、ロック検出を含む改善されたＰＬＬ回路、ＰＬＬロックを検出する改善された方法、及びロックが実質的に安定したデジタル信号により特徴づけられることができるロック検出器が提供される。
【００１１】
本発明の技術的な利点は、実質的に安定したデジタル信号の観測によりＰＬＬロックを検出できる能力である。特に、カウンタは、ＰＬＬ入力信号をＰＬＬフィードバック信号と比較し信号間の差を示す出力を供給する位相−周波数検出器からの入力をカウンタが受信するように、ＰＬＬ回路に組み込まれている。そのため、位相−周波数検出器からのカウンタが受信する入力が、実質的に安定した値を有すると観測される場合、ＰＬＬはロックされたものと識別される。
【００１２】
本発明により提供される他の利点は、ＰＬＬロックの誤った表示の数の削減である。ユーザー定義の期間に対して安定したカウンタ値を観測することにより、そのような誤った表示を削減することができる。
【００１３】
同様に、誤ったロック表示は可変タイマーを用いることにより避けることができ、比較のためにカウンタ値を取得することができる。疑似ランダム周波数でサンプリングをすることで、周期的な位相同期ループフィードバックシステム周波数に一致する周波数でサンプリングすることを防ぐことができる。
【００１４】
さらに本発明による他の利点は、他の位相同期ループロック装置と比べて実装面積が削減されることである。実装面積の削減は、ＣＭＯＳ技術を用いて製造される位相同期ループ回路にとって特に重要であり得る。
【００１５】
これらの、そして他の本発明の観点は、以下の説明及び添付の図面とともに考慮することにより、より良く認識でき理解できる。以下の説明では、本発明の様々な実施形態とその多くの具体的な詳細を示しているが、例として与えられており限定としてではない。多くの代替、変形、付加、または再配置が本発明の範囲内でなされることができ、本発明はそのような全ての代替、変形、付加、または再配置を含む。
【発明を実施するための最良の形態】
【００１６】
本明細書に添付されその一部を成す図面は、本発明のある観点を図示するために含まれている。本発明の、及び本発明が提供されるシステムの構成要素と作用のより明瞭な効果は、図面に示される典型的な、それゆえ限定されない実施形態を参照することにより、より容易に明らかになるであろう。図面では、同一の参照符号は同じ構成要素を示す。なお、図面中で示された形状特徴は必ずしも縮尺に従って描かれる必要はない。
【００１７】
本発明とその様々な特徴及び利点が、添付の図面に示され以下の説明で詳しく述べられる限定されない実施形態を参照してより十分に説明される。よく知られた出発材料、加工技術、構成要素及び装置の説明は、本発明を細部にわたって不必要に不明瞭にしないために省略される。しかしながら、詳細な説明と具体例は、本発明の好ましい実施形態を示すが、限定としてではなく例としてのみ提供されることを理解すべきである。本明細書を読んだ後、添付の特許請求の範囲の範囲から逸脱しないこの開示から、当業者には様々な代替、変形、追加及び再配置が明らかになるであろう。
【００１８】
図１は、ロック検出器を有する位相同期ループ電気回路の一実施形態のブロック図である。位相同期ループ回路１０は、図１に示すように、位相−周波数検出器１２、チャージポンプ１４、及び電圧制御発振器１６を含む。カウンタ２４及びロック検出器２３が、位相−周波数検出器１２とチャージポンプ１４の間に配置され電気的に結合されており、ここでチャージポンプ１４とロック検出器２３は、それぞれカウンタ２４から入力を受信する。ノード Ｎ１９は、チャージポンプ１４の出力を電圧制御発振器１６への入力に電気的に結合する。ノード Ｎ１９と接地２１との間には、コンデンサ２０が配置され、電気的に結合されている。電圧制御発振器１６は、出力信号ＰＬＬ ｏｕｔ１８を供給し、これは分周器１７を介して送られ、フィードバック信号ＦＢ１３になる。
【００１９】
位相−周波数検出器１２は、入力基準信号ＲＥＦ１１の位相及び周波数をフィードバック信号ＦＢ１３の位相及び周波数と比較する。位相−周波数検出器１２は、入力基準信号ＲＥＦ１１とフィードバック信号ＦＢ１３の比較から、差信号を生成する。位相−周波数検出器１２は、正の差信号ＵＰ１０１と負の差信号ＤＯＷＮ１０３を生成する。ＵＰ信号１０１とＤＯＷＮ信号１０３は、カウンタ２４に供給される。カウンタ２４は、ＵＰ信号１０１及び／またはＤＯＷＮ信号１０３に従って変化する値を保持する。例えば、カウンタ２４により保持される値は、パルスがＵＰ信号１０１からの入力として受信されるごとに増加し、パルスがＤＯＷＮ信号１０３からの入力として受信されるごとに減少することができる。カウンタ２４は、このカウンタ値を入力としてチャージポンプ１４に供給する。次に、チャージポンプ１４は電流Ｉｃ２２を生成し、ここで電流Ｉｃ２２はカウンタ２４により保持される値に実質的に比例する。
【００２０】
Ｉｃ２２は、入力信号として電圧制御発振器１６に供給される。次に、電圧制御発振器１６は周期的な信号ＰＬＬ ｏｕｔ１８を生成する。周期的な信号ＰＬＬ ｏｕｔ１８は、入力として分周器１７に供給され、次に、分周器１７はフィードバック信号ＦＢ１３を入力として位相−周波数検出器１２に供給する。フィードバック信号ＦＢ１３と基準信号ＲＥＦ１１の差は、位相−周波数検出器１２により検出され、カウンタ２４に保持されたカウンタ値は、これらの信号間の差に従って変化する。したがって、カウンタ２４により保持された値が変化すると、電流Ｉｃ２２は変化し得る。
【００２１】
そのため、出力Ｉｃ２２は、カウンタ２４により保持された値が一定のままである時、一定であることができる。カウンタ２４により保持された値は、電流源ＵＰ１０１及びＤＯＷＮ１０３が実質的に一定のままである時、実質的に一定のままであり、位相−周波数検出器１２が入力信号ＲＥＦ１１とＦＢ１３の間の有るか無しかの差を検出することを示す。位相同期ループロックで、信号ＲＥＦ１１とＦＢ１３は実質的に同一である。その結果、カウンタ２４により保持された値は、位相同期クループ回路１０がロックされている間、実質的に一定のままである。
【００２２】
位相同期ループ回路１０は、ロック検出器２３とともに構成されており、位相同期ループ回路１０がロック状態にあるかどうかを判定する。ロック検出器２３はカウンタ２４からの入力を用い、位相同期ループ回路１０がロックされたかどうかを判定する。本発明に従って、ロック検出器２３の一実施形態は、カウンタ値２４がある期間にわたって実質的に一定のままであるかどうかを判定するよう構成されている。他の実施形態において、カウンタ値は疑似ランダムにサンプリングされ、位相同期ループがロック状態にあるかどうかを判定するために比較される（例えば、比較値は実質的に一定であり、変化しないか、予め決められた時間にわたる定義された量内で変化する場合）。
【００２３】
図２は、図１の位相同期ループ回路１０において用いられるチャージポンプ１４の一実施形態のブロック図である。チャージポンプ１４は、カウンタ２４からの複数ラインの入力を受信することができる。図示する構成において、チャージポンプ１４はカウンタ２４から「Ｍ」入力ラインを受信し、ここで「Ｍ」は任意の数のビットであることができるが、「Ｍ」はこの例において任意の偶数である。チャージポンプ１４は、各入力ラインに対応し、各入力ラインにより制御される電流源を含むことができる。
【００２４】
図２は、「Ｍ」電流源を含むチャージポンプ１４を示す。電流源の半分は正の電流源であり、半分は負の電流源である。図に示すように、正の電流源はＩ０ｐ２６０、Ｉ１ｐ２６１、Ｉ２ｐ２６２、Ｉ３ｐ２６３、…、Ｉ（（Ｍ−１）／２）ｐ２６（（Ｍ−１）／２）及びＩ（Ｍ／２）ｐ２６（Ｍ／２）を含み、ここでＩ０ｐ２６０はＩ１ｐ２６１よりも小さく、Ｉ１ｐ２６１はＩ２ｐ２６２よりも小さい、その他である。また、負の電流源がＩ０ｎ２７０、Ｉ１ｎ２７１、Ｉ２ｎ２７２、Ｉ３ｎ２７３、…、Ｉ（（Ｍ−１）／２）ｎ２７（（Ｍ−１）／２）及びＩ（Ｍ／２）ｎ２７（Ｍ／２）を含み、ここでＩ０ｎ２７０はＩ１ｎ２７１の絶対値未満である絶対値を有し、Ｉ１ｎ２７１は絶対値Ｉ２ｎ２７２未満の絶対値を有する、その他である。各電流源は、スイッチを閉じることによりノード Ｎ２２に電気的に結合することができる。例として、スイッチ２０６を閉じると電流源Ｉ０ｐ２６０はノード Ｎ２２に結合するであろう。他の例として、スイッチ２０７を閉じると電流源Ｉ０ｎ２７０はノード Ｎ２２に結合するであろう。
【００２５】
上述したように、カウンタ２４により保持された値は、ＵＰ信号１０１及びＤＯＷＮ信号１０３に従って増加または減少させることができる。この値は、カウンタ２４から「Ｍ」出力ライン２８を介してチャージポンプ１４に出力され、ここで各出力ラインは特定の電流源を制御することができる。正の電流源２６Ｘ及び負の電流源２７Ｘは、電流Ｉｃ２２を生成することができる。そのため、電流Ｉｃ２２はＵＰ信号１０１及びＤＯＷＮ信号１０３に従って増加または減少することができる。カウンタ２４の値、したがって電流Ｉｃ２２の値は、カウンタ２４への入力（例えば、ＵＰ信号１０１及びＤＯＷＮ信号１０３）が実質的に変化が無いままである時、固定であることができる。
【００２６】
図３は、図１における位相同期ループ回路１０で用いられることができるようなロック検出器２３の一構成である。ロック検出器２３は、レジスタ１・３１、第１の差検出器３３、第２の差検出器３４、レジスタ２・３２、及びタイマー３７を含むことができる。タイマー３７は、レジスタ１・３１、第１の差検出器３３、第２の差検出器３４、及びレジスタ２・３２の各々の動作を開始するために信号を供給するよう動作可能であり、これらに電気的に結合されている。動作中、ロック検出器２３は、受信「Ｍ」入力ライン３９に電気的に結合されており、ここで「Ｍ」は任意のビット数であることができるが、この例では「Ｍ」は任意の偶数である。図に示すように、「Ｍ」入力ライン３９はレジスタ１・３１と第１の差検出器３３の各々に電気的に結合することができる。また、レジスタ１・３１は入力信号を第１の差検出器３３に供給する。したがって、第１の差検出器３３はレジスタ１・３１から及び入力ライン３９からの受信入力に結合されており、ここで入力ライン３９はカウンタ２４の値を送信する。そのため、第１の差検出器３３は、ある期間にわたるカウンタ値の変化を判定するよう構成されている。この期間は、周期的なタイマー３７により決めることができる。
【００２７】
ロック検出器２３の動作中、タイマー３７により示される期間が経つと、一時的に格納されたカウンタ値は現時のカウンタ値と比較される。動作中、第１のカウンタ値は、第１の時間にレジスタ１・３１に一時的に格納される。タイマー３７により決められた期間は、第１の時間を第２の時間から離す。第２の時間で、第２のカウンタ値はレジスタ１・３１に一時的に格納され、第１の時間でレジスタ１・３１に一時的に格納された内容は差検出器３３に提供される。そのため、第２の時間で、第１の差検出器３３は第１のカウンタ値を第２のカウンタ値と比較する。このように、第１の時間から第２の時間までにカウンタ２４に保持された値の安定性が評価される。差検出器３３からの出力はＤＩＦＦ３５である。第２の時間で、ＤＩＦＦ３５は第１のカウンタ値と第２のカウンタ値の差である。
【００２８】
第２の差検出器３４は、ＤＩＦＦ３５をレジスタ２・３２に保持された値と比較する。レジスタ２・３２内に保持された値は、位相同期ループロックでのカウンタ値間の予め決められた最大許容差であることができる。第２の差検出器３４の出力は、ＬＯＣＫ３６である。一実施形態において、レジスタ２・３２に保持された値がＤＩＦＦ３５よりも大きい場合、ＬＯＣＫ３６はアサートされる。そのため、出力信号ＬＯＣＫ３６は、第１のカウンタ値と第２のカウンタ値の差がレジスタ２・３２に保持された許容値よりも小さい場合、アサートされることができ、ここで許容値はロック状態にあるための位相同期ループに対するカウンタ値間の最大許容差を表す。
【００２９】
図４は、図３に示すロック検出器２３のようなロック検出器を有する位相同期ループ回路の動作を表すフローチャートである。ステップ４１で、カウンタ値は図３に示すレジスタ１・３１のようなレジスタにコピーされる。ステップ４２で、タイマー３７のようなタイマーは、サンプリング間隔期間が経過したかどうかを判定する。経過した期間がサンプリング間隔よりも短い場合、フローチャートはサンプリング間隔期間が経過するまでステップ４２にとどまる。サンプリング間隔期間が経過すると、フローチャートはステップ４３に続く。
【００３０】
ステップ４３で、差検出器は一時的に格納された値と現時の値の差を判定する。例えば、図３における第２の差検出器３４は、一時的に格納された値と現時の値を比較する第１の差検出器３３の出力がレジスタ３２に保持された許容値よりも小さいかどうかを判定する。第１の差検出器３３の出力であるＤＩＦＦ３５が許容値よりも大きい場合、フローチャートはステップ４１に戻る。ステップ４１で、新たな値がレジスタ１・３１のようなレジスタに読み込まれ、フローチャートはステップ４２に続く。
【００３１】
ステップ４３で、差ＤＩＦＦ３５が図３における第２の差検出器３４により許容値よりも小さいと判定された場合、出力信号ＬＯＣＫ３６は第２の差検出器３４によりアサートされる（例えば、図３に示すように）。そのため、図３に示すロック検出器は、許容値内に適合する２つのカウンタ値が検出されると、ロック検出信号をアサートする。したがって、ステップ４４は位相同期ループロック状態が判定されたことを示すことを表す。ステップ４４で、位相同期ループロックの表示が供給される。
【００３２】
図５は、ロック検出器が位相同期ループロックを誤って示す可能性がある図３の上述したロック検出器の潜在的制限を示すグラフである。特に、サンプリング周波数を決定するための一定期間を有するタイマーを用いるロック検出器の少なくとも１つの制限が示されている。図５に示されているのは、カウンタ２４に保持されたカウンタ値を表し一定期間ｔ１・５１を有する振動信号５２である。
【００３３】
説明のために、信号５２の値が一定の場合に位相同期ループ回路はロックされていると仮定する。信号５２が一定であるかどうかを判定するために、信号５２の値が周期的にサンプリングされ、各サンプリング時間に取得された値が比較される。この例では、信号５２の値はｔ１・５１の間隔でサンプリングされ、信号５２の値は最初に時間５３で、その後時間５４乃至５８でサンプリングされる。
【００３４】
周期的なサンプリング間隔のための期間が一定である場合、周期的な信号と同位相である値をサンプリングすることが可能である。そのため、サンプリング周波数は、サンプリングされた周期的な信号の周波数に対応することができる。これは、サンプリングが周期的な信号の周期的な変曲点に対応して行われるため、問題になり得る。そのため、サンプリングは、周期的な信号において信号値が正から負へ遷移する点またはその点の近くで行われることができる。すなわち、信号５２の値が横軸でゼロと仮定すると、信号値がゼロまたはゼロの近くである時、サンプリングを行うことができる。
【００３５】
例えば、図５に示されているのは、値が時間ｔ１・５１ごとにサンプリングされる状況である。最初のサンプリングが時間５３で行われ、信号５２の値は時間５３でほぼゼロである。次のサンプリングは時間５４で行われ、信号５２の値は再びほぼゼロである。このように、誤検出位相同期ループロックを実現する可能性がある。多くのサンプルにもかかわらず、時間５５、５６、５７、または５８での例をあげると、誤検出位相同期ループロック表示が得られる。誤検出位相同期ループロック表示は、サンプリング周波数が周期的な信号に適合し、かつ周期的な信号がゼロまたはゼロに近いときにサンプルが得られる場合、周期的なサンプリング間隔を与えられ得る。また、誤検出位相同期ループロック表示は、サンプリング周波数が周期的な信号に適合し、かつサンプリングされた周期的な信号が一定の振幅を有する場合、周期的なサンプリング間隔を与えられ得る。
【００３６】
図６は、本発明によるロック検出器の一実施形態であり、本発明はこの制限に取り組む。改善されたロック検出器６０は図１に示すような位相同期ループ回路で実施できる。例えば、ロック検出器６０は、図１の位相同期ループ回路１０においてロック検出器２３として実施できる。
【００３７】
ロック検出器６０に含むことができるのは、レジスタ１・６１、第１の差検出器６３、第２の差検出器６４、レジスタ２・６２、タイマー６７、及びロックカウンタ６８である。タイマー６７は、レジスタ１・６１、第１の差検出器６３、第２の差検出器６４、レジスタ２・６２、及びロックカウンタ６８の各々の最初の動作に信号を供給するように構成されており、これらに電気的に結合されている。図１を参照して上述したように、位相−周波数検出器１２は正の差信号ＵＰ１０１と負の差信号ＤＯＷＮ１０３を生成する。ＵＰ信号１０１とＤＯＷＮ信号１０３は入力としてカウンタ２４に供給される。動作中、ロック検出器６０は、カウンタ２４から「Ｍ」入力ライン６９を受信し、ここで「Ｍ」は任意のビット数であることができるが、この例では「Ｍ」は任意の偶数である。これらの「Ｍ」入力ラインはカウンタ２４に保持された値を送信する。カウンタ２４に保持された値は、差信号であるＵＰ信号１０１及びＤＯＷＮ信号１０３により、それぞれ増加及び減少される。
【００３８】
カウンタ２４は、レジスタ１・６１、第１の差検出器６３、及びチャージポンプ１４に電気的に結合されている。カウンタ２４により保持された値は、「Ｍ」入力ライン６９により送信され、レジスタ１・６１、第１の差検出器６３、及びチャージポンプ１４に同時に供給されることができる。また、第１の差検出器６３はレジスタ１・６１により一時的に格納された入力を受信する。したがって、第１の差検出器６３はカウンタ値の安定性を評価するよう構成される。タイマー６７は比較されたカウンタ値間の期間を決める。
【００３９】
ロック検出器６０の動作中、タイマー６７により示された期間が経過すると、レジスタ１・６１に保持された一時的に格納されたカウンタ値は、差検出器６３での現時のカウンタ値と比較される。動作中、第１のカウンタ値は第１の時間にレジスタ１・６１に一時的に格納される。タイマー６７により決められた期間は、第１の時間を第２の時間から離す。第２の時間で、第２のカウンタ値はレジスタ１・６１に一時的に格納され、第１の時間でレジスタ１・６１に一時的に格納された内容は、差検出器６３に電気的に供給される。そのため、第２の時間で、第１の差検出器６３は第１のカウンタ値を第２のカウンタ値と比較する。このように、第１の時間から第２の時間にカウンタ２４に保持された値の安定性が評価される。差検出器６３からの出力信号はＤＩＦＦ６５である。第２の時間で、信号ＤＩＦＦ６５は第１の差検出器６３からの第１のカウンタ値と第２のカウンタ値の差である。
【００４０】
第２の差検出器６４は、出力信号ＤＩＦＦ６５をレジスタ２・６２に保持された値と比較する。レジスタ２・６２は、照合許容値を保持することができる。レジスタ２・６２に保持された照合許容値は、予め決められるかユーザーが設定できるかの一方または両方であることができる。ＤＩＦＦ６５が照合許容値よりも小さい場合、第１の差検出器６３で比較された値は一致していると考えられる。
【００４１】
第２の時間で、第１のカウンタ値と第２のカウンタ値の差がレジスタ２・６２に保持された許容値と比較される。したがって、第２の時間で第２の差検出器６４は、ＤＩＦＦ６５をレジスタ２・６２に保持された照合許容値と比較し、第１のカウンタ値が第２のカウンタ値に実質的に一致するかどうかを判定する。
【００４２】
第２の差検出器６４は入力をロックカウンタ６８に供給する。ロックカウンタ６８は少なくとも２つの入力ポートを有し、信号であるＬＯＣＫ−ＣＯＵＮＴ−ＵＰ入力６０２とＬＯＣＫ−ＣＯＵＮＴ−ＲＥＳＥＴ入力６０１を受信する。アサートされると、ＬＯＣＫ−ＣＯＵＮＴ−ＵＰ入力信号６０２は、ロックカウンタ６８に保持された値を増加するであろう。しかしながら、ＬＯＣＫ−ＣＯＵＮＴ−ＲＥＳＥＴ入力信号６０１がアサートされると、ロックカウンタ６８に保持された値はリセットするであろう。レジスタ２・６２に保持された値がＤＩＦＦ６５よりも小さいと、ＬＯＣＫ−ＣＯＵＮＴ−ＲＥＳＥＴ入力６０１はアサートされることができ、ロックカウンタ６８はゼロにリセットすることができる。レジスタ２・６２に保持された値がＤＩＦＦ６５よりも大きいと、ＬＯＣＫ−ＣＯＵＮＴ−ＵＰ入力６０２はアサートされ、ロックカウンタ６８に保持された値は増加する。
【００４３】
レジスタ２・６２内の許容値が第２の時間でＤＩＦＦ６５よりも大きいと、第１のカウンタ値は第２のカウンタ値に実質的に一致し、ＬＯＣＫ−ＣＯＵＮＴ−ＵＰ６０２がアサートされ、それによりロックカウンタ６８により保持された値を増加させる。ロックカウンタ６８に保持された値がある予め定義された値及び／またはユーザーが設定できる値に達すると、ロック６６はアサートされる。
【００４４】
第３のカウンタ値は、第３の時間でカウンタ２４からレジスタ１・６１に一時的に格納されることができる。第２の時間と第３の時間の間の期間は、タイマー６７により決められる。第３の時間で、第２の時間でレジスタ１・６１に一時的に格納されたカウンタ値は、差検出器６３に移される。また、第３のカウンタ値は第３の時間で差検出器６３に提供される。したがって、第３の時間で第２のカウンタ値は差検出器６３での第３のカウンタ値と比較される。
【００４５】
その結果、第３の時間で、出力ＤＩＦＦ６５は第２のカウンタ値と第３のカウンタ値の差である。ＤＩＦＦ６５は、第３の時間で第２の差検出器６４に提供される。第３の時間で、第２の差検出器６４はＤＩＦＦ６５をレジスタ２・６２に保持された値と比較する。したがって第３の時間で、第２のカウンタ値と第３のカウンタ値の差はレジスタ２・６２に保持された照合許容値と比較される。
【００４６】
レジスタ２・６２における許容値が第３の時間でＤＩＦＦ６５よりも大きい場合、第２のカウンタ値は第３のカウンタ値と実質的に一致する。そのため、ＬＯＣＫ−ＣＯＵＮＴ−ＵＰ６０２は第３の時間でアサートされ、ロックカウンタ６８により保持された値は第３の時間で増加する。したがって、この例において、ロックカウンタ６８は第３の時間での２の値を保持する。予め定義されたロック値が２であると仮定すると、ロック６６は第３の時間でアサートされる。
【００４７】
したがって、上述した図６により、ユーザーが決めた内部許容カウンタ値の数が位相同期ループロックを判定するのに必要とされるため、前述したロック検出にわたって改善することができる。内部許容カウンタ値の数は、ロックカウンタ６８で集計することができる。しかしながら、周期的なタイマーがサンプリング間隔を定義するのに用いられると、誤検出ロック信号を得ることがあり得る。したがって、可変のサンプリング間隔が望ましい。そのため、可変のタイマー６７が望ましい。述べたように、第１の時間と第２の時間の間の期間と、第２の時間と第３の時間の間の期間は、タイマー６７により決められる。可変のタイマーがタイマー６７として用いられる場合、第１の期間は第２の期間と一致する必要はない。
【００４８】
図７は、本発明の実施形態とともに利用することができる可変タイマー７０の一実施形態である。可変タイマー７０は、図６に示したような位相同期ループ回路に実装することができる。例えば、可変タイマー７０は、タイマー６７の代わりに図６のＰＬＬ６０に実装することができる。
【００４９】
可変タイマー７０に含むことができるのは、分周器７２、カウンタ７３、差検出器７５、及び線形フィードバックシフトレジスタ７４である。動作中、可変タイマー７０はクロック信号７１から電気入力を受信する。このクロック信号は分周器７２に電気的に供給することができる。図７に示したように、分周されたクロック信号は、入力としてカウンタ７３に供給される。カウンタ７３は分周されたクロック信号の数をカウントし、この数を差検出器７５の入力に電気的に中継する。また、差検出器７５は線形フィードバックシフトレジスタ７４から電気入力を受信する。
【００５０】
この例において、線形フィードバックシフトレジスタ７４は疑似ランダム４ビット値７９を生成するが、それは任意のビット数を有することができる。線形フィードバックシフトレジスタは当技術分野で知られている。図７に示す実施形態において、４つのレジスタ７０１、７０２、７０３、及び７０４は線形フィードバックシフトレジスタ（ＬＦＳＲ）７４に含まれる。動作中、ＬＦＳＲへのクロック入力がアクティブになった時、ＬＦＳＲ７４のレジスタは、それらの各内容を隣接するレジスタに移す。したがって、７０１のレジスタ値は７０２に移され、７０２のレジスタ値は７０３に移され、７０３のレジスタ値は７０４に移され、７０４及び７０３のレジスタ値はＬＦＳＲフィードバックループ７０５に入力される。ＬＦＳＲフィードバックループ７０５は、排他的論理和ゲートを含み、第３及び第４のレジスタに保持された値は、入力として排他的論理和ゲート７０５に供給される。一番左のレジスタ７０１は、排他的論理和ゲート７０５の出力から新たな値を受信する。
【００５１】
差検出器７５は、線形フィードバックシフトレジスタ７４からの４ビット値７９をカウンタ７３からのＣＬＯＣＫ・ＣＯＵＮＴ７０７と比較する。疑似ランダム値７９は、分周されたクロック信号の数を表すクロックカウント値７０７と比較される。カウンタ７３による出力としての分周されたクロック信号の数が線形フィードバックシフトレジスタ７４の疑似ランダム出力を超える場合、出力信号ＴＩＭＥ７６はＨＩＧＨである。
【００５２】
ＴＩＭＥ出力信号７６は、図６に示すように、ロック検出器回路６０のための疑似ランダムクロック信号として用いられることができる。さらに、ＴＩＭＥ出力信号７６もＬＦＳＲ７４をクロック制御するのに用いられることができる。例えば、ＴＩＭＥ出力信号７６は、ＴＩＭＥ７６出力信号がアサートされた時、新たな疑似ランダム出力が生成されるように、ＬＦＳＲフィードバックループ７４におけるレジスタ７０１−７０４のためのクロック信号として供給されることができる。また、ＴＩＭＥ７６出力信号は、分周されたクロック信号の数を表す新たな値７０７（すなわちゼロ）が差検出器７５に利用できるようになるよう、カウンタリセットループ７０６に供給されることができる。このように、可変タイマー７０は疑似ランダム期間を有する出力を供給する。
【００５３】
図８は、図６に示すロック検出器６０のような本発明によるロック検出器を有する位相同期ループ回路の動作を表すフローチャートである。また図８は、図７に示すような可変タイマーを有する位相同期ループ回路を表す。ステップ８１で、カウンタ２４の値は図６に示すレジスタ１・６１のようなレジスタにコピーされる。ステップ８２で、タイマー３７またはタイマー６７のようなカウンタは、サンプリング間隔期間が経過したかどうかを判定する。時間量がサンプリング間隔期間よりも少ない場合、サンプリング間隔期間が経過するまで、フローチャートはステップ８２にとどまる。サンプリング間隔期間が経過すると、フローチャートはステップ８３に続く。
【００５４】
ステップ８３で、差検出器は一時的に格納されたカウンタ値と現時のカウント値の差を判定する。したがって、レジスタ１・６１に保持される値は、ライン６９から入力される値と比較される。これらのカウンタ値間の差、すなわちデルタは、差検出器６３からＤＩＦＦ信号６５として出力される。ＤＩＦＦ信号６５は第２のレジスタ６２に保持される許容値と比較される。カウンタ値間の差が、ＤＩＦＦ信号６５により表され、図６に示された差検出器６４により判定されるように第２のレジスタ６２に保持される許容値以上であると、ステップ８８でロックカウンタはリセットし、フローチャートはステップ８１に戻る。カウンタ値間の差（すなわち、ＤＩＦＦ信号６５）がレジスタ６２の許容値よりも小さい場合、フローチャートはステップ８４に続く。
【００５５】
ステップ８４で、ロックカウンタ６８は増加される。ステップ８５で、レジスタはロックカウンタ６８の値が十分であるかどうかを判定する。ロックカウンタ６８の値は、予め決められユーザーが定義できるロック値に達する場合、位相同期ループロックを示すのに十分であると考えられる。このユーザーが定義できる値に達することは、位相同期ループロックの状態がＬＯＣＫ６６のような位相同期ループロックを示す出力信号をアサートするのに十分に長く観測されたことを示す。ロックカウンタ６８の値が位相同期ループロックを示すのに十分でない場合、フローチャートはステップ８２に戻る。ロックカウンタ６８の値が予め決められたロック値に達した場合、フローチャートはステップ８６に続く。ステップ８６で、ＬＯＣＫ６６のような位相同期ループロックを示す出力は、アサートされる。
【００５６】
図９は、本発明による疑似ランダムタイマーを用いたロック検出器の改善を示すグラフである。図９は、図５を参照して上述したように誤ってロックを示す問題をこの発明がどのように克服するかを示す。
【００５７】
図９に示されているのは、一定の周期を有する振動信号９２である。再び説明のために、信号９２の値が一定の場合、位相同期ループ回路がロックされると仮定する。信号９２が一定であるかどうかを判定するために、信号９２の値がサンプリングされ、各サンプル時間で取得された値が比較される。この例において、信号９２の値が最初に時間９１でサンプリングされる。信号９２の値が横軸でゼロであると仮定すると、時間９１での信号９２の値はゼロである。期間ｔ１・９０３の後、信号９２は時間９３でサンプリングされる。信号９２の値は再びゼロになる。
【００５８】
その後、信号９２の値は不規則な疑似ランダム間隔（例えば、ｔ１≠ｔ２≠ｔ３≠ｔ４≠ｔ５≠ｔ６≠ｔ７≠ｔ８）でサンプリングされる。そのため、信号９２の値は周期的な間隔でゼロであるが、サンプリングは周期的な間隔で行われていないので、これらのゼロ値はサンプリングされる必要はない。例えば、期間ｔ２・９０５の後、信号９３は時間９３でサンプリングされ、ゼロ以外の結果が得られる。期間ｔ２・９０５は期間ｔ１・９０３と同等ではない。このように、誤ったロック表示が避けられる。例えば、各期間ｔ１・９０３、ｔ２・９０５、ｔ３・９０７、及びｔ４・９０９は他と異なる。
【００５９】
以上の明細書において、本発明は特定の実施形態に関して述べられた。しかしながら、当業者は、様々な変形と変更を特許請求の範囲に記載される本発明の範囲から逸脱することなくなすことができることを理解する。したがって、本明細書及び図面は、限定的な意味ではなく例の意味にあるとみなすべきであり、全てのそのような変形は本発明の範囲内に含まれることを意図されている。
【００６０】
問題に対する利益、他の利点、及び解決策は、特定の実施形態に関して上述された。しかしながら、問題に対する利益、利点、解決策、及び任意の利益、利点、または解決策を生じさせるあるいはより顕著にさせることができる任意の要素は、いずれかまたは全ての請求項の重要な、所要の、または必須の特徴あるいは要素として解釈されるべきではない。
【００６１】
本発明によれば、例えば、以下の視点１乃至２９に記載されるようなロック検出位相同期ループ回路、ロック検出器、及びロック検出の方法が提供可能である。
【００６２】
［視点１］
クロック信号とフィードバック信号を受信し、アップ信号とダウン信号を供給する位相周波数検出器と、
第１のカウンタ値を保持し、前記第１のカウンタ値は前記アップ信号により増加され前記ダウン信号により減少される第１のカウンタと、
前記第１のカウンタ値を受信し、第１の時間でサンプリングされた第１のカウンタ値を第２の時間でサンプリングされた第１のカウンタ値と比較し、前記サンプリングされた第１のカウンタ値同士が実質的に一致するかどうかを判定するロック検出器と、
を備えたロック検出位相同期ループ回路。
【００６３】
［視点２］
さらに第２のカウンタを備え、サンプリングされたカウンタ値が実質的に一致している場合、前記ロック検出器は第２のカウンタ値を増加させる視点１に記載のロック検出位相同期ループ回路。
【００６４】
［視点３］
さらに出力ポートを備え、前記第２のカウンタ値がユーザー定義の値を超えた場合、前記出力ポートはアサートされた信号を供給する視点２に記載のロック検出位相同期ループ回路。
【００６５】
［視点４］
前記ロック検出器は、
第１の時間でサンプリングされた第１のカウンタ値を一時的に格納するよう構成された第１のレジスタと、
一時的に格納された前記第１のカウンタ値を第２の時間でサンプリングされた第１のカウンタ値と比較するよう構成された第１の差検出器と、
前記第１の差検出器の出力を予め決められた値と比較するよう構成された第２の差検出器と、
前記第１の差検出器の前記出力が前記予め決められた値よりも小さい場合、第２のカウンタ値を増加させ、前記第２のカウンタ値が前記ユーザー定義の値に達した場合、出力をアサートするよう構成された第２のカウンタと、
を備える視点１に記載のロック検出位相同期ループ回路。
【００６６】
［視点５］
前記ロック検出器は、前記サンプリングを開始するよう構成されたタイマーをさらに備える視点４に記載のロック検出位相同期ループ回路。
【００６７】
［視点６］
前記タイマーは、疑似ランダムサンプリング間隔を有するようさらに構成されている視点５に記載のロック検出位相同期ループ回路。
【００６８】
［視点７］
前記タイマーは、
疑似ランダム出力を供給するよう構成された線形フィードバックシフトレジスタと、
クロック信号を入力として受信し、分周されたクロック信号を出力として供給するよう構成された分周器と、
値を保持するよう構成されたクロックカウンタであり、前記クロックカウンタ値が前記分周器により作動されるクロックカウンタと、
第１の入力として前記疑似ランダム出力を受信し、第２の入力として前記クロックカウンタ値を受信し、前記クロックカウンタ値が前記疑似ランダム出力よりも大きい場合、アサートされた可変タイマー出力を供給するよう構成された第３の差検出器と、
を備える視点６に記載のロック検出位相同期ループ回路。
【００６９】
［視点８］
約１ＧＨｚよりも大きい出力周波数をさらに含む視点１に記載のロック検出位相同期ループ回路。
【００７０】
［視点９］
カウンタ値を保持し、デジタルカウンタ値を供給するよう構成された第１のカウンタと、
前記デジタルカウンタ値を受信するよう機能するロック検出器であり、
前記デジタルカウンタ値を一時的に格納するよう構成された第１のレジスタと、
一時的に格納された前記デジタルカウンタ値を現時のデジタルカウンタ値と比較する
よう構成された第１の差検出器と、
前記第１の差検出器の出力を予め決められた値と比較するよう構成された第２の差検
出器と、
前記第１の差検出器の出力が前記予め決められた値よりも小さい場合、第２のカウン
タ値を増加させ、前記第２のカウンタ値がユーザー定義の値に達した場合、出力信号をアサートするよう構成された第２のカウンタと、
を備えたロック検出器と、
を備えたロック検出位相同期ループ回路。
【００７１】
［視点１０］
約１ＧＨｚよりも大きい出力周波数をさらに備える視点９に記載のロック検出位相同期ループ回路。
【００７２】
［視点１１］
前記ロック検出器は、
疑似ランダム出力を供給するよう構成された線形フィードバックシフトレジスタと、
クロック信号を入力として受信し、分周されたクロック信号を分周器出力として供給するよう構成された分周器と、
クロックカウンタ値を保持し、前記分周器出力を入力として受信し、前記分周器出力に従って前記クロックカウンタ値を増加させるよう構成されたクロックカウンタと、
第１の入力として前記疑似ランダム出力を受信し、第２の入力として前記クロックカウンタ値を受信し、前記クロックカウンタ値が前記疑似ランダム出力よりも大きい場合、アサートされた可変タイマー出力を供給するよう構成された第３の差検出器と、
をさらに備える視点１０に記載のロック検出位相同期ループ回路。
【００７３】
［視点１２］
位相周波数検出器であり、前記カウンタ値をＵＰ出力信号で増加させ、前記カウンタ値をＤＯＷＮ出力信号で減少させるよう構成された位相周波数検出器と、
チャージポンプであり、前記デジタルカウンタ値を入力として受信し、前記カウンタ値に比例する出力を電圧制御発振器の入力ノードに供給するよう構成されたチャージポンプと、
をさらに備えた視点１１に記載のロック検出位相同期ループ回路。
【００７４】
［視点１３］
第１の差を供給するよう構成された第１の差検出器と、
前記第１の差を受信するよう構成された第２の差検出器と、
前記第１の差が許容範囲内である場合、カウンタ値を増加させるよう構成されたカウンタと、
出力ポートであり、前記カウンタ値が予め決められた値以上である場合、アサートされた信号を供給する出力ポートと、
を備えた回路中でロックを判定するためのロック検出器。
【００７５】
［視点１４］
前記第１の差は、第１の時間で前記第１のレジスタに一時的に格納されたデジタル信号と第２の時間で前記第１の差検出器に供給されたデジタル信号との差を含み、前記第１の差は前記第２の時間で判定される視点１３に記載のロック検出器。
【００７６】
［視点１５］
前記第１の時間と前記第２の時間の間の期間を決定するよう構成されたタイマーをさらに備える視点１４に記載のロック検出器。
【００７７】
［視点１６］
前記可変タイマーは、
疑似ランダム出力を供給するよう構成された線形フィードバックシフトレジスタと、
クロック信号を入力として受信し、分周されたクロック信号を分周器出力として供給するよう構成された分周器と、
値を保持し、前記分周器出力を入力として受信するよう構成されたクロックカウンタであり、前記分周器出力に従って前記値を増加させるよう構成されたクロックカウンタと、
第１の入力として前記疑似ランダム出力を受信し、第２の入力として前記クロックカウンタにより保持された前記値を受信し、前記クロックカウンタにより保持された値が前記疑似ランダム出力よりも大きい場合、アサートされた可変タイマー出力を供給するよう構成された第３の差検出器と、
を備える視点１５に記載のロック検出器。
【００７８】
［視点１７］
前記可変タイマーは、
前記線形フィードバックシフトレジスタをアサートされた前記可変タイマー出力でクロック制御するよう構成され、前記クロック制御することは新たな疑似ランダム出力を生成するシフトレジスタフィードバックループと、
前記クロックカウンタをアサートされた前記可変タイマー出力でリセットするよう構成されたクロックカウンタフィードバックループと、
をさらに備える視点１６に記載のロック検出器。
【００７９】
［視点１８］
前記ロック検出器は、予め決められた値を保持するよう構成された第２のレジスタをさらに備え、前記第２の差検出器は、さらに前記予め決められた値を受信し、前記第１の差を前記予め決められた値と比較するよう構成された視点１７に記載のロック検出器。
【００８０】
［視点１９］
前記第２の差検出器により供給された前記出力はカウントアップ信号を含み、前記カウントアップ信号は、前記第１の差が前記予め決められた値よりも小さい場合にアサートされ、さらに前記カウンタは、前記カウントアップ信号がアサートされた時に前記カウンタ値を増加させるよう構成されている視点１８に記載のロック検出器。
【００８１】
［視点２０］
前記第２の差検出器により供給された前記出力はリセット信号を含み、前記リセット信号は、前記第１の差が前記予め決められた値よりも大きい場合にアサートされ、さらに前記カウンタは、前記リセット信号がアサートされた時に前記カウンタ値をリセットするよう構成されている視点１９に記載のロック検出器。
【００８２】
［視点２１］
前記ロック検出器は、位相同期ループ回路のロックを判定するよう構成され、前記位相同期ループ回路は約１ＧＨｚよりも大きい出力周波数を有する視点１９に記載のロック検出器。
【００８３】
［視点２２］
位相同期ループ回路（ＰＬＬ）のためのロック検出の方法であり、
第１の時間で第１のカウンタ値を取得することと、
第２の時間で第２のカウンタ値を取得することと、
前記第１のカウンタ値を前記第２のカウンタ値と比較し第１の差を取得することと、
前記第１の差が許容範囲内である場合にロックカウンタ値を増加させることと、
前記ロックカウンタ値が予め決められた値に達した時にロックカウンタ出力をアサートすることと、
を含む方法。
【００８４】
［視点２３］
前記第１の差が前記許容範囲内でない場合に前記ロックカウンタ値をリセットすることをさらに含む視点２２に記載の方法。
【００８５】
［視点２４］
第３の時間で第３のカウンタ値を取得することと、
前記第２のカウンタ値を前記第３のカウンタ値と比較し第２の差を取得することと、
前記第２の差が前記許容範囲内である場合に前記ロックカウンタ値を増加させることと、
前記第２の差が前記許容範囲内でない場合に前記ロックカウンタ値をリセットすることと、
をさらに含む視点２３に記載の方法。
【００８６】
［視点２５］
第１の時間間隔は前記第１の時間を前記第２の時間から離し、第２の時間間隔は前記第２の時間を前記第３の時間から離し、前記第１の時間間隔は前記第２の時間間隔と同等でない視点２４に記載の方法。
【００８７】
［視点２６］
値を生成し前記第１及び第２の時間間隔を定義することをさらに含む視点２５に記載の方法。
【００８８】
［視点２７］
前記第１のカウンタ値を前記第２のカウンタ値と比較し第１の差を取得することは、
前記第１のカウンタ値を第１の時間で第１のレジスタに格納することと、
第１の差検出器で、格納された前記第１のカウンタ値を第２の時間で前記第２のカウンタ値と比較することと、
を含む視点２６に記載の方法。
【００８９】
［視点２８］
前記第２のカウンタ値を前記第３のカウンタ値と比較し前記第２の差を取得することは、
前記第２のカウンタ値を前記第２の時間で前記第１のレジスタに格納することと、
第１の差検出器で、格納された前記第２のカウンタ値を第３の時間で前記第３のカウンタ値と比較することと、
を含む視点２７に記載の方法。
【００９０】
［視点２９］
前記位相同期ループ回路を約１ＧＨｚよりも大きい出力周波数とともに構成することをさらに含む視点２８に記載の方法。
【図面の簡単な説明】
【００９１】
【図１】ロック検出器を有し本発明により構成された位相同期ループ回路のブロック図。
【図２】図１の位相同期ループ回路１０に示されるチャージポンプ１４のようなデジタルチャージポンプのブロック図。
【図３】本発明によるロック検出器の一実施形態。
【図４】本発明によるロック検出器を有する位相同期ループ回路の動作を表すフローチャート。
【図５】一定のサンプリング周波数を有するロック検出器の一つの潜在的制限を示すグラフ。
【図６】本発明によるロック検出器の一実施形態。
【図７】本発明による可変タイマーの一実施形態。
【図８】本発明によるロック検出器を有する位相同期ループ回路の動作を表すフローチャート。
【図９】本発明によるロック検出器の改善を示すグラフ。
【特許請求の範囲】
【請求項１】
クロック信号とフィードバック信号を受信し、アップ信号とダウン信号を供給する位相周波数検出器と、
第１のカウンタ値を保持し、前記第１のカウンタ値は前記アップ信号により増加され前記ダウン信号により減少される第１のカウンタと、
前記第１のカウンタ値を受信し、第１の時間でサンプリングされた第１のカウンタ値を第２の時間でサンプリングされた第１のカウンタ値と比較し、前記サンプリングされた第１のカウンタ値同士が実質的に一致するかどうかを判定するロック検出器と、
を備えたロック検出位相同期ループ回路。
【請求項２】
さらに第２のカウンタを備え、サンプリングされたカウンタ値が実質的に一致している場合、前記ロック検出器は第２のカウンタ値を増加させる請求項１に記載のロック検出位相同期ループ回路。
【請求項３】
さらに出力ポートを備え、前記第２のカウンタ値がユーザー定義の値を超えた場合、前記出力ポートはアサートされた信号を供給する請求項２に記載のロック検出位相同期ループ回路。
【請求項４】
前記ロック検出器は、
第１の時間でサンプリングされた第１のカウンタ値を一時的に格納するよう構成された第１のレジスタと、
一時的に格納された前記第１のカウンタ値を第２の時間でサンプリングされた第１のカウンタ値と比較するよう構成された第１の差検出器と、
前記第１の差検出器の出力を予め決められた値と比較するよう構成された第２の差検出器と、
前記第１の差検出器の前記出力が前記予め決められた値よりも小さい場合、第２のカウンタ値を増加させ、前記第２のカウンタ値が前記ユーザー定義の値に達した場合、出力をアサートするよう構成された第２のカウンタと、
を備える請求項１に記載のロック検出位相同期ループ回路。
【請求項５】
前記ロック検出器は、前記サンプリングを開始するよう構成されたタイマーをさらに備える請求項４に記載のロック検出位相同期ループ回路。
【請求項６】
前記タイマーは、疑似ランダムサンプリング間隔を有するようさらに構成されている請求項５に記載のロック検出位相同期ループ回路。
【請求項７】
前記タイマーは、
疑似ランダム出力を供給するよう構成された線形フィードバックシフトレジスタと、
クロック信号を入力として受信し、分周されたクロック信号を出力として供給するよう構成された分周器と、
値を保持するよう構成されたクロックカウンタであり、前記クロックカウンタ値が前記分周器により作動されるクロックカウンタと、
第１の入力として前記疑似ランダム出力を受信し、第２の入力として前記クロックカウンタ値を受信し、前記クロックカウンタ値が前記疑似ランダム出力よりも大きい場合、アサートされた可変タイマー出力を供給するよう構成された第３の差検出器と、
を備える請求項６に記載のロック検出位相同期ループ回路。
【請求項８】
約１ＧＨｚよりも大きい出力周波数をさらに含む請求項１に記載のロック検出位相同期ループ回路。
【請求項９】
カウンタ値を保持し、デジタルカウンタ値を供給するよう構成された第１のカウンタと、
前記デジタルカウンタ値を受信するよう機能するロック検出器であり、
前記デジタルカウンタ値を一時的に格納するよう構成された第１のレジスタと、
一時的に格納された前記デジタルカウンタ値を現時のデジタルカウンタ値と比較するよう構成された第１の差検出器と、
前記第１の差検出器の出力を予め決められた値と比較するよう構成された第２の差検出器と、
前記第１の差検出器の出力が前記予め決められた値よりも小さい場合、第２のカウンタ値を増加させ、前記第２のカウンタ値がユーザー定義の値に達した場合、出力信号をアサートするよう構成された第２のカウンタと、
を備えたロック検出器と、
を備えたロック検出位相同期ループ回路。
【請求項１０】
約１ＧＨｚよりも大きい出力周波数をさらに備える請求項９に記載のロック検出位相同期ループ回路。
【請求項１１】
前記ロック検出器は、
疑似ランダム出力を供給するよう構成された線形フィードバックシフトレジスタと、
クロック信号を入力として受信し、分周されたクロック信号を分周器出力として供給するよう構成された分周器と、
クロックカウンタ値を保持し、前記分周器出力を入力として受信し、前記分周器出力に従って前記クロックカウンタ値を増加させるよう構成されたクロックカウンタと、
第１の入力として前記疑似ランダム出力を受信し、第２の入力として前記クロックカウンタ値を受信し、前記クロックカウンタ値が前記疑似ランダム出力よりも大きい場合、アサートされた可変タイマー出力を供給するよう構成された第３の差検出器と、
をさらに備える請求項１０に記載のロック検出位相同期ループ回路。
【請求項１２】
位相周波数検出器であり、前記カウンタ値をＵＰ出力信号で増加させ、前記カウンタ値をＤＯＷＮ出力信号で減少させるよう構成された位相周波数検出器と、
チャージポンプであり、前記デジタルカウンタ値を入力として受信し、前記カウンタ値に比例する出力を電圧制御発振器の入力ノードに供給するよう構成されたチャージポンプと、
をさらに備えた請求項１１に記載のロック検出位相同期ループ回路。
【請求項１３】
第１の差を供給するよう構成された第１の差検出器と、
前記第１の差を受信するよう構成された第２の差検出器と、
前記第１の差が許容範囲内である場合、カウンタ値を増加させるよう構成されたカウンタと、
出力ポートであり、前記カウンタ値が予め決められた値以上である場合、アサートされた信号を供給する出力ポートと、
を備えた回路中でロックを判定するためのロック検出器。
【請求項１４】
前記第１の差は、第１の時間で前記第１のレジスタに一時的に格納されたデジタル信号と第２の時間で前記第１の差検出器に供給されたデジタル信号との差を含み、前記第１の差は前記第２の時間で判定される請求項１３に記載のロック検出器。
【請求項１５】
前記第１の時間と前記第２の時間の間の期間を決定するよう構成されたタイマーをさらに備える請求項１４に記載のロック検出器。
【請求項１６】
前記可変タイマーは、
疑似ランダム出力を供給するよう構成された線形フィードバックシフトレジスタと、
クロック信号を入力として受信し、分周されたクロック信号を分周器出力として供給するよう構成された分周器と、
値を保持し、前記分周器出力を入力として受信するよう構成されたクロックカウンタであり、前記分周器出力に従って前記値を増加させるよう構成されたクロックカウンタと、
第１の入力として前記疑似ランダム出力を受信し、第２の入力として前記クロックカウンタにより保持された前記値を受信し、前記クロックカウンタにより保持された値が前記疑似ランダム出力よりも大きい場合、アサートされた可変タイマー出力を供給するよう構成された第３の差検出器と、
を備える請求項１５に記載のロック検出器。
【請求項１７】
前記可変タイマーは、
前記線形フィードバックシフトレジスタをアサートされた前記可変タイマー出力でクロック制御するよう構成され、前記クロック制御することは新たな疑似ランダム出力を生成するシフトレジスタフィードバックループと、
前記クロックカウンタをアサートされた前記可変タイマー出力でリセットするよう構成されたクロックカウンタフィードバックループと、
をさらに備える請求項１６に記載のロック検出器。
【請求項１８】
前記ロック検出器は、予め決められた値を保持するよう構成された第２のレジスタをさらに備え、前記第２の差検出器は、さらに前記予め決められた値を受信し、前記第１の差を前記予め決められた値と比較するよう構成された請求項１７に記載のロック検出器。
【請求項１９】
前記第２の差検出器により供給された前記出力はカウントアップ信号を含み、前記カウントアップ信号は、前記第１の差が前記予め決められた値よりも小さい場合にアサートされ、さらに前記カウンタは、前記カウントアップ信号がアサートされた時に前記カウンタ値を増加させるよう構成されている請求項１８に記載のロック検出器。
【請求項２０】
前記第２の差検出器により供給された前記出力はリセット信号を含み、前記リセット信号は、前記第１の差が前記予め決められた値よりも大きい場合にアサートされ、さらに前記カウンタは、前記リセット信号がアサートされた時に前記カウンタ値をリセットするよう構成されている請求項１９に記載のロック検出器。
【請求項２１】
前記ロック検出器は、位相同期ループ回路のロックを判定するよう構成され、前記位相同期ループ回路は約１ＧＨｚよりも大きい出力周波数を有する請求項１９に記載のロック検出器。
【請求項２２】
位相同期ループ回路（ＰＬＬ）のためのロック検出の方法であり、
第１の時間で第１のカウンタ値を取得することと、
第２の時間で第２のカウンタ値を取得することと、
前記第１のカウンタ値を前記第２のカウンタ値と比較し第１の差を取得することと、
前記第１の差が許容範囲内である場合にロックカウンタ値を増加させることと、
前記ロックカウンタ値が予め決められた値に達した時にロックカウンタ出力をアサートすることと、
を含む方法。
【請求項２３】
前記第１の差が前記許容範囲内でない場合に前記ロックカウンタ値をリセットすることをさらに含む請求項２２に記載の方法。
【請求項２４】
第３の時間で第３のカウンタ値を取得することと、
前記第２のカウンタ値を前記第３のカウンタ値と比較し第２の差を取得することと、
前記第２の差が前記許容範囲内である場合に前記ロックカウンタ値を増加させることと、
前記第２の差が前記許容範囲内でない場合に前記ロックカウンタ値をリセットすることと、
をさらに含む請求項２３に記載の方法。
【請求項２５】
第１の時間間隔は前記第１の時間を前記第２の時間から離し、第２の時間間隔は前記第２の時間を前記第３の時間から離し、前記第１の時間間隔は前記第２の時間間隔と同等でない請求項２４に記載の方法。
【請求項２６】
値を生成し前記第１及び第２の時間間隔を定義することをさらに含む請求項２５に記載の方法。
【請求項２７】
前記第１のカウンタ値を前記第２のカウンタ値と比較し第１の差を取得することは、
前記第１のカウンタ値を第１の時間で第１のレジスタに格納することと、
第１の差検出器で、格納された前記第１のカウンタ値を第２の時間で前記第２のカウンタ値と比較することと、
を含む請求項２６に記載の方法。
【請求項２８】
前記第２のカウンタ値を前記第３のカウンタ値と比較し前記第２の差を取得することは、
前記第２のカウンタ値を前記第２の時間で前記第１のレジスタに格納することと、
第１の差検出器で、格納された前記第２のカウンタ値を第３の時間で前記第３のカウンタ値と比較することと、
を含む請求項２７に記載の方法。
【請求項２９】
前記位相同期ループ回路を約１ＧＨｚよりも大きい出力周波数とともに構成することをさらに含む請求項２８に記載の方法。
【特許請求の範囲】
【請求項１】
クロック信号とフィードバック信号を受信し、アップ信号とダウン信号を供給する位相周波数検出器と、
第１のカウンタ値を保持し、前記第１のカウンタ値は前記アップ信号により増加され前記ダウン信号により減少される第１のカウンタと、
前記第１のカウンタ値を受信し、第１の時間でサンプリングされた第１のカウンタ値を第２の時間でサンプリングされた第１のカウンタ値と比較し、前記サンプリングされた第１のカウンタ値同士が実質的に一致するかどうかを判定するロック検出器と、
を備えたロック検出位相同期ループ回路。
【請求項２】
前記ロック検出器は、
第１の時間でサンプリングされた第１のカウンタ値を一時的に格納するよう構成された第１のレジスタと、
一時的に格納された前記第１のカウンタ値を第２の時間でサンプリングされた第１のカウンタ値と比較するよう構成された第１の差検出器と、
前記第１の差検出器の出力を予め決められた値と比較するよう構成された第２の差検出器と、
前記第１の差検出器の前記出力が前記予め決められた値よりも小さい場合、第２のカウンタ値を増加させ、前記第２のカウンタ値が前記ユーザー定義の値に達した場合、出力をアサートするよう構成された第２のカウンタと、
を備える請求項１に記載のロック検出位相同期ループ回路。
【請求項３】
カウンタ値を保持し、デジタルカウンタ値を供給するよう構成された第１のカウンタと、
前記デジタルカウンタ値を受信するよう機能するロック検出器であり、
前記デジタルカウンタ値を一時的に格納するよう構成された第１のレジスタと、
一時的に格納された前記デジタルカウンタ値を現時のデジタルカウンタ値と比較する
よう構成された第１の差検出器と、
前記第１の差検出器の出力を予め決められた値と比較するよう構成された第２の差検
出器と、
前記第１の差検出器の出力が前記予め決められた値よりも小さい場合、第２のカウン
タ値を増加させ、前記第２のカウンタ値がユーザー定義の値に達した場合、出力信号を
アサートするよう構成された第２のカウンタと、
を備えたロック検出器と、
を備えたロック検出位相同期ループ回路。
【請求項４】
第１の差を供給するよう構成された第１の差検出器と、
前記第１の差を受信するよう構成された第２の差検出器と、
前記第１の差が許容範囲内である場合、カウンタ値を増加させるよう構成されたカウンタと、
出力ポートであり、前記カウンタ値が予め決められた値以上である場合、アサートされた信号を供給する出力ポートと、
を備えた回路中でロックを判定するためのロック検出器。
【請求項５】
位相同期ループ回路（ＰＬＬ）のためのロック検出の方法であり、
第１の時間で第１のカウンタ値を取得することと、
第２の時間で第２のカウンタ値を取得することと、
前記第１のカウンタ値を前記第２のカウンタ値と比較し第１の差を取得することと、
前記第１の差が許容範囲内である場合にロックカウンタ値を増加させることと、
前記ロックカウンタ値が予め決められた値に達した時にロックカウンタ出力をアサートすることと、
を含む方法。
【請求項１】
クロック信号とフィードバック信号を受信し、アップ信号とダウン信号を供給する位相周波数検出器と、
第１のカウンタ値を保持し、前記第１のカウンタ値は前記アップ信号により増加され前記ダウン信号により減少される第１のカウンタと、
前記第１のカウンタ値を受信し、第１の時間でサンプリングされた第１のカウンタ値を第２の時間でサンプリングされた第１のカウンタ値と比較し、前記サンプリングされた第１のカウンタ値同士が実質的に一致するかどうかを判定するロック検出器と、
を備えたロック検出位相同期ループ回路。
【請求項２】
さらに第２のカウンタを備え、サンプリングされたカウンタ値が実質的に一致している場合、前記ロック検出器は第２のカウンタ値を増加させる請求項１に記載のロック検出位相同期ループ回路。
【請求項３】
さらに出力ポートを備え、前記第２のカウンタ値がユーザー定義の値を超えた場合、前記出力ポートはアサートされた信号を供給する請求項２に記載のロック検出位相同期ループ回路。
【請求項４】
前記ロック検出器は、
第１の時間でサンプリングされた第１のカウンタ値を一時的に格納するよう構成された第１のレジスタと、
一時的に格納された前記第１のカウンタ値を第２の時間でサンプリングされた第１のカウンタ値と比較するよう構成された第１の差検出器と、
前記第１の差検出器の出力を予め決められた値と比較するよう構成された第２の差検出器と、
前記第１の差検出器の前記出力が前記予め決められた値よりも小さい場合、第２のカウンタ値を増加させ、前記第２のカウンタ値が前記ユーザー定義の値に達した場合、出力をアサートするよう構成された第２のカウンタと、
を備える請求項１に記載のロック検出位相同期ループ回路。
【請求項５】
前記ロック検出器は、前記サンプリングを開始するよう構成されたタイマーをさらに備える請求項４に記載のロック検出位相同期ループ回路。
【請求項６】
前記タイマーは、疑似ランダムサンプリング間隔を有するようさらに構成されている請求項５に記載のロック検出位相同期ループ回路。
【請求項７】
前記タイマーは、
疑似ランダム出力を供給するよう構成された線形フィードバックシフトレジスタと、
クロック信号を入力として受信し、分周されたクロック信号を出力として供給するよう構成された分周器と、
値を保持するよう構成されたクロックカウンタであり、前記クロックカウンタ値が前記分周器により作動されるクロックカウンタと、
第１の入力として前記疑似ランダム出力を受信し、第２の入力として前記クロックカウンタ値を受信し、前記クロックカウンタ値が前記疑似ランダム出力よりも大きい場合、アサートされた可変タイマー出力を供給するよう構成された第３の差検出器と、
を備える請求項６に記載のロック検出位相同期ループ回路。
【請求項８】
約１ＧＨｚよりも大きい出力周波数をさらに含む請求項１に記載のロック検出位相同期ループ回路。
【請求項９】
カウンタ値を保持し、デジタルカウンタ値を供給するよう構成された第１のカウンタと、
前記デジタルカウンタ値を受信するよう機能するロック検出器であり、
前記デジタルカウンタ値を一時的に格納するよう構成された第１のレジスタと、
一時的に格納された前記デジタルカウンタ値を現時のデジタルカウンタ値と比較するよう構成された第１の差検出器と、
前記第１の差検出器の出力を予め決められた値と比較するよう構成された第２の差検出器と、
前記第１の差検出器の出力が前記予め決められた値よりも小さい場合、第２のカウンタ値を増加させ、前記第２のカウンタ値がユーザー定義の値に達した場合、出力信号をアサートするよう構成された第２のカウンタと、
を備えたロック検出器と、
を備えたロック検出位相同期ループ回路。
【請求項１０】
約１ＧＨｚよりも大きい出力周波数をさらに備える請求項９に記載のロック検出位相同期ループ回路。
【請求項１１】
前記ロック検出器は、
疑似ランダム出力を供給するよう構成された線形フィードバックシフトレジスタと、
クロック信号を入力として受信し、分周されたクロック信号を分周器出力として供給するよう構成された分周器と、
クロックカウンタ値を保持し、前記分周器出力を入力として受信し、前記分周器出力に従って前記クロックカウンタ値を増加させるよう構成されたクロックカウンタと、
第１の入力として前記疑似ランダム出力を受信し、第２の入力として前記クロックカウンタ値を受信し、前記クロックカウンタ値が前記疑似ランダム出力よりも大きい場合、アサートされた可変タイマー出力を供給するよう構成された第３の差検出器と、
をさらに備える請求項１０に記載のロック検出位相同期ループ回路。
【請求項１２】
位相周波数検出器であり、前記カウンタ値をＵＰ出力信号で増加させ、前記カウンタ値をＤＯＷＮ出力信号で減少させるよう構成された位相周波数検出器と、
チャージポンプであり、前記デジタルカウンタ値を入力として受信し、前記カウンタ値に比例する出力を電圧制御発振器の入力ノードに供給するよう構成されたチャージポンプと、
をさらに備えた請求項１１に記載のロック検出位相同期ループ回路。
【請求項１３】
第１の差を供給するよう構成された第１の差検出器と、
前記第１の差を受信するよう構成された第２の差検出器と、
前記第１の差が許容範囲内である場合、カウンタ値を増加させるよう構成されたカウンタと、
出力ポートであり、前記カウンタ値が予め決められた値以上である場合、アサートされた信号を供給する出力ポートと、
を備えた回路中でロックを判定するためのロック検出器。
【請求項１４】
前記第１の差は、第１の時間で前記第１のレジスタに一時的に格納されたデジタル信号と第２の時間で前記第１の差検出器に供給されたデジタル信号との差を含み、前記第１の差は前記第２の時間で判定される請求項１３に記載のロック検出器。
【請求項１５】
前記第１の時間と前記第２の時間の間の期間を決定するよう構成されたタイマーをさらに備える請求項１４に記載のロック検出器。
【請求項１６】
前記可変タイマーは、
疑似ランダム出力を供給するよう構成された線形フィードバックシフトレジスタと、
クロック信号を入力として受信し、分周されたクロック信号を分周器出力として供給するよう構成された分周器と、
値を保持し、前記分周器出力を入力として受信するよう構成されたクロックカウンタであり、前記分周器出力に従って前記値を増加させるよう構成されたクロックカウンタと、
第１の入力として前記疑似ランダム出力を受信し、第２の入力として前記クロックカウンタにより保持された前記値を受信し、前記クロックカウンタにより保持された値が前記疑似ランダム出力よりも大きい場合、アサートされた可変タイマー出力を供給するよう構成された第３の差検出器と、
を備える請求項１５に記載のロック検出器。
【請求項１７】
前記可変タイマーは、
前記線形フィードバックシフトレジスタをアサートされた前記可変タイマー出力でクロック制御するよう構成され、前記クロック制御することは新たな疑似ランダム出力を生成するシフトレジスタフィードバックループと、
前記クロックカウンタをアサートされた前記可変タイマー出力でリセットするよう構成されたクロックカウンタフィードバックループと、
をさらに備える請求項１６に記載のロック検出器。
【請求項１８】
前記ロック検出器は、予め決められた値を保持するよう構成された第２のレジスタをさらに備え、前記第２の差検出器は、さらに前記予め決められた値を受信し、前記第１の差を前記予め決められた値と比較するよう構成された請求項１７に記載のロック検出器。
【請求項１９】
前記第２の差検出器により供給された前記出力はカウントアップ信号を含み、前記カウントアップ信号は、前記第１の差が前記予め決められた値よりも小さい場合にアサートされ、さらに前記カウンタは、前記カウントアップ信号がアサートされた時に前記カウンタ値を増加させるよう構成されている請求項１８に記載のロック検出器。
【請求項２０】
前記第２の差検出器により供給された前記出力はリセット信号を含み、前記リセット信号は、前記第１の差が前記予め決められた値よりも大きい場合にアサートされ、さらに前記カウンタは、前記リセット信号がアサートされた時に前記カウンタ値をリセットするよう構成されている請求項１９に記載のロック検出器。
【請求項２１】
前記ロック検出器は、位相同期ループ回路のロックを判定するよう構成され、前記位相同期ループ回路は約１ＧＨｚよりも大きい出力周波数を有する請求項１９に記載のロック検出器。
【請求項２２】
位相同期ループ回路（ＰＬＬ）のためのロック検出の方法であり、
第１の時間で第１のカウンタ値を取得することと、
第２の時間で第２のカウンタ値を取得することと、
前記第１のカウンタ値を前記第２のカウンタ値と比較し第１の差を取得することと、
前記第１の差が許容範囲内である場合にロックカウンタ値を増加させることと、
前記ロックカウンタ値が予め決められた値に達した時にロックカウンタ出力をアサートすることと、
を含む方法。
【請求項２３】
前記第１の差が前記許容範囲内でない場合に前記ロックカウンタ値をリセットすることをさらに含む請求項２２に記載の方法。
【請求項２４】
第３の時間で第３のカウンタ値を取得することと、
前記第２のカウンタ値を前記第３のカウンタ値と比較し第２の差を取得することと、
前記第２の差が前記許容範囲内である場合に前記ロックカウンタ値を増加させることと、
前記第２の差が前記許容範囲内でない場合に前記ロックカウンタ値をリセットすることと、
をさらに含む請求項２３に記載の方法。
【請求項２５】
第１の時間間隔は前記第１の時間を前記第２の時間から離し、第２の時間間隔は前記第２の時間を前記第３の時間から離し、前記第１の時間間隔は前記第２の時間間隔と同等でない請求項２４に記載の方法。
【請求項２６】
値を生成し前記第１及び第２の時間間隔を定義することをさらに含む請求項２５に記載の方法。
【請求項２７】
前記第１のカウンタ値を前記第２のカウンタ値と比較し第１の差を取得することは、
前記第１のカウンタ値を第１の時間で第１のレジスタに格納することと、
第１の差検出器で、格納された前記第１のカウンタ値を第２の時間で前記第２のカウンタ値と比較することと、
を含む請求項２６に記載の方法。
【請求項２８】
前記第２のカウンタ値を前記第３のカウンタ値と比較し前記第２の差を取得することは、
前記第２のカウンタ値を前記第２の時間で前記第１のレジスタに格納することと、
第１の差検出器で、格納された前記第２のカウンタ値を第３の時間で前記第３のカウンタ値と比較することと、
を含む請求項２７に記載の方法。
【請求項２９】
前記位相同期ループ回路を約１ＧＨｚよりも大きい出力周波数とともに構成することをさらに含む請求項２８に記載の方法。
【特許請求の範囲】
【請求項１】
クロック信号とフィードバック信号を受信し、アップ信号とダウン信号を供給する位相周波数検出器と、
第１のカウンタ値を保持し、前記第１のカウンタ値は前記アップ信号により増加され前記ダウン信号により減少される第１のカウンタと、
前記第１のカウンタ値を受信し、第１の時間でサンプリングされた第１のカウンタ値を第２の時間でサンプリングされた第１のカウンタ値と比較し、前記サンプリングされた第１のカウンタ値同士が実質的に一致するかどうかを判定するロック検出器と、
を備えたロック検出位相同期ループ回路。
【請求項２】
前記ロック検出器は、
第１の時間でサンプリングされた第１のカウンタ値を一時的に格納するよう構成された第１のレジスタと、
一時的に格納された前記第１のカウンタ値を第２の時間でサンプリングされた第１のカウンタ値と比較するよう構成された第１の差検出器と、
前記第１の差検出器の出力を予め決められた値と比較するよう構成された第２の差検出器と、
前記第１の差検出器の前記出力が前記予め決められた値よりも小さい場合、第２のカウンタ値を増加させ、前記第２のカウンタ値が前記ユーザー定義の値に達した場合、出力をアサートするよう構成された第２のカウンタと、
を備える請求項１に記載のロック検出位相同期ループ回路。
【請求項３】
カウンタ値を保持し、デジタルカウンタ値を供給するよう構成された第１のカウンタと、
前記デジタルカウンタ値を受信するよう機能するロック検出器であり、
前記デジタルカウンタ値を一時的に格納するよう構成された第１のレジスタと、
一時的に格納された前記デジタルカウンタ値を現時のデジタルカウンタ値と比較する
よう構成された第１の差検出器と、
前記第１の差検出器の出力を予め決められた値と比較するよう構成された第２の差検
出器と、
前記第１の差検出器の出力が前記予め決められた値よりも小さい場合、第２のカウン
タ値を増加させ、前記第２のカウンタ値がユーザー定義の値に達した場合、出力信号を
アサートするよう構成された第２のカウンタと、
を備えたロック検出器と、
を備えたロック検出位相同期ループ回路。
【請求項４】
第１の差を供給するよう構成された第１の差検出器と、
前記第１の差を受信するよう構成された第２の差検出器と、
前記第１の差が許容範囲内である場合、カウンタ値を増加させるよう構成されたカウンタと、
出力ポートであり、前記カウンタ値が予め決められた値以上である場合、アサートされた信号を供給する出力ポートと、
を備えた回路中でロックを判定するためのロック検出器。
【請求項５】
位相同期ループ回路（ＰＬＬ）のためのロック検出の方法であり、
第１の時間で第１のカウンタ値を取得することと、
第２の時間で第２のカウンタ値を取得することと、
前記第１のカウンタ値を前記第２のカウンタ値と比較し第１の差を取得することと、
前記第１の差が許容範囲内である場合にロックカウンタ値を増加させることと、
前記ロックカウンタ値が予め決められた値に達した時にロックカウンタ出力をアサートすることと、
を含む方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００６−３３３４８９（Ｐ２００６−３３３４８９Ａ）
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【外国語出願】
【出願番号】特願２００６−１４５７７４（Ｐ２００６−１４５７７４）
【出願日】平成１８年５月２５日（２００６．５．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年１２月７日（２００６．１２．７）
【国際特許分類】
【出願番号】特願２００６−１４５７７４（Ｐ２００６−１４５７７４）
【出願日】平成１８年５月２５日（２００６．５．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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