低コンタクト抵抗を有するMEMSデバイスの製造方法およびそれにより得られたデバイス
【課題】MEMSデバイス中に、シリコンゲルマニウム層と、CMOS金属層や他のシリコンゲルマニウム層のようなこのシリコンゲルマニウム層に接続する層との間に、双方の層を分離する誘電体層スタック中の開口部を通る低抵抗コンタクトを形成する方法を提案する。
【解決手段】誘電体層6の開口部中に中間層である界面層14を形成し、これによってこの開口部の底部と開口部の側壁を覆う。この中間層はシリコンゲルマニウムMEMS電極8と、MEMS成分を含むシリコンゲルマニウム構造層4との界面となる。中間層、すなわち界面層14は、TiN層またはTaN層より成る。
【解決手段】誘電体層6の開口部中に中間層である界面層14を形成し、これによってこの開口部の底部と開口部の側壁を覆う。この中間層はシリコンゲルマニウムMEMS電極8と、MEMS成分を含むシリコンゲルマニウム構造層4との界面となる。中間層、すなわち界面層14は、TiN層またはTaN層より成る。
【発明の詳細な説明】
【技術分野】
【0001】
本明細は、マイクロエレクトロニクスメカニカルシステム(Micro-Electro-Mechanical System:MEMS)デバイスに関し、特に、シリコンゲルマニウム層を含むMEMSデバイスに関する。
【背景技術】
【0002】
マイクロエレクトロニクスメカニカルシステム(MEMS)では、機械構成部品、センサー、アクチュエータ、およびエレクトロニクスを、マイクロ作製技術を用いて共通のシリコン基板上に集積する。エレクトロニクスは、集積回路(IC)プロセスシーケンス(例えば、CMOS、バイポーラ、またはBICMOSプロセス)を用いて作製される一方、マイクロメカニカル部品は、シリコンウエハの一部を選択的にエッチングし、または新しい構造層を加えて機械的デバイスや電気機械的デバイスを形成する、互換性のある「マイクロマシニング(micromachining)」プロセスを用いて作製される。
【0003】
多結晶シリコンゲルマニウム(poly-SiGe)は、例えば一般には450℃より低い、低いCMOSと互換性のあるSiGe堆積温度のおかげで、モノリシックCMOS−MEMSの集積化が可能である。図1は、そのようなMEMS−CMOSモノリシック集積化の一例である。相互接続構造を通して、MEMSデバイスはCMOS基板の活性デバイスに、電気的に接続される。
【0004】
SiGe層自身の機械的および電気的な特性は集中的に研究されたが、MEMSデバイスとCMOS基板の間の電気的接続は、極めて重要である。一般にはTiN/Al層のスタックからなる、多結晶SiGeとCMOSトップ金属層との間の低抵抗コンタクトは、低い相互接続の寄生抵抗を有する好結果のモノリシック集積化のために必要である。
【0005】
Eyoumらは、"Low-Resistance Silicon-Germanium Contact Technology for Modular Integration of MEMS with Electronics", Journal of Electrochemical Society, 151 (3) J21-J25 (2004) で、CMOSトップ金属層とSiGe層との間で低いコンタクト抵抗を達成するNiシリサイドプロセスを開示している。CMOSトップ金属層は、TiNキャップ層の上に薄いニッケル層を有するように修正された。このニッケル層の上のSiGe層の堆積中に、基板が加熱されてニッケルゲルマノシリサイドを形成する。
【0006】
しかしながら、ニッケルゲルマノシリサイドの形成は複雑で、高価なシリサイドプロセスを必要とする。また、これは、CMOSバックエンドプロセスフロー中の標準的なプロセスではない。更に、SiGe形成温度は、ニッケルゲルマノシリサイドが形成できるように十分に高くなければならず、SiGe堆積温度に下限を押し付ける。このアプローチでは、ニッケルゲルマノシリサイドの形成がSiGe層の正確な組成とSiGeの堆積条件に関連する。Eyoum の図8から、SiGeのより高い堆積温度での大きなコンタクトに対しても、コンタクト抵抗はまだ約10Ωより高くなることが明らかである。
【0007】
本明細は、SiGe層と、CMOSトップ金属層またはSiGe層のような他の層との間の低いコンタクト抵抗を開示する。
【0008】
本明細は、SiGe層と、CMOSトップ金属層またはSiGe層のような他の層との間の低いコンタクト抵抗を開示し、これにより、このコンタクト抵抗は小さな標準偏差を示す。
【0009】
本明細は、SiGe層と、CMOSトップ金属層またはSiGe層のような他の層との間の低いコンタクト抵抗を開示し、これにより、このコンタクト抵抗は小さな標準偏差を示し、このコンタクトの機械的な信頼性が改良される。
【0010】
本明細は、SiGe層と、CMOSトップ金属層またはSiGe層のような他の層との間の低いコンタクト抵抗を形成する費用効率の良い方法を示す。
【0011】
本明細は、SiGe層と、CMOSトップ金属層またはSiGe層のような他の層との間の低いコンタクト抵抗を形成する、SiGe層の堆積温度とは無関係な、費用効率の良い方法を示す。
【発明の概要】
【0012】
第1の形態では、MEMSデバイスが開示され、このMEMSデバイスデバイスは、誘電体層スタック中の開口部を通って、他の層に電気的に接続された少なくとも1つのシリコンゲルマニウム層を含み、界面層は、少なくとも1つのシリコンゲルマニウム層を、少なくとも開口部中の誘電体スタック層から分離し、および他の層から分離する。
【0013】
この他の層は、シリコンゲルマニウム層のような導電層でも良い。この他の層は、金属層のような導電層でも良い。この金属層は、MEMSデバイスがその上に配置される、CMOS基板の相互接続パターンのトップ金属層でも良い。
【0014】
一の具体例では、界面層は、少なくとも1つのシリコンゲルマニウム層に接続されたTiNの層を含む。界面層は、更に、TiN層および他の層に接続されたTiの層を含んでも良い。
【0015】
他の具体例では、界面層は、少なくとも1つのシリコンゲルマニウム層に接続されたTaNの層を含む。界面層は、更に、TaN層および他の層に接続されたTaの層を含んでも良い。
【0016】
シリコンゲルマニウム層は、シリコンゲルマニウム層と他の層の双方の層を分離する誘電体層スタック中に形成された開口部に、部分的に充填され、完全に充填され、またはオーバーラップしても良い。
【0017】
他の形態では、誘電体層スタック中の開口部を通って、他の層に電気的に接続された少なくとも1つのシリコンゲルマニウム層を含み、界面層は、少なくとも1つのシリコンゲルマニウム層を、少なくとも開口部中の誘電体スタック層から分離し、および他の層から分離するMEMSデバイスの製造方法が開示される。この方法は、他の層を提供する工程と、他の層の上に誘電体スタックを提供する工程と、誘電体スタック中に開口部を形成し、これにより他の層の一部を露出させる工程と、少なくとも開口部の側壁上および他の層の露出した表面上に界面層を形成する工程と、少なくとも開口部中にシリコンゲルマニウム層を形成する工程と、を含む。
【0018】
この他の層は、シリコンゲルマニウム層でも良い。この他の層は、金属層でも良い。この金属層は、MEMSデバイスがその上に配置される、CMOS基板の相互接続パターンのトップ金属層でも良い。
【0019】
一の具体例では、界面層は、少なくとも1つのシリコンゲルマニウム層に接続したTiNの層を含む。界面層は、更に、TiN層および他の層に接続するTiの層を含んでも良い。開口部を形成した後で、界面層を形成する前に、洗浄工程が行われても良い。それらの洗浄工程は、HF浸責、H2プラズマ、Arプラズマを用いたソフトスパッタエッチ、またはこれらのいずれかの組み合わせでも良い。
【0020】
他の具体例では、界面層は、少なくとも1つのシリコンゲルマニウム層に接続されたTaNの層を含む。界面層は、更に、TaN層および他の層に接続されたTaの層を含んでも良い。開口部を形成した後で、界面層を形成する前に、洗浄工程が行われても良い。それらの洗浄工程は、HF浸責、H2プラズマ、Arプラズマを用いたソフトスパッタエッチ、またはこれらのいずれかの組み合わせでも良い。
【0021】
シリコンゲルマニウム層は、シリコンゲルマニウム層および他の層の、双方の層を分離する誘電体層スタック中に形成された開口部中に、部分的に充填され、完全に充填され、またはオーバーラップする。
【0022】
シリコンゲルマニウム層は、例えば界面層を有する基板を、真空雰囲気でシリコンゲルマニウム堆積ツールに移動させることで、酸化雰囲気に界面層を露出させること無しに、界面層の上に堆積しても良い。
【0023】
開口部中にシリコンゲルマニウム層を形成する場合に用いられるB2H6は、更に、コンタクト抵抗を低減するように調整しても良い。
【図面の簡単な説明】
【0024】
【図1】CMOS−MEMSモノリシック集積化の模式的な断面図を示す。
【図2】SiGeとTiN/AlCu金属スタックとの間の非オーミックコンタクトの、電流−電圧曲線の一例を示す。
【図3】図2で表された非オーミックコンタクトのTEM写真を示す。
【図4】AlCu層上の4μm膜厚のSiGe層の間のコンタクトの抵抗プロファイルを示す。ここでは、HF浸責処理が、SiGe層の堆積前に行われる。コンタクト面積は変化させた:黒い四角形(2μm×2μm)、黒い丸(4μm×4μm)、正三角形(6μm×6μm)、逆三角形(10μm×10μm)。
【図5】AlCu層上の4μm膜厚のSiGe層の間のコンタクトの抵抗プロファイルを示す。ここでは、HF浸責処理およびH2プラズマが、SiGe層の堆積前に行われる。コンタクト面積は変化させた:黒い四角形(2μm×2μm)、黒い丸(4μm×4μm)、正三角形(6μm×6μm)、逆三角形(10μm×10μm)。
【図6】AlCu層上の4μm膜厚のSiGe層の間のコンタクトの抵抗プロファイルを示す。ここでは、TiN/Ti界面層が、SiGeとAlCu層の間に存在する。コンタクト面積は変化させた:黒い四角形(2μm×2μm)、黒い丸(4μm×4μm)、正三角形(6μm×6μm)、逆三角形(10μm×10μm)。
【図7】AlCu層上の4μm膜厚のSiGe層の間のコンタクトの抵抗プロファイルを、コンタクト面積の関数として示す。ここでは、TiN/Ti界面層が、SiGeとAlCu層の間に存在する。コンタクト面積は変化させた:黒い四角形(2μm×2μm)、黒い丸(4μm×4μm)、正三角形(6μm×6μm)、逆三角形(10μm×10μm)。
【図8】10nmTiNについて、2μm×2μmのコンタクトに対して先に20nmのソフトスパッタエッチを行った界面層中の、Ti膜厚の関数としてコンタクト抵抗の依存性を示す。
【図9】10nmTiNについて、SiGe層の堆積中に40sccmのB2H6フローを用いて20nmのソフトスパッタエッチを行った界面層中の、Ti膜厚の関数として、異なるコンタクトの大きさについて、コンタクト抵抗の依存性を示す。コンタクトの大きさは、2μm×2μm(ダイヤモンド)、4μm×4μm(四角形)、6μm×6μm(三角形)、10μm×10μm(クロス)である。
【図10】異なるコンタクトの大きさについて、SiGe層の堆積中のB2H6フローの関数としてコンタクト抵抗の依存性を示す。界面層は、5nmのTi上の10nmTiNのスタックである。コンタクトの大きさは、2μm×2μm(ダイヤモンド)、4μm×4μm(四角形)、6μm×6μm(三角形)、10μm×10μm(クロス)である。
【図11】異なるコンタクトの大きさについて、ソフトスパッタエッチ除去の関数としてコンタクト抵抗の依存性を示す。界面層は、5nmのTi上の10nmTiNのスタックであり、SiGe層の堆積中に40sccmのB2H6フローを用いた。コンタクトの大きさは、2μm×2μm(ダイヤモンド)、4μm×4μm(四角形)、6μm×6μm(三角形)、10μm×10μm(クロス)である。
【図12a】低抵抗コンタクトを有するMEMSデバイスの製造におけるプロセス工程のシーケンスを示す。
【図12b】低抵抗コンタクトを有するMEMSデバイスの製造におけるプロセス工程のシーケンスを示す。
【図12c】低抵抗コンタクトを有するMEMSデバイスの製造におけるプロセス工程のシーケンスを示す。
【図12d】低抵抗コンタクトを有するMEMSデバイスの製造におけるプロセス工程のシーケンスを示す。
【図12e】低抵抗コンタクトを有するMEMSデバイスの製造におけるプロセス工程のシーケンスを示す。
【図12f】低抵抗コンタクトを有するMEMSデバイスの製造におけるプロセス工程のシーケンスを示す。
【図13】界面層で分離された2つのSiGe層の間のコンタクトの模式図を示す。
【図14】主な材料と構造構成を用いたカンチレバープロセスの模式図を示す。
【図15】0.8μm×0.8μm角のコンタクトに対するウエハ内分布を含む、SiGe堆積前の様々なコンタクト界面の洗浄プロセスについて、MEMSバイアの抵抗値を示す。
【図16】SiGe1およびSiGe2で表された2つの異なるSiGe層堆積プロセスを模式的に示す。
【図17】カンチレバーの撓みのウエハ内分布と、CVD/PECVDを組み合わせたSiGe堆積プロセスの関係を示す。
【0025】
以下に、説明および図面を通して使用される参照番号を列挙する:
1 集積されたMEMCデバイス、即ち、電子回路20の上のMEMSデバイス3
2 例えばCMOS基板のような電子回路20を有する基板
3 MEMSデバイス自身
4 MEMS成分を含むSiGe構造層
5 基板2のトップ金属層5
6 SiGe層4、8と他の層8、5との間にそれぞれ挟まれた誘電体層
8 選択的にSiGe構造層4の一部であるSiGeMEMS電極
9 キャビティ−MEMSデバイスのギャップ
10 下部電極8を有するコンタクト界面
11 例えば5、8のような他の層を露出させる、誘電体層6中の開口部
12 トップ金属層5のTiN層
13 トップ金属層5のAlCu層
14 SiGe層4、8と例えば8、5のような他の層とのそれぞれの間の界面層
15 構造層8および/または下部電極8の形成に使用されるパターニングされていな
い多結晶SiGe層スタック
17 界面層14のボトム層
18 界面層14のトップ層
20 電子回路
21 基板2の相互接続スキーム中のバイア接続金属層22
22 基板の相互接続スキーム中の金属層
【詳細な説明】
【0026】
本発明は、特定の具体例について、添付図面を参照しながら詳細に説明するが、本発明はこれらにより限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応する必要はない。
【0027】
更に、説明や請求の範囲中の、第1、第2、第3等の用語は、類似の要素の間で区別するために使用され、順序や時間的順番を表す必要はない。そのような用語は、適当な状況下で入替え可能であり、発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できる。
【0028】
また、説明や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された具体例は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【0029】
また、請求の範囲で使用される「含む(comprising)」の用語は、それ以降に示される手段に限定して解釈すべきでない。これは他の要素や工程を排除しない。言及された特徴、数、工程、または成分に存在を示すものとして解釈されることが必要であるが、1またはそれ以上の他の特徴、数、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段AおよびBを含むデバイス」の表現の範囲は、構成要素AとBのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がAとBであることを意味する。
【0030】
図1に示すように、集積化されたMEMSデバイス1は、基板2を含み、その上にはMEMSデバイス3が形成される。MEMSデバイス3のSiGe構造層4は、SiGeMEMS下部電極8を介して、トップ金属層5に電気的および機械的に接続される。基板2を覆う誘電体層6中の開口部11(図示せず)を通って、このCMOSトップ金属層5は露出し、SiGeMEMS下部電極8に接続される。金属層5とSiGeMEMS下部電極8との間の接続は、基板2の上の電子回路と、MEMSデバイス3との間の電気的接続を形成し、これによりMEMSデバイス3の操作と、電子回路から、および電子への信号伝達を可能とする。この基板は、一般にはCMOS基板である。このコンタクトは、またMEMSデバイス3のための機械的な固定点として提供され、そのようなものとして、特にMEMSデバイス3が、少なくともキャビティ9中に部分的に延びたカンチレバーのような構成を含む場合に、MEMSデバイスの動作中に実在の機械的な力にさらされる。それらの構成は、SiGe構造層4をパターニングすることにより形成される。一般には、トップ金属層5は、図3に示すように、AlCu層13の上にTiN層12のスタックとして形成される。
【0031】
SiGe層4と下部の層5との間のコンタクト界面10の面積は、コンタクト抵抗を低減し、機械的強度を増加させるために、十分に大きくすべきである。このコンタクト面積は、しかしながら、誘電体層6中の開口部11を埋めるためのSiGeの堆積プロセスにも依存する。化学的気相堆積(CVD)プロセスは、良好な等角の堆積を提供し、この開口部11を良好に埋めるが、しかしながら、多大な時間を犠牲にし、それゆえに高価になる。プラズマエンハンスド化学気相堆積(PECVD)プロセスは、厚い層を速く形成できるが、開口部11の不十分に埋め込み、開口部11の中央にキーホールが形成される。
【0032】
MEMSデバイス3のSiGe下部電極8をCMOSトップ金属5に接続するために、CMOSトップ金属5を覆うCMOSパッシベーション層6を通って、リソグラフィックパターニング工程と、これに続く反応性イオンエッチングとレジスト除去工程により開口部11が形成される。レジスト除去工程は、一般には、反応性イオンエッチング中に形成される全ての酸化高分子を除去するために、ウエット化学エッチング工程と、酸素プラズマの使用を含むドライエッチング工程とを含む。この酸素プラズマに晒された場合、CMOSトップ金属層5へのコンタクト界面10の表面が酸化され、この結果、そのような非オーミックコンタクトへの電圧とそこを通る電流を示す図2に示すように、コンタクトは非オーミック特性を示す。エネルギー分散X線分光分析(EDS)により、TiO2とSiO2の混合物と特定された酸化されたコンタクト界面10は、図3に示すように、透過電子顕微鏡(TEM)で明瞭に観察できる。
【0033】
第1の具体例では、4μm膜厚の多結晶SiGe層スタック15が、金属層スタック5を覆う誘電体層6中の開口部11を介して、TiN(12)/AiCu(13)の金属層スタック5の上に形成された。多結晶SiGe層スタック15は、アモルファスPECVDシード層から始まり、それぞれのSiGe層が1μmの膜厚である4層のSiGeを順次堆積して形成された。誘電体層6中の開口部11のエッチングとリソグラフィックパターニングのレジスト除去工程の後に、多結晶SiGe層スタック15が直接堆積され、または多結晶SiGe層スタック15の堆積前にHF浸責を行って堆積される。パターニングされたSiGe層4、8とTiN12とのコンタクト抵抗が、2×2μm2から10×10μm2までの範囲のコンタクトの大きさを有するクロスブリッジケルビンレジスタ構造(cross bridge Kelvin resistor structure)を用いて調べられた。多結晶SiGe層スタック15の堆積前にHF浸責を行うか否かにかかわらず、図4に示すように、10×10μm2のコンタクトでさえも、非オーミックコンタクトが得られた。
【0034】
他の具体例では、多結晶SiGe層スタック15の堆積前に、HF浸責とH2プラズマが行われた。抵抗が電圧に依存しなくなるように、図5に見られるような、よりきれいな界面10が得られたが、コンタクトはいまだ非オーミックである。多結晶SiGeスタック15を形成するためにアモルファスシード層を使用しなくても、得られたコンタクト抵抗は非オーミックのままである。
【0035】
他の具体例では、界面層14は、多結晶SiGeスタック15の堆積前に形成された。誘電体層6中に開口部11をエッチングし、リソグラフィックパターニングのレジストを除去する工程後に、この界面層14が堆積され、基板を覆い、露出した金属スタック5と開口部11の側壁に接続される。次に、多結晶シリコン層スタック15が堆積された、薄いTi−TiN(5/10nm)層スタックと薄いTa−TaN(5/10nm)層スタックが、界面層14として試され、これにより、それぞれの最初にTi、Taがそれぞれ堆積され、続いてTiN、TaNがそれぞれ堆積された。選択的に、異なるB2H6前駆体フローが、400nmSiGeCVD堆積15中に用いられた。選択的に、露出した金属層5の上で、界面層14の堆積前に、ソフトスパッタエッチング(SSE)工程が行われた。表1は、堆積プロセス条件のまとめである。
【0036】
表1:界面層アプローチの分割表
【0037】
それらのテスト条件の殆ど全てで、図6に示すように、TiN/Ti界面層スタック14はオーミック接続となった。Ta−TaNオプションのみが、わずかに非オーミック特性となり、好ましくない答えとなった。TaNは、TiNよりすっと速く酸化されるとして知られている。TiNとTaNが、SiGe15とは異なる堆積ツールで堆積されるため、TaN界面層は、SiGe堆積ツールに運搬する間に酸化される。もし、酸素含有雰囲気に間で露出せずに、SiGe15をTaN/Ta界面層14上に堆積できれば、TaN層の酸化が避けられ、これにより良好なオーミックコンタクトが得られる。
【0038】
ソフトスパッタエッチングの衝撃、および/またはSiGe15堆積中のガスフローの組成が、更に、TiN/Ti界面層14の場合について調査された。ソフトスパッタエッチングは、Arプラズマを用いた低DC電力スパッタリングプロセスであり、これにより、表面が洗浄される。ソフトスパッタエッチングは、同等の量の酸化物の損失により特徴付けられる。実験で使用された条件では、このソフトスパッタエッチング洗浄工程のパラメータは、0nm、10nm、または20nmの酸化物の損失が得られるように選択された。異なるプロセス条件とコンタクト面積に対する電気抵抗が、図7に示される。ソフトスパッタエッチングがコンタクト界面を改良することがわかる。SiGe層15の形成中のB2H6前駆体フローを、60sccmから20sccmに下げることで、コンタクト抵抗は低くなる。より高いB2H6フローは、より小さな粒子のSiGeとなり、これにより粒界の数が増加する。得られたコンタクト抵抗は、Eyoumらが、"Low-Resistance Silicon-Germanium Contact Technology for Modular Integration of MEMS with Electronics", Journal of Electrochemical Society, 151 (3) J21-J25 (2004) で、450℃で堆積させた所定のSiGe組成で、全てのコンタクトサイズで得られたコンタクト抵抗より低かった(2×2μm2コンタクトに対して、9±4×10−7Ωcm2に比較して6.2±0.4×10−7Ωcm2)。
【0039】
図8は、10nmのTiNで、2μm×2μmのコンタクトで40sccmB2H6で20nmのソフトスパッタエッチングを行った界面層14中のTi膜厚の関数として、コンタクト抵抗の依存性を示すものである。Ti無しまたは薄いTi層のみが、TiN層18の堆積前に堆積された場合、適当なソフトスパッタエッチングを用いても、即ち最小の20nm酸化物除去を用いても、コンタクト抵抗はすでに低い。もし、Ti層17の膜厚が10nmより大きくなれば、コンタクト抵抗は更に下がる。
【0040】
図9は、異なるコンタクトサイズについて、10nmのTiN18で、SiGe層の堆積中に、40sccmB2H6フローを用いて20nmのソフトスパッタエッチングを行った界面層14中のTi膜厚17の関数として、コンタクト抵抗の依存性を示すものである。コンタクトサイズは、2μm×2μm(ダイヤモンド)、4μm×4μm(四角形)、6μm×6μm(三角形)、10μm×10μm(クロス)である。図8と同じ傾向が見られ、Ti層17の膜厚の増加に伴うコンタクト抵抗の低下は、コンタクトサイズが大きくなると顕著でなくなる。
【0041】
界面層14の堆積後に、BドープされたSiGe層15が堆積され、これにより、B2H6フローが、コンタクト抵抗を更に減らせるように調整できる。図10は、異なるコンタクトサイズについて、SiGe層の堆積中のB2H6フローの関数として、コンタクト抵抗の依存性を示す。界面層は、5nmのTiスタック17上の、10nmのTiN18である。コンタクトサイズは、2μm×2μm(ダイヤモンド)、4μm×4μm(四角形)、6μm×6μm(三角形)、10μm×10μm(クロス)である。SiGe層の堆積中にB2H6フローが増加すると、コンタクト抵抗も増加する。この効果は、より小さなコンタクトにおいて顕著である。
【0042】
図11は、異なるコンタクトサイズについて、ソフトスパッタエッチング除去の関数として、コンタクト抵抗の依存性を示す。界面層14は、5nmのTiスタック17の上の10nmのTiN18であり、SiGe層の堆積中に40sccmのB2H6フローを伴う。コンタクトサイズは、2μm×2μm(ダイヤモンド)、4μm×4μm(四角形)、6μm×6μm(三角形)、10μm×10μm(クロス)である。ソフトスパッタエッチング除去が増加すると、コンタクト抵抗が低下する。この効果は、より小さなコンタクトにおいて顕著である。最大のソフトスパッタエッチング除去は、その中に開口部を有する誘電体のような露出した層が影響を受ける程度によって定義される。
【0043】
図12a〜図12fは、SiGeと、金属層や他の具体例で述べられたSiGe層のような他の層との間に低抵抗コンタクトを作製するプロセスフローのプロセス工程の順序を、模式的な断面の手段で示す。SiGe層とは、0<x+y<1のSixGey組成を有する層を意味する。この層は、(n型またはp型に)ドープされても、アンドープでも良い。
【0044】
誘電体スタック6に覆われた金属層スタック5を含む基板2が、図12aに示すように提供される。金属スタック5は、AlCu層13の上のTiN層12からなっても良い。TiN層12が、リソグラフィックプロセス中の反射防止コーティングとして使用される。誘電体層スタック6は、単層の酸化層でも良い。選択的に、追加の誘電体層が、この誘電体層スタック6中に存在しても良い。例えば、SiC層がシリコン酸化層の上に形成され、SiC層がシリコン酸化物に比べて良好な下層の基板2の被覆を提供する。
【0045】
リソグラフィックパターニングを用いて、開口部11が誘電体層スタック6中に形成され、これにより、図2bに示すように、金属スタック5の一部が露出する。誘電体スタック6のドライエッチング中に、金属スタック5の一部も除去される。もし、例えば金属スタック5が、AlCu層13上のTiN層12のスタックの場合、TiN層12の一部が、ドライエッチング工程のプロセス条件に応じてエッチングされる。これは、図12bに示され、ここでは、TiNキャップ層12の膜厚は、開口中で、誘電体スタック6の下の厚さより薄くなっている。この低減されたTiN膜厚は、例えば、集積CMOS−MEMSデバイス1の作製中に、SiGe層8から金属層13へのSiおよび/またはGeの拡散のような、TiNキャップ層12の拡散バリア特性を低減する。
【0046】
基板を覆うように、図12cに示すように界面層14が形成される。この界面層14は、少なくとも、開口部11の底部に露出した金属スタック5と、開口部11の側壁を覆う。好適には、例えば化学気相堆積(CVD)により、この層は等角に形成されるが、物理気相成長(PVD)のような他の方法を用いても良い。この界面層14は、図12c〜図12eに示すように、TiNまたはTaNの単層でも良い。この界面層14は、TiN−Ti層のスタックでも良く、これによりTiN層18はSiGe層8と接続され、Ti層17は金属層スタック5と接続される。2層の界面層は図12fに示され、例えばTiNまたはTaNの層18が、シリコンゲルマニウム層8に接続され、一方、Tiのような下部層17が下層スタック5に接続され、TiN/TiまたはTaN/Ta界面層14を形成する。
【0047】
界面層14を形成する前に、追加の洗浄工程が行われ、開口部11中の残渣が除去されても良い。これらの追加の洗浄工程は、ソフトスパッタエッチングおよび/またはH2プラズマを含む。特に、界面層14がTiNまたはTaN層のみからなる場合、好適にはそれらの追加の洗浄工程が行われ、更にコンタクト抵抗を低減し、基板上の抵抗の均一性を改良する。
【0048】
この後に、例えば化学気相堆積により、SiGe層15が界面層14の上に形成される。図12dに示すように、SiGe層15は、AlCu層13から離れ、薄膜化されたキャップ層12のみならず界面層によっても、AlCu層13から離れ、増加した拡散バリアが得られる。もし、界面層14を形成するためにTaNが使用された場合、Taが部分的に酸化されるかもしれないため、堆積された界面14を酸化雰囲気に露出させないように注意する必要がある。好適には、TaN界面層14の堆積後に、基板が非酸化雰囲気中をSiGe堆積ツールに運ばれ、もしこれが不可能な場合は、SiGe堆積工程前に追加の洗浄工程が行われ、酸化されたTaNが除去される。
【0049】
SiGe層15は、界面層14と共にリソグラフィックパターニングされ、SiGe下部電極8を形成する。界面層14の膜厚は制限されるため、続くMEMSプロセス中に下部のSiGe下部電極8からの除去は、MEMSデバイスの集積に実質的な影響を与えそうである。界面層は、一般的には10〜35nmの範囲の膜厚であり、好適には10〜20nmである。もし、例えばTi上のTiNまたはTa上のTaNのような界面二重層14が使用された場合、TiN層、TaN層18はそれぞれ、一般には5〜15nmの膜厚であり、一方、Ti層、Ta層17はそれぞれ、一般には0〜20nmで、好適には5〜10nmである。この望まないパターニングされた界面層14のエッチングは、MEMSデバイスの犠牲層除去の場合に発生し、これによりSiGeMEMS構造層3に形成された構造が解放される。この望まないエッチングは、しかしながら、上述のTi(またはTa)とTiN(またはTaN)の膜厚制限にした場合には見られなかった。
【0050】
図12eに示すように、シリコンゲルマニウム層8は、開口部11の位置を除いて、誘電体層スタック6により下層5から分離される。双方の層の間の電気的コンタクトは、この誘電体スタック6中に開口部を形成することで行われ、この開口部を通って下層5の一部が露出する。界面層14は、少なくとも開口部中で誘電体層スタック6から、および下層5から、シリコンゲルマニウム層8を分離する。
【0051】
図12a〜図12fは、ここでは下部電極8であるSiGe層と、下層5との間の接続を、界面層14を挿入することにより改良するプロセスを示す。図13に示すように、この界面層14は、また、2つのSiGe層の間にも挿入でき、ここでは、SiGe構造層4が、誘電体層スタック6中の開口部を通ってSiGe電極8に接続されている。この図では、SiGe下部電極とSiGe構造層4は、異なるSiGe層15を用いて形成される。
【0052】
この誘電体スタック6は、シリコン酸化物のような酸化層でも良く、下部のシリコンゲルマニウム電極8からシリコンゲルマニウム構造層4を分離する。この誘電体スタック6は、シリコン酸化物のような酸化層の上に形成された、シリコン炭化物やシリコン窒化物のような耐HF層のスタックでも良く、下部の金属層5から、即ちCMOS相互接続パターンから、シリコンゲルマニウム層8を分離する。誘電体スタック6中の上部層は、CMOS基板2の密封したシールを提供する。
【0053】
他の具体例では、プローブ記憶デバイス(probe storage device)応用のための集積されたCMOS−MEMSデバイスが開示される。この具体例では、Ti/TiN層14は、金属層5と電極8との間に使用された場合にコンタクト抵抗を改良するだけでなく、SiGe電極8とSiGe構造層4との間に使用された場合に、カンチレバーの撓みを少なくし、解放中の下部電極へのカンチレバーの接着を改良する。
【0054】
高容量、低電力、超コンパクト、および高性能記憶への要求は、走査型プローブ顕微鏡ベースの記憶システムにおいて、過去5年間を越えて非常な重要性を形成した。尖った先端と多くの記憶媒体を備えたカンチレバーの2−Dアレイに基づく、異なる読み出し/書き込みメカニズムが、調査されてきた。熱機械(thermo-mechanical)、圧電化学(piezoelectricmechanical)、または強誘電体(ferroelectric)の記憶システムが、数テラビット/平方インチ(Tbits/sq.inch)容量と、許容できる1チップあたりキロビット/秒(kb/s)のオーダーの読み出し/書き込み速度を実現した。相変化媒体(phase change media)が提案され試されたが、読み出しまたは書き込む電流を拡大しない活性媒体層を保護するための被覆層が必要である。熱または圧電の読み出し/書き込みメカニズムの欠点は、データ密度と電力消費の双方の拡張性に関連する。一方で、強誘電体プローブ記憶システム(ferroelectric probe storage system)は、電場を用いて、強誘電体媒体中のドメインの極性を部分的に変化させ、ビットの書き込みを可能にする。この電場スイッチングは、熱および/または電流の発生や調整を必要とせず、強誘電体ビットの書き込みは、比較的低電力を消費する。20nmより小さな大きさと40nmより小さなピッチを有する強誘電体ビットアレイの速い書き込み(100kbps)は、電場スイッチングプロセスを用いて達成できる[5]。最近開発された非破壊読み出し方法は、走査型プローブを用いて、ビットに関連した電気的変化の高速(cm/s)検出を行った。
【0055】
全ての記憶デバイスは、大きさとビットを減らし、データ密度を増やしながら、適切な信号とノイズの比(signal-to noise ratio)を維持する難題に直面する。信号とノイズの比を最大にするために、可能な限り読み書きヘッドの近くに配置された読み書きチャネルエレクトロニクスを有することが望まれる。プローブ記憶デバイスでは、この重大な要求が、読み書きヘッドとして働く鋭い先端と、同じウエハ上のCMOS読み書きチャネル回路を有するMEMSベースの、アレイ状のカンチレバーを集積することにより満たすことができ、これによりCMOS−MEMSモノリシック集積デバイスを形成する。「電流(electrical current)」プローブ記憶システムのためのCMOS集積カンチレバーアレイを完全に作製することができる、完全な表面マイクロマシニング技術とプロセスフローが、以下のパラグラフに示される。
【0056】
この技術は、450℃の最大温度で堆積されたCMOS−互換材料−シリコンゲルマニウム(SiGe)と、電気的な読み出し/書き込みシステムと共に集積された先端を有するカンチレバーを作製するための、CMOS第1のアプローチと互換性のある低温プロセスを用いる。これにより、MEMSデバイス3は、CMOS基板2の上で行われる。プローブ記憶デバイスは、動作のためと信号処理/コーディングのために、広いアレイの一部として、それぞれのカンチレバーに繋がる広いCMOS回路を必要とする。最後のCMOSメタライゼーション5の上にカンチレバーを直接作製する可能性は、プローブ記憶システムの超小型化の解決に繋がる。寄生回路パラメータは最小にでき、これにより、書き込み動作中の、感度と信号とノイズの比が改良される。
【0057】
2重の厚さ(dual-thickness)のカンチレバー構造層4は、カンチレバーの低いねじり合成と高い平坦性の双方を達成するように満たす。広い動作温度の範囲内での書き込み/読み出し動作中に、複数のカンチレバーの中間位置に、同時に正確に先端を配置するのを保証するために、垂直方向だけでなく、水平方向の動きも各カンチレバーに提供される。垂直方向と水平方向の双方へのカンチレバーの移動を制御する移動電圧の使用を緩和するために、カンチレバー移動電圧の低減に特別な注意が払われた。電気接続が、CMOSから先端に、部分的に吊り下げられ、分離され、カンチレバー表面の上を走るPt線(配線)を用いて提供される。この読み出し/書き込みシステムの独特の部分は、同時に、読み出し動作および書き込み動作の双方を最適化する。
【0058】
プロセスの記載
カンチレバー/先端/配線1の模式的な外観図が、図14に示される。
【0059】
プロセスは、M6CMOS5と呼ばれる、最後のCMOSメタライゼーションの上で始まる。この金属レベル5は、CMOS基板2の相互接続パターンのトップの金属レベルである。それは、一般には、Al層13の上のTiN層12からなる。この相互接続パターンは、誘電体層中の開口部21を通って互いに電気的に接続された、誘電体と導電層のスタック22である。この相互接続パターンを通って、CMOS基板2中の活性デバイスは、互いに、またはCMOS基板2の上のMEMSデバイス3に接続される。ウエハ2の表面は、高密度プラズマ(HDP)酸化物の化学機械研磨(CMP)を用いて平坦化され、続いて400nm膜厚のSiC層によりお覆われ、誘電体スタック6を形成する。この絶縁体は、HF分子が透過せず、それ故に、プロセスの最後の工程である気相HV(VHF)エッチング工程中に、CMOS基板2を保護するために使用される。この最後の工程は、犠牲酸化層を除去し、SiGe構造層4のパターニングにより形成されたカンチレバーアレイを解放するために使用される。
【0060】
SiC層に孔があけられ、バイアが等角のSiGe堆積15により埋められ、それぞれのカンチレバー4を下部の金属層5に接続する。堆積したSiGe層15のパターニングは、カンチレバー4の垂直移動のために、インターエイリア電極(inter alia electrode)8を形成する。
【0061】
HDP犠牲酸化層の良く制御された堆積は、最終構造中に3μmのギャップ9を形成する。浅いトレンチ(窪み(dimple))とバイア11が、犠牲酸化層中に形成される。窪みは、犠牲酸化層の表面上に地形を形成し、これは、その上に形成されたカンチレバーの下部表面の地形となり、解放と動作中の静止摩擦を防止する。バイア11は電極8にカンチレバーを固定するために使用される。
【0062】
犠牲酸化層の上への、3μm膜厚のSiGe15構造層の堆積は、2つの工程に分解される。なぜならば、250nmの酸化はオードマスク(酸化HM)がSiGe構造層中に埋め込まれて、ねじれ吊り下げ梁(torsion suspension beam)を形成するからである。堆積されたSiGe層をパターニングして構造層4を形成する場合、酸化HMは、水平方向のアクチュエータ(ナノムーバー(nanomover))と共に、1μm膜厚のねじれ梁と3μm膜厚のカンチレバーの厚い本体を形成するために、SiGe層15の一部を保護する。化学機械研磨(CMP)工程は、堆積工程後のウエハ表面の平坦性を確実にする。
【0063】
鋭い先端と、先端をCMOS回路に接続する配線(trace)が、続いてカンチレバーの上に形成される。酸化物トレンチ充填とCMPは、先端とPt配線を形成するための平坦な表面を形成する。構造層の上の厚いSiC層は、配線からきかいてきカンチレバーを分離する。
【0064】
Ni/Auパターンは、CMOS/カンチレバーウエハ1を、メモリ材料の層を有するX−Yスキャナを含む他のMEMSウエハを接続するために形成される。
【0065】
最後に、構造層4や、例えばカンチレバー、ウイング、ナノムーバーのようなその中に形成される要素を支持するとともに、この構造層4中の開口部を埋め込む酸化物が除去され、これにより構造層4が解放される。
【0066】
プロセスの最適化
図14に示すように、金属層5とSiGe電極8との間の界面は、低コンタクト抵抗を達成し、かつHFに対するSiCの不浸透性を保持するように最適化される。後者は、SiGeとSiC層6の界面に酸化物が無い場合に得られる、しかしながら、金属5へのバイアのパターニング後にレジスト除去に使用される酸素フローは、露出したSiC層6の最初の10nmを激しく酸化する。この酸化されたSiC層6は、SiGe15の堆積前に、希釈されたHFと、例えばArプラズマを用いたソフトスパッタエッチクリーンで除去される。Alクリーニングは、金属層5のAl13上の酸化されたTiN12の除去にも使用でき、図12bに示すようにこれは部分的に薄い拡散バリアとなる。図15に示すように、Ti/TiN界面層14と組み合わされたこのSiGe堆積プロセスは、好適には提案された洗浄手順を含み、最良の達成された文献の結果に比較して最も低いコンタクト抵抗値である2.5×10−7Ω−cm2を与える。適切な界面の最適化により、コンタクト抵抗のウエハ内均一性(8”ウエハ)は、図15に示すように大幅に改良される。
【0067】
構造層4のためのSiGe15の堆積は、堆積時間(コストとサイクル時間)と材料の歪勾配を最小にするように最適化される。図16は、SiGe層15を形成するための、2つの堆積手順SiGe1およびSiGe2を示す。SiGe2の手順では、最初に、ホウ素がドープされたSiGeの、400nm膜厚のSiGe等角化学気相堆積(CVD)が行われ、電極8へのアンカー開口部11を完全に充填する。これは、良好な構造安定性と層接着を確実にし、SiGe結晶核生成と酸化基板の上の成長を保証する。第2に、高い堆積速度を有するプラズマエンハンスドCVD(PECVD)が用いられ、3μm膜厚の層を完成させる。この解決は、手順SiGe1で提案されるように、複数のCVDおよびPECVD堆積の積層では好ましかったが、このSiGe2手順では、図17に示すように、全堆積時間がより短く、SiGeのウエハ内均一性が改良される。更に、層の応力と歪勾配の理解と最適化は、十分に単純化され、歪勾配の値は、2μm膜厚の層に対して2×10−5/μmまで低くなる。
【0068】
小さなコンタクト開口部11でさえも増加した機械的強度を有する界面を提供することにより、解放中のカンチレバーの層間剥離を防止するために、最適化されたSiGe層SiGe2の前に薄いTi/TiN接着層14が形成される。この好適な堆積プロセス、堆積前の洗浄手順、および界面層の組み合わせは、ウエハの非常に良好な膜厚均一性を与えるのみならず、非常に良好に均一性で、非常に低いカンチレバーの初期の撓みを与える。
【0069】
上述のように、図12cに示すSiGe15層と他の層即ち金属層5との間の低抵抗コンタクトと同様に、SiGe層5と他の層即ちSiGe層8との間にも、双方のSiGe層4、8の間に界面層14を挿入しても良い。図14の点線の円は、2つの層が接続する位置10を示し、それぞれ、上部層はSiGe8、4であり、下層は金属層5またはSiGeのような半導体層8である。
【0070】
この界面層14は、少なくとも開口部の底部に露出した層5、8と開口部11の側壁を覆う。好適には、この層は、例えば化学気相堆積(CVD)またはPVDにより等角に形成される。この界面層14は、TiNまたはTaNの単層である。この界面層14は、TiN−Ti層のスタックで、TiN層はSiGe層8に接続し、Ti層は金属層スタック5に接続しても良い。この界面層14は、TaN−Ta層のスタックで、TaN層はSiGe層8に接続し、Ta層は金属層スタック5に接続しても良い。
【0071】
このように、他の層は、好適には例えばAl、TiN等の金属のような導電層、またはSiGeのような半導体層である。
【0072】
界面層14を形成する前に、追加の洗浄工程を行い、開口部11中の残渣を除去しても良い。それらの追加の洗浄工程は、ソフトスパッタエッチングおよび/またはH2プラズマを含む。特に、界面層14がTiNまたはTaN層のみからなる場合、好適には追加の洗浄工程は更にコンタクト抵抗を減らし、基板での抵抗の均一性を改良するために行われる。
【0073】
この後に、SiGe層15が界面層14の上に、例えば化学気相堆積により形成される。パターニングされたSiGe層8は、薄膜化されたキャップ層12のみならず、界面層14によっても下部のAlCu層13から離れて配置され、増加した核酸バリアが得られる。もし、界面層14を形成するためにTaNが使用された場合、TaNが部分的に酸化されるため、堆積された界面14を酸化雰囲気に露出させないように注意しなければならない。好適には、TaN界面層の14の堆積後に、基板は非酸化雰囲気中をSiGe堆積ツールに運ばれ、もしこれが不可能な場合は、SiGeの堆積工程に先立って、酸化されたTaNを除去する追加の洗浄工程が行われる。
【0074】
処理結果
カンチレバーの大きさを変えるための異なるデザイン導入され、カンチレバーの機械的特性を変化させる。
【技術分野】
【0001】
本明細は、マイクロエレクトロニクスメカニカルシステム(Micro-Electro-Mechanical System:MEMS)デバイスに関し、特に、シリコンゲルマニウム層を含むMEMSデバイスに関する。
【背景技術】
【0002】
マイクロエレクトロニクスメカニカルシステム(MEMS)では、機械構成部品、センサー、アクチュエータ、およびエレクトロニクスを、マイクロ作製技術を用いて共通のシリコン基板上に集積する。エレクトロニクスは、集積回路(IC)プロセスシーケンス(例えば、CMOS、バイポーラ、またはBICMOSプロセス)を用いて作製される一方、マイクロメカニカル部品は、シリコンウエハの一部を選択的にエッチングし、または新しい構造層を加えて機械的デバイスや電気機械的デバイスを形成する、互換性のある「マイクロマシニング(micromachining)」プロセスを用いて作製される。
【0003】
多結晶シリコンゲルマニウム(poly-SiGe)は、例えば一般には450℃より低い、低いCMOSと互換性のあるSiGe堆積温度のおかげで、モノリシックCMOS−MEMSの集積化が可能である。図1は、そのようなMEMS−CMOSモノリシック集積化の一例である。相互接続構造を通して、MEMSデバイスはCMOS基板の活性デバイスに、電気的に接続される。
【0004】
SiGe層自身の機械的および電気的な特性は集中的に研究されたが、MEMSデバイスとCMOS基板の間の電気的接続は、極めて重要である。一般にはTiN/Al層のスタックからなる、多結晶SiGeとCMOSトップ金属層との間の低抵抗コンタクトは、低い相互接続の寄生抵抗を有する好結果のモノリシック集積化のために必要である。
【0005】
Eyoumらは、"Low-Resistance Silicon-Germanium Contact Technology for Modular Integration of MEMS with Electronics", Journal of Electrochemical Society, 151 (3) J21-J25 (2004) で、CMOSトップ金属層とSiGe層との間で低いコンタクト抵抗を達成するNiシリサイドプロセスを開示している。CMOSトップ金属層は、TiNキャップ層の上に薄いニッケル層を有するように修正された。このニッケル層の上のSiGe層の堆積中に、基板が加熱されてニッケルゲルマノシリサイドを形成する。
【0006】
しかしながら、ニッケルゲルマノシリサイドの形成は複雑で、高価なシリサイドプロセスを必要とする。また、これは、CMOSバックエンドプロセスフロー中の標準的なプロセスではない。更に、SiGe形成温度は、ニッケルゲルマノシリサイドが形成できるように十分に高くなければならず、SiGe堆積温度に下限を押し付ける。このアプローチでは、ニッケルゲルマノシリサイドの形成がSiGe層の正確な組成とSiGeの堆積条件に関連する。Eyoum の図8から、SiGeのより高い堆積温度での大きなコンタクトに対しても、コンタクト抵抗はまだ約10Ωより高くなることが明らかである。
【0007】
本明細は、SiGe層と、CMOSトップ金属層またはSiGe層のような他の層との間の低いコンタクト抵抗を開示する。
【0008】
本明細は、SiGe層と、CMOSトップ金属層またはSiGe層のような他の層との間の低いコンタクト抵抗を開示し、これにより、このコンタクト抵抗は小さな標準偏差を示す。
【0009】
本明細は、SiGe層と、CMOSトップ金属層またはSiGe層のような他の層との間の低いコンタクト抵抗を開示し、これにより、このコンタクト抵抗は小さな標準偏差を示し、このコンタクトの機械的な信頼性が改良される。
【0010】
本明細は、SiGe層と、CMOSトップ金属層またはSiGe層のような他の層との間の低いコンタクト抵抗を形成する費用効率の良い方法を示す。
【0011】
本明細は、SiGe層と、CMOSトップ金属層またはSiGe層のような他の層との間の低いコンタクト抵抗を形成する、SiGe層の堆積温度とは無関係な、費用効率の良い方法を示す。
【発明の概要】
【0012】
第1の形態では、MEMSデバイスが開示され、このMEMSデバイスデバイスは、誘電体層スタック中の開口部を通って、他の層に電気的に接続された少なくとも1つのシリコンゲルマニウム層を含み、界面層は、少なくとも1つのシリコンゲルマニウム層を、少なくとも開口部中の誘電体スタック層から分離し、および他の層から分離する。
【0013】
この他の層は、シリコンゲルマニウム層のような導電層でも良い。この他の層は、金属層のような導電層でも良い。この金属層は、MEMSデバイスがその上に配置される、CMOS基板の相互接続パターンのトップ金属層でも良い。
【0014】
一の具体例では、界面層は、少なくとも1つのシリコンゲルマニウム層に接続されたTiNの層を含む。界面層は、更に、TiN層および他の層に接続されたTiの層を含んでも良い。
【0015】
他の具体例では、界面層は、少なくとも1つのシリコンゲルマニウム層に接続されたTaNの層を含む。界面層は、更に、TaN層および他の層に接続されたTaの層を含んでも良い。
【0016】
シリコンゲルマニウム層は、シリコンゲルマニウム層と他の層の双方の層を分離する誘電体層スタック中に形成された開口部に、部分的に充填され、完全に充填され、またはオーバーラップしても良い。
【0017】
他の形態では、誘電体層スタック中の開口部を通って、他の層に電気的に接続された少なくとも1つのシリコンゲルマニウム層を含み、界面層は、少なくとも1つのシリコンゲルマニウム層を、少なくとも開口部中の誘電体スタック層から分離し、および他の層から分離するMEMSデバイスの製造方法が開示される。この方法は、他の層を提供する工程と、他の層の上に誘電体スタックを提供する工程と、誘電体スタック中に開口部を形成し、これにより他の層の一部を露出させる工程と、少なくとも開口部の側壁上および他の層の露出した表面上に界面層を形成する工程と、少なくとも開口部中にシリコンゲルマニウム層を形成する工程と、を含む。
【0018】
この他の層は、シリコンゲルマニウム層でも良い。この他の層は、金属層でも良い。この金属層は、MEMSデバイスがその上に配置される、CMOS基板の相互接続パターンのトップ金属層でも良い。
【0019】
一の具体例では、界面層は、少なくとも1つのシリコンゲルマニウム層に接続したTiNの層を含む。界面層は、更に、TiN層および他の層に接続するTiの層を含んでも良い。開口部を形成した後で、界面層を形成する前に、洗浄工程が行われても良い。それらの洗浄工程は、HF浸責、H2プラズマ、Arプラズマを用いたソフトスパッタエッチ、またはこれらのいずれかの組み合わせでも良い。
【0020】
他の具体例では、界面層は、少なくとも1つのシリコンゲルマニウム層に接続されたTaNの層を含む。界面層は、更に、TaN層および他の層に接続されたTaの層を含んでも良い。開口部を形成した後で、界面層を形成する前に、洗浄工程が行われても良い。それらの洗浄工程は、HF浸責、H2プラズマ、Arプラズマを用いたソフトスパッタエッチ、またはこれらのいずれかの組み合わせでも良い。
【0021】
シリコンゲルマニウム層は、シリコンゲルマニウム層および他の層の、双方の層を分離する誘電体層スタック中に形成された開口部中に、部分的に充填され、完全に充填され、またはオーバーラップする。
【0022】
シリコンゲルマニウム層は、例えば界面層を有する基板を、真空雰囲気でシリコンゲルマニウム堆積ツールに移動させることで、酸化雰囲気に界面層を露出させること無しに、界面層の上に堆積しても良い。
【0023】
開口部中にシリコンゲルマニウム層を形成する場合に用いられるB2H6は、更に、コンタクト抵抗を低減するように調整しても良い。
【図面の簡単な説明】
【0024】
【図1】CMOS−MEMSモノリシック集積化の模式的な断面図を示す。
【図2】SiGeとTiN/AlCu金属スタックとの間の非オーミックコンタクトの、電流−電圧曲線の一例を示す。
【図3】図2で表された非オーミックコンタクトのTEM写真を示す。
【図4】AlCu層上の4μm膜厚のSiGe層の間のコンタクトの抵抗プロファイルを示す。ここでは、HF浸責処理が、SiGe層の堆積前に行われる。コンタクト面積は変化させた:黒い四角形(2μm×2μm)、黒い丸(4μm×4μm)、正三角形(6μm×6μm)、逆三角形(10μm×10μm)。
【図5】AlCu層上の4μm膜厚のSiGe層の間のコンタクトの抵抗プロファイルを示す。ここでは、HF浸責処理およびH2プラズマが、SiGe層の堆積前に行われる。コンタクト面積は変化させた:黒い四角形(2μm×2μm)、黒い丸(4μm×4μm)、正三角形(6μm×6μm)、逆三角形(10μm×10μm)。
【図6】AlCu層上の4μm膜厚のSiGe層の間のコンタクトの抵抗プロファイルを示す。ここでは、TiN/Ti界面層が、SiGeとAlCu層の間に存在する。コンタクト面積は変化させた:黒い四角形(2μm×2μm)、黒い丸(4μm×4μm)、正三角形(6μm×6μm)、逆三角形(10μm×10μm)。
【図7】AlCu層上の4μm膜厚のSiGe層の間のコンタクトの抵抗プロファイルを、コンタクト面積の関数として示す。ここでは、TiN/Ti界面層が、SiGeとAlCu層の間に存在する。コンタクト面積は変化させた:黒い四角形(2μm×2μm)、黒い丸(4μm×4μm)、正三角形(6μm×6μm)、逆三角形(10μm×10μm)。
【図8】10nmTiNについて、2μm×2μmのコンタクトに対して先に20nmのソフトスパッタエッチを行った界面層中の、Ti膜厚の関数としてコンタクト抵抗の依存性を示す。
【図9】10nmTiNについて、SiGe層の堆積中に40sccmのB2H6フローを用いて20nmのソフトスパッタエッチを行った界面層中の、Ti膜厚の関数として、異なるコンタクトの大きさについて、コンタクト抵抗の依存性を示す。コンタクトの大きさは、2μm×2μm(ダイヤモンド)、4μm×4μm(四角形)、6μm×6μm(三角形)、10μm×10μm(クロス)である。
【図10】異なるコンタクトの大きさについて、SiGe層の堆積中のB2H6フローの関数としてコンタクト抵抗の依存性を示す。界面層は、5nmのTi上の10nmTiNのスタックである。コンタクトの大きさは、2μm×2μm(ダイヤモンド)、4μm×4μm(四角形)、6μm×6μm(三角形)、10μm×10μm(クロス)である。
【図11】異なるコンタクトの大きさについて、ソフトスパッタエッチ除去の関数としてコンタクト抵抗の依存性を示す。界面層は、5nmのTi上の10nmTiNのスタックであり、SiGe層の堆積中に40sccmのB2H6フローを用いた。コンタクトの大きさは、2μm×2μm(ダイヤモンド)、4μm×4μm(四角形)、6μm×6μm(三角形)、10μm×10μm(クロス)である。
【図12a】低抵抗コンタクトを有するMEMSデバイスの製造におけるプロセス工程のシーケンスを示す。
【図12b】低抵抗コンタクトを有するMEMSデバイスの製造におけるプロセス工程のシーケンスを示す。
【図12c】低抵抗コンタクトを有するMEMSデバイスの製造におけるプロセス工程のシーケンスを示す。
【図12d】低抵抗コンタクトを有するMEMSデバイスの製造におけるプロセス工程のシーケンスを示す。
【図12e】低抵抗コンタクトを有するMEMSデバイスの製造におけるプロセス工程のシーケンスを示す。
【図12f】低抵抗コンタクトを有するMEMSデバイスの製造におけるプロセス工程のシーケンスを示す。
【図13】界面層で分離された2つのSiGe層の間のコンタクトの模式図を示す。
【図14】主な材料と構造構成を用いたカンチレバープロセスの模式図を示す。
【図15】0.8μm×0.8μm角のコンタクトに対するウエハ内分布を含む、SiGe堆積前の様々なコンタクト界面の洗浄プロセスについて、MEMSバイアの抵抗値を示す。
【図16】SiGe1およびSiGe2で表された2つの異なるSiGe層堆積プロセスを模式的に示す。
【図17】カンチレバーの撓みのウエハ内分布と、CVD/PECVDを組み合わせたSiGe堆積プロセスの関係を示す。
【0025】
以下に、説明および図面を通して使用される参照番号を列挙する:
1 集積されたMEMCデバイス、即ち、電子回路20の上のMEMSデバイス3
2 例えばCMOS基板のような電子回路20を有する基板
3 MEMSデバイス自身
4 MEMS成分を含むSiGe構造層
5 基板2のトップ金属層5
6 SiGe層4、8と他の層8、5との間にそれぞれ挟まれた誘電体層
8 選択的にSiGe構造層4の一部であるSiGeMEMS電極
9 キャビティ−MEMSデバイスのギャップ
10 下部電極8を有するコンタクト界面
11 例えば5、8のような他の層を露出させる、誘電体層6中の開口部
12 トップ金属層5のTiN層
13 トップ金属層5のAlCu層
14 SiGe層4、8と例えば8、5のような他の層とのそれぞれの間の界面層
15 構造層8および/または下部電極8の形成に使用されるパターニングされていな
い多結晶SiGe層スタック
17 界面層14のボトム層
18 界面層14のトップ層
20 電子回路
21 基板2の相互接続スキーム中のバイア接続金属層22
22 基板の相互接続スキーム中の金属層
【詳細な説明】
【0026】
本発明は、特定の具体例について、添付図面を参照しながら詳細に説明するが、本発明はこれらにより限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応する必要はない。
【0027】
更に、説明や請求の範囲中の、第1、第2、第3等の用語は、類似の要素の間で区別するために使用され、順序や時間的順番を表す必要はない。そのような用語は、適当な状況下で入替え可能であり、発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できる。
【0028】
また、説明や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された具体例は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【0029】
また、請求の範囲で使用される「含む(comprising)」の用語は、それ以降に示される手段に限定して解釈すべきでない。これは他の要素や工程を排除しない。言及された特徴、数、工程、または成分に存在を示すものとして解釈されることが必要であるが、1またはそれ以上の他の特徴、数、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段AおよびBを含むデバイス」の表現の範囲は、構成要素AとBのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がAとBであることを意味する。
【0030】
図1に示すように、集積化されたMEMSデバイス1は、基板2を含み、その上にはMEMSデバイス3が形成される。MEMSデバイス3のSiGe構造層4は、SiGeMEMS下部電極8を介して、トップ金属層5に電気的および機械的に接続される。基板2を覆う誘電体層6中の開口部11(図示せず)を通って、このCMOSトップ金属層5は露出し、SiGeMEMS下部電極8に接続される。金属層5とSiGeMEMS下部電極8との間の接続は、基板2の上の電子回路と、MEMSデバイス3との間の電気的接続を形成し、これによりMEMSデバイス3の操作と、電子回路から、および電子への信号伝達を可能とする。この基板は、一般にはCMOS基板である。このコンタクトは、またMEMSデバイス3のための機械的な固定点として提供され、そのようなものとして、特にMEMSデバイス3が、少なくともキャビティ9中に部分的に延びたカンチレバーのような構成を含む場合に、MEMSデバイスの動作中に実在の機械的な力にさらされる。それらの構成は、SiGe構造層4をパターニングすることにより形成される。一般には、トップ金属層5は、図3に示すように、AlCu層13の上にTiN層12のスタックとして形成される。
【0031】
SiGe層4と下部の層5との間のコンタクト界面10の面積は、コンタクト抵抗を低減し、機械的強度を増加させるために、十分に大きくすべきである。このコンタクト面積は、しかしながら、誘電体層6中の開口部11を埋めるためのSiGeの堆積プロセスにも依存する。化学的気相堆積(CVD)プロセスは、良好な等角の堆積を提供し、この開口部11を良好に埋めるが、しかしながら、多大な時間を犠牲にし、それゆえに高価になる。プラズマエンハンスド化学気相堆積(PECVD)プロセスは、厚い層を速く形成できるが、開口部11の不十分に埋め込み、開口部11の中央にキーホールが形成される。
【0032】
MEMSデバイス3のSiGe下部電極8をCMOSトップ金属5に接続するために、CMOSトップ金属5を覆うCMOSパッシベーション層6を通って、リソグラフィックパターニング工程と、これに続く反応性イオンエッチングとレジスト除去工程により開口部11が形成される。レジスト除去工程は、一般には、反応性イオンエッチング中に形成される全ての酸化高分子を除去するために、ウエット化学エッチング工程と、酸素プラズマの使用を含むドライエッチング工程とを含む。この酸素プラズマに晒された場合、CMOSトップ金属層5へのコンタクト界面10の表面が酸化され、この結果、そのような非オーミックコンタクトへの電圧とそこを通る電流を示す図2に示すように、コンタクトは非オーミック特性を示す。エネルギー分散X線分光分析(EDS)により、TiO2とSiO2の混合物と特定された酸化されたコンタクト界面10は、図3に示すように、透過電子顕微鏡(TEM)で明瞭に観察できる。
【0033】
第1の具体例では、4μm膜厚の多結晶SiGe層スタック15が、金属層スタック5を覆う誘電体層6中の開口部11を介して、TiN(12)/AiCu(13)の金属層スタック5の上に形成された。多結晶SiGe層スタック15は、アモルファスPECVDシード層から始まり、それぞれのSiGe層が1μmの膜厚である4層のSiGeを順次堆積して形成された。誘電体層6中の開口部11のエッチングとリソグラフィックパターニングのレジスト除去工程の後に、多結晶SiGe層スタック15が直接堆積され、または多結晶SiGe層スタック15の堆積前にHF浸責を行って堆積される。パターニングされたSiGe層4、8とTiN12とのコンタクト抵抗が、2×2μm2から10×10μm2までの範囲のコンタクトの大きさを有するクロスブリッジケルビンレジスタ構造(cross bridge Kelvin resistor structure)を用いて調べられた。多結晶SiGe層スタック15の堆積前にHF浸責を行うか否かにかかわらず、図4に示すように、10×10μm2のコンタクトでさえも、非オーミックコンタクトが得られた。
【0034】
他の具体例では、多結晶SiGe層スタック15の堆積前に、HF浸責とH2プラズマが行われた。抵抗が電圧に依存しなくなるように、図5に見られるような、よりきれいな界面10が得られたが、コンタクトはいまだ非オーミックである。多結晶SiGeスタック15を形成するためにアモルファスシード層を使用しなくても、得られたコンタクト抵抗は非オーミックのままである。
【0035】
他の具体例では、界面層14は、多結晶SiGeスタック15の堆積前に形成された。誘電体層6中に開口部11をエッチングし、リソグラフィックパターニングのレジストを除去する工程後に、この界面層14が堆積され、基板を覆い、露出した金属スタック5と開口部11の側壁に接続される。次に、多結晶シリコン層スタック15が堆積された、薄いTi−TiN(5/10nm)層スタックと薄いTa−TaN(5/10nm)層スタックが、界面層14として試され、これにより、それぞれの最初にTi、Taがそれぞれ堆積され、続いてTiN、TaNがそれぞれ堆積された。選択的に、異なるB2H6前駆体フローが、400nmSiGeCVD堆積15中に用いられた。選択的に、露出した金属層5の上で、界面層14の堆積前に、ソフトスパッタエッチング(SSE)工程が行われた。表1は、堆積プロセス条件のまとめである。
【0036】
表1:界面層アプローチの分割表
【0037】
それらのテスト条件の殆ど全てで、図6に示すように、TiN/Ti界面層スタック14はオーミック接続となった。Ta−TaNオプションのみが、わずかに非オーミック特性となり、好ましくない答えとなった。TaNは、TiNよりすっと速く酸化されるとして知られている。TiNとTaNが、SiGe15とは異なる堆積ツールで堆積されるため、TaN界面層は、SiGe堆積ツールに運搬する間に酸化される。もし、酸素含有雰囲気に間で露出せずに、SiGe15をTaN/Ta界面層14上に堆積できれば、TaN層の酸化が避けられ、これにより良好なオーミックコンタクトが得られる。
【0038】
ソフトスパッタエッチングの衝撃、および/またはSiGe15堆積中のガスフローの組成が、更に、TiN/Ti界面層14の場合について調査された。ソフトスパッタエッチングは、Arプラズマを用いた低DC電力スパッタリングプロセスであり、これにより、表面が洗浄される。ソフトスパッタエッチングは、同等の量の酸化物の損失により特徴付けられる。実験で使用された条件では、このソフトスパッタエッチング洗浄工程のパラメータは、0nm、10nm、または20nmの酸化物の損失が得られるように選択された。異なるプロセス条件とコンタクト面積に対する電気抵抗が、図7に示される。ソフトスパッタエッチングがコンタクト界面を改良することがわかる。SiGe層15の形成中のB2H6前駆体フローを、60sccmから20sccmに下げることで、コンタクト抵抗は低くなる。より高いB2H6フローは、より小さな粒子のSiGeとなり、これにより粒界の数が増加する。得られたコンタクト抵抗は、Eyoumらが、"Low-Resistance Silicon-Germanium Contact Technology for Modular Integration of MEMS with Electronics", Journal of Electrochemical Society, 151 (3) J21-J25 (2004) で、450℃で堆積させた所定のSiGe組成で、全てのコンタクトサイズで得られたコンタクト抵抗より低かった(2×2μm2コンタクトに対して、9±4×10−7Ωcm2に比較して6.2±0.4×10−7Ωcm2)。
【0039】
図8は、10nmのTiNで、2μm×2μmのコンタクトで40sccmB2H6で20nmのソフトスパッタエッチングを行った界面層14中のTi膜厚の関数として、コンタクト抵抗の依存性を示すものである。Ti無しまたは薄いTi層のみが、TiN層18の堆積前に堆積された場合、適当なソフトスパッタエッチングを用いても、即ち最小の20nm酸化物除去を用いても、コンタクト抵抗はすでに低い。もし、Ti層17の膜厚が10nmより大きくなれば、コンタクト抵抗は更に下がる。
【0040】
図9は、異なるコンタクトサイズについて、10nmのTiN18で、SiGe層の堆積中に、40sccmB2H6フローを用いて20nmのソフトスパッタエッチングを行った界面層14中のTi膜厚17の関数として、コンタクト抵抗の依存性を示すものである。コンタクトサイズは、2μm×2μm(ダイヤモンド)、4μm×4μm(四角形)、6μm×6μm(三角形)、10μm×10μm(クロス)である。図8と同じ傾向が見られ、Ti層17の膜厚の増加に伴うコンタクト抵抗の低下は、コンタクトサイズが大きくなると顕著でなくなる。
【0041】
界面層14の堆積後に、BドープされたSiGe層15が堆積され、これにより、B2H6フローが、コンタクト抵抗を更に減らせるように調整できる。図10は、異なるコンタクトサイズについて、SiGe層の堆積中のB2H6フローの関数として、コンタクト抵抗の依存性を示す。界面層は、5nmのTiスタック17上の、10nmのTiN18である。コンタクトサイズは、2μm×2μm(ダイヤモンド)、4μm×4μm(四角形)、6μm×6μm(三角形)、10μm×10μm(クロス)である。SiGe層の堆積中にB2H6フローが増加すると、コンタクト抵抗も増加する。この効果は、より小さなコンタクトにおいて顕著である。
【0042】
図11は、異なるコンタクトサイズについて、ソフトスパッタエッチング除去の関数として、コンタクト抵抗の依存性を示す。界面層14は、5nmのTiスタック17の上の10nmのTiN18であり、SiGe層の堆積中に40sccmのB2H6フローを伴う。コンタクトサイズは、2μm×2μm(ダイヤモンド)、4μm×4μm(四角形)、6μm×6μm(三角形)、10μm×10μm(クロス)である。ソフトスパッタエッチング除去が増加すると、コンタクト抵抗が低下する。この効果は、より小さなコンタクトにおいて顕著である。最大のソフトスパッタエッチング除去は、その中に開口部を有する誘電体のような露出した層が影響を受ける程度によって定義される。
【0043】
図12a〜図12fは、SiGeと、金属層や他の具体例で述べられたSiGe層のような他の層との間に低抵抗コンタクトを作製するプロセスフローのプロセス工程の順序を、模式的な断面の手段で示す。SiGe層とは、0<x+y<1のSixGey組成を有する層を意味する。この層は、(n型またはp型に)ドープされても、アンドープでも良い。
【0044】
誘電体スタック6に覆われた金属層スタック5を含む基板2が、図12aに示すように提供される。金属スタック5は、AlCu層13の上のTiN層12からなっても良い。TiN層12が、リソグラフィックプロセス中の反射防止コーティングとして使用される。誘電体層スタック6は、単層の酸化層でも良い。選択的に、追加の誘電体層が、この誘電体層スタック6中に存在しても良い。例えば、SiC層がシリコン酸化層の上に形成され、SiC層がシリコン酸化物に比べて良好な下層の基板2の被覆を提供する。
【0045】
リソグラフィックパターニングを用いて、開口部11が誘電体層スタック6中に形成され、これにより、図2bに示すように、金属スタック5の一部が露出する。誘電体スタック6のドライエッチング中に、金属スタック5の一部も除去される。もし、例えば金属スタック5が、AlCu層13上のTiN層12のスタックの場合、TiN層12の一部が、ドライエッチング工程のプロセス条件に応じてエッチングされる。これは、図12bに示され、ここでは、TiNキャップ層12の膜厚は、開口中で、誘電体スタック6の下の厚さより薄くなっている。この低減されたTiN膜厚は、例えば、集積CMOS−MEMSデバイス1の作製中に、SiGe層8から金属層13へのSiおよび/またはGeの拡散のような、TiNキャップ層12の拡散バリア特性を低減する。
【0046】
基板を覆うように、図12cに示すように界面層14が形成される。この界面層14は、少なくとも、開口部11の底部に露出した金属スタック5と、開口部11の側壁を覆う。好適には、例えば化学気相堆積(CVD)により、この層は等角に形成されるが、物理気相成長(PVD)のような他の方法を用いても良い。この界面層14は、図12c〜図12eに示すように、TiNまたはTaNの単層でも良い。この界面層14は、TiN−Ti層のスタックでも良く、これによりTiN層18はSiGe層8と接続され、Ti層17は金属層スタック5と接続される。2層の界面層は図12fに示され、例えばTiNまたはTaNの層18が、シリコンゲルマニウム層8に接続され、一方、Tiのような下部層17が下層スタック5に接続され、TiN/TiまたはTaN/Ta界面層14を形成する。
【0047】
界面層14を形成する前に、追加の洗浄工程が行われ、開口部11中の残渣が除去されても良い。これらの追加の洗浄工程は、ソフトスパッタエッチングおよび/またはH2プラズマを含む。特に、界面層14がTiNまたはTaN層のみからなる場合、好適にはそれらの追加の洗浄工程が行われ、更にコンタクト抵抗を低減し、基板上の抵抗の均一性を改良する。
【0048】
この後に、例えば化学気相堆積により、SiGe層15が界面層14の上に形成される。図12dに示すように、SiGe層15は、AlCu層13から離れ、薄膜化されたキャップ層12のみならず界面層によっても、AlCu層13から離れ、増加した拡散バリアが得られる。もし、界面層14を形成するためにTaNが使用された場合、Taが部分的に酸化されるかもしれないため、堆積された界面14を酸化雰囲気に露出させないように注意する必要がある。好適には、TaN界面層14の堆積後に、基板が非酸化雰囲気中をSiGe堆積ツールに運ばれ、もしこれが不可能な場合は、SiGe堆積工程前に追加の洗浄工程が行われ、酸化されたTaNが除去される。
【0049】
SiGe層15は、界面層14と共にリソグラフィックパターニングされ、SiGe下部電極8を形成する。界面層14の膜厚は制限されるため、続くMEMSプロセス中に下部のSiGe下部電極8からの除去は、MEMSデバイスの集積に実質的な影響を与えそうである。界面層は、一般的には10〜35nmの範囲の膜厚であり、好適には10〜20nmである。もし、例えばTi上のTiNまたはTa上のTaNのような界面二重層14が使用された場合、TiN層、TaN層18はそれぞれ、一般には5〜15nmの膜厚であり、一方、Ti層、Ta層17はそれぞれ、一般には0〜20nmで、好適には5〜10nmである。この望まないパターニングされた界面層14のエッチングは、MEMSデバイスの犠牲層除去の場合に発生し、これによりSiGeMEMS構造層3に形成された構造が解放される。この望まないエッチングは、しかしながら、上述のTi(またはTa)とTiN(またはTaN)の膜厚制限にした場合には見られなかった。
【0050】
図12eに示すように、シリコンゲルマニウム層8は、開口部11の位置を除いて、誘電体層スタック6により下層5から分離される。双方の層の間の電気的コンタクトは、この誘電体スタック6中に開口部を形成することで行われ、この開口部を通って下層5の一部が露出する。界面層14は、少なくとも開口部中で誘電体層スタック6から、および下層5から、シリコンゲルマニウム層8を分離する。
【0051】
図12a〜図12fは、ここでは下部電極8であるSiGe層と、下層5との間の接続を、界面層14を挿入することにより改良するプロセスを示す。図13に示すように、この界面層14は、また、2つのSiGe層の間にも挿入でき、ここでは、SiGe構造層4が、誘電体層スタック6中の開口部を通ってSiGe電極8に接続されている。この図では、SiGe下部電極とSiGe構造層4は、異なるSiGe層15を用いて形成される。
【0052】
この誘電体スタック6は、シリコン酸化物のような酸化層でも良く、下部のシリコンゲルマニウム電極8からシリコンゲルマニウム構造層4を分離する。この誘電体スタック6は、シリコン酸化物のような酸化層の上に形成された、シリコン炭化物やシリコン窒化物のような耐HF層のスタックでも良く、下部の金属層5から、即ちCMOS相互接続パターンから、シリコンゲルマニウム層8を分離する。誘電体スタック6中の上部層は、CMOS基板2の密封したシールを提供する。
【0053】
他の具体例では、プローブ記憶デバイス(probe storage device)応用のための集積されたCMOS−MEMSデバイスが開示される。この具体例では、Ti/TiN層14は、金属層5と電極8との間に使用された場合にコンタクト抵抗を改良するだけでなく、SiGe電極8とSiGe構造層4との間に使用された場合に、カンチレバーの撓みを少なくし、解放中の下部電極へのカンチレバーの接着を改良する。
【0054】
高容量、低電力、超コンパクト、および高性能記憶への要求は、走査型プローブ顕微鏡ベースの記憶システムにおいて、過去5年間を越えて非常な重要性を形成した。尖った先端と多くの記憶媒体を備えたカンチレバーの2−Dアレイに基づく、異なる読み出し/書き込みメカニズムが、調査されてきた。熱機械(thermo-mechanical)、圧電化学(piezoelectricmechanical)、または強誘電体(ferroelectric)の記憶システムが、数テラビット/平方インチ(Tbits/sq.inch)容量と、許容できる1チップあたりキロビット/秒(kb/s)のオーダーの読み出し/書き込み速度を実現した。相変化媒体(phase change media)が提案され試されたが、読み出しまたは書き込む電流を拡大しない活性媒体層を保護するための被覆層が必要である。熱または圧電の読み出し/書き込みメカニズムの欠点は、データ密度と電力消費の双方の拡張性に関連する。一方で、強誘電体プローブ記憶システム(ferroelectric probe storage system)は、電場を用いて、強誘電体媒体中のドメインの極性を部分的に変化させ、ビットの書き込みを可能にする。この電場スイッチングは、熱および/または電流の発生や調整を必要とせず、強誘電体ビットの書き込みは、比較的低電力を消費する。20nmより小さな大きさと40nmより小さなピッチを有する強誘電体ビットアレイの速い書き込み(100kbps)は、電場スイッチングプロセスを用いて達成できる[5]。最近開発された非破壊読み出し方法は、走査型プローブを用いて、ビットに関連した電気的変化の高速(cm/s)検出を行った。
【0055】
全ての記憶デバイスは、大きさとビットを減らし、データ密度を増やしながら、適切な信号とノイズの比(signal-to noise ratio)を維持する難題に直面する。信号とノイズの比を最大にするために、可能な限り読み書きヘッドの近くに配置された読み書きチャネルエレクトロニクスを有することが望まれる。プローブ記憶デバイスでは、この重大な要求が、読み書きヘッドとして働く鋭い先端と、同じウエハ上のCMOS読み書きチャネル回路を有するMEMSベースの、アレイ状のカンチレバーを集積することにより満たすことができ、これによりCMOS−MEMSモノリシック集積デバイスを形成する。「電流(electrical current)」プローブ記憶システムのためのCMOS集積カンチレバーアレイを完全に作製することができる、完全な表面マイクロマシニング技術とプロセスフローが、以下のパラグラフに示される。
【0056】
この技術は、450℃の最大温度で堆積されたCMOS−互換材料−シリコンゲルマニウム(SiGe)と、電気的な読み出し/書き込みシステムと共に集積された先端を有するカンチレバーを作製するための、CMOS第1のアプローチと互換性のある低温プロセスを用いる。これにより、MEMSデバイス3は、CMOS基板2の上で行われる。プローブ記憶デバイスは、動作のためと信号処理/コーディングのために、広いアレイの一部として、それぞれのカンチレバーに繋がる広いCMOS回路を必要とする。最後のCMOSメタライゼーション5の上にカンチレバーを直接作製する可能性は、プローブ記憶システムの超小型化の解決に繋がる。寄生回路パラメータは最小にでき、これにより、書き込み動作中の、感度と信号とノイズの比が改良される。
【0057】
2重の厚さ(dual-thickness)のカンチレバー構造層4は、カンチレバーの低いねじり合成と高い平坦性の双方を達成するように満たす。広い動作温度の範囲内での書き込み/読み出し動作中に、複数のカンチレバーの中間位置に、同時に正確に先端を配置するのを保証するために、垂直方向だけでなく、水平方向の動きも各カンチレバーに提供される。垂直方向と水平方向の双方へのカンチレバーの移動を制御する移動電圧の使用を緩和するために、カンチレバー移動電圧の低減に特別な注意が払われた。電気接続が、CMOSから先端に、部分的に吊り下げられ、分離され、カンチレバー表面の上を走るPt線(配線)を用いて提供される。この読み出し/書き込みシステムの独特の部分は、同時に、読み出し動作および書き込み動作の双方を最適化する。
【0058】
プロセスの記載
カンチレバー/先端/配線1の模式的な外観図が、図14に示される。
【0059】
プロセスは、M6CMOS5と呼ばれる、最後のCMOSメタライゼーションの上で始まる。この金属レベル5は、CMOS基板2の相互接続パターンのトップの金属レベルである。それは、一般には、Al層13の上のTiN層12からなる。この相互接続パターンは、誘電体層中の開口部21を通って互いに電気的に接続された、誘電体と導電層のスタック22である。この相互接続パターンを通って、CMOS基板2中の活性デバイスは、互いに、またはCMOS基板2の上のMEMSデバイス3に接続される。ウエハ2の表面は、高密度プラズマ(HDP)酸化物の化学機械研磨(CMP)を用いて平坦化され、続いて400nm膜厚のSiC層によりお覆われ、誘電体スタック6を形成する。この絶縁体は、HF分子が透過せず、それ故に、プロセスの最後の工程である気相HV(VHF)エッチング工程中に、CMOS基板2を保護するために使用される。この最後の工程は、犠牲酸化層を除去し、SiGe構造層4のパターニングにより形成されたカンチレバーアレイを解放するために使用される。
【0060】
SiC層に孔があけられ、バイアが等角のSiGe堆積15により埋められ、それぞれのカンチレバー4を下部の金属層5に接続する。堆積したSiGe層15のパターニングは、カンチレバー4の垂直移動のために、インターエイリア電極(inter alia electrode)8を形成する。
【0061】
HDP犠牲酸化層の良く制御された堆積は、最終構造中に3μmのギャップ9を形成する。浅いトレンチ(窪み(dimple))とバイア11が、犠牲酸化層中に形成される。窪みは、犠牲酸化層の表面上に地形を形成し、これは、その上に形成されたカンチレバーの下部表面の地形となり、解放と動作中の静止摩擦を防止する。バイア11は電極8にカンチレバーを固定するために使用される。
【0062】
犠牲酸化層の上への、3μm膜厚のSiGe15構造層の堆積は、2つの工程に分解される。なぜならば、250nmの酸化はオードマスク(酸化HM)がSiGe構造層中に埋め込まれて、ねじれ吊り下げ梁(torsion suspension beam)を形成するからである。堆積されたSiGe層をパターニングして構造層4を形成する場合、酸化HMは、水平方向のアクチュエータ(ナノムーバー(nanomover))と共に、1μm膜厚のねじれ梁と3μm膜厚のカンチレバーの厚い本体を形成するために、SiGe層15の一部を保護する。化学機械研磨(CMP)工程は、堆積工程後のウエハ表面の平坦性を確実にする。
【0063】
鋭い先端と、先端をCMOS回路に接続する配線(trace)が、続いてカンチレバーの上に形成される。酸化物トレンチ充填とCMPは、先端とPt配線を形成するための平坦な表面を形成する。構造層の上の厚いSiC層は、配線からきかいてきカンチレバーを分離する。
【0064】
Ni/Auパターンは、CMOS/カンチレバーウエハ1を、メモリ材料の層を有するX−Yスキャナを含む他のMEMSウエハを接続するために形成される。
【0065】
最後に、構造層4や、例えばカンチレバー、ウイング、ナノムーバーのようなその中に形成される要素を支持するとともに、この構造層4中の開口部を埋め込む酸化物が除去され、これにより構造層4が解放される。
【0066】
プロセスの最適化
図14に示すように、金属層5とSiGe電極8との間の界面は、低コンタクト抵抗を達成し、かつHFに対するSiCの不浸透性を保持するように最適化される。後者は、SiGeとSiC層6の界面に酸化物が無い場合に得られる、しかしながら、金属5へのバイアのパターニング後にレジスト除去に使用される酸素フローは、露出したSiC層6の最初の10nmを激しく酸化する。この酸化されたSiC層6は、SiGe15の堆積前に、希釈されたHFと、例えばArプラズマを用いたソフトスパッタエッチクリーンで除去される。Alクリーニングは、金属層5のAl13上の酸化されたTiN12の除去にも使用でき、図12bに示すようにこれは部分的に薄い拡散バリアとなる。図15に示すように、Ti/TiN界面層14と組み合わされたこのSiGe堆積プロセスは、好適には提案された洗浄手順を含み、最良の達成された文献の結果に比較して最も低いコンタクト抵抗値である2.5×10−7Ω−cm2を与える。適切な界面の最適化により、コンタクト抵抗のウエハ内均一性(8”ウエハ)は、図15に示すように大幅に改良される。
【0067】
構造層4のためのSiGe15の堆積は、堆積時間(コストとサイクル時間)と材料の歪勾配を最小にするように最適化される。図16は、SiGe層15を形成するための、2つの堆積手順SiGe1およびSiGe2を示す。SiGe2の手順では、最初に、ホウ素がドープされたSiGeの、400nm膜厚のSiGe等角化学気相堆積(CVD)が行われ、電極8へのアンカー開口部11を完全に充填する。これは、良好な構造安定性と層接着を確実にし、SiGe結晶核生成と酸化基板の上の成長を保証する。第2に、高い堆積速度を有するプラズマエンハンスドCVD(PECVD)が用いられ、3μm膜厚の層を完成させる。この解決は、手順SiGe1で提案されるように、複数のCVDおよびPECVD堆積の積層では好ましかったが、このSiGe2手順では、図17に示すように、全堆積時間がより短く、SiGeのウエハ内均一性が改良される。更に、層の応力と歪勾配の理解と最適化は、十分に単純化され、歪勾配の値は、2μm膜厚の層に対して2×10−5/μmまで低くなる。
【0068】
小さなコンタクト開口部11でさえも増加した機械的強度を有する界面を提供することにより、解放中のカンチレバーの層間剥離を防止するために、最適化されたSiGe層SiGe2の前に薄いTi/TiN接着層14が形成される。この好適な堆積プロセス、堆積前の洗浄手順、および界面層の組み合わせは、ウエハの非常に良好な膜厚均一性を与えるのみならず、非常に良好に均一性で、非常に低いカンチレバーの初期の撓みを与える。
【0069】
上述のように、図12cに示すSiGe15層と他の層即ち金属層5との間の低抵抗コンタクトと同様に、SiGe層5と他の層即ちSiGe層8との間にも、双方のSiGe層4、8の間に界面層14を挿入しても良い。図14の点線の円は、2つの層が接続する位置10を示し、それぞれ、上部層はSiGe8、4であり、下層は金属層5またはSiGeのような半導体層8である。
【0070】
この界面層14は、少なくとも開口部の底部に露出した層5、8と開口部11の側壁を覆う。好適には、この層は、例えば化学気相堆積(CVD)またはPVDにより等角に形成される。この界面層14は、TiNまたはTaNの単層である。この界面層14は、TiN−Ti層のスタックで、TiN層はSiGe層8に接続し、Ti層は金属層スタック5に接続しても良い。この界面層14は、TaN−Ta層のスタックで、TaN層はSiGe層8に接続し、Ta層は金属層スタック5に接続しても良い。
【0071】
このように、他の層は、好適には例えばAl、TiN等の金属のような導電層、またはSiGeのような半導体層である。
【0072】
界面層14を形成する前に、追加の洗浄工程を行い、開口部11中の残渣を除去しても良い。それらの追加の洗浄工程は、ソフトスパッタエッチングおよび/またはH2プラズマを含む。特に、界面層14がTiNまたはTaN層のみからなる場合、好適には追加の洗浄工程は更にコンタクト抵抗を減らし、基板での抵抗の均一性を改良するために行われる。
【0073】
この後に、SiGe層15が界面層14の上に、例えば化学気相堆積により形成される。パターニングされたSiGe層8は、薄膜化されたキャップ層12のみならず、界面層14によっても下部のAlCu層13から離れて配置され、増加した核酸バリアが得られる。もし、界面層14を形成するためにTaNが使用された場合、TaNが部分的に酸化されるため、堆積された界面14を酸化雰囲気に露出させないように注意しなければならない。好適には、TaN界面層の14の堆積後に、基板は非酸化雰囲気中をSiGe堆積ツールに運ばれ、もしこれが不可能な場合は、SiGeの堆積工程に先立って、酸化されたTaNを除去する追加の洗浄工程が行われる。
【0074】
処理結果
カンチレバーの大きさを変えるための異なるデザイン導入され、カンチレバーの機械的特性を変化させる。
【特許請求の範囲】
【請求項1】
導電層(5、8)の上に形成された誘電体スタック(6)の上に形成されたシリコンゲルマニウム層(8、4)を含み、誘電体層スタックは導電層(5、8)を露出させる開口部(11)を含むMEMSデバイス(1)であって、
界面層(14)は、少なくとも開口部(11)中の誘電体スタック(6)、および露出した導電層(5、8)から、シリコンゲルマニウム層(8、4)層を分離するMEMSデバイス。
【請求項2】
導電層(5、8)は、金属層(5)である請求項1に記載のMEMSデバイス。
【請求項3】
MEMSデバイスは、相互接続パターンを含む基板(2)の上に配置され、金属層(5)は相互接続パターンのトップ金属層である請求項2に記載のMEMSデバイス。
【請求項4】
他の層(5、8)は、シリコンゲルマニウム層(8)である請求項1に記載のMEMSデバイス。
【請求項5】
界面層(14)は、シリコンゲルマニウム層(8、4)に接続したTiN層(18)を含む請求項1に記載のMEMSデバイス。
【請求項6】
界面層(14)は、更に、TiN層(18)および導電層(5、8)に接触したTi層(17)を含む請求項5に記載のMEMSデバイス。
【請求項7】
界面層(14)は、シリコンゲルマニウム層(8、4)に接触したTaN層(18)を含む請求項1に記載のMEMSデバイス。
【請求項8】
界面層(14)は、更に、TaN層(18)および導電層(5、8)に接触したTa層(17)を含む請求項7に記載のMEMSデバイス。
【請求項9】
シリコンゲルマニウム層が開口部(11)を埋める請求項1に記載のMEMSデバイス。
【請求項10】
導電層(5、8)の上に形成された誘電体スタック(6)の上に形成されたシリコンゲルマニウム層(8、4)を含み、誘電体層スタックは導電層(5、8)を露出させる開口部(11)を含むMEMSデバイス(1)であって、界面層(14)は、少なくとも開口部(11)中の誘電体スタック(6)、および露出した導電層(5、8)から、シリコンゲルマニウム層を分離するMEMSデバイスの製造方法であって、
導電層(5、8)を提供する工程と、
導電層(5、8)の上に誘電体スタック(6)を提供する工程と、
誘電体スタック(6)の中に開口部(11)を形成し、これにより導電層(5、8)の一部を露出させる工程と、
開口部(11)の少なくとも側壁上と、導電層(5、8)の露出した表面上とに界面層(14)を形成する工程と、
少なくとも開口部(11)中にシリコンゲルマニウム層(8、4)を形成する工程と、を含む製造方法。
【請求項11】
導電層(5、8)は、金属層(5)である請求項10に記載の方法。
【請求項12】
金属層(5)は、CMOS基板(2)の相互接続パターンのトップ金属層である請求項11に記載の方法。
【請求項13】
導電層(5、8)は、シリコンゲルマニウム層(8)である請求項10に記載の方法。
【請求項14】
界面層(14)は、シリコンゲルマニウム層(8、4)に接続したTiN層(18)を含む請求項10に記載の方法。
【請求項15】
界面層(14)は、更に、TiN層(18)および導電層(5、8)に接触したTi層(17)を含む請求項14に記載の方法。
【請求項16】
界面層(14)は、シリコンゲルマニウム層(8、5)に接触したTaN層(18)を含む請求項10に記載の方法。
【請求項17】
界面層(14)は、更に、TaN層(18)および導電層(8、5)に接触したTa層(17)を含む請求項16に記載の方法。
【請求項18】
ソフトスパッタエッチング工程は、開口部(11)が形成された後で、界面層(14)が形成される前に行われる請求項10に記載の方法。
【請求項19】
シリコンゲルマニウム層が開口部(11)を埋める請求項10に記載の方法。
【請求項20】
シリコンゲルマニウム層(8、4)は、界面層(14)を酸化雰囲気に露出させること無く、界面層(14)の上に堆積される請求項10に記載の方法。
【請求項1】
導電層(5、8)の上に形成された誘電体スタック(6)の上に形成されたシリコンゲルマニウム層(8、4)を含み、誘電体層スタックは導電層(5、8)を露出させる開口部(11)を含むMEMSデバイス(1)であって、
界面層(14)は、少なくとも開口部(11)中の誘電体スタック(6)、および露出した導電層(5、8)から、シリコンゲルマニウム層(8、4)層を分離するMEMSデバイス。
【請求項2】
導電層(5、8)は、金属層(5)である請求項1に記載のMEMSデバイス。
【請求項3】
MEMSデバイスは、相互接続パターンを含む基板(2)の上に配置され、金属層(5)は相互接続パターンのトップ金属層である請求項2に記載のMEMSデバイス。
【請求項4】
他の層(5、8)は、シリコンゲルマニウム層(8)である請求項1に記載のMEMSデバイス。
【請求項5】
界面層(14)は、シリコンゲルマニウム層(8、4)に接続したTiN層(18)を含む請求項1に記載のMEMSデバイス。
【請求項6】
界面層(14)は、更に、TiN層(18)および導電層(5、8)に接触したTi層(17)を含む請求項5に記載のMEMSデバイス。
【請求項7】
界面層(14)は、シリコンゲルマニウム層(8、4)に接触したTaN層(18)を含む請求項1に記載のMEMSデバイス。
【請求項8】
界面層(14)は、更に、TaN層(18)および導電層(5、8)に接触したTa層(17)を含む請求項7に記載のMEMSデバイス。
【請求項9】
シリコンゲルマニウム層が開口部(11)を埋める請求項1に記載のMEMSデバイス。
【請求項10】
導電層(5、8)の上に形成された誘電体スタック(6)の上に形成されたシリコンゲルマニウム層(8、4)を含み、誘電体層スタックは導電層(5、8)を露出させる開口部(11)を含むMEMSデバイス(1)であって、界面層(14)は、少なくとも開口部(11)中の誘電体スタック(6)、および露出した導電層(5、8)から、シリコンゲルマニウム層を分離するMEMSデバイスの製造方法であって、
導電層(5、8)を提供する工程と、
導電層(5、8)の上に誘電体スタック(6)を提供する工程と、
誘電体スタック(6)の中に開口部(11)を形成し、これにより導電層(5、8)の一部を露出させる工程と、
開口部(11)の少なくとも側壁上と、導電層(5、8)の露出した表面上とに界面層(14)を形成する工程と、
少なくとも開口部(11)中にシリコンゲルマニウム層(8、4)を形成する工程と、を含む製造方法。
【請求項11】
導電層(5、8)は、金属層(5)である請求項10に記載の方法。
【請求項12】
金属層(5)は、CMOS基板(2)の相互接続パターンのトップ金属層である請求項11に記載の方法。
【請求項13】
導電層(5、8)は、シリコンゲルマニウム層(8)である請求項10に記載の方法。
【請求項14】
界面層(14)は、シリコンゲルマニウム層(8、4)に接続したTiN層(18)を含む請求項10に記載の方法。
【請求項15】
界面層(14)は、更に、TiN層(18)および導電層(5、8)に接触したTi層(17)を含む請求項14に記載の方法。
【請求項16】
界面層(14)は、シリコンゲルマニウム層(8、5)に接触したTaN層(18)を含む請求項10に記載の方法。
【請求項17】
界面層(14)は、更に、TaN層(18)および導電層(8、5)に接触したTa層(17)を含む請求項16に記載の方法。
【請求項18】
ソフトスパッタエッチング工程は、開口部(11)が形成された後で、界面層(14)が形成される前に行われる請求項10に記載の方法。
【請求項19】
シリコンゲルマニウム層が開口部(11)を埋める請求項10に記載の方法。
【請求項20】
シリコンゲルマニウム層(8、4)は、界面層(14)を酸化雰囲気に露出させること無く、界面層(14)の上に堆積される請求項10に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12a】
【図12b】
【図12c】
【図12d】
【図12e】
【図12f】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12a】
【図12b】
【図12c】
【図12d】
【図12e】
【図12f】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2011−16219(P2011−16219A)
【公開日】平成23年1月27日(2011.1.27)
【国際特許分類】
【外国語出願】
【出願番号】特願2010−139573(P2010−139573)
【出願日】平成22年6月18日(2010.6.18)
【出願人】(591060898)アイメック (302)
【氏名又は名称原語表記】IMEC
【出願人】(599098493)カー・イュー・ルーベン・リサーチ・アンド・ディベロップメント (83)
【氏名又は名称原語表記】K.U.LEUVEN RESEARCH & DEVELOPMENT
【Fターム(参考)】
【公開日】平成23年1月27日(2011.1.27)
【国際特許分類】
【出願番号】特願2010−139573(P2010−139573)
【出願日】平成22年6月18日(2010.6.18)
【出願人】(591060898)アイメック (302)
【氏名又は名称原語表記】IMEC
【出願人】(599098493)カー・イュー・ルーベン・リサーチ・アンド・ディベロップメント (83)
【氏名又は名称原語表記】K.U.LEUVEN RESEARCH & DEVELOPMENT
【Fターム(参考)】
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