低順方向電圧降下過渡電圧サプレッサーおよび製造方法
【課題】一般にショットキー整流器は定格逆電圧での逆漏れが高く、一方PN構造ダイオードは逆漏れがすくない。両者を並列接続し、低順方向電圧降下を与えると共に、両端で逆サージを保護する。
【解決手段】低逆電圧定格化PNダイオード、および独立集積回路素子におけるPNダイオードに電気的に並列接続した高逆電圧定格化ショットキー整流器からなる低順方向電圧降下過渡電圧サプレッサー。
【解決手段】低逆電圧定格化PNダイオード、および独立集積回路素子におけるPNダイオードに電気的に並列接続した高逆電圧定格化ショットキー整流器からなる低順方向電圧降下過渡電圧サプレッサー。
【発明の詳細な説明】
【技術分野】
【0001】
[関連出願に関する相互参照]
本出願は、本明細書に援用する、仮特許出願第60/805,689(出願日:2006年6月23日)の優先権を米国特許法第119条に準拠して主張する出願である。
本発明は、低順方向電圧降下過渡電圧サプレッサーおよびその製造方法に関する。
【背景技術】
【0002】
一般に、ショットキー整流器は、素子内に特殊なバリヤ金属接点を有し、低順方向電圧降下を与えるもので、伝導電力損失をほとんど起こすことなく順伝導する電気回路に広く利用されている。ところが、金属バリヤの特性が高い表面電場の下では低くなるため、ショットキー整流器は、定格逆電圧での高い逆漏れのために、特に低バリヤ高さの、低逆電圧ショットキー素子の場合には、強い表面電場をもつ、問題の多いバリヤ低下素子として以前から非難のある素子である。一方、PN構造ダイオードは、通常、ショットキーダイオードよりも、逆漏れ性能が低い。従って、素子のPN接合の拡散電位の性質を理由とする低い電流密度下でも高い順方向電圧降下という不都合が発生せざるをえない。この場合、整流器を使用するかどうかは、順方向伝導損失かあるいは逆電圧損失によって制限される回路設計者にとって妥協せざるをえない決定になる。
【0003】
この結果、ハードディスク制御回路の設計などの用途では、例えば、相対的に高い電圧定格ショットキー整流器および相対的に低い逆電圧定格過渡電圧サプレッサー(TVS)を並列接続し、低順方向電圧降下(極性の保護)を与えるとともに、同時に、両端で逆サージを保護する。ショットキー素子の存在は主に極性保護に利用され、下順方向電圧降下による右方向の両端の接続状態を確認するためのものである。ところが、実際に2個の素子を使用するため、即ち制御回路に必要なショットキー整流器および逆電圧定格化TVS(過渡電圧サプレッサー)を使用するため、この種の回路の組み立てコストは高い。このように、この種の素子のコストを削減するために、従来技術の改良が求められている。
【発明の概要】
【発明が解決しようとする課題】
【0004】
以上の点から、従来技術を改良することが、本発明の第1の目的、特徴または作用効果である。
【0005】
本発明の第2の目的、特徴または作用効果は、低順方向電圧降下過渡電圧サプレッサーおよび製造方法を提供することである。
【0006】
本発明の第3の目的、特徴または作用効果は、低逆破壊電圧定格化ショットキー整流器を対象とする低逆漏れ素子および方法を提供することである。
【0007】
本発明の第4の目的、特徴または作用効果は、ショットキー整流器を対象とするバリヤ高さの低い低逆漏れ素子および方法を提供することである。
【0008】
本発明の第5の目的、特徴または作用効果は、高電流定格化ショットキー整流器を提供することである。
【0009】
本発明の第6の目的、特徴または作用効果は、ユニポーラダイオードの利点を活かしてバイポーラダイオードの順方向電圧ギャップを小さくする、低順方向電圧降下過渡電圧サプレッサーおよび方法を提供することである。
【0010】
本発明の第7の目的、特徴または作用効果は、製造が経済的で、耐久性があり、また動作効率の高い低順方向電圧降下過渡電圧サプレッサーを提供することである。
【0011】
本発明の第7の目的、特徴または作用効果は、改良低順方向電圧降下過渡電圧サプレッサーの製造方法を提供することである。
【0012】
本発明の上記、および/または上記以外の特徴または作用効果のうちの一つまたは複数は、明細書の記載および特許請求の範囲の記載から明らかになるはずである。なお、これらの目的、特徴または作用効果のすべてまたは任意のものは、単独の実施態様では包含しきれない。
【課題を解決するための手段】
【0013】
本発明は、低逆電圧定格化PNダイオード、および独立集積回路素子におけるPNダイオードに電気的に並列接続した高逆電圧定格化ショットキー整流器からなる低順方向電圧降下過渡電圧サプレッサーを提供するものである。
【0014】
さらに、上記サプレッサーに電気回路を電気的に接続して、この電気回路を逆極性および逆パワーサージから保護した過渡電圧サプレッサーを提供する。
【0015】
さらに、上記電気回路に電気的に接続したハードディスク装置を有し、上記過渡電圧サプレッサーがこのハードディスクを電気的に保護するように構成した過渡電圧サプレッサーを提供する。
【0016】
上記ショットキー整流器が複合形P−I−Nショットキー整流器である過渡電圧サプレッサーを提供する。
【0017】
上記ショットキー整流器が、順方向バイアス時にキャリヤを注入するために主に利用されるP領域をもつ過渡電圧サプレッサーを提供する。
【0018】
上記ショットキー整流器が、電圧制御およびサージ保護に利用されるP/N拡散プロファイルを有する過渡電圧サプレッサーを提供する。
【0019】
上記集積回路素子をシリコン基体に構成した過渡電圧サプレッサーを提供する。
【0020】
上記基体が、インプランテーションドーピングを有する過渡電圧サプレッサーを提供する。
【0021】
上記PNダイオードが、上記過渡電圧サプレッサーのダイ表面から離れているPNダイオードの接合領域における電界により逆電圧性能を決定する拡張ガードリングを有する過渡電圧サプレッサーを提供する。
【0022】
ショットキーバリヤ形成するために高い電気抵抗epiをもつ第1エピタキシー成長層および第2エピタキシー成長層(epi)で上記電圧サプレッサーを構成するが、サプレッサーの電圧定格を第1エピタキシー成長層のPN界面から誘導した過渡電圧サプレッサーを提供する。
【0023】
第1エピタキシー成長層の濃度が、第2エピタキシー成長層より高い過渡電圧サプレッサーを提供する。
【0024】
ベース幅圧縮によりPNダイオードのパンチスルー設計で上記過渡電圧サプレッサーを構成し、上記ショットキー整流器のベース幅をPNダイオードよりも大きく構成した過渡電圧サプレッサーを提供する。
【0025】
上記ショットキー整流器の過渡電圧サプレッサーは、並列接続PNダイオードからの逆電圧定格をもち、このPNダイオードが破壊状態にあるときに、ショットキー整流器の表面電界をこのPNダイオードの臨界電界よりもはるかに低く設定した過渡電圧サプレッサーを提供する。
【0026】
また、本発明は、基体上に低逆電圧定格化PNダイオードを形成する工程、およびこの基体上においてこのPNダイオードに電気的に並列接続した高逆電圧定格化ショットキー整流器を形成する工程を有する低順方向電圧降下過渡電圧サプレッサーの製造方法を提供するものである。
【0027】
さらに、上記電圧サプレッサーを実装し、この電圧サプレッサーを電気回路に自動的に装着する工程を有する方法を提供する。
【0028】
上記ショットキー整流器に対して高い電気抵抗epiをもつ、上記サプレッサー内に第1エピタキシー成長層および第2エピタキシー成長層epiを形成し、上記サプレッサーが第1エピタキシー成長層epiとのPN界面から電圧定格を発生する工程をさらに有する方法を提供する。
【0029】
ベース幅圧縮による上記PNダイオードのパンチスルー設計を利用してサプレッサーを構成し、上記ショットキー整流器のベース幅を上記PNダイオードのベース幅よりも大きくした方法を提供する。
【0030】
上記の並列接続PNダイオードの逆電圧よりも高い逆電圧で上記ショットキー整流器を構成した方法を提供する。
【0031】
上記サプレッサーは、電流密度が低い状態でショットキー整流器に順方向伝導をもたらし、かつ逆破壊が上記PNダイオードによってのみ制御されるように、上記過渡電圧サプレッサーを構成した方法を提供する。
【図面の簡単な説明】
【0032】
【図1】低逆漏れショットキー(左側)、ショットキーのSRPプロファイル(中央)および低逆電圧定格化PN(右側)の横断面図を示すディスプレー画面である。
【図2】PNダイオードが破壊状態にある逆バイアス作用時のショットキーを示すディスプレー画面である。臨界電界はPN接合(中央、Ec〜4.5e5V/cm)の底部に現れ、ショットキーバリヤの表面電界は、Ec、ショットキーの1/3程度に過ぎない(下側、Es〜1.5e5V/cm)。
【図3】素子の順方向バイアス作用時にショットキー整流器のみに生じる電流(左側、VF<0.7V)、および逆バイアス作用時にPN接合を介して生じる電流(右側)を示す。
【図4】120分、180分および240分のドライブイン時間(左〜右)での、逆1−V特性をもつMPSチップの性能を示すディスプレー画面である。ドライブイン時間が長くなると、接合深さが深くなり、また逆電圧が低くなる。
【図5】13Vおよび50Vのショットキー単位セル間の逆漏れ比較を示すグラフである(シミュレーション)。
【図6】独立ICチップ素子において低逆電圧定格化過渡電圧サプレッサーと電気的に並列接続した高逆電圧定格化ショットキー整流器をもつ本発明の一実施態様を機能ブロック図である。
【図7】本発明の集積回路の製造方法の一実施態様を示す。
【図8】本発明の集積回路の製造方法の一実施態様を示す。
【図9】本発明の集積回路の製造方法の一実施態様を示す。
【図10】本発明の集積回路の製造方法の一実施態様を示す。
【図11】本発明の集積回路の製造方法の一実施態様を示す。
【図12】本発明の集積回路の製造方法の一実施態様を示す。
【図13】本発明の集積回路の製造方法の一実施態様を示す。
【図14】本発明の集積回路の製造方法の一実施態様を示す。
【発明を実施するための形態】
【0033】
本発明は、高逆電圧定格化ショットキー整流器と並列接続した低逆電圧定格化PNダイオードからなる独立集積回路TVS(過渡電圧サプレッサー)を提供するものである。本発明は、逆漏れを抑制するとともに、Tj定格(素子の接合温度)を高くするSTD(標準偏差)ショットキー製品に適用できる。試験結果によれば、本発明は、Tj=150CHTRB(Tjは素子の接合温度、HTRBは高温逆バイアスであり、装置を逆に加速しかつ老化させるために使用する素子試験方法である)試験に合格でき、不合格のものはない。通常、ショットキー整流器は、同じHi−rel試験に合格するためには、高いバリヤ(BH>770meV)(即ち、バリヤ高さが770ミリ電子ボルト以上)を必要とし、また低い濃度epi(エピタキシー成長)を必要する。本発明は、それ自体で制御回路を効率よく保護するものであるが、限定するわけではないが、ハードディスク装置や敏感な電子機器を過渡電圧から保護する必要がある他の用途でも、制御回路を効率よく保護することができる。また、本発明は、CMOS(相補型金属酸化膜半導体)集積回路を両極性の電圧スパイクから保護し、かつ負のスパイクから保護するために、低い順方向電圧降下を示す。
【0034】
現在のハードディスク制御回路の設計の場合、並列状態にある離散的なコンポーネントを使用して、比較的高い電圧定格化ショットキー整流器および比較的低い逆電圧定格化過渡電圧サプレッサーを接続し、低い順方向電圧降下の極性を保護するとともに、回路両端の逆サージを同時に保護する。ショットキー整流器を使用する主な目的は、極性を保護するとともに、下方順方向電圧降下によって、右方向の回路の両端の接続を保護することにある。本発明の場合、必要な電気特性条件をすべて独立したモジュールにまとめることによって、集積回路素子を改良する。
【0035】
一般的にいって、複合的なP−I−Nショットキー(MPS)整流器の場合、P領域は、順方向電圧時に、キャリヤを注入するために主に利用され、伝導特性を改善する領域であるが、本発明の場合、P/N拡散プロファイルを利用して、逆電圧制御を行うとともに、より低い逆電圧定格化過渡電圧サプレッサーをサージから保護するものである。より高いVR(逆電圧降下)ショットキー整流器の場合、低い順方向電圧降下の状態にある電流伝導を利用して、極性保護素子として機能する。本発明の場合、低いVF(順方向電圧降下)過渡電圧サプレッサー素子として使用し、回路を極性および逆サージの両者に対して保護する。素子のドーピング濃度は、ある一定の範囲内で制御する必要があり、インプランテーションドーピングを利用して、拡散プロファイルおよび電流伝導性を確保し、順方向および逆方向条件の両者を満足することが好ましい。並列接続ショットキー整流器の場合、過渡電圧サプレッサーよりも、定格化電圧性能がはるかに高いため、ショットキー整流器のバリヤ高さを可能な限り低くでき、順方向性能が最善化し、また電流密度が低くなる上に、逆漏れが過渡に大きくなることはない。また、ショットキーダイオードを過渡電圧サプレッサーで取り囲んであるため、付加的な終端設計は必要ない。
【0036】
[構成および動作]
[表面電界の減少]
大半の市販ショットキー整流器の場合、チップ表面の大部分を金属バリヤで被覆するとともに、PNガードリングや界磁プレートなどの一つかそれ以上の終端構成で縁部を取り囲むが、本発明の場合には、PNガードリングの拡散深さおよび面積が大きく、そしてダイの表面から離れているPN界面の接合領域に臨界的な電界が存在しているため、これらが逆電圧特性を決定することになる。
【0037】
PN整流器の低い逆電圧は、下部層濃度epiを高くした状態、epi(エピタキシー成長)の二層を利用するか、あるいはベース幅の圧縮により形成したPNダイオードのパンチスルー設計を利用するなどの方法によって実現できる。第1の方法では、ショットキーバリヤの形成のさいに抵抗epiを高く設定するが、チップの定格化された電圧は、下層の濃度の高いepi層のPN界面による電圧である。第2の方法の場合、ショットキー整流器のベース幅は、PNのそれよりも広く設定する。いずれも方法でも結果は同じであり、ショットキーの逆電圧は、並列接続PNよりも高くなければならない。従って、チップは、低い電流密度下にあるショットキー整流器を介して順方向に伝導し(金属バリヤには、順方向電圧降下がPNの拡散電位の0.7Vに達する前に、電流が流れる)、逆破壊は、PN接合によって制御される。
【0038】
ショットキー整流器は、並列接続PNダイオードよりも逆定格化電圧が高いため、ショットキーの表面電界は、PNが破壊状態にあるときは、PNダイオードの臨界電界よりはるかに低くなる。バリヤの低くなる現象は自明でなく、予期しないことだが、PNダイオードが破壊状態になる前に、逆漏れ電流が低くなる。
【0039】
[電圧制御]
図1〜3は、下部層epiの濃度をより高くしたepi(エピタキシー成長)のダブル層を利用した第1方法のコンピュータシミュレーションを示す図である。図1は、epi構成、およびショットキー整流器をPNダイオードに並列接続する方法を示す図である。図2は、このチップが逆バイアス作用下にあるときの電界シミュレーションおよびSRPを示す図である。図2に示すように、シリコン中の臨界電界がPN接合(Ec=4.5e5)(ただし、Ecはシリコン中の臨界電界である)の下層に発生したとき、ショットキーの表面の電界は、Ecのわずか約1/3(Es、Schottky=1.5e5)(ただし、Esはシリコン中の表面電界である)。図3は、順方向(VF<0.7V)(ただし、VFは順方向電圧降下で、Vは逆バイアスである)下にあるときのチップの一つの実施態様の電流ラインを示す図である。シミュレーションからの電流ラインは、明らかに、2つの並列接続ダイオードの機能を証明している。
【0040】
図4は、PNダイオードのベース幅圧縮によるパンチスルー設計を利用する第2方法の電圧制御を明らかにする図である。ドライブイン時間が長くなると(1100C/120分、1100C/180分、1100C/240分)、破壊電圧が低くなる(43V、34Vおよび25V)。電圧制御だけでなく、臨界電界位置、バイアスが順方向および逆方向下にある電流、ショットキー表面での低い電界はすべて第1方法と同じである。
【0041】
[一つのチップにおける全ショットキー面積]
ショットキーバリヤ高さおよび電流密度は、本発明の順方向電圧降下性能の主要なファクターである。サージ性能に影響しないようにするため、ショットキー面積を小さくして、安全ガードバンドをもつ一定の電流密度下で、順方向電圧降下条件を満足する。
【0042】
バリヤの性質のため、ショットキー整流器は、PN接合ダイオードよりも逆漏れ性能が高いと考えられている。ショットキー整流器の漏れは、チップのショットキー面積に正比例するため、ショットキー接触面積を小さくすることも、逆漏れを抑制する有効な手段である。漏れの抑制は、表面電界を小さくすることだけでなく、ショットキー接触面積を小さくすることによっても実現できる。なお、ショットキー面積を小さくし、PN面積を大きくすると、破壊電圧が影響を受けず、逆漏れも大きく減少する。
【0043】
表1に、パンチスルー式の電圧制御を利用した第2方法を使用して得たサンプルの測定値を示す。サンプルのチップサイズは80ミル×80ミルで、素子の具体的な電圧定格化のターゲットは、Vz@1mA=14V(ただし、Vzは1mAの逆電流下の逆電圧である)である。表1に性能を示す。表1から明らかなように、このWSのVF性能は、並列接続したショットキーのために非常に小さく、VF@1A=0.448でも、PN接合の拡散電位の自然な限界0.7Vを破壊するものである。
【0044】
(表1)
【0045】
ショットキーの元の性能(50Vショットキー)、13Vショットキー、および本発明(ショットキー+PN)の漏れについての比較から、漏れに関する改善が明らかである。図5に、単位セルの逆漏れに関する比較シミュレーションの結果を示す。データから、13Vショットキーの場合、12V逆バイアスの下での漏れは(80ミルチップの32.57uAに等しい)7.89e−12A/um2で、50Vショットキーの場合、同じ逆破壊電圧の下で(80ミル×80ミルチップの3.31uAに等しい)8.03e−13A/um2である。
【0046】
従来の13Vショットキーの漏れは、同じ逆バイアス(12V)の下では、50Vショットキーの場合よりも9.78倍もある。本実施態様で適当なショットキー面積を小さくすると、漏れ電流を12Vで測定した場合、従来の50Vショットキーの20.18%(0.668/3.31)で、従来の13Vショットキーのわずか2.05%(0.668/32.57)である。
【0047】
図7〜図14は、本発明素子を構成する方法の一実施例を示す図である。図7において、抵抗率が約0.5〜0.6Ω-cmで厚みが約3.4〜3.8μmのN形基体22およびN形EpiをもつEPIウェファを準備する。図8において、初期酸化により初期酸化物層24A、24Bを形成する。図9において、イオンインプランテーションを行い、過渡電圧サプレッション領域(TVS)26を形成する。次に、図10に示すように、ホウ素ドライブイン工程を行い、ショットキー(SKY)酸化物30を形成する。次に、図11に示すように、フォトエッチングなどのエッチング工程を行い、酸化物層をエッチングする。次に、図12に示すように、焼結後、クリーニング工程を行い、NiCr/Pt合金などのバリヤ層32を適用する。次に、図13に示すように、Ti/Ni/Ag蒸着を行い、さらに付加的なエッチングを行って、端子36A、36Bおよび層34を形成する。次に、後ろ側を研磨、金属化するか、その他の従来製造工程を実施する。図14は、過渡電圧サプレッション機能14およびショットキー機能12の両者を独立実装した独立集積回路素子10の一実施態様を示す側面図である。
【0048】
以上、好適な実施態様について本発明を説明してきたが、本発明の意図する精神および範囲内で多数の変更、置換および付加などを実施することができる。本発明は、以上説明した具体的な実施態様に制限されるものではなく、設計方法、サイズ、定格、特性、応用用途などで各種の変更が可能である。
【符号の説明】
【0049】
12:ショットキー機能、
14:過渡電圧サプレッション機能、
22:N形基体、
24A、24B:初期酸化物層、
34:層、および
36A、36B:端子。
【技術分野】
【0001】
[関連出願に関する相互参照]
本出願は、本明細書に援用する、仮特許出願第60/805,689(出願日:2006年6月23日)の優先権を米国特許法第119条に準拠して主張する出願である。
本発明は、低順方向電圧降下過渡電圧サプレッサーおよびその製造方法に関する。
【背景技術】
【0002】
一般に、ショットキー整流器は、素子内に特殊なバリヤ金属接点を有し、低順方向電圧降下を与えるもので、伝導電力損失をほとんど起こすことなく順伝導する電気回路に広く利用されている。ところが、金属バリヤの特性が高い表面電場の下では低くなるため、ショットキー整流器は、定格逆電圧での高い逆漏れのために、特に低バリヤ高さの、低逆電圧ショットキー素子の場合には、強い表面電場をもつ、問題の多いバリヤ低下素子として以前から非難のある素子である。一方、PN構造ダイオードは、通常、ショットキーダイオードよりも、逆漏れ性能が低い。従って、素子のPN接合の拡散電位の性質を理由とする低い電流密度下でも高い順方向電圧降下という不都合が発生せざるをえない。この場合、整流器を使用するかどうかは、順方向伝導損失かあるいは逆電圧損失によって制限される回路設計者にとって妥協せざるをえない決定になる。
【0003】
この結果、ハードディスク制御回路の設計などの用途では、例えば、相対的に高い電圧定格ショットキー整流器および相対的に低い逆電圧定格過渡電圧サプレッサー(TVS)を並列接続し、低順方向電圧降下(極性の保護)を与えるとともに、同時に、両端で逆サージを保護する。ショットキー素子の存在は主に極性保護に利用され、下順方向電圧降下による右方向の両端の接続状態を確認するためのものである。ところが、実際に2個の素子を使用するため、即ち制御回路に必要なショットキー整流器および逆電圧定格化TVS(過渡電圧サプレッサー)を使用するため、この種の回路の組み立てコストは高い。このように、この種の素子のコストを削減するために、従来技術の改良が求められている。
【発明の概要】
【発明が解決しようとする課題】
【0004】
以上の点から、従来技術を改良することが、本発明の第1の目的、特徴または作用効果である。
【0005】
本発明の第2の目的、特徴または作用効果は、低順方向電圧降下過渡電圧サプレッサーおよび製造方法を提供することである。
【0006】
本発明の第3の目的、特徴または作用効果は、低逆破壊電圧定格化ショットキー整流器を対象とする低逆漏れ素子および方法を提供することである。
【0007】
本発明の第4の目的、特徴または作用効果は、ショットキー整流器を対象とするバリヤ高さの低い低逆漏れ素子および方法を提供することである。
【0008】
本発明の第5の目的、特徴または作用効果は、高電流定格化ショットキー整流器を提供することである。
【0009】
本発明の第6の目的、特徴または作用効果は、ユニポーラダイオードの利点を活かしてバイポーラダイオードの順方向電圧ギャップを小さくする、低順方向電圧降下過渡電圧サプレッサーおよび方法を提供することである。
【0010】
本発明の第7の目的、特徴または作用効果は、製造が経済的で、耐久性があり、また動作効率の高い低順方向電圧降下過渡電圧サプレッサーを提供することである。
【0011】
本発明の第7の目的、特徴または作用効果は、改良低順方向電圧降下過渡電圧サプレッサーの製造方法を提供することである。
【0012】
本発明の上記、および/または上記以外の特徴または作用効果のうちの一つまたは複数は、明細書の記載および特許請求の範囲の記載から明らかになるはずである。なお、これらの目的、特徴または作用効果のすべてまたは任意のものは、単独の実施態様では包含しきれない。
【課題を解決するための手段】
【0013】
本発明は、低逆電圧定格化PNダイオード、および独立集積回路素子におけるPNダイオードに電気的に並列接続した高逆電圧定格化ショットキー整流器からなる低順方向電圧降下過渡電圧サプレッサーを提供するものである。
【0014】
さらに、上記サプレッサーに電気回路を電気的に接続して、この電気回路を逆極性および逆パワーサージから保護した過渡電圧サプレッサーを提供する。
【0015】
さらに、上記電気回路に電気的に接続したハードディスク装置を有し、上記過渡電圧サプレッサーがこのハードディスクを電気的に保護するように構成した過渡電圧サプレッサーを提供する。
【0016】
上記ショットキー整流器が複合形P−I−Nショットキー整流器である過渡電圧サプレッサーを提供する。
【0017】
上記ショットキー整流器が、順方向バイアス時にキャリヤを注入するために主に利用されるP領域をもつ過渡電圧サプレッサーを提供する。
【0018】
上記ショットキー整流器が、電圧制御およびサージ保護に利用されるP/N拡散プロファイルを有する過渡電圧サプレッサーを提供する。
【0019】
上記集積回路素子をシリコン基体に構成した過渡電圧サプレッサーを提供する。
【0020】
上記基体が、インプランテーションドーピングを有する過渡電圧サプレッサーを提供する。
【0021】
上記PNダイオードが、上記過渡電圧サプレッサーのダイ表面から離れているPNダイオードの接合領域における電界により逆電圧性能を決定する拡張ガードリングを有する過渡電圧サプレッサーを提供する。
【0022】
ショットキーバリヤ形成するために高い電気抵抗epiをもつ第1エピタキシー成長層および第2エピタキシー成長層(epi)で上記電圧サプレッサーを構成するが、サプレッサーの電圧定格を第1エピタキシー成長層のPN界面から誘導した過渡電圧サプレッサーを提供する。
【0023】
第1エピタキシー成長層の濃度が、第2エピタキシー成長層より高い過渡電圧サプレッサーを提供する。
【0024】
ベース幅圧縮によりPNダイオードのパンチスルー設計で上記過渡電圧サプレッサーを構成し、上記ショットキー整流器のベース幅をPNダイオードよりも大きく構成した過渡電圧サプレッサーを提供する。
【0025】
上記ショットキー整流器の過渡電圧サプレッサーは、並列接続PNダイオードからの逆電圧定格をもち、このPNダイオードが破壊状態にあるときに、ショットキー整流器の表面電界をこのPNダイオードの臨界電界よりもはるかに低く設定した過渡電圧サプレッサーを提供する。
【0026】
また、本発明は、基体上に低逆電圧定格化PNダイオードを形成する工程、およびこの基体上においてこのPNダイオードに電気的に並列接続した高逆電圧定格化ショットキー整流器を形成する工程を有する低順方向電圧降下過渡電圧サプレッサーの製造方法を提供するものである。
【0027】
さらに、上記電圧サプレッサーを実装し、この電圧サプレッサーを電気回路に自動的に装着する工程を有する方法を提供する。
【0028】
上記ショットキー整流器に対して高い電気抵抗epiをもつ、上記サプレッサー内に第1エピタキシー成長層および第2エピタキシー成長層epiを形成し、上記サプレッサーが第1エピタキシー成長層epiとのPN界面から電圧定格を発生する工程をさらに有する方法を提供する。
【0029】
ベース幅圧縮による上記PNダイオードのパンチスルー設計を利用してサプレッサーを構成し、上記ショットキー整流器のベース幅を上記PNダイオードのベース幅よりも大きくした方法を提供する。
【0030】
上記の並列接続PNダイオードの逆電圧よりも高い逆電圧で上記ショットキー整流器を構成した方法を提供する。
【0031】
上記サプレッサーは、電流密度が低い状態でショットキー整流器に順方向伝導をもたらし、かつ逆破壊が上記PNダイオードによってのみ制御されるように、上記過渡電圧サプレッサーを構成した方法を提供する。
【図面の簡単な説明】
【0032】
【図1】低逆漏れショットキー(左側)、ショットキーのSRPプロファイル(中央)および低逆電圧定格化PN(右側)の横断面図を示すディスプレー画面である。
【図2】PNダイオードが破壊状態にある逆バイアス作用時のショットキーを示すディスプレー画面である。臨界電界はPN接合(中央、Ec〜4.5e5V/cm)の底部に現れ、ショットキーバリヤの表面電界は、Ec、ショットキーの1/3程度に過ぎない(下側、Es〜1.5e5V/cm)。
【図3】素子の順方向バイアス作用時にショットキー整流器のみに生じる電流(左側、VF<0.7V)、および逆バイアス作用時にPN接合を介して生じる電流(右側)を示す。
【図4】120分、180分および240分のドライブイン時間(左〜右)での、逆1−V特性をもつMPSチップの性能を示すディスプレー画面である。ドライブイン時間が長くなると、接合深さが深くなり、また逆電圧が低くなる。
【図5】13Vおよび50Vのショットキー単位セル間の逆漏れ比較を示すグラフである(シミュレーション)。
【図6】独立ICチップ素子において低逆電圧定格化過渡電圧サプレッサーと電気的に並列接続した高逆電圧定格化ショットキー整流器をもつ本発明の一実施態様を機能ブロック図である。
【図7】本発明の集積回路の製造方法の一実施態様を示す。
【図8】本発明の集積回路の製造方法の一実施態様を示す。
【図9】本発明の集積回路の製造方法の一実施態様を示す。
【図10】本発明の集積回路の製造方法の一実施態様を示す。
【図11】本発明の集積回路の製造方法の一実施態様を示す。
【図12】本発明の集積回路の製造方法の一実施態様を示す。
【図13】本発明の集積回路の製造方法の一実施態様を示す。
【図14】本発明の集積回路の製造方法の一実施態様を示す。
【発明を実施するための形態】
【0033】
本発明は、高逆電圧定格化ショットキー整流器と並列接続した低逆電圧定格化PNダイオードからなる独立集積回路TVS(過渡電圧サプレッサー)を提供するものである。本発明は、逆漏れを抑制するとともに、Tj定格(素子の接合温度)を高くするSTD(標準偏差)ショットキー製品に適用できる。試験結果によれば、本発明は、Tj=150CHTRB(Tjは素子の接合温度、HTRBは高温逆バイアスであり、装置を逆に加速しかつ老化させるために使用する素子試験方法である)試験に合格でき、不合格のものはない。通常、ショットキー整流器は、同じHi−rel試験に合格するためには、高いバリヤ(BH>770meV)(即ち、バリヤ高さが770ミリ電子ボルト以上)を必要とし、また低い濃度epi(エピタキシー成長)を必要する。本発明は、それ自体で制御回路を効率よく保護するものであるが、限定するわけではないが、ハードディスク装置や敏感な電子機器を過渡電圧から保護する必要がある他の用途でも、制御回路を効率よく保護することができる。また、本発明は、CMOS(相補型金属酸化膜半導体)集積回路を両極性の電圧スパイクから保護し、かつ負のスパイクから保護するために、低い順方向電圧降下を示す。
【0034】
現在のハードディスク制御回路の設計の場合、並列状態にある離散的なコンポーネントを使用して、比較的高い電圧定格化ショットキー整流器および比較的低い逆電圧定格化過渡電圧サプレッサーを接続し、低い順方向電圧降下の極性を保護するとともに、回路両端の逆サージを同時に保護する。ショットキー整流器を使用する主な目的は、極性を保護するとともに、下方順方向電圧降下によって、右方向の回路の両端の接続を保護することにある。本発明の場合、必要な電気特性条件をすべて独立したモジュールにまとめることによって、集積回路素子を改良する。
【0035】
一般的にいって、複合的なP−I−Nショットキー(MPS)整流器の場合、P領域は、順方向電圧時に、キャリヤを注入するために主に利用され、伝導特性を改善する領域であるが、本発明の場合、P/N拡散プロファイルを利用して、逆電圧制御を行うとともに、より低い逆電圧定格化過渡電圧サプレッサーをサージから保護するものである。より高いVR(逆電圧降下)ショットキー整流器の場合、低い順方向電圧降下の状態にある電流伝導を利用して、極性保護素子として機能する。本発明の場合、低いVF(順方向電圧降下)過渡電圧サプレッサー素子として使用し、回路を極性および逆サージの両者に対して保護する。素子のドーピング濃度は、ある一定の範囲内で制御する必要があり、インプランテーションドーピングを利用して、拡散プロファイルおよび電流伝導性を確保し、順方向および逆方向条件の両者を満足することが好ましい。並列接続ショットキー整流器の場合、過渡電圧サプレッサーよりも、定格化電圧性能がはるかに高いため、ショットキー整流器のバリヤ高さを可能な限り低くでき、順方向性能が最善化し、また電流密度が低くなる上に、逆漏れが過渡に大きくなることはない。また、ショットキーダイオードを過渡電圧サプレッサーで取り囲んであるため、付加的な終端設計は必要ない。
【0036】
[構成および動作]
[表面電界の減少]
大半の市販ショットキー整流器の場合、チップ表面の大部分を金属バリヤで被覆するとともに、PNガードリングや界磁プレートなどの一つかそれ以上の終端構成で縁部を取り囲むが、本発明の場合には、PNガードリングの拡散深さおよび面積が大きく、そしてダイの表面から離れているPN界面の接合領域に臨界的な電界が存在しているため、これらが逆電圧特性を決定することになる。
【0037】
PN整流器の低い逆電圧は、下部層濃度epiを高くした状態、epi(エピタキシー成長)の二層を利用するか、あるいはベース幅の圧縮により形成したPNダイオードのパンチスルー設計を利用するなどの方法によって実現できる。第1の方法では、ショットキーバリヤの形成のさいに抵抗epiを高く設定するが、チップの定格化された電圧は、下層の濃度の高いepi層のPN界面による電圧である。第2の方法の場合、ショットキー整流器のベース幅は、PNのそれよりも広く設定する。いずれも方法でも結果は同じであり、ショットキーの逆電圧は、並列接続PNよりも高くなければならない。従って、チップは、低い電流密度下にあるショットキー整流器を介して順方向に伝導し(金属バリヤには、順方向電圧降下がPNの拡散電位の0.7Vに達する前に、電流が流れる)、逆破壊は、PN接合によって制御される。
【0038】
ショットキー整流器は、並列接続PNダイオードよりも逆定格化電圧が高いため、ショットキーの表面電界は、PNが破壊状態にあるときは、PNダイオードの臨界電界よりはるかに低くなる。バリヤの低くなる現象は自明でなく、予期しないことだが、PNダイオードが破壊状態になる前に、逆漏れ電流が低くなる。
【0039】
[電圧制御]
図1〜3は、下部層epiの濃度をより高くしたepi(エピタキシー成長)のダブル層を利用した第1方法のコンピュータシミュレーションを示す図である。図1は、epi構成、およびショットキー整流器をPNダイオードに並列接続する方法を示す図である。図2は、このチップが逆バイアス作用下にあるときの電界シミュレーションおよびSRPを示す図である。図2に示すように、シリコン中の臨界電界がPN接合(Ec=4.5e5)(ただし、Ecはシリコン中の臨界電界である)の下層に発生したとき、ショットキーの表面の電界は、Ecのわずか約1/3(Es、Schottky=1.5e5)(ただし、Esはシリコン中の表面電界である)。図3は、順方向(VF<0.7V)(ただし、VFは順方向電圧降下で、Vは逆バイアスである)下にあるときのチップの一つの実施態様の電流ラインを示す図である。シミュレーションからの電流ラインは、明らかに、2つの並列接続ダイオードの機能を証明している。
【0040】
図4は、PNダイオードのベース幅圧縮によるパンチスルー設計を利用する第2方法の電圧制御を明らかにする図である。ドライブイン時間が長くなると(1100C/120分、1100C/180分、1100C/240分)、破壊電圧が低くなる(43V、34Vおよび25V)。電圧制御だけでなく、臨界電界位置、バイアスが順方向および逆方向下にある電流、ショットキー表面での低い電界はすべて第1方法と同じである。
【0041】
[一つのチップにおける全ショットキー面積]
ショットキーバリヤ高さおよび電流密度は、本発明の順方向電圧降下性能の主要なファクターである。サージ性能に影響しないようにするため、ショットキー面積を小さくして、安全ガードバンドをもつ一定の電流密度下で、順方向電圧降下条件を満足する。
【0042】
バリヤの性質のため、ショットキー整流器は、PN接合ダイオードよりも逆漏れ性能が高いと考えられている。ショットキー整流器の漏れは、チップのショットキー面積に正比例するため、ショットキー接触面積を小さくすることも、逆漏れを抑制する有効な手段である。漏れの抑制は、表面電界を小さくすることだけでなく、ショットキー接触面積を小さくすることによっても実現できる。なお、ショットキー面積を小さくし、PN面積を大きくすると、破壊電圧が影響を受けず、逆漏れも大きく減少する。
【0043】
表1に、パンチスルー式の電圧制御を利用した第2方法を使用して得たサンプルの測定値を示す。サンプルのチップサイズは80ミル×80ミルで、素子の具体的な電圧定格化のターゲットは、Vz@1mA=14V(ただし、Vzは1mAの逆電流下の逆電圧である)である。表1に性能を示す。表1から明らかなように、このWSのVF性能は、並列接続したショットキーのために非常に小さく、VF@1A=0.448でも、PN接合の拡散電位の自然な限界0.7Vを破壊するものである。
【0044】
(表1)
【0045】
ショットキーの元の性能(50Vショットキー)、13Vショットキー、および本発明(ショットキー+PN)の漏れについての比較から、漏れに関する改善が明らかである。図5に、単位セルの逆漏れに関する比較シミュレーションの結果を示す。データから、13Vショットキーの場合、12V逆バイアスの下での漏れは(80ミルチップの32.57uAに等しい)7.89e−12A/um2で、50Vショットキーの場合、同じ逆破壊電圧の下で(80ミル×80ミルチップの3.31uAに等しい)8.03e−13A/um2である。
【0046】
従来の13Vショットキーの漏れは、同じ逆バイアス(12V)の下では、50Vショットキーの場合よりも9.78倍もある。本実施態様で適当なショットキー面積を小さくすると、漏れ電流を12Vで測定した場合、従来の50Vショットキーの20.18%(0.668/3.31)で、従来の13Vショットキーのわずか2.05%(0.668/32.57)である。
【0047】
図7〜図14は、本発明素子を構成する方法の一実施例を示す図である。図7において、抵抗率が約0.5〜0.6Ω-cmで厚みが約3.4〜3.8μmのN形基体22およびN形EpiをもつEPIウェファを準備する。図8において、初期酸化により初期酸化物層24A、24Bを形成する。図9において、イオンインプランテーションを行い、過渡電圧サプレッション領域(TVS)26を形成する。次に、図10に示すように、ホウ素ドライブイン工程を行い、ショットキー(SKY)酸化物30を形成する。次に、図11に示すように、フォトエッチングなどのエッチング工程を行い、酸化物層をエッチングする。次に、図12に示すように、焼結後、クリーニング工程を行い、NiCr/Pt合金などのバリヤ層32を適用する。次に、図13に示すように、Ti/Ni/Ag蒸着を行い、さらに付加的なエッチングを行って、端子36A、36Bおよび層34を形成する。次に、後ろ側を研磨、金属化するか、その他の従来製造工程を実施する。図14は、過渡電圧サプレッション機能14およびショットキー機能12の両者を独立実装した独立集積回路素子10の一実施態様を示す側面図である。
【0048】
以上、好適な実施態様について本発明を説明してきたが、本発明の意図する精神および範囲内で多数の変更、置換および付加などを実施することができる。本発明は、以上説明した具体的な実施態様に制限されるものではなく、設計方法、サイズ、定格、特性、応用用途などで各種の変更が可能である。
【符号の説明】
【0049】
12:ショットキー機能、
14:過渡電圧サプレッション機能、
22:N形基体、
24A、24B:初期酸化物層、
34:層、および
36A、36B:端子。
【特許請求の範囲】
【請求項1】
低逆電圧定格化PNダイオード、および
独立集積回路素子におけるPNダイオードに電気的に並列接続した高逆電圧定格化ショットキー整流器からなることを特徴とする低順方向電圧降下過渡電圧サプレッサー。
【請求項2】
前記PNダイオードが、前記過渡電圧サプレッサーのダイ表面から離れているPNダイオードの接合領域における電界により逆電圧性能を決定する拡張ガードリングを有する請求項1記載の過渡電圧サプレッサー。
【請求項3】
前記ショットキー整流器が複合形P−I−Nショットキー整流器である請求項1記載の過渡電圧サプレッサー。
【請求項4】
前記ショットキー整流器が、順方向バイアス時にキャリヤを注入するために主に利用されるP領域をもつ請求項4記載の過渡電圧サプレッサー。
【請求項5】
前記ショットキー整流器が、逆電圧制御およびサージ保護に利用されるP/N拡散プロファイルを有する請求項4記載の過渡電圧サプレッサー。
【請求項6】
前記集積回路素子をシリコン基体に構成した請求項1記載の過渡電圧サプレッサー。
【請求項7】
前記基体が、インプランテーションドーピングを有する請求項6記載の過渡電圧サプレッサー。
【請求項8】
前記過渡電圧サプレッサーはショットキーバリヤ形成するために高い電気抵抗epiをもつ第1エピタキシー成長層および第2エピタキシー成長層(epi)で構成されるが、サプレッサーの電圧定格を第1エピタキシー成長層のPN界面から誘導した請求項1記載の過渡電圧サプレッサー。
【請求項9】
前記第1エピタキシー成長層の濃度が、第2エピタキシー成長層より高い請求項10記載の過渡電圧サプレッサー。
【請求項10】
前記過渡電圧サプレッサーはベース幅圧縮によりPNダイオードのパンチスルー設計で構成され、前記ショットキー整流器のベース幅をPNダイオードよりも大きく構成した請求項1記載の過渡電圧サプレッサー。
【請求項11】
前記ショットキー整流器の逆電圧定格を並列接続PNダイオードよりも高く設定し、このPNダイオードが破壊状態にあるときに、ショットキー整流器の表面電界をこのPNダイオードの臨界電界よりもはるかに低く設定した請求項1記載の過渡電圧サプレッサー。
【請求項12】
基体上の拡張ガードリングで低逆電圧定格化PNダイオードを形成する工程、および、
この基体上においてこのPNダイオードに電気的に並列接続した高逆電圧定格化ショットキー整流器を形成する工程を有することを特徴とする低順方向電圧降下過渡電圧サプレッサーの製造方法。
【請求項13】
拡張ガードリングが、前記過渡電圧サプレッサーのダイ表面から離れているPNダイオードの接合領域における電界により逆電圧性能を決定する請求項12記載の方法。
【請求項14】
前記電圧サプレッサーをさらに実装し、この電圧サプレッサーを電気回路に自動的に装着する工程を有する請求項12記載の方法。
【請求項15】
前記ショットキー整流器に対して高い電気抵抗epiをもつ、前記サプレッサー内に第1エピタキシー成長層および第2エピタキシー成長層epiを形成し、前記サプレッサーが第1エピタキシー成長層epiとのPN界面から電圧定格を発生する工程をさらに有する請求項12記載の方法。
【請求項16】
前記サプレッサーはベース幅圧縮による前記PNダイオードのパンチスルー設計を利用して構成され、前記ショットキー整流器のベース幅を前記PNダイオードのベース幅よりも大きくした請求項12記載の方法。
【請求項17】
前記ショットキー整流器は前記の並列接続PNダイオードの逆電圧よりも高い逆電圧である請求項12記載の方法。
【請求項18】
前記サプレッサーは、電流密度が低い状態でショットキー整流器に順方向伝導をもたらし、かつ逆破壊が前記PNダイオードによってのみ制御されるように、前記過渡電圧サプレッサーを構成した請求項12記載の方法。
【請求項19】
PN接合をもつPNダイオード、および
このPNダイオードに電気的に並列接続したショットキー整流器を有し、
電流密度が低い状態でショットキー整流器を介して順方向伝導が生じ、かつ逆破壊がこのPN接合によって制御されるように、このPNダイオードが逆電圧性能を決定するように適用し、
過渡電圧サプレッサーはショットキーバリヤ形成するために高い電気抵抗epiをもつ第1エピタキシー成長層および第2エピタキシー成長層(epi)で構成されるが、サプレッサーの電圧定格を第1エピタキシー成長層epiのPN界面から誘導したこと特徴とする独立チップ形低順方向電圧降下過渡電圧サプレッサー。
【請求項1】
低逆電圧定格化PNダイオード、および
独立集積回路素子におけるPNダイオードに電気的に並列接続した高逆電圧定格化ショットキー整流器からなることを特徴とする低順方向電圧降下過渡電圧サプレッサー。
【請求項2】
前記PNダイオードが、前記過渡電圧サプレッサーのダイ表面から離れているPNダイオードの接合領域における電界により逆電圧性能を決定する拡張ガードリングを有する請求項1記載の過渡電圧サプレッサー。
【請求項3】
前記ショットキー整流器が複合形P−I−Nショットキー整流器である請求項1記載の過渡電圧サプレッサー。
【請求項4】
前記ショットキー整流器が、順方向バイアス時にキャリヤを注入するために主に利用されるP領域をもつ請求項4記載の過渡電圧サプレッサー。
【請求項5】
前記ショットキー整流器が、逆電圧制御およびサージ保護に利用されるP/N拡散プロファイルを有する請求項4記載の過渡電圧サプレッサー。
【請求項6】
前記集積回路素子をシリコン基体に構成した請求項1記載の過渡電圧サプレッサー。
【請求項7】
前記基体が、インプランテーションドーピングを有する請求項6記載の過渡電圧サプレッサー。
【請求項8】
前記過渡電圧サプレッサーはショットキーバリヤ形成するために高い電気抵抗epiをもつ第1エピタキシー成長層および第2エピタキシー成長層(epi)で構成されるが、サプレッサーの電圧定格を第1エピタキシー成長層のPN界面から誘導した請求項1記載の過渡電圧サプレッサー。
【請求項9】
前記第1エピタキシー成長層の濃度が、第2エピタキシー成長層より高い請求項10記載の過渡電圧サプレッサー。
【請求項10】
前記過渡電圧サプレッサーはベース幅圧縮によりPNダイオードのパンチスルー設計で構成され、前記ショットキー整流器のベース幅をPNダイオードよりも大きく構成した請求項1記載の過渡電圧サプレッサー。
【請求項11】
前記ショットキー整流器の逆電圧定格を並列接続PNダイオードよりも高く設定し、このPNダイオードが破壊状態にあるときに、ショットキー整流器の表面電界をこのPNダイオードの臨界電界よりもはるかに低く設定した請求項1記載の過渡電圧サプレッサー。
【請求項12】
基体上の拡張ガードリングで低逆電圧定格化PNダイオードを形成する工程、および、
この基体上においてこのPNダイオードに電気的に並列接続した高逆電圧定格化ショットキー整流器を形成する工程を有することを特徴とする低順方向電圧降下過渡電圧サプレッサーの製造方法。
【請求項13】
拡張ガードリングが、前記過渡電圧サプレッサーのダイ表面から離れているPNダイオードの接合領域における電界により逆電圧性能を決定する請求項12記載の方法。
【請求項14】
前記電圧サプレッサーをさらに実装し、この電圧サプレッサーを電気回路に自動的に装着する工程を有する請求項12記載の方法。
【請求項15】
前記ショットキー整流器に対して高い電気抵抗epiをもつ、前記サプレッサー内に第1エピタキシー成長層および第2エピタキシー成長層epiを形成し、前記サプレッサーが第1エピタキシー成長層epiとのPN界面から電圧定格を発生する工程をさらに有する請求項12記載の方法。
【請求項16】
前記サプレッサーはベース幅圧縮による前記PNダイオードのパンチスルー設計を利用して構成され、前記ショットキー整流器のベース幅を前記PNダイオードのベース幅よりも大きくした請求項12記載の方法。
【請求項17】
前記ショットキー整流器は前記の並列接続PNダイオードの逆電圧よりも高い逆電圧である請求項12記載の方法。
【請求項18】
前記サプレッサーは、電流密度が低い状態でショットキー整流器に順方向伝導をもたらし、かつ逆破壊が前記PNダイオードによってのみ制御されるように、前記過渡電圧サプレッサーを構成した請求項12記載の方法。
【請求項19】
PN接合をもつPNダイオード、および
このPNダイオードに電気的に並列接続したショットキー整流器を有し、
電流密度が低い状態でショットキー整流器を介して順方向伝導が生じ、かつ逆破壊がこのPN接合によって制御されるように、このPNダイオードが逆電圧性能を決定するように適用し、
過渡電圧サプレッサーはショットキーバリヤ形成するために高い電気抵抗epiをもつ第1エピタキシー成長層および第2エピタキシー成長層(epi)で構成されるが、サプレッサーの電圧定格を第1エピタキシー成長層epiのPN界面から誘導したこと特徴とする独立チップ形低順方向電圧降下過渡電圧サプレッサー。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2013−80946(P2013−80946A)
【公開日】平成25年5月2日(2013.5.2)
【国際特許分類】
【出願番号】特願2012−271163(P2012−271163)
【出願日】平成24年12月12日(2012.12.12)
【分割の表示】特願2009−516548(P2009−516548)の分割
【原出願日】平成19年6月20日(2007.6.20)
【出願人】(508121463)ヴィシェイ ジェネラル セミコンダクター,エルエルシー (3)
【氏名又は名称原語表記】VISHAY GENERAL SEMICONDUCTOR,LLC
【住所又は居所原語表記】100 Motor Parkway,Suite 135,Hauppauge,New York 11788 USA
【Fターム(参考)】
【公開日】平成25年5月2日(2013.5.2)
【国際特許分類】
【出願日】平成24年12月12日(2012.12.12)
【分割の表示】特願2009−516548(P2009−516548)の分割
【原出願日】平成19年6月20日(2007.6.20)
【出願人】(508121463)ヴィシェイ ジェネラル セミコンダクター,エルエルシー (3)
【氏名又は名称原語表記】VISHAY GENERAL SEMICONDUCTOR,LLC
【住所又は居所原語表記】100 Motor Parkway,Suite 135,Hauppauge,New York 11788 USA
【Fターム(参考)】
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