分布定数型増幅器
【課題】分布定数型差動増幅器の出力波形におけるジッタを低減する。
【解決手段】分布定数型増幅器は、複数の増幅器を有する。複数の増幅器はそれぞれ、固有の遅延時間を持って一の信号源からの入力信号を受ける。また、複数の増幅器はそれぞれ、固有の遅延時間に対応する遅延時間をもって共通の負荷に出力信号を提供する。複数の増幅器それぞれに関して、固有の遅延時間と対応する遅延時間の和は等しく設定されている。複数の増幅器のそれぞれは、一対の差動トランジスタと、該一対の差動トランジスタと当該増幅器の出力との間に直列に挿入された一対のカスコードトランジスタを含む。一対の差動トランジスタは、当該一対の差動トランジスタそれぞれのコレクタ−ベース間の接合容量が準飽和領域の接合容量となるように、バイアスされている。
【解決手段】分布定数型増幅器は、複数の増幅器を有する。複数の増幅器はそれぞれ、固有の遅延時間を持って一の信号源からの入力信号を受ける。また、複数の増幅器はそれぞれ、固有の遅延時間に対応する遅延時間をもって共通の負荷に出力信号を提供する。複数の増幅器それぞれに関して、固有の遅延時間と対応する遅延時間の和は等しく設定されている。複数の増幅器のそれぞれは、一対の差動トランジスタと、該一対の差動トランジスタと当該増幅器の出力との間に直列に挿入された一対のカスコードトランジスタを含む。一対の差動トランジスタは、当該一対の差動トランジスタそれぞれのコレクタ−ベース間の接合容量が準飽和領域の接合容量となるように、バイアスされている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分布定数型増幅器に関するものである。
【背景技術】
【０００２】
特許文献１及び２には、分布定数型差動増幅器が記載されている。これら文献に記載された分布定数型差動増幅器では、入力伝送線路と出力伝送線路との間に複数の差動増幅器が設けられている。複数の差動増幅器は、一対の差動トランジスタを含んでいる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１３０１７０号公報
【特許文献２】特表平１０−５１０９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般的に、分布定数型差動増幅器では、差動トランジスタをオンにするときに、コレクタ−ベース間の電圧Ｖｃｂとして、コレクタ−エミッタ間の電圧Ｖｃｅが０．９Ｖより大きくなるような、電圧が与えられている。このＶｃｅは、ベース−コレクタ間に逆バイアスを与えるバイアス条件となる。これによって、分布定数型差動増幅器では、ベース−コレクタ間の接合容量を小さな値で飽和した容量とすることで、差動増幅器の周波数特性を改善するよう試みられている。
【０００５】
本願発明者は、分布定数型差動増幅器の差動増幅器を上述したバイアス条件で動作させると、生成される出力波形に大きなジッタが発生することを見出している。したがって、当技術分野においては、分布定数型差動増幅器の出力波形におけるジッタを低減することが必要である。
【課題を解決するための手段】
【０００６】
本発明の一側面に係る分布定数型増幅器は、複数の増幅器を有する。複数の増幅器はそれぞれ、固有の遅延時間をもって一の信号源からの入力信号を受ける。また、複数の増幅器はそれぞれ、固有の遅延時間に対応する遅延時間をもって共通の負荷に出力信号を提供する。一実施形態においては、固有の遅延時間が、１ｐｓ〜５ｐｓであってもよい。複数の増幅器それぞれに関して、固有の遅延時間と対応する遅延時間との和は等しく設定されている。複数の増幅器はそれぞれ、一対の差動トランジスタと、該一対の差動トランジスタと当該増幅器の出力との間に直列に挿入された一対のカスコードトランジスタを含む。一対の差動トランジスタは、当該一対の差動トランジスタそれぞれのコレクタ−ベース間の接合容量が準飽和領域の接合容量となるように、バイアスされている。
【０００７】
ここで、準飽和領域の接合容量とは、接合容量が小さな値で飽和する飽和領域と、接合容量が過補償となる値を有する非飽和領域との間の数値範囲に含まれる接合容量である。かかる接合容量を与えるバイアス条件のバイアス電圧をコレクタ−ベース間に与えることにより、分布定数型差動増幅器の出力波形におけるジッタが低減され得る。
【０００８】
一実施形態においては、一対の差動トランジスタのそれぞれは、ＩｎＰ系ｎ型のヘテロ接合バイポーラトランジスタであってもよく、一対の差動トランジスタそれぞれのベース−コレクタ間に、−０．１Ｖ〜０．１４Ｖのバイアス電圧が与えられてもよい。ＩｎＰ系ｎ型のヘテロ接合バイポーラトランジスタでは、ベース−コレクタ間に−０．１Ｖ〜０．１４Ｖのバイアス電圧を与えることにより、当該ベース−コレクタ間の接合容量は、準飽和領域の容量となり得る。
【発明の効果】
【０００９】
以上説明したように、本発明の一側面によれば、出力波形におけるジッタを低減し得る分布定数型増幅器が提供される。
【図面の簡単な説明】
【００１０】
【図１】一実施形態に係る分布定数型増幅器を示す図である。
【図２】図１に示す増幅器の構成を示す図である。
【図３】一実施形態に係る差動トランジスタのコレクタ−エミッタ間の電圧とベース−コレクタ間の接合容量の関係を示す図である。
【図４】一実施形態に係る分布定数型増幅器に関して、電源寄生インダクタンス及び電流源の寄生容量を含めて表記した一つの増幅器の回路図である。
【図５】図４に示す回路において出力端子Ｏｕｔの電圧がＬｏｗのときの共振ループを示す回路図である。
【図６】図５に示す回路の信号源からノードＮＡまでの電圧利得の周波数特性を示す図である。
【図７】図１に示す分布定数型増幅器の一例の出力端子における電位のアイパターンを示す図である。
【図８】図７に示したアイパターンから求めたコレクタ−エミッタ間電圧Ｖｃｅとジッタ量との関係を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
【００１２】
図１は、一実施形態に係る分布定数型増幅器を示す図である。図１に示すように、分布定数型増幅器１０は、例えば、光変調器の駆動回路として用いられ得る。光変調器１００としては、例えば、電界吸収型（ＥＡ）光変調器が例示される。図１に示す形態においては、光変調器１００は、整合抵抗ＲＬと並列に設けられている。整合抵抗ＲＬと光変調器１００は、伝送線路Ｌｔを介して、分布定数型増幅器１０の出力端子Ｔｏｕｔに接続されている。
【００１３】
図１に示すように、分布定数型増幅器１０は、増幅器１２ａ、１２ｂ、及び１２ｃを備えている。また、分布定数型増幅器１０は、入力伝送線路Ｌｉｎ１及びＬｉｎ２、出力伝送線路Ｌｏｕｔ１及びＬｏｕｔ２を備え得る。
【００１４】
入力伝送線路Ｌｉｎ１及びＬｉｎ２の入力端には入力端子Ｔｉｎ１及びＴｉｎ２がそれぞれ設けられている。一実施形態においては、分布定数型増幅器１０は、差動信号を増幅する分布定数型差動増幅器であり、当該分布定数型増幅器１０には、差動入力信号が入力される。即ち、入力端子Ｔｉｎ１には正相入力信号が入力され、入力端子Ｔｉｎ２には逆相入力信号が入力される。これら入力伝送線路Ｌｉｎ１及びＬｉｎ２はそれぞれ、入力端と反対側において、終端抵抗Ｒ３及びＲ４に接続されている。
【００１５】
出力伝送線路Ｌｏｕｔ１の出力端には出力端子Ｔｏｕｔが設けられている。出力伝送線路Ｌｏｕｔ１は、出力端と反対側において終端抵抗Ｒ２を介して電源電位に接続されている。また、出力伝送線路Ｌｏｕｔ２の一方端は、終端抵抗Ｒ５に接続されている。出力伝送線路Ｌｏｕｔ２の他方端は、終端抵抗Ｒ１を介して、電源電位に接続されている。
【００１６】
一実施形態においては、分布定数型増幅器１０は、前置増幅器１６を備え得る。前置増幅器１６は、入力伝送線路Ｌｉｎ１及びＬｉｎ２上に設けられている。より具体的には、前置増幅器１６の非反転入力は入力端子Ｔｉｎ１に接続されており、その非反転出力は入力伝送線路Ｌｉｎ１に接続されている。また、前置増幅器１６の反転入力は入力端子Ｔｉｎ２に接続されており、その反転出力は入力伝送線路Ｌｉｎ２に接続されている。前置増幅器１６は、正相入力信号を非反転入力に受けて、非反転出力から正相出力信号を入力伝送線路Ｌｉｎ１に出力する。また、前置増幅器１６は、逆相入力信号を反転入力に受けて逆相出力信号を反転出力から入力伝送線路Ｌｉｎ１に出力する。
【００１７】
増幅器１２ａ、１２ｂ、及び１２ｃは、一実施形態においては、差動型の非反転増幅器であり得る。増幅器１２ａ、１２ｂ、及び１２ｃは、入力側において、入力伝送線路Ｌｉｎ１及びＬｉｎ２に接続されている。より具体的には、増幅器１２ａ、１２ｂ、及び１２ｃの非反転入力は入力伝送線路Ｌｉｎ１に接続されており、増幅器１２ａ、１２ｂ、及び１２ｃの反転入力は入力伝送線路Ｌｉｎ２に接続されている。
【００１８】
また、増幅器１２ａ、１２ｂ、及び１２ｃは、出力側において、出力伝送線路Ｌｏｕｔ１及びＬｏｕｔ２に接続されている。より具体的には、増幅器１２ａ、１２ｂ、及び１２ｃの非反転出力は出力伝送線路Ｌｏｕｔ１に接続されており、増幅器１２ａ、１２ｂ、及び１２ｃの反転出力は出力伝送線路Ｌｏｕｔ２に接続されている。
【００１９】
増幅器１２ａ、１２ｂ、及び１２ｃは、前置増幅器１６からの正相信号を、入力伝送線路Ｌｉｎ１を介して受けて、正相出力信号を出力伝送線路Ｌｏｕｔ１に出力する。また、増幅器１２ａ、１２ｂ、及び１２ｃは、前置増幅器１６からの逆相信号を、入力伝送線路Ｌｉｎ２を介して受けて、逆相出力信号を出力伝送線路Ｌｏｕｔ２に出力する。
【００２０】
増幅器１２ａ、１２ｂ、及び１２ｃは、入力端子Ｔｉｎ１及びＴｉｎ２に入力される差動入力信号を、前置増幅器１６を介して、それぞれ固有の遅延時間で受ける。増幅器１２ａ、１２ｂ、及び１２ｃに入力される信号の遅延時間は、入力端子Ｔｉｎ１及びＴｉｎ２から増幅器それぞれまでの伝送線路によって規定される。即ち、伝送線路の遅延時間は、（ＬＣ）１／２により規定される。ここで、Ｌは伝送線路のインダクタンス成分であり、Ｃは伝送線路の容量成分である。
【００２１】
図１に示す伝送線路Ｌｉｎ１１は、増幅器１２ａの入力に接続する線路の伝送線路Ｌｉｎ１上の分岐ノードと増幅器１２ｂの非反転入力との間に存在する伝送線路であり、増幅器１２ｂの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路Ｌｉｎ２１は、増幅器１２ａの入力に接続する線路の伝送線路Ｌｉｎ２上の分岐ノードと増幅器１２ｂの反転入力との間に存在する伝送線路であり、増幅器１２ｂの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。
【００２２】
また、また、伝送線路Ｌｉｎ１２は、増幅器１２ｂの入力に接続する線路の伝送線路Ｌｉｎ１上の分岐ノードと増幅器１２ｃの非反転入力との間に存在する伝送線路であり、増幅器１２ｃの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路Ｌｉｎ２２は、増幅器１２ｂの入力に接続する線路の伝送線路Ｌｉｎ２上の分岐ノードと増幅器１２ｃの反転入力との間に存在する伝送線路であり、増幅器１２ｃの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。
【００２３】
また、伝送線路Ｌｉｎ１３は、増幅器１２ｃの入力に接続する線路の伝送線路Ｌｉｎ１上の分岐ノードと終端抵抗Ｒ３との間に存在する伝送線路であり、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路Ｌｉｎ２３は、増幅器１２ｃの入力に接続する線路の伝送線路Ｌｉｎ２上の分岐ノードと終端抵抗Ｒ４との間に存在する伝送線路であり、配線容量、及び、配線インダクタンスにより形成される伝送線路である。
【００２４】
分布定数型増幅器１０においては、伝送線路Ｌｉｎ１１、Ｌｉｎ２１、Ｌｉｎ１２、及び、Ｌｉｎ２２が信号に与える遅延時間は、実質的に等しい。したがって、増幅器１２ａ、１２ｂ、及び１２ｃはそれぞれ、固有の遅延時間で前置増幅器１６からの信号を受けることになる。なお、入力端子Ｔｉｎ１及びＴｉｎ２に与えられた信号が増幅器１２ａ、１２ｂ、及び１２ｃに到達するまでの遅延時間は、例えば、１ｐｓ〜５ｐｓであり得る。当該遅延時間は、配線長からの制約に拠るものである。
【００２５】
また、増幅器１２ａ、１２ｂ、及び１２ｃは、実質的に等しい遅延時間で出力信号（電流）を出力端子Ｔｏｕｔに与える。即ち、増幅器１２ａ、１２ｂ、及び１２ｃのそれぞれを経由して出力端子Ｔｏｕｔに与えられる電流信号は、当該出力端子Ｔｏｕｔにおいて位相整合される。
【００２６】
図１に示す伝送線路Ｌｏｕｔ１２は、増幅器１２ｂの出力に接続する線路と伝送線路Ｌｏｕｔ１との接続点と増幅器１２ａの非反転出力との間に存在する伝送線路であり、増幅器１２ａの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路Ｌｏｕｔ２２は、増幅器１２ｂの出力に接続する線路と伝送線路Ｌｏｕｔ２との接続点と増幅器１２ａの反転出力との間に存在する伝送線路であり、増幅器１２ａの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。
【００２７】
また、伝送線路Ｌｏｕｔ１３は、増幅器１２ｃの出力に接続する線路と伝送線路Ｌｏｕｔ１との接続点と増幅器１２ｂの非反転出力との間に存在する伝送線路であり、増幅器１２ｂの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路Ｌｏｕｔ２３は、増幅器１２ｃの出力に接続する線路と伝送線路Ｌｏｕｔ２との接続点と増幅器１２ｂの反転出力との間に存在する伝送線路であり、増幅器１２ｂの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。
【００２８】
分布定数型増幅器１０においては、伝送線路Ｌｏｕｔ１２、Ｌｏｕｔ２２，Ｌｏｕｔ１３、及びＬｏｕｔ２３が、信号に与える遅延時間は実質的に等しい。したがって、入力端子Ｔｉｎ１に入力された信号が増幅器１２ａ、１２ｂ、１２ｃの各々を通ることにより出力端子Ｔｏｕｔに出力される各々の電流信号は、出力端子Ｔｏｕｔにおいて位相整合される。
【００２９】
図２は、図１に示す増幅器の回路構成を示す図である。図２に示す増幅器２０は、上述した増幅器１２ａ、１２ｂ、及び、１２ｃとして用いられるものである。増幅器２０は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、及びＴｒ６、キャパシタＣ１、抵抗素子Ｒ１１、Ｒ１２、Ｒ１３及びＲ１４、並びに、電流源Ｉ１、Ｉ２、及びＩ４を備えている。増幅器２０は、差動増幅器であり、入力端子Ｉｎ１及びＩｎ２に入力される差動入力信号を増幅して、差動出力信号を出力端子Ｏｕｔ１及びＯｕｔ２に出力する。
【００３０】
増幅器２０においては、トランジスタＴｒ１のベースが入力端子Ｉｎ２に接続されており、トランジスタＴｒ１のコレクタが電源電位に接続されており、トランジスタＴｒ１のエミッタが電流源Ｉ１及びトランジスタＴｒ４のベースに接続されている。また、トランジスタＴｒ２のベースが入力端子Ｉｎ１に接続されており、トランジスタＴｒ２のコレクタが電源電位に接続されており、トランジスタＴｒ２のエミッタが電流源Ｉ２及びトランジスタＴｒ３のベースに接続されている。
【００３１】
トランジスタＴｒ３及びトランジスタＴｒ４は一対の差動トランジスタを構成している。トランジスタＴｒ３及びトランジスタＴｒ４には、トランジスタＴｒ５及びトランジスタＴｒ６がカスコード接続されている。より詳細には、トランジスタＴｒ３のコレクタにカスコードトランジスタＴｒ５のエミッタが接続されており、トランジスタＴｒ４のコレクタにカスコードトランジスタＴｒ６のエミッタが接続されている。トランジスタＴｒ３のエミッタは抵抗素子Ｒ１１を介して電流源Ｉ４に接続されており、トランジスタＴｒ４のエミッタは、抵抗素子Ｒ１２を介して電流源Ｉ４に接続されている。
【００３２】
トランジスタＴｒ５のコレクタは、出力端子Ｏｕｔ１に接続されており、トランジスタＴｒ６のコレクタは、出力端子Ｏｕｔ２に接続されている。トランジスタＴｒ５のベース及びトランジスタＴｒ６のベースは、抵抗素子Ｒ１３及びＲ１４の間のノードＮに接続されている。このノードＮには、その一端が電源電位に接続されたキャパシタＣ１の他端が接続されている。抵抗素子Ｒ１３及びＲ１４は、電源電位をノードＮにおいて分圧する分圧回路を構成している。抵抗素子Ｒ１３及びＲ１４によって与えられるノードＮの電圧は、トランジスタＴｒ３及びＴｒ４のバイアスを設定するものである。
【００３３】
一実施形態においては、トランジスタＴｒ３及びＴｒ４は、ＩｎＰ系ｎ型のダブルへテロ接合バイポーラトランジスタ（ＩｎＰ−ＤＨＢＴ）であり得る。また、一実施形態においては、トランジスタＴｒ３及びトランジスタＴｒ４のコレクタ−エミッタ間の電圧Ｖｃｅとして、０．５６Ｖ〜０．８Ｖの電圧が与えられ得る。この電圧Ｖｃｅでは、ベース−コレクタ間の電圧Ｖｂｃは、−０．１Ｖ〜０．１４Ｖとなる。
【００３４】
図３は、一実施形態に係る差動トランジスタのコレクタ−エミッタ間の電圧Ｖｃｅとベース−コレクタ間の接合容量Ｃｂｃの関係を示す図である。従来、分布定数型増幅器の各増幅器の差動トランジスタでは、コレクタ−エミッタ間の電圧Ｖｃｅとして、０．９Ｖより大きな電圧が与えられている。０．９Ｖより大きなＶｃｅでは、図３に示すように、接合容量Ｃｂｃが飽和領域ＳＲに含まれており、小さな値に飽和している。このような接合容量Ｃｂｃを与える電圧Ｖｃｅが従来の分布定数型増幅器の各増幅器の差動トランジスタで採用されている理由は、小さく飽和した接合容量Ｃｂｃにより増幅器の周波数特性が改善されると考えられていたからである。
【００３５】
一方、０．５６Ｖ〜０．８ＶのＶｃｅでは、接合容量Ｃｂｃは、準飽和領域ＳＳＲに含まれ、飽和領域ＳＲの接合容量より大きな値であって有意な値をもつ。この準飽和領域の接合容量Ｃｂｃを与える電圧Ｖｃｅは、分布定数型増幅器１０の出力波形におけるジッタ及び／又はリンギングを低減し得るものである。なお、この準飽和領域ＳＳＲの接合容量Ｃｂｃは、後述するように過補償となる非飽和領域ＮＳＲの接合容量Ｃｂｃよりも小さい。
【００３６】
以下、従来の分布定数型増幅器においてジッタが発生し得る理由と、上述した準飽和領域の接合容量Ｃｂｃにより当該ジッタが低減され得る理由について説明する。分布定数型増幅器は伝送線路及び複数段に接続された増幅器を有するので、当該分布定数型増幅器のチップ長は例えば２ｍｍ程度といったように長くなり得る。したがって、分布定数型増幅器では、各増幅器の電源ノードと各増幅器へ入力される入力信号源の基準電位であるグランドノードとの間における配線寄生インダクタンスが大きくなる。配線寄生インダクタンスは、例えば１ｍｍの配線に対して１ｎＨ程度となり得る。故に、チップ長が２ｍｍであれば、２ｎＨ程度の寄生インダクタンスが電源ラインに発生する。また、差動トランジスタＴｒ３及びＴｒ４に接続される電流源Ｉ４には、トランジスタが用いられる。したがって、電流源Ｉ４において、数１０ｆＦの寄生容量が発生する。
【００３７】
図４は、一実施形態に係る分布定数型増幅器に関して、電源寄生インダクタンス及び電流源の寄生容量を含めて表記した一つの増幅器の回路図である。また、図５は、図４に示す回路において出力端子Ｏｕｔ１の電圧がＬｏｗのときの共振ループを示す回路図である。前置増幅器１６に相当する５０Ω出力信号源、電源ラインの寄生インダクタンスＬ、及び、電流源寄生容量Ｃｉ４を含めて増幅器２０を表記すると、図４に示す回路図となる。なお、５０Ω出力信号源は、電圧源Ｖ１，Ｖ２，抵抗素子Ｒ２１，Ｒ２２、トランジスタＴｒ１１，Ｔｒ１２、及び、電流源Ｉ１１，Ｉ１２を含む。
【００３８】
図４に示す回路図において、出力端子Ｏｕｔ１をＬｏｗとし、出力端子Ｏｕｔ２をＨｉｇｈとすると、即ち、トランジスタＴｒ３をＯＮとし、トランジスタＴｒ４をＯＦＦとすると、図５に示す共振ループが形成される。この共振ループは、電圧源Ｖ２、抵抗素子Ｒ２２、トランジスタＴｒ１２、トランジスタＴｒ２、トランジスタＴｒ３、抵抗素子Ｒ１１、寄生容量Ｃｉ４と電流源Ｉ４の並列回路、配線インダクタンスＬ１、及び容量Ｃｖｅｅによって形成される。図５に示す共振ループにおいては、トランジスタＴｒ３の出力インピーダンスは極めて小さく（５Ω以下）、また、抵抗素子Ｒ１１の抵抗値も通常５Ω程度と小さい。したがって、当該共振ループでは、寄生容量Ｃｉ４と配線インダクタンスＬ１とによる直列共振が発生する。
【００３９】
図６は、図５に示す回路の信号源からノードＮＡまでの電圧利得の周波数特性を示す図である。図６に示す周波数特性は、寄生容量Ｃｉ４＝１０ｆＦ、寄生インダクタンスＬ１＝１．５ｎＨであるものと仮定して求めたものである。また、図６に示すＶｃｅは、トランジスタＴｒ３がＯＮのときの当該トランジスタのコレクタ−エミッタ間の電圧Ｖｃｅを示している。図６に示すように、コレクタ−エミッタ間電圧Ｖｃｅが１．１Ｖ、即ち、０．９Ｖより大きいときには、寄生容量Ｃｉ４と寄生インダクタンスＬ１とによる共振ピークが電圧利得の周波数特性において顕著に現れる。この共振ピークにより、出力波形におけるジッタやリンギングが大きくなる。
【００４０】
一方、０．５６Ｖ〜０．８Ｖのコレクタ−エミッタ間電圧Ｖｃｅ、即ち、−０．１Ｖ〜０．１４Ｖのベース−コレクタ間電圧Ｖｂｃでは、図３に示したように、接合容量Ｃｂｃが有意な値をもつ。このような接合容量Ｃｂｃは、共振ループをグランドに落とす方向に作用する。したがって、図６におけるＶｃｅ＝０．６５Ｖの電圧利得の周波数特性のように、共振のＱ値が小さくなり、ピークが低減される。したがって、出力波形におけるジッタやリンギングが低減され得る。
【００４１】
以下、図７及び図８を参照する。図７は、図１に示す分布定数型増幅器の一例の出力端子における電位のアイパターンを示す図である。図８は、図７に示したアイパターンから求めたコレクタ−エミッタ間電圧Ｖｃｅとジッタ量との関係を示す図である。なお、図７及び図８に示したデータは、３９．９８Ｇｂｐｓ、ＰＲＢＳ（擬似ランダムビット列） ２３１−１のパターンの入力信号に対する出力端子Ｔｏｕｔにおける電位の実験測定の結果である。なお、実験測定に用いたトランジスタのＶｃｅとＣｂｃの関係については、図３に示した通りであり、各増幅器のパラメータとしては、図２〜図５に関して上述したパラメータを用いた。
【００４２】
図７及び図８に示すように、Ｖｃｅが０．５６Ｖより小さくなると、ジッタ量のＲＭＳ（二乗平均平方根）が急激に大きくなる。Ｖｃｅが０．５６Ｖのときのジッタ量のＲＭＳは１．６ｐｓである。また、Ｖｃｅが０．８Ｖより大きくなると、同様に、ジッタ量のＲＭＳは１．６ｐｓ以上となる。図７の（ｆ）に示すように、例えばＶｃｅ＝１．０５Ｖの場合には、接合容量Ｃｂｃの大きさが十分ではなく、電源ラインの共振効果によって低い電位の波形にリンギングが発生している。その結果、Ｖｃｅ＝１．０５Ｖの場合には、出力波形の立ち上がり部分にジッタが発生している。また、Ｖｃｅ＝０．５６Ｖより小さい場合には、図７の（ａ）及び（ｂ）に示すように、接合容量Ｃｂｃが過補償となり、動作速度の低下に起因して出力波形においてジッタが増加している。一方、Ｖｃｅ＝０．５６Ｖ〜０．８Ｖでは、図７及び図８に示すように、出力波形のジッタが低減される。
【００４３】
以上、好適な実施形態について説明したが、本発明は上記実施形態に限定されることなく種々の変形が可能である。分布定数型増幅器における増幅器の個数は、三つに限定されるものではない。本発明の分布定数型増幅器は、例えば、５〜１５個の増幅器を備えていてもよい。
【符号の説明】
【００４４】
１０…分布定数型増幅器、１２ａ，１２ｂ，１２ｃ…増幅器、１６…前置増幅器、２０…増幅器、Ｔｒ３，Ｔｒ４…差動トランジスタ、Ｔｒ５，Ｔｒ６…カスコードトランジスタ。
【技術分野】
【０００１】
本発明は、分布定数型増幅器に関するものである。
【背景技術】
【０００２】
特許文献１及び２には、分布定数型差動増幅器が記載されている。これら文献に記載された分布定数型差動増幅器では、入力伝送線路と出力伝送線路との間に複数の差動増幅器が設けられている。複数の差動増幅器は、一対の差動トランジスタを含んでいる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１３０１７０号公報
【特許文献２】特表平１０−５１０９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般的に、分布定数型差動増幅器では、差動トランジスタをオンにするときに、コレクタ−ベース間の電圧Ｖｃｂとして、コレクタ−エミッタ間の電圧Ｖｃｅが０．９Ｖより大きくなるような、電圧が与えられている。このＶｃｅは、ベース−コレクタ間に逆バイアスを与えるバイアス条件となる。これによって、分布定数型差動増幅器では、ベース−コレクタ間の接合容量を小さな値で飽和した容量とすることで、差動増幅器の周波数特性を改善するよう試みられている。
【０００５】
本願発明者は、分布定数型差動増幅器の差動増幅器を上述したバイアス条件で動作させると、生成される出力波形に大きなジッタが発生することを見出している。したがって、当技術分野においては、分布定数型差動増幅器の出力波形におけるジッタを低減することが必要である。
【課題を解決するための手段】
【０００６】
本発明の一側面に係る分布定数型増幅器は、複数の増幅器を有する。複数の増幅器はそれぞれ、固有の遅延時間をもって一の信号源からの入力信号を受ける。また、複数の増幅器はそれぞれ、固有の遅延時間に対応する遅延時間をもって共通の負荷に出力信号を提供する。一実施形態においては、固有の遅延時間が、１ｐｓ〜５ｐｓであってもよい。複数の増幅器それぞれに関して、固有の遅延時間と対応する遅延時間との和は等しく設定されている。複数の増幅器はそれぞれ、一対の差動トランジスタと、該一対の差動トランジスタと当該増幅器の出力との間に直列に挿入された一対のカスコードトランジスタを含む。一対の差動トランジスタは、当該一対の差動トランジスタそれぞれのコレクタ−ベース間の接合容量が準飽和領域の接合容量となるように、バイアスされている。
【０００７】
ここで、準飽和領域の接合容量とは、接合容量が小さな値で飽和する飽和領域と、接合容量が過補償となる値を有する非飽和領域との間の数値範囲に含まれる接合容量である。かかる接合容量を与えるバイアス条件のバイアス電圧をコレクタ−ベース間に与えることにより、分布定数型差動増幅器の出力波形におけるジッタが低減され得る。
【０００８】
一実施形態においては、一対の差動トランジスタのそれぞれは、ＩｎＰ系ｎ型のヘテロ接合バイポーラトランジスタであってもよく、一対の差動トランジスタそれぞれのベース−コレクタ間に、−０．１Ｖ〜０．１４Ｖのバイアス電圧が与えられてもよい。ＩｎＰ系ｎ型のヘテロ接合バイポーラトランジスタでは、ベース−コレクタ間に−０．１Ｖ〜０．１４Ｖのバイアス電圧を与えることにより、当該ベース−コレクタ間の接合容量は、準飽和領域の容量となり得る。
【発明の効果】
【０００９】
以上説明したように、本発明の一側面によれば、出力波形におけるジッタを低減し得る分布定数型増幅器が提供される。
【図面の簡単な説明】
【００１０】
【図１】一実施形態に係る分布定数型増幅器を示す図である。
【図２】図１に示す増幅器の構成を示す図である。
【図３】一実施形態に係る差動トランジスタのコレクタ−エミッタ間の電圧とベース−コレクタ間の接合容量の関係を示す図である。
【図４】一実施形態に係る分布定数型増幅器に関して、電源寄生インダクタンス及び電流源の寄生容量を含めて表記した一つの増幅器の回路図である。
【図５】図４に示す回路において出力端子Ｏｕｔの電圧がＬｏｗのときの共振ループを示す回路図である。
【図６】図５に示す回路の信号源からノードＮＡまでの電圧利得の周波数特性を示す図である。
【図７】図１に示す分布定数型増幅器の一例の出力端子における電位のアイパターンを示す図である。
【図８】図７に示したアイパターンから求めたコレクタ−エミッタ間電圧Ｖｃｅとジッタ量との関係を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
【００１２】
図１は、一実施形態に係る分布定数型増幅器を示す図である。図１に示すように、分布定数型増幅器１０は、例えば、光変調器の駆動回路として用いられ得る。光変調器１００としては、例えば、電界吸収型（ＥＡ）光変調器が例示される。図１に示す形態においては、光変調器１００は、整合抵抗ＲＬと並列に設けられている。整合抵抗ＲＬと光変調器１００は、伝送線路Ｌｔを介して、分布定数型増幅器１０の出力端子Ｔｏｕｔに接続されている。
【００１３】
図１に示すように、分布定数型増幅器１０は、増幅器１２ａ、１２ｂ、及び１２ｃを備えている。また、分布定数型増幅器１０は、入力伝送線路Ｌｉｎ１及びＬｉｎ２、出力伝送線路Ｌｏｕｔ１及びＬｏｕｔ２を備え得る。
【００１４】
入力伝送線路Ｌｉｎ１及びＬｉｎ２の入力端には入力端子Ｔｉｎ１及びＴｉｎ２がそれぞれ設けられている。一実施形態においては、分布定数型増幅器１０は、差動信号を増幅する分布定数型差動増幅器であり、当該分布定数型増幅器１０には、差動入力信号が入力される。即ち、入力端子Ｔｉｎ１には正相入力信号が入力され、入力端子Ｔｉｎ２には逆相入力信号が入力される。これら入力伝送線路Ｌｉｎ１及びＬｉｎ２はそれぞれ、入力端と反対側において、終端抵抗Ｒ３及びＲ４に接続されている。
【００１５】
出力伝送線路Ｌｏｕｔ１の出力端には出力端子Ｔｏｕｔが設けられている。出力伝送線路Ｌｏｕｔ１は、出力端と反対側において終端抵抗Ｒ２を介して電源電位に接続されている。また、出力伝送線路Ｌｏｕｔ２の一方端は、終端抵抗Ｒ５に接続されている。出力伝送線路Ｌｏｕｔ２の他方端は、終端抵抗Ｒ１を介して、電源電位に接続されている。
【００１６】
一実施形態においては、分布定数型増幅器１０は、前置増幅器１６を備え得る。前置増幅器１６は、入力伝送線路Ｌｉｎ１及びＬｉｎ２上に設けられている。より具体的には、前置増幅器１６の非反転入力は入力端子Ｔｉｎ１に接続されており、その非反転出力は入力伝送線路Ｌｉｎ１に接続されている。また、前置増幅器１６の反転入力は入力端子Ｔｉｎ２に接続されており、その反転出力は入力伝送線路Ｌｉｎ２に接続されている。前置増幅器１６は、正相入力信号を非反転入力に受けて、非反転出力から正相出力信号を入力伝送線路Ｌｉｎ１に出力する。また、前置増幅器１６は、逆相入力信号を反転入力に受けて逆相出力信号を反転出力から入力伝送線路Ｌｉｎ１に出力する。
【００１７】
増幅器１２ａ、１２ｂ、及び１２ｃは、一実施形態においては、差動型の非反転増幅器であり得る。増幅器１２ａ、１２ｂ、及び１２ｃは、入力側において、入力伝送線路Ｌｉｎ１及びＬｉｎ２に接続されている。より具体的には、増幅器１２ａ、１２ｂ、及び１２ｃの非反転入力は入力伝送線路Ｌｉｎ１に接続されており、増幅器１２ａ、１２ｂ、及び１２ｃの反転入力は入力伝送線路Ｌｉｎ２に接続されている。
【００１８】
また、増幅器１２ａ、１２ｂ、及び１２ｃは、出力側において、出力伝送線路Ｌｏｕｔ１及びＬｏｕｔ２に接続されている。より具体的には、増幅器１２ａ、１２ｂ、及び１２ｃの非反転出力は出力伝送線路Ｌｏｕｔ１に接続されており、増幅器１２ａ、１２ｂ、及び１２ｃの反転出力は出力伝送線路Ｌｏｕｔ２に接続されている。
【００１９】
増幅器１２ａ、１２ｂ、及び１２ｃは、前置増幅器１６からの正相信号を、入力伝送線路Ｌｉｎ１を介して受けて、正相出力信号を出力伝送線路Ｌｏｕｔ１に出力する。また、増幅器１２ａ、１２ｂ、及び１２ｃは、前置増幅器１６からの逆相信号を、入力伝送線路Ｌｉｎ２を介して受けて、逆相出力信号を出力伝送線路Ｌｏｕｔ２に出力する。
【００２０】
増幅器１２ａ、１２ｂ、及び１２ｃは、入力端子Ｔｉｎ１及びＴｉｎ２に入力される差動入力信号を、前置増幅器１６を介して、それぞれ固有の遅延時間で受ける。増幅器１２ａ、１２ｂ、及び１２ｃに入力される信号の遅延時間は、入力端子Ｔｉｎ１及びＴｉｎ２から増幅器それぞれまでの伝送線路によって規定される。即ち、伝送線路の遅延時間は、（ＬＣ）１／２により規定される。ここで、Ｌは伝送線路のインダクタンス成分であり、Ｃは伝送線路の容量成分である。
【００２１】
図１に示す伝送線路Ｌｉｎ１１は、増幅器１２ａの入力に接続する線路の伝送線路Ｌｉｎ１上の分岐ノードと増幅器１２ｂの非反転入力との間に存在する伝送線路であり、増幅器１２ｂの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路Ｌｉｎ２１は、増幅器１２ａの入力に接続する線路の伝送線路Ｌｉｎ２上の分岐ノードと増幅器１２ｂの反転入力との間に存在する伝送線路であり、増幅器１２ｂの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。
【００２２】
また、また、伝送線路Ｌｉｎ１２は、増幅器１２ｂの入力に接続する線路の伝送線路Ｌｉｎ１上の分岐ノードと増幅器１２ｃの非反転入力との間に存在する伝送線路であり、増幅器１２ｃの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路Ｌｉｎ２２は、増幅器１２ｂの入力に接続する線路の伝送線路Ｌｉｎ２上の分岐ノードと増幅器１２ｃの反転入力との間に存在する伝送線路であり、増幅器１２ｃの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。
【００２３】
また、伝送線路Ｌｉｎ１３は、増幅器１２ｃの入力に接続する線路の伝送線路Ｌｉｎ１上の分岐ノードと終端抵抗Ｒ３との間に存在する伝送線路であり、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路Ｌｉｎ２３は、増幅器１２ｃの入力に接続する線路の伝送線路Ｌｉｎ２上の分岐ノードと終端抵抗Ｒ４との間に存在する伝送線路であり、配線容量、及び、配線インダクタンスにより形成される伝送線路である。
【００２４】
分布定数型増幅器１０においては、伝送線路Ｌｉｎ１１、Ｌｉｎ２１、Ｌｉｎ１２、及び、Ｌｉｎ２２が信号に与える遅延時間は、実質的に等しい。したがって、増幅器１２ａ、１２ｂ、及び１２ｃはそれぞれ、固有の遅延時間で前置増幅器１６からの信号を受けることになる。なお、入力端子Ｔｉｎ１及びＴｉｎ２に与えられた信号が増幅器１２ａ、１２ｂ、及び１２ｃに到達するまでの遅延時間は、例えば、１ｐｓ〜５ｐｓであり得る。当該遅延時間は、配線長からの制約に拠るものである。
【００２５】
また、増幅器１２ａ、１２ｂ、及び１２ｃは、実質的に等しい遅延時間で出力信号（電流）を出力端子Ｔｏｕｔに与える。即ち、増幅器１２ａ、１２ｂ、及び１２ｃのそれぞれを経由して出力端子Ｔｏｕｔに与えられる電流信号は、当該出力端子Ｔｏｕｔにおいて位相整合される。
【００２６】
図１に示す伝送線路Ｌｏｕｔ１２は、増幅器１２ｂの出力に接続する線路と伝送線路Ｌｏｕｔ１との接続点と増幅器１２ａの非反転出力との間に存在する伝送線路であり、増幅器１２ａの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路Ｌｏｕｔ２２は、増幅器１２ｂの出力に接続する線路と伝送線路Ｌｏｕｔ２との接続点と増幅器１２ａの反転出力との間に存在する伝送線路であり、増幅器１２ａの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。
【００２７】
また、伝送線路Ｌｏｕｔ１３は、増幅器１２ｃの出力に接続する線路と伝送線路Ｌｏｕｔ１との接続点と増幅器１２ｂの非反転出力との間に存在する伝送線路であり、増幅器１２ｂの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路Ｌｏｕｔ２３は、増幅器１２ｃの出力に接続する線路と伝送線路Ｌｏｕｔ２との接続点と増幅器１２ｂの反転出力との間に存在する伝送線路であり、増幅器１２ｂの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。
【００２８】
分布定数型増幅器１０においては、伝送線路Ｌｏｕｔ１２、Ｌｏｕｔ２２，Ｌｏｕｔ１３、及びＬｏｕｔ２３が、信号に与える遅延時間は実質的に等しい。したがって、入力端子Ｔｉｎ１に入力された信号が増幅器１２ａ、１２ｂ、１２ｃの各々を通ることにより出力端子Ｔｏｕｔに出力される各々の電流信号は、出力端子Ｔｏｕｔにおいて位相整合される。
【００２９】
図２は、図１に示す増幅器の回路構成を示す図である。図２に示す増幅器２０は、上述した増幅器１２ａ、１２ｂ、及び、１２ｃとして用いられるものである。増幅器２０は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、及びＴｒ６、キャパシタＣ１、抵抗素子Ｒ１１、Ｒ１２、Ｒ１３及びＲ１４、並びに、電流源Ｉ１、Ｉ２、及びＩ４を備えている。増幅器２０は、差動増幅器であり、入力端子Ｉｎ１及びＩｎ２に入力される差動入力信号を増幅して、差動出力信号を出力端子Ｏｕｔ１及びＯｕｔ２に出力する。
【００３０】
増幅器２０においては、トランジスタＴｒ１のベースが入力端子Ｉｎ２に接続されており、トランジスタＴｒ１のコレクタが電源電位に接続されており、トランジスタＴｒ１のエミッタが電流源Ｉ１及びトランジスタＴｒ４のベースに接続されている。また、トランジスタＴｒ２のベースが入力端子Ｉｎ１に接続されており、トランジスタＴｒ２のコレクタが電源電位に接続されており、トランジスタＴｒ２のエミッタが電流源Ｉ２及びトランジスタＴｒ３のベースに接続されている。
【００３１】
トランジスタＴｒ３及びトランジスタＴｒ４は一対の差動トランジスタを構成している。トランジスタＴｒ３及びトランジスタＴｒ４には、トランジスタＴｒ５及びトランジスタＴｒ６がカスコード接続されている。より詳細には、トランジスタＴｒ３のコレクタにカスコードトランジスタＴｒ５のエミッタが接続されており、トランジスタＴｒ４のコレクタにカスコードトランジスタＴｒ６のエミッタが接続されている。トランジスタＴｒ３のエミッタは抵抗素子Ｒ１１を介して電流源Ｉ４に接続されており、トランジスタＴｒ４のエミッタは、抵抗素子Ｒ１２を介して電流源Ｉ４に接続されている。
【００３２】
トランジスタＴｒ５のコレクタは、出力端子Ｏｕｔ１に接続されており、トランジスタＴｒ６のコレクタは、出力端子Ｏｕｔ２に接続されている。トランジスタＴｒ５のベース及びトランジスタＴｒ６のベースは、抵抗素子Ｒ１３及びＲ１４の間のノードＮに接続されている。このノードＮには、その一端が電源電位に接続されたキャパシタＣ１の他端が接続されている。抵抗素子Ｒ１３及びＲ１４は、電源電位をノードＮにおいて分圧する分圧回路を構成している。抵抗素子Ｒ１３及びＲ１４によって与えられるノードＮの電圧は、トランジスタＴｒ３及びＴｒ４のバイアスを設定するものである。
【００３３】
一実施形態においては、トランジスタＴｒ３及びＴｒ４は、ＩｎＰ系ｎ型のダブルへテロ接合バイポーラトランジスタ（ＩｎＰ−ＤＨＢＴ）であり得る。また、一実施形態においては、トランジスタＴｒ３及びトランジスタＴｒ４のコレクタ−エミッタ間の電圧Ｖｃｅとして、０．５６Ｖ〜０．８Ｖの電圧が与えられ得る。この電圧Ｖｃｅでは、ベース−コレクタ間の電圧Ｖｂｃは、−０．１Ｖ〜０．１４Ｖとなる。
【００３４】
図３は、一実施形態に係る差動トランジスタのコレクタ−エミッタ間の電圧Ｖｃｅとベース−コレクタ間の接合容量Ｃｂｃの関係を示す図である。従来、分布定数型増幅器の各増幅器の差動トランジスタでは、コレクタ−エミッタ間の電圧Ｖｃｅとして、０．９Ｖより大きな電圧が与えられている。０．９Ｖより大きなＶｃｅでは、図３に示すように、接合容量Ｃｂｃが飽和領域ＳＲに含まれており、小さな値に飽和している。このような接合容量Ｃｂｃを与える電圧Ｖｃｅが従来の分布定数型増幅器の各増幅器の差動トランジスタで採用されている理由は、小さく飽和した接合容量Ｃｂｃにより増幅器の周波数特性が改善されると考えられていたからである。
【００３５】
一方、０．５６Ｖ〜０．８ＶのＶｃｅでは、接合容量Ｃｂｃは、準飽和領域ＳＳＲに含まれ、飽和領域ＳＲの接合容量より大きな値であって有意な値をもつ。この準飽和領域の接合容量Ｃｂｃを与える電圧Ｖｃｅは、分布定数型増幅器１０の出力波形におけるジッタ及び／又はリンギングを低減し得るものである。なお、この準飽和領域ＳＳＲの接合容量Ｃｂｃは、後述するように過補償となる非飽和領域ＮＳＲの接合容量Ｃｂｃよりも小さい。
【００３６】
以下、従来の分布定数型増幅器においてジッタが発生し得る理由と、上述した準飽和領域の接合容量Ｃｂｃにより当該ジッタが低減され得る理由について説明する。分布定数型増幅器は伝送線路及び複数段に接続された増幅器を有するので、当該分布定数型増幅器のチップ長は例えば２ｍｍ程度といったように長くなり得る。したがって、分布定数型増幅器では、各増幅器の電源ノードと各増幅器へ入力される入力信号源の基準電位であるグランドノードとの間における配線寄生インダクタンスが大きくなる。配線寄生インダクタンスは、例えば１ｍｍの配線に対して１ｎＨ程度となり得る。故に、チップ長が２ｍｍであれば、２ｎＨ程度の寄生インダクタンスが電源ラインに発生する。また、差動トランジスタＴｒ３及びＴｒ４に接続される電流源Ｉ４には、トランジスタが用いられる。したがって、電流源Ｉ４において、数１０ｆＦの寄生容量が発生する。
【００３７】
図４は、一実施形態に係る分布定数型増幅器に関して、電源寄生インダクタンス及び電流源の寄生容量を含めて表記した一つの増幅器の回路図である。また、図５は、図４に示す回路において出力端子Ｏｕｔ１の電圧がＬｏｗのときの共振ループを示す回路図である。前置増幅器１６に相当する５０Ω出力信号源、電源ラインの寄生インダクタンスＬ、及び、電流源寄生容量Ｃｉ４を含めて増幅器２０を表記すると、図４に示す回路図となる。なお、５０Ω出力信号源は、電圧源Ｖ１，Ｖ２，抵抗素子Ｒ２１，Ｒ２２、トランジスタＴｒ１１，Ｔｒ１２、及び、電流源Ｉ１１，Ｉ１２を含む。
【００３８】
図４に示す回路図において、出力端子Ｏｕｔ１をＬｏｗとし、出力端子Ｏｕｔ２をＨｉｇｈとすると、即ち、トランジスタＴｒ３をＯＮとし、トランジスタＴｒ４をＯＦＦとすると、図５に示す共振ループが形成される。この共振ループは、電圧源Ｖ２、抵抗素子Ｒ２２、トランジスタＴｒ１２、トランジスタＴｒ２、トランジスタＴｒ３、抵抗素子Ｒ１１、寄生容量Ｃｉ４と電流源Ｉ４の並列回路、配線インダクタンスＬ１、及び容量Ｃｖｅｅによって形成される。図５に示す共振ループにおいては、トランジスタＴｒ３の出力インピーダンスは極めて小さく（５Ω以下）、また、抵抗素子Ｒ１１の抵抗値も通常５Ω程度と小さい。したがって、当該共振ループでは、寄生容量Ｃｉ４と配線インダクタンスＬ１とによる直列共振が発生する。
【００３９】
図６は、図５に示す回路の信号源からノードＮＡまでの電圧利得の周波数特性を示す図である。図６に示す周波数特性は、寄生容量Ｃｉ４＝１０ｆＦ、寄生インダクタンスＬ１＝１．５ｎＨであるものと仮定して求めたものである。また、図６に示すＶｃｅは、トランジスタＴｒ３がＯＮのときの当該トランジスタのコレクタ−エミッタ間の電圧Ｖｃｅを示している。図６に示すように、コレクタ−エミッタ間電圧Ｖｃｅが１．１Ｖ、即ち、０．９Ｖより大きいときには、寄生容量Ｃｉ４と寄生インダクタンスＬ１とによる共振ピークが電圧利得の周波数特性において顕著に現れる。この共振ピークにより、出力波形におけるジッタやリンギングが大きくなる。
【００４０】
一方、０．５６Ｖ〜０．８Ｖのコレクタ−エミッタ間電圧Ｖｃｅ、即ち、−０．１Ｖ〜０．１４Ｖのベース−コレクタ間電圧Ｖｂｃでは、図３に示したように、接合容量Ｃｂｃが有意な値をもつ。このような接合容量Ｃｂｃは、共振ループをグランドに落とす方向に作用する。したがって、図６におけるＶｃｅ＝０．６５Ｖの電圧利得の周波数特性のように、共振のＱ値が小さくなり、ピークが低減される。したがって、出力波形におけるジッタやリンギングが低減され得る。
【００４１】
以下、図７及び図８を参照する。図７は、図１に示す分布定数型増幅器の一例の出力端子における電位のアイパターンを示す図である。図８は、図７に示したアイパターンから求めたコレクタ−エミッタ間電圧Ｖｃｅとジッタ量との関係を示す図である。なお、図７及び図８に示したデータは、３９．９８Ｇｂｐｓ、ＰＲＢＳ（擬似ランダムビット列） ２３１−１のパターンの入力信号に対する出力端子Ｔｏｕｔにおける電位の実験測定の結果である。なお、実験測定に用いたトランジスタのＶｃｅとＣｂｃの関係については、図３に示した通りであり、各増幅器のパラメータとしては、図２〜図５に関して上述したパラメータを用いた。
【００４２】
図７及び図８に示すように、Ｖｃｅが０．５６Ｖより小さくなると、ジッタ量のＲＭＳ（二乗平均平方根）が急激に大きくなる。Ｖｃｅが０．５６Ｖのときのジッタ量のＲＭＳは１．６ｐｓである。また、Ｖｃｅが０．８Ｖより大きくなると、同様に、ジッタ量のＲＭＳは１．６ｐｓ以上となる。図７の（ｆ）に示すように、例えばＶｃｅ＝１．０５Ｖの場合には、接合容量Ｃｂｃの大きさが十分ではなく、電源ラインの共振効果によって低い電位の波形にリンギングが発生している。その結果、Ｖｃｅ＝１．０５Ｖの場合には、出力波形の立ち上がり部分にジッタが発生している。また、Ｖｃｅ＝０．５６Ｖより小さい場合には、図７の（ａ）及び（ｂ）に示すように、接合容量Ｃｂｃが過補償となり、動作速度の低下に起因して出力波形においてジッタが増加している。一方、Ｖｃｅ＝０．５６Ｖ〜０．８Ｖでは、図７及び図８に示すように、出力波形のジッタが低減される。
【００４３】
以上、好適な実施形態について説明したが、本発明は上記実施形態に限定されることなく種々の変形が可能である。分布定数型増幅器における増幅器の個数は、三つに限定されるものではない。本発明の分布定数型増幅器は、例えば、５〜１５個の増幅器を備えていてもよい。
【符号の説明】
【００４４】
１０…分布定数型増幅器、１２ａ，１２ｂ，１２ｃ…増幅器、１６…前置増幅器、２０…増幅器、Ｔｒ３，Ｔｒ４…差動トランジスタ、Ｔｒ５，Ｔｒ６…カスコードトランジスタ。
【特許請求の範囲】
【請求項１】
それぞれ固有の遅延時間を持って一の信号源からの入力信号を受け、当該固有の遅延時間に対応する遅延時間をもって共通の負荷に出力信号を提供し、当該固有の遅延時間と対応する遅延時間との和が等しく設定された複数の増幅器を有する分布定数型増幅器であって、
前記複数の増幅器はそれぞれ、一対の差動トランジスタと、該一対の差動トランジスタと該増幅器の出力との間に直列に挿入された一対のカスコードトランジスタを含み、
前記一対の差動トランジスタは、該一対の差動トランジスタそれぞれのコレクタ−ベース間の接合容量が準飽和領域の接合容量となるように、バイアスされている、
分布定数型増幅器。
【請求項２】
前記一対の差動トランジスタのそれぞれは、ＩｎＰ系ｎ型のヘテロ接合バイポーラトランジスタであり、
前記一対の差動トランジスタそれぞれのベース−コレクタ間に、−０．１Ｖ〜０．１４Ｖのバイアス電圧が与えられる、
請求項１に記載の分布定数型増幅器。
【請求項３】
前記固有の遅延時間が、１ｐＳ〜５ｐＳである、請求項１又は２に記載の分布定数型増幅器。
【請求項１】
それぞれ固有の遅延時間を持って一の信号源からの入力信号を受け、当該固有の遅延時間に対応する遅延時間をもって共通の負荷に出力信号を提供し、当該固有の遅延時間と対応する遅延時間との和が等しく設定された複数の増幅器を有する分布定数型増幅器であって、
前記複数の増幅器はそれぞれ、一対の差動トランジスタと、該一対の差動トランジスタと該増幅器の出力との間に直列に挿入された一対のカスコードトランジスタを含み、
前記一対の差動トランジスタは、該一対の差動トランジスタそれぞれのコレクタ−ベース間の接合容量が準飽和領域の接合容量となるように、バイアスされている、
分布定数型増幅器。
【請求項２】
前記一対の差動トランジスタのそれぞれは、ＩｎＰ系ｎ型のヘテロ接合バイポーラトランジスタであり、
前記一対の差動トランジスタそれぞれのベース−コレクタ間に、−０．１Ｖ〜０．１４Ｖのバイアス電圧が与えられる、
請求項１に記載の分布定数型増幅器。
【請求項３】
前記固有の遅延時間が、１ｐＳ〜５ｐＳである、請求項１又は２に記載の分布定数型増幅器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図８】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図８】
【図７】
【公開番号】特開２０１２−２１６９２０（Ｐ２０１２−２１６９２０Ａ）
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願番号】特願２０１１−７９３０６（Ｐ２０１１−７９３０６）
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
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