半導体パッケージ
【課題】放熱特性に優れた半導体パッケージを提供する。
【解決手段】半導体パッケージ１は、ベース１０２上に配置され、第一の電極１１２を有する第一の半導体チップ１０１と、第一の電極の上部を含む第一の半導体チップ１０１の上部で、第一の半導体チップ１０１の上面から第一の半導体チップ１０１の厚さより短い距離に配置され、第一の半導体チップ１０１の上面全体に亘る大きさを有する第一の放熱ブロック１０８と、第一の放熱ブロック１０８を避けて第一の電極から第一の半導体チップ１０１の上部に向かって湾曲し、第一の電極に接続される第一の端部と、供給電源と接続される第二の端部とを有する端子リード１０５と、第一の半導体チップ１０１を覆い、第一の放熱ブロック１０８の上面及び端子リード１０５における供給電源と接続される端部が、半導体チップ１０１の上部方向に露出するように形成される樹脂部１１０とを備える。
【解決手段】半導体パッケージ１は、ベース１０２上に配置され、第一の電極１１２を有する第一の半導体チップ１０１と、第一の電極の上部を含む第一の半導体チップ１０１の上部で、第一の半導体チップ１０１の上面から第一の半導体チップ１０１の厚さより短い距離に配置され、第一の半導体チップ１０１の上面全体に亘る大きさを有する第一の放熱ブロック１０８と、第一の放熱ブロック１０８を避けて第一の電極から第一の半導体チップ１０１の上部に向かって湾曲し、第一の電極に接続される第一の端部と、供給電源と接続される第二の端部とを有する端子リード１０５と、第一の半導体チップ１０１を覆い、第一の放熱ブロック１０８の上面及び端子リード１０５における供給電源と接続される端部が、半導体チップ１０１の上部方向に露出するように形成される樹脂部１１０とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体パッケージに関する。
【背景技術】
【０００２】
インバータシステムなど電力の変換や制御を行うため等に設計された半導体をパワー半導体と呼ぶ。高電圧、かつ大電流を制御するパワー半導体は、大きな電力を効率よく使用することが求められる。そのため、パワー半導体は、大きな電流容量、大きな耐圧、発熱が少なく、かつ、高い放熱を有する。
【０００３】
例えば、家庭用冷暖房器に使用されるモータは１ｋＷ出力である。そのため、冷暖房器に用いるパワー半導体は、例えば、１００Ｖの電圧、及び１０Ａの電流に耐える必要がある。また、パワー半導体スイッチング素子は、電流経路を制御する。その経路での損失は、極力小さくする必要がある。そのため、パワー半導体スイッチング素子のオン抵抗は極力小さい必要がある。
【０００４】
窒化物半導体は、直接遷移型の半導体であり、かつ、広いバンドギャップを有する。窒化ガリウム（ＧａＮ）は、代表的な窒化物半導体である。窒化物半導体は、（ＩｎxＡｌ1-x）yＧａ1-yＮで表される混晶物等である。
【０００５】
窒化物半導体は、シリコンに比べて、絶縁破壊電界及び飽和電子速度が大きいため、高耐圧、高周波、及び高温動作の電子デバイスとして注目されている。特に、窒化ガリウムを用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の研究が活発に行われている。
【０００６】
ＦＥＴに含まれるソース電極、ドレイン電極、及びゲート電極は、同一の半導体素子の表面に形成されている。窒化ガリウムのＦＥＴの電流は、半導体素子の表面上を流れる。半導体素子の表面上を流れる電流方向を、横方向と呼ぶ。電流の方向が横方向であるトランジスタを、横型トランジスタと呼ぶ。
【０００７】
半導体素子の表面にエミッタ電極及びゲート電極と、半導体素子の裏面にコレクタ電極とを備えるトランジスタがある。このトランジスタは、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と言われる。このトランジスタの電流は、エミッタ電極からコレクタ電極に向かって流れる。このトランジスタの電流方向は、半導体素子の表面からその裏面の方向である。半導体素子の表面からその裏面に流れる電流方向を、縦方向と呼ぶ。電流の方向が縦方向であるトランジスタを、縦型トランジスタと呼ぶ。
【０００８】
一般的に、縦型トランジスタは、横型トランジスタと比べて、トランジスタ中における電流が通過する面積が大きい。単位面積当たりの電流量を小さくすることができるので、大きな電流が流れるデバイスで多く用いられる。また、窒化物半導体は、絶縁破壊電界が大きいため、窒化物半導体を用いたトランジスタは、ドリフト層を薄くできる。よって、窒化物半導体を用いた横型デバイス構造は、大電流用の小さいオン抵抗を有する（例えば、非特許文献１を参照。）。
【０００９】
半導体素子の製造方法の概略を説明する。半導体パッケージのチップマウントフレームに、はんだ材によって、チップダイボンディングを行う。ゲート電極、ドレイン電極、及びソース電極をパッケージの各端子用リードフレームに、Ａｕ又はＡｌ等を用いて、ワイヤボンディングする。その後、全体を樹脂モールドすることでパッケージ化される。
【００１０】
インバータ装置等に用いられるパワーデバイスの実装においては、ワイヤのインダクタンス又はその抵抗が、デバイス特性に大きく影響する。よって、半径の大きいワイヤを複数本使用するなどしてきた。
【００１１】
従来のデバイスに比べ、窒化ガリウムのＦＥＴは、小面積で大電流動作が可能である。高い熱密度となるため、放熱性の高いパッケージが要求される。さらに、高速動作が可能な高性能のデバイスであるため、優れたパッケージが要求される。窒化ガリウムのＦＥＴの高速動作を発揮できるパッケージ形態としては、チップ端子と実装面との距離を短くして、接続部でのインダクタンス成分を小さくすることが可能なフリップ型面実装パッケージが有望である（特許文献１、２を参照。）。
【００１２】
また、窒化ガリウムのＦＥＴのように高熱密度のパワー用デバイスのためのパッケージ形態として高い放熱性を得るために、両面放熱構造等が提案されている（特許文献２を参照。）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−２６００３５号公報
【特許文献２】特表２００９−５３０８２６号公報
【特許文献３】特開２０１０−２０５８１４号公報
【非特許文献】
【００１４】
【非特許文献１】IEEE Trans. Electron Devices、2005年、52巻、9号、ｐ.1963-1968
【発明の概要】
【発明が解決しようとする課題】
【００１５】
両面放熱型パッケージの放熱は、材料の熱伝導特性、材料、サイズ、放熱及び伝熱する表面積によって決定される、埋め込まれた放熱ブロックも大きくしたいという要望があった。特許文献３のように放熱を良くするために放熱ブロックを埋め込もうとしても、実際は半導体チップの上部に放熱ブロックを設置する十分な領域がないという問題があった。
【００１６】
特に、横型デバイスのパワー用半導体チップの電極パッドは、抵抗を小さくするため、大きな電極パッドが形成されており、従来構造では、大きな体積の放熱ブロックを埋め込むことができなかった。さらに、マルチチップパッケージの構造とした場合、孤立した放熱ブロックを埋め込むことは、作成上の困難があった。
【００１７】
本開示は、フリップチップ型面実装パッケージでありながら、大きな体積の放熱ブロックが組み込まれた高放熱の半導体パッケージを実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１８】
本発明の一形態に係る半導体パッケージは、ベースと、前記ベース上に配置され、第一の電極を有する第一の半導体チップと、前記第一の電極の上部を含む前記第一の半導体チップの上部で、かつ、前記第一の半導体チップの上面から前記第一の半導体チップの厚さより短い距離に配置されており、前記第一の半導体チップの上面の全体にわたる大きさを有する第一の放熱ブロックと、前記第一の電極の上に配置されている第一の放熱ブロックを避けるように、第一の電極から前記第一の半導体チップの上部に向かって湾曲しており、前記第一の電極に接続されている第一の端部と、供給電源と接続される第二の端部とを有する端子リードと、前記第一の半導体チップを覆うように、かつ、前記第一の放熱ブロックの上面及び前記端子リードにおける前記供給電源と接続される端部を含む一部が、前記半導体チップの上部方向に露出するように形成されている、樹脂部とを備える。
【００１９】
上記構成によれば、端子の接続での電気特性が優れ、大きな放熱ブロックがチップ上部に設置でき、両面放熱で放熱性に優れ、かつ端子強度が強く、大きな熱応力でも半導体チップが壊れない半導体パッケージが実現できる。
【００２０】
また、前記第一の電極に接続されている、前記端子リードの第一の端部は、前記第１の電極及び前記第一の放熱ブロックにより、挟み込まれていてもよい。
【００２１】
また、該半導体パッケージは、前記ベース上に配置され、第二の電極を有する第二の半導体チップと、前記第一の電極の上部を含む前記第二の半導体チップの上部で、かつ、前記第二の半導体チップの上面から前記第二の半導体チップの厚さより短い距離に配置されており、前記第二の半導体チップの上面の全体にわたる大きさを有する第二の放熱ブロックと、前記第二の電極の上に配置されている第二の放熱ブロックを避けるように、第二の電極から前記第二の半導体チップの上部に向かって湾曲しており、前記第二の電極に接続されている第一の端部と、供給電源と接続される第二の端部とを有する端子リードと、前記第一の半導体チップを覆うように、かつ、前記第一の放熱ブロックの上面及び前記端子リードにおける前記供給電源と接続される端部を含む一部が、前記半導体チップの上部方向に露出するように形成されている、樹脂部とを更に備えてもよい。そして、前記第一の放熱ブロックと前記第二の放熱ブロックとが接続されていてもよい。
【００２２】
上記構成によれば、小さい面積で半導体パッケージが形成でき、半導体チップで発熱した熱を効率よく放熱することができる。
【００２３】
また、前記ベースの一部に設置されている絶縁体と、前記絶縁体の上部に設置されているサブベース金属をさらに備えてもよい。そして、前記第一または前記第二の半導体チップは、前記ベース上部の前記サブベース金属に実装されていてもよい。
【００２４】
これにより、半導体チップのコラップスを押さえることで半導体チップの特性を向上させることができる。
【００２５】
また、前記第１の半導体チップは前記ベースに実装されており、前記第二の半導体チップは前記サブベースに実装されており、前記ベースにおける前記第一の半導体チップを実装している面と、前記サブベースの前記第二の半導体チップを実装している面とは同一平面上であってもよい。
【００２６】
これにより、一括でリード端子ボンディングができ、安価でかつ容易に多チップ内蔵で特性に優れた半導体パッケージを実現できる。
【００２７】
また、前記第一の放熱ブロックの一部または前記第二の放熱ブロックの一部が、前記第一の電極または前記第二の電極に設置された前記端子リードを、絶縁材料により固定していてもよい。
【００２８】
これにより、端子接続強度に優れ、大きな熱応力でも半導体チップや電極が破壊しない半導体パッケージを実現できる。
【００２９】
また、前記第一の半導体チップ及び前記第二の半導体チップが横型デバイスであってもよい。
【００３０】
これにより、一括で複数の端子リードボンディングを実現でき、安価に作製できる。さらに、広い面積の放熱ブロックを設置することができるので、放熱性に優れた半導体パッケージを実現できる。
【００３１】
また、前記第一の半導体チップ及び前記第二の半導体チップが窒化物半導体であってもよい。
【００３２】
これにより、放熱ブロックからの放熱効果が大きく、放熱性に優れた半導体パッケージを実現できる。
【発明の効果】
【００３３】
本開示の半導体パッケージによれば、フリップチップ型面実装パッケージでありながら、大きな体積の放熱ブロックが組み込まれた高放熱の半導体パッケージを実現できる。
【図面の簡単な説明】
【００３４】
【図１】実施形態に係る半導体パッケージの内部構造を示す斜視図である。
【図２】図１の半導体パッケージの拡大図である。
【図３】インバータシステムの回路構成図である。
【図４Ａ】図２の線Ｉ−ＩＩにおける断面図である。
【図４Ｂ】図２の線ＩＩＩ−ＩＶにおける断面図である。
【図４Ｃ】図２の線Ｖ−ＶＩにおける断面図である。
【図５Ａ】半導体チップから放熱ブロックへの熱の伝わりを示す図である。
【図５Ｂ】半導体チップから放熱ブロックへの熱の伝わりを示す図である。
【図６】従来の面実装型半導体パッケージの断面図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３６】
（実施の形態１）
図１に、実施の形態における半導体パッケージ１を示す。
【００３７】
半導体パッケージ１は、半導体チップ１０１と、パッケージベース１０２と、サブベース１０３と、ゲート端子リード１０４と、プラス端子リード１０５と、マイナス端子リード１０６と、出力リード１０７と、放熱ブロック１０８と、放熱ブロックフレーム１０９と、モールド樹脂１１０と、ドレイン電極パッド１１２と、ソース電極パッド１１３とを具備する。
【００３８】
（三相インバータの説明）
本実施の形態の半導体パッケージ１は、Ｕ相、Ｖ相、Ｗ相の出力を有する三相インバータとして用いられる。図１に示す半導体パッケージ１は、６つの半導体チップ１０１を具備している。半導体チップ１０１の材料の好適な例は、窒化物半導体である。窒化物半導体としては、窒化ガリウム（ＧａＮ）が好ましく用いられる。
【００３９】
半導体チップ１０１は、プラス端子リード１０５又はマイナス端子リード１０６を介して、図１に図示しない供給電源３と接続されている。
【００４０】
図３に、半導体パッケージ１を用いた三相インタバータモーターの回路を示す。供給電源３のプラス側は、プラス端子リード１０５を介して、半導体チップ１０１と接続されている。供給電源３のプラス側と接続されている半導体チップ１０１を、ハイサイドスイッチング素子３２１と呼ぶ。供給電源３のマイナス側は、マイナス端子リード１０６を介して、半導体チップ１０１と接続されている。供給電源３のマイナス側に接続されている半導体チップ１０１を、ローサイドスイッチング素子３２２と呼ぶ。三相のそれぞれの相は、ハイサイドスイッチング素子３２１とローサイドスイッチング素子３２２とを１つの組として構成されている。以下、ハイサイドスイッチング素子３２１及びローサイドスイッチング素子３２２を、スイッチング素子２と呼ぶ。
【００４１】
図３に示すように、スイッチング素子２は、出力リード１０７を介して、駆動回路３２３と接続されている。駆動回路３２３は、ハイサイドスイッチング素子３２１及びローサイドスイッチング素子３２２の各ゲートに、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）の制御信号を送る。ＰＷＭの制御信号に基づいて、ハイサイドスイッチング素子３２１及びローサイドスイッチング素子３２２は、供給電源３とモータ３２０間の配線経路をＯＮ、ＯＦＦする。
【００４２】
このスイッチング素子２の制御により、モータ３２０と接続される回路を切り替えて、モータ３２０を回転させる。
【００４３】
さらに詳しく説明する。まず、Ｕ相のハイサイドスイッチング素子３２１とＶ相のローサイドスイッチング素子３２２をＯＮして、Ｕ−Ｖ相間に電圧、及び電流を発生させる。次に、Ｖ相のハイサイドスイッチング素子３２１とＷ相のローサイドスイッチング素子３２２をＯＮすることで、Ｖ−Ｗ相間に電圧、及び電流を発生させる。これを繰り返すことで、直流の供給電源３から３相交流電流波形を作り出し、モータ３２０を回転させることができる。このとき、各相で、ハイサイドスイッチング素子３２１とローサイドスイッチング素子３２２とが同時にＯＮすることはない。
【００４４】
ここで、図１に示す半導体パッケージ１の各構成要素と、駆動回路３２３との接続関係を説明する。ゲート電極パッド１１１は、ゲート端子リード１０４を介し、駆動回路３２３と接続されている。ハイサイドスイッチング素子３２１のドレイン電極パッド１１２は、プラス端子リード１０５を介し、供給電源３のプラスに接続されている。ローサイドスイッチング素子３２２のソース電極パッド１１３は、マイナス端子リード１０６、またはパッケージベース１０２を介して、供給電源３のマイナスに接続されている。
【００４５】
図１及び図２を用いて、再び半導体パッケージ１を説明する。図２は、図１の半導体パッケージを示す拡大図である。
【００４６】
図１及び図２に示すように、半導体チップ１０１は、その表面に、ゲート電極パッド１１１と、ドレイン電極パッド１１２と、ソース電極パッド１１３とを具備する。以下、ゲート電極パッド１１１、ドレイン電極パッド１１２、及びソース電極パッド１１３を総称して、「電極パッド５００」と呼ぶ。
【００４７】
図１に示す半導体パッケージ１は、半導体チップ１０１の数に対応する数のゲート端子リード１０４を具備する。図１に示す半導体パッケージ１は、２つの半導体チップ１０１に対して、１つの出力リード１０７を具備する。
【００４８】
図１の半導体パッケージ１は、６つの半導体チップ１０１に対応して、３本の出力リード１０７を具備する。それぞれの出力リード１０７は、Ｕ相、Ｖ相、及びＷ相として用いられる。ゲート端子リード１０４、出力リード１０７、プラス端子リード１０５、及びマイナス端子リード１０６を総称して、「端子リード６００」と呼ぶ。端子リード６００の材料は、銅である。
【００４９】
図１に示す半導体パッケージ１は、出力相の数（ここでは、３相）に対応する数のプラス端子リード１０５と、１本のマイナス端子リード１０６とを具備する。図１に示す半導体パッケージ１は、ローサイドスイッチング素子３２２のソース電極パッド１１３がパッケージベース１０２に接続されているため、マイナス端子リード１０６は１つとしている。ただし、全てのローサイドスイッチング素子３２２のソース電極パッド１１３に、マイナス端子リード１０６を接続しても良い。
【００５０】
図２に示すように、ゲート電極パッド１１１は、はんだを介して、ゲート端子リード１０４と接続されている。はんだとは、はんだ付けに利用される鉛とスズを主成分とした合金である。
【００５１】
ハイサイドスイッチング素子３２１のドレイン電極パッド１１２は、はんだを介して、プラス端子リード１０５と接続されている。ローサイドスイッチング素子３２２のソース電極パッド１１３は、はんだを介して、マイナス端子リード１０６と接続されている。また、ハイサイドスイッチング素子３２１のソース電極パッド１１３とローサイドスイッチング素子３２２のドレイン電極パッド１１２は、出力リード１０７とはんだを介して接続されている。ここで、各電極パッド５００と各端子リード６００との接続をはんだとしたが、銀ペーストなどその他の伝導性の接着剤であっても良い。
【００５２】
また、ローサイドスイッチング素子３２２のソース電極パッド１１３はマイナス端子リード１０６と接続するとして説明したが、ソース電極パッド１１３とパッケージベース１０２とが銅クリップなどで接続されても良い。その場合は、パッケージベース１０２が、図３のインバータシステムの供給電源のマイナスに接続される。詳細は、図４Ａ〜図４Ｃを用いて、後述する。
【００５３】
半導体チップ１０１は、ゲート電極パッド１１１を介して受信するゲート信号の有無に基づいて、ドレイン電極パッド１１２とソース電極パッド１１３と間で形成される電気的回路の開閉を制御する。
【００５４】
半導体パッケージ１に含まれる全ての電極パッド５００は、半導体チップ１０１の片面のみに形成されている。ここでの全ての電極パッド５００は、ゲート電極パッド１１１と、ドレイン電極パッド１１２と、ソース電極パッド１１３とを含む。つまり、電流の流れる方向が横方向である横型の窒化物半導体の電界効果型トランジスタ（ＧａＮ−ＦＥＴ）を用いている。
【００５５】
ここで、「片面のみに形成」とは、半導体チップ１０１の上面のみに、電極パッド５００が形成されていることを意味している。半導体チップ１０１において、パッケージベース１０２と接触する面を裏面とし、その裏面と対向する面を上面とする。
【００５６】
なお、電極パッド５００の面積が大きいほど、抵抗が小さくなる。そのため、電流の損失を低減するためには、電極パッド５００は、一定以下の程度の抵抗を有するような大きさが好ましい。このため、電極パッド５００は、半導体チップ１０１の表面の大きな領域を占める。
【００５７】
（放熱ブロック１０８）
放熱ブロック１０８は、各スイッチング素子２の上部に配置されている。放熱ブロック１０８の材料の好適な例は、銅である。各放熱ブロック１０８は、放熱ブロックフレーム１０９を介して接続されている。放熱ブロックフレーム１０９は、放熱ブロック１０８の上面と接続されている。図１に示す半導体パッケージ１は、各放熱ブロック１０８は、１つの放熱ブロックフレーム１０９と一体化されている。
【００５８】
放熱ブロック１０８は、半導体チップ１０１の上面より５０μｍ離れた位置に形成されている。半導体チップ１０１の上面から放熱ブロック１０８に、半導体チップ１０１の熱が伝わる。放熱ブロック１０８は伝導性を有するため、半導体チップ１０１の熱が効率的に伝わる。その結果、半導体チップ１０１の熱を効率良く放熱できる。この放熱の効果を得るために、以下の３つの条件を満たす必要がある。
【００５９】
（１．端子リード６００が湾曲することで、電極パッド５００の直上に空間を形成）
半導体チップ１０１の電極パッド５００の直上に空間が形成することが必要である。端子リード６００は、半導体チップ１０１上の電極パッド５００から半導体チップ１０１の上部の素子（例えば、実装基板）と接続される。このとき、通常、電極パッド５００から半導体チップ１０１の上部の素子まで、おおよそ直線状の端子リード６００でつながれる。そのため、電極パッド５００の直上に端子リード６００が存在し、電極パッド５００の直上に放熱ブロック１０８を形成する空間がない。
【００６０】
放熱を効率的に行うために、端子リード６００を湾曲することによって、電極パッド５００を含む半導体チップ１０１の上部の空間を形成している。具体的には、半導体チップ１０１の直上の空間を避けるように、電極パッド５００から半導体チップ１０１の上面方向に湾曲している。
【００６１】
端子リード６００は、例えば、以下のような複数の形状を有する。第一に、端子リード６００は、半導体チップ１０１の電極パッド５００との接続部から、半導体チップ１０１の上面と略平行な方向に、半導体チップ１０１の外方向に伸びている部分を有する。この形状により、電極パッド５００の直上の空間を形成している。第２に、端子リード６００は、半導体チップ１０１の上部方向であって、半導体チップ１０１を覆うモールド樹脂１１０における半導体チップ１０１の上面から露出する形状を有している。端子リード６００のうち出力リード１０７における半導体チップ１０１の上面から露出する部分は、実装される際には、供給電源３と接続される。
【００６２】
（２．放熱ブロック１０８を半導体チップ１０１の上面のほぼ全体を覆うように形成）
放熱ブロック１０８は、電極パッド５００の直上に空間に、半導体チップ１０１の上面のほぼ全体を覆うように形成する。放熱ブロック１０８の下面の表面積が、半導体チップ１０１の上面の表面積よりも大きい。また、半導体チップ１０１の上面におけるほぼ全ての空間には、放熱ブロック１０８が存在する。これにより、半導体チップ１０１の熱を効率的に放熱することができる。図１及び図２では、半導体チップ１０１の上面の表面積よりも放熱ブロック１０８の下面の方が小さいように記載しているが、半導体パッケージ１は、上記の条件を満たしている。
【００６３】
図５Ａ及び図５Ｂに、半導体チップ１０１と放熱ブロック１０８とを示している。図５Ａ及び図５Ｂにおいて、半導体チップ１０１と放熱ブロック１０８の周辺には、モールド樹脂１１０が形成されている。ここでの矢印は、半導体チップ１０１の熱の伝わる様子を仮想的に示している。図５Ａは、半導体チップ１０１の上面の表面積に比べて、放熱ブロック１０８の下面の表面積が小さい場合を示している。このとき、半導体チップ１０１の直上に放熱ブロック１０８がない部分が存在する。
【００６４】
図５Ａに示すように、半導体チップ１０１の直上に放熱ブロック１０８がない部分の熱を、半導体チップ１０１の端の点線の矢印で示す。図５Ａに示すように、半導体チップ１０１の直上に放熱ブロック１０８がある部分の熱を、半導体チップ１０１の実線の矢印で示す。点線の矢印の熱は、放熱ブロック１０８に伝わるまでに、半導体チップ１０１内を伝わるか、又は半導体チップ１０１を覆うモールド樹脂１１０を伝わり、放熱ブロック１０８まで達する必要がある。つまり、実線の矢印の熱に比べて、放熱ブロック１０８に伝わるまでの距離が大きくなる。
【００６５】
よって、半導体チップ１０１の直上に放熱ブロック１０８がない部分が存在する場合は、放熱ブロック１０８までに熱が伝わる距離が長くなるので、半導体チップ１０１の放熱効率が低下する。一方、図５Ｂでは、半導体チップ１０１の直上に放熱ブロック１０８が存在するため、半導体チップ１０１のいずれの部分からも効率的に放熱することができる。
【００６６】
（３．半導体チップ１０１と放熱ブロック１０８との距離が半導体チップの厚さ以下）
半導体チップ１０１と放熱ブロック１０８との距離が、半導体チップ１０１の厚さ以下であることが必要である。放熱ブロック１０８と半導体チップ１０１との距離が、半導体チップ１０１の厚さよりも大きい場合、半導体チップ１０１の上面から放熱ブロック１０８に伝搬すると同時に、半導体チップ１０１の裏面からも放熱する。半導体チップ１０１の裏面から出た熱は、モールド樹脂１１０からの放熱される効率が低く、半導体パッケージ１としての放熱効果は低減する。したがって、半導体チップ１０１と放熱ブロック１０８との距離を半導体チップ１０１の厚さ以下にすることで、半導体チップ１０１の上面から放熱ブロック１０８に伝搬を多くすることができる。その結果、半導体パッケージ１は高い放熱効果を有する。ここで、半導体チップ１０１の表面に絶縁層が形成されているなど、放熱ブロック１０８は半導体チップ１０１の上に直接設置してあっても良い。
【００６７】
さらに、本願発明者らは、半導体チップ１０１の発熱量が大きくなると、半導体チップ１０１の熱により電極パッド５００と端子リード６００との接続強度が弱くなるという課題を見出した。
【００６８】
特に、本実施形態の半導体パッケージ１は、電極パッド５００の直上に放熱ブロック１０８を形成することで、電極パッド５００に伝わる熱量が多くなる。半導体チップ１０１から放熱ブロック１０８の間に、電極パッド５００にあるからである。従来では、半導体チップ１０１から放熱ブロック１０８の間に、電極パッド５００にないため、電極パッド５００への熱が比較的少ない。しかし、電極パッド５００に伝わる熱の量が増えることによって、電極パッド５００と端子リード６００との接続強度に影響を与える。そこで、電極パッド５００と放熱ブロック１０８との間に、端子リード６００を挟みこむことで、電極パッド５００と放熱ブロック１０８との間で端子リード６００を押圧する。その結果、電極パッド５００と端子リード６００との接続強度を向上させることができる。
【００６９】
例えば、図４Ａに示すように、出力リード１０７は、半導体チップ１０１と放熱ブロック１０８とで挟み込まれる。半導体チップ１０１と出力リード１０７との間、及び出力リード１０７と放熱ブロック１０８との間に、接着材料４２５を介して挟みこんでも良い。
【００７０】
つまり、電極パッド５００の直上に、放熱ブロック１０８を形成することによって、半導体チップ１０１の放熱性を向上させると共に、電極パッド５００と端子リード６００との接続強度も向上させる効果を得ることができる。
【００７１】
（モールド樹脂１１０）
簡易かつ安価に、半導体チップ１０１をパッケージするために、モールド樹脂１１０を用いている。モールド樹脂１１０の好適な材料は、エポキシ樹脂である。端子リード６００と放熱ブロック１０８とは、その一部が、半導体チップ１０１の上面の方向に、モールド樹脂１１０から露出している。
【００７２】
例えば、図４Ａに示すように、放熱ブロック１０８の上面と、モールド樹脂１１０の外表面とが同一面になるように形成する。放熱ブロック１０８とモールド樹脂１１０の外表面とが同一面で形成されることにより、この面を実装基板と接続することができる。この面を実装面と呼ぶ。
【００７３】
図示しない実装基板の上に、半導体パッケージ１の実装面を下にして、配置する。実装基板の上面と、半導体パッケージ１の実装面とが接するように実装される。このように半導体パッケージ１と、図示しない実装基板とを接続した構成を、本明細書における面実装モジュールと呼ぶ。面実装モジュールは、半導体パッケージ１の小型化の利点がある。また、半導体パッケージ１の端子リード６００が露出している面と、実装基板とを接触させているので、端子リード６００の長さを短くすることができる。
【００７４】
ここで、図４Ａ、図４Ｂ、及び図４Ｃを用いて、半導体パッケージ１を詳細に説明する。
【００７５】
図４Ａは、図２の線Ｉ−ＩＩの切断面図である。図４Ａで示す半導体チップ１０１は、ローサイドスイッチング素子３２２である。図４Ｂは、図２の線ＩＩＩ−ＩＶの切断面図である。図４Ｂで示す半導体チップ１０１は、ハイサイドスイッチング素子３２１である。図４Ｃは、図２の線Ｖ−ＶＩの切断面図である。
【００７６】
図４Ａに示すローサイドスイッチング素子３２２は、パッケージベース１０２に直接実装されている。図４Ｂに示すハイサイドスイッチング素子３２１は、パッケージベース１０２の上に配置されたサブベース１０３に実装されている。パッケージベース１０２とサブベース１０３との間には、樹脂を挟んでいる。サブベース１０３の材料は、銅である。
【００７７】
例えば、ＧａＮで構成されたスイッチング素子２は、ソース電位と、「半導体チップ１０１の裏面電位」とが同程度にしなければ、高電圧動作時にオン抵抗が高く（ドレイン電流が小さくなる）なるというコラップス現象が起こる。ハイサイドスイッチング素子３２１を、サブベース１０３に実装することによって、半導体チップ１０１の裏面電位をハイサイドスイッチング素子３２１のソース電位である各相の出力端子と接続できる構造とできるので、オン抵抗を高くなる現象の影響を低減できる。このようにハイサイドスイッチング素子３２１に用いられる半導体チップ１０１が、樹脂を挟んで実装されているため半導体チップ１０１の裏面からの放熱は良くない。このようにハイサイドスイッチング素子３２１の半導体チップ１０１の裏面からの効率よく放熱できないことは避けられないが、本実施形態１のような半導体チップ１０１の上面から放熱できる構造は、非常に有効である。
【００７８】
図４Ａ、図４Ｂ、及び図４Ｃに示す半導体パッケージ１に用いる材料を説明する。電極パッド５００と接続するマイナス端子リード１０６及びゲート端子リード１０４に肉厚の銅リードクリップを採用することで、半導体パッケージ１の出力端子リードと電極パッド５００が単一材料で直接接続（ワイヤ等を介さない）した単純構造となっている。
【００７９】
上記でも電極パッド５００と端子リード６００との接続関係を説明しているが、図４Ａ、図４Ｂ、及び図４Ｃを用いて、より具体的に説明する。
【００８０】
図４Ａの半導体チップ１０１は、ローサイドスイッチング素子３２２で、図４Ｂの半導体チップ１０１はハイサイドスイッチング素子３２１である。図４Ａに示すように、マイナス端子リード１０６とローサイドスイッチング素子３２２のソース電極パッド１１３とが接続されている。図４Ｂに示すように、出力リード１０７とハイサイドスイッチング素子３２１のソース電極パッド１１３とが接続されている。図４Ｃに示すように、出力リード１０７は、ローサイドスイッチング素子３２２のドレイン電極パッド１１２及びハイサイドスイッチング素子３２１のソース電極パッド１１３と接続されている。図４Ａのように、ゲート端子リード１０４と、ローサイドスイッチング素子３２２のゲート電極パッド１１１が、図４Ｂのようにゲート端子リード１０４とハイサイドスイッチング素子３２１のゲート電極パッド１１１とが接続されている。
【００８１】
（実施の形態２）
本願発明者らは、出力リード１０７、プラス端子リード１０５及びマイナス端子リード１０６は、大きな電流が流れる場合の課題を見出した。この電流により、ゲート端子リード１０４を流れるスイッチング素子２のゲート制御信号に対して、ノイズになる可能性がある。
【００８２】
半導体パッケージ１の上面から見て、その長手方向と平行な線で、半導体パッケージ１の略中心を切断した時を考える。ここで、長手方向とは、図１に示すように、半導体チップ１０１が並んでいる方向とする。ゲート端子リード１０４は、半導体パッケージ１を略中心を切断した時の片方に接続されている。出力リード１０７、プラス端子リード１０５及びマイナス端子リード１０６は、ゲート端子リード１０４が接続されている部分とは異なる片方に接続されている。また、出力リード１０７、プラス端子リード１０５及びマイナス端子リード１０６と、ゲート端子リード１０４との間に、放熱ブロック１０８及び放熱ブロックフレーム１０９とが存在する。
【００８３】
このように、微小な大きさの電流が流れるゲート端子リード１０４と、大きな電流が流れる出力リード１０７、プラス端子リード１０５及びマイナス端子リード１０６とが、放熱ブロック１０８により分離されている。
【００８４】
ゲート端子リード１０４に流れる制御信号は、微小の電流が流れるため、ノイズの影響を受けやすい。そのため、ノイズにより、スイッチング素子を誤動作させてしまう可能性がある。この電流ノイズは、電流が流れる端子の側面に発生する。したがって、大電流を流れる端子リードと、制御信号のように微小の電流が流れる端子リードとが近接して平行に配置されている場合は、制御信号に対して大電流のノイズを受け易くなる。以下、大電流を流れる端子リードの経路を大電流経路と呼び、制御信号のように微小の電流が流れるリードの経路を制御信号経路と呼ぶ。
【００８５】
半導体パッケージ１は、大電流経路と制御信号経路とが、近接しかつ平行して配置されていない。図４Ａを用いて、半導体パッケージ１の上面に対して垂直な面について、説明する。ここでは、大電流経路はマイナス端子リード１０６であり、制御信号経路はゲート端子リード１０４となる。マイナス端子リード１０６及びゲート端子リード１０４の形状を、それぞれの経路として考える。このとき、大電流経路における半導体チップ１０１と略平行な部分と、制御信号経路における半導体チップ１０１と略平行な部分とが、同じ面上にある。しかし、大電流経路と制御信号経路との間に、放熱ブロック１０８を形成されていることにより、大電流経路と制御信号経路とが近接することを避けることができる。その結果、大電流線路の流れる電流による、制御信号に影響（干渉）を低減できる。
【００８６】
大電流経路における半導体チップ１０１と略平行な部分から先の部分は、放熱ブロック１０８を避けるように延びた形状をしている。また、制御信号経路における半導体チップ１０１と略平行な部分から先の部分は、放熱ブロック１０８を避けるように延びた形状をしている。よって、大電流経路と制御信号経路との間の距離は、少なくとも放熱ブロック１０８が形成される空間よりも大きいため、大電流経路と制御信号経路とが近接することを避けることができる。
【００８７】
半導体チップ１０１として窒化物半導体を用いた場合、ゲートオン電圧は１．５Ｖ、オン電流は１０ｍＡと非常に小さくなる。そのため、ノイズに弱い。よって、半導体パッケージ１のように、端子リード６００が湾曲し、かつ、放熱ブロック１０８を有することにより、多数の半導体チップ１０１の高密度に実装できる。
【００８８】
（その他の効果について）
半導体パッケージ１は、肉厚の銅のリードを用いているため、リードフレームの抵抗成分が小さくすることができるだけでなく、インダクタンス成分も小さくすることができる。低抵抗、低インダクタンス接続のため、これに高速動作が可能となる。さらに、熱伝導が良い銅フレームを用いているため、リードを介して半導体素子で発生した熱を放熱することができる。
【００８９】
リードは肉厚の銅でできているため、再配線等で形成されたバンプ接続部に比べ、機械的強度が非常に強い。
【００９０】
（湾曲による熱応力緩和）
湾曲した端子リードを用いているため、熱応力を半導体チップ１０１の電極パッド５００に伝達しない。そのため、電極パッド５００での接続断絶等を防ぎ、強度な接続を実現できている。
【００９１】
ゲート端子リード１０４とプラス端子リード１０５とマイナス端子リード１０６と、出力リード１０７は、湾曲している。このように各端子が湾曲していることで、熱応力を緩和することができる。つまり、パッケージとパッケージが実装されている基板との熱膨張の差から発生する応力を、リードの湾曲部が変形することで、半導体素子の電極パッドに掛かる応力を小さくすることができる。
【００９２】
（放熱ブロックを配置することの効果）
半導体パッケージ１の優れた放熱機能について詳しく説明する。スイッチング素子２である窒化物半導体は、シリコン基板上等にエピタキシャル成長で作製されている。シリコンの熱伝導率は、１４８Ｗ／ｍＫでＧａＮ（１１０Ｗ／ｍＫ）や銅（３９０Ｗ／ｍＫ）に比べ熱伝導率が悪い。さらにシリコン基板は、基板厚を薄くすることが困難で、１００ミクロンミリ程度までしか薄くできない。このため半導体チップ１０１の裏面基板側から効率良く放熱できない（シリコン基板が必須）。
【００９３】
一方、半導体パッケージ１は、半導体チップ１０１上部から熱伝導率が高い銅等の放熱ブロック１０８を通じて、効率良くジャンクションの熱を放熱することができているので、半導体チップ１０１上部から放熱する構造は、非常に有効である。
【００９４】
半導体チップ（ジャンクション）１０１は、例えば、熱伝導率が高く薄い窒素絶縁酸化膜等で覆われており、半導体パッケージ１の放熱ブロック１０８は半導体チップ１０１上面の絶縁酸化膜の上または、半導体チップ１０１上面の絶縁酸化膜の上の薄い樹脂を介して近接して設置されているためである。
【００９５】
インバータ装置では、ハイサイドスイッチング素子３２１とローサイドスイッチング素子３２２が、常に対になった構成で用いられる。このとき、ハイサイドスイッチング素子３２１とローサイドスイッチング素子３２２は同時にスイッチがオンすることはない。
【００９６】
（放熱材料の表面積が大きいことによる効果）
ハイサイドスイッチング素子３２１とローサイドスイッチング素子３２２が隣り合って設置されてかつ、ハイサイド側とローサイド側の２つの放熱ブロック１０８を放熱ブロックフレーム１０９で一体化しているため、１つのスイッチング素子に対して２つの放熱ブロック１０８が放熱体として機能している。
【００９７】
放熱効果は、放熱材料の表面積と熱伝導率に依存し、放熱材料が大きければ大きいほど、放熱効果が大きい。そのたため、半導体チップ１０１の上の放熱ブロック１０８は、高熱伝導率を有し、大きな表面積の構造体が有効である。半導体パッケージ１は、ハイサイドスイッチング素子３２１の放熱ブロック１０８と、ローサイドスイッチング素子３２２の放熱ブロック１０８が個別に設置された場合に比べ、倍の放熱効果を有することとなる。
【００９８】
つまり、片方のスイッチング素子が動作していないときも、動作していないスイッチング素子上部の１つの放熱ブロック１０８は、動作しているスイッチング素子の放熱体としても機能している。
【産業上の利用可能性】
【００９９】
本発明の半導体パッケージは、高パワー用の窒化物半導体を用いた電子部品等として非常に有効である。
【符号の説明】
【０１００】
１ 半導体パッケージ
２ スイッチング素子
３ 供給電源
１０１，１００１ 半導体チップ
１０２ パッケージベース
１０３ サブベース
１０４ ゲート端子リード
１０５ プラス端子リード
１０６ マイナス端子リード
１０７ 出力リード
１０８ 放熱ブロック
１０９ 放熱ブロックフレーム
１１０ モールド樹脂
１１１ ゲート電極パッド
１１２ ドレイン電極パッド
１１３ ソース電極パッド
３２０ モータ
３２１ ハイサイドスイッチング素子
３２２ ローサイドスイッチング素子
３２３ 駆動回路
４２４ はんだ
４２５ 接着材料
４００ 実装基板
５００ 電極パッド
１０３０ 実装基板
１０３１ 接続端子
１０３２ 放熱端子
【技術分野】
【０００１】
本開示は、半導体パッケージに関する。
【背景技術】
【０００２】
インバータシステムなど電力の変換や制御を行うため等に設計された半導体をパワー半導体と呼ぶ。高電圧、かつ大電流を制御するパワー半導体は、大きな電力を効率よく使用することが求められる。そのため、パワー半導体は、大きな電流容量、大きな耐圧、発熱が少なく、かつ、高い放熱を有する。
【０００３】
例えば、家庭用冷暖房器に使用されるモータは１ｋＷ出力である。そのため、冷暖房器に用いるパワー半導体は、例えば、１００Ｖの電圧、及び１０Ａの電流に耐える必要がある。また、パワー半導体スイッチング素子は、電流経路を制御する。その経路での損失は、極力小さくする必要がある。そのため、パワー半導体スイッチング素子のオン抵抗は極力小さい必要がある。
【０００４】
窒化物半導体は、直接遷移型の半導体であり、かつ、広いバンドギャップを有する。窒化ガリウム（ＧａＮ）は、代表的な窒化物半導体である。窒化物半導体は、（ＩｎxＡｌ1-x）yＧａ1-yＮで表される混晶物等である。
【０００５】
窒化物半導体は、シリコンに比べて、絶縁破壊電界及び飽和電子速度が大きいため、高耐圧、高周波、及び高温動作の電子デバイスとして注目されている。特に、窒化ガリウムを用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の研究が活発に行われている。
【０００６】
ＦＥＴに含まれるソース電極、ドレイン電極、及びゲート電極は、同一の半導体素子の表面に形成されている。窒化ガリウムのＦＥＴの電流は、半導体素子の表面上を流れる。半導体素子の表面上を流れる電流方向を、横方向と呼ぶ。電流の方向が横方向であるトランジスタを、横型トランジスタと呼ぶ。
【０００７】
半導体素子の表面にエミッタ電極及びゲート電極と、半導体素子の裏面にコレクタ電極とを備えるトランジスタがある。このトランジスタは、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と言われる。このトランジスタの電流は、エミッタ電極からコレクタ電極に向かって流れる。このトランジスタの電流方向は、半導体素子の表面からその裏面の方向である。半導体素子の表面からその裏面に流れる電流方向を、縦方向と呼ぶ。電流の方向が縦方向であるトランジスタを、縦型トランジスタと呼ぶ。
【０００８】
一般的に、縦型トランジスタは、横型トランジスタと比べて、トランジスタ中における電流が通過する面積が大きい。単位面積当たりの電流量を小さくすることができるので、大きな電流が流れるデバイスで多く用いられる。また、窒化物半導体は、絶縁破壊電界が大きいため、窒化物半導体を用いたトランジスタは、ドリフト層を薄くできる。よって、窒化物半導体を用いた横型デバイス構造は、大電流用の小さいオン抵抗を有する（例えば、非特許文献１を参照。）。
【０００９】
半導体素子の製造方法の概略を説明する。半導体パッケージのチップマウントフレームに、はんだ材によって、チップダイボンディングを行う。ゲート電極、ドレイン電極、及びソース電極をパッケージの各端子用リードフレームに、Ａｕ又はＡｌ等を用いて、ワイヤボンディングする。その後、全体を樹脂モールドすることでパッケージ化される。
【００１０】
インバータ装置等に用いられるパワーデバイスの実装においては、ワイヤのインダクタンス又はその抵抗が、デバイス特性に大きく影響する。よって、半径の大きいワイヤを複数本使用するなどしてきた。
【００１１】
従来のデバイスに比べ、窒化ガリウムのＦＥＴは、小面積で大電流動作が可能である。高い熱密度となるため、放熱性の高いパッケージが要求される。さらに、高速動作が可能な高性能のデバイスであるため、優れたパッケージが要求される。窒化ガリウムのＦＥＴの高速動作を発揮できるパッケージ形態としては、チップ端子と実装面との距離を短くして、接続部でのインダクタンス成分を小さくすることが可能なフリップ型面実装パッケージが有望である（特許文献１、２を参照。）。
【００１２】
また、窒化ガリウムのＦＥＴのように高熱密度のパワー用デバイスのためのパッケージ形態として高い放熱性を得るために、両面放熱構造等が提案されている（特許文献２を参照。）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−２６００３５号公報
【特許文献２】特表２００９−５３０８２６号公報
【特許文献３】特開２０１０−２０５８１４号公報
【非特許文献】
【００１４】
【非特許文献１】IEEE Trans. Electron Devices、2005年、52巻、9号、ｐ.1963-1968
【発明の概要】
【発明が解決しようとする課題】
【００１５】
両面放熱型パッケージの放熱は、材料の熱伝導特性、材料、サイズ、放熱及び伝熱する表面積によって決定される、埋め込まれた放熱ブロックも大きくしたいという要望があった。特許文献３のように放熱を良くするために放熱ブロックを埋め込もうとしても、実際は半導体チップの上部に放熱ブロックを設置する十分な領域がないという問題があった。
【００１６】
特に、横型デバイスのパワー用半導体チップの電極パッドは、抵抗を小さくするため、大きな電極パッドが形成されており、従来構造では、大きな体積の放熱ブロックを埋め込むことができなかった。さらに、マルチチップパッケージの構造とした場合、孤立した放熱ブロックを埋め込むことは、作成上の困難があった。
【００１７】
本開示は、フリップチップ型面実装パッケージでありながら、大きな体積の放熱ブロックが組み込まれた高放熱の半導体パッケージを実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１８】
本発明の一形態に係る半導体パッケージは、ベースと、前記ベース上に配置され、第一の電極を有する第一の半導体チップと、前記第一の電極の上部を含む前記第一の半導体チップの上部で、かつ、前記第一の半導体チップの上面から前記第一の半導体チップの厚さより短い距離に配置されており、前記第一の半導体チップの上面の全体にわたる大きさを有する第一の放熱ブロックと、前記第一の電極の上に配置されている第一の放熱ブロックを避けるように、第一の電極から前記第一の半導体チップの上部に向かって湾曲しており、前記第一の電極に接続されている第一の端部と、供給電源と接続される第二の端部とを有する端子リードと、前記第一の半導体チップを覆うように、かつ、前記第一の放熱ブロックの上面及び前記端子リードにおける前記供給電源と接続される端部を含む一部が、前記半導体チップの上部方向に露出するように形成されている、樹脂部とを備える。
【００１９】
上記構成によれば、端子の接続での電気特性が優れ、大きな放熱ブロックがチップ上部に設置でき、両面放熱で放熱性に優れ、かつ端子強度が強く、大きな熱応力でも半導体チップが壊れない半導体パッケージが実現できる。
【００２０】
また、前記第一の電極に接続されている、前記端子リードの第一の端部は、前記第１の電極及び前記第一の放熱ブロックにより、挟み込まれていてもよい。
【００２１】
また、該半導体パッケージは、前記ベース上に配置され、第二の電極を有する第二の半導体チップと、前記第一の電極の上部を含む前記第二の半導体チップの上部で、かつ、前記第二の半導体チップの上面から前記第二の半導体チップの厚さより短い距離に配置されており、前記第二の半導体チップの上面の全体にわたる大きさを有する第二の放熱ブロックと、前記第二の電極の上に配置されている第二の放熱ブロックを避けるように、第二の電極から前記第二の半導体チップの上部に向かって湾曲しており、前記第二の電極に接続されている第一の端部と、供給電源と接続される第二の端部とを有する端子リードと、前記第一の半導体チップを覆うように、かつ、前記第一の放熱ブロックの上面及び前記端子リードにおける前記供給電源と接続される端部を含む一部が、前記半導体チップの上部方向に露出するように形成されている、樹脂部とを更に備えてもよい。そして、前記第一の放熱ブロックと前記第二の放熱ブロックとが接続されていてもよい。
【００２２】
上記構成によれば、小さい面積で半導体パッケージが形成でき、半導体チップで発熱した熱を効率よく放熱することができる。
【００２３】
また、前記ベースの一部に設置されている絶縁体と、前記絶縁体の上部に設置されているサブベース金属をさらに備えてもよい。そして、前記第一または前記第二の半導体チップは、前記ベース上部の前記サブベース金属に実装されていてもよい。
【００２４】
これにより、半導体チップのコラップスを押さえることで半導体チップの特性を向上させることができる。
【００２５】
また、前記第１の半導体チップは前記ベースに実装されており、前記第二の半導体チップは前記サブベースに実装されており、前記ベースにおける前記第一の半導体チップを実装している面と、前記サブベースの前記第二の半導体チップを実装している面とは同一平面上であってもよい。
【００２６】
これにより、一括でリード端子ボンディングができ、安価でかつ容易に多チップ内蔵で特性に優れた半導体パッケージを実現できる。
【００２７】
また、前記第一の放熱ブロックの一部または前記第二の放熱ブロックの一部が、前記第一の電極または前記第二の電極に設置された前記端子リードを、絶縁材料により固定していてもよい。
【００２８】
これにより、端子接続強度に優れ、大きな熱応力でも半導体チップや電極が破壊しない半導体パッケージを実現できる。
【００２９】
また、前記第一の半導体チップ及び前記第二の半導体チップが横型デバイスであってもよい。
【００３０】
これにより、一括で複数の端子リードボンディングを実現でき、安価に作製できる。さらに、広い面積の放熱ブロックを設置することができるので、放熱性に優れた半導体パッケージを実現できる。
【００３１】
また、前記第一の半導体チップ及び前記第二の半導体チップが窒化物半導体であってもよい。
【００３２】
これにより、放熱ブロックからの放熱効果が大きく、放熱性に優れた半導体パッケージを実現できる。
【発明の効果】
【００３３】
本開示の半導体パッケージによれば、フリップチップ型面実装パッケージでありながら、大きな体積の放熱ブロックが組み込まれた高放熱の半導体パッケージを実現できる。
【図面の簡単な説明】
【００３４】
【図１】実施形態に係る半導体パッケージの内部構造を示す斜視図である。
【図２】図１の半導体パッケージの拡大図である。
【図３】インバータシステムの回路構成図である。
【図４Ａ】図２の線Ｉ−ＩＩにおける断面図である。
【図４Ｂ】図２の線ＩＩＩ−ＩＶにおける断面図である。
【図４Ｃ】図２の線Ｖ−ＶＩにおける断面図である。
【図５Ａ】半導体チップから放熱ブロックへの熱の伝わりを示す図である。
【図５Ｂ】半導体チップから放熱ブロックへの熱の伝わりを示す図である。
【図６】従来の面実装型半導体パッケージの断面図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３６】
（実施の形態１）
図１に、実施の形態における半導体パッケージ１を示す。
【００３７】
半導体パッケージ１は、半導体チップ１０１と、パッケージベース１０２と、サブベース１０３と、ゲート端子リード１０４と、プラス端子リード１０５と、マイナス端子リード１０６と、出力リード１０７と、放熱ブロック１０８と、放熱ブロックフレーム１０９と、モールド樹脂１１０と、ドレイン電極パッド１１２と、ソース電極パッド１１３とを具備する。
【００３８】
（三相インバータの説明）
本実施の形態の半導体パッケージ１は、Ｕ相、Ｖ相、Ｗ相の出力を有する三相インバータとして用いられる。図１に示す半導体パッケージ１は、６つの半導体チップ１０１を具備している。半導体チップ１０１の材料の好適な例は、窒化物半導体である。窒化物半導体としては、窒化ガリウム（ＧａＮ）が好ましく用いられる。
【００３９】
半導体チップ１０１は、プラス端子リード１０５又はマイナス端子リード１０６を介して、図１に図示しない供給電源３と接続されている。
【００４０】
図３に、半導体パッケージ１を用いた三相インタバータモーターの回路を示す。供給電源３のプラス側は、プラス端子リード１０５を介して、半導体チップ１０１と接続されている。供給電源３のプラス側と接続されている半導体チップ１０１を、ハイサイドスイッチング素子３２１と呼ぶ。供給電源３のマイナス側は、マイナス端子リード１０６を介して、半導体チップ１０１と接続されている。供給電源３のマイナス側に接続されている半導体チップ１０１を、ローサイドスイッチング素子３２２と呼ぶ。三相のそれぞれの相は、ハイサイドスイッチング素子３２１とローサイドスイッチング素子３２２とを１つの組として構成されている。以下、ハイサイドスイッチング素子３２１及びローサイドスイッチング素子３２２を、スイッチング素子２と呼ぶ。
【００４１】
図３に示すように、スイッチング素子２は、出力リード１０７を介して、駆動回路３２３と接続されている。駆動回路３２３は、ハイサイドスイッチング素子３２１及びローサイドスイッチング素子３２２の各ゲートに、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）の制御信号を送る。ＰＷＭの制御信号に基づいて、ハイサイドスイッチング素子３２１及びローサイドスイッチング素子３２２は、供給電源３とモータ３２０間の配線経路をＯＮ、ＯＦＦする。
【００４２】
このスイッチング素子２の制御により、モータ３２０と接続される回路を切り替えて、モータ３２０を回転させる。
【００４３】
さらに詳しく説明する。まず、Ｕ相のハイサイドスイッチング素子３２１とＶ相のローサイドスイッチング素子３２２をＯＮして、Ｕ−Ｖ相間に電圧、及び電流を発生させる。次に、Ｖ相のハイサイドスイッチング素子３２１とＷ相のローサイドスイッチング素子３２２をＯＮすることで、Ｖ−Ｗ相間に電圧、及び電流を発生させる。これを繰り返すことで、直流の供給電源３から３相交流電流波形を作り出し、モータ３２０を回転させることができる。このとき、各相で、ハイサイドスイッチング素子３２１とローサイドスイッチング素子３２２とが同時にＯＮすることはない。
【００４４】
ここで、図１に示す半導体パッケージ１の各構成要素と、駆動回路３２３との接続関係を説明する。ゲート電極パッド１１１は、ゲート端子リード１０４を介し、駆動回路３２３と接続されている。ハイサイドスイッチング素子３２１のドレイン電極パッド１１２は、プラス端子リード１０５を介し、供給電源３のプラスに接続されている。ローサイドスイッチング素子３２２のソース電極パッド１１３は、マイナス端子リード１０６、またはパッケージベース１０２を介して、供給電源３のマイナスに接続されている。
【００４５】
図１及び図２を用いて、再び半導体パッケージ１を説明する。図２は、図１の半導体パッケージを示す拡大図である。
【００４６】
図１及び図２に示すように、半導体チップ１０１は、その表面に、ゲート電極パッド１１１と、ドレイン電極パッド１１２と、ソース電極パッド１１３とを具備する。以下、ゲート電極パッド１１１、ドレイン電極パッド１１２、及びソース電極パッド１１３を総称して、「電極パッド５００」と呼ぶ。
【００４７】
図１に示す半導体パッケージ１は、半導体チップ１０１の数に対応する数のゲート端子リード１０４を具備する。図１に示す半導体パッケージ１は、２つの半導体チップ１０１に対して、１つの出力リード１０７を具備する。
【００４８】
図１の半導体パッケージ１は、６つの半導体チップ１０１に対応して、３本の出力リード１０７を具備する。それぞれの出力リード１０７は、Ｕ相、Ｖ相、及びＷ相として用いられる。ゲート端子リード１０４、出力リード１０７、プラス端子リード１０５、及びマイナス端子リード１０６を総称して、「端子リード６００」と呼ぶ。端子リード６００の材料は、銅である。
【００４９】
図１に示す半導体パッケージ１は、出力相の数（ここでは、３相）に対応する数のプラス端子リード１０５と、１本のマイナス端子リード１０６とを具備する。図１に示す半導体パッケージ１は、ローサイドスイッチング素子３２２のソース電極パッド１１３がパッケージベース１０２に接続されているため、マイナス端子リード１０６は１つとしている。ただし、全てのローサイドスイッチング素子３２２のソース電極パッド１１３に、マイナス端子リード１０６を接続しても良い。
【００５０】
図２に示すように、ゲート電極パッド１１１は、はんだを介して、ゲート端子リード１０４と接続されている。はんだとは、はんだ付けに利用される鉛とスズを主成分とした合金である。
【００５１】
ハイサイドスイッチング素子３２１のドレイン電極パッド１１２は、はんだを介して、プラス端子リード１０５と接続されている。ローサイドスイッチング素子３２２のソース電極パッド１１３は、はんだを介して、マイナス端子リード１０６と接続されている。また、ハイサイドスイッチング素子３２１のソース電極パッド１１３とローサイドスイッチング素子３２２のドレイン電極パッド１１２は、出力リード１０７とはんだを介して接続されている。ここで、各電極パッド５００と各端子リード６００との接続をはんだとしたが、銀ペーストなどその他の伝導性の接着剤であっても良い。
【００５２】
また、ローサイドスイッチング素子３２２のソース電極パッド１１３はマイナス端子リード１０６と接続するとして説明したが、ソース電極パッド１１３とパッケージベース１０２とが銅クリップなどで接続されても良い。その場合は、パッケージベース１０２が、図３のインバータシステムの供給電源のマイナスに接続される。詳細は、図４Ａ〜図４Ｃを用いて、後述する。
【００５３】
半導体チップ１０１は、ゲート電極パッド１１１を介して受信するゲート信号の有無に基づいて、ドレイン電極パッド１１２とソース電極パッド１１３と間で形成される電気的回路の開閉を制御する。
【００５４】
半導体パッケージ１に含まれる全ての電極パッド５００は、半導体チップ１０１の片面のみに形成されている。ここでの全ての電極パッド５００は、ゲート電極パッド１１１と、ドレイン電極パッド１１２と、ソース電極パッド１１３とを含む。つまり、電流の流れる方向が横方向である横型の窒化物半導体の電界効果型トランジスタ（ＧａＮ−ＦＥＴ）を用いている。
【００５５】
ここで、「片面のみに形成」とは、半導体チップ１０１の上面のみに、電極パッド５００が形成されていることを意味している。半導体チップ１０１において、パッケージベース１０２と接触する面を裏面とし、その裏面と対向する面を上面とする。
【００５６】
なお、電極パッド５００の面積が大きいほど、抵抗が小さくなる。そのため、電流の損失を低減するためには、電極パッド５００は、一定以下の程度の抵抗を有するような大きさが好ましい。このため、電極パッド５００は、半導体チップ１０１の表面の大きな領域を占める。
【００５７】
（放熱ブロック１０８）
放熱ブロック１０８は、各スイッチング素子２の上部に配置されている。放熱ブロック１０８の材料の好適な例は、銅である。各放熱ブロック１０８は、放熱ブロックフレーム１０９を介して接続されている。放熱ブロックフレーム１０９は、放熱ブロック１０８の上面と接続されている。図１に示す半導体パッケージ１は、各放熱ブロック１０８は、１つの放熱ブロックフレーム１０９と一体化されている。
【００５８】
放熱ブロック１０８は、半導体チップ１０１の上面より５０μｍ離れた位置に形成されている。半導体チップ１０１の上面から放熱ブロック１０８に、半導体チップ１０１の熱が伝わる。放熱ブロック１０８は伝導性を有するため、半導体チップ１０１の熱が効率的に伝わる。その結果、半導体チップ１０１の熱を効率良く放熱できる。この放熱の効果を得るために、以下の３つの条件を満たす必要がある。
【００５９】
（１．端子リード６００が湾曲することで、電極パッド５００の直上に空間を形成）
半導体チップ１０１の電極パッド５００の直上に空間が形成することが必要である。端子リード６００は、半導体チップ１０１上の電極パッド５００から半導体チップ１０１の上部の素子（例えば、実装基板）と接続される。このとき、通常、電極パッド５００から半導体チップ１０１の上部の素子まで、おおよそ直線状の端子リード６００でつながれる。そのため、電極パッド５００の直上に端子リード６００が存在し、電極パッド５００の直上に放熱ブロック１０８を形成する空間がない。
【００６０】
放熱を効率的に行うために、端子リード６００を湾曲することによって、電極パッド５００を含む半導体チップ１０１の上部の空間を形成している。具体的には、半導体チップ１０１の直上の空間を避けるように、電極パッド５００から半導体チップ１０１の上面方向に湾曲している。
【００６１】
端子リード６００は、例えば、以下のような複数の形状を有する。第一に、端子リード６００は、半導体チップ１０１の電極パッド５００との接続部から、半導体チップ１０１の上面と略平行な方向に、半導体チップ１０１の外方向に伸びている部分を有する。この形状により、電極パッド５００の直上の空間を形成している。第２に、端子リード６００は、半導体チップ１０１の上部方向であって、半導体チップ１０１を覆うモールド樹脂１１０における半導体チップ１０１の上面から露出する形状を有している。端子リード６００のうち出力リード１０７における半導体チップ１０１の上面から露出する部分は、実装される際には、供給電源３と接続される。
【００６２】
（２．放熱ブロック１０８を半導体チップ１０１の上面のほぼ全体を覆うように形成）
放熱ブロック１０８は、電極パッド５００の直上に空間に、半導体チップ１０１の上面のほぼ全体を覆うように形成する。放熱ブロック１０８の下面の表面積が、半導体チップ１０１の上面の表面積よりも大きい。また、半導体チップ１０１の上面におけるほぼ全ての空間には、放熱ブロック１０８が存在する。これにより、半導体チップ１０１の熱を効率的に放熱することができる。図１及び図２では、半導体チップ１０１の上面の表面積よりも放熱ブロック１０８の下面の方が小さいように記載しているが、半導体パッケージ１は、上記の条件を満たしている。
【００６３】
図５Ａ及び図５Ｂに、半導体チップ１０１と放熱ブロック１０８とを示している。図５Ａ及び図５Ｂにおいて、半導体チップ１０１と放熱ブロック１０８の周辺には、モールド樹脂１１０が形成されている。ここでの矢印は、半導体チップ１０１の熱の伝わる様子を仮想的に示している。図５Ａは、半導体チップ１０１の上面の表面積に比べて、放熱ブロック１０８の下面の表面積が小さい場合を示している。このとき、半導体チップ１０１の直上に放熱ブロック１０８がない部分が存在する。
【００６４】
図５Ａに示すように、半導体チップ１０１の直上に放熱ブロック１０８がない部分の熱を、半導体チップ１０１の端の点線の矢印で示す。図５Ａに示すように、半導体チップ１０１の直上に放熱ブロック１０８がある部分の熱を、半導体チップ１０１の実線の矢印で示す。点線の矢印の熱は、放熱ブロック１０８に伝わるまでに、半導体チップ１０１内を伝わるか、又は半導体チップ１０１を覆うモールド樹脂１１０を伝わり、放熱ブロック１０８まで達する必要がある。つまり、実線の矢印の熱に比べて、放熱ブロック１０８に伝わるまでの距離が大きくなる。
【００６５】
よって、半導体チップ１０１の直上に放熱ブロック１０８がない部分が存在する場合は、放熱ブロック１０８までに熱が伝わる距離が長くなるので、半導体チップ１０１の放熱効率が低下する。一方、図５Ｂでは、半導体チップ１０１の直上に放熱ブロック１０８が存在するため、半導体チップ１０１のいずれの部分からも効率的に放熱することができる。
【００６６】
（３．半導体チップ１０１と放熱ブロック１０８との距離が半導体チップの厚さ以下）
半導体チップ１０１と放熱ブロック１０８との距離が、半導体チップ１０１の厚さ以下であることが必要である。放熱ブロック１０８と半導体チップ１０１との距離が、半導体チップ１０１の厚さよりも大きい場合、半導体チップ１０１の上面から放熱ブロック１０８に伝搬すると同時に、半導体チップ１０１の裏面からも放熱する。半導体チップ１０１の裏面から出た熱は、モールド樹脂１１０からの放熱される効率が低く、半導体パッケージ１としての放熱効果は低減する。したがって、半導体チップ１０１と放熱ブロック１０８との距離を半導体チップ１０１の厚さ以下にすることで、半導体チップ１０１の上面から放熱ブロック１０８に伝搬を多くすることができる。その結果、半導体パッケージ１は高い放熱効果を有する。ここで、半導体チップ１０１の表面に絶縁層が形成されているなど、放熱ブロック１０８は半導体チップ１０１の上に直接設置してあっても良い。
【００６７】
さらに、本願発明者らは、半導体チップ１０１の発熱量が大きくなると、半導体チップ１０１の熱により電極パッド５００と端子リード６００との接続強度が弱くなるという課題を見出した。
【００６８】
特に、本実施形態の半導体パッケージ１は、電極パッド５００の直上に放熱ブロック１０８を形成することで、電極パッド５００に伝わる熱量が多くなる。半導体チップ１０１から放熱ブロック１０８の間に、電極パッド５００にあるからである。従来では、半導体チップ１０１から放熱ブロック１０８の間に、電極パッド５００にないため、電極パッド５００への熱が比較的少ない。しかし、電極パッド５００に伝わる熱の量が増えることによって、電極パッド５００と端子リード６００との接続強度に影響を与える。そこで、電極パッド５００と放熱ブロック１０８との間に、端子リード６００を挟みこむことで、電極パッド５００と放熱ブロック１０８との間で端子リード６００を押圧する。その結果、電極パッド５００と端子リード６００との接続強度を向上させることができる。
【００６９】
例えば、図４Ａに示すように、出力リード１０７は、半導体チップ１０１と放熱ブロック１０８とで挟み込まれる。半導体チップ１０１と出力リード１０７との間、及び出力リード１０７と放熱ブロック１０８との間に、接着材料４２５を介して挟みこんでも良い。
【００７０】
つまり、電極パッド５００の直上に、放熱ブロック１０８を形成することによって、半導体チップ１０１の放熱性を向上させると共に、電極パッド５００と端子リード６００との接続強度も向上させる効果を得ることができる。
【００７１】
（モールド樹脂１１０）
簡易かつ安価に、半導体チップ１０１をパッケージするために、モールド樹脂１１０を用いている。モールド樹脂１１０の好適な材料は、エポキシ樹脂である。端子リード６００と放熱ブロック１０８とは、その一部が、半導体チップ１０１の上面の方向に、モールド樹脂１１０から露出している。
【００７２】
例えば、図４Ａに示すように、放熱ブロック１０８の上面と、モールド樹脂１１０の外表面とが同一面になるように形成する。放熱ブロック１０８とモールド樹脂１１０の外表面とが同一面で形成されることにより、この面を実装基板と接続することができる。この面を実装面と呼ぶ。
【００７３】
図示しない実装基板の上に、半導体パッケージ１の実装面を下にして、配置する。実装基板の上面と、半導体パッケージ１の実装面とが接するように実装される。このように半導体パッケージ１と、図示しない実装基板とを接続した構成を、本明細書における面実装モジュールと呼ぶ。面実装モジュールは、半導体パッケージ１の小型化の利点がある。また、半導体パッケージ１の端子リード６００が露出している面と、実装基板とを接触させているので、端子リード６００の長さを短くすることができる。
【００７４】
ここで、図４Ａ、図４Ｂ、及び図４Ｃを用いて、半導体パッケージ１を詳細に説明する。
【００７５】
図４Ａは、図２の線Ｉ−ＩＩの切断面図である。図４Ａで示す半導体チップ１０１は、ローサイドスイッチング素子３２２である。図４Ｂは、図２の線ＩＩＩ−ＩＶの切断面図である。図４Ｂで示す半導体チップ１０１は、ハイサイドスイッチング素子３２１である。図４Ｃは、図２の線Ｖ−ＶＩの切断面図である。
【００７６】
図４Ａに示すローサイドスイッチング素子３２２は、パッケージベース１０２に直接実装されている。図４Ｂに示すハイサイドスイッチング素子３２１は、パッケージベース１０２の上に配置されたサブベース１０３に実装されている。パッケージベース１０２とサブベース１０３との間には、樹脂を挟んでいる。サブベース１０３の材料は、銅である。
【００７７】
例えば、ＧａＮで構成されたスイッチング素子２は、ソース電位と、「半導体チップ１０１の裏面電位」とが同程度にしなければ、高電圧動作時にオン抵抗が高く（ドレイン電流が小さくなる）なるというコラップス現象が起こる。ハイサイドスイッチング素子３２１を、サブベース１０３に実装することによって、半導体チップ１０１の裏面電位をハイサイドスイッチング素子３２１のソース電位である各相の出力端子と接続できる構造とできるので、オン抵抗を高くなる現象の影響を低減できる。このようにハイサイドスイッチング素子３２１に用いられる半導体チップ１０１が、樹脂を挟んで実装されているため半導体チップ１０１の裏面からの放熱は良くない。このようにハイサイドスイッチング素子３２１の半導体チップ１０１の裏面からの効率よく放熱できないことは避けられないが、本実施形態１のような半導体チップ１０１の上面から放熱できる構造は、非常に有効である。
【００７８】
図４Ａ、図４Ｂ、及び図４Ｃに示す半導体パッケージ１に用いる材料を説明する。電極パッド５００と接続するマイナス端子リード１０６及びゲート端子リード１０４に肉厚の銅リードクリップを採用することで、半導体パッケージ１の出力端子リードと電極パッド５００が単一材料で直接接続（ワイヤ等を介さない）した単純構造となっている。
【００７９】
上記でも電極パッド５００と端子リード６００との接続関係を説明しているが、図４Ａ、図４Ｂ、及び図４Ｃを用いて、より具体的に説明する。
【００８０】
図４Ａの半導体チップ１０１は、ローサイドスイッチング素子３２２で、図４Ｂの半導体チップ１０１はハイサイドスイッチング素子３２１である。図４Ａに示すように、マイナス端子リード１０６とローサイドスイッチング素子３２２のソース電極パッド１１３とが接続されている。図４Ｂに示すように、出力リード１０７とハイサイドスイッチング素子３２１のソース電極パッド１１３とが接続されている。図４Ｃに示すように、出力リード１０７は、ローサイドスイッチング素子３２２のドレイン電極パッド１１２及びハイサイドスイッチング素子３２１のソース電極パッド１１３と接続されている。図４Ａのように、ゲート端子リード１０４と、ローサイドスイッチング素子３２２のゲート電極パッド１１１が、図４Ｂのようにゲート端子リード１０４とハイサイドスイッチング素子３２１のゲート電極パッド１１１とが接続されている。
【００８１】
（実施の形態２）
本願発明者らは、出力リード１０７、プラス端子リード１０５及びマイナス端子リード１０６は、大きな電流が流れる場合の課題を見出した。この電流により、ゲート端子リード１０４を流れるスイッチング素子２のゲート制御信号に対して、ノイズになる可能性がある。
【００８２】
半導体パッケージ１の上面から見て、その長手方向と平行な線で、半導体パッケージ１の略中心を切断した時を考える。ここで、長手方向とは、図１に示すように、半導体チップ１０１が並んでいる方向とする。ゲート端子リード１０４は、半導体パッケージ１を略中心を切断した時の片方に接続されている。出力リード１０７、プラス端子リード１０５及びマイナス端子リード１０６は、ゲート端子リード１０４が接続されている部分とは異なる片方に接続されている。また、出力リード１０７、プラス端子リード１０５及びマイナス端子リード１０６と、ゲート端子リード１０４との間に、放熱ブロック１０８及び放熱ブロックフレーム１０９とが存在する。
【００８３】
このように、微小な大きさの電流が流れるゲート端子リード１０４と、大きな電流が流れる出力リード１０７、プラス端子リード１０５及びマイナス端子リード１０６とが、放熱ブロック１０８により分離されている。
【００８４】
ゲート端子リード１０４に流れる制御信号は、微小の電流が流れるため、ノイズの影響を受けやすい。そのため、ノイズにより、スイッチング素子を誤動作させてしまう可能性がある。この電流ノイズは、電流が流れる端子の側面に発生する。したがって、大電流を流れる端子リードと、制御信号のように微小の電流が流れる端子リードとが近接して平行に配置されている場合は、制御信号に対して大電流のノイズを受け易くなる。以下、大電流を流れる端子リードの経路を大電流経路と呼び、制御信号のように微小の電流が流れるリードの経路を制御信号経路と呼ぶ。
【００８５】
半導体パッケージ１は、大電流経路と制御信号経路とが、近接しかつ平行して配置されていない。図４Ａを用いて、半導体パッケージ１の上面に対して垂直な面について、説明する。ここでは、大電流経路はマイナス端子リード１０６であり、制御信号経路はゲート端子リード１０４となる。マイナス端子リード１０６及びゲート端子リード１０４の形状を、それぞれの経路として考える。このとき、大電流経路における半導体チップ１０１と略平行な部分と、制御信号経路における半導体チップ１０１と略平行な部分とが、同じ面上にある。しかし、大電流経路と制御信号経路との間に、放熱ブロック１０８を形成されていることにより、大電流経路と制御信号経路とが近接することを避けることができる。その結果、大電流線路の流れる電流による、制御信号に影響（干渉）を低減できる。
【００８６】
大電流経路における半導体チップ１０１と略平行な部分から先の部分は、放熱ブロック１０８を避けるように延びた形状をしている。また、制御信号経路における半導体チップ１０１と略平行な部分から先の部分は、放熱ブロック１０８を避けるように延びた形状をしている。よって、大電流経路と制御信号経路との間の距離は、少なくとも放熱ブロック１０８が形成される空間よりも大きいため、大電流経路と制御信号経路とが近接することを避けることができる。
【００８７】
半導体チップ１０１として窒化物半導体を用いた場合、ゲートオン電圧は１．５Ｖ、オン電流は１０ｍＡと非常に小さくなる。そのため、ノイズに弱い。よって、半導体パッケージ１のように、端子リード６００が湾曲し、かつ、放熱ブロック１０８を有することにより、多数の半導体チップ１０１の高密度に実装できる。
【００８８】
（その他の効果について）
半導体パッケージ１は、肉厚の銅のリードを用いているため、リードフレームの抵抗成分が小さくすることができるだけでなく、インダクタンス成分も小さくすることができる。低抵抗、低インダクタンス接続のため、これに高速動作が可能となる。さらに、熱伝導が良い銅フレームを用いているため、リードを介して半導体素子で発生した熱を放熱することができる。
【００８９】
リードは肉厚の銅でできているため、再配線等で形成されたバンプ接続部に比べ、機械的強度が非常に強い。
【００９０】
（湾曲による熱応力緩和）
湾曲した端子リードを用いているため、熱応力を半導体チップ１０１の電極パッド５００に伝達しない。そのため、電極パッド５００での接続断絶等を防ぎ、強度な接続を実現できている。
【００９１】
ゲート端子リード１０４とプラス端子リード１０５とマイナス端子リード１０６と、出力リード１０７は、湾曲している。このように各端子が湾曲していることで、熱応力を緩和することができる。つまり、パッケージとパッケージが実装されている基板との熱膨張の差から発生する応力を、リードの湾曲部が変形することで、半導体素子の電極パッドに掛かる応力を小さくすることができる。
【００９２】
（放熱ブロックを配置することの効果）
半導体パッケージ１の優れた放熱機能について詳しく説明する。スイッチング素子２である窒化物半導体は、シリコン基板上等にエピタキシャル成長で作製されている。シリコンの熱伝導率は、１４８Ｗ／ｍＫでＧａＮ（１１０Ｗ／ｍＫ）や銅（３９０Ｗ／ｍＫ）に比べ熱伝導率が悪い。さらにシリコン基板は、基板厚を薄くすることが困難で、１００ミクロンミリ程度までしか薄くできない。このため半導体チップ１０１の裏面基板側から効率良く放熱できない（シリコン基板が必須）。
【００９３】
一方、半導体パッケージ１は、半導体チップ１０１上部から熱伝導率が高い銅等の放熱ブロック１０８を通じて、効率良くジャンクションの熱を放熱することができているので、半導体チップ１０１上部から放熱する構造は、非常に有効である。
【００９４】
半導体チップ（ジャンクション）１０１は、例えば、熱伝導率が高く薄い窒素絶縁酸化膜等で覆われており、半導体パッケージ１の放熱ブロック１０８は半導体チップ１０１上面の絶縁酸化膜の上または、半導体チップ１０１上面の絶縁酸化膜の上の薄い樹脂を介して近接して設置されているためである。
【００９５】
インバータ装置では、ハイサイドスイッチング素子３２１とローサイドスイッチング素子３２２が、常に対になった構成で用いられる。このとき、ハイサイドスイッチング素子３２１とローサイドスイッチング素子３２２は同時にスイッチがオンすることはない。
【００９６】
（放熱材料の表面積が大きいことによる効果）
ハイサイドスイッチング素子３２１とローサイドスイッチング素子３２２が隣り合って設置されてかつ、ハイサイド側とローサイド側の２つの放熱ブロック１０８を放熱ブロックフレーム１０９で一体化しているため、１つのスイッチング素子に対して２つの放熱ブロック１０８が放熱体として機能している。
【００９７】
放熱効果は、放熱材料の表面積と熱伝導率に依存し、放熱材料が大きければ大きいほど、放熱効果が大きい。そのたため、半導体チップ１０１の上の放熱ブロック１０８は、高熱伝導率を有し、大きな表面積の構造体が有効である。半導体パッケージ１は、ハイサイドスイッチング素子３２１の放熱ブロック１０８と、ローサイドスイッチング素子３２２の放熱ブロック１０８が個別に設置された場合に比べ、倍の放熱効果を有することとなる。
【００９８】
つまり、片方のスイッチング素子が動作していないときも、動作していないスイッチング素子上部の１つの放熱ブロック１０８は、動作しているスイッチング素子の放熱体としても機能している。
【産業上の利用可能性】
【００９９】
本発明の半導体パッケージは、高パワー用の窒化物半導体を用いた電子部品等として非常に有効である。
【符号の説明】
【０１００】
１ 半導体パッケージ
２ スイッチング素子
３ 供給電源
１０１，１００１ 半導体チップ
１０２ パッケージベース
１０３ サブベース
１０４ ゲート端子リード
１０５ プラス端子リード
１０６ マイナス端子リード
１０７ 出力リード
１０８ 放熱ブロック
１０９ 放熱ブロックフレーム
１１０ モールド樹脂
１１１ ゲート電極パッド
１１２ ドレイン電極パッド
１１３ ソース電極パッド
３２０ モータ
３２１ ハイサイドスイッチング素子
３２２ ローサイドスイッチング素子
３２３ 駆動回路
４２４ はんだ
４２５ 接着材料
４００ 実装基板
５００ 電極パッド
１０３０ 実装基板
１０３１ 接続端子
１０３２ 放熱端子
【特許請求の範囲】
【請求項１】
ベースと、
前記ベース上に配置され、第一の電極を有する第一の半導体チップと、
前記第一の電極の上部を含む前記第一の半導体チップの上部で、かつ、前記第一の半導体チップの上面から前記第一の半導体チップの厚さより短い距離に配置されており、前記第一の半導体チップの上面の全体にわたる大きさを有する第一の放熱ブロックと、
前記第一の電極の上に配置されている第一の放熱ブロックを避けるように、第一の電極から前記第一の半導体チップの上部に向かって湾曲しており、前記第一の電極に接続されている第一の端部と、供給電源と接続される第二の端部とを有する端子リードと、
前記第一の半導体チップを覆うように、かつ、前記第一の放熱ブロックの上面及び前記端子リードにおける前記供給電源と接続される端部を含む一部が、前記半導体チップの上部方向に露出するように形成されている、樹脂部と、
を備える半導体パッケージ。
【請求項２】
前記第一の電極に接続されている、前記端子リードの第一の端部は、前記第１の電極及び前記第一の放熱ブロックにより、挟み込まれている、
請求項１に記載の半導体パッケージ。
【請求項３】
前記ベース上に配置され、第二の電極を有する第二の半導体チップと、
前記第一の電極の上部を含む前記第二の半導体チップの上部で、かつ、前記第二の半導体チップの上面から前記第二の半導体チップの厚さより短い距離に配置されており、前記第二の半導体チップの上面の全体にわたる大きさを有する第二の放熱ブロックと、
前記第二の電極の上に配置されている第二の放熱ブロックを避けるように、第二の電極から前記第二の半導体チップの上部に向かって湾曲しており、前記第二の電極に接続されている第一の端部と、供給電源と接続される第二の端部とを有する端子リードと、
前記第一の半導体チップを覆うように、かつ、前記第一の放熱ブロックの上面及び前記端子リードにおける前記供給電源と接続される端部を含む一部が、前記半導体チップの上部方向に露出するように形成されている、樹脂部と、
を更に備え、
前記第一の放熱ブロックと前記第二の放熱ブロックとが接続されている
請求項１に記載の半導体パッケージ。
【請求項４】
前記ベースの一部に設置されている絶縁体と、
前記絶縁体の上部に設置されているサブベース金属をさらに備え、
前記第一または前記第二の半導体チップは、前記ベース上部の前記サブベース金属に実装されている
請求項１に記載の半導体パッケージ。
【請求項５】
前記第１の半導体チップは前記ベースに実装されており、前記第二の半導体チップは前記サブベースに実装されており、
前記ベースにおける前記第一の半導体チップを実装している面と、前記サブベースの前記第二の半導体チップを実装している面とは同一平面上である
請求項４に記載の半導体パッケージ。
【請求項６】
前記第一の放熱ブロックの一部または前記第二の放熱ブロックの一部が、前記第一の電極または前記第二の電極に設置された前記端子リードを、絶縁材料により固定している
請求項１に記載の半導体パッケージ。
【請求項７】
前記第一の半導体チップ及び前記第二の半導体チップが横型デバイスである
請求項１に記載の半導体パッケージ。
【請求項８】
前記第一の半導体チップ及び前記第二の半導体チップが窒化物半導体である
請求項１に記載の半導体パッケージ。
【請求項１】
ベースと、
前記ベース上に配置され、第一の電極を有する第一の半導体チップと、
前記第一の電極の上部を含む前記第一の半導体チップの上部で、かつ、前記第一の半導体チップの上面から前記第一の半導体チップの厚さより短い距離に配置されており、前記第一の半導体チップの上面の全体にわたる大きさを有する第一の放熱ブロックと、
前記第一の電極の上に配置されている第一の放熱ブロックを避けるように、第一の電極から前記第一の半導体チップの上部に向かって湾曲しており、前記第一の電極に接続されている第一の端部と、供給電源と接続される第二の端部とを有する端子リードと、
前記第一の半導体チップを覆うように、かつ、前記第一の放熱ブロックの上面及び前記端子リードにおける前記供給電源と接続される端部を含む一部が、前記半導体チップの上部方向に露出するように形成されている、樹脂部と、
を備える半導体パッケージ。
【請求項２】
前記第一の電極に接続されている、前記端子リードの第一の端部は、前記第１の電極及び前記第一の放熱ブロックにより、挟み込まれている、
請求項１に記載の半導体パッケージ。
【請求項３】
前記ベース上に配置され、第二の電極を有する第二の半導体チップと、
前記第一の電極の上部を含む前記第二の半導体チップの上部で、かつ、前記第二の半導体チップの上面から前記第二の半導体チップの厚さより短い距離に配置されており、前記第二の半導体チップの上面の全体にわたる大きさを有する第二の放熱ブロックと、
前記第二の電極の上に配置されている第二の放熱ブロックを避けるように、第二の電極から前記第二の半導体チップの上部に向かって湾曲しており、前記第二の電極に接続されている第一の端部と、供給電源と接続される第二の端部とを有する端子リードと、
前記第一の半導体チップを覆うように、かつ、前記第一の放熱ブロックの上面及び前記端子リードにおける前記供給電源と接続される端部を含む一部が、前記半導体チップの上部方向に露出するように形成されている、樹脂部と、
を更に備え、
前記第一の放熱ブロックと前記第二の放熱ブロックとが接続されている
請求項１に記載の半導体パッケージ。
【請求項４】
前記ベースの一部に設置されている絶縁体と、
前記絶縁体の上部に設置されているサブベース金属をさらに備え、
前記第一または前記第二の半導体チップは、前記ベース上部の前記サブベース金属に実装されている
請求項１に記載の半導体パッケージ。
【請求項５】
前記第１の半導体チップは前記ベースに実装されており、前記第二の半導体チップは前記サブベースに実装されており、
前記ベースにおける前記第一の半導体チップを実装している面と、前記サブベースの前記第二の半導体チップを実装している面とは同一平面上である
請求項４に記載の半導体パッケージ。
【請求項６】
前記第一の放熱ブロックの一部または前記第二の放熱ブロックの一部が、前記第一の電極または前記第二の電極に設置された前記端子リードを、絶縁材料により固定している
請求項１に記載の半導体パッケージ。
【請求項７】
前記第一の半導体チップ及び前記第二の半導体チップが横型デバイスである
請求項１に記載の半導体パッケージ。
【請求項８】
前記第一の半導体チップ及び前記第二の半導体チップが窒化物半導体である
請求項１に記載の半導体パッケージ。
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図６】
【図１】
【図２】
【図３】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図６】
【図１】
【図２】
【図３】
【公開番号】特開２０１２−１７５０７０（Ｐ２０１２−１７５０７０Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１１−３８７１６（Ｐ２０１１−３８７１６）
【出願日】平成２３年２月２４日（２０１１．２．２４）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願（平成２２年度 独立行政法人新エネルギー・産業技術総合開発機構インバータ高効率化のためのＧａＮ双方向スイッチの研究開発に係る業務委託研究、産業技術力強化法第１９条の適用を受ける特許出願）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２３年２月２４日（２０１１．２．２４）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願（平成２２年度 独立行政法人新エネルギー・産業技術総合開発機構インバータ高効率化のためのＧａＮ双方向スイッチの研究開発に係る業務委託研究、産業技術力強化法第１９条の適用を受ける特許出願）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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