半導体構造およびその成長方法
【課題】薄いバッファ層を採用した高品質のＧｅエピタキシャル層を有する半導体構造およびその成長方法を提供する。
【解決手段】 この半導体構造は、Ｓｉ基板と、その上に形成された臨界膜厚以下の厚さのＧｅ組成が２０％以上８０％以下のＳｉＧｅ層と、ＳｉＧｅ層上に形成されたＧｅエピタキシャル層とを有する。
【解決手段】 この半導体構造は、Ｓｉ基板と、その上に形成された臨界膜厚以下の厚さのＧｅ組成が２０％以上８０％以下のＳｉＧｅ層と、ＳｉＧｅ層上に形成されたＧｅエピタキシャル層とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン（Ｓｉ）基板のような単結晶基板上にゲルマニウム（Ｇｅ）のような格子不整合となる結晶層をエピタキシャル成長した構造およびその成長方法に関し、特に、高品質のエピタキシャル結晶層を成長するために結晶層成長の前に基板上に形成するバッファ層の構造およびその成長方法に関する。
【背景技術】
【０００２】
Ｓｉ基板上にＧｅエピタキシャル層を成長する技術は、Ｓｉ基板上にＧｅ光検出器や高電子移動度のデバイス等を形成するために不可欠の技術である。しかし、ＳｉとＧｅとでは４．２％の格子不整合があるため、Ｓｉ基板上に直接成長したＧｅエピタキシャル層には多数の貫通転位が生じるとともに表面粗さも大きいものとなり、上記のデバイスに適用するための品質としては不十分なものであった。
【０００３】
このため、貫通転位密度（ＴＤＤ）が低く且つ平坦な表面を有するＧｅ層を成長するための様々な方法が提案されてきている。 これらの提案では、Ｓｉに近い組成からＧｅに近い組成にいたる傾斜組成をもち且つ内部の歪が十分に緩和された厚いバッファ層をＧｅ層の成長前にＳｉ基板上に成長させる方法が用いられている。また、この厚いバッファ層に化学機械研磨（ＣＭＰ）を組み合わせた方法も提案されている。
【０００４】
特許文献１には、Ｓｉ基板上にＧｅ層を成長するためのバッファ層として、まず厚さ方向に１μｍあたり１０％Ｇｅの率でＧｅ組成を変化させた傾斜組成ＳｉＧｅ層を０％Ｇｅから５０％Ｇｅとなるまで成長し、さらに均一キャップ層を成長した後ＣＭＰによって平坦化し、その後さらに同一のＧｅ組成変化率で５０％Ｇｅから７５％Ｇｅとなるまで傾斜組成ＳｉＧｅ層を成長し、さらに温度を下げて同一のＧｅ組成変化率で７５％Ｇｅから９２％Ｇｅとなるまで傾斜組成ＳｉＧｅ層を成長する技術が開示されている。この方法ではバッファ層を形成するための総成長膜厚は１０μｍ以上におよび、さらに途中でＣＭＰ工程を用いる必要がある。
【０００５】
特許文献２には、Ｓｉ基板上にＺｎＳｅ層を成長させる際のバッファ層として、Ｓｉ基板側から、Ｇｅ組成０．９％のＳｉＧｅエピタキシャル層を膜厚０．５〜０．８μｍ、膜厚０．５〜０．８μｍのＧｅ組成０．９５％のＳｉＧｅエピタキシャル層を膜厚０．５〜０．８μｍ、数μｍのＧｅエピタキシャル層をこの順に成長させた積層構造を用いることが開示されている。さらに、各層を成長するごとに６５０℃〜８００℃のアニール処理を行っている。この方法でも、２層のＳｉＧｅエピタキシャル層の成長膜厚は１μｍ〜１．６μｍにおよぶ。
【０００６】
特許文献１および特許文献２による方法では、μｍオーダーの厚いバッファ層を成長するためには長い成長時間が必要であり、生産性を低下させてしまうという問題点があった。さらに、ＣＭＰ工程などを採用すると、その工程のための設備が必要となり、さらにその工程のための処理時間が必要となるため生産性を低下させるという問題点があった。さらに、このような方法を採用しても、平均表面粗さ（ＲＭＳ）は数ｎｍまでしか低減されていないという問題もあった。
【特許文献１】特許第３５３５５２７号公報
【特許文献２】特開２００５−３０３２４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、シリコン（Ｓｉ）基板のような単結晶基板上にゲルマニウム（Ｇｅ）のような格子不整合となる結晶層を高品質に成長する方法において、新たなバッファ層の膜構成および成長方法を提案し、きわめて薄いバッファ層を採用して成長時間を短縮すると共に、貫通転位密度の低減と表面の平坦性を達成しようとするものである。
【０００８】
本発明の目的は、上記の課題に鑑み、薄いバッファ層を採用した高品質のＧｅエピタキシャル層を有する半導体構造およびその成長方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体構造およびその成長方法は、上記の目的を達成するため、次のように構成される。
【００１０】
本発明の半導体構造（請求項１に対応）は、Ｓｉ基板と、その上に形成された臨界膜厚以下の厚さのＧｅ組成が２０％以上８０％以下のＳｉＧｅ層と、前記ＳｉＧｅ層上に形成されたＧｅエピタキシャル層とを有することを特徴として構成される。
【００１１】
また、本発明の半導体構造（請求項２に対応）は、上記の構成において、前記ＳｉＧｅ層の厚さが５ｎｍ以上２０ｎｍ以下の範囲にあることを特徴として構成される。
【００１２】
本発明の半導体構造（請求項３に対応）は、Ｓｉ基板と、その上に形成されたＧｅ組成が２０％以上５０％以下のＳｉＧｅ層と、前記ＳｉＧｅ層上に形成されたＧｅエピタキシャル層とを有し、前記ＳｉＧｅ層の厚さが５ｎｍ以上５０ｎｍ以下の範囲にあることを特徴とする。
【００１３】
本発明の成長方法（請求項４に対応）は、Ｓｉ基板上にＧｅ層を成長する方法であって、前記Ｓｉ基板上に臨界膜厚以下の厚さにＧｅ組成が２０％以上８０％以下のＳｉＧｅ層をエピタキシャル成長する工程と、前記ＳｉＧｅ層上にＧｅ層を形成する工程とを有することを特徴として構成される。
本発明の成長方法（請求項５に対応）は、Ｓｉ基板上にＧｅ層を成長する方法であって、 前記Ｓｉ基板上に臨界膜厚以下の厚さにＧｅ組成が２０％以上８０％以下のＳｉＧｅ層をエピタキシャル成長する工程と、前記ＳｉＧｅ層上にＧｅ層を形成する工程とを有し、前記ＳｉＧｅ層の厚さが５ｎｍ以上２０ｎｍ以下の範囲にあることを特徴として構成される。
本発明の成長方法（請求項６に対応）は、Ｓｉ基板上にＧｅ層を成長する方法であって、 前記Ｓｉ基板上にＧｅ組成が２０％以上５０％以下のＳｉＧｅ層をエピタキシャル成長する工程と、 前記ＳｉＧｅ層上にＧｅ層を形成する工程とを有し、前記ＳｉＧｅ層の厚さが５ｎｍ以上５０ｎｍ以下の範囲にあることを特徴とする。
【発明の効果】
【００１４】
本発明によれば次の効果を奏する。本発明によれば、きわめて薄いバッファ層を用いて成長時間を短縮できると共に、表面が平坦で貫通転位が伸びないエピタキシャル層が得られる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
【００１６】
図１は、本発明の一実施例としてＳｉ基板上にＧｅ層をＳｉＧｅバッファ層を介してエピタキシャル成長したときの半導体構造の基本的な膜構造を示すものであり、図１において、１はＳｉ基板、２はＳｉＧｅバッファ層、３はＧｅシード層、４はＧｅ層である。
【００１７】
図１を用いて本発明の第１の実施例の半導体構造の膜構成を説明する。図１において、１はＳｉ（１００）基板、２はＧｅ組成が５０％で膜厚方向に均一な組成のＳｉＧｅバッファ層であり、膜厚は１３ｎｍである。３はＧｅシード層で膜厚３０ｎｍ、４はＧｅ層で膜厚は１μｍである。
【００１８】
続いて、本発明の第２の実施例として、第１の実施例の半導体構造の成長方法を説明する。
まず、Ｓｉ（１００）基板１はＤＨＦ処理により清浄化し、エピタキシャル成長前に真空中で７５０℃で熱処理を行った。Ｇｅ組成５０％のＳｉＧｅバッファ層２は１３ｎｍの厚さに、基板温度は４５０℃で成長した。Ｇｅ層の成長は２段階の成長プロセスを用いた。第１段階でＧｅシード層を基板温度３５０℃で３０ｎｍの厚さに成長し、続いて第２段階でＧｅ層を基板温度５５０℃で１μｍの厚さに成長した。
【００１９】
第１の比較例として、図１の膜構成で、Ｇｅ組成５０％のＳｉＧｅバッファ層２を膜厚２ｎｍとし、他は第１の実施例と同一の試料を作製した。作製条件もＳｉＧｅバッファ層２の膜厚が２ｎｍであることを除いて実施例２の条件と同一とした。
【００２０】
第２の比較例として、図１の膜構成で、ＳｉＧｅバッファ層２に替えて膜厚１０ｎｍのＳｉバッファ層を用い、他は第１の実施例と同一の試料を作製した。作製条件は、Ｓｉバッファ層の成長温度が成長５２０℃である点およびＧｅシード層３の成長温度が３７０℃であることを除いて第２の実施例と同一とした。
【００２１】
第１および第２の実施例によれば、Ｇｅ組成５０％のＳｉＧｅバッファ層２は島状に凝集することなく全膜厚に亘って層状に成長された。さらに、膜厚１３ｎｍのＧｅ組成５０％のＳｉＧｅバッファ層は、Ｓｉ基板上にエピタキシャル成長したときの臨界膜厚以下の範囲にあり、ひずみの緩和による貫通転位を生じることなく成長された。したがって、島状凝集の影響によるバッファ層表面の凹凸も、貫通転位の影響によるクロスハッチ構造による凹凸もみられず、成長後のバッファ層２表面の平坦性はきわめて良好であった。なお、ここで臨界膜厚とはＳｉＧｅバッファ層の表面に貫通転位が現れない最大の厚さを意味する。
【００２２】
また第１および第２の実施例によれば、Ｇｅシード層３もバッファ層２の上に平坦に成長され、成長直後のＧｅシード層３の平均表面粗さ（ＲＭＳ）は１．３２ｎｍ、さらにＧｅエピタキシャル層の成長温度である５５０℃まで昇温した後のＧｅシード層３の平均表面粗さ（ＲＭＳ）は０．１３ｎｍと平坦度がさらに良好になっていることが認められた。図２ＡにＳｉバッファ層を用いた第２の比較例で形成したＧｅシード層表面の走査電子顕微鏡（ＳＥＭ）写真を、図２Ｃに第２の実施例で形成したＧｅシード層表面の走査電子顕微鏡（ＳＥＭ）写真を示す。第２の比較例ではＲＭＳは６０ｎｍオーダーのピットが見られ、ＲＭＳも２．１４ｎｍと粗いのに対して、第２の実施例ではピットは見られず、ＲＭＳも１．３２ｎｍと平坦である。この結果、第１および第２の実施例のＧｅシード層３上に形成したＧｅエピタキシャル層４の表面も極めて平坦なものが得られた。
【００２３】
図３Ａ，３Ｂは第２の比較例の方法で成長した試料の断面ＴＥＭ写真、図４Ａ，４Ｂは第２の実施例の方法で成長した試料の断面ＴＥＭ写真、図５Ａ，５Ｂは第１の比較例の方法で成長した試料の断面ＴＥＭ写真である。このように、第１の比較例第２の比較例ともにＧｅエピタキシャル層内に貫通転位が伸びているが、第２の実施例で成長した方法では転位はバッファ層内に閉じ込められており、Ｇｅエピタキシャル層内には貫通転位は伸びていない。
【００２４】
以上述べたように、第１および第２の発明によれば、１３ｎｍと薄いバッファ層を用いることで成長時間が短縮されるとともに、高品質のＧｅエピタキシャル層が得られるという顕著な効果を奏する。
【００２５】
図１を用いて本発明の第３の実施例の半導体構造の膜構成を説明する。図１において、１はＳｉ（１００）基板、２はＧｅ組成が膜厚方向に２５％で均一なＳｉＧｅバッファ層であり、膜厚は２０ｎｍである。３はＧｅシード層で膜厚３０ｎｍ、４はＧｅ層で膜厚は１μｍである。
【００２６】
続いて、本発明の第４の実施例として、第３の実施例の半導体構造の成長方法を説明する。
まず、Ｓｉ（１００）基板１はＤＨＦ処理により清浄化し、エピタキシャル成長前に真空中で７５０℃で熱処理を行った。Ｇｅ組成２５％のＳｉＧｅバッファ層２は２０ｎｍの厚さに、基板温度は５２０℃で成長した。Ｇｅ層の成長は２段階の成長プロセスを用いた。第１段階でＧｅシード層を基板温度３５０℃で３０ｎｍの厚さに成長し、続いて第２段階でＧｅ層を基板温度５５０℃で１μｍの厚さに成長した。
【００２７】
第３および第４の実施例によれば、Ｇｅ組成２５％のＳｉＧｅバッファ層２は島状に凝集することなく全膜厚に亘って層状に成長された。さらに、膜厚２０ｎｍのＧｅ組成２５％のＳｉＧｅバッファ層は、Ｓｉ基板上にエピタキシャル成長したときの臨界膜厚以下の範囲にあり、ひずみの緩和による貫通転位を生じることなく成長された。したがって、成長後のバッファ層２表面の平坦性はきわめて良好であった。
【００２８】
また第３および第４の実施例によれば、Ｇｅシード層３もバッファ層２の上に平坦に成長され、成長直後のＧｅシード層３の平均表面粗さ（ＲＭＳ）は１．５２ｎｍ、さらにＧｅエピタキシャル層の成長温度である５５０℃まで昇温した後のＧｅシード層３の平均表面粗さ（ＲＭＳ）は０．１５ｎｍと平坦度がさらに良好になっていることが認められた。図２Ｂに第２の実施例で形成したＧｅシード層表面の走査電子顕微鏡（ＳＥＭ）写真を示す。第２の実施例と同様に、本実施例ではピットは見られず、ＲＭＳも１．５２ｎｍと平坦である。この結果、第３および第４の実施例のＧｅシード層３上に形成したＧｅエピタキシャル層４の表面も極めて平坦なものが得られた。また、本実施例でもＧｅエピタキシャル層への貫通転位の伸びは見られなかった。
【００２９】
以上述べたように、第３および第４の発明によれば、２０ｎｍと薄いバッファ層を用いることで成長時間が短縮されるとともに、高品質のＧｅエピタキシャル層が得られるという顕著な効果を奏する。
【００３０】
以上の実施例での説明で理解できるように、本発明は、バッファ層膜厚を臨界膜厚以下にすることで貫通転位の影響によるクロスハッチ構造を生じさせず、また、バッファ層のＧｅ組成を８０％以下にすることで島状の成長が生じることを抑制するもので、この方法によってＧｅシード層を成長するバッファ層表面を平坦に維持するものである。Ｇｅ組成が８０％を超えると島状の成長が生じる可能性がきわめて高くなることが確認されている。また、Ｇｅ組成を２０％未満にすると、バッファ層上に成長するＧｅシード層の成長核の密度が低下し表面粗さが増大してしまう。なお、ＳｉＧｅバッファ層の臨界膜厚はＧｅ組成が８０％の場合でも２０ｎｍより大きく、膜厚を２０ｎｍ以下としておけばＧｅ組成が２０〜８０％の範囲でバッファ層に貫通転位は生じない。また、ＳｉＧｅバッファ層の臨界膜厚はＧｅ組成が５０％の場合でも５０ｎｍより大きく、膜厚を５０ｎｍ以下としておけばＧｅ組成が２０〜５０％の範囲でバッファ層に貫通転位は生じない。
【００３１】
さらに、Ｇｅシード層およびＧｅエピタキシャル層を成長したときに、第１から第４の実施例では転位はバッファ層内に閉じ込められるが、第１の比較例の結果から見られるように、バッファ層厚が２ｎｍと特に薄い場合には転位がＧｅ層内に伸びてしまう。発明者の検討によればバッファ層厚は５ｎｍ以上必要であった。
【００３２】
なお、本発明の第１から第４の実施例では、半導体基板としてＳｉ（１００）基板を、エピタキシャル層としてＧｅ層を、バッファ層としてＳｉＧｅ層を用いたがこれらに限定されるものではない。
【産業上の利用可能性】
【００３３】
本発明は、シリコン（Ｓｉ）基板のような単結晶基板上にゲルマニウム（Ｇｅ）のような格子不整合となる結晶層を高品質に成長すると共に成長時間の短縮に用いられる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１実施例に係る半導体構造の膜構成を示す図である縦断面図である。
【図２Ａ】本発明の第１実施例および比較例に係るＧｅシード層の表面状態を示す図である。
【図２Ｂ】本発明の第１実施例および比較例に係るＧｅシード層の表面状態を示す図である。
【図２Ｃ】本発明の第１実施例および比較例に係るＧｅシード層の表面状態を示す図である。
【図３Ａ】本発明の第２の比較例に係る半導体構造を示す断面ＴＥＭ写真である。
【図３Ｂ】本発明の第２の比較例に係る半導体構造を示す断面ＴＥＭ写真である。
【図４Ａ】本発明の第２の実施例に係る半導体構造を示す断面ＴＥＭ写真である。
【図４Ｂ】本発明の第２の実施例に係る半導体構造を示す断面ＴＥＭ写真である。
【図５Ａ】本発明の第２の実施例に係る半導体構造を示す断面ＴＥＭ写真である。
【図５Ｂ】本発明の第２の実施例に係る半導体構造を示す断面ＴＥＭ写真である。
【符号の説明】
【００３５】
１ Ｓｉ基板
２ ＳｉＧｅバッファ層
３ Ｇｅシード層
４ Ｇｅエピタキシャル層
【技術分野】
【０００１】
本発明は、シリコン（Ｓｉ）基板のような単結晶基板上にゲルマニウム（Ｇｅ）のような格子不整合となる結晶層をエピタキシャル成長した構造およびその成長方法に関し、特に、高品質のエピタキシャル結晶層を成長するために結晶層成長の前に基板上に形成するバッファ層の構造およびその成長方法に関する。
【背景技術】
【０００２】
Ｓｉ基板上にＧｅエピタキシャル層を成長する技術は、Ｓｉ基板上にＧｅ光検出器や高電子移動度のデバイス等を形成するために不可欠の技術である。しかし、ＳｉとＧｅとでは４．２％の格子不整合があるため、Ｓｉ基板上に直接成長したＧｅエピタキシャル層には多数の貫通転位が生じるとともに表面粗さも大きいものとなり、上記のデバイスに適用するための品質としては不十分なものであった。
【０００３】
このため、貫通転位密度（ＴＤＤ）が低く且つ平坦な表面を有するＧｅ層を成長するための様々な方法が提案されてきている。 これらの提案では、Ｓｉに近い組成からＧｅに近い組成にいたる傾斜組成をもち且つ内部の歪が十分に緩和された厚いバッファ層をＧｅ層の成長前にＳｉ基板上に成長させる方法が用いられている。また、この厚いバッファ層に化学機械研磨（ＣＭＰ）を組み合わせた方法も提案されている。
【０００４】
特許文献１には、Ｓｉ基板上にＧｅ層を成長するためのバッファ層として、まず厚さ方向に１μｍあたり１０％Ｇｅの率でＧｅ組成を変化させた傾斜組成ＳｉＧｅ層を０％Ｇｅから５０％Ｇｅとなるまで成長し、さらに均一キャップ層を成長した後ＣＭＰによって平坦化し、その後さらに同一のＧｅ組成変化率で５０％Ｇｅから７５％Ｇｅとなるまで傾斜組成ＳｉＧｅ層を成長し、さらに温度を下げて同一のＧｅ組成変化率で７５％Ｇｅから９２％Ｇｅとなるまで傾斜組成ＳｉＧｅ層を成長する技術が開示されている。この方法ではバッファ層を形成するための総成長膜厚は１０μｍ以上におよび、さらに途中でＣＭＰ工程を用いる必要がある。
【０００５】
特許文献２には、Ｓｉ基板上にＺｎＳｅ層を成長させる際のバッファ層として、Ｓｉ基板側から、Ｇｅ組成０．９％のＳｉＧｅエピタキシャル層を膜厚０．５〜０．８μｍ、膜厚０．５〜０．８μｍのＧｅ組成０．９５％のＳｉＧｅエピタキシャル層を膜厚０．５〜０．８μｍ、数μｍのＧｅエピタキシャル層をこの順に成長させた積層構造を用いることが開示されている。さらに、各層を成長するごとに６５０℃〜８００℃のアニール処理を行っている。この方法でも、２層のＳｉＧｅエピタキシャル層の成長膜厚は１μｍ〜１．６μｍにおよぶ。
【０００６】
特許文献１および特許文献２による方法では、μｍオーダーの厚いバッファ層を成長するためには長い成長時間が必要であり、生産性を低下させてしまうという問題点があった。さらに、ＣＭＰ工程などを採用すると、その工程のための設備が必要となり、さらにその工程のための処理時間が必要となるため生産性を低下させるという問題点があった。さらに、このような方法を採用しても、平均表面粗さ（ＲＭＳ）は数ｎｍまでしか低減されていないという問題もあった。
【特許文献１】特許第３５３５５２７号公報
【特許文献２】特開２００５−３０３２４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、シリコン（Ｓｉ）基板のような単結晶基板上にゲルマニウム（Ｇｅ）のような格子不整合となる結晶層を高品質に成長する方法において、新たなバッファ層の膜構成および成長方法を提案し、きわめて薄いバッファ層を採用して成長時間を短縮すると共に、貫通転位密度の低減と表面の平坦性を達成しようとするものである。
【０００８】
本発明の目的は、上記の課題に鑑み、薄いバッファ層を採用した高品質のＧｅエピタキシャル層を有する半導体構造およびその成長方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体構造およびその成長方法は、上記の目的を達成するため、次のように構成される。
【００１０】
本発明の半導体構造（請求項１に対応）は、Ｓｉ基板と、その上に形成された臨界膜厚以下の厚さのＧｅ組成が２０％以上８０％以下のＳｉＧｅ層と、前記ＳｉＧｅ層上に形成されたＧｅエピタキシャル層とを有することを特徴として構成される。
【００１１】
また、本発明の半導体構造（請求項２に対応）は、上記の構成において、前記ＳｉＧｅ層の厚さが５ｎｍ以上２０ｎｍ以下の範囲にあることを特徴として構成される。
【００１２】
本発明の半導体構造（請求項３に対応）は、Ｓｉ基板と、その上に形成されたＧｅ組成が２０％以上５０％以下のＳｉＧｅ層と、前記ＳｉＧｅ層上に形成されたＧｅエピタキシャル層とを有し、前記ＳｉＧｅ層の厚さが５ｎｍ以上５０ｎｍ以下の範囲にあることを特徴とする。
【００１３】
本発明の成長方法（請求項４に対応）は、Ｓｉ基板上にＧｅ層を成長する方法であって、前記Ｓｉ基板上に臨界膜厚以下の厚さにＧｅ組成が２０％以上８０％以下のＳｉＧｅ層をエピタキシャル成長する工程と、前記ＳｉＧｅ層上にＧｅ層を形成する工程とを有することを特徴として構成される。
本発明の成長方法（請求項５に対応）は、Ｓｉ基板上にＧｅ層を成長する方法であって、 前記Ｓｉ基板上に臨界膜厚以下の厚さにＧｅ組成が２０％以上８０％以下のＳｉＧｅ層をエピタキシャル成長する工程と、前記ＳｉＧｅ層上にＧｅ層を形成する工程とを有し、前記ＳｉＧｅ層の厚さが５ｎｍ以上２０ｎｍ以下の範囲にあることを特徴として構成される。
本発明の成長方法（請求項６に対応）は、Ｓｉ基板上にＧｅ層を成長する方法であって、 前記Ｓｉ基板上にＧｅ組成が２０％以上５０％以下のＳｉＧｅ層をエピタキシャル成長する工程と、 前記ＳｉＧｅ層上にＧｅ層を形成する工程とを有し、前記ＳｉＧｅ層の厚さが５ｎｍ以上５０ｎｍ以下の範囲にあることを特徴とする。
【発明の効果】
【００１４】
本発明によれば次の効果を奏する。本発明によれば、きわめて薄いバッファ層を用いて成長時間を短縮できると共に、表面が平坦で貫通転位が伸びないエピタキシャル層が得られる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
【００１６】
図１は、本発明の一実施例としてＳｉ基板上にＧｅ層をＳｉＧｅバッファ層を介してエピタキシャル成長したときの半導体構造の基本的な膜構造を示すものであり、図１において、１はＳｉ基板、２はＳｉＧｅバッファ層、３はＧｅシード層、４はＧｅ層である。
【００１７】
図１を用いて本発明の第１の実施例の半導体構造の膜構成を説明する。図１において、１はＳｉ（１００）基板、２はＧｅ組成が５０％で膜厚方向に均一な組成のＳｉＧｅバッファ層であり、膜厚は１３ｎｍである。３はＧｅシード層で膜厚３０ｎｍ、４はＧｅ層で膜厚は１μｍである。
【００１８】
続いて、本発明の第２の実施例として、第１の実施例の半導体構造の成長方法を説明する。
まず、Ｓｉ（１００）基板１はＤＨＦ処理により清浄化し、エピタキシャル成長前に真空中で７５０℃で熱処理を行った。Ｇｅ組成５０％のＳｉＧｅバッファ層２は１３ｎｍの厚さに、基板温度は４５０℃で成長した。Ｇｅ層の成長は２段階の成長プロセスを用いた。第１段階でＧｅシード層を基板温度３５０℃で３０ｎｍの厚さに成長し、続いて第２段階でＧｅ層を基板温度５５０℃で１μｍの厚さに成長した。
【００１９】
第１の比較例として、図１の膜構成で、Ｇｅ組成５０％のＳｉＧｅバッファ層２を膜厚２ｎｍとし、他は第１の実施例と同一の試料を作製した。作製条件もＳｉＧｅバッファ層２の膜厚が２ｎｍであることを除いて実施例２の条件と同一とした。
【００２０】
第２の比較例として、図１の膜構成で、ＳｉＧｅバッファ層２に替えて膜厚１０ｎｍのＳｉバッファ層を用い、他は第１の実施例と同一の試料を作製した。作製条件は、Ｓｉバッファ層の成長温度が成長５２０℃である点およびＧｅシード層３の成長温度が３７０℃であることを除いて第２の実施例と同一とした。
【００２１】
第１および第２の実施例によれば、Ｇｅ組成５０％のＳｉＧｅバッファ層２は島状に凝集することなく全膜厚に亘って層状に成長された。さらに、膜厚１３ｎｍのＧｅ組成５０％のＳｉＧｅバッファ層は、Ｓｉ基板上にエピタキシャル成長したときの臨界膜厚以下の範囲にあり、ひずみの緩和による貫通転位を生じることなく成長された。したがって、島状凝集の影響によるバッファ層表面の凹凸も、貫通転位の影響によるクロスハッチ構造による凹凸もみられず、成長後のバッファ層２表面の平坦性はきわめて良好であった。なお、ここで臨界膜厚とはＳｉＧｅバッファ層の表面に貫通転位が現れない最大の厚さを意味する。
【００２２】
また第１および第２の実施例によれば、Ｇｅシード層３もバッファ層２の上に平坦に成長され、成長直後のＧｅシード層３の平均表面粗さ（ＲＭＳ）は１．３２ｎｍ、さらにＧｅエピタキシャル層の成長温度である５５０℃まで昇温した後のＧｅシード層３の平均表面粗さ（ＲＭＳ）は０．１３ｎｍと平坦度がさらに良好になっていることが認められた。図２ＡにＳｉバッファ層を用いた第２の比較例で形成したＧｅシード層表面の走査電子顕微鏡（ＳＥＭ）写真を、図２Ｃに第２の実施例で形成したＧｅシード層表面の走査電子顕微鏡（ＳＥＭ）写真を示す。第２の比較例ではＲＭＳは６０ｎｍオーダーのピットが見られ、ＲＭＳも２．１４ｎｍと粗いのに対して、第２の実施例ではピットは見られず、ＲＭＳも１．３２ｎｍと平坦である。この結果、第１および第２の実施例のＧｅシード層３上に形成したＧｅエピタキシャル層４の表面も極めて平坦なものが得られた。
【００２３】
図３Ａ，３Ｂは第２の比較例の方法で成長した試料の断面ＴＥＭ写真、図４Ａ，４Ｂは第２の実施例の方法で成長した試料の断面ＴＥＭ写真、図５Ａ，５Ｂは第１の比較例の方法で成長した試料の断面ＴＥＭ写真である。このように、第１の比較例第２の比較例ともにＧｅエピタキシャル層内に貫通転位が伸びているが、第２の実施例で成長した方法では転位はバッファ層内に閉じ込められており、Ｇｅエピタキシャル層内には貫通転位は伸びていない。
【００２４】
以上述べたように、第１および第２の発明によれば、１３ｎｍと薄いバッファ層を用いることで成長時間が短縮されるとともに、高品質のＧｅエピタキシャル層が得られるという顕著な効果を奏する。
【００２５】
図１を用いて本発明の第３の実施例の半導体構造の膜構成を説明する。図１において、１はＳｉ（１００）基板、２はＧｅ組成が膜厚方向に２５％で均一なＳｉＧｅバッファ層であり、膜厚は２０ｎｍである。３はＧｅシード層で膜厚３０ｎｍ、４はＧｅ層で膜厚は１μｍである。
【００２６】
続いて、本発明の第４の実施例として、第３の実施例の半導体構造の成長方法を説明する。
まず、Ｓｉ（１００）基板１はＤＨＦ処理により清浄化し、エピタキシャル成長前に真空中で７５０℃で熱処理を行った。Ｇｅ組成２５％のＳｉＧｅバッファ層２は２０ｎｍの厚さに、基板温度は５２０℃で成長した。Ｇｅ層の成長は２段階の成長プロセスを用いた。第１段階でＧｅシード層を基板温度３５０℃で３０ｎｍの厚さに成長し、続いて第２段階でＧｅ層を基板温度５５０℃で１μｍの厚さに成長した。
【００２７】
第３および第４の実施例によれば、Ｇｅ組成２５％のＳｉＧｅバッファ層２は島状に凝集することなく全膜厚に亘って層状に成長された。さらに、膜厚２０ｎｍのＧｅ組成２５％のＳｉＧｅバッファ層は、Ｓｉ基板上にエピタキシャル成長したときの臨界膜厚以下の範囲にあり、ひずみの緩和による貫通転位を生じることなく成長された。したがって、成長後のバッファ層２表面の平坦性はきわめて良好であった。
【００２８】
また第３および第４の実施例によれば、Ｇｅシード層３もバッファ層２の上に平坦に成長され、成長直後のＧｅシード層３の平均表面粗さ（ＲＭＳ）は１．５２ｎｍ、さらにＧｅエピタキシャル層の成長温度である５５０℃まで昇温した後のＧｅシード層３の平均表面粗さ（ＲＭＳ）は０．１５ｎｍと平坦度がさらに良好になっていることが認められた。図２Ｂに第２の実施例で形成したＧｅシード層表面の走査電子顕微鏡（ＳＥＭ）写真を示す。第２の実施例と同様に、本実施例ではピットは見られず、ＲＭＳも１．５２ｎｍと平坦である。この結果、第３および第４の実施例のＧｅシード層３上に形成したＧｅエピタキシャル層４の表面も極めて平坦なものが得られた。また、本実施例でもＧｅエピタキシャル層への貫通転位の伸びは見られなかった。
【００２９】
以上述べたように、第３および第４の発明によれば、２０ｎｍと薄いバッファ層を用いることで成長時間が短縮されるとともに、高品質のＧｅエピタキシャル層が得られるという顕著な効果を奏する。
【００３０】
以上の実施例での説明で理解できるように、本発明は、バッファ層膜厚を臨界膜厚以下にすることで貫通転位の影響によるクロスハッチ構造を生じさせず、また、バッファ層のＧｅ組成を８０％以下にすることで島状の成長が生じることを抑制するもので、この方法によってＧｅシード層を成長するバッファ層表面を平坦に維持するものである。Ｇｅ組成が８０％を超えると島状の成長が生じる可能性がきわめて高くなることが確認されている。また、Ｇｅ組成を２０％未満にすると、バッファ層上に成長するＧｅシード層の成長核の密度が低下し表面粗さが増大してしまう。なお、ＳｉＧｅバッファ層の臨界膜厚はＧｅ組成が８０％の場合でも２０ｎｍより大きく、膜厚を２０ｎｍ以下としておけばＧｅ組成が２０〜８０％の範囲でバッファ層に貫通転位は生じない。また、ＳｉＧｅバッファ層の臨界膜厚はＧｅ組成が５０％の場合でも５０ｎｍより大きく、膜厚を５０ｎｍ以下としておけばＧｅ組成が２０〜５０％の範囲でバッファ層に貫通転位は生じない。
【００３１】
さらに、Ｇｅシード層およびＧｅエピタキシャル層を成長したときに、第１から第４の実施例では転位はバッファ層内に閉じ込められるが、第１の比較例の結果から見られるように、バッファ層厚が２ｎｍと特に薄い場合には転位がＧｅ層内に伸びてしまう。発明者の検討によればバッファ層厚は５ｎｍ以上必要であった。
【００３２】
なお、本発明の第１から第４の実施例では、半導体基板としてＳｉ（１００）基板を、エピタキシャル層としてＧｅ層を、バッファ層としてＳｉＧｅ層を用いたがこれらに限定されるものではない。
【産業上の利用可能性】
【００３３】
本発明は、シリコン（Ｓｉ）基板のような単結晶基板上にゲルマニウム（Ｇｅ）のような格子不整合となる結晶層を高品質に成長すると共に成長時間の短縮に用いられる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１実施例に係る半導体構造の膜構成を示す図である縦断面図である。
【図２Ａ】本発明の第１実施例および比較例に係るＧｅシード層の表面状態を示す図である。
【図２Ｂ】本発明の第１実施例および比較例に係るＧｅシード層の表面状態を示す図である。
【図２Ｃ】本発明の第１実施例および比較例に係るＧｅシード層の表面状態を示す図である。
【図３Ａ】本発明の第２の比較例に係る半導体構造を示す断面ＴＥＭ写真である。
【図３Ｂ】本発明の第２の比較例に係る半導体構造を示す断面ＴＥＭ写真である。
【図４Ａ】本発明の第２の実施例に係る半導体構造を示す断面ＴＥＭ写真である。
【図４Ｂ】本発明の第２の実施例に係る半導体構造を示す断面ＴＥＭ写真である。
【図５Ａ】本発明の第２の実施例に係る半導体構造を示す断面ＴＥＭ写真である。
【図５Ｂ】本発明の第２の実施例に係る半導体構造を示す断面ＴＥＭ写真である。
【符号の説明】
【００３５】
１ Ｓｉ基板
２ ＳｉＧｅバッファ層
３ Ｇｅシード層
４ Ｇｅエピタキシャル層
【特許請求の範囲】
【請求項１】
Ｓｉ基板と、その上に形成された臨界膜厚以下の厚さのＧｅ組成が２０％以上８０％以下のＳｉＧｅ層と、前記ＳｉＧｅ層上に形成されたＧｅエピタキシャル層とを有することを特徴とする半導体構造。
【請求項２】
前記ＳｉＧｅ層の厚さが５ｎｍ以上２０ｎｍ以下の範囲にあることを特徴とする請求項１に記載の半導体構造。
【請求項３】
Ｓｉ基板と、その上に形成されたＧｅ組成が２０％以上５０％以下のＳｉＧｅ層と、前記ＳｉＧｅ層上に形成されたＧｅエピタキシャル層とを有し、前記ＳｉＧｅ層の厚さが５ｎｍ以上５０ｎｍ以下の範囲にあることを特徴とする半導体構造。
【請求項４】
Ｓｉ基板上にＧｅ層を成長する方法であって、前記Ｓｉ基板上に臨界膜厚以下の厚さにＧｅ組成が２０％以上８０％以下のＳｉＧｅ層をエピタキシャル成長する工程と、前記ＳｉＧｅ層上にＧｅ層を形成する工程とを有することを特徴とする成長方法。
【請求項５】
前記ＳｉＧｅ層の厚さが５ｎｍ以上２０ｎｍ以下の範囲にあることを特徴とする請求項４に記載の成長方法。
【請求項６】
Ｓｉ基板上にＧｅ層を成長する方法であって、 前記Ｓｉ基板上にＧｅ組成が２０％以上５０％以下のＳｉＧｅ層をエピタキシャル成長する工程と、 前記ＳｉＧｅ層上にＧｅ層を形成する工程とを有し、前記ＳｉＧｅ層の厚さが５ｎｍ以上５０ｎｍ以下の範囲にあることを特徴とする成長方法。
【請求項１】
Ｓｉ基板と、その上に形成された臨界膜厚以下の厚さのＧｅ組成が２０％以上８０％以下のＳｉＧｅ層と、前記ＳｉＧｅ層上に形成されたＧｅエピタキシャル層とを有することを特徴とする半導体構造。
【請求項２】
前記ＳｉＧｅ層の厚さが５ｎｍ以上２０ｎｍ以下の範囲にあることを特徴とする請求項１に記載の半導体構造。
【請求項３】
Ｓｉ基板と、その上に形成されたＧｅ組成が２０％以上５０％以下のＳｉＧｅ層と、前記ＳｉＧｅ層上に形成されたＧｅエピタキシャル層とを有し、前記ＳｉＧｅ層の厚さが５ｎｍ以上５０ｎｍ以下の範囲にあることを特徴とする半導体構造。
【請求項４】
Ｓｉ基板上にＧｅ層を成長する方法であって、前記Ｓｉ基板上に臨界膜厚以下の厚さにＧｅ組成が２０％以上８０％以下のＳｉＧｅ層をエピタキシャル成長する工程と、前記ＳｉＧｅ層上にＧｅ層を形成する工程とを有することを特徴とする成長方法。
【請求項５】
前記ＳｉＧｅ層の厚さが５ｎｍ以上２０ｎｍ以下の範囲にあることを特徴とする請求項４に記載の成長方法。
【請求項６】
Ｓｉ基板上にＧｅ層を成長する方法であって、 前記Ｓｉ基板上にＧｅ組成が２０％以上５０％以下のＳｉＧｅ層をエピタキシャル成長する工程と、 前記ＳｉＧｅ層上にＧｅ層を形成する工程とを有し、前記ＳｉＧｅ層の厚さが５ｎｍ以上５０ｎｍ以下の範囲にあることを特徴とする成長方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【公開番号】特開２００７−１４２２９１（Ｐ２００７−１４２２９１Ａ）
【公開日】平成１９年６月７日（２００７．６．７）
【国際特許分類】
【出願番号】特願２００５−３３６４１９（Ｐ２００５−３３６４１９）
【出願日】平成１７年１１月２１日（２００５．１１．２１）
【出願人】（０００２２７２９４）キヤノンアネルバ株式会社 (564)
【Ｆターム（参考）】
【公開日】平成１９年６月７日（２００７．６．７）
【国際特許分類】
【出願日】平成１７年１１月２１日（２００５．１１．２１）
【出願人】（０００２２７２９４）キヤノンアネルバ株式会社 (564)
【Ｆターム（参考）】
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