半導体素子の製造方法
【課題】炭化シリコン基板に接するように、オーミック電極となるシリサイド層を形成するに際して、炭化シリコン基板由来の炭素が、オーミック電極内に拡散して表面に析出するのが抑えられ、オーミック電極の上に電極層を密着性良く形成することができる半導体素子の製造方法を提供することを目的とする。
【解決手段】本発明の半導体素子の製造方法は、炭化シリコン基板２のオーミック電極形成領域２ａにシリコン層を形成する第１工程と、シリコン層２上に金属層８を形成する第２工程と、熱処理を行うことによって、シリコン層２に含まれるＳｉと金属層８の構成元素とを反応させ炭化シリコン基板２と接するシリサイド層４１を形成する第３工程と、Ｓｉと反応せずに残存した金属層８を除去することによって、シリサイド層４１を露出させる第４工程とによってオーミック電極４を形成する。
【解決手段】本発明の半導体素子の製造方法は、炭化シリコン基板２のオーミック電極形成領域２ａにシリコン層を形成する第１工程と、シリコン層２上に金属層８を形成する第２工程と、熱処理を行うことによって、シリコン層２に含まれるＳｉと金属層８の構成元素とを反応させ炭化シリコン基板２と接するシリサイド層４１を形成する第３工程と、Ｓｉと反応せずに残存した金属層８を除去することによって、シリサイド層４１を露出させる第４工程とによってオーミック電極４を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
炭化シリコン（ＳｉＣ）は、シリコン（Ｓｉ）に比べて２倍以上のバンドギャップを有するワイドバンドギャップ半導体である。このような特性から、炭化シリコンは、高耐圧デバイス用材料として注目され、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体素子に応用されている。特に、スイッチング素子（ＭＯＳＦＥＴやＭＥＳＦＥＴ等）、整流素子（ショットキーダイオードやｐｎジャンクションダイオード等）などのパワー素子への応用が盛んに検討されている。
【０００３】
ところで、これらの半導体素子においては、半導体基板に金属よりなる電極層を直接接続すると、半導体と金属との間に生じるショットキー障壁によって電子やホールの流れが阻害され、所定の機能が得られない。このため、半導体基板とのショットキー障壁が小さい導電層（オーミック電極）を半導体基板と接するように設け、このオーミック電極を介して電極層を半導体基板に接続することが行われている。このオーミック電極としては、例えばシリコンと金属の合金層（シリサイド層）が用いられている。
【０００４】
そして、特に、炭化シリコンを用いるパワー素子においては、大電流がオーミック電極を流れるため、オーミック電極の低抵抗化及び信頼性の向上が重要な課題となっている。
炭化シリコンを用いる半導体素子にオーミック電極を形成する方法としては、例えば特許文献１、２等に記載されている方法がある。各文献に記載されているように、オーミック電極を形成するには、炭化シリコン基板の表面に、ニッケル層のような金属層を形成した後、１０００℃程度の高温で熱処理する。これにより、炭化シリコン基板に含まれるＳｉＣと金属層の構成元素とが反応し、オーミック電極となるシリサイド層が炭化シリコン基板と接するように形成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２４３３２３号公報
【特許文献２】特開２００６−２４８８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述の方法によってオーミック電極を形成すると、ＳｉＣと金属層の構成元素との反応過程で炭素が生成され、この炭素がシリサイド層内に拡散して表面に析出してしまう。この析出層は、シリサイド層（オーミック電極）上に形成される電極層の密着性を損ない、電極剥離を引き起こす原因となる。
【０００７】
これに対して、特許文献１、２に記載された方法では、熱処理によってシリサイド層を形成した後、プラズマ処理や化学的エッチング処理等を施すことによってシリサイド層表面の析出層、さらには、シリサイド層の表面側の一部を除去することを行っている。しかし、これらの処理を行っても、今度は残存したシリサイド層に拡散する炭素が表面に露出した状態となるため、この炭素によって、その上に形成される電極層の密着性が損なわれ、電極層の剥離を十分に抑えることができないのが実情である。
【０００８】
本発明はこのような事情に鑑みてなされたものであって、炭化シリコン基板に接するように、オーミック電極となるシリサイド層を形成するに際して、炭化シリコン基板由来の炭素が、オーミック電極内に拡散して表面に析出するのが抑えられ、オーミック電極の上に電極層を密着性良く形成することができる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明の半導体素子の製造方法は、炭化シリコン基板と、該炭化シリコン基板に接するように設けられ、シリサイド層よりなるオーミック電極とを有する半導体素子の製造方法であって、前記炭化シリコン基板のオーミック電極形成領域に、前記炭化シリコン基板に接するようにシリコン層を形成する第１工程と、前記シリコン層上に金属層を形成する第２工程と、熱処理を行うことによって、前記シリコン層に含まれるＳｉと前記金属層の構成元素とを反応させ、前記炭化シリコン基板と接するシリサイド層を形成する第３工程と、Ｓｉと反応せずに残存した前記金属層を除去することによって前記シリサイド層の表面を露出させる第４工程と、を有する。
【００１０】
本発明の半導体素子の製造方法によれば、炭化シリコン基板上に形成したシリコン層と、該シリコン層上に形成した金属層との反応によってオーミック電極となるシリサイド層を得る。ここでシリコン層と金属層との反応過程では、炭化シリコン基板と金属層との反応過程で生じるような炭素の生成がないため、シリサイド層内やその表面に炭素が拡散、析出することはない。
また、この場合にも、生成されたシリサイド層の金属元素（金属層からシリサイド層に移行した金属元素）が炭化シリコン基板に含まれるＳｉＣと反応し、この反応過程で生成された炭素が、シリサイド層内に拡散して表面に析出する可能性が考えられる。
しかし、シリコン層と金属層とは、炭化シリコン基板と金属元素よりも反応し易く、炭化シリコン基板と金属元素とが反応しないような比較的低い温度であっても、反応してシリサイド層を生成することができる。このため、このような温度で熱処理を行うことによって、炭化シリコン基板とシリサイド層に含まれる金属元素との反応によって炭素を生じることなく、シリサイド層を得ることができ、炭化シリコン基板由来の炭素がシリサイド層内へ拡散して表面で析出するのを確実に抑えることが可能である。
これにより、製造された半導体素子は、オーミック電極（シリサイド層）上に電極層を密着性よく形成することができ、高い信頼性を得ることができる。
【００１１】
また、本発明の半導体素子の製造方法において、前記第３工程における熱処理の温度は、前記シリコン層に含まれるＳｉと前記金属層の構成元素とが反応し得る温度以上であって、前記炭化シリコン基板に含まれるＳｉＣと前記金属層の構成元素とが実質的に反応しない温度であることが好ましい。
【００１２】
この方法によれば、炭化シリコン基板に含まれるＳｉＣとシリサイド層に含まれる金属元素（金属層の構成元素）との反応によって炭素を生じることなく、シリサイド層を形成することができ、炭化シリコン基板由来の炭素がシリサイド層内へ拡散して表面に析出するのを確実に抑えることができる。これにより、製造された半導体素子では、オーミック電極（シリサイド層）上に電極層をより密着性良く形成することができ、オーミック電極からの電極層の剥離をより確実に抑えることが可能である。
【００１３】
また、本発明の半導体素子の製造方法において、前記金属層は、前記シリコン層に含まれるＳｉと反応して前記オーミック電極となるシリサイドを生成し得る金属材料によって構成された第１金属層と、前記第１金属層上に積層された第２金属層とを有する多層構成であることが好ましい。
【００１４】
この方法によれば、第２金属層によって第１金属層の酸化を防止する等の効果を得ることができる。
【００１５】
また、本発明の半導体素子の製造方法において、前記金属層は、少なくとも前記シリコン層と接する側がニッケル層によって構成されていることが好ましい。
【００１６】
この方法によれば、抵抗率の低いオーミック電極を得ることが可能である。
【００１７】
また、本発明の半導体素子の製造方法において、前記第３工程における熱処理の温度は、４００℃以上８００℃未満であることが好ましい。
【００１８】
この方法によれば、炭化シリコン基板に含まれるＳｉＣとニッケルシリサイド層に含まれるＮｉとの反応によって炭素を生じることなく、ニッケルシリサイド層を形成することができ、炭化シリコン基板由来の炭素がニッケルシリサイド層内へ拡散して表面で析出するのを確実に抑えることができる。これにより、製造された半導体素子は、オーミック電極（ニッケルシリサイド層）上に電極層をより密着性良く形成することができ、オーミック電極からの電極層の剥離をより確実に抑えることが可能である。
【００１９】
また、本発明の半導体素子の製造方法において、前記第３工程において形成される前記シリサイド層は、主としてＮｉＳｉよりなることが好ましい。
【００２０】
この方法によれば、より抵抗率の低いオーミック電極を得ることが可能である。
【００２１】
また、本発明の半導体素子の製造方法において、前記第１工程において、前記炭化シリコン基板上に、前記シリコン層を形成した後、前記シリコン層を前記オーミック電極形成領域に対応するようにパターニングすることが好ましい。
【００２２】
この方法によれば、シリコン層の成膜条件を、比較的広い範囲から選択することが可能である。
【００２３】
また、本発明の半導体素子の製造方法において、前記第１工程に先立って、前記炭化シリコン基板表面のオーミック電極形成領域以外の領域に酸化シリコン層を形成し、前記第１工程において、前記炭化シリコン基板に対する成膜レートと前記酸化シリコン層に対する成膜レートとの差を利用して、前記炭化シリコン基板のオーミック電極形成領域に、シリコン層を選択的に形成することが好ましい。
【００２４】
この方法によれば、前記第１工程でシリコン層のパターニングが不要となるため、半導体素子の製造工程を簡易化することが可能である。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態に係る半導体素子の製造方法によって製造される半導体素子の一例を示す概略縦断面図である。
【図２】第１実施形態に係る半導体素子の製造工程のうち、前工程及び第１工程を示す概略縦断面図である。
【図３】第１実施形態に係る半導体素子の製造工程のうち、第２工程〜第４工程を示す概略縦断面図である。
【図４】第２実施形態に係る半導体素子の製造工程のうち、第１工程を示す概略縦断面図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照して、本発明の実施の形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。
【００２７】
（第１実施形態）
まず、第１実施形態に係る半導体素子の製造方法によって製造される半導体素子の一例について説明する。
図１は、第１実施形態に係る半導体素子の製造方法によって製造される半導体素子の一例を示す概略縦断面図である。
図１に示す半導体素子１は、炭化シリコン基板２と、素子分離膜３と、オーミック電極４とを有している。
【００２８】
炭化シリコン基板２は、炭化シリコン層を有する半導体基板であり、炭化シリコン層の所定領域に不純物が注入されることで形成された電子素子を有している。
炭化シリコン基板２は、炭化シリコンよりなるベース基板上に、炭化シリコン層をホモエピタキシャル成長させることで得られたものであってもよく、シリコン等の炭化シリコン以外の材料よりなるベース基板上に、炭化シリコン層をヘテロエピタキシャル成長させることで得られたものであっても良い。また、炭化シリコン基板は、バルク成長させた炭化シリコンであっても構わない。
炭化シリコン層（炭化シリコン基板２）の結晶構造としては、例えば立方晶（３Ｃ−炭化シリコン）や六方晶（４Ｈ−炭化シリコン、６Ｈ−炭化シリコン）等が挙げられる。
また、炭化シリコン基板２に形成される電子素子としては、特に限定されないが、例えば、ＭＯＳＦＥＴやＭＥＳＦＥＴ等のスイッチング素子、ショットキーダイオードやｐｎジャンクションダイオード等の整流素子等が挙げられる。
【００２９】
素子分離膜３は、炭化シリコン基板２の表面のオーミック電極形成領域２ａを除いた領域に設けられている。素子分離膜３は、炭化シリコン基板２に設けられた電子素子同士を絶縁分離するものであり、酸化シリコン（ＳｉＯ２）等の絶縁材料によって構成されている。
【００３０】
オーミック電極４は、シリサイドによって構成されており、炭化シリコン基板２のオーミック電極形成領域２ａにオーミック接触して設けられている。ここで、オーミック電極形成領域２ａは、例えば、炭化シリコン基板２に形成された電子素子がＭＯＳＦＥＴの場合には、ＭＯＳＦＥＴを構成するソース領域内やドレイン領域内に設定される。
【００３１】
このようなオーミック電極４は、炭化シリコン基板２とのショットキー障壁が非常に小さいもの（オーミック接触した状態）となっている。このため、オーミック電極４からの電子もしくはホールは障壁を透過して炭化シリコン基板２に移動することができ、オーミック電極４の炭化シリコン基板２に対するコンタクト抵抗は、電流の方向に関わらず低い値となる。
【００３２】
次に、第１実施形態に係る半導体素子の製造方法について説明する。
図２は、第１実施形態に係る半導体素子の製造工程のうち、前工程及び第１工程を示す概略縦断面図、図３は、第１実施形態に係る半導体素子の製造工程のうち、第２工程〜第４工程を示す概略縦断面図である。
【００３３】
本実施形態に係る半導体素子の製造方法は、炭化シリコン基板２と、該炭化シリコン基板２に接するように設けられ、シリサイド層４１よりなるオーミック電極４とを有する半導体素子１の製造方法であって、炭化シリコン基板２のオーミック電極形成領域２ａに、炭化シリコン基板２に接するようにシリコン層５を形成する第１工程と、シリコン層５上に金属層８を形成する第２工程と、熱処理を行うことによって、シリコン層５に含まれるＳｉと金属層８の構成元素とを反応させ、炭化シリコン基板２に接するシリサイド層４１を形成する第３工程と、Ｓｉと反応せずに残存した金属層８を除去し、シリサイド層４１を露出させる第４工程とを有している。以下、各工程について順次説明する。
【００３４】
［１］炭化シリコン基板作製工程及び素子分離膜形成工程（前工程）
本工程では、第１工程の前工程として炭化シリコン基板２を作製するとともに素子分離膜３を形成する。
まず、図２（ａ）に示す炭化シリコン基板２を作製する。
炭化シリコン基板２は、例えばＣＶＤ（Chemical Vapor Deposition）法等を用い、ベース基板上に炭化シリコンをエピタキシャル成長させることによって得られる。
【００３５】
次に、常法に従って、炭化シリコン基板２表面へのパターン形成を行った後、図２（ｂ）に示すように、炭化シリコン基板２のオーミック電極形成領域２ａを除いた領域に素子分離膜３となるＳｉＯ２膜を形成する。
素子分離膜３は、例えばＬＯＣＯＳ(Local Oxidation of Silicon)法やＳＴＩ(Shallow Trench Isolation)法等を用いて形成することができる。
素子分離膜３の厚さは、電子素子同士を絶縁分離し得る厚さであれば良く、特に限定されない。本実施形態では、５００ｎｍ程度の厚さで素子分離膜３を形成する。
【００３６】
次に、炭化シリコン基板２に電子素子を形成する。
ここで、目的とする電子素子がｎチャネルＭＯＳＦＥＴの場合には、常法に従って、例えば炭化シリコン基板２のｎチャネルＭＯＳＦＥＴを形成する領域にｐウェルを形成した後、ゲート酸化膜及びゲート電極を形成し、ソース領域及びドレイン領域に対応する領域にｎ型不純物を注入する。
以上の工程により、電子素子が形成された炭化シリコン基板２及び素子分離膜３を得る。
【００３７】
［２］シリコン層形成工程（第１工程）
次に、図２（ｃ）に示すように、炭化シリコン基板２及び素子分離膜３の上に、シリコン層５を全面的に形成する。
シリコン層５の形成方法としては、特に限定されないが、例えばＣＶＤ法、スパッタ法のような気相成膜技術等を用いることができる。
【００３８】
シリコン層５の厚さｔ１は、１０〜１００ｎｍ程度であるのが好ましく、２０〜５０ｎｍ程度であるのがより好ましい。後述するようにシリコン層５の上に形成する金属層８の適正な膜厚範囲（抵抗率の低いシリサイド層４１が得られる膜厚範囲）は、シリコン層５の厚さｔ１によって決まる。このため、シリコン層５の厚さｔ１が１０ｎｍ未満であると、金属層８の適正な膜厚が薄くなりすぎ、その膜厚で金属層８を形成するのが困難になる。また、シリコン層５の厚さｔ１が１００ｎｍを超えると、これに応じて金属層８の膜厚も厚くすることが必要となり、金属層８を形成する際の膜応力によって膜剥れなどの問題が生じる可能性がある。シリコン層５の厚さｔ１を前記範囲とすることにより、膜剥れを生じることなく、金属層８を適正な膜厚で容易に形成することが可能となり、抵抗率の低いシリサイド層４１を確実に得ることができる。
本実施形態では、シリコン層５は、ＣＶＤ法を用い、膜厚２０ｎｍのアモルファスシリコン膜として形成する。
【００３９】
次に、フォトリソグラフィ技術及びエッチング技術を用い、オーミック電極形成領域２ａ以外の領域に形成されたシリコン層５を除去する（図２(ｄ)参照）。
具体的には、オーミック電極形成領域２ａに形成されたシリコン層５をフォトレジストで覆い、これをマスクとして、オーミック電極形成領域２ａ以外の領域に形成されたシリコン層５をエッチング除去した後、フォトレジストを除去する。
シリコン層のエッチング方法としては、反応性イオンエッチング（ＲＩＥ）法を用いるのが好ましい。これにより、下部の素子分離膜３を残して、シリコン層５のみを選択性良くエッチング除去することが可能である。
【００４０】
[３]金属層形成工程（第２工程）
次に、図３（ａ）に示すように、素子分離膜３及びシリコン層５の上に、金属層８を全面的に形成する。
金属層８は、少なくともシリコン層５と接する側が、シリコン層５に含まれるＳｉと反応し、オーミック電極４となるシリサイド層４１を生成し得る金属材料によって構成されている必要がある。そのような金属としては、Ｎｉ、Ｔｉ、Ｃｏ等が挙げられ、中でも、Ｎｉは、抵抗率の低いＮｉＳｉ層を生成し得ることから好ましい。
【００４１】
また、金属層８は、単層構成であってもよく、前述のような金属材料（オーミック電極となるシリサイド層を生成し得る金属材料）によって構成された第１金属層と、第１金属層上に積層された第２金属層よりなる多層構成であっても構わない。多層構成とすることにより、第２金属層によって第１金属層の酸化を防止する等の効果を得ることができる。このような第２金属層としては、例えばＴｉＮ（窒化チタン）層やＴｉ層等が挙げられる。なお、多層構成の場合、第２金属層は２層以上の金属層によって構成されていても構わない。
【００４２】
本実施形態では、金属層８として、ニッケル層（第１金属層）６と窒化チタン層（第２金属層）７の積層膜を形成する。このうち、ニッケル層６に含まれるＮｉは、次工程で行う熱処理によってシリコン層５のＳｉと反応し、ニッケルシリサイド層４１を生成する。また、窒化チタン層７は、ニッケル層６の酸化等を防止する目的で必要に応じて設けられる保護膜であり、熱処理の条件によっては省略することもできる。
ニッケル層６及び窒化チタン層７の形成方法としては、特に限定されず、例えばスパッタ法のような気相成膜技術等を用いることができる。
【００４３】
ニッケル層６の厚さｔ２は、シリコン層５の厚さをｔ１としたとき、０．２５ｔ１≦ｔ２≦１．１ｔ１の範囲とするのが好ましい。ニッケル層６の厚さｔ２を前記範囲とすることにより、次工程において、ＮｉＳｉ２、ＮｉＳｉ、Ｎｉ２Ｓｉの少なくともいずれかよりなるシリサイド層４１を確実に得ることができる。
【００４４】
また、オーミック電極４は、これらシリサイド層のうち最も抵抗率が低いＮｉＳｉ層によって構成されるのが好ましい。ここで、シリコン層５及びニッケル層６の熱処理によって得られるシリサイド層４１の組成比は、ニッケル層６の厚さｔ２と熱処理の温度によって制御することができ、例えばニッケル層６の厚さｔ２を０．５５ｔ１とすることにより、後述する適正な熱処理条件を用いてＮｉＳｉ層を確実に得ることが可能となる。
本実施形態では、ニッケル層６は、スパッタ法によって１１ｎｍ（０．５５ｔ１に相当）の厚さで形成し、窒化チタン層７は、スパッタ法によって１０ｎｍの厚さで形成する。
【００４５】
［４］熱処理工程（第３工程）
次に、各層が形成された炭化シリコン基板２を、シリコン層５に含まれるＳｉと金属層８の構成元素とが反応し得る温度以上に加熱し、熱処理を行う。
これにより、シリコン層のＳｉの一部と金属層８の構成元素の一部が、それぞれ他方の層に拡散し、Ｓｉと金属層の構成元素とが反応（シリサイド化）する。その結果、図３（ｂ）に示すように炭化シリコン基板２に接するシリサイド層４１が得られる。
【００４６】
熱処理の温度は、シリコン層５に含まれるＳｉと金属層８の構成元素とが反応し得る温度以上であって、炭化シリコン基板２に含まれるＳｉＣと金属層８の構成元素とは実質的に反応しない温度とするのが好ましい。
【００４７】
これにより、炭化シリコン基板２に含まれるＳｉＣとシリサイド層４１に含まれる金属元素（金属層８の構成元素）との反応によって炭素を生じることなく、シリサイド層４１を形成することができ、炭化シリコン基板２由来の炭素がシリサイド層４１内へ拡散して表面で析出するのを確実に抑えることができる。これにより、製造された半導体素子１は、オーミック電極４上に電極層をより密着性良く形成することができ、オーミック電極４からの電極層の剥離を確実に抑えることが可能である。
熱処理の温度は、具体的には、本実施形態のようにシリコン層５と反応させる金属層がニッケル層６である場合には４００℃以上８００℃未満とするのが好ましい。
【００４８】
また、熱処理の時間は、１〜１０分であるのが好ましい。熱処理の時間が１分より短い場合には、各層５、６の厚さｔ１、ｔ２や熱処理の温度によっては、炭化シリコン基板２との界面付近に未反応のシリコン層が残存し、抵抗率の低いオーミック電極が得られない可能性がある。
本実施形態では、５００℃で１分間の熱処理を行う。これにより、シリコン層５のＳｉとニッケル層６のＮｉとが反応し、炭化シリコン基板２に接するＮｉＳｉ層４１が得られる。
【００４９】
［５］未反応金属層の除去工程（第４工程）
そして最後に、Ｓｉと反応せずに残存した金属層８を除去し、シリサイド層４１を露出させることでオーミック電極４を得る。
金属層８を除去する方法としては、該金属層８を、素子分離膜３及びシリサイド層４１に対して選択的にエッチングし得るエッチング方法が用いられる。
例えば、金属層８がニッケル層６と窒化チタン層７の積層膜である場合には、硫酸過水溶液や塩酸過水溶液をエッチング液とするウェットエッチング法等を用いることができる。
以上の工程により、図３（ｃ）に示す半導体素子１が得られる。
【００５０】
このように本発明の半導体素子の製造方法では、炭化シリコン基板２上に形成したシリコン層５と、該シリコン層５上に形成した金属層８との反応によってオーミック電極４となるシリサイド層４１を得る。ここでシリコン層５と金属層８との反応過程では、炭化シリコン基板２と金属層８との反応過程で生じるような炭素の生成がないため、シリサイド層４１内やその表面に炭素が拡散、析出することはない。
また、この場合にも、生成されたシリサイド層４１の金属元素（金属層８からシリサイド層４１に移行した金属元素）が炭化シリコン基板２に含まれるＳｉＣと反応し、この反応過程で生成された炭素が、シリサイド層４１内に拡散して表面に析出する可能性が考えられる。
しかし、シリコン層５と金属層８とは、炭化シリコン基板２と金属元素よりも反応し易く、炭化シリコン基板２と金属元素とが反応しないような比較的低い温度であっても、反応してシリサイド層４１を生成することができる。このため、このような温度で熱処理を行うことによって、炭化シリコン基板２とシリサイド層４１に含まれる金属元素との反応によって炭素を生じることなく、シリサイド層４１を得ることができ、炭化シリコン基板２由来の炭素がシリサイド層４１内へ拡散して表面で析出するのを確実に抑えることができる。
これにより、製造された半導体素子１は、オーミック電極４（シリサイド層４１）上に電極層を密着性良く形成することができ、高い信頼性を得ることが可能である。
【００５１】
また、本実施形態では、前記第１工程において、炭化シリコン基板２上に、シリコン層５を全面的に形成した後、シリコン層５をオーミック電極形成領域２ａに対応するようにパターニングするため、シリコン層の成膜条件は、比較的広い範囲から選択することが可能である。
【００５２】
また、本実施形態では、金属層８として、ニッケル層６及び窒化チタン層７よりなる積層膜を形成しているため、窒化チタン層７によってニッケル層６の酸化が防止され、ニッケルシリサイドによって構成された抵抗率の低いオーミック電極を得ることができる。
【００５３】
また、本実施形態では、前記第３工程における熱処理の温度を４００℃以上８００℃未満としているため、炭化シリコン基板２に含まれるＳｉＣとシリサイド層４１に含まれるＮｉとの反応によって炭素を生じることなく、シリサイド層４１を形成することができ、炭化シリコン基板２由来の炭素がシリサイド層４１内へ拡散して表面で析出するのを確実に抑えることができる。これにより、製造された半導体素子１は、オーミック電極４（シリサイド層４１）上に電極層をより密着性良く形成することができ、オーミック電極からの電極層の剥離を確実に抑えることが可能である。
【００５４】
また、本実施形態では、前記第３工程において形成されるシリサイド層が、ＮｉＳｉを主体としているため、より抵抗率の低いオーミック電極を得ることが可能である。
【００５５】
（第２実施形態）
次に、第２実施形態に係る半導体素子の製造方法について説明する。
なお、第２実施形態においては、前記第１実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第２実施形態の半導体素子の製造方法は、シリコン層形成工程（第１工程）が異なる以外は、前記第１実施形態と同様の工程とされている。以下、本実施形態におけるシリコン層形成工程について説明する。
【００５６】
図４は、第２実施形態に係る半導体素子の製造工程のうち、第１工程を示す概略縦断面図である。
まず、前記工程［１］と同様にして素子分離膜３及び電子素子が形成されたシリコン基板２を用意する（図２（ｂ）参照）。
そして、図４に示すように、炭化シリコン基板２のオーミック電極形成領域（素子分離膜から露出する炭化シリコン基板の表面）２ａに、シリコン層５を選択的に形成する。
【００５７】
シリコン層５は、例えばＣＶＤ法を用い、基板を６００℃程度に加熱しつつ、成膜チャンバー内にＳｉ２Ｈ６ガスおよびＣｌ２ガスを同時に供給することによって形成することができる。このような成膜条件では、シリコン層５はＳｉＯ２よりなる素子分離膜３の表面には成長し難く、素子分離膜が形成されていない炭化シリコン基板２の表面（オーミック電極形成領域２ａ）に優先的に成長する。その結果、オーミック電極形成領域２ａにのみ選択的にシリコン層５が形成される。また、このようにして形成されたシリコン層５は、炭化シリコン基板２との界面が良好であり、これによって最終工程でコンタクト抵抗の低いオーミック電極４を得ることが可能となる。
なお、シリコン層５の適正な厚さ範囲は、前記第１実施形態の場合と同様である。
【００５８】
この第２実施形態においても、前記第１実施形態と同様の効果を得ることが可能である。
また、第２実施形態では、特に、シリコン層のパターニング工程が不要となるため、半導体素子の製造工程を簡略化できるという効果が得られる。
【００５９】
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各工程は一例であって、本発明の主旨から逸脱しない範囲において種々変更可能である。
【符号の説明】
【００６０】
１…半導体素子、２…炭化シリコン基板、２ａ…オーミック電極形成領域、３…素子分離膜、４…オーミック電極、４１…シリサイド層、５…シリコン層、６…ニッケル層（第１金属層）、７…窒化チタン層（第２金属層）、８…金属層
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
炭化シリコン（ＳｉＣ）は、シリコン（Ｓｉ）に比べて２倍以上のバンドギャップを有するワイドバンドギャップ半導体である。このような特性から、炭化シリコンは、高耐圧デバイス用材料として注目され、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体素子に応用されている。特に、スイッチング素子（ＭＯＳＦＥＴやＭＥＳＦＥＴ等）、整流素子（ショットキーダイオードやｐｎジャンクションダイオード等）などのパワー素子への応用が盛んに検討されている。
【０００３】
ところで、これらの半導体素子においては、半導体基板に金属よりなる電極層を直接接続すると、半導体と金属との間に生じるショットキー障壁によって電子やホールの流れが阻害され、所定の機能が得られない。このため、半導体基板とのショットキー障壁が小さい導電層（オーミック電極）を半導体基板と接するように設け、このオーミック電極を介して電極層を半導体基板に接続することが行われている。このオーミック電極としては、例えばシリコンと金属の合金層（シリサイド層）が用いられている。
【０００４】
そして、特に、炭化シリコンを用いるパワー素子においては、大電流がオーミック電極を流れるため、オーミック電極の低抵抗化及び信頼性の向上が重要な課題となっている。
炭化シリコンを用いる半導体素子にオーミック電極を形成する方法としては、例えば特許文献１、２等に記載されている方法がある。各文献に記載されているように、オーミック電極を形成するには、炭化シリコン基板の表面に、ニッケル層のような金属層を形成した後、１０００℃程度の高温で熱処理する。これにより、炭化シリコン基板に含まれるＳｉＣと金属層の構成元素とが反応し、オーミック電極となるシリサイド層が炭化シリコン基板と接するように形成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２４３３２３号公報
【特許文献２】特開２００６−２４８８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述の方法によってオーミック電極を形成すると、ＳｉＣと金属層の構成元素との反応過程で炭素が生成され、この炭素がシリサイド層内に拡散して表面に析出してしまう。この析出層は、シリサイド層（オーミック電極）上に形成される電極層の密着性を損ない、電極剥離を引き起こす原因となる。
【０００７】
これに対して、特許文献１、２に記載された方法では、熱処理によってシリサイド層を形成した後、プラズマ処理や化学的エッチング処理等を施すことによってシリサイド層表面の析出層、さらには、シリサイド層の表面側の一部を除去することを行っている。しかし、これらの処理を行っても、今度は残存したシリサイド層に拡散する炭素が表面に露出した状態となるため、この炭素によって、その上に形成される電極層の密着性が損なわれ、電極層の剥離を十分に抑えることができないのが実情である。
【０００８】
本発明はこのような事情に鑑みてなされたものであって、炭化シリコン基板に接するように、オーミック電極となるシリサイド層を形成するに際して、炭化シリコン基板由来の炭素が、オーミック電極内に拡散して表面に析出するのが抑えられ、オーミック電極の上に電極層を密着性良く形成することができる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明の半導体素子の製造方法は、炭化シリコン基板と、該炭化シリコン基板に接するように設けられ、シリサイド層よりなるオーミック電極とを有する半導体素子の製造方法であって、前記炭化シリコン基板のオーミック電極形成領域に、前記炭化シリコン基板に接するようにシリコン層を形成する第１工程と、前記シリコン層上に金属層を形成する第２工程と、熱処理を行うことによって、前記シリコン層に含まれるＳｉと前記金属層の構成元素とを反応させ、前記炭化シリコン基板と接するシリサイド層を形成する第３工程と、Ｓｉと反応せずに残存した前記金属層を除去することによって前記シリサイド層の表面を露出させる第４工程と、を有する。
【００１０】
本発明の半導体素子の製造方法によれば、炭化シリコン基板上に形成したシリコン層と、該シリコン層上に形成した金属層との反応によってオーミック電極となるシリサイド層を得る。ここでシリコン層と金属層との反応過程では、炭化シリコン基板と金属層との反応過程で生じるような炭素の生成がないため、シリサイド層内やその表面に炭素が拡散、析出することはない。
また、この場合にも、生成されたシリサイド層の金属元素（金属層からシリサイド層に移行した金属元素）が炭化シリコン基板に含まれるＳｉＣと反応し、この反応過程で生成された炭素が、シリサイド層内に拡散して表面に析出する可能性が考えられる。
しかし、シリコン層と金属層とは、炭化シリコン基板と金属元素よりも反応し易く、炭化シリコン基板と金属元素とが反応しないような比較的低い温度であっても、反応してシリサイド層を生成することができる。このため、このような温度で熱処理を行うことによって、炭化シリコン基板とシリサイド層に含まれる金属元素との反応によって炭素を生じることなく、シリサイド層を得ることができ、炭化シリコン基板由来の炭素がシリサイド層内へ拡散して表面で析出するのを確実に抑えることが可能である。
これにより、製造された半導体素子は、オーミック電極（シリサイド層）上に電極層を密着性よく形成することができ、高い信頼性を得ることができる。
【００１１】
また、本発明の半導体素子の製造方法において、前記第３工程における熱処理の温度は、前記シリコン層に含まれるＳｉと前記金属層の構成元素とが反応し得る温度以上であって、前記炭化シリコン基板に含まれるＳｉＣと前記金属層の構成元素とが実質的に反応しない温度であることが好ましい。
【００１２】
この方法によれば、炭化シリコン基板に含まれるＳｉＣとシリサイド層に含まれる金属元素（金属層の構成元素）との反応によって炭素を生じることなく、シリサイド層を形成することができ、炭化シリコン基板由来の炭素がシリサイド層内へ拡散して表面に析出するのを確実に抑えることができる。これにより、製造された半導体素子では、オーミック電極（シリサイド層）上に電極層をより密着性良く形成することができ、オーミック電極からの電極層の剥離をより確実に抑えることが可能である。
【００１３】
また、本発明の半導体素子の製造方法において、前記金属層は、前記シリコン層に含まれるＳｉと反応して前記オーミック電極となるシリサイドを生成し得る金属材料によって構成された第１金属層と、前記第１金属層上に積層された第２金属層とを有する多層構成であることが好ましい。
【００１４】
この方法によれば、第２金属層によって第１金属層の酸化を防止する等の効果を得ることができる。
【００１５】
また、本発明の半導体素子の製造方法において、前記金属層は、少なくとも前記シリコン層と接する側がニッケル層によって構成されていることが好ましい。
【００１６】
この方法によれば、抵抗率の低いオーミック電極を得ることが可能である。
【００１７】
また、本発明の半導体素子の製造方法において、前記第３工程における熱処理の温度は、４００℃以上８００℃未満であることが好ましい。
【００１８】
この方法によれば、炭化シリコン基板に含まれるＳｉＣとニッケルシリサイド層に含まれるＮｉとの反応によって炭素を生じることなく、ニッケルシリサイド層を形成することができ、炭化シリコン基板由来の炭素がニッケルシリサイド層内へ拡散して表面で析出するのを確実に抑えることができる。これにより、製造された半導体素子は、オーミック電極（ニッケルシリサイド層）上に電極層をより密着性良く形成することができ、オーミック電極からの電極層の剥離をより確実に抑えることが可能である。
【００１９】
また、本発明の半導体素子の製造方法において、前記第３工程において形成される前記シリサイド層は、主としてＮｉＳｉよりなることが好ましい。
【００２０】
この方法によれば、より抵抗率の低いオーミック電極を得ることが可能である。
【００２１】
また、本発明の半導体素子の製造方法において、前記第１工程において、前記炭化シリコン基板上に、前記シリコン層を形成した後、前記シリコン層を前記オーミック電極形成領域に対応するようにパターニングすることが好ましい。
【００２２】
この方法によれば、シリコン層の成膜条件を、比較的広い範囲から選択することが可能である。
【００２３】
また、本発明の半導体素子の製造方法において、前記第１工程に先立って、前記炭化シリコン基板表面のオーミック電極形成領域以外の領域に酸化シリコン層を形成し、前記第１工程において、前記炭化シリコン基板に対する成膜レートと前記酸化シリコン層に対する成膜レートとの差を利用して、前記炭化シリコン基板のオーミック電極形成領域に、シリコン層を選択的に形成することが好ましい。
【００２４】
この方法によれば、前記第１工程でシリコン層のパターニングが不要となるため、半導体素子の製造工程を簡易化することが可能である。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態に係る半導体素子の製造方法によって製造される半導体素子の一例を示す概略縦断面図である。
【図２】第１実施形態に係る半導体素子の製造工程のうち、前工程及び第１工程を示す概略縦断面図である。
【図３】第１実施形態に係る半導体素子の製造工程のうち、第２工程〜第４工程を示す概略縦断面図である。
【図４】第２実施形態に係る半導体素子の製造工程のうち、第１工程を示す概略縦断面図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照して、本発明の実施の形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。
【００２７】
（第１実施形態）
まず、第１実施形態に係る半導体素子の製造方法によって製造される半導体素子の一例について説明する。
図１は、第１実施形態に係る半導体素子の製造方法によって製造される半導体素子の一例を示す概略縦断面図である。
図１に示す半導体素子１は、炭化シリコン基板２と、素子分離膜３と、オーミック電極４とを有している。
【００２８】
炭化シリコン基板２は、炭化シリコン層を有する半導体基板であり、炭化シリコン層の所定領域に不純物が注入されることで形成された電子素子を有している。
炭化シリコン基板２は、炭化シリコンよりなるベース基板上に、炭化シリコン層をホモエピタキシャル成長させることで得られたものであってもよく、シリコン等の炭化シリコン以外の材料よりなるベース基板上に、炭化シリコン層をヘテロエピタキシャル成長させることで得られたものであっても良い。また、炭化シリコン基板は、バルク成長させた炭化シリコンであっても構わない。
炭化シリコン層（炭化シリコン基板２）の結晶構造としては、例えば立方晶（３Ｃ−炭化シリコン）や六方晶（４Ｈ−炭化シリコン、６Ｈ−炭化シリコン）等が挙げられる。
また、炭化シリコン基板２に形成される電子素子としては、特に限定されないが、例えば、ＭＯＳＦＥＴやＭＥＳＦＥＴ等のスイッチング素子、ショットキーダイオードやｐｎジャンクションダイオード等の整流素子等が挙げられる。
【００２９】
素子分離膜３は、炭化シリコン基板２の表面のオーミック電極形成領域２ａを除いた領域に設けられている。素子分離膜３は、炭化シリコン基板２に設けられた電子素子同士を絶縁分離するものであり、酸化シリコン（ＳｉＯ２）等の絶縁材料によって構成されている。
【００３０】
オーミック電極４は、シリサイドによって構成されており、炭化シリコン基板２のオーミック電極形成領域２ａにオーミック接触して設けられている。ここで、オーミック電極形成領域２ａは、例えば、炭化シリコン基板２に形成された電子素子がＭＯＳＦＥＴの場合には、ＭＯＳＦＥＴを構成するソース領域内やドレイン領域内に設定される。
【００３１】
このようなオーミック電極４は、炭化シリコン基板２とのショットキー障壁が非常に小さいもの（オーミック接触した状態）となっている。このため、オーミック電極４からの電子もしくはホールは障壁を透過して炭化シリコン基板２に移動することができ、オーミック電極４の炭化シリコン基板２に対するコンタクト抵抗は、電流の方向に関わらず低い値となる。
【００３２】
次に、第１実施形態に係る半導体素子の製造方法について説明する。
図２は、第１実施形態に係る半導体素子の製造工程のうち、前工程及び第１工程を示す概略縦断面図、図３は、第１実施形態に係る半導体素子の製造工程のうち、第２工程〜第４工程を示す概略縦断面図である。
【００３３】
本実施形態に係る半導体素子の製造方法は、炭化シリコン基板２と、該炭化シリコン基板２に接するように設けられ、シリサイド層４１よりなるオーミック電極４とを有する半導体素子１の製造方法であって、炭化シリコン基板２のオーミック電極形成領域２ａに、炭化シリコン基板２に接するようにシリコン層５を形成する第１工程と、シリコン層５上に金属層８を形成する第２工程と、熱処理を行うことによって、シリコン層５に含まれるＳｉと金属層８の構成元素とを反応させ、炭化シリコン基板２に接するシリサイド層４１を形成する第３工程と、Ｓｉと反応せずに残存した金属層８を除去し、シリサイド層４１を露出させる第４工程とを有している。以下、各工程について順次説明する。
【００３４】
［１］炭化シリコン基板作製工程及び素子分離膜形成工程（前工程）
本工程では、第１工程の前工程として炭化シリコン基板２を作製するとともに素子分離膜３を形成する。
まず、図２（ａ）に示す炭化シリコン基板２を作製する。
炭化シリコン基板２は、例えばＣＶＤ（Chemical Vapor Deposition）法等を用い、ベース基板上に炭化シリコンをエピタキシャル成長させることによって得られる。
【００３５】
次に、常法に従って、炭化シリコン基板２表面へのパターン形成を行った後、図２（ｂ）に示すように、炭化シリコン基板２のオーミック電極形成領域２ａを除いた領域に素子分離膜３となるＳｉＯ２膜を形成する。
素子分離膜３は、例えばＬＯＣＯＳ(Local Oxidation of Silicon)法やＳＴＩ(Shallow Trench Isolation)法等を用いて形成することができる。
素子分離膜３の厚さは、電子素子同士を絶縁分離し得る厚さであれば良く、特に限定されない。本実施形態では、５００ｎｍ程度の厚さで素子分離膜３を形成する。
【００３６】
次に、炭化シリコン基板２に電子素子を形成する。
ここで、目的とする電子素子がｎチャネルＭＯＳＦＥＴの場合には、常法に従って、例えば炭化シリコン基板２のｎチャネルＭＯＳＦＥＴを形成する領域にｐウェルを形成した後、ゲート酸化膜及びゲート電極を形成し、ソース領域及びドレイン領域に対応する領域にｎ型不純物を注入する。
以上の工程により、電子素子が形成された炭化シリコン基板２及び素子分離膜３を得る。
【００３７】
［２］シリコン層形成工程（第１工程）
次に、図２（ｃ）に示すように、炭化シリコン基板２及び素子分離膜３の上に、シリコン層５を全面的に形成する。
シリコン層５の形成方法としては、特に限定されないが、例えばＣＶＤ法、スパッタ法のような気相成膜技術等を用いることができる。
【００３８】
シリコン層５の厚さｔ１は、１０〜１００ｎｍ程度であるのが好ましく、２０〜５０ｎｍ程度であるのがより好ましい。後述するようにシリコン層５の上に形成する金属層８の適正な膜厚範囲（抵抗率の低いシリサイド層４１が得られる膜厚範囲）は、シリコン層５の厚さｔ１によって決まる。このため、シリコン層５の厚さｔ１が１０ｎｍ未満であると、金属層８の適正な膜厚が薄くなりすぎ、その膜厚で金属層８を形成するのが困難になる。また、シリコン層５の厚さｔ１が１００ｎｍを超えると、これに応じて金属層８の膜厚も厚くすることが必要となり、金属層８を形成する際の膜応力によって膜剥れなどの問題が生じる可能性がある。シリコン層５の厚さｔ１を前記範囲とすることにより、膜剥れを生じることなく、金属層８を適正な膜厚で容易に形成することが可能となり、抵抗率の低いシリサイド層４１を確実に得ることができる。
本実施形態では、シリコン層５は、ＣＶＤ法を用い、膜厚２０ｎｍのアモルファスシリコン膜として形成する。
【００３９】
次に、フォトリソグラフィ技術及びエッチング技術を用い、オーミック電極形成領域２ａ以外の領域に形成されたシリコン層５を除去する（図２(ｄ)参照）。
具体的には、オーミック電極形成領域２ａに形成されたシリコン層５をフォトレジストで覆い、これをマスクとして、オーミック電極形成領域２ａ以外の領域に形成されたシリコン層５をエッチング除去した後、フォトレジストを除去する。
シリコン層のエッチング方法としては、反応性イオンエッチング（ＲＩＥ）法を用いるのが好ましい。これにより、下部の素子分離膜３を残して、シリコン層５のみを選択性良くエッチング除去することが可能である。
【００４０】
[３]金属層形成工程（第２工程）
次に、図３（ａ）に示すように、素子分離膜３及びシリコン層５の上に、金属層８を全面的に形成する。
金属層８は、少なくともシリコン層５と接する側が、シリコン層５に含まれるＳｉと反応し、オーミック電極４となるシリサイド層４１を生成し得る金属材料によって構成されている必要がある。そのような金属としては、Ｎｉ、Ｔｉ、Ｃｏ等が挙げられ、中でも、Ｎｉは、抵抗率の低いＮｉＳｉ層を生成し得ることから好ましい。
【００４１】
また、金属層８は、単層構成であってもよく、前述のような金属材料（オーミック電極となるシリサイド層を生成し得る金属材料）によって構成された第１金属層と、第１金属層上に積層された第２金属層よりなる多層構成であっても構わない。多層構成とすることにより、第２金属層によって第１金属層の酸化を防止する等の効果を得ることができる。このような第２金属層としては、例えばＴｉＮ（窒化チタン）層やＴｉ層等が挙げられる。なお、多層構成の場合、第２金属層は２層以上の金属層によって構成されていても構わない。
【００４２】
本実施形態では、金属層８として、ニッケル層（第１金属層）６と窒化チタン層（第２金属層）７の積層膜を形成する。このうち、ニッケル層６に含まれるＮｉは、次工程で行う熱処理によってシリコン層５のＳｉと反応し、ニッケルシリサイド層４１を生成する。また、窒化チタン層７は、ニッケル層６の酸化等を防止する目的で必要に応じて設けられる保護膜であり、熱処理の条件によっては省略することもできる。
ニッケル層６及び窒化チタン層７の形成方法としては、特に限定されず、例えばスパッタ法のような気相成膜技術等を用いることができる。
【００４３】
ニッケル層６の厚さｔ２は、シリコン層５の厚さをｔ１としたとき、０．２５ｔ１≦ｔ２≦１．１ｔ１の範囲とするのが好ましい。ニッケル層６の厚さｔ２を前記範囲とすることにより、次工程において、ＮｉＳｉ２、ＮｉＳｉ、Ｎｉ２Ｓｉの少なくともいずれかよりなるシリサイド層４１を確実に得ることができる。
【００４４】
また、オーミック電極４は、これらシリサイド層のうち最も抵抗率が低いＮｉＳｉ層によって構成されるのが好ましい。ここで、シリコン層５及びニッケル層６の熱処理によって得られるシリサイド層４１の組成比は、ニッケル層６の厚さｔ２と熱処理の温度によって制御することができ、例えばニッケル層６の厚さｔ２を０．５５ｔ１とすることにより、後述する適正な熱処理条件を用いてＮｉＳｉ層を確実に得ることが可能となる。
本実施形態では、ニッケル層６は、スパッタ法によって１１ｎｍ（０．５５ｔ１に相当）の厚さで形成し、窒化チタン層７は、スパッタ法によって１０ｎｍの厚さで形成する。
【００４５】
［４］熱処理工程（第３工程）
次に、各層が形成された炭化シリコン基板２を、シリコン層５に含まれるＳｉと金属層８の構成元素とが反応し得る温度以上に加熱し、熱処理を行う。
これにより、シリコン層のＳｉの一部と金属層８の構成元素の一部が、それぞれ他方の層に拡散し、Ｓｉと金属層の構成元素とが反応（シリサイド化）する。その結果、図３（ｂ）に示すように炭化シリコン基板２に接するシリサイド層４１が得られる。
【００４６】
熱処理の温度は、シリコン層５に含まれるＳｉと金属層８の構成元素とが反応し得る温度以上であって、炭化シリコン基板２に含まれるＳｉＣと金属層８の構成元素とは実質的に反応しない温度とするのが好ましい。
【００４７】
これにより、炭化シリコン基板２に含まれるＳｉＣとシリサイド層４１に含まれる金属元素（金属層８の構成元素）との反応によって炭素を生じることなく、シリサイド層４１を形成することができ、炭化シリコン基板２由来の炭素がシリサイド層４１内へ拡散して表面で析出するのを確実に抑えることができる。これにより、製造された半導体素子１は、オーミック電極４上に電極層をより密着性良く形成することができ、オーミック電極４からの電極層の剥離を確実に抑えることが可能である。
熱処理の温度は、具体的には、本実施形態のようにシリコン層５と反応させる金属層がニッケル層６である場合には４００℃以上８００℃未満とするのが好ましい。
【００４８】
また、熱処理の時間は、１〜１０分であるのが好ましい。熱処理の時間が１分より短い場合には、各層５、６の厚さｔ１、ｔ２や熱処理の温度によっては、炭化シリコン基板２との界面付近に未反応のシリコン層が残存し、抵抗率の低いオーミック電極が得られない可能性がある。
本実施形態では、５００℃で１分間の熱処理を行う。これにより、シリコン層５のＳｉとニッケル層６のＮｉとが反応し、炭化シリコン基板２に接するＮｉＳｉ層４１が得られる。
【００４９】
［５］未反応金属層の除去工程（第４工程）
そして最後に、Ｓｉと反応せずに残存した金属層８を除去し、シリサイド層４１を露出させることでオーミック電極４を得る。
金属層８を除去する方法としては、該金属層８を、素子分離膜３及びシリサイド層４１に対して選択的にエッチングし得るエッチング方法が用いられる。
例えば、金属層８がニッケル層６と窒化チタン層７の積層膜である場合には、硫酸過水溶液や塩酸過水溶液をエッチング液とするウェットエッチング法等を用いることができる。
以上の工程により、図３（ｃ）に示す半導体素子１が得られる。
【００５０】
このように本発明の半導体素子の製造方法では、炭化シリコン基板２上に形成したシリコン層５と、該シリコン層５上に形成した金属層８との反応によってオーミック電極４となるシリサイド層４１を得る。ここでシリコン層５と金属層８との反応過程では、炭化シリコン基板２と金属層８との反応過程で生じるような炭素の生成がないため、シリサイド層４１内やその表面に炭素が拡散、析出することはない。
また、この場合にも、生成されたシリサイド層４１の金属元素（金属層８からシリサイド層４１に移行した金属元素）が炭化シリコン基板２に含まれるＳｉＣと反応し、この反応過程で生成された炭素が、シリサイド層４１内に拡散して表面に析出する可能性が考えられる。
しかし、シリコン層５と金属層８とは、炭化シリコン基板２と金属元素よりも反応し易く、炭化シリコン基板２と金属元素とが反応しないような比較的低い温度であっても、反応してシリサイド層４１を生成することができる。このため、このような温度で熱処理を行うことによって、炭化シリコン基板２とシリサイド層４１に含まれる金属元素との反応によって炭素を生じることなく、シリサイド層４１を得ることができ、炭化シリコン基板２由来の炭素がシリサイド層４１内へ拡散して表面で析出するのを確実に抑えることができる。
これにより、製造された半導体素子１は、オーミック電極４（シリサイド層４１）上に電極層を密着性良く形成することができ、高い信頼性を得ることが可能である。
【００５１】
また、本実施形態では、前記第１工程において、炭化シリコン基板２上に、シリコン層５を全面的に形成した後、シリコン層５をオーミック電極形成領域２ａに対応するようにパターニングするため、シリコン層の成膜条件は、比較的広い範囲から選択することが可能である。
【００５２】
また、本実施形態では、金属層８として、ニッケル層６及び窒化チタン層７よりなる積層膜を形成しているため、窒化チタン層７によってニッケル層６の酸化が防止され、ニッケルシリサイドによって構成された抵抗率の低いオーミック電極を得ることができる。
【００５３】
また、本実施形態では、前記第３工程における熱処理の温度を４００℃以上８００℃未満としているため、炭化シリコン基板２に含まれるＳｉＣとシリサイド層４１に含まれるＮｉとの反応によって炭素を生じることなく、シリサイド層４１を形成することができ、炭化シリコン基板２由来の炭素がシリサイド層４１内へ拡散して表面で析出するのを確実に抑えることができる。これにより、製造された半導体素子１は、オーミック電極４（シリサイド層４１）上に電極層をより密着性良く形成することができ、オーミック電極からの電極層の剥離を確実に抑えることが可能である。
【００５４】
また、本実施形態では、前記第３工程において形成されるシリサイド層が、ＮｉＳｉを主体としているため、より抵抗率の低いオーミック電極を得ることが可能である。
【００５５】
（第２実施形態）
次に、第２実施形態に係る半導体素子の製造方法について説明する。
なお、第２実施形態においては、前記第１実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
第２実施形態の半導体素子の製造方法は、シリコン層形成工程（第１工程）が異なる以外は、前記第１実施形態と同様の工程とされている。以下、本実施形態におけるシリコン層形成工程について説明する。
【００５６】
図４は、第２実施形態に係る半導体素子の製造工程のうち、第１工程を示す概略縦断面図である。
まず、前記工程［１］と同様にして素子分離膜３及び電子素子が形成されたシリコン基板２を用意する（図２（ｂ）参照）。
そして、図４に示すように、炭化シリコン基板２のオーミック電極形成領域（素子分離膜から露出する炭化シリコン基板の表面）２ａに、シリコン層５を選択的に形成する。
【００５７】
シリコン層５は、例えばＣＶＤ法を用い、基板を６００℃程度に加熱しつつ、成膜チャンバー内にＳｉ２Ｈ６ガスおよびＣｌ２ガスを同時に供給することによって形成することができる。このような成膜条件では、シリコン層５はＳｉＯ２よりなる素子分離膜３の表面には成長し難く、素子分離膜が形成されていない炭化シリコン基板２の表面（オーミック電極形成領域２ａ）に優先的に成長する。その結果、オーミック電極形成領域２ａにのみ選択的にシリコン層５が形成される。また、このようにして形成されたシリコン層５は、炭化シリコン基板２との界面が良好であり、これによって最終工程でコンタクト抵抗の低いオーミック電極４を得ることが可能となる。
なお、シリコン層５の適正な厚さ範囲は、前記第１実施形態の場合と同様である。
【００５８】
この第２実施形態においても、前記第１実施形態と同様の効果を得ることが可能である。
また、第２実施形態では、特に、シリコン層のパターニング工程が不要となるため、半導体素子の製造工程を簡略化できるという効果が得られる。
【００５９】
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各工程は一例であって、本発明の主旨から逸脱しない範囲において種々変更可能である。
【符号の説明】
【００６０】
１…半導体素子、２…炭化シリコン基板、２ａ…オーミック電極形成領域、３…素子分離膜、４…オーミック電極、４１…シリサイド層、５…シリコン層、６…ニッケル層（第１金属層）、７…窒化チタン層（第２金属層）、８…金属層
【特許請求の範囲】
【請求項１】
炭化シリコン基板と、該炭化シリコン基板に接するように設けられ、シリサイド層よりなるオーミック電極とを有する半導体素子の製造方法であって、
前記炭化シリコン基板のオーミック電極形成領域に、前記炭化シリコン基板に接するようにシリコン層を形成する第１工程と、
前記シリコン層上に金属層を形成する第２工程と、
熱処理を行うことによって、前記シリコン層に含まれるＳｉと前記金属層の構成元素とを反応させ、前記炭化シリコン基板と接するシリサイド層を形成する第３工程と、
Ｓｉと反応せずに残存した前記金属層を除去することによって前記シリサイド層の表面を露出させる第４工程と、を有することを特徴とする半導体素子の製造方法。
【請求項２】
前記第３工程における熱処理の温度は、前記シリコン層に含まれるＳｉと前記金属層の構成元素とが反応し得る温度以上であって、前記炭化シリコン基板に含まれるＳｉＣと前記金属層の構成元素とが実質的に反応しない温度であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記金属層は、前記シリコン層に含まれるＳｉと反応して前記オーミック電極となるシリサイドを生成し得る金属材料によって構成された第１金属層と、前記第１金属層上に積層された第２金属層とを有する多層構成であることを特徴とする請求項１又は請求項２に記載の半導体素子の製造方法。
【請求項４】
前記金属層は、少なくとも前記シリコン層と接する側がニッケル層によって構成されていることを特徴とする請求項１〜請求項３のいずれかに記載の半導体素子の製造方法。
【請求項５】
前記第３工程における熱処理の温度は、４００℃以上８００℃未満であることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記第３工程において形成される前記シリサイド層は、主としてＮｉＳｉよりなることを特徴とする請求項４又は請求項５に記載の半導体素子の製造方法。
【請求項７】
前記第１工程において、前記炭化シリコン基板上に、前記シリコン層を形成した後、前記シリコン層を前記オーミック電極形成領域に対応するようにパターニングすることを特徴とする請求項１〜請求項６のいずれかに記載の半導体素子の製造方法。
【請求項８】
前記第１工程に先立って、前記炭化シリコン基板表面のオーミック電極形成領域以外の領域に酸化シリコン層を形成し、
前記第１工程において、前記炭化シリコン基板に対する成膜レートと前記酸化シリコン層に対する成膜レートとの差を利用して、前記炭化シリコン基板の前記オーミック電極形成領域に、前記シリコン層を選択的に形成することを特徴とする請求項１〜請求項６のいずれかに記載の半導体素子の製造方法。
【請求項１】
炭化シリコン基板と、該炭化シリコン基板に接するように設けられ、シリサイド層よりなるオーミック電極とを有する半導体素子の製造方法であって、
前記炭化シリコン基板のオーミック電極形成領域に、前記炭化シリコン基板に接するようにシリコン層を形成する第１工程と、
前記シリコン層上に金属層を形成する第２工程と、
熱処理を行うことによって、前記シリコン層に含まれるＳｉと前記金属層の構成元素とを反応させ、前記炭化シリコン基板と接するシリサイド層を形成する第３工程と、
Ｓｉと反応せずに残存した前記金属層を除去することによって前記シリサイド層の表面を露出させる第４工程と、を有することを特徴とする半導体素子の製造方法。
【請求項２】
前記第３工程における熱処理の温度は、前記シリコン層に含まれるＳｉと前記金属層の構成元素とが反応し得る温度以上であって、前記炭化シリコン基板に含まれるＳｉＣと前記金属層の構成元素とが実質的に反応しない温度であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記金属層は、前記シリコン層に含まれるＳｉと反応して前記オーミック電極となるシリサイドを生成し得る金属材料によって構成された第１金属層と、前記第１金属層上に積層された第２金属層とを有する多層構成であることを特徴とする請求項１又は請求項２に記載の半導体素子の製造方法。
【請求項４】
前記金属層は、少なくとも前記シリコン層と接する側がニッケル層によって構成されていることを特徴とする請求項１〜請求項３のいずれかに記載の半導体素子の製造方法。
【請求項５】
前記第３工程における熱処理の温度は、４００℃以上８００℃未満であることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記第３工程において形成される前記シリサイド層は、主としてＮｉＳｉよりなることを特徴とする請求項４又は請求項５に記載の半導体素子の製造方法。
【請求項７】
前記第１工程において、前記炭化シリコン基板上に、前記シリコン層を形成した後、前記シリコン層を前記オーミック電極形成領域に対応するようにパターニングすることを特徴とする請求項１〜請求項６のいずれかに記載の半導体素子の製造方法。
【請求項８】
前記第１工程に先立って、前記炭化シリコン基板表面のオーミック電極形成領域以外の領域に酸化シリコン層を形成し、
前記第１工程において、前記炭化シリコン基板に対する成膜レートと前記酸化シリコン層に対する成膜レートとの差を利用して、前記炭化シリコン基板の前記オーミック電極形成領域に、前記シリコン層を選択的に形成することを特徴とする請求項１〜請求項６のいずれかに記載の半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１３−５８５８７（Ｐ２０１３−５８５８７Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１１−１９５７４３（Ｐ２０１１−１９５７４３）
【出願日】平成２３年９月８日（２０１１．９．８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２３年９月８日（２０１１．９．８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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