半導体装置の製造方法
【課題】配線基板の裏面電極に傷が付くのを防ぐことができる半導体装置の製造方法を得る。
【解決手段】表面に表面電極１２ａ，１２ｂ，１２ｃ、裏面に裏面電極１４ａ，１４ｂを持つ配線基板１０を形成する。配線基板１０の裏面において、ダイシングライン部３２に、裏面電極１４ａ，１４ｂより厚いソルダーレジスト３４を形成する。配線基板１０を製造装置３６上にソルダーレジスト３４を介して固定し、配線基板１０の表面に半導体チップ１６を搭載し、半導体チップ１６と表面電極１２ｃを金ワイヤ２２により接続し、これらを樹脂２４により封止する。樹脂封止された配線基板１０をダイシングライン部３２に沿ってダイシングする。
【解決手段】表面に表面電極１２ａ，１２ｂ，１２ｃ、裏面に裏面電極１４ａ，１４ｂを持つ配線基板１０を形成する。配線基板１０の裏面において、ダイシングライン部３２に、裏面電極１４ａ，１４ｂより厚いソルダーレジスト３４を形成する。配線基板１０を製造装置３６上にソルダーレジスト３４を介して固定し、配線基板１０の表面に半導体チップ１６を搭載し、半導体チップ１６と表面電極１２ｃを金ワイヤ２２により接続し、これらを樹脂２４により封止する。樹脂封止された配線基板１０をダイシングライン部３２に沿ってダイシングする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板の表面に半導体チップを搭載する半導体装置の製造方法に関し、特に配線基板の裏面電極に傷が付くのを防ぐことができる半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
増幅用トランジスタを有する半導体チップを配線基板上に搭載した半導体装置が提案されている（例えば、特許文献１参照）。このような半導体装置は、パッケージ基板上に半導体チップとチップ部品を搭載したモノリシックマイクロ波集積回路(MMIC: Monolitic Microwave IC)として実現される。
【０００３】
【特許文献１】特開平１０−４３２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
配線基板の表面に半導体チップなどを搭載する際に、配線基板を製造装置（治工具）に固定する必要がある。この際に、配線基板の裏面電極が製造装置に接触し、裏面電極のＡｕメッキに傷が付くという問題がある。これにより、裏面電極の下地の金属がむき出しとなり、酸化し、半田濡れ性が悪くなってしまう。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は、配線基板の裏面電極に傷が付くのを防ぐことができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００６】
本発明は、表面に表面電極、裏面に裏面電極が設けられた配線基板を形成する工程と、前記配線基板の裏面において、ダイシングライン部に、前記裏面電極より厚いソルダーレジストを形成する工程と、前記配線基板を製造装置上に前記ソルダーレジストを介して固定し、前記配線基板の表面に半導体チップを搭載する工程と、前記半導体チップと前記表面電極をワイヤにより接続する工程と、前記半導体チップ及び前記ワイヤを樹脂により封止する工程と、樹脂封止された前記配線基板を前記ダイシングライン部に沿ってダイシングを行う工程とを備えることを特徴とする半導体装置の製造方法である。
【発明の効果】
【０００７】
本発明により、配線基板の裏面電極に傷が付くのを防ぐことができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は、本発明の実施の形態に係る半導体装置を示す上面図であり、図２は断面図である。ただし、配線基板１０の内部構造については図示を省略している。なお、半導体装置の平面形状は３ｍｍ角の正方形である。
【０００９】
Ａｕメッキなどにより配線基板１０の表面に表面電極１２ａ，１２ｂ，１２ｃが形成され、裏面に裏面電極１４ａ，１４ｂが形成されている。配線基板１０の表面電極１２ａ上に、ＧａＡｓなどで構成された半導体チップ１６がダイボンド材により実装されている。また、配線基板１０の表面電極１２ｂ上に他のチップ部品１８が半田により実装されている。配線基板１０上のソルダーレジスト２０は半田の流れ止めとして機能している。半導体チップ１６と配線基板１０上の表面電極１２ｃが金ワイヤ２２により接続されている。これらの半導体チップ１６、チップ部品１８、表面電極１２ａ，１２ｂ，１２ｃ及び金ワイヤ２２は樹脂２４により封止されている。
【００１０】
図３は、本発明の実施の形態１に係る半導体装置の等価回路を示す図である。図示のように、この半導体装置は高周波電力増幅器である。
【００１１】
半導体チップ１６は、増幅用トランジスタＴｒ１，Ｔｒ２と、バイアス回路Ｂと、整合回路Ａ１，Ａ２，Ａ３とを有する。また、配線基板１０は、端子Ｐｉｎ，Ｐｏｕｔ，Ｖｒｅｆ，Ｖｃｂ，Ｖｃ１，Ｖｃ２と、バイアスラインＬ１，Ｌ２と、端子Ｖｃ１，Ｖｃ２と接地点との間にそれぞれ設けられたバイアスコンデンサＣ１，Ｃ２と、出力側ＤＣカット用コンデンサＣ３とを有する。
【００１２】
前段の増幅用トランジスタＴｒ１のベースは、整合回路Ａ１を介して端子Ｐｉｎに接続されている。後段の増幅用トランジスタＴｒ２のベースは、整合回路Ａ２を介して前段の増幅用トランジスタＴｒ１のコレクタに接続されている。後段の増幅用トランジスタＴｒ２のコレクタは、整合回路Ａ３及び出力側ＤＣカット用コンデンサＣ３を介して端子Ｐｏｕｔに接続されている。増幅用トランジスタＴｒ１，Ｔｒ２のコレクタには、それぞれバイアスラインＬ１，Ｌ２を介して端子Ｖｃ１，Ｖｃ２から駆動電圧が印加される。増幅用トランジスタＴｒ１，Ｔｒ２のエミッタは接地されている。
【００１３】
また、バイアス回路Ｂには端子Ｖｒｅｆを介して基準電圧が印加され、端子Ｖｃｂを介して駆動電圧が印加される。この駆動電圧に応じてバイアス回路Ｂは、増幅用トランジスタＴｒ１，Ｔｒ２のベースに電圧を供給して、増幅用トランジスタＴｒ１，Ｔｒ２を駆動する。そして、端子Ｐｉｎから入力された高周波信号は、増幅用トランジスタＴｒ１，Ｔｒ２により増幅されて、端子Ｐｏｕｔから出力される。
【００１４】
図４は、本発明の実施の形態１に係る配線基板を示す断面図である。図５〜８は、それぞれ図４のＡ−Ａ´，Ｂ−Ｂ´，Ｃ−Ｃ´，Ｄ−Ｄ´における上面図である。
【００１５】
複数の樹脂材２６ａ，２６ｂ，２６ｃと複数の導体２８ａ，２８ｂが交互に重なっている。最下層の樹脂材２６ａの下面に、接地電極である裏面電極１４ａと、電極端子である裏面電極１４ｂが設けられている。裏面電極１４ｂと導体２８ａはビアホール３０ａにより、導体２８ａと導体２８ｂはビアホール３０ｂにより、導体２８ｂと表面電極１２ｃはビアホール３０ｃによりそれぞれ電気的に接続されている。
【００１６】
本実施の形態では、樹脂材２６ｂがコア基板であり、その上下に設けられた樹脂材２６ａ，２６ｃがビルドアップ材である。最下層の樹脂材２６ａの上面に設けられた導体２８ａは、増幅用トランジスタＴｒ１，Ｔｒ２に駆動電圧を供給するためのバイアスラインＬ１，Ｌ２を有する。
【００１７】
上記の半導体装置の製造方法について図面を参照しながら説明する。まず、図９に示すように、表面に表面電極１２ａ，１２ｂ，１２ｃ、裏面に裏面電極１４ａ，１４ｂを持つ配線基板１０を形成する。そして、図１０の下面図に示すように、配線基板１０の裏面において、ダイシングライン部３２に、裏面電極１４ａ，１４ｂより厚いソルダーレジスト３４を形成する。
【００１８】
次に、図１１に示すように、配線基板１０を製造装置３６上にソルダーレジスト３４を介して固定する。この状態で、配線基板１０の表面に半導体チップ１６を搭載する。そして、半導体チップ１６と表面電極１２ｃを金ワイヤ２２により接続する。これらの半導体チップ１６、チップ部品１８、表面電極１２ａ，１２ｂ，１２ｃ及び金ワイヤ２２を樹脂２４により封止する。
【００１９】
次に、図１２に示すように、ダイシングブレード３８を用いて、樹脂封止された配線基板１０をダイシングライン部３２に沿ってダイシングする。この際、ダイシングライン部３２に配置されたソルダーレジスト３４も除去される。以上の工程により、本発明の実施の形態１に係る半導体装置が製造される。
【００２０】
上記のように配線基板１０の裏面にソルダーレジスト３４を設けたことで裏面電極１４ａ，１４ｂが製造装置３６に接触しないため、配線基板１０の裏面電極１４ａ，１４ｂに傷が付くのを防ぐことができる。
【００２１】
実施の形態２．
本実施の形態では、図１３に示すように、ソルダーレジスト３４の幅をダイシングライン部３２の幅より広くする。これにより、ダイシング後に例えば１００μｍ程度の幅のソルダーレジスト３４が残るが、実施の形態１と同様の効果を得ることができる。
【００２２】
実施の形態３．
本実施の形態では、図１４に示すように、ソルダーレジスト３４の幅をダイシングライン部３２の幅より狭くする。これにより、ソルダーレジスト３４の位置が多少ずれた場合でも、製品にソルダーレジスト３４が残らないようにすることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１に係る半導体装置を示す上面図である。
【図２】本発明の実施の形態１に係る半導体装置を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の等価回路を示す図である。
【図４】本発明の実施の形態１に係る多層基板を示す断面図である。
【図５】図４のＡ−Ａ´における上面図である。
【図６】図４のＢ−Ｂ´における上面図である。
【図７】図４のＣ−Ｃ´における上面図である。
【図８】図４のＤ−Ｄ´における上面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を説明するための下面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図１４】本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【００２４】
１０ 配線基板
１２ａ，１２ｂ，１２ｃ 表面電極
１４ａ，１４ｂ 裏面電極
１６ 半導体チップ
１８ チップ部品
２２ 金ワイヤ
２４ 樹脂
３２ ダイシングライン部
３４ ソルダーレジスト
３６ 製造装置
【技術分野】
【０００１】
本発明は、配線基板の表面に半導体チップを搭載する半導体装置の製造方法に関し、特に配線基板の裏面電極に傷が付くのを防ぐことができる半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
増幅用トランジスタを有する半導体チップを配線基板上に搭載した半導体装置が提案されている（例えば、特許文献１参照）。このような半導体装置は、パッケージ基板上に半導体チップとチップ部品を搭載したモノリシックマイクロ波集積回路(MMIC: Monolitic Microwave IC)として実現される。
【０００３】
【特許文献１】特開平１０−４３２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
配線基板の表面に半導体チップなどを搭載する際に、配線基板を製造装置（治工具）に固定する必要がある。この際に、配線基板の裏面電極が製造装置に接触し、裏面電極のＡｕメッキに傷が付くという問題がある。これにより、裏面電極の下地の金属がむき出しとなり、酸化し、半田濡れ性が悪くなってしまう。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は、配線基板の裏面電極に傷が付くのを防ぐことができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００６】
本発明は、表面に表面電極、裏面に裏面電極が設けられた配線基板を形成する工程と、前記配線基板の裏面において、ダイシングライン部に、前記裏面電極より厚いソルダーレジストを形成する工程と、前記配線基板を製造装置上に前記ソルダーレジストを介して固定し、前記配線基板の表面に半導体チップを搭載する工程と、前記半導体チップと前記表面電極をワイヤにより接続する工程と、前記半導体チップ及び前記ワイヤを樹脂により封止する工程と、樹脂封止された前記配線基板を前記ダイシングライン部に沿ってダイシングを行う工程とを備えることを特徴とする半導体装置の製造方法である。
【発明の効果】
【０００７】
本発明により、配線基板の裏面電極に傷が付くのを防ぐことができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は、本発明の実施の形態に係る半導体装置を示す上面図であり、図２は断面図である。ただし、配線基板１０の内部構造については図示を省略している。なお、半導体装置の平面形状は３ｍｍ角の正方形である。
【０００９】
Ａｕメッキなどにより配線基板１０の表面に表面電極１２ａ，１２ｂ，１２ｃが形成され、裏面に裏面電極１４ａ，１４ｂが形成されている。配線基板１０の表面電極１２ａ上に、ＧａＡｓなどで構成された半導体チップ１６がダイボンド材により実装されている。また、配線基板１０の表面電極１２ｂ上に他のチップ部品１８が半田により実装されている。配線基板１０上のソルダーレジスト２０は半田の流れ止めとして機能している。半導体チップ１６と配線基板１０上の表面電極１２ｃが金ワイヤ２２により接続されている。これらの半導体チップ１６、チップ部品１８、表面電極１２ａ，１２ｂ，１２ｃ及び金ワイヤ２２は樹脂２４により封止されている。
【００１０】
図３は、本発明の実施の形態１に係る半導体装置の等価回路を示す図である。図示のように、この半導体装置は高周波電力増幅器である。
【００１１】
半導体チップ１６は、増幅用トランジスタＴｒ１，Ｔｒ２と、バイアス回路Ｂと、整合回路Ａ１，Ａ２，Ａ３とを有する。また、配線基板１０は、端子Ｐｉｎ，Ｐｏｕｔ，Ｖｒｅｆ，Ｖｃｂ，Ｖｃ１，Ｖｃ２と、バイアスラインＬ１，Ｌ２と、端子Ｖｃ１，Ｖｃ２と接地点との間にそれぞれ設けられたバイアスコンデンサＣ１，Ｃ２と、出力側ＤＣカット用コンデンサＣ３とを有する。
【００１２】
前段の増幅用トランジスタＴｒ１のベースは、整合回路Ａ１を介して端子Ｐｉｎに接続されている。後段の増幅用トランジスタＴｒ２のベースは、整合回路Ａ２を介して前段の増幅用トランジスタＴｒ１のコレクタに接続されている。後段の増幅用トランジスタＴｒ２のコレクタは、整合回路Ａ３及び出力側ＤＣカット用コンデンサＣ３を介して端子Ｐｏｕｔに接続されている。増幅用トランジスタＴｒ１，Ｔｒ２のコレクタには、それぞれバイアスラインＬ１，Ｌ２を介して端子Ｖｃ１，Ｖｃ２から駆動電圧が印加される。増幅用トランジスタＴｒ１，Ｔｒ２のエミッタは接地されている。
【００１３】
また、バイアス回路Ｂには端子Ｖｒｅｆを介して基準電圧が印加され、端子Ｖｃｂを介して駆動電圧が印加される。この駆動電圧に応じてバイアス回路Ｂは、増幅用トランジスタＴｒ１，Ｔｒ２のベースに電圧を供給して、増幅用トランジスタＴｒ１，Ｔｒ２を駆動する。そして、端子Ｐｉｎから入力された高周波信号は、増幅用トランジスタＴｒ１，Ｔｒ２により増幅されて、端子Ｐｏｕｔから出力される。
【００１４】
図４は、本発明の実施の形態１に係る配線基板を示す断面図である。図５〜８は、それぞれ図４のＡ−Ａ´，Ｂ−Ｂ´，Ｃ−Ｃ´，Ｄ−Ｄ´における上面図である。
【００１５】
複数の樹脂材２６ａ，２６ｂ，２６ｃと複数の導体２８ａ，２８ｂが交互に重なっている。最下層の樹脂材２６ａの下面に、接地電極である裏面電極１４ａと、電極端子である裏面電極１４ｂが設けられている。裏面電極１４ｂと導体２８ａはビアホール３０ａにより、導体２８ａと導体２８ｂはビアホール３０ｂにより、導体２８ｂと表面電極１２ｃはビアホール３０ｃによりそれぞれ電気的に接続されている。
【００１６】
本実施の形態では、樹脂材２６ｂがコア基板であり、その上下に設けられた樹脂材２６ａ，２６ｃがビルドアップ材である。最下層の樹脂材２６ａの上面に設けられた導体２８ａは、増幅用トランジスタＴｒ１，Ｔｒ２に駆動電圧を供給するためのバイアスラインＬ１，Ｌ２を有する。
【００１７】
上記の半導体装置の製造方法について図面を参照しながら説明する。まず、図９に示すように、表面に表面電極１２ａ，１２ｂ，１２ｃ、裏面に裏面電極１４ａ，１４ｂを持つ配線基板１０を形成する。そして、図１０の下面図に示すように、配線基板１０の裏面において、ダイシングライン部３２に、裏面電極１４ａ，１４ｂより厚いソルダーレジスト３４を形成する。
【００１８】
次に、図１１に示すように、配線基板１０を製造装置３６上にソルダーレジスト３４を介して固定する。この状態で、配線基板１０の表面に半導体チップ１６を搭載する。そして、半導体チップ１６と表面電極１２ｃを金ワイヤ２２により接続する。これらの半導体チップ１６、チップ部品１８、表面電極１２ａ，１２ｂ，１２ｃ及び金ワイヤ２２を樹脂２４により封止する。
【００１９】
次に、図１２に示すように、ダイシングブレード３８を用いて、樹脂封止された配線基板１０をダイシングライン部３２に沿ってダイシングする。この際、ダイシングライン部３２に配置されたソルダーレジスト３４も除去される。以上の工程により、本発明の実施の形態１に係る半導体装置が製造される。
【００２０】
上記のように配線基板１０の裏面にソルダーレジスト３４を設けたことで裏面電極１４ａ，１４ｂが製造装置３６に接触しないため、配線基板１０の裏面電極１４ａ，１４ｂに傷が付くのを防ぐことができる。
【００２１】
実施の形態２．
本実施の形態では、図１３に示すように、ソルダーレジスト３４の幅をダイシングライン部３２の幅より広くする。これにより、ダイシング後に例えば１００μｍ程度の幅のソルダーレジスト３４が残るが、実施の形態１と同様の効果を得ることができる。
【００２２】
実施の形態３．
本実施の形態では、図１４に示すように、ソルダーレジスト３４の幅をダイシングライン部３２の幅より狭くする。これにより、ソルダーレジスト３４の位置が多少ずれた場合でも、製品にソルダーレジスト３４が残らないようにすることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１に係る半導体装置を示す上面図である。
【図２】本発明の実施の形態１に係る半導体装置を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の等価回路を示す図である。
【図４】本発明の実施の形態１に係る多層基板を示す断面図である。
【図５】図４のＡ−Ａ´における上面図である。
【図６】図４のＢ−Ｂ´における上面図である。
【図７】図４のＣ−Ｃ´における上面図である。
【図８】図４のＤ−Ｄ´における上面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を説明するための下面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図１４】本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【００２４】
１０ 配線基板
１２ａ，１２ｂ，１２ｃ 表面電極
１４ａ，１４ｂ 裏面電極
１６ 半導体チップ
１８ チップ部品
２２ 金ワイヤ
２４ 樹脂
３２ ダイシングライン部
３４ ソルダーレジスト
３６ 製造装置
【特許請求の範囲】
【請求項１】
表面に表面電極、裏面に裏面電極を持つ配線基板を形成する工程と、
前記配線基板の裏面において、ダイシングライン部に、前記裏面電極より厚いソルダーレジストを形成する工程と、
前記配線基板を製造装置上に前記ソルダーレジストを介して固定し、前記配線基板の表面に半導体チップを搭載し、前記半導体チップと前記表面電極をワイヤにより接続し、前記半導体チップ及び前記ワイヤを樹脂により封止する工程と、
樹脂封止された前記配線基板を前記ダイシングライン部に沿ってダイシングする工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記ソルダーレジストの幅を前記ダイシングライン部の幅より広くすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ソルダーレジストの幅を前記ダイシングライン部の幅より狭くすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１】
表面に表面電極、裏面に裏面電極を持つ配線基板を形成する工程と、
前記配線基板の裏面において、ダイシングライン部に、前記裏面電極より厚いソルダーレジストを形成する工程と、
前記配線基板を製造装置上に前記ソルダーレジストを介して固定し、前記配線基板の表面に半導体チップを搭載し、前記半導体チップと前記表面電極をワイヤにより接続し、前記半導体チップ及び前記ワイヤを樹脂により封止する工程と、
樹脂封止された前記配線基板を前記ダイシングライン部に沿ってダイシングする工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記ソルダーレジストの幅を前記ダイシングライン部の幅より広くすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ソルダーレジストの幅を前記ダイシングライン部の幅より狭くすることを特徴とする請求項１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１０−２１２７５（Ｐ２０１０−２１２７５Ａ）
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願番号】特願２００８−１７９２０８（Ｐ２００８−１７９２０８）
【出願日】平成２０年７月９日（２００８．７．９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願日】平成２０年７月９日（２００８．７．９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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