半導体装置の製造方法
【課題】 単結晶構造の柱状構造を有する半導体装置の製造方法を提供する。
【解決手段】 半導体基板上に単結晶の柱状構造を形成する方法であって、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に溝を形成し、前記溝の底部に少なくとも前記半導体基板の一部を露出させる工程と、前記溝内部に少なくともゲルマニウムを含む埋め込み膜を形成する工程と、熱処理により前記埋め込み膜を溶融させる工程と、溶融した前記埋め込み膜を、前記半導体基板をシードとして単結晶化する工程とを備えることを特徴とする半導体装置の製造方法。
【解決手段】 半導体基板上に単結晶の柱状構造を形成する方法であって、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に溝を形成し、前記溝の底部に少なくとも前記半導体基板の一部を露出させる工程と、前記溝内部に少なくともゲルマニウムを含む埋め込み膜を形成する工程と、熱処理により前記埋め込み膜を溶融させる工程と、溶融した前記埋め込み膜を、前記半導体基板をシードとして単結晶化する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に結晶欠陥を抑制した単結晶構造の柱状構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ技術は、微細化によってその発展を遂げてきたが、微細化が進行するにつれて加工が困難となること、また微細化しても性能向上に繋がらないこと等から、微細化はその限界に近づきつつある。この限界を打破する方法の一つが、ＬＳＩを三次元化するやり方である。三次元化の一つの方法は、通常は半導体基板の表面と平行方向に形成されるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を縦積み、すなわち半導体基板の表面と垂直方向に形成することによって、平面的な微細化によらずに、高集積化を実現することができる。
【０００３】
半導体基板の表面と平行方向に構成されるＭＯＳＦＥＴ（以下、平面構造のＭＯＳＦＥＴと称する）では、単結晶構造の半導体基板をチャネルとして用いることが可能である一方、半導体基板の表面と垂直方向に形成されるＭＯＳＦＥＴ（以下、垂直構造のＭＯＳＦＥＴと称する）を実現しようとすると、チャネルとなる単結晶構造のシリコンあるいはシリコンゲルマニウム等の柱を形成しなければならない。
【０００４】
平面構造であれば、絶縁膜上に単結晶シリコン、ゲルマニウム、あるいはシリコンゲルマニウム膜を作製する方法として、それらの膜を形成した後に融点以上の温度で熱処理することで、その降温の際の結晶化時に単結晶状態で固化させることができる方法が開示されている（非特許文献１参照。）。この方法はＭＯＳＦＥＴを平面上に形成する場合には有効であるが、シリコン、ゲルマニウム、あるいはシリコンゲルマニウム膜が単結晶の半導体基板に接している必要があるため、２層以上に積層化することはできなかった。
【０００５】
また、単結晶構造のシリコンあるいはシリコンゲルマニウムの柱構造を実現しようとしても、ＭＯＳＦＥＴのチャネルとなる領域を単結晶化することは困難である。例えば、半導体基板上に絶縁膜を形成し、その絶縁膜中に深い溝を掘りシリコンあるいはシリコンゲルマニウムを埋め込んでも、単結晶とはならず多結晶となってしまう。また、その溝の底部に単結晶シリコンを設けて、そこをシードとして単結晶を成長させようとしても、その接触部付近が単結晶化するに留まり、全体を単結晶化することはできない。また、上記の非特許文献１と同じ方法を用いたとしても、アスペクト比の高い柱状構造では結晶欠陥が生じてしまうことが問題となっていた。
【０００６】
上記のように、単結晶構造の柱状構造を形成することが実現することができなかったため、垂直構造のＭＯＳＦＥＴを形成することが困難となっている問題があった。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】第５６回応用物理学関係連合講演会 講演予稿集 ３０ｐ−Ｅ−２
【発明の概要】
【発明が解決しようとする課題】
【０００８】
結晶欠陥を抑制した単結晶構造の柱状構造を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体装置の製造方法は、半導体基板上に単結晶の柱状構造を形成する方法であって、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に溝を形成し、前記溝の底部に少なくとも前記半導体基板の一部を露出させる工程と、前記溝内部に少なくともゲルマニウムを含む埋め込み膜を形成する工程と、熱処理により前記埋め込み膜を溶融させる工程と、溶融した前記埋め込み膜を、前記半導体基板をシードとして単結晶化する工程とを備えることを特徴とする。
【００１０】
また、本発明の別態様による半導体装置の製造方法は、半導体基板上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜に溝を形成し、前記第一の絶縁膜の溝の底部に少なくとも前記半導体基板の一部を露出させる工程と、前記第一の絶縁膜の溝内部に少なくともゲルマニウムを含む第一の埋め込み膜を形成する工程と、前記埋め込み膜及び絶縁膜上に第二の絶縁膜を形成する工程と、前記第二の絶縁膜に溝を形成し、前記第二の絶縁膜の溝の底部に少なくとも前記第一の埋め込み膜の一部を露出させる工程と、前記第二の絶縁膜の溝内部に少なくともゲルマニウムを含む第二の埋め込み膜を形成する工程と、熱処理により前記第一及び第二の埋め込み膜を溶融させる工程と、溶融した前記第一及び第二の埋め込み膜を、前記半導体基板をシードとして単結晶化する工程とを備えることを特徴とする。
【００１１】
さらに、本発明の別態様による半導体装置の製造方法は、半導体基板上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜上にシード層を形成する工程と、前記シード層をパターニングする工程と、パターニングされた前記シード層及び前記第一の絶縁膜上に第二の絶縁膜を形成する工程と、前記第二の絶縁膜に溝を形成し、前記溝の底部に少なくとも前記シード層の一部を露出させる工程と、前記溝内部に少なくともゲルマニウムを含む埋め込み膜を形成する工程と、熱処理により前記埋め込み膜を溶融させる工程と、溶融した前記埋め込み膜を、前記シード層をシードとして単結晶化する工程とを備えることを特徴とする。
【００１２】
さらに、本発明の別態様による半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に溝を形成する工程と、前記溝内部に少なくともゲルマニウムを含む埋め込み膜を形成する工程と、前記絶縁膜上の前記埋め込み膜を除去する工程と、前記絶縁膜上の前記埋め込み膜除去後、前記埋め込み膜上にシード層を形成する工程と、前記シード層形成後、熱処理により前記埋め込み膜を溶融させる工程と、溶融した前記埋め込み膜を、前記シード層をシードとして単結晶化する工程とを備えることを特徴とする。
【発明の効果】
【００１３】
単結晶構造の柱状構造を有する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施例に係る半導体装置を模式的に示した斜視図である。
【図２】本発明の第１の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図３】本発明の第１の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図４】本発明の第２の実施例に係る半導体装置を模式的に示した断面図である。
【図５】本発明の第３の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図６】本発明の第３の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図７】本発明の第４の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図８】本発明の第４の実施例に係る半導体装置を模式的に示した断面図である。
【図９】本発明の第５の実施例に係る半導体装置を模式的に示した断面図である。
【図１０】本発明の第６の実施例に係る半導体装置を模式的に示した断面図である。
【図１１】本発明の第７の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図１２】本発明の第７の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図１３】本発明の第７の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図１４】本発明の第７の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図１５】本発明の第８の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図１６】本発明の第８の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図１７】本発明の第８の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図１８】本発明の第９の実施例に係る半導体装置を模式的に示した断面図である。
【図１９】本発明の第９の実施例に係る半導体装置を模式的に示した断面図である。
【図２０】本発明の第９の実施例に係る半導体装置の説明図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を参照しながら説明する。
【実施例１】
【００１６】
図１は本発明の第１の実施例に係る半導体装置を模式的に示した斜視図である。シリコン基板１上に形成されたＳｉＯ２膜２中に複数のゲルマニウム膜からなる柱状構造が形成されている。
【００１７】
図２及び図３は本発明の第１の実施例に係る半導体装置の製造方法を模式的に示した工程図である。以後の工程図は図１に示したＡ−Ａ´面で切断した断面図で表している。図２及び図３を用いて第１の実施例に係る半導体装置の製造方法について説明する。まず、公知のプロセスにより、図２（ａ）に示すように、単結晶シリコン基板１上に絶縁膜であるＳｉＯ２膜２を、例えば、ＣＶＤ（Chemical Vapor Deposition）法等を用いて厚さ５μｍで堆積する。この後、図２（ｂ）に示すように、深さが単結晶シリコン基板１表面に到達するようにＳｉＯ２膜２に複数個の溝３を形成する。溝３の断面形状はほぼ正方形で、その一辺の長さを２５ｎｍとした。
【００１８】
図２（ｂ）で溝３の断面形状はほぼ正方形としたが、その形状が例えば円形であっても構わない。実際に５ｎｍの径を有する溝３を形成した場合にも、同様の単結晶化が実現できた。径（正方形の場合には対角線の長さ）を大きくする場合には、溝３の深さの半分以下、例えば、溝３の深さが１μｍのときは、穴の径は５００ｎｍ以下であることが望ましい。
【００１９】
これは、溝３の深さに対して径が大きくなりすぎると、溝３中に形成するゲルマニウムの量に対して融点の高い単結晶シリコン基板１と接している領域の割合が大きくなる。そのため、後述する単結晶化を行った際に、結晶化のスタートポイントが多数形成されてしまうため、一つの溝の中のゲルマニウムを、単一の結晶で構成することが難しくなるためと考えられる。
【００２０】
続いて、図３（ａ）に示すように、公知のＣＶＤ法等により、溝３が埋まるように溝３内部及びＳｉＯ２膜２上にゲルマニウム膜４を堆積し、ＳｉＯ２膜２上に形成された不要なゲルマニウム膜４を除去する。ここでゲルマニウム膜４の堆積は、温度４００℃、ソースガスとしてＧｅＨ４を用いて成膜速度０．３ｎｍ／ｍｉｎで行った。堆積直後のゲルマニウム膜４は多結晶となっている。
【００２１】
その後、図３（ｂ）に示すように、窒素雰囲気中で、温度９８０℃で１秒間の短時間熱処理（ＲＴＡ：Rapid Thermal Annealing）を行う。このＲＴＡで、ゲルマニウム膜４を一旦溶融する。溶融後、温度が低下するとゲルマニウム膜４は再び結晶化する、この結晶化の際に、ゲルマニウム膜４は底部で接している単結晶シリコン基板１の結晶性を引継いだ単結晶ゲルマニウム膜５となる。このときシリコン基板１とゲルマニウム膜４の接している界面付近の領域においては、シリコンゲルマニウム（以下、ＳｉＧｅと称する。）混晶領域６が形成される。このＳｉＧｅ混晶領域６は底部ではシリコン基板１と、上部では単結晶ゲルマニウム膜５と接しており、その両方の格子定数が異なるため、欠陥を含んだ単結晶となっている。
【００２２】
ここで、ＲＴＡ温度は９８０℃としたが、温度を変化させてゲルマニウム膜４の結晶化状態を調べたところ、９６０℃以上が必要であること、また１３００℃以上ではゲルマニウム膜４の一部が昇華して消失してしまう可能性が考えられるが、少なくともゲルマニウム膜４の融点以上かつ、単結晶シリコン基板１の融点未満であれば実施可能であると考えられる。
【００２３】
ゲルマニウム膜４の堆積温度は、４００℃より高くしても可能であるが、５５０℃以上になると、ゲルマニウム膜４形成時のカバレージが劣化し、結晶化後の単結晶ゲルマニウム膜５と溝３との間に空洞が残ってしまう可能性がある。また、４００℃よりも低温化することもでき、その場合には堆積された膜はアモルファスゲルマニウム膜となるが、成膜速度が遅くなるため、実用性が低下するという問題があり、ゲルマニウム膜４の堆積温度は４００℃前後であることが望ましい。
【実施例２】
【００２４】
前記した実施例１では溝３に埋め込む材料として、ゲルマニウム膜４を用いたが、本実施例ではこれに代えて、図４に示すように、Ｓｉを原子数比で２０％含有する混晶のシリコンゲルマニウム膜を用いた。シリコンのソースガスとしては、例えば、モノシラン（ＳｉＨ４）あるいはジシラン（Ｓｉ２Ｈ６）等を用いることができる。
【００２５】
製造工程は前記した実施例１と一部を除き同様の工程であるのでここでは詳細な説明は省略する。ＳｉＧｅ膜を溝３が埋まるように溝３内部及びＳｉＯ２膜２上にゲルマニウム膜４を堆積し、ＳｉＯ２膜２上に形成された不要なＳｉＧｅ膜を除去する。その後、１０４５℃、1秒間の熱処理を行った。この処理により、実施例１と同様に、単結晶シリコン基板１の結晶性を引継いだ単結晶ＳｉＧｅ膜７を形成することができる。
【００２６】
なお、ＳｉＧｅ膜中のシリコンとゲルマニウムはどの組成比でも安定な共晶状態を形成できる。ゲルマニウムの融点は９３８℃、シリコンの融点は１４１４℃であるため、シリコンとゲルマニウムの融点はこの間の温度となるが、Ｓｉの組成比が高くなるほどそのＳｉＧｅ膜の融点は高くなるが、少なくともＳｉＧｅ膜の融点以上かつ、単結晶シリコン基板１の融点未満であれば実施可能であると考えられる。
【実施例３】
【００２７】
前記した実施例１及び実施例２では、単結晶ゲルマニウム膜５や単結晶ＳｉＧｅ膜７を結晶化させる場合に単結晶シリコン基板１を全ての膜のシードとして用いたが、本実施例ではそれぞれの溝にシードが形成されている。
【００２８】
図５及び図６は本発明の第３の実施例に係る半導体装置の製造方法を模式的に示した工程図である。 図５及び図６を用いて第３の実施例に係る半導体装置の製造方法について説明する。
【００２９】
まず、図５（ａ）に示すように、単結晶シリコン基板８上にＳｉＯ２膜９を、例えば、熱酸化法等を用いて形成する。この後、図５（ｂ）に示すように、ＳｉＯ２膜８上に多結晶シリコン膜１０を例えば５ｎｍの厚さで形成する。続いて、リソグラフィ等の技術を用いて多結晶シリコン膜１０をパターニングする。本実施例では、パターニングにより２５ｎｍ角の多結晶シリコン膜９を複数形成した。
【００３０】
次に、図５（ｃ）に示すように、ＳｉＯ２膜９及びパターニングされた多結晶シリコン膜１０上にＳｉＯ２膜１０を例えばＣＶＤ法等を用いて厚さ５μｍで堆積する。次いで、図６（ａ）に示すように、ＳｉＯ２膜１１をリソグラフィ等の技術を用いてパターニングし、ＳｉＯ２膜１１に複数個の溝１２を形成する。ここで、ＳｉＯ２膜１１のパターニングにおいて形成された溝１２の開口の位置及び形状は、パターニングされた多結晶シリコン膜９と対応している。
【００３１】
溝１２を形成後、溝１２が埋まるように溝１２内部及びＳｉＯ２膜１１上にゲルマニウム膜を堆積し、ＳｉＯ２膜１１上に形成された不要なゲルマニウム膜を除去する。この後、９７５℃で１秒間の熱処理を行い、図６（ｂ）に示すように、単結晶ゲルマニウム膜１３を形成した。単結晶ゲルマニウム膜１３の結晶状態を透過型電子顕微鏡で調べたところ、それぞれの溝の中のゲルマニウム膜は、すべて単結晶化していることが判明した。
【００３２】
本実施例では前記した実施例１と異なり、個々の単結晶ゲルマニウム膜１３の結晶方位は、それぞれ異なっていた。これはシードとなる多結晶シリコン膜１０の結晶方位が、場所によってランダムであり、単結晶ゲルマニウムがそれを引継いで結晶化したためと考えられる。また、多結晶シリコン膜１０が複数の結晶からなるにもかかわらず、ゲルマニウム膜が単結晶化したのは、多結晶シリコン膜１０中の特定の一つの結晶が基点となった結晶化が起こっているためと考えられる。
【００３３】
本実施例では図６（ａ）に示した工程においてＳｉＯ２膜１１のパターニングを行って溝１２を形成しているが、溝１２の開口の位置及び形状はパターニングされた多結晶シリコン膜１０と必ずしも一致している必要はない。このパターニングを意図的にずらしたところ、溝１２の底部に少しでも多結晶シリコン膜１０が露出している場合には、単結晶ゲルマニウム膜１３が形成できることが確認された。また、パターニングがずれた場合は、溝１２の底部に露出する多結晶シリコン膜１０の面積が減少する、言い換えればシードとなる多結晶シリコン膜１０の露出面積が減少する。そのため、同時に２つ以上の結晶粒がシードとなってしまう確率が低下し、結晶性の良い単結晶ゲルマニウム膜１３を形成することができる。パターニングが一致している場合と比較して、３ｎｍ程度のずれがあれば、上記の効果が得られることが判明した。
【００３４】
本実施例では、シードとして多結晶シリコン膜１０を、溝１２を埋める材料としてゲルマニウム膜を用いたが、シードとして多結晶シリコンゲルマニウム膜を、埋める材料としてシリコンゲルマニウム膜を用いても構わない。この場合には少なくとも、埋める材料が結晶化する際に、結晶化を端部のみからスタートするようにすること、すなわちシードとなる領域の融点が埋める材料と比較して相対的に高くなるようにすれば良い。具体的には、シード領域の多結晶シリコンゲルマニウム膜中のゲルマニウム濃度が、埋める材料であるシリコンゲルマニウム膜中のゲルマニウム濃度よりも低ければよい。少なくとも２０％程度の濃度差があれば、融点は約１００℃異なるため、容易に本実施例に記載の半導体装置の製造方法を実施することができる。
【実施例４】
【００３５】
前記した実施例１〜３ではいずれも溝の形成、およびゲルマニウム膜の堆積を１回で行う方法について説明を行った。しかし、高アスペクト比の柱状構造を形成しようとした場合、溝を一括で加工することや溝の内部にカバレージ良く膜を形成することは困難である。
【００３６】
そこで本実施例では、複数回に分けて溝及び埋め込み膜の形成を行っている。図７（ａ）に示すように、前記した実施例１と同様の工程により一層目のＳｉＯ２膜１４及びゲルマニウム膜１５を形成する。ただしこの時、ゲルマニウム膜１５の結晶化は行わない。続いて、図７（ｂ）に示すように、一層目のＳｉＯ２膜１４及びゲルマニウム膜１５上に二層目のＳｉＯ２膜１６を堆積し、開口を形成する。この時、マスク等のずれによってＳｉＯ２膜１６の開口とゲルマニウム膜１５とが一致しない場合があるが、ＳｉＯ２膜１６の開口の底部に少なくともゲルマニウム膜１５が露出していれば問題ない。この工程を繰り返すことにより、複数の層を積層し、アスペクト比の高い柱状構造を形成することができる。続いて、図８に示すように、全ての層を積層してから一括で熱処理を行うことにより、アスペクト比の高い溝内部に形成された埋め込み材料の結晶化を容易に行うことができる。
【００３７】
また、溝の底面から結晶化が起こるように加熱条件に調整するとより結晶性の良い単結晶ゲルマニウム膜を形成することができるため望ましい。具体的な方法としては、加熱中に加熱光の波長を短くしていくことにより下層にまで光が達しなくなるため、シードに接している底面部から結晶化させるようにすることができる。例えば、波長が１μｍ以上のシリコンを透過しやすい光と、１μｍ以下のシリコンを透過しにくい光とを組み合わせると、その効果をうまく利用することが可能となる。
【実施例５】
【００３８】
前記した実施例４では、積層された複数の層の中に埋め込まれる材料を組成の同じ材料としたが、本実施例では各層毎に異なる材料が埋め込まれている。
【００３９】
例えば、図９に示すように、最も下層の溝には、シリコンとゲルマニウムの濃度比が５０％ずつの第一のＳｉＧｅ膜１７が、二層目の溝にはシリコンとゲルマニウムの濃度比がそれぞれ２５％と７５％の第二のＳｉＧｅ膜１８、そして三層目の溝にはゲルマニウム膜１９が埋め込まれている。このように構成することで、一括して熱処理を行い溶融する際に、すべての層に埋め込み材料が溶融する温度（本実施例の場合には、最下層のＳｉＧｅ膜１７の融点）とすることで、それらの膜が結晶化する際に基板に近い領域から順次固化させることができる。従って、埋め込み材料の結晶化が基板に近い側から進むことになり、途中でシード以外の部分が結晶化することなく結晶化することができる。
【００４０】
なお、本実施例に記載した材料に限らず、下層から上層になるほど溝に埋め込まれている材料の融点が低くなっていれば本実施形態に記載された効果を得ることができる。例えば、シリコン、ゲルマニウム、あるいはシリコンゲルマニウムの融点を変化させるような材料であるカーボン等を添加することで、それぞれの膜の融点を調整しても構わない。
【００４１】
本実施例では、前記のように下層から上層になるほど溝に埋め込まれている材料の融点が低くなっているため、各層を形成するごとに溝内の埋め込み材料を結晶化してもよい。所定の層を結晶化させる温度を、その層よりも下の層の埋め込み材料を溶融しない温度を選択することによって、埋め込み材料の結晶化が基板に近い側から進むため、アスペクト比の高い溝内部に形成された埋め込み材料の結晶化を容易に行うことができる。
【実施例６】
【００４２】
前記した実施例１〜５では溝を埋めるためのゲルマニウム膜あるいはシリコンゲルマニウム膜の成膜は、各層ごとに単一の条件で行なったが、本実施例では複数の条件によって成膜を行っている。
【００４３】
具体的には、図１０（ａ）に示すように、ＳｉＯ２膜２０中に形成された溝２１の内壁に約３ｎｍの厚さでゲルマニウムとシリコンの組成比が５０％ずつのＳｉＧｅ膜２１を成膜する。続いて、ＳｉＧｅ膜２２上にゲルマニウム膜２３を形成することによって溝２１を埋め込む。続いて、図１０（ｂ）に示すように、熱処理を行うことによって溝２１中に形成されたＳｉＧｅ膜２１及びゲルマニウム膜２３が溶融して溝内に均一濃度の単結晶ＳｉＧｅ膜２４が形成される。ここで、均一とはＳｉＧｅ膜２２及びゲルマニウム膜２３を構成している元素が一様に分布していることを指しているため、シリコン基板等から拡散してくる元素に関しては省略している。
【００４４】
一般的にゲルマニウム濃度が高い膜は絶縁膜上への平滑な成膜が困難であるが、前記のように、まず比較的ゲルマニウム濃度の低い膜を形成してから比較的ゲルマニウム濃度の高い膜で溝２１を埋め込むことにより、比較的ゲルマニウム濃度の高い膜であっても容易に溝２１内に形成することができる。またこのゲルマニウム濃度の低い膜は、ゲルマニウムを含まないシリコンだけからなる、アモルファスシリコン膜、あるいは多結晶シリコン膜でもよい。
【００４５】
また、本実施例において溝２１内に形成したそれぞれの膜の厚さや組成を変化させることによって、単結晶化する膜の組成を自由に変化させることができる。
【実施例７】
【００４６】
図１１乃至図１３は本発明の第７の実施例に係る半導体装置の製造方法を模式的に示した工程図である。図１１乃至図１３を用いて第７の実施例に係る半導体装置の製造方法について説明する。まず、公知のプロセスにより、図１１（ａ）に示すように、単結晶シリコン基板２５上にＳｉＯ２膜２６を、例えば、ＣＶＤ法等を用いて厚さ５μｍで堆積する。この後、図１１（ｂ）に示すように、深さが単結晶シリコン基板２５表面に到達するようにＳｉＯ２膜２６に複数個の溝２７を形成する。溝２７の断面形状はほぼ正方形で、その一辺の長さを２５ｎｍとした。
【００４７】
続いて、図１２（ａ）に示すように、溝２７内部及びＳｉＯ２膜２６上にＧｅ濃度３０％のＳｉＧｅ膜２８を堆積し、ＳｉＯ２膜２６上に形成された不要なＳｉＧｅ膜２８を除去する。ここでＳｉＧｅ膜２８の堆積は、温度５００℃、ソースガスとしてＳｉ２Ｈ６及びＧｅＨ４を用いて成膜速度０．３ｎｍ／ｍｉｎで行った。次に、図１２（ｂ）に示すように、酸素雰囲気中で、温度１０２５℃で1分間の熱処理を行ってＳｉＧｅ膜２８の表面にＳｉＯ２膜２９を形成する。この酸素雰囲気中での熱処理で、ＳｉＧｅ膜２８中のＳｉ原子のみが選択的に酸化されるため、酸化されていない部分のＧｅ濃度が向上する。本実施例ではＧｅ濃度は８５％程度まで凝集された。
【００４８】
次いで、図１３に示すように、窒素雰囲気中で、温度１０５０℃で１秒間の短時間熱処理（ＲＴＡ）を行う。このＲＴＡで、ＳｉＧｅ膜２８を一旦溶融する。溶融後、温度が低下するとＳｉＧｅ膜２８は再び結晶化する、この結晶化の際に、ＳｉＧｅ膜２８は底部で接している単結晶シリコン基板２５の結晶性を引継いだ単結晶ＳｉＧｅ膜３０となる。また、ＳｉＧｅ膜２８の表面に形成されたＳｉＯ２膜２９は、再結晶化の熱処理の際にＳｉＧｅ膜２８が凝集することを抑制する効果を有している。
【００４９】
前記した実施例６に記載した通り、ゲルマニウム濃度が高い膜は絶縁膜上への平滑な成膜が困難であるが、本実施例のように、まず比較的ゲルマニウム濃度の低い膜を形成してから表面を酸化することでゲルマニウム濃度を向上させることができるため、高アスペクト比を有する溝内に容易にゲルマニウム濃度の高い膜を形成することができる。
【００５０】
なお、本実施例では、ＳｉＧｅ膜２８の酸化工程と溶融工程を別工程として行ったが、温度や加熱時間等を調整することによって酸化工程時にまとめて実施しても構わない。例えば、図１２（ｂ）の工程において、酸素雰囲気中で、温度１０５０℃で1分間の熱処理を行うと、ＳｉＯ２膜２９が形成されるとともにＧｅ濃度が８０％程度に濃縮された時点でＳｉＧｅ膜２８の溶融が進行する。その後、酸素熱処理の降温時に底部で接している単結晶シリコン基板２５の結晶性を引継いだ単結晶ＳｉＧｅ膜となる。
【００５１】
本実施例ではＳｉＯ２膜２９を残したまま熱処理により溶融結晶化したが、ＳｉＯ２膜２９をエッチング除去し、その後熱処理により溶融して単結晶化してもよい。この場合には図１４に示すように、溶融時に溝２７内部の空洞が埋まるように流動するため、結晶化した単結晶ＳｉＧｅ膜３０の高さは低くなる。
【実施例８】
【００５２】
図１５乃至図１７は本発明の第８の実施例に係る半導体装置の製造方法を模式的に示した工程図である。図１５乃至図１７を用いて第８の実施例に係る半導体装置の製造方法について説明する。本実施例は前記した実施例３と同様に、絶縁膜上に単結晶ゲルマニウム柱を形成するものであるが絶縁膜上にシード層を形成しない点で実施例３と異なる。
【００５３】
まず、図１５（ａ）に示すように、単結晶シリコン基板３１上に下層の絶縁膜となるＳｉＯ２膜３２を、例えば、熱酸化法やＣＶＤ法等を用いて形成する。このＳｉＯ２膜３２上にＳｉＯ２膜３３を例えばＣＶＤ法等を用いて厚さ５μｍで堆積する。ここで、下層の絶縁膜とその上に形成される絶縁膜は別の種類の膜であっても構わない。次いで、図１５（ｂ）に示すように、ＳｉＯ２膜３３をリソグラフィ等の技術を用いてパターニングし、ＳｉＯ２膜３３に複数個の溝３４を形成する。溝３４は下層の絶縁膜となるＳｉＯ２膜３２の表面が露出する深さで形成する。
【００５４】
なお、単結晶シリコン基板３１上にＳｉＯ２膜３３を直接形成し、溝３４のエッチング条件を調整することによって溝３４の底部にＳｉＯ２膜３３の一部が残るようにしても構わない。
【００５５】
溝３４を形成後、図１６（ａ）に示すように、溝３４が埋まるように溝３４内部及びＳｉＯ２膜３３上にゲルマニウム膜３５を堆積し、ＳｉＯ２膜３３上に形成された不要なゲルマニウム膜を除去する。続いて、ＳｉＯ２膜３３及びゲルマニウム膜３５上に多結晶シリコン膜３６を堆積する。この後、９７５℃で１秒間の熱処理を行い、図１６（ｂ）に示すように、単結晶ゲルマニウム膜３７を形成した。
【００５６】
本実施例においても前記した実施例３と同様に、個々の単結晶ゲルマニウム膜３７の結晶方位は、それぞれ異なっていた。これはシードとなる多結晶シリコン膜３６の結晶方位が、場所によってランダムであり、単結晶ゲルマニウムがそれを引継いで結晶化したためと考えられる。また、多結晶シリコン膜３６が複数の結晶からなるにもかかわらず、ゲルマニウム膜が単結晶化したのは、多結晶シリコン膜３６中の特定の一つの結晶が基点となった結晶化が起こっているためと考えられる。
【００５７】
単結晶ゲルマニウム膜３７を形成後、多結晶シリコン膜３６を除去することによって溝３４内部に単結晶ゲルマニウム膜３７の柱状構造を形成することができる。本実施例では、ＳｉＯ２膜３３上に形成された不要なゲルマニウム膜を除去し、ゲルマニウム膜３５と多結晶シリコン膜３６との接触面積を溝３４の開口程度に抑えることによって溝３４内に単結晶ゲルマニウム膜３７を形成することができる。
【００５８】
なお、図１７（ａ）に示すように、図１６（ａ）のゲルマニウム膜除去工程においてゲルマニウム膜３５の表面をエッチングしても良い。続いて、図１７（ｂ）に示すように、ＳｉＯ２膜３３及びゲルマニウム膜３５上に多結晶シリコン膜３６を形成し、ＳｉＯ２膜３３上に形成された多結晶シリコン膜を除去する。
【００５９】
このような構造にすることにより、ゲルマニウム膜３５の溶融時に溝３４内部の空洞が埋まるように流動しても、多結晶シリコン膜３６が溶融ゲルマニウム膜３５とともに溝３４内で移動することができる。
【実施例９】
【００６０】
前記した実施例１〜８では溝が円柱或いは四角柱等の形状をしており、絶縁膜内の鉛直方向において一様に形成されていたが、本実施例では少なくとも溝の一部が、溝の上部開口面積よりも小さい断面積となっている。
【００６１】
図１８及び図１９は本発明の第９の実施例に係る半導体装置を模式的に示した断面図である。図１８及び図１９を用いて第９の実施例に係る半導体装置について説明する。前記した実施例１〜８において、溝内部に単結晶ゲルマニウム膜、或いは単結晶ＳｉＧｅ膜を成長させる場合、図３（ｂ）で示したように、その界面付近には欠陥を有するシリコンゲルマニウム（ＳｉＧｅ）領域が形成される。シリコン膜の上にシリコンの格子定数よりも大きい格子定数を有するゲルマニウム膜、或いはＳｉＧｅ膜が形成されるため、図１８に示すように、シード部から無数の結晶欠陥３８が発生する可能性がある。
【００６２】
この結晶欠陥３８は、シードのシリコン結晶の面方向に依存して発生するものであり、シード部の表面から所定の角度の方向へ延びるように発生する。当然のことながら、結晶欠陥３８が発生する領域を小さく抑えることが望ましい。本実施例では、溝の内部に、溝の上部開口面積よりも小さい断面積を有する領域が存在している。例えば、図１９（ａ）に示すように、シードが形成されている側である溝の下部開口面積が溝の上部開口面積よりも小さく形成し、溝内の所定の高さまで溝の下部開口面積と同じ領域を形成することにより、結晶欠陥３８が発生する領域を小さく抑えることができる。
【００６３】
また、図１９（ｂ）に示すように、溝の所定領域に溝の上部開口面積よりも小さい断面積を有する領域を形成すると、その領域よりも上に結晶欠陥３８が発生することを抑制することができる。
【００６４】
図１９（ａ）に示したように、溝の下部開口面積が溝の上部開口面積よりも小さく形成する場合は、結晶欠陥面とシリコン基板表面とがなす角をθ、溝の下部開口径をＸ、開口径が狭くなっている領域の高さをＹとすると、Ｙ＜Ｘ・ｔａｎθ（式１）を満たす条件にすることによって結晶欠陥が発生する領域を小さく抑えることができる。例えば、図２０に示すように、結晶欠陥面の面方位が（１１１）面、シリコン基板面に対して鉛直上向き方向を［１００］方向、シリコン基板面に対して平行方向を［１１０］方向と定義すると、結晶欠陥面とシリコン基板表面とがなす角θは５４．５度となるため、前記式１を満たすようにＸ及びＹを設定することが望ましい。
【００６５】
なお、前記した実施例１〜８ではアスペクト比が２以上のものを柱状構造として定義している。これは、アスペクト比（底面で、シードとなる単結晶と接している面の内の短編の長さと、高さとの比）を２以上とすることで、柱状構造の最上部まで到達する欠陥密度を大きく減ずることができることに起因している。すなわち、柱状構造の上部領域を結晶欠陥の少ない単結晶構造とすることができる。
【００６６】
特に、３以上とすることで、最上部に到達する欠陥はほとんどなくなる。またさらに、アスペクト比を４以上とすることで、その柱状構造中で、欠陥の存在する領域は、柱状構造の下半分以下の領域にほぼ限定されることになる。従って、アスペクト比を２以上とすることにより少なくとも一部に良好な結晶性を有する単結晶の柱状構造を得ることができる。
【００６７】
なお、本発明は前記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。
【符号の説明】
【００６８】
１、８、２５、３１ 単結晶シリコン基板
２、９、１１、１４、１６、２０、２６、２９、３２、３３ ＳｉＯ２膜
３、１２、２１、２７、３４ 溝
４、１９、２３、３５ ゲルマニウム膜
５、１３、１５、３７ 単結晶ゲルマニウム膜
６ シリコンゲルマニウム混晶領域
７、２４、３０ 単結晶ＳｉＧｅ膜
１０、３６ 多結晶シリコン膜
１７ 第一のＳｉＧｅ膜
１８ 第二のＳｉＧｅ膜
２２、２８ ＳｉＧｅ膜
３１ 結晶欠陥
【技術分野】
【０００１】
本発明は、半導体装置、特に結晶欠陥を抑制した単結晶構造の柱状構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ技術は、微細化によってその発展を遂げてきたが、微細化が進行するにつれて加工が困難となること、また微細化しても性能向上に繋がらないこと等から、微細化はその限界に近づきつつある。この限界を打破する方法の一つが、ＬＳＩを三次元化するやり方である。三次元化の一つの方法は、通常は半導体基板の表面と平行方向に形成されるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を縦積み、すなわち半導体基板の表面と垂直方向に形成することによって、平面的な微細化によらずに、高集積化を実現することができる。
【０００３】
半導体基板の表面と平行方向に構成されるＭＯＳＦＥＴ（以下、平面構造のＭＯＳＦＥＴと称する）では、単結晶構造の半導体基板をチャネルとして用いることが可能である一方、半導体基板の表面と垂直方向に形成されるＭＯＳＦＥＴ（以下、垂直構造のＭＯＳＦＥＴと称する）を実現しようとすると、チャネルとなる単結晶構造のシリコンあるいはシリコンゲルマニウム等の柱を形成しなければならない。
【０００４】
平面構造であれば、絶縁膜上に単結晶シリコン、ゲルマニウム、あるいはシリコンゲルマニウム膜を作製する方法として、それらの膜を形成した後に融点以上の温度で熱処理することで、その降温の際の結晶化時に単結晶状態で固化させることができる方法が開示されている（非特許文献１参照。）。この方法はＭＯＳＦＥＴを平面上に形成する場合には有効であるが、シリコン、ゲルマニウム、あるいはシリコンゲルマニウム膜が単結晶の半導体基板に接している必要があるため、２層以上に積層化することはできなかった。
【０００５】
また、単結晶構造のシリコンあるいはシリコンゲルマニウムの柱構造を実現しようとしても、ＭＯＳＦＥＴのチャネルとなる領域を単結晶化することは困難である。例えば、半導体基板上に絶縁膜を形成し、その絶縁膜中に深い溝を掘りシリコンあるいはシリコンゲルマニウムを埋め込んでも、単結晶とはならず多結晶となってしまう。また、その溝の底部に単結晶シリコンを設けて、そこをシードとして単結晶を成長させようとしても、その接触部付近が単結晶化するに留まり、全体を単結晶化することはできない。また、上記の非特許文献１と同じ方法を用いたとしても、アスペクト比の高い柱状構造では結晶欠陥が生じてしまうことが問題となっていた。
【０００６】
上記のように、単結晶構造の柱状構造を形成することが実現することができなかったため、垂直構造のＭＯＳＦＥＴを形成することが困難となっている問題があった。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】第５６回応用物理学関係連合講演会 講演予稿集 ３０ｐ−Ｅ−２
【発明の概要】
【発明が解決しようとする課題】
【０００８】
結晶欠陥を抑制した単結晶構造の柱状構造を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体装置の製造方法は、半導体基板上に単結晶の柱状構造を形成する方法であって、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に溝を形成し、前記溝の底部に少なくとも前記半導体基板の一部を露出させる工程と、前記溝内部に少なくともゲルマニウムを含む埋め込み膜を形成する工程と、熱処理により前記埋め込み膜を溶融させる工程と、溶融した前記埋め込み膜を、前記半導体基板をシードとして単結晶化する工程とを備えることを特徴とする。
【００１０】
また、本発明の別態様による半導体装置の製造方法は、半導体基板上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜に溝を形成し、前記第一の絶縁膜の溝の底部に少なくとも前記半導体基板の一部を露出させる工程と、前記第一の絶縁膜の溝内部に少なくともゲルマニウムを含む第一の埋め込み膜を形成する工程と、前記埋め込み膜及び絶縁膜上に第二の絶縁膜を形成する工程と、前記第二の絶縁膜に溝を形成し、前記第二の絶縁膜の溝の底部に少なくとも前記第一の埋め込み膜の一部を露出させる工程と、前記第二の絶縁膜の溝内部に少なくともゲルマニウムを含む第二の埋め込み膜を形成する工程と、熱処理により前記第一及び第二の埋め込み膜を溶融させる工程と、溶融した前記第一及び第二の埋め込み膜を、前記半導体基板をシードとして単結晶化する工程とを備えることを特徴とする。
【００１１】
さらに、本発明の別態様による半導体装置の製造方法は、半導体基板上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜上にシード層を形成する工程と、前記シード層をパターニングする工程と、パターニングされた前記シード層及び前記第一の絶縁膜上に第二の絶縁膜を形成する工程と、前記第二の絶縁膜に溝を形成し、前記溝の底部に少なくとも前記シード層の一部を露出させる工程と、前記溝内部に少なくともゲルマニウムを含む埋め込み膜を形成する工程と、熱処理により前記埋め込み膜を溶融させる工程と、溶融した前記埋め込み膜を、前記シード層をシードとして単結晶化する工程とを備えることを特徴とする。
【００１２】
さらに、本発明の別態様による半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に溝を形成する工程と、前記溝内部に少なくともゲルマニウムを含む埋め込み膜を形成する工程と、前記絶縁膜上の前記埋め込み膜を除去する工程と、前記絶縁膜上の前記埋め込み膜除去後、前記埋め込み膜上にシード層を形成する工程と、前記シード層形成後、熱処理により前記埋め込み膜を溶融させる工程と、溶融した前記埋め込み膜を、前記シード層をシードとして単結晶化する工程とを備えることを特徴とする。
【発明の効果】
【００１３】
単結晶構造の柱状構造を有する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施例に係る半導体装置を模式的に示した斜視図である。
【図２】本発明の第１の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図３】本発明の第１の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図４】本発明の第２の実施例に係る半導体装置を模式的に示した断面図である。
【図５】本発明の第３の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図６】本発明の第３の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図７】本発明の第４の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図８】本発明の第４の実施例に係る半導体装置を模式的に示した断面図である。
【図９】本発明の第５の実施例に係る半導体装置を模式的に示した断面図である。
【図１０】本発明の第６の実施例に係る半導体装置を模式的に示した断面図である。
【図１１】本発明の第７の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図１２】本発明の第７の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図１３】本発明の第７の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図１４】本発明の第７の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図１５】本発明の第８の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図１６】本発明の第８の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図１７】本発明の第８の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図１８】本発明の第９の実施例に係る半導体装置を模式的に示した断面図である。
【図１９】本発明の第９の実施例に係る半導体装置を模式的に示した断面図である。
【図２０】本発明の第９の実施例に係る半導体装置の説明図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を参照しながら説明する。
【実施例１】
【００１６】
図１は本発明の第１の実施例に係る半導体装置を模式的に示した斜視図である。シリコン基板１上に形成されたＳｉＯ２膜２中に複数のゲルマニウム膜からなる柱状構造が形成されている。
【００１７】
図２及び図３は本発明の第１の実施例に係る半導体装置の製造方法を模式的に示した工程図である。以後の工程図は図１に示したＡ−Ａ´面で切断した断面図で表している。図２及び図３を用いて第１の実施例に係る半導体装置の製造方法について説明する。まず、公知のプロセスにより、図２（ａ）に示すように、単結晶シリコン基板１上に絶縁膜であるＳｉＯ２膜２を、例えば、ＣＶＤ（Chemical Vapor Deposition）法等を用いて厚さ５μｍで堆積する。この後、図２（ｂ）に示すように、深さが単結晶シリコン基板１表面に到達するようにＳｉＯ２膜２に複数個の溝３を形成する。溝３の断面形状はほぼ正方形で、その一辺の長さを２５ｎｍとした。
【００１８】
図２（ｂ）で溝３の断面形状はほぼ正方形としたが、その形状が例えば円形であっても構わない。実際に５ｎｍの径を有する溝３を形成した場合にも、同様の単結晶化が実現できた。径（正方形の場合には対角線の長さ）を大きくする場合には、溝３の深さの半分以下、例えば、溝３の深さが１μｍのときは、穴の径は５００ｎｍ以下であることが望ましい。
【００１９】
これは、溝３の深さに対して径が大きくなりすぎると、溝３中に形成するゲルマニウムの量に対して融点の高い単結晶シリコン基板１と接している領域の割合が大きくなる。そのため、後述する単結晶化を行った際に、結晶化のスタートポイントが多数形成されてしまうため、一つの溝の中のゲルマニウムを、単一の結晶で構成することが難しくなるためと考えられる。
【００２０】
続いて、図３（ａ）に示すように、公知のＣＶＤ法等により、溝３が埋まるように溝３内部及びＳｉＯ２膜２上にゲルマニウム膜４を堆積し、ＳｉＯ２膜２上に形成された不要なゲルマニウム膜４を除去する。ここでゲルマニウム膜４の堆積は、温度４００℃、ソースガスとしてＧｅＨ４を用いて成膜速度０．３ｎｍ／ｍｉｎで行った。堆積直後のゲルマニウム膜４は多結晶となっている。
【００２１】
その後、図３（ｂ）に示すように、窒素雰囲気中で、温度９８０℃で１秒間の短時間熱処理（ＲＴＡ：Rapid Thermal Annealing）を行う。このＲＴＡで、ゲルマニウム膜４を一旦溶融する。溶融後、温度が低下するとゲルマニウム膜４は再び結晶化する、この結晶化の際に、ゲルマニウム膜４は底部で接している単結晶シリコン基板１の結晶性を引継いだ単結晶ゲルマニウム膜５となる。このときシリコン基板１とゲルマニウム膜４の接している界面付近の領域においては、シリコンゲルマニウム（以下、ＳｉＧｅと称する。）混晶領域６が形成される。このＳｉＧｅ混晶領域６は底部ではシリコン基板１と、上部では単結晶ゲルマニウム膜５と接しており、その両方の格子定数が異なるため、欠陥を含んだ単結晶となっている。
【００２２】
ここで、ＲＴＡ温度は９８０℃としたが、温度を変化させてゲルマニウム膜４の結晶化状態を調べたところ、９６０℃以上が必要であること、また１３００℃以上ではゲルマニウム膜４の一部が昇華して消失してしまう可能性が考えられるが、少なくともゲルマニウム膜４の融点以上かつ、単結晶シリコン基板１の融点未満であれば実施可能であると考えられる。
【００２３】
ゲルマニウム膜４の堆積温度は、４００℃より高くしても可能であるが、５５０℃以上になると、ゲルマニウム膜４形成時のカバレージが劣化し、結晶化後の単結晶ゲルマニウム膜５と溝３との間に空洞が残ってしまう可能性がある。また、４００℃よりも低温化することもでき、その場合には堆積された膜はアモルファスゲルマニウム膜となるが、成膜速度が遅くなるため、実用性が低下するという問題があり、ゲルマニウム膜４の堆積温度は４００℃前後であることが望ましい。
【実施例２】
【００２４】
前記した実施例１では溝３に埋め込む材料として、ゲルマニウム膜４を用いたが、本実施例ではこれに代えて、図４に示すように、Ｓｉを原子数比で２０％含有する混晶のシリコンゲルマニウム膜を用いた。シリコンのソースガスとしては、例えば、モノシラン（ＳｉＨ４）あるいはジシラン（Ｓｉ２Ｈ６）等を用いることができる。
【００２５】
製造工程は前記した実施例１と一部を除き同様の工程であるのでここでは詳細な説明は省略する。ＳｉＧｅ膜を溝３が埋まるように溝３内部及びＳｉＯ２膜２上にゲルマニウム膜４を堆積し、ＳｉＯ２膜２上に形成された不要なＳｉＧｅ膜を除去する。その後、１０４５℃、1秒間の熱処理を行った。この処理により、実施例１と同様に、単結晶シリコン基板１の結晶性を引継いだ単結晶ＳｉＧｅ膜７を形成することができる。
【００２６】
なお、ＳｉＧｅ膜中のシリコンとゲルマニウムはどの組成比でも安定な共晶状態を形成できる。ゲルマニウムの融点は９３８℃、シリコンの融点は１４１４℃であるため、シリコンとゲルマニウムの融点はこの間の温度となるが、Ｓｉの組成比が高くなるほどそのＳｉＧｅ膜の融点は高くなるが、少なくともＳｉＧｅ膜の融点以上かつ、単結晶シリコン基板１の融点未満であれば実施可能であると考えられる。
【実施例３】
【００２７】
前記した実施例１及び実施例２では、単結晶ゲルマニウム膜５や単結晶ＳｉＧｅ膜７を結晶化させる場合に単結晶シリコン基板１を全ての膜のシードとして用いたが、本実施例ではそれぞれの溝にシードが形成されている。
【００２８】
図５及び図６は本発明の第３の実施例に係る半導体装置の製造方法を模式的に示した工程図である。 図５及び図６を用いて第３の実施例に係る半導体装置の製造方法について説明する。
【００２９】
まず、図５（ａ）に示すように、単結晶シリコン基板８上にＳｉＯ２膜９を、例えば、熱酸化法等を用いて形成する。この後、図５（ｂ）に示すように、ＳｉＯ２膜８上に多結晶シリコン膜１０を例えば５ｎｍの厚さで形成する。続いて、リソグラフィ等の技術を用いて多結晶シリコン膜１０をパターニングする。本実施例では、パターニングにより２５ｎｍ角の多結晶シリコン膜９を複数形成した。
【００３０】
次に、図５（ｃ）に示すように、ＳｉＯ２膜９及びパターニングされた多結晶シリコン膜１０上にＳｉＯ２膜１０を例えばＣＶＤ法等を用いて厚さ５μｍで堆積する。次いで、図６（ａ）に示すように、ＳｉＯ２膜１１をリソグラフィ等の技術を用いてパターニングし、ＳｉＯ２膜１１に複数個の溝１２を形成する。ここで、ＳｉＯ２膜１１のパターニングにおいて形成された溝１２の開口の位置及び形状は、パターニングされた多結晶シリコン膜９と対応している。
【００３１】
溝１２を形成後、溝１２が埋まるように溝１２内部及びＳｉＯ２膜１１上にゲルマニウム膜を堆積し、ＳｉＯ２膜１１上に形成された不要なゲルマニウム膜を除去する。この後、９７５℃で１秒間の熱処理を行い、図６（ｂ）に示すように、単結晶ゲルマニウム膜１３を形成した。単結晶ゲルマニウム膜１３の結晶状態を透過型電子顕微鏡で調べたところ、それぞれの溝の中のゲルマニウム膜は、すべて単結晶化していることが判明した。
【００３２】
本実施例では前記した実施例１と異なり、個々の単結晶ゲルマニウム膜１３の結晶方位は、それぞれ異なっていた。これはシードとなる多結晶シリコン膜１０の結晶方位が、場所によってランダムであり、単結晶ゲルマニウムがそれを引継いで結晶化したためと考えられる。また、多結晶シリコン膜１０が複数の結晶からなるにもかかわらず、ゲルマニウム膜が単結晶化したのは、多結晶シリコン膜１０中の特定の一つの結晶が基点となった結晶化が起こっているためと考えられる。
【００３３】
本実施例では図６（ａ）に示した工程においてＳｉＯ２膜１１のパターニングを行って溝１２を形成しているが、溝１２の開口の位置及び形状はパターニングされた多結晶シリコン膜１０と必ずしも一致している必要はない。このパターニングを意図的にずらしたところ、溝１２の底部に少しでも多結晶シリコン膜１０が露出している場合には、単結晶ゲルマニウム膜１３が形成できることが確認された。また、パターニングがずれた場合は、溝１２の底部に露出する多結晶シリコン膜１０の面積が減少する、言い換えればシードとなる多結晶シリコン膜１０の露出面積が減少する。そのため、同時に２つ以上の結晶粒がシードとなってしまう確率が低下し、結晶性の良い単結晶ゲルマニウム膜１３を形成することができる。パターニングが一致している場合と比較して、３ｎｍ程度のずれがあれば、上記の効果が得られることが判明した。
【００３４】
本実施例では、シードとして多結晶シリコン膜１０を、溝１２を埋める材料としてゲルマニウム膜を用いたが、シードとして多結晶シリコンゲルマニウム膜を、埋める材料としてシリコンゲルマニウム膜を用いても構わない。この場合には少なくとも、埋める材料が結晶化する際に、結晶化を端部のみからスタートするようにすること、すなわちシードとなる領域の融点が埋める材料と比較して相対的に高くなるようにすれば良い。具体的には、シード領域の多結晶シリコンゲルマニウム膜中のゲルマニウム濃度が、埋める材料であるシリコンゲルマニウム膜中のゲルマニウム濃度よりも低ければよい。少なくとも２０％程度の濃度差があれば、融点は約１００℃異なるため、容易に本実施例に記載の半導体装置の製造方法を実施することができる。
【実施例４】
【００３５】
前記した実施例１〜３ではいずれも溝の形成、およびゲルマニウム膜の堆積を１回で行う方法について説明を行った。しかし、高アスペクト比の柱状構造を形成しようとした場合、溝を一括で加工することや溝の内部にカバレージ良く膜を形成することは困難である。
【００３６】
そこで本実施例では、複数回に分けて溝及び埋め込み膜の形成を行っている。図７（ａ）に示すように、前記した実施例１と同様の工程により一層目のＳｉＯ２膜１４及びゲルマニウム膜１５を形成する。ただしこの時、ゲルマニウム膜１５の結晶化は行わない。続いて、図７（ｂ）に示すように、一層目のＳｉＯ２膜１４及びゲルマニウム膜１５上に二層目のＳｉＯ２膜１６を堆積し、開口を形成する。この時、マスク等のずれによってＳｉＯ２膜１６の開口とゲルマニウム膜１５とが一致しない場合があるが、ＳｉＯ２膜１６の開口の底部に少なくともゲルマニウム膜１５が露出していれば問題ない。この工程を繰り返すことにより、複数の層を積層し、アスペクト比の高い柱状構造を形成することができる。続いて、図８に示すように、全ての層を積層してから一括で熱処理を行うことにより、アスペクト比の高い溝内部に形成された埋め込み材料の結晶化を容易に行うことができる。
【００３７】
また、溝の底面から結晶化が起こるように加熱条件に調整するとより結晶性の良い単結晶ゲルマニウム膜を形成することができるため望ましい。具体的な方法としては、加熱中に加熱光の波長を短くしていくことにより下層にまで光が達しなくなるため、シードに接している底面部から結晶化させるようにすることができる。例えば、波長が１μｍ以上のシリコンを透過しやすい光と、１μｍ以下のシリコンを透過しにくい光とを組み合わせると、その効果をうまく利用することが可能となる。
【実施例５】
【００３８】
前記した実施例４では、積層された複数の層の中に埋め込まれる材料を組成の同じ材料としたが、本実施例では各層毎に異なる材料が埋め込まれている。
【００３９】
例えば、図９に示すように、最も下層の溝には、シリコンとゲルマニウムの濃度比が５０％ずつの第一のＳｉＧｅ膜１７が、二層目の溝にはシリコンとゲルマニウムの濃度比がそれぞれ２５％と７５％の第二のＳｉＧｅ膜１８、そして三層目の溝にはゲルマニウム膜１９が埋め込まれている。このように構成することで、一括して熱処理を行い溶融する際に、すべての層に埋め込み材料が溶融する温度（本実施例の場合には、最下層のＳｉＧｅ膜１７の融点）とすることで、それらの膜が結晶化する際に基板に近い領域から順次固化させることができる。従って、埋め込み材料の結晶化が基板に近い側から進むことになり、途中でシード以外の部分が結晶化することなく結晶化することができる。
【００４０】
なお、本実施例に記載した材料に限らず、下層から上層になるほど溝に埋め込まれている材料の融点が低くなっていれば本実施形態に記載された効果を得ることができる。例えば、シリコン、ゲルマニウム、あるいはシリコンゲルマニウムの融点を変化させるような材料であるカーボン等を添加することで、それぞれの膜の融点を調整しても構わない。
【００４１】
本実施例では、前記のように下層から上層になるほど溝に埋め込まれている材料の融点が低くなっているため、各層を形成するごとに溝内の埋め込み材料を結晶化してもよい。所定の層を結晶化させる温度を、その層よりも下の層の埋め込み材料を溶融しない温度を選択することによって、埋め込み材料の結晶化が基板に近い側から進むため、アスペクト比の高い溝内部に形成された埋め込み材料の結晶化を容易に行うことができる。
【実施例６】
【００４２】
前記した実施例１〜５では溝を埋めるためのゲルマニウム膜あるいはシリコンゲルマニウム膜の成膜は、各層ごとに単一の条件で行なったが、本実施例では複数の条件によって成膜を行っている。
【００４３】
具体的には、図１０（ａ）に示すように、ＳｉＯ２膜２０中に形成された溝２１の内壁に約３ｎｍの厚さでゲルマニウムとシリコンの組成比が５０％ずつのＳｉＧｅ膜２１を成膜する。続いて、ＳｉＧｅ膜２２上にゲルマニウム膜２３を形成することによって溝２１を埋め込む。続いて、図１０（ｂ）に示すように、熱処理を行うことによって溝２１中に形成されたＳｉＧｅ膜２１及びゲルマニウム膜２３が溶融して溝内に均一濃度の単結晶ＳｉＧｅ膜２４が形成される。ここで、均一とはＳｉＧｅ膜２２及びゲルマニウム膜２３を構成している元素が一様に分布していることを指しているため、シリコン基板等から拡散してくる元素に関しては省略している。
【００４４】
一般的にゲルマニウム濃度が高い膜は絶縁膜上への平滑な成膜が困難であるが、前記のように、まず比較的ゲルマニウム濃度の低い膜を形成してから比較的ゲルマニウム濃度の高い膜で溝２１を埋め込むことにより、比較的ゲルマニウム濃度の高い膜であっても容易に溝２１内に形成することができる。またこのゲルマニウム濃度の低い膜は、ゲルマニウムを含まないシリコンだけからなる、アモルファスシリコン膜、あるいは多結晶シリコン膜でもよい。
【００４５】
また、本実施例において溝２１内に形成したそれぞれの膜の厚さや組成を変化させることによって、単結晶化する膜の組成を自由に変化させることができる。
【実施例７】
【００４６】
図１１乃至図１３は本発明の第７の実施例に係る半導体装置の製造方法を模式的に示した工程図である。図１１乃至図１３を用いて第７の実施例に係る半導体装置の製造方法について説明する。まず、公知のプロセスにより、図１１（ａ）に示すように、単結晶シリコン基板２５上にＳｉＯ２膜２６を、例えば、ＣＶＤ法等を用いて厚さ５μｍで堆積する。この後、図１１（ｂ）に示すように、深さが単結晶シリコン基板２５表面に到達するようにＳｉＯ２膜２６に複数個の溝２７を形成する。溝２７の断面形状はほぼ正方形で、その一辺の長さを２５ｎｍとした。
【００４７】
続いて、図１２（ａ）に示すように、溝２７内部及びＳｉＯ２膜２６上にＧｅ濃度３０％のＳｉＧｅ膜２８を堆積し、ＳｉＯ２膜２６上に形成された不要なＳｉＧｅ膜２８を除去する。ここでＳｉＧｅ膜２８の堆積は、温度５００℃、ソースガスとしてＳｉ２Ｈ６及びＧｅＨ４を用いて成膜速度０．３ｎｍ／ｍｉｎで行った。次に、図１２（ｂ）に示すように、酸素雰囲気中で、温度１０２５℃で1分間の熱処理を行ってＳｉＧｅ膜２８の表面にＳｉＯ２膜２９を形成する。この酸素雰囲気中での熱処理で、ＳｉＧｅ膜２８中のＳｉ原子のみが選択的に酸化されるため、酸化されていない部分のＧｅ濃度が向上する。本実施例ではＧｅ濃度は８５％程度まで凝集された。
【００４８】
次いで、図１３に示すように、窒素雰囲気中で、温度１０５０℃で１秒間の短時間熱処理（ＲＴＡ）を行う。このＲＴＡで、ＳｉＧｅ膜２８を一旦溶融する。溶融後、温度が低下するとＳｉＧｅ膜２８は再び結晶化する、この結晶化の際に、ＳｉＧｅ膜２８は底部で接している単結晶シリコン基板２５の結晶性を引継いだ単結晶ＳｉＧｅ膜３０となる。また、ＳｉＧｅ膜２８の表面に形成されたＳｉＯ２膜２９は、再結晶化の熱処理の際にＳｉＧｅ膜２８が凝集することを抑制する効果を有している。
【００４９】
前記した実施例６に記載した通り、ゲルマニウム濃度が高い膜は絶縁膜上への平滑な成膜が困難であるが、本実施例のように、まず比較的ゲルマニウム濃度の低い膜を形成してから表面を酸化することでゲルマニウム濃度を向上させることができるため、高アスペクト比を有する溝内に容易にゲルマニウム濃度の高い膜を形成することができる。
【００５０】
なお、本実施例では、ＳｉＧｅ膜２８の酸化工程と溶融工程を別工程として行ったが、温度や加熱時間等を調整することによって酸化工程時にまとめて実施しても構わない。例えば、図１２（ｂ）の工程において、酸素雰囲気中で、温度１０５０℃で1分間の熱処理を行うと、ＳｉＯ２膜２９が形成されるとともにＧｅ濃度が８０％程度に濃縮された時点でＳｉＧｅ膜２８の溶融が進行する。その後、酸素熱処理の降温時に底部で接している単結晶シリコン基板２５の結晶性を引継いだ単結晶ＳｉＧｅ膜となる。
【００５１】
本実施例ではＳｉＯ２膜２９を残したまま熱処理により溶融結晶化したが、ＳｉＯ２膜２９をエッチング除去し、その後熱処理により溶融して単結晶化してもよい。この場合には図１４に示すように、溶融時に溝２７内部の空洞が埋まるように流動するため、結晶化した単結晶ＳｉＧｅ膜３０の高さは低くなる。
【実施例８】
【００５２】
図１５乃至図１７は本発明の第８の実施例に係る半導体装置の製造方法を模式的に示した工程図である。図１５乃至図１７を用いて第８の実施例に係る半導体装置の製造方法について説明する。本実施例は前記した実施例３と同様に、絶縁膜上に単結晶ゲルマニウム柱を形成するものであるが絶縁膜上にシード層を形成しない点で実施例３と異なる。
【００５３】
まず、図１５（ａ）に示すように、単結晶シリコン基板３１上に下層の絶縁膜となるＳｉＯ２膜３２を、例えば、熱酸化法やＣＶＤ法等を用いて形成する。このＳｉＯ２膜３２上にＳｉＯ２膜３３を例えばＣＶＤ法等を用いて厚さ５μｍで堆積する。ここで、下層の絶縁膜とその上に形成される絶縁膜は別の種類の膜であっても構わない。次いで、図１５（ｂ）に示すように、ＳｉＯ２膜３３をリソグラフィ等の技術を用いてパターニングし、ＳｉＯ２膜３３に複数個の溝３４を形成する。溝３４は下層の絶縁膜となるＳｉＯ２膜３２の表面が露出する深さで形成する。
【００５４】
なお、単結晶シリコン基板３１上にＳｉＯ２膜３３を直接形成し、溝３４のエッチング条件を調整することによって溝３４の底部にＳｉＯ２膜３３の一部が残るようにしても構わない。
【００５５】
溝３４を形成後、図１６（ａ）に示すように、溝３４が埋まるように溝３４内部及びＳｉＯ２膜３３上にゲルマニウム膜３５を堆積し、ＳｉＯ２膜３３上に形成された不要なゲルマニウム膜を除去する。続いて、ＳｉＯ２膜３３及びゲルマニウム膜３５上に多結晶シリコン膜３６を堆積する。この後、９７５℃で１秒間の熱処理を行い、図１６（ｂ）に示すように、単結晶ゲルマニウム膜３７を形成した。
【００５６】
本実施例においても前記した実施例３と同様に、個々の単結晶ゲルマニウム膜３７の結晶方位は、それぞれ異なっていた。これはシードとなる多結晶シリコン膜３６の結晶方位が、場所によってランダムであり、単結晶ゲルマニウムがそれを引継いで結晶化したためと考えられる。また、多結晶シリコン膜３６が複数の結晶からなるにもかかわらず、ゲルマニウム膜が単結晶化したのは、多結晶シリコン膜３６中の特定の一つの結晶が基点となった結晶化が起こっているためと考えられる。
【００５７】
単結晶ゲルマニウム膜３７を形成後、多結晶シリコン膜３６を除去することによって溝３４内部に単結晶ゲルマニウム膜３７の柱状構造を形成することができる。本実施例では、ＳｉＯ２膜３３上に形成された不要なゲルマニウム膜を除去し、ゲルマニウム膜３５と多結晶シリコン膜３６との接触面積を溝３４の開口程度に抑えることによって溝３４内に単結晶ゲルマニウム膜３７を形成することができる。
【００５８】
なお、図１７（ａ）に示すように、図１６（ａ）のゲルマニウム膜除去工程においてゲルマニウム膜３５の表面をエッチングしても良い。続いて、図１７（ｂ）に示すように、ＳｉＯ２膜３３及びゲルマニウム膜３５上に多結晶シリコン膜３６を形成し、ＳｉＯ２膜３３上に形成された多結晶シリコン膜を除去する。
【００５９】
このような構造にすることにより、ゲルマニウム膜３５の溶融時に溝３４内部の空洞が埋まるように流動しても、多結晶シリコン膜３６が溶融ゲルマニウム膜３５とともに溝３４内で移動することができる。
【実施例９】
【００６０】
前記した実施例１〜８では溝が円柱或いは四角柱等の形状をしており、絶縁膜内の鉛直方向において一様に形成されていたが、本実施例では少なくとも溝の一部が、溝の上部開口面積よりも小さい断面積となっている。
【００６１】
図１８及び図１９は本発明の第９の実施例に係る半導体装置を模式的に示した断面図である。図１８及び図１９を用いて第９の実施例に係る半導体装置について説明する。前記した実施例１〜８において、溝内部に単結晶ゲルマニウム膜、或いは単結晶ＳｉＧｅ膜を成長させる場合、図３（ｂ）で示したように、その界面付近には欠陥を有するシリコンゲルマニウム（ＳｉＧｅ）領域が形成される。シリコン膜の上にシリコンの格子定数よりも大きい格子定数を有するゲルマニウム膜、或いはＳｉＧｅ膜が形成されるため、図１８に示すように、シード部から無数の結晶欠陥３８が発生する可能性がある。
【００６２】
この結晶欠陥３８は、シードのシリコン結晶の面方向に依存して発生するものであり、シード部の表面から所定の角度の方向へ延びるように発生する。当然のことながら、結晶欠陥３８が発生する領域を小さく抑えることが望ましい。本実施例では、溝の内部に、溝の上部開口面積よりも小さい断面積を有する領域が存在している。例えば、図１９（ａ）に示すように、シードが形成されている側である溝の下部開口面積が溝の上部開口面積よりも小さく形成し、溝内の所定の高さまで溝の下部開口面積と同じ領域を形成することにより、結晶欠陥３８が発生する領域を小さく抑えることができる。
【００６３】
また、図１９（ｂ）に示すように、溝の所定領域に溝の上部開口面積よりも小さい断面積を有する領域を形成すると、その領域よりも上に結晶欠陥３８が発生することを抑制することができる。
【００６４】
図１９（ａ）に示したように、溝の下部開口面積が溝の上部開口面積よりも小さく形成する場合は、結晶欠陥面とシリコン基板表面とがなす角をθ、溝の下部開口径をＸ、開口径が狭くなっている領域の高さをＹとすると、Ｙ＜Ｘ・ｔａｎθ（式１）を満たす条件にすることによって結晶欠陥が発生する領域を小さく抑えることができる。例えば、図２０に示すように、結晶欠陥面の面方位が（１１１）面、シリコン基板面に対して鉛直上向き方向を［１００］方向、シリコン基板面に対して平行方向を［１１０］方向と定義すると、結晶欠陥面とシリコン基板表面とがなす角θは５４．５度となるため、前記式１を満たすようにＸ及びＹを設定することが望ましい。
【００６５】
なお、前記した実施例１〜８ではアスペクト比が２以上のものを柱状構造として定義している。これは、アスペクト比（底面で、シードとなる単結晶と接している面の内の短編の長さと、高さとの比）を２以上とすることで、柱状構造の最上部まで到達する欠陥密度を大きく減ずることができることに起因している。すなわち、柱状構造の上部領域を結晶欠陥の少ない単結晶構造とすることができる。
【００６６】
特に、３以上とすることで、最上部に到達する欠陥はほとんどなくなる。またさらに、アスペクト比を４以上とすることで、その柱状構造中で、欠陥の存在する領域は、柱状構造の下半分以下の領域にほぼ限定されることになる。従って、アスペクト比を２以上とすることにより少なくとも一部に良好な結晶性を有する単結晶の柱状構造を得ることができる。
【００６７】
なお、本発明は前記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。
【符号の説明】
【００６８】
１、８、２５、３１ 単結晶シリコン基板
２、９、１１、１４、１６、２０、２６、２９、３２、３３ ＳｉＯ２膜
３、１２、２１、２７、３４ 溝
４、１９、２３、３５ ゲルマニウム膜
５、１３、１５、３７ 単結晶ゲルマニウム膜
６ シリコンゲルマニウム混晶領域
７、２４、３０ 単結晶ＳｉＧｅ膜
１０、３６ 多結晶シリコン膜
１７ 第一のＳｉＧｅ膜
１８ 第二のＳｉＧｅ膜
２２、２８ ＳｉＧｅ膜
３１ 結晶欠陥
【特許請求の範囲】
【請求項１】
半導体基板上に単結晶の柱状構造を形成する方法であって、
前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に溝を形成し、前記溝の底部に少なくとも前記半導体基板の一部を露出させる工程と、
前記溝内部に少なくともゲルマニウムを含む埋め込み膜を形成する工程と、
熱処理により前記埋め込み膜を溶融させる工程と、
溶融した前記埋め込み膜を、前記半導体基板をシードとして単結晶化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記熱処理は、前記半導体基板の融点未満かつ前記埋め込み膜の融点以上の温度で加熱することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記埋め込み膜はシリコンとゲルマニウムの混晶膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記埋め込み膜を溶融させる工程において、加熱中に加熱光の波長を前記加熱光の波長よりも短波長に変化させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記埋め込み膜を形成する工程は、第一の埋め込み膜を形成する工程と、
前記第一の埋め込み膜よりもゲルマニウム濃度の高い第一の埋め込み膜を形成する工程とを有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記埋め込み膜を溶融させる工程の前に、前記埋め込み膜を酸化する工程をさらに備えることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項７】
半導体基板上に第一の絶縁膜を形成する工程と、
前記第一の絶縁膜に溝を形成し、前記第一の絶縁膜の溝の底部に少なくとも前記半導体基板の一部を露出させる工程と、
前記第一の絶縁膜の溝内部に少なくともゲルマニウムを含む第一の埋め込み膜を形成する工程と、
前記埋め込み膜及び絶縁膜上に第二の絶縁膜を形成する工程と、
前記第二の絶縁膜に溝を形成し、前記第二の絶縁膜の溝の底部に少なくとも前記第一の埋め込み膜の一部を露出させる工程と、
前記第二の絶縁膜の溝内部に少なくともゲルマニウムを含む第二の埋め込み膜を形成する工程と、
熱処理により前記第一及び第二の埋め込み膜を溶融させる工程と、
溶融した前記第一及び第二の埋め込み膜を、前記半導体基板をシードとして単結晶化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記第一及び第二の埋め込み膜を溶融させる工程は、前記第二の埋め込み膜形成後に行われることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第一及び第二の埋め込み膜を溶融させる工程において、加熱中に加熱光の波長を前記加熱光の波長よりも短波長に変化させることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第一の埋め込み膜の融点は、前記第二の埋め込み膜の融点よりも高いことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１１】
半導体基板上に第一の絶縁膜を形成する工程と、
前記第一の絶縁膜上にシード層を形成する工程と、
前記シード層をパターニングする工程と、
パターニングされた前記シード層及び前記第一の絶縁膜上に第二の絶縁膜を形成する工程と、
前記第二の絶縁膜に溝を形成し、前記溝の底部に少なくとも前記シード層の一部を露出させる工程と、
前記溝内部に少なくともゲルマニウムを含む埋め込み膜を形成する工程と、
熱処理により前記埋め込み膜を溶融させる工程と、
溶融した前記埋め込み膜を、前記シード層をシードとして単結晶化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記シード層は、多結晶シリコン膜であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に溝を形成する工程と、
前記溝内部に少なくともゲルマニウムを含む埋め込み膜を形成する工程と、
前記絶縁膜上の前記埋め込み膜を除去する工程と、
前記絶縁膜上の前記埋め込み膜除去後、前記埋め込み膜上にシード層を形成する工程と、
前記シード層形成後、熱処理により前記埋め込み膜を溶融させる工程と、
溶融した前記埋め込み膜を、前記シード層をシードとして単結晶化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
前記絶縁膜上の前記埋め込み膜を除去する工程において、前記埋め込み膜表面の高さを前記溝の開口よりも低くし、前記シード層を形成する工程において、前記シード層を前記溝内部にのみ形成することを特徴とする半導体装置の製造方法。
【請求項１５】
少なくとも前記溝の一部が、前記溝の上部開口面積よりも小さい断面積となっていることを特徴とする請求項１、７、１１、１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記溝の断面積が、前記溝の底部から所定の高さまで前記溝の上部開口面積よりも小さいことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１】
半導体基板上に単結晶の柱状構造を形成する方法であって、
前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に溝を形成し、前記溝の底部に少なくとも前記半導体基板の一部を露出させる工程と、
前記溝内部に少なくともゲルマニウムを含む埋め込み膜を形成する工程と、
熱処理により前記埋め込み膜を溶融させる工程と、
溶融した前記埋め込み膜を、前記半導体基板をシードとして単結晶化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記熱処理は、前記半導体基板の融点未満かつ前記埋め込み膜の融点以上の温度で加熱することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記埋め込み膜はシリコンとゲルマニウムの混晶膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記埋め込み膜を溶融させる工程において、加熱中に加熱光の波長を前記加熱光の波長よりも短波長に変化させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記埋め込み膜を形成する工程は、第一の埋め込み膜を形成する工程と、
前記第一の埋め込み膜よりもゲルマニウム濃度の高い第一の埋め込み膜を形成する工程とを有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記埋め込み膜を溶融させる工程の前に、前記埋め込み膜を酸化する工程をさらに備えることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項７】
半導体基板上に第一の絶縁膜を形成する工程と、
前記第一の絶縁膜に溝を形成し、前記第一の絶縁膜の溝の底部に少なくとも前記半導体基板の一部を露出させる工程と、
前記第一の絶縁膜の溝内部に少なくともゲルマニウムを含む第一の埋め込み膜を形成する工程と、
前記埋め込み膜及び絶縁膜上に第二の絶縁膜を形成する工程と、
前記第二の絶縁膜に溝を形成し、前記第二の絶縁膜の溝の底部に少なくとも前記第一の埋め込み膜の一部を露出させる工程と、
前記第二の絶縁膜の溝内部に少なくともゲルマニウムを含む第二の埋め込み膜を形成する工程と、
熱処理により前記第一及び第二の埋め込み膜を溶融させる工程と、
溶融した前記第一及び第二の埋め込み膜を、前記半導体基板をシードとして単結晶化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記第一及び第二の埋め込み膜を溶融させる工程は、前記第二の埋め込み膜形成後に行われることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第一及び第二の埋め込み膜を溶融させる工程において、加熱中に加熱光の波長を前記加熱光の波長よりも短波長に変化させることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第一の埋め込み膜の融点は、前記第二の埋め込み膜の融点よりも高いことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１１】
半導体基板上に第一の絶縁膜を形成する工程と、
前記第一の絶縁膜上にシード層を形成する工程と、
前記シード層をパターニングする工程と、
パターニングされた前記シード層及び前記第一の絶縁膜上に第二の絶縁膜を形成する工程と、
前記第二の絶縁膜に溝を形成し、前記溝の底部に少なくとも前記シード層の一部を露出させる工程と、
前記溝内部に少なくともゲルマニウムを含む埋め込み膜を形成する工程と、
熱処理により前記埋め込み膜を溶融させる工程と、
溶融した前記埋め込み膜を、前記シード層をシードとして単結晶化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記シード層は、多結晶シリコン膜であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に溝を形成する工程と、
前記溝内部に少なくともゲルマニウムを含む埋め込み膜を形成する工程と、
前記絶縁膜上の前記埋め込み膜を除去する工程と、
前記絶縁膜上の前記埋め込み膜除去後、前記埋め込み膜上にシード層を形成する工程と、
前記シード層形成後、熱処理により前記埋め込み膜を溶融させる工程と、
溶融した前記埋め込み膜を、前記シード層をシードとして単結晶化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
前記絶縁膜上の前記埋め込み膜を除去する工程において、前記埋め込み膜表面の高さを前記溝の開口よりも低くし、前記シード層を形成する工程において、前記シード層を前記溝内部にのみ形成することを特徴とする半導体装置の製造方法。
【請求項１５】
少なくとも前記溝の一部が、前記溝の上部開口面積よりも小さい断面積となっていることを特徴とする請求項１、７、１１、１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記溝の断面積が、前記溝の底部から所定の高さまで前記溝の上部開口面積よりも小さいことを特徴とする請求項１３に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−２３６１０（Ｐ２０１１−２３６１０Ａ）
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願番号】特願２００９−１６８２２１（Ｐ２００９−１６８２２１）
【出願日】平成２１年７月１６日（２００９．７．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願日】平成２１年７月１６日（２００９．７．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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