半導体装置の製造方法
【課題】高アスペクト比の要求される溝内に緻密な膜質の酸化シリコン膜を形成した素子分離領域を提供する。
【解決手段】半導体基板上にマスク窒化膜３をマスクに素子分離溝４Ａを形成し、ライナー窒化膜形成後、気相法により流動性シラザン化合物膜７を溝４Ａの上方でマスク窒化膜３の上面より高くなるように形成した後、酸化性雰囲気下で熱処理して第一の酸化シリコン膜８に変換すると同時に緻密化し、その後マスク窒化膜３上面まで平坦化する。
【解決手段】半導体基板上にマスク窒化膜３をマスクに素子分離溝４Ａを形成し、ライナー窒化膜形成後、気相法により流動性シラザン化合物膜７を溝４Ａの上方でマスク窒化膜３の上面より高くなるように形成した後、酸化性雰囲気下で熱処理して第一の酸化シリコン膜８に変換すると同時に緻密化し、その後マスク窒化膜３上面まで平坦化する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、詳しくは半導体基板上に分離幅の狭い素子分離領域をボイドや表面の窪み等がなく形成する方法に関する。また、分離幅の狭い素子分離領域と分離幅の広い素子分離領域を同時に形成する方法にも関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)等の半導体装置において、半導体基板上にトランジスタ等のスイッチング素子を形成する場合、半導体基板中に素子分離領域を形成し、トランジスタ形成領域（活性領域）を画定する。昨今の半導体装置では、素子分離領域として、半導体基板中に形成した溝内に絶縁膜を埋設する浅溝分離（shallow trench isolation:ＳＴＩ）が一般的である。
【０００３】
半導体装置製造におけるＳＴＩ埋設は微細化による高アスペクト化により埋設方法が制限される傾向にあり、１００ｎｍ以下の分離幅を有するＳＴＩの形成には、従来の高密度プラズマ化学気相成長（High-Density Plasma Chemical Vapor Deposition: ＨＤＰ−ＣＶＤ）法では、埋設不良（ボイド）が生じるという問題がある。
【０００４】
これに対して、ボイドフリーに微細なＳＴＩを埋設する方法として、塗布絶縁膜（Spin on dielectric：ＳＯＤ膜）を用いる方法が提案されている。ＳＯＤ膜では溶媒を用いることから、環境への影響が懸念される。また、形成される膜中に塗布溶媒などに由来する不純物が残存して、素子特性に影響する場合もある。そこで、ＳＯＤ膜に代えて流動性ＣＶＤ（Flowable CVD）法が提案されている。流動性ＣＶＤ法による埋設は、原料として有機シランや有機シロキサンを用い、ＣＶＤ法で流動性のあるシリコン化合物（主にシラノール（Ｓｉ（ＯＨ）４））膜を成膜した後、酸化反応で酸化シリコン膜へと改質させる方法であり、流動性のあるシリコン化合物膜は、狭スペースへと浸透できるために埋設性に優れ、ボイドが生じないという利点がある（特許文献１）。
【０００５】
しかしながら、流動性ＣＶＤ法による埋設では、酸化膜への改質の過程でＳＯＤ膜ほどではないが膜収縮が起こり、微細な分離幅のＳＴＩ内の酸化膜ほど疎な膜質になり易い。疎な膜質の酸化膜はウェットエッチングレートが高く、加工不良を引き起こしやすいという問題がある。
【０００６】
そこで、非特許文献１では、流動性ＣＶＤ法とＨＤＰ−ＣＶＤ法とを組み合わせたＳＴＩ形成方法が提案されている。非特許文献１では、埋設に優れる流動性ＣＶＤ法による酸化膜をボトムアップフィルとして使用し、その上に膜質の良いＨＤＰ−ＣＶＤ法による酸化膜で埋設する積層構造を提案している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７５８２５５５明細書
【非特許文献】
【０００８】
【非特許文献１】Sung-Woong Chung, Sang-Tae Ahn, 他、"Novel shallow trench isolation process using flowable oxide CVD for sub-１００ｎｍ DRAM", Electron Devices Meeting, 2002. IEDM '02. Digest. International, p. 233-236
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、このような積層構造においては、メモリセル領域でのボトムアップフィル酸化膜の高さの制御が重要となり、ボトムアップフィル酸化膜の高さが低いとＨＤＰ−ＣＶＤ法による酸化膜には再び埋設不良（ボイド）となりやすい。
【００１０】
また、従来の流動性ＣＶＤ法による酸化シリコン膜はポーラスな膜質となり易く、ウェットエッチングレートが高い。例えば、ＤＲＡＭ等の半導体装置においては、微細な素子分離領域と共に分離幅の広い素子分離領域も形成されるが、流動性ＣＶＤ法による酸化シリコン膜では、分離幅によってボトムアップフィル酸化膜の高さが異なるという問題があり、素子分離領域の形成の最終工程でウェットエッチングを施すと、ウェットエッチングレートの低いＨＤＰ−ＣＶＤ法による酸化膜からウェットエッチングレートの高い流動性ＣＶＤ法による酸化シリコン膜が現れると急激にエッチングが進み、素子分離領域の表面高さが不揃いになる場合もある。
【課題を解決するための手段】
【００１１】
本発明者らは、ＤＲＡＭのメモリセル領域などのＳＴＩとして高アスペクト比の要求される溝内に、流動性ＣＶＤ法による酸化膜で埋設する方法について鋭意検討した結果、ウェットエッチングレートの低い緻密な膜質の酸化シリコン膜を提供する方法として、以下の本発明に到達したものである。
【００１２】
すなわち、本発明の一実施形態によれば、
半導体基板上に、第一の素子分離領域で囲まれる第一の活性領域を有する半導体装置の製造方法において、
前記半導体基板表面に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜をエッチングし、前記第一の活性領域に対応するマスク窒化シリコン膜のパターンを形成する工程と、
前記マスク窒化シリコン膜をマスクとして、前記半導体基板をエッチングし、前記第一の素子分離領域に対応する第一の素子分離溝を形成する工程と、
前記第一の素子分離溝の少なくとも内面にライナー窒化シリコン膜を形成する工程と、
前記第一の素子分離溝を埋設すると共に前記マスク窒化シリコン膜上面よりも上方に表面が位置するように、気相法により流動性シラザン化合物を形成する工程と、
前記流動性シラザン化合物膜の酸化性雰囲気中での熱処理を含み、前記流動性シラザン化合物膜を第一の酸化シリコン膜に変換すると共に緻密化する工程と、
緻密化された前記第一の酸化シリコン膜を前記マスク窒化シリコン膜の上面高さまで平坦化する工程と、
を備えることを特徴とする半導体装置の製造方法、
が提供される。
【発明の効果】
【００１３】
流動性シラザン化合物から変換された第一の酸化シリコン膜は、熱酸化により体積収縮されるが、流動性シラザン化合物をマスク窒化シリコン膜上に形成されたライナー窒化シリコン膜の上面より形成される表面高さを高く保持する、すなわち、オーバーフィルさせることで、縦方向の膜収縮スペースを確保することができ、膜質が疎になることを抑制することができる。
【００１４】
また、流動性シラザン化合物を用いることで、酸化膜への変換の際に従来の流動性シラノールのような脱水反応を伴わないため、体積収縮率が小さく、オーバーフィルと組み合わせることでより膜質が疎になる傾向を抑制できる。
【図面の簡単な説明】
【００１５】
【図１】本発明を適用する分離幅の狭い第一の素子分離領域と分離幅の広い第二の素子分離領域とを説明する平面図である。
【図２】本発明の一実施形態に係る製造方法を説明する工程断面図であり、（ａ）は図１のａ−ａ’線での断面図、（ｂ）は図１のｂ−ｂ’線での断面図に相当する。
【図３】本発明の一実施形態に係る製造方法を説明する工程断面図であり、（ａ）は図１のａ−ａ’線での断面図、（ｂ）は図１のｂ−ｂ’線での断面図に相当する。
【図４】本発明の一実施形態に係る製造方法を説明する工程断面図であり、（ａ）は図１のａ−ａ’線での断面図、（ｂ）は図１のｂ−ｂ’線での断面図に相当する。
【図５】本発明の一実施形態に係る製造方法を説明する工程断面図であり、（ａ）は図１のａ−ａ’線での断面図、（ｂ）は図１のｂ−ｂ’線での断面図に相当する。
【図６】本発明の一実施形態に係る製造方法を説明する工程断面図であり、（ａ）は図１のａ−ａ’線での断面図、（ｂ）は図１のｂ−ｂ’線での断面図に相当する。
【図７】本発明の一実施形態に係る製造方法を説明する工程断面図であり、（ａ）は図１のａ−ａ’線での断面図、（ｂ）は図１のｂ−ｂ’線での断面図に相当する。
【図８】本発明の一実施形態に係る製造方法を説明する工程断面図であり、（ａ）は図１のａ−ａ’線での断面図、（ｂ）は図１のｂ−ｂ’線での断面図に相当する。
【図９】本発明の一実施形態に係る製造方法を説明する工程断面図であり、（ａ）は図１のａ−ａ’線での断面図、（ｂ）は図１のｂ−ｂ’線での断面図に相当する。
【図１０】流動性シラザン化合物膜のオーバーフィル量とウェットエッチングレートとの関係を示す図である。
【図１１】流動性シラザン化合物膜のウェット酸化温度とウェットエッチングレートとの関係を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明について具体的に実施形態例を挙げて説明するが、本発明はこれに限定されるものではなく、本発明に記載の範囲内で当業者が適宜変更できるものである。
【００１７】
本発明は、１００ｎｍ以下の分離幅を有する素子分離領域、特に６５ｎｍ世代以降の微細な分離幅を有する素子分離領域の形成に適した方法である。以下、このような微細な分離幅を有する素子分離領域を第一の素子分離領域と称す。なお、第一の素子分離領域のアスペクト比（深さ／分離幅）としては、３以上である場合への適用が好ましい。
【００１８】
一方、半導体装置においては、第一の素子分離領域以外に、第一の素子分離領域よりも分離幅の広い素子分離領域（以下、第二の素子分離領域と称す）を有していることが多い。以下の説明では、第二の素子分離領域も同時形成する方法について説明するが、これに限定されるものではない。
【００１９】
製造工程としては、まず、半導体基板上にハードマスクとなる窒化シリコン膜を形成する。窒化シリコン膜の形成に先駆けて、半導体基板表面を保護するパッド酸化シリコン膜を形成しても良い。窒化シリコン膜の膜厚は、半導体基板に形成する素子分離領域の深さに応じて、適宜最適の膜厚となるように形成するが、通常、５０〜１００ｎｍ程度の厚みに形成する。
【００２０】
次に形成した窒化シリコン膜をハードマスクとして加工するため、フォトリソグラフィー技術を用いてパターニングする。これにより、第一の素子分離領域に囲まれる活性領域（以下、第一の活性領域と称す）に対応するマスク窒化シリコン膜のパターンが形成される。また、第二の素子分離領域に囲まれる活性領域（以下、第二の活性領域と称する。なお、第二の活性領域は第一の活性領域と同一形状であっても異なる形状であっても良い。）に対応するマスク窒化膜のパターンも形成される。なお、第一の素子分離領域と第二の素子分離領域とは隔離された領域である必要はなく、第一の素子分離領域から第二の素子分離領域に連続していても良い。このような場合、第一の素子分離領域と第二の素子分離領域とに囲まれた活性領域が存在する。以下の説明では、便宜上、第一及び第二の活性領域を区別することなく、単に活性領域と表示する場合がある。
【００２１】
図１は、半導体基板１表面に活性領域に対応するマスク窒化シリコン膜３を形成した一例を示す平面図であり、隣接するマスク窒化シリコン膜３間の間隔が狭い領域を第一の素子分離領域に対応する領域Ａ、領域Ａよりも幅広の領域を第二の素子分離領域に対応する領域Ｂとする。領域Ａの間のマスク窒化シリコン膜３の下が第一の活性領域１Ａ、領域Ｂの間のマスク窒化シリコン膜３の下が第二の活性領域１Ｂとなる。
【００２２】
形成されたマスク窒化シリコン膜３をマスクとして半導体基板１をエッチングし、第一の素子分離領域に対応する第一の素子分離溝を形成する。また、第二の素子分離領域に対応する第二の素子分離溝も形成する。
【００２３】
図２に半導体基板エッチング後の断面図を示す。図２（ａ）は図１のａ−ａ’線での断面図であり、図２（ｂ）は図１のｂ−ｂ’線での断面図をそれぞれ示す。以下の図３〜図１０も同様である。なお、この例ではパッド酸化シリコン膜２が半導体基板１とマスク窒化シリコン膜３の間に形成されている。このようにして、第一の素子分離溝４Ａと第二の素子分離溝４Ｂが形成される。例えば、第一の素子分離溝４Ａは開口幅５０ｎｍ、第二の素子分離溝４Ｂは開口幅は２００ｎｍとし、深さを１５０〜３００ｎｍ程度に形成する。
【００２４】
次に、図３に示すように、第一の素子分離溝４Ａの内壁を含む全面にライナー窒化シリコン膜６を形成する。ライナー窒化シリコン膜６は第二の素子分離溝４Ｂの内壁にも形成され、また、マスク窒化シリコン膜３の側壁から上面にかけても形成される。なお、ライナー窒化シリコン膜６の形成に先駆けて、第一及び第二の素子分離溝の内壁に薄いライナー酸化シリコン膜５を形成しても良い。このようなライナー酸化シリコン膜５は、ＩＳＳＧ（In Situ Steam Generation）酸化法で第一及び第二の素子分離溝内に露出した半導体基板（シリコン基板）を酸化することで形成することができる。さらに、ライナー窒化シリコン膜６は窒化シリコン膜と酸窒化シリコン（ＳｉＯＮ）膜の積層膜としても良い。ここで、ライナー酸化シリコン膜５の厚さは例えば１〜４ｎｍ、ライナー窒化シリコン膜６の厚さは例えば２〜８ｎｍとすることができる。なお、ライナー窒化シリコン膜６はライナー酸化シリコン膜５を厚く形成した後、窒化処理して形成することもできる。その場合には、マスク窒化シリコン膜３の表面にはライナー窒化シリコン膜６は形成されない。
【００２５】
次に、図４に示すように、ライナー窒化シリコン膜６上に流動性シラザン化合物膜７を形成する。流動性シラザン化合物膜７は、第一の素子分離溝４Ａを完全に埋め込んで、第一の活性領域上に残存するマスク窒化シリコン膜３の上面（ライナー窒化シリコン膜６が形成されている場合はその上面とし、本発明では、ライナー窒化シリコン膜６がマスク窒化シリコン膜３上に形成されている場合を含めて「マスク窒化シリコン膜上面」と定義する）よりその表面高さが高くなるように形成する（以下、オーバーフィルと称す）。オーバーフィルするのは、後工程で流動性シラザン化合物膜７から酸化シリコン膜への変換において縦方向の膜収縮スペースを確保して、さらに、マスク窒化シリコン膜３上と第一の素子分離溝４Ａ上との高さを同程度とし、熱処理後にも単独での平坦化を可能とするためである。但し、オーバーフィルする高さ（オーバーフィル量という）が余り大きいと、後工程の酸化シリコン膜への変換が第一の分離溝４Ａの底部に行くにしたがって不十分となる。その結果、マスク窒化シリコン膜３をエッチングストッパとしたＣＭＰによる平坦化後にウェットエッチングで半導体基板の上面高さまで酸化シリコン膜を後退させる工程で、疎な膜質の酸化シリコン膜が第一の分離溝４Ａの開口部近傍に残り、大きくえぐれてしまう場合がある。したがって、本発明では所定のオーバーフィル量となるように形成する。オーバーフィル量については後述する。
【００２６】
第二の素子分離溝４Ｂでは、第二の素子分離領域の分離幅により、流動性シラザン化合物膜７の表面高さは異なる。これは、流動性シラザン化合物が高い表面エネルギーを有する流動体であることで、幅の狭い第一の素子分離溝４Ａでは、第一の素子分離溝４Ａの開口上面から流動性シラザンが流動充填され、さらに表面張力により第一の素子分離溝４Ａの上部にオーバーフィルとして滞留するのに対して、幅の広い第二の素子分離溝４Ｂでは、マスク窒化シリコン膜３上の堆積物は第二の素子分離溝４Ｂ壁面から底部に引っ張られ、第二の素子分離溝４Ｂ間の活性領域の幅にもよるが、マスク窒化シリコン膜３上の滞留はわずかである。また、幅の広い第二の素子分離溝４Ｂを埋め込むには堆積量が少ないため、第二の素子分離溝４Ｂでは流動性シラザン化合物膜７の表面高さがマスク窒化シリコン膜３の上面より低く、さらには図示するように半導体基板１の表面よりも低くなる。第二の素子分離溝４Ｂを全て埋め込むように流動性シラザン化合物膜７を形成してもよいが、第一の分離溝４Ａ上の所定のオーバーフィル量を満たせなくなる場合もある。なお、第二の素子分離溝４Ｂの壁面には流動性シラザン化合物の表面張力によりせり上がりが見られる。
【００２７】
本発明で使用する「流動性シラザン化合物」とは、構造中にＳｉ−ＮＨ−結合を有する化合物である。これは、ＳＯＤ膜として一般的に多用されるポリシラザンとは異なり、溶媒に溶解して塗布するものではなく、気相法により得られるシラザン系化合物の液状（ゲル化）物である。
【００２８】
流動性シラザン化合物膜７は、通常、ＣＶＤ法により形成され、ＳｉとＮを含む原料化合物（例えばアミノシラン類、シラザン類など）を気化して、必要により一部改質してシラザン化合物として堆積すると同時に、流動化して第一の素子分離溝を充填して埋設することができる。
【００２９】
次に、図５に示すように、形成された流動性シラザン化合物膜７は熱処理することにより所望の第一の酸化シリコン膜８に変換することができる。この熱処理では、第一の酸化シリコン膜８への変換と同時に緻密化を行うことが好ましく、また、残存するＳｉ−ＮＨ−結合をＳｉ−Ｏ−結合に変換するために、少なくとも酸化性雰囲気下で熱処理する。熱処理に際して半導体基板の酸化を抑制するため、前述のように溝内にはライナー窒化シリコン膜を形成しておくことが好ましい。流動性シラザン化合物膜７を酸化して得られる第一の酸化シリコン膜８のウェットエッチングレートは熱処理温度に依存しており、高温で処理するほどエッチングレートは低くなる。２００℃以上で酸化シリコン膜への変換は可能であるが、緻密化を同時に行うために、７００℃以上で熱処理することが好ましい。一方、本発明を適用する素子分離領域の分離幅は、世代が進むにつれてさらに狭くなっていく。このような状況下では、基板の酸化を抑制するライナー窒化シリコン膜の膜厚がより高い温度での酸化抑制を満たす厚い膜厚での形成は困難となる。したがって、熱処理温度としては、１０００℃以下、特に酸化性雰囲気下では９００℃以下で実施する。また、熱処理は、一段で行う以外に多段に行うことができる。例えば、２００℃〜５００℃程度の低温の酸化性雰囲気下でＳｉ−ＮＨ−結合をＳｉ−Ｏ−結合に変換する１段目の熱処理と、７００℃〜９００℃の酸化性雰囲気下で残存するＳｉ−ＮＨ−結合をＳｉ−Ｏ−結合に変換すると共に緻密化を行う２段目の熱処理と、さらに７００℃〜１０００℃の不活性ガス雰囲気下で緻密化を行う３段目の熱処理を行うことができる。このように、多段で熱処理することにより、１段目の熱処理では酸化シリコン膜が緻密化される前に、酸化シリコン膜からの脱ガスが容易となり、さらに酸化性雰囲気で緻密化した後、不活性ガス雰囲気下での緻密化を行うことで、半導体基板の酸化を抑制することができる。また、酸化性雰囲気としては、酸素（Ｏ２）、オゾン（Ｏ３）、水（Ｈ２Ｏ）等の公知の酸化剤の存在下で行う方法が挙げられるが、特に水（水蒸気）を用いるウェット酸化が好ましい。ウェット酸化による２段目の７００℃〜９００℃の熱処理では、３０〜１２０分の範囲で実施することが好ましい。９００℃のウェット酸化では、後述するＨＤＰ−ＣＶＤ法による酸化シリコン膜とほぼ同等のウェットエッチングレートが得られることを確認している。熱処理温度とウェットエッチングレートとの関係については後述する。
【００３０】
次に、図６に示すように、第一の酸化シリコン膜８を形成した後、ＨＤＰ−ＣＶＤ法による酸化シリコン膜（第二の酸化シリコン膜９という）の堆積を行う。この第二の酸化シリコン膜９の堆積では、第二の素子分離溝４Ｂを埋め込むように実施される。この時、第一の素子分離溝４Ａ上の第一の酸化シリコン膜８上にも第二の酸化シリコン膜９が堆積する。
【００３１】
次に、図７に示すように、マスク窒化シリコン膜３をエッチングストッパとするＣＭＰにより平坦化する。これにより、第一の素子分離溝４Ａには第一の酸化シリコン膜８のみが残り、第二の素子分離溝４Ｂでは第一の酸化シリコン膜８上に第二の酸化シリコン膜９を有する積層構造となる。
【００３２】
次に、図８に示すように、マスク窒化シリコン膜３及びライナー窒化シリコン膜６を除去する。これらの除去には熱リン酸を用いたウェットエッチングを適用することができる。
【００３３】
最後に、図９に示すように、第一の酸化シリコン膜８及び第二の酸化シリコン膜９を基板表面高さまでエッチングにより後退させる。パッド酸化シリコン膜２を形成している場合には、パッド酸化シリコン膜２も除去される。このエッチングには希フッ酸又はバッファードフッ酸を薬液としたウェットエッチングを適用することができる。なお、図９に示す第一の酸化シリコン膜８及び第二の酸化シリコン膜９のウェットエッチングは、マスク窒化シリコン膜３及びライナー窒化シリコン膜６の除去前に実施しても良い。また、第一の酸化シリコン膜８及び第二の酸化シリコン膜９のウェットエッチングを基板表面高さまでは実施せず、途中まで行った後にマスク窒化シリコン膜３及びライナー窒化シリコン膜６の除去を行い、その後、残りの第一の酸化シリコン膜８及び第二の酸化シリコン膜９のウェットエッチングを基板表面高さまで行うこともできる。
【００３４】
以上により、分離幅の狭い第一の素子分離領域と分離幅の広い第二の素子分離領域とが完成する。
【００３５】
なお、以上の説明では、第二の酸化シリコン膜をＨＤＰ−ＣＶＤ法により形成しているがこれに限定されず、その他の公知の酸化シリコン膜形成方法を適用することができる。
【００３６】
（実験例１：オーバーフィル量）
次に、前述の流動性シラザン化合物膜７のオーバーフィル量について説明する。試験として、オーバーフィル量を変えて流動性シラザン化合物膜７を形成した後、３００℃ウェット酸化（３０分）＋８００℃ウェット酸化（６０分）＋８００℃窒素処理（３０分）の熱処理を行って第一の酸化シリコン膜７への変換及び緻密化を実施し、前述の工程と同様にＣＭＰによる平坦化後、ウェットエッチングにおけるエッチングレートを測定した。オーバーフィル量として、０ｎｍ（つまり、第一の素子分離溝上の流動性シラザン化合物膜７の上面の高さがマスク窒化シリコン膜３上のライナー窒化シリコン膜６の上面高さと同じ）、５０ｎｍ、３００ｎｍとした。なお、ＨＤＰ−ＣＶＤ膜の成膜は行っていない。また、０ｎｍの場合はＣＭＰによる平坦化を行っていない。したがって、５０ｎｍ及び３００ｎｍの場合のエッチングレートは、第一の酸化シリコン膜７への変換後の表面のエッチングレートではなく、オーバーフィル量を研磨後の表面からのエッチングレートである。結果を図１０に示す。同図に示すように、オーバーフィル量が０ｎｍの水準に対して、３００ｎｍの水準では約１．５倍のエッチングレート比があるが、５０ｎｍの水準ではほぼ同等のエッチングレート比が得られている。本発明者らの検討によれば、オーバーフィル量が３０ｎｍ以上で、緻密化後に体積収縮しても第一の酸化シリコン膜単独での平坦化が可能であり、一方、７０ｎｍ以下であれば、エッチングレート比も０ｎｍ水準とほぼ同等であることが確認されている。
【００３７】
（実験例２：熱処理温度）
次に、熱処理温度についての検討を行った。なお、この熱処理温度は緻密化のための高温での熱処理温度について検討したものである。試験に供したサンプルは、オーバーフィル量を５０ｎｍとして、３００℃ウェット酸化（３０分）を実施した後、その後の高温でのウェット酸化（６０分）、不活性ガス雰囲気下での熱処理（ウェット酸化と同温度で３０分）の温度を変えて実施した。また、対照としてＨＤＰ−ＣＶＤにより形成された第二の酸化シリコン膜と比較した。結果を図１１に示す。同図に示すように、熱処理温度が高くなるほどウェットエッチングレートが低くなることが分かる。前述の通り、１０００℃でのウェット酸化ではライナー窒化シリコン膜の要求膜厚が厚くなることで、微細な素子分離領域の形成が困難となる場合がある。９００℃でのウェット酸化ではＨＤＰ−ＣＶＤによる第二の酸化シリコン膜とほぼ同等のエッチングレートが得られていることから、この例では９００℃の熱処理条件が最も好ましいといえる。なお、不活性ガス雰囲気下での熱処理では半導体基板の酸化の影響が少ないことから、ウェット酸化を７００℃で実施した後、不活性ガス雰囲気下での熱処理を９００℃で実施することもできる。
【００３８】
これらの結果から、第一の酸化シリコン膜のウェットエッチングレートを第二の酸化シリコン膜に対するウェットエッチングレート比として、０．７〜１．３、より好ましくは０．８〜１．２の範囲、最適にはほぼ同等となるように熱処理条件を調整することが好ましい。
【産業上の利用可能性】
【００３９】
本発明の適用範囲として、ＤＲＡＭ等のメモリセル領域における微細な素子分離領域を第一の素子分離領域として形成し、メモリセル領域と周辺回路領域の境界領域及び周辺回路領域の素子分離領域を第二の素子分離領域として形成することができる。また、第二の素子分離領域としては、第一の素子分離領域よりも分離幅が大きければ、分離幅の異なる複数の素子分離領域が存在していても良い。なお、第二の素子分離領域として分離幅の異なる複数の素子分離領域が存在している場合、少なくとも一つの素子分離領域が第一の酸化シリコン膜と第二の酸化シリコン膜の積層構造であれば、それよりも分離幅の狭い素子分離領域では第一の酸化シリコン膜のみで構成されていても良い。
【符号の説明】
【００４０】
１ 半導体基板
２ パッド酸化シリコン膜
３ マスク窒化シリコン膜
４Ａ 第一の素子分離溝
４Ｂ 第二の素子分離溝
５ ライナー酸化シリコン膜
６ ライナー窒化シリコン膜
７ 流動性シラザン化合物膜
８ 第一の酸化シリコン膜
９ 第二の酸化シリコン膜
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、詳しくは半導体基板上に分離幅の狭い素子分離領域をボイドや表面の窪み等がなく形成する方法に関する。また、分離幅の狭い素子分離領域と分離幅の広い素子分離領域を同時に形成する方法にも関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)等の半導体装置において、半導体基板上にトランジスタ等のスイッチング素子を形成する場合、半導体基板中に素子分離領域を形成し、トランジスタ形成領域（活性領域）を画定する。昨今の半導体装置では、素子分離領域として、半導体基板中に形成した溝内に絶縁膜を埋設する浅溝分離（shallow trench isolation:ＳＴＩ）が一般的である。
【０００３】
半導体装置製造におけるＳＴＩ埋設は微細化による高アスペクト化により埋設方法が制限される傾向にあり、１００ｎｍ以下の分離幅を有するＳＴＩの形成には、従来の高密度プラズマ化学気相成長（High-Density Plasma Chemical Vapor Deposition: ＨＤＰ−ＣＶＤ）法では、埋設不良（ボイド）が生じるという問題がある。
【０００４】
これに対して、ボイドフリーに微細なＳＴＩを埋設する方法として、塗布絶縁膜（Spin on dielectric：ＳＯＤ膜）を用いる方法が提案されている。ＳＯＤ膜では溶媒を用いることから、環境への影響が懸念される。また、形成される膜中に塗布溶媒などに由来する不純物が残存して、素子特性に影響する場合もある。そこで、ＳＯＤ膜に代えて流動性ＣＶＤ（Flowable CVD）法が提案されている。流動性ＣＶＤ法による埋設は、原料として有機シランや有機シロキサンを用い、ＣＶＤ法で流動性のあるシリコン化合物（主にシラノール（Ｓｉ（ＯＨ）４））膜を成膜した後、酸化反応で酸化シリコン膜へと改質させる方法であり、流動性のあるシリコン化合物膜は、狭スペースへと浸透できるために埋設性に優れ、ボイドが生じないという利点がある（特許文献１）。
【０００５】
しかしながら、流動性ＣＶＤ法による埋設では、酸化膜への改質の過程でＳＯＤ膜ほどではないが膜収縮が起こり、微細な分離幅のＳＴＩ内の酸化膜ほど疎な膜質になり易い。疎な膜質の酸化膜はウェットエッチングレートが高く、加工不良を引き起こしやすいという問題がある。
【０００６】
そこで、非特許文献１では、流動性ＣＶＤ法とＨＤＰ−ＣＶＤ法とを組み合わせたＳＴＩ形成方法が提案されている。非特許文献１では、埋設に優れる流動性ＣＶＤ法による酸化膜をボトムアップフィルとして使用し、その上に膜質の良いＨＤＰ−ＣＶＤ法による酸化膜で埋設する積層構造を提案している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７５８２５５５明細書
【非特許文献】
【０００８】
【非特許文献１】Sung-Woong Chung, Sang-Tae Ahn, 他、"Novel shallow trench isolation process using flowable oxide CVD for sub-１００ｎｍ DRAM", Electron Devices Meeting, 2002. IEDM '02. Digest. International, p. 233-236
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、このような積層構造においては、メモリセル領域でのボトムアップフィル酸化膜の高さの制御が重要となり、ボトムアップフィル酸化膜の高さが低いとＨＤＰ−ＣＶＤ法による酸化膜には再び埋設不良（ボイド）となりやすい。
【００１０】
また、従来の流動性ＣＶＤ法による酸化シリコン膜はポーラスな膜質となり易く、ウェットエッチングレートが高い。例えば、ＤＲＡＭ等の半導体装置においては、微細な素子分離領域と共に分離幅の広い素子分離領域も形成されるが、流動性ＣＶＤ法による酸化シリコン膜では、分離幅によってボトムアップフィル酸化膜の高さが異なるという問題があり、素子分離領域の形成の最終工程でウェットエッチングを施すと、ウェットエッチングレートの低いＨＤＰ−ＣＶＤ法による酸化膜からウェットエッチングレートの高い流動性ＣＶＤ法による酸化シリコン膜が現れると急激にエッチングが進み、素子分離領域の表面高さが不揃いになる場合もある。
【課題を解決するための手段】
【００１１】
本発明者らは、ＤＲＡＭのメモリセル領域などのＳＴＩとして高アスペクト比の要求される溝内に、流動性ＣＶＤ法による酸化膜で埋設する方法について鋭意検討した結果、ウェットエッチングレートの低い緻密な膜質の酸化シリコン膜を提供する方法として、以下の本発明に到達したものである。
【００１２】
すなわち、本発明の一実施形態によれば、
半導体基板上に、第一の素子分離領域で囲まれる第一の活性領域を有する半導体装置の製造方法において、
前記半導体基板表面に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜をエッチングし、前記第一の活性領域に対応するマスク窒化シリコン膜のパターンを形成する工程と、
前記マスク窒化シリコン膜をマスクとして、前記半導体基板をエッチングし、前記第一の素子分離領域に対応する第一の素子分離溝を形成する工程と、
前記第一の素子分離溝の少なくとも内面にライナー窒化シリコン膜を形成する工程と、
前記第一の素子分離溝を埋設すると共に前記マスク窒化シリコン膜上面よりも上方に表面が位置するように、気相法により流動性シラザン化合物を形成する工程と、
前記流動性シラザン化合物膜の酸化性雰囲気中での熱処理を含み、前記流動性シラザン化合物膜を第一の酸化シリコン膜に変換すると共に緻密化する工程と、
緻密化された前記第一の酸化シリコン膜を前記マスク窒化シリコン膜の上面高さまで平坦化する工程と、
を備えることを特徴とする半導体装置の製造方法、
が提供される。
【発明の効果】
【００１３】
流動性シラザン化合物から変換された第一の酸化シリコン膜は、熱酸化により体積収縮されるが、流動性シラザン化合物をマスク窒化シリコン膜上に形成されたライナー窒化シリコン膜の上面より形成される表面高さを高く保持する、すなわち、オーバーフィルさせることで、縦方向の膜収縮スペースを確保することができ、膜質が疎になることを抑制することができる。
【００１４】
また、流動性シラザン化合物を用いることで、酸化膜への変換の際に従来の流動性シラノールのような脱水反応を伴わないため、体積収縮率が小さく、オーバーフィルと組み合わせることでより膜質が疎になる傾向を抑制できる。
【図面の簡単な説明】
【００１５】
【図１】本発明を適用する分離幅の狭い第一の素子分離領域と分離幅の広い第二の素子分離領域とを説明する平面図である。
【図２】本発明の一実施形態に係る製造方法を説明する工程断面図であり、（ａ）は図１のａ−ａ’線での断面図、（ｂ）は図１のｂ−ｂ’線での断面図に相当する。
【図３】本発明の一実施形態に係る製造方法を説明する工程断面図であり、（ａ）は図１のａ−ａ’線での断面図、（ｂ）は図１のｂ−ｂ’線での断面図に相当する。
【図４】本発明の一実施形態に係る製造方法を説明する工程断面図であり、（ａ）は図１のａ−ａ’線での断面図、（ｂ）は図１のｂ−ｂ’線での断面図に相当する。
【図５】本発明の一実施形態に係る製造方法を説明する工程断面図であり、（ａ）は図１のａ−ａ’線での断面図、（ｂ）は図１のｂ−ｂ’線での断面図に相当する。
【図６】本発明の一実施形態に係る製造方法を説明する工程断面図であり、（ａ）は図１のａ−ａ’線での断面図、（ｂ）は図１のｂ−ｂ’線での断面図に相当する。
【図７】本発明の一実施形態に係る製造方法を説明する工程断面図であり、（ａ）は図１のａ−ａ’線での断面図、（ｂ）は図１のｂ−ｂ’線での断面図に相当する。
【図８】本発明の一実施形態に係る製造方法を説明する工程断面図であり、（ａ）は図１のａ−ａ’線での断面図、（ｂ）は図１のｂ−ｂ’線での断面図に相当する。
【図９】本発明の一実施形態に係る製造方法を説明する工程断面図であり、（ａ）は図１のａ−ａ’線での断面図、（ｂ）は図１のｂ−ｂ’線での断面図に相当する。
【図１０】流動性シラザン化合物膜のオーバーフィル量とウェットエッチングレートとの関係を示す図である。
【図１１】流動性シラザン化合物膜のウェット酸化温度とウェットエッチングレートとの関係を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明について具体的に実施形態例を挙げて説明するが、本発明はこれに限定されるものではなく、本発明に記載の範囲内で当業者が適宜変更できるものである。
【００１７】
本発明は、１００ｎｍ以下の分離幅を有する素子分離領域、特に６５ｎｍ世代以降の微細な分離幅を有する素子分離領域の形成に適した方法である。以下、このような微細な分離幅を有する素子分離領域を第一の素子分離領域と称す。なお、第一の素子分離領域のアスペクト比（深さ／分離幅）としては、３以上である場合への適用が好ましい。
【００１８】
一方、半導体装置においては、第一の素子分離領域以外に、第一の素子分離領域よりも分離幅の広い素子分離領域（以下、第二の素子分離領域と称す）を有していることが多い。以下の説明では、第二の素子分離領域も同時形成する方法について説明するが、これに限定されるものではない。
【００１９】
製造工程としては、まず、半導体基板上にハードマスクとなる窒化シリコン膜を形成する。窒化シリコン膜の形成に先駆けて、半導体基板表面を保護するパッド酸化シリコン膜を形成しても良い。窒化シリコン膜の膜厚は、半導体基板に形成する素子分離領域の深さに応じて、適宜最適の膜厚となるように形成するが、通常、５０〜１００ｎｍ程度の厚みに形成する。
【００２０】
次に形成した窒化シリコン膜をハードマスクとして加工するため、フォトリソグラフィー技術を用いてパターニングする。これにより、第一の素子分離領域に囲まれる活性領域（以下、第一の活性領域と称す）に対応するマスク窒化シリコン膜のパターンが形成される。また、第二の素子分離領域に囲まれる活性領域（以下、第二の活性領域と称する。なお、第二の活性領域は第一の活性領域と同一形状であっても異なる形状であっても良い。）に対応するマスク窒化膜のパターンも形成される。なお、第一の素子分離領域と第二の素子分離領域とは隔離された領域である必要はなく、第一の素子分離領域から第二の素子分離領域に連続していても良い。このような場合、第一の素子分離領域と第二の素子分離領域とに囲まれた活性領域が存在する。以下の説明では、便宜上、第一及び第二の活性領域を区別することなく、単に活性領域と表示する場合がある。
【００２１】
図１は、半導体基板１表面に活性領域に対応するマスク窒化シリコン膜３を形成した一例を示す平面図であり、隣接するマスク窒化シリコン膜３間の間隔が狭い領域を第一の素子分離領域に対応する領域Ａ、領域Ａよりも幅広の領域を第二の素子分離領域に対応する領域Ｂとする。領域Ａの間のマスク窒化シリコン膜３の下が第一の活性領域１Ａ、領域Ｂの間のマスク窒化シリコン膜３の下が第二の活性領域１Ｂとなる。
【００２２】
形成されたマスク窒化シリコン膜３をマスクとして半導体基板１をエッチングし、第一の素子分離領域に対応する第一の素子分離溝を形成する。また、第二の素子分離領域に対応する第二の素子分離溝も形成する。
【００２３】
図２に半導体基板エッチング後の断面図を示す。図２（ａ）は図１のａ−ａ’線での断面図であり、図２（ｂ）は図１のｂ−ｂ’線での断面図をそれぞれ示す。以下の図３〜図１０も同様である。なお、この例ではパッド酸化シリコン膜２が半導体基板１とマスク窒化シリコン膜３の間に形成されている。このようにして、第一の素子分離溝４Ａと第二の素子分離溝４Ｂが形成される。例えば、第一の素子分離溝４Ａは開口幅５０ｎｍ、第二の素子分離溝４Ｂは開口幅は２００ｎｍとし、深さを１５０〜３００ｎｍ程度に形成する。
【００２４】
次に、図３に示すように、第一の素子分離溝４Ａの内壁を含む全面にライナー窒化シリコン膜６を形成する。ライナー窒化シリコン膜６は第二の素子分離溝４Ｂの内壁にも形成され、また、マスク窒化シリコン膜３の側壁から上面にかけても形成される。なお、ライナー窒化シリコン膜６の形成に先駆けて、第一及び第二の素子分離溝の内壁に薄いライナー酸化シリコン膜５を形成しても良い。このようなライナー酸化シリコン膜５は、ＩＳＳＧ（In Situ Steam Generation）酸化法で第一及び第二の素子分離溝内に露出した半導体基板（シリコン基板）を酸化することで形成することができる。さらに、ライナー窒化シリコン膜６は窒化シリコン膜と酸窒化シリコン（ＳｉＯＮ）膜の積層膜としても良い。ここで、ライナー酸化シリコン膜５の厚さは例えば１〜４ｎｍ、ライナー窒化シリコン膜６の厚さは例えば２〜８ｎｍとすることができる。なお、ライナー窒化シリコン膜６はライナー酸化シリコン膜５を厚く形成した後、窒化処理して形成することもできる。その場合には、マスク窒化シリコン膜３の表面にはライナー窒化シリコン膜６は形成されない。
【００２５】
次に、図４に示すように、ライナー窒化シリコン膜６上に流動性シラザン化合物膜７を形成する。流動性シラザン化合物膜７は、第一の素子分離溝４Ａを完全に埋め込んで、第一の活性領域上に残存するマスク窒化シリコン膜３の上面（ライナー窒化シリコン膜６が形成されている場合はその上面とし、本発明では、ライナー窒化シリコン膜６がマスク窒化シリコン膜３上に形成されている場合を含めて「マスク窒化シリコン膜上面」と定義する）よりその表面高さが高くなるように形成する（以下、オーバーフィルと称す）。オーバーフィルするのは、後工程で流動性シラザン化合物膜７から酸化シリコン膜への変換において縦方向の膜収縮スペースを確保して、さらに、マスク窒化シリコン膜３上と第一の素子分離溝４Ａ上との高さを同程度とし、熱処理後にも単独での平坦化を可能とするためである。但し、オーバーフィルする高さ（オーバーフィル量という）が余り大きいと、後工程の酸化シリコン膜への変換が第一の分離溝４Ａの底部に行くにしたがって不十分となる。その結果、マスク窒化シリコン膜３をエッチングストッパとしたＣＭＰによる平坦化後にウェットエッチングで半導体基板の上面高さまで酸化シリコン膜を後退させる工程で、疎な膜質の酸化シリコン膜が第一の分離溝４Ａの開口部近傍に残り、大きくえぐれてしまう場合がある。したがって、本発明では所定のオーバーフィル量となるように形成する。オーバーフィル量については後述する。
【００２６】
第二の素子分離溝４Ｂでは、第二の素子分離領域の分離幅により、流動性シラザン化合物膜７の表面高さは異なる。これは、流動性シラザン化合物が高い表面エネルギーを有する流動体であることで、幅の狭い第一の素子分離溝４Ａでは、第一の素子分離溝４Ａの開口上面から流動性シラザンが流動充填され、さらに表面張力により第一の素子分離溝４Ａの上部にオーバーフィルとして滞留するのに対して、幅の広い第二の素子分離溝４Ｂでは、マスク窒化シリコン膜３上の堆積物は第二の素子分離溝４Ｂ壁面から底部に引っ張られ、第二の素子分離溝４Ｂ間の活性領域の幅にもよるが、マスク窒化シリコン膜３上の滞留はわずかである。また、幅の広い第二の素子分離溝４Ｂを埋め込むには堆積量が少ないため、第二の素子分離溝４Ｂでは流動性シラザン化合物膜７の表面高さがマスク窒化シリコン膜３の上面より低く、さらには図示するように半導体基板１の表面よりも低くなる。第二の素子分離溝４Ｂを全て埋め込むように流動性シラザン化合物膜７を形成してもよいが、第一の分離溝４Ａ上の所定のオーバーフィル量を満たせなくなる場合もある。なお、第二の素子分離溝４Ｂの壁面には流動性シラザン化合物の表面張力によりせり上がりが見られる。
【００２７】
本発明で使用する「流動性シラザン化合物」とは、構造中にＳｉ−ＮＨ−結合を有する化合物である。これは、ＳＯＤ膜として一般的に多用されるポリシラザンとは異なり、溶媒に溶解して塗布するものではなく、気相法により得られるシラザン系化合物の液状（ゲル化）物である。
【００２８】
流動性シラザン化合物膜７は、通常、ＣＶＤ法により形成され、ＳｉとＮを含む原料化合物（例えばアミノシラン類、シラザン類など）を気化して、必要により一部改質してシラザン化合物として堆積すると同時に、流動化して第一の素子分離溝を充填して埋設することができる。
【００２９】
次に、図５に示すように、形成された流動性シラザン化合物膜７は熱処理することにより所望の第一の酸化シリコン膜８に変換することができる。この熱処理では、第一の酸化シリコン膜８への変換と同時に緻密化を行うことが好ましく、また、残存するＳｉ−ＮＨ−結合をＳｉ−Ｏ−結合に変換するために、少なくとも酸化性雰囲気下で熱処理する。熱処理に際して半導体基板の酸化を抑制するため、前述のように溝内にはライナー窒化シリコン膜を形成しておくことが好ましい。流動性シラザン化合物膜７を酸化して得られる第一の酸化シリコン膜８のウェットエッチングレートは熱処理温度に依存しており、高温で処理するほどエッチングレートは低くなる。２００℃以上で酸化シリコン膜への変換は可能であるが、緻密化を同時に行うために、７００℃以上で熱処理することが好ましい。一方、本発明を適用する素子分離領域の分離幅は、世代が進むにつれてさらに狭くなっていく。このような状況下では、基板の酸化を抑制するライナー窒化シリコン膜の膜厚がより高い温度での酸化抑制を満たす厚い膜厚での形成は困難となる。したがって、熱処理温度としては、１０００℃以下、特に酸化性雰囲気下では９００℃以下で実施する。また、熱処理は、一段で行う以外に多段に行うことができる。例えば、２００℃〜５００℃程度の低温の酸化性雰囲気下でＳｉ−ＮＨ−結合をＳｉ−Ｏ−結合に変換する１段目の熱処理と、７００℃〜９００℃の酸化性雰囲気下で残存するＳｉ−ＮＨ−結合をＳｉ−Ｏ−結合に変換すると共に緻密化を行う２段目の熱処理と、さらに７００℃〜１０００℃の不活性ガス雰囲気下で緻密化を行う３段目の熱処理を行うことができる。このように、多段で熱処理することにより、１段目の熱処理では酸化シリコン膜が緻密化される前に、酸化シリコン膜からの脱ガスが容易となり、さらに酸化性雰囲気で緻密化した後、不活性ガス雰囲気下での緻密化を行うことで、半導体基板の酸化を抑制することができる。また、酸化性雰囲気としては、酸素（Ｏ２）、オゾン（Ｏ３）、水（Ｈ２Ｏ）等の公知の酸化剤の存在下で行う方法が挙げられるが、特に水（水蒸気）を用いるウェット酸化が好ましい。ウェット酸化による２段目の７００℃〜９００℃の熱処理では、３０〜１２０分の範囲で実施することが好ましい。９００℃のウェット酸化では、後述するＨＤＰ−ＣＶＤ法による酸化シリコン膜とほぼ同等のウェットエッチングレートが得られることを確認している。熱処理温度とウェットエッチングレートとの関係については後述する。
【００３０】
次に、図６に示すように、第一の酸化シリコン膜８を形成した後、ＨＤＰ−ＣＶＤ法による酸化シリコン膜（第二の酸化シリコン膜９という）の堆積を行う。この第二の酸化シリコン膜９の堆積では、第二の素子分離溝４Ｂを埋め込むように実施される。この時、第一の素子分離溝４Ａ上の第一の酸化シリコン膜８上にも第二の酸化シリコン膜９が堆積する。
【００３１】
次に、図７に示すように、マスク窒化シリコン膜３をエッチングストッパとするＣＭＰにより平坦化する。これにより、第一の素子分離溝４Ａには第一の酸化シリコン膜８のみが残り、第二の素子分離溝４Ｂでは第一の酸化シリコン膜８上に第二の酸化シリコン膜９を有する積層構造となる。
【００３２】
次に、図８に示すように、マスク窒化シリコン膜３及びライナー窒化シリコン膜６を除去する。これらの除去には熱リン酸を用いたウェットエッチングを適用することができる。
【００３３】
最後に、図９に示すように、第一の酸化シリコン膜８及び第二の酸化シリコン膜９を基板表面高さまでエッチングにより後退させる。パッド酸化シリコン膜２を形成している場合には、パッド酸化シリコン膜２も除去される。このエッチングには希フッ酸又はバッファードフッ酸を薬液としたウェットエッチングを適用することができる。なお、図９に示す第一の酸化シリコン膜８及び第二の酸化シリコン膜９のウェットエッチングは、マスク窒化シリコン膜３及びライナー窒化シリコン膜６の除去前に実施しても良い。また、第一の酸化シリコン膜８及び第二の酸化シリコン膜９のウェットエッチングを基板表面高さまでは実施せず、途中まで行った後にマスク窒化シリコン膜３及びライナー窒化シリコン膜６の除去を行い、その後、残りの第一の酸化シリコン膜８及び第二の酸化シリコン膜９のウェットエッチングを基板表面高さまで行うこともできる。
【００３４】
以上により、分離幅の狭い第一の素子分離領域と分離幅の広い第二の素子分離領域とが完成する。
【００３５】
なお、以上の説明では、第二の酸化シリコン膜をＨＤＰ−ＣＶＤ法により形成しているがこれに限定されず、その他の公知の酸化シリコン膜形成方法を適用することができる。
【００３６】
（実験例１：オーバーフィル量）
次に、前述の流動性シラザン化合物膜７のオーバーフィル量について説明する。試験として、オーバーフィル量を変えて流動性シラザン化合物膜７を形成した後、３００℃ウェット酸化（３０分）＋８００℃ウェット酸化（６０分）＋８００℃窒素処理（３０分）の熱処理を行って第一の酸化シリコン膜７への変換及び緻密化を実施し、前述の工程と同様にＣＭＰによる平坦化後、ウェットエッチングにおけるエッチングレートを測定した。オーバーフィル量として、０ｎｍ（つまり、第一の素子分離溝上の流動性シラザン化合物膜７の上面の高さがマスク窒化シリコン膜３上のライナー窒化シリコン膜６の上面高さと同じ）、５０ｎｍ、３００ｎｍとした。なお、ＨＤＰ−ＣＶＤ膜の成膜は行っていない。また、０ｎｍの場合はＣＭＰによる平坦化を行っていない。したがって、５０ｎｍ及び３００ｎｍの場合のエッチングレートは、第一の酸化シリコン膜７への変換後の表面のエッチングレートではなく、オーバーフィル量を研磨後の表面からのエッチングレートである。結果を図１０に示す。同図に示すように、オーバーフィル量が０ｎｍの水準に対して、３００ｎｍの水準では約１．５倍のエッチングレート比があるが、５０ｎｍの水準ではほぼ同等のエッチングレート比が得られている。本発明者らの検討によれば、オーバーフィル量が３０ｎｍ以上で、緻密化後に体積収縮しても第一の酸化シリコン膜単独での平坦化が可能であり、一方、７０ｎｍ以下であれば、エッチングレート比も０ｎｍ水準とほぼ同等であることが確認されている。
【００３７】
（実験例２：熱処理温度）
次に、熱処理温度についての検討を行った。なお、この熱処理温度は緻密化のための高温での熱処理温度について検討したものである。試験に供したサンプルは、オーバーフィル量を５０ｎｍとして、３００℃ウェット酸化（３０分）を実施した後、その後の高温でのウェット酸化（６０分）、不活性ガス雰囲気下での熱処理（ウェット酸化と同温度で３０分）の温度を変えて実施した。また、対照としてＨＤＰ−ＣＶＤにより形成された第二の酸化シリコン膜と比較した。結果を図１１に示す。同図に示すように、熱処理温度が高くなるほどウェットエッチングレートが低くなることが分かる。前述の通り、１０００℃でのウェット酸化ではライナー窒化シリコン膜の要求膜厚が厚くなることで、微細な素子分離領域の形成が困難となる場合がある。９００℃でのウェット酸化ではＨＤＰ−ＣＶＤによる第二の酸化シリコン膜とほぼ同等のエッチングレートが得られていることから、この例では９００℃の熱処理条件が最も好ましいといえる。なお、不活性ガス雰囲気下での熱処理では半導体基板の酸化の影響が少ないことから、ウェット酸化を７００℃で実施した後、不活性ガス雰囲気下での熱処理を９００℃で実施することもできる。
【００３８】
これらの結果から、第一の酸化シリコン膜のウェットエッチングレートを第二の酸化シリコン膜に対するウェットエッチングレート比として、０．７〜１．３、より好ましくは０．８〜１．２の範囲、最適にはほぼ同等となるように熱処理条件を調整することが好ましい。
【産業上の利用可能性】
【００３９】
本発明の適用範囲として、ＤＲＡＭ等のメモリセル領域における微細な素子分離領域を第一の素子分離領域として形成し、メモリセル領域と周辺回路領域の境界領域及び周辺回路領域の素子分離領域を第二の素子分離領域として形成することができる。また、第二の素子分離領域としては、第一の素子分離領域よりも分離幅が大きければ、分離幅の異なる複数の素子分離領域が存在していても良い。なお、第二の素子分離領域として分離幅の異なる複数の素子分離領域が存在している場合、少なくとも一つの素子分離領域が第一の酸化シリコン膜と第二の酸化シリコン膜の積層構造であれば、それよりも分離幅の狭い素子分離領域では第一の酸化シリコン膜のみで構成されていても良い。
【符号の説明】
【００４０】
１ 半導体基板
２ パッド酸化シリコン膜
３ マスク窒化シリコン膜
４Ａ 第一の素子分離溝
４Ｂ 第二の素子分離溝
５ ライナー酸化シリコン膜
６ ライナー窒化シリコン膜
７ 流動性シラザン化合物膜
８ 第一の酸化シリコン膜
９ 第二の酸化シリコン膜
【特許請求の範囲】
【請求項１】
半導体基板上に、第一の素子分離領域で囲まれる第一の活性領域を有する半導体装置の製造方法において、
前記半導体基板表面に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜をエッチングし、前記第一の活性領域に対応するマスク窒化シリコン膜のパターンを形成する工程と、
前記マスク窒化シリコン膜をマスクとして、前記半導体基板をエッチングし、前記第一の素子分離領域に対応する第一の素子分離溝を形成する工程と、
前記第一の素子分離溝の少なくとも内面にライナー窒化シリコン膜を形成する工程と、
前記第一の素子分離溝を埋設すると共に前記マスク窒化シリコン膜上面よりも上方に表面が位置するように、気相法により流動性シラザン化合物を形成する工程と、
前記流動性シラザン化合物膜の酸化性雰囲気中での熱処理を含み、前記流動性シラザン化合物膜を第一の酸化シリコン膜に変換すると共に緻密化する工程と、
緻密化された前記第一の酸化シリコン膜を前記マスク窒化シリコン膜の上面高さまで平坦化する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記流動性シラザン化合物を形成する工程において、前記流動性シラザン化合物の表面が前記マスク窒化シリコン膜上面より３０〜７０ｎｍ上方に位置するように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記酸化性雰囲気中での熱処理は、水蒸気含有雰囲気中、７００〜９００℃、３０〜１２０分の熱処理を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第一の酸化シリコン膜に変換すると共に緻密化する工程は、酸化性雰囲気中での熱処理として、水蒸気含有雰囲気中、２００〜５００℃の１段目の熱処理と、７００〜９００℃の２段目の熱処理を含み、さらに不活性ガス雰囲気中で７００℃〜１０００℃の３段目の緻密化のための熱処理を含む請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ライナー窒化シリコン膜は、前記マスク窒化シリコン膜の表面にも形成されており、前記マスク窒化シリコン膜上面は、前記ライナー窒化シリコン膜の上面である請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記マスク窒化シリコン膜の膜厚が５０〜１００ｎｍの範囲である請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記マスク窒化シリコン膜の形成前に半導体基板表面にパッド酸化シリコン膜を形成する工程を有する請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記ライナー窒化シリコン膜の形成前に、前記第一の素子分離溝の内壁にライナー酸化シリコン膜を形成する工程を有する請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記ライナー酸化シリコン膜の膜厚が１〜４ｎｍである請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ライナー窒化シリコン膜の膜厚が２〜８ｎｍである請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記ライナー窒化シリコン膜は窒化シリコン膜と酸窒化シリコン膜の積層膜である請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
半導体基板上に、前記第一の素子分離領域と、前記第一の素子分離領域よりも分離幅の広い第二の素子分離領域を同時に形成する工程を備え、
前記第一の素子分離領域に対応する第一の素子分離溝を形成する工程では、同時に第二の素子分離領域に対応する第二の素子分離溝を形成し、第一の素子分離溝と同じ工程を経て第一の酸化シリコン膜の形成を行った後、第一の酸化シリコン膜上に第二の酸化シリコン膜を形成する工程をさらに有し、
第二の酸化シリコン膜の形成後に平坦化を行う請求項１乃至１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第二の酸化シリコン膜は高密度プラズマ化学気相成長による形成される請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第二の素子分離溝内に形成される第一の酸化シリコン膜は、前記第二の素子分離溝内を埋設しない膜厚に形成され、前記第二の酸化シリコン膜により前記第二の素子分離溝が埋設される請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記平坦化後に、
前記マスク窒化シリコン膜を除去する工程と、
ウェットエッチングにより前記第一及び第二の酸化シリコン膜を半導体基板表面高さまで後退させる工程と、
を備える請求項１２乃至１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記第一の酸化シリコン膜のウェットエッチングレートを前記第二の酸化シリコン膜に対するウェットエッチングレート比として、０．７〜１．３の範囲内となるように、第一の酸化シリコン膜の熱処理条件を調節する請求項１５に記載の半導体装置の製造方法。
【請求項１】
半導体基板上に、第一の素子分離領域で囲まれる第一の活性領域を有する半導体装置の製造方法において、
前記半導体基板表面に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜をエッチングし、前記第一の活性領域に対応するマスク窒化シリコン膜のパターンを形成する工程と、
前記マスク窒化シリコン膜をマスクとして、前記半導体基板をエッチングし、前記第一の素子分離領域に対応する第一の素子分離溝を形成する工程と、
前記第一の素子分離溝の少なくとも内面にライナー窒化シリコン膜を形成する工程と、
前記第一の素子分離溝を埋設すると共に前記マスク窒化シリコン膜上面よりも上方に表面が位置するように、気相法により流動性シラザン化合物を形成する工程と、
前記流動性シラザン化合物膜の酸化性雰囲気中での熱処理を含み、前記流動性シラザン化合物膜を第一の酸化シリコン膜に変換すると共に緻密化する工程と、
緻密化された前記第一の酸化シリコン膜を前記マスク窒化シリコン膜の上面高さまで平坦化する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記流動性シラザン化合物を形成する工程において、前記流動性シラザン化合物の表面が前記マスク窒化シリコン膜上面より３０〜７０ｎｍ上方に位置するように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記酸化性雰囲気中での熱処理は、水蒸気含有雰囲気中、７００〜９００℃、３０〜１２０分の熱処理を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第一の酸化シリコン膜に変換すると共に緻密化する工程は、酸化性雰囲気中での熱処理として、水蒸気含有雰囲気中、２００〜５００℃の１段目の熱処理と、７００〜９００℃の２段目の熱処理を含み、さらに不活性ガス雰囲気中で７００℃〜１０００℃の３段目の緻密化のための熱処理を含む請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ライナー窒化シリコン膜は、前記マスク窒化シリコン膜の表面にも形成されており、前記マスク窒化シリコン膜上面は、前記ライナー窒化シリコン膜の上面である請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記マスク窒化シリコン膜の膜厚が５０〜１００ｎｍの範囲である請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記マスク窒化シリコン膜の形成前に半導体基板表面にパッド酸化シリコン膜を形成する工程を有する請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記ライナー窒化シリコン膜の形成前に、前記第一の素子分離溝の内壁にライナー酸化シリコン膜を形成する工程を有する請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記ライナー酸化シリコン膜の膜厚が１〜４ｎｍである請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ライナー窒化シリコン膜の膜厚が２〜８ｎｍである請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記ライナー窒化シリコン膜は窒化シリコン膜と酸窒化シリコン膜の積層膜である請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
半導体基板上に、前記第一の素子分離領域と、前記第一の素子分離領域よりも分離幅の広い第二の素子分離領域を同時に形成する工程を備え、
前記第一の素子分離領域に対応する第一の素子分離溝を形成する工程では、同時に第二の素子分離領域に対応する第二の素子分離溝を形成し、第一の素子分離溝と同じ工程を経て第一の酸化シリコン膜の形成を行った後、第一の酸化シリコン膜上に第二の酸化シリコン膜を形成する工程をさらに有し、
第二の酸化シリコン膜の形成後に平坦化を行う請求項１乃至１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第二の酸化シリコン膜は高密度プラズマ化学気相成長による形成される請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第二の素子分離溝内に形成される第一の酸化シリコン膜は、前記第二の素子分離溝内を埋設しない膜厚に形成され、前記第二の酸化シリコン膜により前記第二の素子分離溝が埋設される請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記平坦化後に、
前記マスク窒化シリコン膜を除去する工程と、
ウェットエッチングにより前記第一及び第二の酸化シリコン膜を半導体基板表面高さまで後退させる工程と、
を備える請求項１２乃至１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記第一の酸化シリコン膜のウェットエッチングレートを前記第二の酸化シリコン膜に対するウェットエッチングレート比として、０．７〜１．３の範囲内となるように、第一の酸化シリコン膜の熱処理条件を調節する請求項１５に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
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【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−２３１００７（Ｐ２０１２−２３１００７Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１１−９８２６９（Ｐ２０１１−９８２６９）
【出願日】平成２３年４月２６日（２０１１．４．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２３年４月２６日（２０１１．４．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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