半導体装置
【課題】トランジスタのターンオフ時間を短くするため、トランジスタが組み込まれる外部回路で抵抗とダイオードを組み込むと、その抵抗やダイオードを組み込むスペースやその配線が回路基板などに確保される必要があり、電子機器の小形化の妨げになると共に、部品増および組立工数増などによるコストアップの原因になっている。
【解決手段】半導体基板に形成されるトランジスタのベース領域２と同時に形成されるダイオードのアノード領域４と、トランジスタのエミッタ領域３と同時に形成されるダイオードのカソード領域５とでダイオードを形成すると共に、導電体層６の一端とダイオードのアノード領域５が接続され、他の一端とダイオードのカソード領域４とが接続されている。トランジスタのベース領域２とカソード電極９との間に抵抗とダイオードを並列に接続することで、トランジスタのターンオフ時間を早くする。
【解決手段】半導体基板に形成されるトランジスタのベース領域２と同時に形成されるダイオードのアノード領域４と、トランジスタのエミッタ領域３と同時に形成されるダイオードのカソード領域５とでダイオードを形成すると共に、導電体層６の一端とダイオードのアノード領域５が接続され、他の一端とダイオードのカソード領域４とが接続されている。トランジスタのベース領域２とカソード電極９との間に抵抗とダイオードを並列に接続することで、トランジスタのターンオフ時間を早くする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタのオンからオフさせるときのターンオフ時間を短くした半導体装置に関するものである。さらに詳しくは、トランジスタのベース側にダイオードと抵抗の並列回路を内蔵して、ターンオフ時間を短くする半導体装置に関するものである。
【背景技術】
【０００２】
従来、トランジスタを実質的にオンからオフさせる時間、すなわち蓄積時間ｔｓｔｇと上昇時間ｔｆとの和で表されるターンオフ時間は、トランジスタの構造上避けることができず、高速のスイッチング速度を必要とする場合には、図６に示されるように、トランジスタＱ１が組み込まれる回路に外付けでベース側に抵抗Ｒ１とダイオードＤ１を並列に接続することにより、ベース電流の立下り（オフ時）に電流を流してターンオフ時間の短縮化が図られている。スイッチング時間はトランジスタと回路構成により異なり、この抵抗Ｒ１とダイオードＤ１はトランジスタが組み込まれる回路に応じて、適正な組み合わせになるようにそれぞれ設定される。なお、Ｃはコレクタ、Ｅはエミッタをそれぞれ示す（例えば、特許文献１参照）。
【特許文献１】特開平１１−８７５２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の構成では、トランジスタのターンオフ時間を短くするため、トランジスタが組み込まれる外部回路に抵抗とダイオードを組み込むと、その抵抗やダイオードを組み込むスペースやその配線を回路基板などに確保する必要があり、電子機器の小形化の妨げになると共に、部品の増加や組立工数の増加によるコストアップの原因となる。
【０００４】
一方、トランジスタのターンオフ時間が問題となるのは、とくにスイッチング時間が高速を必要とする特殊な使用の場合であり、しかもそのトランジスタが組み込まれる回路にも依存するため、またトランジスタに抵抗およびダイオードを内蔵するとその抵抗やダイオードを製造するプロセスが新たに必要となり、トランジスタの製造プロセスも複雑になりコストアップになるため、抵抗とダイオードが内蔵されたトランジスタは作られていない。
【０００５】
しかし、同じ製造工程で製造されるトランジスタはその特性も均一になり、そのトランジスタが組み込まれる回路も一定であれば、その回路に適用するように、抵抗値およびダイオードを設定することにより、その回路でほぼ一定のスイッチング速度のトランジスタが得られる。
【０００６】
本発明は、前記問題に鑑み、一定の回路に適したターンオフ時間の短い特性を有しながら、従来の製造工程を利用して製造工程を複雑にすることなく、抵抗とダイオードを内蔵する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この目的を達成するために、本発明による半導体装置は、第１導電型の半導体層からなるコレクタ領域と、前記コレクタ領域内に表面から形成される第２導電型のベース領域と、前記ベース領域内に表面から形成される第１導電型のエミッタ領域と、前記コレクタ領域内に表面から形成される第２導電型のアノード領域と、前記アノード領域内に表面から形成される第１導電型のカソード領域でなりえるダイオードと、絶縁膜を介して堆積して設けられる導電体層により形成される抵抗部とから構成される。
【０００８】
かかる構成によれば、従来と同様の製造工程で、ターンオフ時間の短縮が図れる半導体装置が得られる。
【０００９】
また、前記第１導電型および前記第２導電型の領域により形成される前記ダイオードと、前記導電体層により形成される前記抵抗部は、並列に接続されている。
【００１０】
かかる構成によれば、ターンオフ時間の短縮が図れる半導体装置が得られる。
【００１１】
また、前記導電体層は、ポリシリコン膜から形成される。
【００１２】
かかる構成によれば、導電体層がポリシリコン膜で形成されることにより、抵抗値の制御を容易にすることができる。
【００１３】
また、前記絶縁膜は、窒化ケイ素または酸化ケイ素から形成される。
【００１４】
かかる構成によれば、効率よく、また安定して絶縁膜を形成することができる。
【発明の効果】
【００１５】
以上詳述したように、本発明は組み込みスペース、回路基板、組立工数の増大もなく、トランジスタのベース側に抵抗とダイオードを並列接続することにより、ターンオフ時間の短縮を図ることができる優れた半導体装置を実現するものである。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１７】
図３に示されるものは、本発明の等価回路図である。トランジスタＱ２に抵抗Ｒ２、ダイオードＤ２を並列にベース側に接続し、内蔵したものである。
【００１８】
図１は本発明の実施形態における半導体装置の断面を示した図である。また、図２は本発明の実施形態における半導体装置の平面を示した図である。
【００１９】
第１導電形、たとえばＮ形の半導体基板からなるコレクタ領域１と、コレクタ領域１内に表面から形成される第２導電形、たとえばＰ形のベース領域２と、ベース領域２内に表面から形成される第１導電形、たとえばＮ形のエミッタ領域３とからトランジスタの各半導体領域が形成される。
【００２０】
また、第２導電形、たとえばＰ形のアノード領域４とアノード領域内に表面から形成される第１導電形、たとえばＮ形のカソード領域５から、ダイオードの各半導体領域が形成される。その表面にたとえばチッ化ケイ素や酸化ケイ素からなる絶縁膜１１が設けられ、ポリシリコン膜などからなる導電体層６が積層される。
【００２１】
エミッタ領域３およびベース領域２とアノード領域４およびカソード領域５の表面の絶縁膜の一部が除去され電気的に接続してベース電極７およびエミッタ電極８とカソード電極９が設けられる。アノード領域４とベース領域２との電極は分離されず電気的に接続されている。
【００２２】
また、ポリシリコン膜などからなる導電体層６の一端はベース電極７に、他の一端はカソード電極９に接続されており、コレクタ領域１となる半導体基板の裏面にコレクタ電極１０が形成される。
【００２３】
具体的な構造について図４の製造工程図を参照しながら説明する。
【００２４】
まず、図４（ａ）に示されるように、たとえばＮ形半導体基板からなるコレクタ領域１の表面からＰ形不純物を拡散してＰ形拡散領域からなるベース領域２およびダイオードのアノード領域４を同時に形成する。
【００２５】
次に、図４（ｂ）に示されるように、半導体基板の表面にレジストマスク（図示しない）を形成してＮ形不純物を拡散してＮ形領域からなるエミッタ領域３およびダイオードのカソード領域５を同時に形成する。
【００２６】
次に、図４（ｃ）に示されるように、全面にＣＶＤ法などによりＳｉＯ2 、Ｓｉ3Ｎ4 などの絶縁膜１１を形成する。
【００２７】
次に、図４（ｄ）に示されるように、その表面にポリシリコン膜をＣＶＤ法などにより成膜し、レジストマスク（図示しない）により覆われずに露出しているポリシリコン膜をエッチングすることによりパターニングし、導電体層６を形成する。ポリシリコン膜は、０.１〜１μｍ程度の厚さで、比抵抗がたとえば１０〜５０Ω・ｃｍになるように成膜する。このポリシリコン膜は、その導入される不純物濃度および堆積される厚さによりその抵抗値を任意に設定することができる。
【００２８】
次に、図４（ｅ）に示されるように、レジストマスク１２によりエミッタ領域３、ベース領域２、アノード領域４、カソード領域５の表面の絶縁膜をエッチングする。
【００２９】
次に、図４（ｆ）に示されるように、レジストマスク１２を除去すると、コンタクト領域が露出される。
【００３０】
次に、図５（ｇ）に示されるように、全面にたとえばＡｌを蒸着する。
【００３１】
次に、図５（ｈ）に示されるように、レジストマスク１３により覆われずに露出しているＡｌをエッチングする。
【００３２】
次に、図５（ｉ）に示されるように、ベース電極７、エミッタ電極８、カソード電極９を形成する。ベース電極７はダイオードのアノード領域４とも接続されている。このとき、ポリシリコンにより形成された抵抗体６の一端はアノード電極と接合し、他の一端をカソード電極と接合させる。
【００３３】
次に、図５（ｊ）に示されるように、半導体基板（コレクタ領域１）の裏面にたとえばＡｕの金属膜をコレクタ電極１０として形成する。
【産業上の利用可能性】
【００３４】
本発明の半導体装置は、高速のスイッチング速度を必要とする電子回路に有用である。
【図面の簡単な説明】
【００３５】
【図１】本発明の半導体装置の実施形態における断面図
【図２】本発明の半導体装置の実施形態における平面図
【図３】本発明の半導体装置の等価回路図
【図４】本発明の半導体装置の製造工程を示す図
【図５】本発明の半導体装置の製造工程を示す図
【図６】従来の半導体装置の等価回路図
【符号の説明】
【００３６】
１ コレクタ領域
２ ベース領域
３ エミッタ領域
４ アノード領域
５ カソード領域
６ 導電体層
７ ベース電極
８ エミッタ電極
９ カソード電極
１０ コレクタ電極
１１ 絶縁膜
１２、１３ レジストパターン
【技術分野】
【０００１】
本発明は、トランジスタのオンからオフさせるときのターンオフ時間を短くした半導体装置に関するものである。さらに詳しくは、トランジスタのベース側にダイオードと抵抗の並列回路を内蔵して、ターンオフ時間を短くする半導体装置に関するものである。
【背景技術】
【０００２】
従来、トランジスタを実質的にオンからオフさせる時間、すなわち蓄積時間ｔｓｔｇと上昇時間ｔｆとの和で表されるターンオフ時間は、トランジスタの構造上避けることができず、高速のスイッチング速度を必要とする場合には、図６に示されるように、トランジスタＱ１が組み込まれる回路に外付けでベース側に抵抗Ｒ１とダイオードＤ１を並列に接続することにより、ベース電流の立下り（オフ時）に電流を流してターンオフ時間の短縮化が図られている。スイッチング時間はトランジスタと回路構成により異なり、この抵抗Ｒ１とダイオードＤ１はトランジスタが組み込まれる回路に応じて、適正な組み合わせになるようにそれぞれ設定される。なお、Ｃはコレクタ、Ｅはエミッタをそれぞれ示す（例えば、特許文献１参照）。
【特許文献１】特開平１１−８７５２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の構成では、トランジスタのターンオフ時間を短くするため、トランジスタが組み込まれる外部回路に抵抗とダイオードを組み込むと、その抵抗やダイオードを組み込むスペースやその配線を回路基板などに確保する必要があり、電子機器の小形化の妨げになると共に、部品の増加や組立工数の増加によるコストアップの原因となる。
【０００４】
一方、トランジスタのターンオフ時間が問題となるのは、とくにスイッチング時間が高速を必要とする特殊な使用の場合であり、しかもそのトランジスタが組み込まれる回路にも依存するため、またトランジスタに抵抗およびダイオードを内蔵するとその抵抗やダイオードを製造するプロセスが新たに必要となり、トランジスタの製造プロセスも複雑になりコストアップになるため、抵抗とダイオードが内蔵されたトランジスタは作られていない。
【０００５】
しかし、同じ製造工程で製造されるトランジスタはその特性も均一になり、そのトランジスタが組み込まれる回路も一定であれば、その回路に適用するように、抵抗値およびダイオードを設定することにより、その回路でほぼ一定のスイッチング速度のトランジスタが得られる。
【０００６】
本発明は、前記問題に鑑み、一定の回路に適したターンオフ時間の短い特性を有しながら、従来の製造工程を利用して製造工程を複雑にすることなく、抵抗とダイオードを内蔵する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この目的を達成するために、本発明による半導体装置は、第１導電型の半導体層からなるコレクタ領域と、前記コレクタ領域内に表面から形成される第２導電型のベース領域と、前記ベース領域内に表面から形成される第１導電型のエミッタ領域と、前記コレクタ領域内に表面から形成される第２導電型のアノード領域と、前記アノード領域内に表面から形成される第１導電型のカソード領域でなりえるダイオードと、絶縁膜を介して堆積して設けられる導電体層により形成される抵抗部とから構成される。
【０００８】
かかる構成によれば、従来と同様の製造工程で、ターンオフ時間の短縮が図れる半導体装置が得られる。
【０００９】
また、前記第１導電型および前記第２導電型の領域により形成される前記ダイオードと、前記導電体層により形成される前記抵抗部は、並列に接続されている。
【００１０】
かかる構成によれば、ターンオフ時間の短縮が図れる半導体装置が得られる。
【００１１】
また、前記導電体層は、ポリシリコン膜から形成される。
【００１２】
かかる構成によれば、導電体層がポリシリコン膜で形成されることにより、抵抗値の制御を容易にすることができる。
【００１３】
また、前記絶縁膜は、窒化ケイ素または酸化ケイ素から形成される。
【００１４】
かかる構成によれば、効率よく、また安定して絶縁膜を形成することができる。
【発明の効果】
【００１５】
以上詳述したように、本発明は組み込みスペース、回路基板、組立工数の増大もなく、トランジスタのベース側に抵抗とダイオードを並列接続することにより、ターンオフ時間の短縮を図ることができる優れた半導体装置を実現するものである。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１７】
図３に示されるものは、本発明の等価回路図である。トランジスタＱ２に抵抗Ｒ２、ダイオードＤ２を並列にベース側に接続し、内蔵したものである。
【００１８】
図１は本発明の実施形態における半導体装置の断面を示した図である。また、図２は本発明の実施形態における半導体装置の平面を示した図である。
【００１９】
第１導電形、たとえばＮ形の半導体基板からなるコレクタ領域１と、コレクタ領域１内に表面から形成される第２導電形、たとえばＰ形のベース領域２と、ベース領域２内に表面から形成される第１導電形、たとえばＮ形のエミッタ領域３とからトランジスタの各半導体領域が形成される。
【００２０】
また、第２導電形、たとえばＰ形のアノード領域４とアノード領域内に表面から形成される第１導電形、たとえばＮ形のカソード領域５から、ダイオードの各半導体領域が形成される。その表面にたとえばチッ化ケイ素や酸化ケイ素からなる絶縁膜１１が設けられ、ポリシリコン膜などからなる導電体層６が積層される。
【００２１】
エミッタ領域３およびベース領域２とアノード領域４およびカソード領域５の表面の絶縁膜の一部が除去され電気的に接続してベース電極７およびエミッタ電極８とカソード電極９が設けられる。アノード領域４とベース領域２との電極は分離されず電気的に接続されている。
【００２２】
また、ポリシリコン膜などからなる導電体層６の一端はベース電極７に、他の一端はカソード電極９に接続されており、コレクタ領域１となる半導体基板の裏面にコレクタ電極１０が形成される。
【００２３】
具体的な構造について図４の製造工程図を参照しながら説明する。
【００２４】
まず、図４（ａ）に示されるように、たとえばＮ形半導体基板からなるコレクタ領域１の表面からＰ形不純物を拡散してＰ形拡散領域からなるベース領域２およびダイオードのアノード領域４を同時に形成する。
【００２５】
次に、図４（ｂ）に示されるように、半導体基板の表面にレジストマスク（図示しない）を形成してＮ形不純物を拡散してＮ形領域からなるエミッタ領域３およびダイオードのカソード領域５を同時に形成する。
【００２６】
次に、図４（ｃ）に示されるように、全面にＣＶＤ法などによりＳｉＯ2 、Ｓｉ3Ｎ4 などの絶縁膜１１を形成する。
【００２７】
次に、図４（ｄ）に示されるように、その表面にポリシリコン膜をＣＶＤ法などにより成膜し、レジストマスク（図示しない）により覆われずに露出しているポリシリコン膜をエッチングすることによりパターニングし、導電体層６を形成する。ポリシリコン膜は、０.１〜１μｍ程度の厚さで、比抵抗がたとえば１０〜５０Ω・ｃｍになるように成膜する。このポリシリコン膜は、その導入される不純物濃度および堆積される厚さによりその抵抗値を任意に設定することができる。
【００２８】
次に、図４（ｅ）に示されるように、レジストマスク１２によりエミッタ領域３、ベース領域２、アノード領域４、カソード領域５の表面の絶縁膜をエッチングする。
【００２９】
次に、図４（ｆ）に示されるように、レジストマスク１２を除去すると、コンタクト領域が露出される。
【００３０】
次に、図５（ｇ）に示されるように、全面にたとえばＡｌを蒸着する。
【００３１】
次に、図５（ｈ）に示されるように、レジストマスク１３により覆われずに露出しているＡｌをエッチングする。
【００３２】
次に、図５（ｉ）に示されるように、ベース電極７、エミッタ電極８、カソード電極９を形成する。ベース電極７はダイオードのアノード領域４とも接続されている。このとき、ポリシリコンにより形成された抵抗体６の一端はアノード電極と接合し、他の一端をカソード電極と接合させる。
【００３３】
次に、図５（ｊ）に示されるように、半導体基板（コレクタ領域１）の裏面にたとえばＡｕの金属膜をコレクタ電極１０として形成する。
【産業上の利用可能性】
【００３４】
本発明の半導体装置は、高速のスイッチング速度を必要とする電子回路に有用である。
【図面の簡単な説明】
【００３５】
【図１】本発明の半導体装置の実施形態における断面図
【図２】本発明の半導体装置の実施形態における平面図
【図３】本発明の半導体装置の等価回路図
【図４】本発明の半導体装置の製造工程を示す図
【図５】本発明の半導体装置の製造工程を示す図
【図６】従来の半導体装置の等価回路図
【符号の説明】
【００３６】
１ コレクタ領域
２ ベース領域
３ エミッタ領域
４ アノード領域
５ カソード領域
６ 導電体層
７ ベース電極
８ エミッタ電極
９ カソード電極
１０ コレクタ電極
１１ 絶縁膜
１２、１３ レジストパターン
【特許請求の範囲】
【請求項１】
第１導電型の半導体層からなるコレクタ領域と、前記コレクタ領域内に表面から形成される第２導電型のベース領域と、前記ベース領域内に表面から形成される第１導電型のエミッタ領域と、前記コレクタ領域内に表面から形成される第２導電型のアノード領域と、前記アノード領域内に表面から形成される第１導電型のカソード領域でなりえるダイオードと、絶縁膜を介して堆積して設けられる導電体層により形成される抵抗部とから構成されることを特徴とする半導体装置。
【請求項２】
前記第１導電型および前記第２導電型の領域により形成される前記ダイオードと、前記導電体層により形成される前記抵抗部は、並列に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記導電体層は、ポリシリコン膜からなることを特徴とする請求項１乃至２記載の半導体装置。
【請求項４】
前記絶縁膜は、窒化ケイ素または酸化ケイ素からなることを特徴とする請求項１乃至３記載の半導体装置。
【請求項１】
第１導電型の半導体層からなるコレクタ領域と、前記コレクタ領域内に表面から形成される第２導電型のベース領域と、前記ベース領域内に表面から形成される第１導電型のエミッタ領域と、前記コレクタ領域内に表面から形成される第２導電型のアノード領域と、前記アノード領域内に表面から形成される第１導電型のカソード領域でなりえるダイオードと、絶縁膜を介して堆積して設けられる導電体層により形成される抵抗部とから構成されることを特徴とする半導体装置。
【請求項２】
前記第１導電型および前記第２導電型の領域により形成される前記ダイオードと、前記導電体層により形成される前記抵抗部は、並列に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記導電体層は、ポリシリコン膜からなることを特徴とする請求項１乃至２記載の半導体装置。
【請求項４】
前記絶縁膜は、窒化ケイ素または酸化ケイ素からなることを特徴とする請求項１乃至３記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−１０８５４３（Ｐ２００６−１０８５４３Ａ）
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願番号】特願２００４−２９５９４７（Ｐ２００４−２９５９４７）
【出願日】平成１６年１０月８日（２００４．１０．８）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願日】平成１６年１０月８日（２００４．１０．８）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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